JP2002359102A - 積層型チップサーミスタ及びその製造方法 - Google Patents
積層型チップサーミスタ及びその製造方法Info
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Abstract
それぞれ端子電極14,14から離間してサーミスタ素
体11の厚さ方向で互いに対向する重なり部12B,1
3Bと、これら重なり部12B,13Bを端子電極1
4,14に接続する接続部12A,13Aとから構成す
る。重なり部12B,13Bと接続部12A,13Aと
を相互に重ねて形成する。
Description
ト回路基板などに実装される積層型チップサーミスタ及
びその製造方法に関するものである。
例にあっては、例えば図7(a)に示すように、サーミ
スタ素体1の内部に、一組の電極層(第1電極層2,第
2電極層3)がその先端部同士をサーミスタ素体1の厚
さ方向で互いに対向させて設けられ、各電極層2,3が
サーミスタ素体1の両端部側に位置する端子電極4,4
にそれぞれ接続された構成となっている。この積層型チ
ップサーミスタは、サーミスタ素体1となる複数枚のグ
リーンシートに各電極層をスクリーン印刷によって形成
し、これらを積層して焼結することにより製造される。
この場合、約10cm角のグリーンシート上に1万個ほ
どのサーミスタを形成するので、スクリーンマスクの寸
法誤差等の影響を受けないように、1枚のスクリーンマ
スクを用いて、これを各グリーンシートの層ごとにずら
しながら(いわゆる版ずらししながら)各層の電極層を
印刷するようにしている。
ーン印刷により第1電極層2,第2電極層3をそれぞれ
形成する場合、第1電極層2を一旦形成した後、その第
1電極層2と同一のスクリーンマスクをずらすことによ
って第2電極層3を形成していると、そのスクリーンマ
スクの位置決めに微妙な誤差が生じる結果、図7(b)
に示すように、第1電極層2と第2電極層3とがサーミ
スタ素体1の厚さ方向で互い対向するように重なる長
さ、すなわち、第1電極層2と第2電極層3との重なり
寸法Lにばらつきが発生し、その結果、電気的特性がば
らついて、製品の歩留まりが低下してしまうという問題
があった。
で、電気的特性にばらつきが生じることを防止できる積
層型チップサーミスタ及びその製造方法を提供すること
を目的とする。
に、本発明は、サーミスタ素体の内部に、少なくとも一
組の電極層を設けるとともに、前記サーミスタ素体の両
端部側に、各電極層に接続された端子電極を設けてなる
積層型チップサーミスタにおいて、前記各電極層はそれ
ぞれ、前記サーミスタ素体内でその厚さ方向に互いに対
向する重なり部と、これら重なり部を各端子電極に接続
する接続部とから構成されていることを特徴とする。こ
のように、各電極層を接続部と重なり部とからなる構成
とすると、各電極層の重なり部をスクリーンマスクをず
らすことなく形成できるので、一方の端子電極に接続さ
れる電極層と他方の端子電極に接続される電極層との重
なり寸法を正確に設定することができ、電気的特性のば
らつきを低減させることができる。
重なって形成されていてもよい。このような構成とする
と、グリーンシートの積層数を増やすことがなく、製造
工程の簡略化を図ることができる。
ーミスタ素体の厚さ方向に離間し、該厚さ方向に沿うビ
アホール部を介して接続状態とされていてもよい。この
ような構成とすると、一方の端子電極に接続される電極
層の重なり部の先端と他方の端子電極に接続される電極
層の接続部との間の距離を大きく確保することができる
とともに、他方の端子電極に接続される電極層の重なり
部の先端と一方の端子電極に接続される電極層の接続部
との間の距離も同様に大きく確保することができるの
で、これら一方の電極層の重なり部の先端と他方の電極
層の接続部との間にて発生する電気的影響を抑制するこ
とができる。
タの製造方法は、接続部用スクリーンマスクを用いて前
記電極層の接続部を印刷形成する接続部形成工程と、接
続部用スクリーンマスクとは異なる重なり部用スクリー
ンマスクを用いて前記電極層の重なり部を印刷形成する
重なり部形成工程とを有することを特徴とする。このよ
うな製造方法では、接続部形成工程と重なり部形成工程
とを有するので、重なり部用スクリーンマスクをずらす
ことなく各電極層の重なり部を形成でき、一方の端子電
極に接続される電極層と他方の端子電極に接続される電
極層との重なり寸法を正確に設定することができて、そ
の結果、電気的特性のばらつきを低減させることができ
る。
〜図6に基づいて説明する。まず、本発明の第一実施形
態による積層型チップサーミスタを図1及び図2に基づ
いて説明する。本第一実施形態による積層型チップサー
ミスタ10は、図1に示すように、サーミスタ素体11
内にその厚さ方向(上下方向)で互い違いに形成された
第1電極層12及び第2電極層13からなる一組の電極
層を有していて、サーミスタ素体11の長さ方向の両端
部側には、それぞれサーミスタ素体11の上下面及び側
面に達する回り込み部14A,14Aを有する端子電極
14,14が形成されている。
れぞれの基端側部分が各端子電極14,14と接続され
る接続部12A,13Aとされるとともに、先端側部分
が各端子電極14,14から離間していて、サーミスタ
素体11の厚さ方向で互いに対向するように重なる重な
り部12B,13Bとされている。そして、第1電極層
12の接続部12Aと重なり部12Bとが相互に重なる
ようにして形成され、同じく、第2電極層13も接続部
13Aと重なり部13Bとが相互に重なるように形成さ
れている。
製作するには、図2(a)に示すように、グリーンシー
ト15の上面に、接続部用スクリーンマスク(図示せ
ず)を用いて、第1電極層12の基端側部分をなす接続
部12Aを形成した後、図2(b)に示すように、接続
部用スクリーンマスクとは異なる重なり部用スクリーン
マスク(図示せず)を用いて、接続部12Aに相互に重
なるように第1電極層12の先端側部分をなす重なり部
12Bを形成し、これによって接続部12Aと重なり部
12Bとから構成された第1電極層12が形成される。
た後、図2(c)に示すように、グリーンシート15上
に、さらにグリーンシート16を積層した後、そのグリ
ーンシート16の上面に第1電極層12の重なり部12
Bとサーミスタ素体11の厚さ方向で互いに対向するよ
うに重なる第2電極層13の重なり部13Bを形成す
る。この場合、第2電極層13の重なり部13Bは、第
1電極層12の重なり部12Bを形成した重なり部用ス
クリーンマスクを用い、この重なり部用スクリーンマス
クをサーミスタ素体11の長さ方向(左右方向)にずら
さないで(版ずらししないで)、例えば図示しない昇降
手段等によって絶縁層16の上で昇降してスクリーン印
刷することにより、第1電極層12の重なり部12Bに
対し、サーミスタ素体11の厚さ方向に所定ギャップを
隔てて互いに対向するように重なる第2電極層13の重
なり部13Bが形成される。
が形成された後、今度は図2(d)に示すように、重な
り部13Bに相互に重なるようにして第2電極層13の
基端側部分をなす接続部13Aが形成される。この場
合、接続部13Aは、第1電極層12の接続部12Aを
形成する接続部用スクリーンマスクを用いて、第1電極
層12の接続部12Aを印刷した位置から、サーミスタ
素体11の長さ方向にずらして(版ずらしして)印刷す
ることにより形成される。
第2電極層13を覆うようにグリーンシート17を積層
してサーミスタ素体11を形成し、このサーミスタ素体
11を熱圧着等してから焼成した後、図2(d)に示す
ように、切断線a,bより切断してチップを形成し、そ
のチップの両端部に端子電極14,14を形成すること
により、図1に示すような積層型チップサーミスタ10
が形成される。なお、この端子電極14,14は、下地
電極と、Niメッキと、SnPbメッキあるいはSnメ
ッキとの3層構造からなり、この積層型チップサーミス
タをプリント基板等にはんだ付けする際に、はんだ耐熱
性、はんだ付け性等の実装性を確実に確保できるように
している。
10の製造方法は、接続部用スクリーンマスクを用いて
第1電極層12の接続部12Aと第2電極層13の接続
部113Aとを版ずらしして形成する接続部形成工程
と、重なり部用スクリーンマスクを用いて第1電極層1
2の重なり部12Bと第2電極層13の重なり部13B
とを版ずらししないで形成する重なり部形成工程とを有
している。
の重なり部12Bと第2電極層13の重なり部13Bと
を、同一の重なり部用スクリーンマスクを用いて、その
高さ位置を変えることによって印刷形成することができ
るので、長さのある第1,第2電極層をスクリーンマス
クの版ずらしによって形成する従来技術に比較すると、
第1電極層12と第2電極層13との重なり寸法Lを正
確に設定することができ、その結果、電気特性にばらつ
きが生じることを防止でき、ひいては製造される積層型
チップサーミスタ10の歩留まりの低下を抑えることが
できる。
接続部12A,13Aに相互に重ねられるように重なり
部12B、13Bが形成されているので、積層されるグ
リーンシートの数が従来のものと同一のままで、電気的
特性のばらつきが少ない積層型チップサーミスタ10を
得ることができる。
チップサーミスタ20を図3及び図4に基づいて説明す
るが、上述した第一実施形態と同様の部分には同一の符
号を用いてその説明を省略する。本第二実施形態による
積層型チップサーミスタ20は、図3に示すように、第
1電極層12の接続部12Aと重なり部12Bとが、サ
ーミスタ素体11の厚さ方向で互いに離間するととも
に、この厚さ方向に沿うビアホール部21を介して接続
され、同じく第2電極層13の接続部13Aと重なり部
13Bとが、サーミスタ素体11の厚さ方向で互いに離
間するとともに、この厚さ方向に沿うビアホール21部
を介して接続されているものである。
製作するには、図4(a)に示すように、グリーンシー
ト22の上面に第1電極層12の接続部12Aを形成
し、次いで、その上に図4(b)に示すように、ビアホ
ール部21を有するマイラシート23が積層される。ビ
アホール部21は、予め、マイラシート23に設けられ
たビアホールに電極材が充填されることによって形成さ
れている。
シート23上に第1電極層12の重なり部12Bを設け
ることによって、第1電極層12の重なり部12Bがビ
アホール部21を介し第1電極層12の接続部12Aと
電気的に接続されて、下積層体20Aが形成される。
シート23上にグリーンシート24を積層した後、上述
と逆の工程を順次経ることにより、図3に示すような、
サーミスタ素体11の厚さ方向に互いに離間しあう接続
部13Aと重なり部13Bとが、サーミスタ素体11の
厚さ方向に沿うビアホール部21を介して電気的に接続
された第2電極層13が形成されて、サーミスタ素体1
1が形成される。なお、本第二実施形態においても、上
述の第一実施形態と同様に、第1電極12の重なり部1
2と第2電極13の重なり部13とは同一の重なり部用
スクリーンマスクを用いて版ずらしせずに形成するもの
である。
が形成された後、図示していないが、グリーンシートに
図4(a)〜(d)の順で第2電極層13の接続部13
A,ビアホール部21,重なり部13Bを順次設けて上
積層体を形成し、この上積層体をグリーンシート24を
介して下積層体21Aに積層することによってサーミス
タ素体11を形成してもよい。
の重なり部12Bと第2電極層13の重なり部13Bと
を、同一の重なり部用スクリーンマスクを用いて版ずら
しせずに形成できるので、第1電極層12と第2電極層
13同士の重なり寸法がばらつくことがなくなり、上述
した第一実施形態と同様の効果を奏することができる。
極層12と第2電極層13との重なり寸法を正確に設定
することができるのに加え、第1電極層12の接続部1
2Aと重なり部12Bとがサーミスタ素体11の厚さ方
向で互いに離間し、かつ、第2電極層13の接続部13
Aと重なり部13Bとがサーミスタ素体11の厚さ方向
で互いに離間しているので、第1電極層12の接続部1
2Aと第2電極層13の重なり部13Bの先端との間の
距離と、第2電極層13の接続部13Aと第1電極層1
2の重なり部12Bの先端との間との距離を大きく確保
できるので、これらの間で電圧が発生おそれを減少さ
せ、電気的特性のばらつきをより確実に低減させること
ができる。
5及び図6に基づいて説明するが、上述の第一及び第二
実施形態と同様の部分には同一の符号を用いてその説明
を省略する。図5に示す本発明の第三実施形態による積
層型チップサーミスタ30は、上述の第二実施形態によ
る積層型チップサーミスタ20の構成に加えて、第1電
極層12及び第2電極層13の重なり部12B,13B
の先端部と端子電極14の回り込み部14A,14Aと
の間にガード電極31,32がそれぞれ形成されたもの
である。
て、サーミスタ素体11内で、第1電極層12の接続部
12Aと同一層の上面の右側に設けられることによって
第1電極層12の重なり部12Bの先端側まで張り出し
て形成され、重なり部12Bの先端部と、端子電極14
(第2電極層13が接続されている端子電極14)の回
り込み部14Aとの間で短絡することを防止する。ま
た、ガード電極32は、図5において、サーミスタ素体
11内で、第2電極層13の接続部13Aと同一層の上
面の左側に設けられることによって第2電極層13の重
なり部13Bの先端側まで張り出して形成され、その重
なり部13Bの先端部と、端子電極14(第1電極層1
2が接続されている端子電極14)の回り込み部14A
との間で短絡することを防止する。したがって、第三実
施形態による積層型チップサーミスタ30は、第1電極
層12と第2電極層13との重なり寸法を正確に設定で
きることに加え、ガード電極31,32によって第1電
極層12,第2電極層13と端子電極14,14との間
で短絡防止効果が得られ、電気的特性上の悪影響を除去
できるので、より電気的特性の向上を図ることができ
る。
層型チップサーミスタ40は、上述の第二実施形態によ
る積層型チップサーミスタ20の構成に加えて、サーミ
スタ素体11の厚さ方向で互いに離間しあう接続部41
A,42Aと重なり部41B,42Bとがサーミスタ素
体11の厚さ方向に沿うビアホール部21,21を介し
て接続された第3電極層41及び第4電極層42とから
なるもう一組の電極層を備えているものである。
は、第2電極層12の重なり部12Bがサーミスタ素体
11の厚さ方向で接続部12Aの下方に離間してビアホ
ール部21を介して接続されているのに対し、第4電極
層42の重なり部42Bがサーミスタ素体11の厚さ方
向で接続部12Aの上方に離間してビアホール部21を
介して接続されている。すなわち、第2電極層12の接
続部12Aが、第4電極層42の接続部42Aを兼ねて
いることになる。そして、サーミスタ素体11内には、
この第4電極層42の重なり部42Bに対して、サーミ
スタ素体11の厚さ方向に対向するように重なる第3電
極層41の重なり部41Bが位置しているとともに、第
3電極層41の重なり部41Bには、端子電極14(第
1電極層12と接続されている端子電極14)と接続さ
れた第3電極層の接続部41Aが、ビアホール部21を
介して接続されている。なお、これら各電極層12,1
3,41,42の重なり部12B,13B,41B,4
2Bは、サーミスタ素体11の長さ方向にずれないで同
位置に形成されており、同一の重なり部用スクリーンマ
スクを用いて版ずらしすることなく印刷形成できるもの
である。
ップサーミスタ40は、第1電極層12及び第2電極層
13の互いに対向する重なり部12B,13Bと、第3
電極層41及び第4電極層42の互いに対向する重なり
部41B,42Bとを有しているので、サーミスタとし
ての高い性能を発揮でき、さらに、各電極層12,1
3,41,42の重なり部12B,13B,41B,4
2B全てを同一の重なり部用スクリーンマスクによって
版ずらしせずに形成することができるので、各電極層の
重なり寸法を正確に設定できる。しかも、互いに影響し
あう一の電極層の接続部と他の電極層の重なり部との間
の距離を大きくできて、電気特性が影響される要因を取
り除くことができ、電気的特性の安定化をよりいっそう
図ることができる。
素体11の内部に設けられる電極層として、2〜4枚の
電極層を設けた例を示したが、これらの数に限定される
ものではない。
サーミスタ素体内で厚さ方向に互いに対向する重なり部
と、これら重なり部を各端子電極に接続する接続部とか
ら構成したから、各電極層の重なり部をスクリーンマス
クをずらすことなく形成でき、一方の端子電極に接続さ
れる電極層と他方の端子電極に接続される電極層との重
なり寸法を正確に設定することができて電気的特性のば
らつきをなくし、製造される製品の歩留まりの向上が可
能になる。
サーミスタを示す断面図である。
を示す説明図である。
サーミスタを示す断面図である。
を示す説明図である。
サーミスタを示す断面図である。
サーミスタを示す断面図である。
を示す断面図、(b)は、同積層型チップサーミスタの
製造工程を示す説明図である。
Claims (4)
- 【請求項1】 サーミスタ素体の内部に、少なくとも
一組の電極層を設けるとともに、前記サーミスタ素体の
両端部側に、各電極層に接続された端子電極を設けてな
る積層型チップサーミスタにおいて、 前記各電極層はそれぞれ、前記サーミスタ素体内でその
厚さ方向に互いに対向する重なり部と、これら重なり部
を各端子電極に接続する接続部とから構成されているこ
とを特徴とする積層型チップサーミスタ。 - 【請求項2】 前記重なり部と接続部とは、相互に重
なって形成されていることを特徴とする請求項1に記載
の積層型チップサーミスタ。 - 【請求項3】 前記重なり部と接続部とは、前記サー
ミスタ素体の厚さ方向に離間し、該厚さ方向に沿うビア
ホール部を介して接続状態とされていることを特徴とす
る請求項1に記載の積層型チップサーミスタ。 - 【請求項4】 請求項1乃至請求項3のいずれかに記
載の積層型チップサーミスタを製造する方法であって、 接続部用スクリーンマスクを用いて前記電極層の接続部
を印刷形成する接続部形成工程と、接続部用スクリーン
マスクとは異なる重なり部用スクリーンマスクを用いて
前記電極層の重なり部を印刷形成する重なり部形成工程
とを有することを特徴とする積層型チップサーミスタの
製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001163057A JP4461641B2 (ja) | 2001-05-30 | 2001-05-30 | 積層型チップサーミスタ及びその製造方法 |
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Publications (2)
Publication Number | Publication Date |
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JP2002359102A true JP2002359102A (ja) | 2002-12-13 |
JP4461641B2 JP4461641B2 (ja) | 2010-05-12 |
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ID=19006091
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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JP (1) | JP4461641B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010141350A (ja) * | 2004-12-03 | 2010-06-24 | Samsung Electro-Mechanics Co Ltd | 積層型チップキャパシタ |
JP2013541852A (ja) * | 2010-11-03 | 2013-11-14 | エプコス アーゲー | 積層セラミック部品及び積層セラミック部品の製造方法 |
-
2001
- 2001-05-30 JP JP2001163057A patent/JP4461641B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010141350A (ja) * | 2004-12-03 | 2010-06-24 | Samsung Electro-Mechanics Co Ltd | 積層型チップキャパシタ |
JP2013541852A (ja) * | 2010-11-03 | 2013-11-14 | エプコス アーゲー | 積層セラミック部品及び積層セラミック部品の製造方法 |
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