JP2002358210A - コントローラリセットを処理する方法、及びコントローラリセットを処理するシステム及び方法を有する冗長コントローラデータ格納システム - Google Patents

コントローラリセットを処理する方法、及びコントローラリセットを処理するシステム及び方法を有する冗長コントローラデータ格納システム

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JP2002358210A JP2002072619A JP2002072619A JP2002358210A JP 2002358210 A JP2002358210 A JP 2002358210A JP 2002072619 A JP2002072619 A JP 2002072619A JP 2002072619 A JP2002072619 A JP 2002072619A JP 2002358210 A JP2002358210 A JP 2002358210A
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バリー・ジェイ・オールドフィールド
Christopher W Johansson
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Abstract

(57)【要約】 【課題】 冗長コントローラデータ格納システムのダウ
ンタイム又はホストのタイムアウトを最小に抑える。 【解決手段】 第２のコントローラ（３４，１１４）に
おいてコントローラリセットを検出するステップ（４０
２）と、第１のコントローラ（３２，１１２）と第２の
コントローラ（３４，１１４）との間の通信リンク（４
０，２００）を介して、第１のコントローラにコントロ
ーラリセットを通知するステップ（４０４）と、第１の
コントローラ及び第２のコントローラに対してシャット
ダウンプロセスを実行するステップ（４０６）と、第１
のコントローラと第２のコントローラとの間の通信リン
クをディセーブルするステップであって、第２のコント
ローラを介しての後続するコントローラリセットの検出
が、通信リンクを介して第１のコントローラに通信され
得ないようにするステップ（４１６）とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、冗長コン
トローラデータ格納システム及び冗長コントローラを採
用したデータ格納システムに関し、より詳細には、コン
トローラリセットを処理する方法、及びコントローラリ
セットを処理するシステム及び方法を有する冗長コント
ローラデータ格納システムに関する。
【０００２】
【従来の技術】信頼性の高い冗長データ格納システムの
提供には、マルチコントローラシステムが用いられる。
例えば、ハードディスクドライブ業界では、ディスクド
ライブの耐故障性及びディスクドライブ性能を向上させ
るために、マルチコントローラシステムが、２つ以上の
ディスクドライブを組み合わせて採用するＲＡＩＤ（独
立した複数のディスクからなる冗長アレイ；redundant
array of independent disksの略）システムの一部とし
て用いられる。動作に当たり、ＲＡＩＤシステムは、複
数のコントローラを冗長性のために採用する。複数のコ
ントローラは、複数のハードディスクにわたってユーザ
のデータをストライピング（striping）する。アレイ
は、何れか１つのコントローラにて動作することができ
る。複数のコントローラが存在する場合、コントローラ
は、性能を向上させるために、及び／又は、ホストコン
ピュータシステムの接続ポートの数を増大するために用
いられる。データにアクセスするとき、マルチコントロ
ーラＲＡＩＤシステムにより、全てのハードディスクが
同時に動作することが可能になり、速度及び信頼性の大
幅な増大がもたらされる。
【０００３】ＲＡＩＤシステム構成は、異なるＲＡＩＤ
レベルによって定義される。異なるＲＡＩＤレベルは、
データストライピング（複数のハードディスクにわたっ
て各ファイルのデータブロックを分散させる）を提供し
て、ディスクドライブの速度及び性能が向上するが、冗
長性はない、レベル０から多岐にわたる。ＲＡＩＤレベ
ル１は、ディスク・ミラーリングを提供し、ハードディ
スクのミラーリング対（すなわち、２枚のハードディス
クに書き込まれた同一のデータブロック）を通して１０
０％のデータ冗長性がもたらされる。他のディスクドラ
イブＲＡＩＤレベルは、様々なデータストライピング及
びディスク・ミラーリングを提供すると共に、性能，耐
故障性，効率、及び／又は費用効率を増大する向上した
誤り修正も提供する。
【０００４】ＲＡＩＤレベル５は、データをブロックに
分割し、ブロックをディスクドライブにわたってストラ
イピングする。パリティブロックがデータブロックから
計算され、これもディスクに格納される。全てのデータ
ブロック及びパリティブロックが異なるディスクに格納
される（ストライピングされる）。何れか１つのディス
クドライブが故障すると、データブロック又はパリティ
ブロックの一方のみが失われることになる。次いで、ア
レイは、失われたブロックを数学的に再度作成すること
ができる。また、ＲＡＩＤレベル５は、データブロック
及びパリティブロックが格納されるディスクを回転させ
る（すなわち、全てのディスクにいくつかのパリティブ
ロックが格納される）。ＲＡＩＤレベル６は、これに１
ステップ追加し、異なる数学式を用いて２つの「パリテ
ィ」ブロックを計算する。これにより、２つのディスク
ドライブが故障してもなお、アレイが全てのデータを再
度作成することが可能になる。
【０００５】既知のマルチコントローラシステムには、
ミラーリング二重コントローラデータ格納システムが含
まれる。各コントローラは、それ自体のメモリを備え、
メモリの大部分は、「ミラー・イメージ」すなわち他方
と同じ「メモリ・イメージ」である。二重コントローラ
にミラーリングされたメモリを用いると、高速での復元
が可能になると共に、１つのコントローラ又はそのメモ
リが故障又は失われた場合に、データの損失を防ぐ。メ
モリのミラーコピーなしでは、１つのコントローラが突
然故障した場合、そのコントローラ上の重要なデータが
失われることになる。例えば、コントローラＡ及びコン
トローラＢを有するミラーリングメモリ二重コントロー
ラシステムでは、読み出し及び書き込みをミラーリング
すると、コントローラＡのメモリがコントローラＢのメ
モリの「ミラー・イメージ」になる。コントローラＢが
損失又は故障すると、全てのシステム動作が自動的にコ
ントローラＡに切り換えられ、コントローラＡがシステ
ム全体を実行すなわち動作する。
【０００６】コンピュータシステムアプリケーションの
数の増大には、可成り制限されたプロセッサダウンタイ
ムを含む非常に高度な信頼性が要求される。例えば、１
つの既知のシステムでは、コントローラのダウンタイム
の総計が１年当たり５分未満である必要がある。１つの
コントローラが損失又は故障すると、通常、関連するデ
ータ格納システムに関して冗長性及び信頼性を維持する
ために、即座にそのコントローラを交換する必要があ
る。上記要件により、高度の信頼性及び「アップタイ
ム」が要求されるシステムでは、通常、他方のコントロ
ーラ（例えば、コントローラＡ）が動作可能な状態にあ
る間に、交換コントローラをオンラインにする、すなわ
ち、「活線」挿入（「hot」insertion）する必要があ
る。オペレーティングシステムは、交換コントローラの
挿入を自動的に認識する。
【０００７】通常、マルチコントローラシステムはホス
トに接続される。従って、ホストシステムは、コントロ
ーラボードの交換により、相当量の時間、データ格納シ
ステムが休止し、その結果ホストシステムがタイムアウ
トにならないように要求することが多い。交換コントロ
ーラを動作システムに挿入すると、交換コントローラが
試験され、動作システムに追加される間に、システムの
可用性が失われることが多い。交換コントローラがミラ
ーリングメモリシステムの一部として追加されていると
き、交換コントローラの動作システムへの追加に関連す
る問題が増大する。
【０００８】コントローラＡがシステムで動作し、交換
コントローラＢが活線挿入される１つの既知のミラーリ
ングメモリ二重コントローラシステムは、コントローラ
Ａ及び交換コントローラＢの両方をリセットすることを
含み、各コントローラは、プロセッササブシステムの自
己試験を実行する。各コントローラは、それ自体の共有
メモリシステムを試験して、ハードウェアが正しく機能
していることを検証する。各コントローラは、その共有
メモリの内容をチェックして、メモリイメージがそのシ
ステムに関して「有効」であるかどうかを見る。この例
では、コントローラＡのみがシステムの有効なメモリイ
メージを有する。
【０００９】次に、各コントローラは、改訂，システム
の最後のビュー，及びシステムがアクティブであった最
後のときのシステム状態についての情報を交換する。こ
の情報を共有した後に、ファームウェアは、どのコント
ローラが有効なメモリイメージを有しているかを判断す
る。この例では、コントローラＡが有効なメモリイメー
ジを有する。コントローラＡの共有メモリイメージがコ
ントローラＢにコピーされ、検証される。これには、コ
ントローラＡ上のプロセッサがコントローラＡ上の全て
の共有メモリを読み出し、それをコントローラＢ上の全
ての共有メモリロケーションに書き込む必要がある。次
いで、両方のコントローラ上のメモリが読み出されて比
較され、コピー動作が成功したことを検証する。大きな
メモリシステムの場合、このプロセスには数分かかる。
最後の構成ステップが行われ、コントローラがオンライ
ンにされ、完全に動作することが可能になる。上記プロ
セス内の多くのステップは、実行に数十秒かかる。コン
トローラＡの共有メモリイメージをコントローラＢにコ
ピーし、検証するプロセスには、数分かかることがあ
る。この活線挿入に必要な長時間中、大部分のホストコ
ンピュータのオペレーティングシステムがタイムアウト
することになる。
【００１０】
【発明が解決しようとする課題】システムのダウンタイ
ムを低減し、ホストコンピュータオペレーティングシス
テムがタイムアウトしない、活線挿入及び／又は冗長ミ
ラーリングメモリマルチコントローラシステムで使用す
るためのシステム及び方法を有することが望ましい。さ
らに、システムのダウンタイム又はホストのタイムアウ
トを最小に抑える、コントローラのリセットを処理する
効率的な方法を有することが望ましい。
【００１１】
【課題を解決するための手段】本発明は、マルチコント
ローラシステム、及び、冗長コントローラを採用したデ
ータ格納システムに関し、より詳細には、コントローラ
リセットを処理するシステム及び方法を有する冗長デー
タ格納システムに関する。
【００１２】一実施形態では、本発明は、冗長コントロ
ーラデータ格納システムにおいてコントローラリセット
を処理する方法を提供する。冗長コントローラデータ格
納システムは、第１のコントローラ及び第２のコントロ
ーラを備える。本方法は、第２のコントローラでのコン
トローラリセットを検出するステップを含む。第１のコ
ントローラと第２のコントローラとの間の通信リンクを
介して、第１のコントローラにコントローラリセットを
通知する。第１のコントローラ及び第２のコントローラ
に対してシャットダウンプロセスを実行する。第１のコ
ントローラと第２のコントローラとの間の通信リンクを
ディセーブル（disable）し、この際に、第２のコント
ローラを介しての後続のコントローラリセットの検出
が、通信リンクを介して第１のコントローラに連絡され
る。
【００１３】別の実施形態において、本発明は、冗長コ
ントローラデータ格納システムにおいてコントローラリ
セットを処理する方法を提供する。冗長コントローラデ
ータ格納システムは、第１のコントローラ及び第２のコ
ントローラを備える。本方法は、第２のコントローラで
のコントローラリセットを検出するステップを含む。第
１のコントローラと第２のコントローラとの間の通信リ
ンクを介して、第１のコントローラにコントローラリセ
ットを通知する。第１のコントローラ及び第２のコント
ローラに対してシャットダウンプロセスを実行する。第
１のコントローラ及び第２のコントローラをオンライン
にする。第１のコントローラ及び第２のコントローラを
リセットする。第１のコントローラと第２のコントロー
ラとの間の通信リンクをディセーブルし、ここで、第２
のコントローラを介しての後続するコントローラリセッ
トの検出を、通信リンクを介して第１のコントローラに
連絡することは不可能である。
【００１４】別の実施形態において、本発明は、コント
ローラリセットを処理するように構成された冗長コント
ローラデータ格納システムを提供する。冗長コントロー
ラデータ格納システムは、第１のコントローラと、通信
バスを介して第１のコントローラと通信する第２のコン
トローラとを備える。コントローラリセットが第２のコ
ントローラにより検出される場合、通信リンクを介して
第１のコントローラにコントローラリセットが通知され
る。シャットダウンプロセスが、第１のコントローラ及
び第２のコントローラに対して実行される。通信リンク
がディセーブルされ、通信リンクを介して第２のコント
ローラでの後続するコントローラリセットが通知されな
いようにする。
【００１５】
【発明の実施の形態】以下の好ましい実施形態の詳細な
説明では、本明細書の一部をなすと共に、例示として、
本発明を実施し得る特定の実施形態が示される添付図面
を参照する。他の実施形態も利用可能であり、また、本
発明の範囲から逸脱せずに、構造的又は論理的な変更を
行い得ることを理解されたい。従って、以下の詳細な説
明は、制限する意味でとられるべきではなく、本発明の
範囲は添付の特許請求の範囲によって定義される。
【００１６】図１においては、本発明による冗長コント
ローラデータ格納システムの例示的な一実施形態を全体
的に参照番号３０で示す。この冗長コントローラデータ
格納システム３０は、システムのダウンタイムを低減す
ると共に、コントローラの交換中にホストコンピュータ
のオペレーティングシステムがタイムアウトしないオン
ラインすなわち「活線」挿入システム及び方法を有す
る、冗長ミラーリングメモリマルチコントローラシステ
ムを提供する。一態様では、冗長コントローラデータ格
納システム３０は、二重コントローラシステムである。
本明細書において説明する例示的な実施形態は二重コン
トローラシステムを参照するが、これら実施形態は、他
のマルチコントローラ環境（すなわち、３つ以上のコン
トローラを備えるシステム）にも同様に適用可能であ
る。
【００１７】本発明のコンポーネントは、マイクロプロ
セッサ，プログラマブルロジック，又は状態マシンを介
してハードウェア及びファームウェアで、又は所与の装
置内のソフトウェアで実施することができる。好ましい
一実施形態では、本発明の１つ又は複数のコンポーネン
トがソフトウェアに存在し、ハードウェアを介して採用
される。本発明のコンポーネントは、１つ又は複数のコ
ンピュータ読み取り可能媒体上のソフトウェアにあって
もよい。なお、本明細書で用いるコンピュータ読み取り
可能媒体という語は、フロッピー（登録商標）ディス
ク，ハードディスク，ＣＤ−ＲＯＭ，フラッシュメモ
リ，読み取り専用メモリ（ＲＯＭ），及びランダムアク
セスメモリ（ＲＡＭ）等、揮発性であっても不揮発性で
あってもよく、任意の種類のメモリを包含するものと定
義される。さらに、本発明によるシステムは、特化され
たアプライアンスハードウェア及び／又は専用の単一目
的ハードウェアを組み込んだマイクロプロセッサ内蔵シ
ステム／アプライアンスを採用することが可能である。
【００１８】例示的な一実施形態においては、システム
３０は、第１のコントローラ３２及び第２のコントロー
ラ３４を有する冗長ミラーリングコントローラデータ格
納システムである。第１のコントローラ３２及び第２の
コントローラ３４は、通信バス３８を介してデータ格納
システム３６（例えば、ディスクアレイ等）にデータを
重複してすなわちミラーリングして読み書きするように
構成される。ＲＡＩＤレベル１には、モードミラー書き
込みが含まれ、アレイは、何れのコピーからも読み出す
ことが可能である。ＲＡＩＤレベル５又は６の場合、ユ
ーザのアクセスはディスクアレイにわたってストライピ
ングされる。さらに、第１のコントローラ３２及び第２
のコントローラ３４は、通信バス４０を介して互いに通
信する。第１のコントローラ３２及び第２のコントロー
ラ３４は、通信バスプロトコルを用いて、データ格納シ
ステム３６と通信すると共に、互いに通信する。一態様
では、通信バスプロトコルは標準プロトコルである。本
出願の読後、他の適した通信バスプロトコルが当業者に
は明白となるであろう。データ格納システム３６は、磁
気ハードディスクデータ格納システムを含むことができ
る。他の態様では、データ格納システム３６は、フラッ
シュメモリ，ランダムアクセスメモリ（ＲＡＭ），ＣＤ
書き込み可能媒体，光磁気媒体等、他の読み出し／書き
込み可能なデータ格納媒体を含む。
【００１９】冗長コントローラデータ格納システム３０
は、ホスト又は制御システムインタフェース４２を介し
てホスト又は制御システムと通信するように構成され
る。ホスト又は制御システム４２は、サーバ，コンピュ
ータネットワーク，中央コンピュータ，又は他の制御シ
ステムであってよい。一態様においては、冗長コントロ
ーラデータ格納システム３０は、収容されたＲＡＩＤシ
ステムとインタフェースし、ＲＡＩＤシステム（例え
ば、ＲＡＩＤレベル０、ＲＡＩＤレベル１、ＲＡＩＤレ
ベル２、ＲＡＩＤレベル３、ＲＡＩＤレベル４、ＲＡＩ
Ｄレベル５、又はＲＡＩＤレベル６のシステム）として
動作するように構成される。
【００２０】一実施形態では、第１のコントローラ３２
は、「ミラーリング」メモリ５０，タスクプロセッサ５
２，及びシステム動作プロセッサ５４を備える。同様
に、第２のコントローラ３４も、また、「ミラーリン
グ」メモリ５６，タスクプロセッサ５８，及びシステム
動作プロセッサ６０を備える。第１のコントローラ３２
及び第２のコントローラ３４は、ミラーリングメモリシ
ステムの一部としてメモリ５０及びメモリ５６を作動す
る「メモリコントローラ」を備える。本明細書で用いる
「ミラーリングメモリ」という語は、１つのメモリのメ
モリイメージが別のメモリに複製すなわち「ミラーリン
グ」されるシステムを包含するものと定義される。本発
明では、第１のコントローラ３２のメモリ５０が、第２
のコントローラ３４のメモリ５６に複製すなわち「ミラ
ーリング」される。二重コントローラミラーリングメモ
リシステムは、耐故障環境を冗長コントローラデータ格
納システム３０に提供する。一方のコントローラ又は一
方のコントローラメモリシステムが故障した場合、他方
のコントローラの存在及びそのミラーリングメモリによ
り、システムコマンドの処理を継続するためのシームレ
スなフェイル・オーバ（fail-over）が提供される。さ
らに、一方のコントローラを除外したり挿入したとき
に、本発明は、他方のコントローラを介してオペレーテ
ィングシステムを維持し、システムのダウンタイムをホ
ストのタイムアウト期間未満の時間期間に低減するため
に提供される。ミラーリングメモリ二重コントローラデ
ィスク格納システムの例示的な一実施形態は、１９９７
年１２月１６日付けでピーターソン氏他に付与され、米
国カリフォルニア州パロアルトに所在のヒューレット・
パッカード・カンパニーに譲渡された米国特許第５，６
９９，５１０号に開示されている。なお、これに開示さ
れている記載内容は、これを引用することにより本明細
書に組み込まれるものとする。別のミラーリングメモリ
二重コントローラディスク格納システムは、１９９９年
７月２７日付けでネルソン氏他に付与され、米国カリフ
ォルニア州パロアルトに所在のヒューレット・パッカー
ド・カンパニーに譲渡された米国特許出願第５，９２
８，３６７号に開示されており、これもまた引用するこ
とにより本明細書に組み込まれるものとする。
【００２１】本発明による冗長コントローラデータ格納
システム３０では、各コントローラ３２，３４は、ミラ
ー・イメージである、すなわち上述したように、他方と
同じ「メモリイメージ」を有するそれ自体のメモリ５
０、５６を備える。ミラーリングメモリにより、一方の
コントローラ又はそのメモリが故障した、又は失われた
場合に高速な復元が可能になる。一態様においては、読
み書きをミラーリングすると、第１のコントローラ３２
のメモリ５０が第２のコントローラ３４のメモリ５６の
「ミラー・イメージ（mirror image；鏡像）」になる。
第２のコントローラ３４が損失又は故障すると、別のコ
ントローラがシステムに挿入されるまで、第１のコント
ローラ３２が単一コントローラシステムにおけるシステ
ム全体を実行すなわち動作するように、全てのシステム
動作が自動的に第１のコントローラ３２に切り換えられ
る。
【００２２】本発明による冗長コントローラデータ格納
システム３０は、１つのコントローラを活線挿入又はオ
ンライン挿入する間に、冗長コントローラデータ格納シ
ステムの動作を継続することができる。例えば、第２の
コントローラ３４が損失又は故障すると、冗長コントロ
ーラデータ格納システム３０は、第１のコントローラ３
２を介して動作する。第２のコントローラ３４は、シス
テム３０にオンライン挿入すなわち「活線」挿入するこ
とができる。特に、システム動作プロセッサ５４は、第
２のコントローラ３４をシステムに挿入する活線挿入プ
ロセス中において、メモリ５０を介して、データ格納シ
ステム３６に対するデータの読み書き等システム動作コ
マンドの処理を継続する。タスクプロセッサ５２は、シ
ステム動作コマンドの処理中に、冗長コントローラデー
タ格納システム３０に遅延を課すことなく、システム動
作プロセッサ５４を介してバックグラウンドタスクを処
理する。
【００２３】好ましい一実施形態において、タスクプロ
セッサ５２は、システム動作プロセッサ５４がシステム
動作コマンドを処理し続けながら、第１のミラーリング
メモリ５０のメモリイメージを第２のメモリ５６にコピ
ーするように動作する。ここで、第２のコントローラ３
４を冗長コントローラデータ格納システム３０に活線挿
入することにより、システム動作コマンドの処理に対す
るアンドゥ遅延及び／又はホストシステムインタフェー
ス４２を介してのホストシステムによるタイムアウトが
生じることはない。例示的な一実施形態では、タスクプ
ロセッサ５２が、システム動作プロセッサ５４又は他の
システムプロセッサに直接関係することなく、専用デー
タ処理ハードウェアを介してバックグラウンドタスクを
行う。一態様では、データ処理ハードウェアは、特定用
途向け集積回路（ＡＳＩＣ）の一部として、インテリジ
ェントＤＭＡエンジンに接続される。タスクプロセッサ
５２は、システム動作プロセッサ５４を介して継続され
る、第１のコントローラ３２の動作中において、特定の
バックグラウンドタスクを処理する能力を有する。一態
様においては、タスクプロセッサ５２は、メモリ間コピ
ータスク，メモリ自己試験，並びに他のタスクを実行す
るように動作する。
【００２４】図２は、本発明による冗長コントローラデ
ータ格納システムにコントローラを活線挿入する方法の
例示的な一実施形態を示す図であり、この方法を全体的
に参照番号８０で示す。本方法は、第１のメモリ，タス
クプロセッサ，及びシステム動作プロセッサを備えるよ
うに第１のコントローラを構成するステップを含んでい
る（ステップ８２参照）。第１のメモリは、第１のメモ
リイメージを含む。図示の例示的な一実施形態では、第
１のコントローラ３２は、メモリ５０，タスクプロセッ
サ５２，及びシステム動作プロセッサ５４を備えるよう
に構成される。冗長コントローラデータ格納システム３
０は、第１のコントローラ３２を介して、ステップ８４
で示すように、単一のコントローラシステムとして動作
する。ステップ８５において、システム動作コマンド
は、システム動作プロセッサ５４を介して処理される。
ステップ８６において、第２のコントローラ３４が冗長
コントローラデータ格納システム３０内に挿入される。
第２のコントローラ３４は、第２のメモリ５６を備え
る。ステップ８８において、バックグラウンドタスク
は、第１のコントローラを介してのシステム動作コマン
ドの処理中に、タスクプロセッサ５２を用いて処理され
る。バックグラウンドタスクは、メモリ５０の第１のイ
メージを第２のメモリ５６にコピーすることを含む。
【００２５】図３は、全体的に参照番号９０で示す、本
発明による冗長コントローラデータ格納システムにコン
トローラを活線挿入する方法の別の例示的な実施形態を
示す図である。本方法は、ステップ９２で示すように、
第１のメモリ５０，タスクプロセッサ５２，及びシステ
ム動作プロセッサ５４を備えるように第１のコントロー
ラ３２を構成するステップを含む。第１のメモリ５０
は、第１のメモリイメージを含む。ステップ９４におい
て、冗長コントローラデータ格納システム３０が第１の
コントローラ３２を介して動作する。ステップ９６にお
いて、システム動作コマンドが、システム動作プロセッ
サ５４を介して処理される。ステップ９８において、第
２のコントローラ３４が冗長コントローラデータ格納シ
ステム３０に挿入される。第２のコントローラは、第２
のメモリ５６を備える。第１のメモリ５０は、第２のメ
モリ５６への書き込みをミラーリングすると共に、共有
又はミラーリングメモリ５０に対するローカルな読み出
し専用に構成される（ステップ１００参照）。ここで、
第１のコントローラ３２は、それ自体のメモリイメージ
を読み出すように動作することができるが、冗長コント
ローラデータ格納システム３０において第２のコントロ
ーラ３４が完全に動作可能になる（すなわち、自己試験
を終え、オンラインに戻る）まで、読み出し及び書き込
みのミラーリングとして動作しない。ステップ１０２に
おいて、第１のコントローラ３２を介して、システム動
作コマンドの処理中に、バックグラウンドタスクが処理
される。バックグラウンドタスクは、タスクプロセッサ
５２を用いて処理される。バックグラウンドタスクは、
メモリ５０の第１のイメージを第２のメモリ５６にコピ
ーすることを含む。
【００２６】図４においては、本発明による冗長コント
ローラデータ格納システムの別の例示的な実施形態を全
体的に参照番号１１０で示している。この冗長コントロ
ーラデータ格納システム１１０は、本明細書において上
述した冗長コントローラデータ格納システム３０と同様
である。冗長コントローラデータ格納システム１１０
は、システム動作コマンドの処理へのあらゆる割り込み
を最小化する（そうでなければ、ホストシステムのタイ
ムアウトが発生することがある）冗長コントローラデー
タ格納システムにコントローラを活線挿入するシステム
及び方法を含む。
【００２７】冗長コントローラデータ格納システム１１
０は、第１の冗長コントローラ１１２及び第２の冗長コ
ントローラ１１４を備える。第１のコントローラ１１２
は、第１のミラーリングアメモリ１２０，第１のメモリ
コントローラ１２２，及び第１のシステム動作プロセッ
サ１２４を備える。一態様においては、第１のコントロ
ーラ１１２は、ディスクインタフェース１２６及びディ
スクインタフェース１２８を介してデータ格納システム
と通信すると共に、ホストインタフェース１３０を介し
てホスト又は制御システムと通信する。一態様におい
て、第１のコントローラ１１２は、通信バス１３２を介
してディスクインタフェース１２６，ディスクインタフ
ェース１２８，及びホストインタフェース１３０と通信
する。一実施形態では、通信バス１３２は、当業者には
既知のＰＣＩバスとして構成される。一実施形態では、
参照番号１３０，１２６，及び１２８で示すホストイン
タフェース及びディスクインタフェースは、「ＦＣルー
プ」として動作可能なファイバチャネルバスである。本
出願を読んだ後、他の適したバス構成が当業者には明白
となるであろう。
【００２８】一態様では、メモリコントローラ１２２
は、タスクプロセッサ１３４，割り込みロジック１３
６，及びメモリバッファ／通信モジュール１３８を備え
る。一態様では、タスクプロセッサ１３４は、システム
動作プロセッサ１３６を介して、システム動作コマンド
の処理に割り込みすることなく、予め定義されたバック
グラウンドタスクを処理するための専用ファームウェア
及び／又はメモリバッファコンポーネントを備える。メ
モリコントローラ１２２のホット・プラグ警告／早期検
出システムは、参照番号１４２で示される。同様に、メ
モリコントローラ１２２のリセットロジックは、参照番
号１４０で示される。
【００２９】同様に、第２の冗長コントローラ１１４
は、第２の共有又はミラーリングメモリ１６０，第２の
メモリコントローラ１６２，及び第２のシステム動作プ
ロセッサ１６４を備える。第２のコントローラ１１４
は、ディスクインタフェース１６６，ディスクインタフ
ェース１６８を介してデータ格納システムと通信すると
共に、ホストインタフェース１７０を介してホスト／制
御システムと通信する。第２のコントローラ１１４は、
通信バス１７２を介してディスクインタフェース１６
６，ディスクインタフェース１６８，及びホストインタ
フェース１７０と通信する。
【００３０】第２のメモリコントローラ１６２は、タス
クプロセッサ１７４、割り込みロジック１７６、及びメ
モリ／通信モジュール１７８を備える。第２のコントロ
ーラ１１４のリセットロジックは、参照番号１８０で示
される。ホット・プラグ警告／早期検出システムが、第
２のメモリコントローラ１６２に設けられ、参照番号１
８２で示される。第１のコントローラ１１２及び第２の
コントローラ１１４は、該コントローラ間の通信バスを
介して通信する。一態様では、ミラーバス２００が、第
１のメモリコントローラ１２２及び第２のコントローラ
１６２において、第１のコントローラ１１２と第２のコ
ントローラ１１４とをリンクする。さらに、代替通信パ
スが、第１のメモリコントローラ１２２と第２のメモリ
コントローラ１６２の間に設けられ、これは参照番号２
０２で示される。代替通信パス２０２は、メモリ／通信
モジュール１３８において第１のメモリコントローラ１
２２にリンクすると共に、第２のメモリ／通信モジュー
ル１７８において第２のメモリコントローラ１６２にリ
ンクする。存在検出ライン２０４は、コントローラの存
在について（例えば、活線挿入プロセスの一環として）
第１のコントローラ１１２と第２のコントローラ１１４
との間に通信を提供する。
【００３１】一実施形態においては、メモリ１２０及び
メモリ１６０は、ランダムアクセスメモリ（ＲＡＭ）で
ある。例示的な一実施形態においては、ランダムアクセ
スメモリは、同期ダイナミックランダムアクセスメモリ
（ＳＤＲＡＭ）である。一態様では、メモリ１２０及び
メモリ１６０のサイズは、５１２バイトから多ギガバイ
トの範囲であることができる。好ましい一実施形態で
は、メモリ１２０及びメモリ１６０は、バッテリバック
ＲＡＭ等不揮発性メモリであるため、パワーダウン（例
えば、コントローラリセット）しても、メモリはそのメ
モリ内容（すなわちメモリ状態）を保持する。
【００３２】一態様では、メモリコントローラ１２２及
びメモリコントローラ１６２は、特定用途向け集積回路
（ＡＳＩＣ）チップ又はモジュールの一部である。タス
クプロセッサ１３４及びタスクプロセッサ１７４は、シ
ステム動作プロセッサを介してのシステムコマンドの処
理中に、予め定義された専用バックグラウンドタスクを
処理するように動作する。
【００３３】一実施形態では、タスクプロセッサ１３４
によって実行される全てのバックグラウンドタスク又は
機能が、メモリ１２０又はメモリ１６０に格納されたデ
ータに対して行われ、こういったタスクの結果は、適切
なメモリ１２０又はメモリ１６０に再び配置される。タ
スクプロセッサ１３４，１７４は、プロセッサ１２４又
はプロセッサ１６４等他のシステムプロセッサに直接関
わりなく、専用データ処理ハードウェアを用いて、バッ
クグラウンドタスク機能を実行する。一態様では、タス
クプロセッサ１３４及び／又はタスクプロセッサ１７４
は、ＡＳＩＣチップ又はモジュールの一部であることが
できるインテリジェントＤＭＡエンジンに接続されたデ
ータ処理ハードウェアを利用する。タスクプロセッサ１
３４及びタスクプロセッサ１７４の例示的な実施形態に
ついては、本明細書においてより詳細に後述する。
【００３４】一態様では、第１のメモリ１２０と第２の
メモリ１６０との間の読み出し及び書き込みのミラーリ
ングは、ミラーバス２００を介して達成される。さら
に、代替通信パスすなわちバス２０２が、メモリコント
ローラ１２２とメモリコントローラ１６２の間に存在す
る。従って、コントローラが冗長コントローラデータ格
納システムに挿入されているが、冗長コントローラデー
タ格納システムの一部として「オンライン」になってい
ない場合には、第１のメモリコントローラ１２２が、代
替通信パス２０２を介して第２のメモリコントローラ１
６２と通信することが可能である。このような通信とし
ては、ハードウェア及びファームウェア改訂情報の交
換、システムにおいていつコントローラが交換されたか
を検出するためのシリアルナンバーの交換、互いの動作
状態についての情報の交換、及び活線挿入シーケンスに
おける次のステップに互いにいつ移るかについての通知
を含むことができる。通信バスは、故障によりミラーバ
ス２００と通信不可能な場合にどのコントローラを動作
状態のままにしておくべきかを取り決めるためにも使用
される。ファームウェアの他のエリアは、他の目的のた
めにこのバスを使用する。ホット・プラグ警告１４２及
びホット・プラグ警告１８２は、冗長コントローラデー
タ格納システムに活線挿入中の、対応するメモリコント
ローラ１２２及び１６２に早期検出信号を提供するよう
に動作する。早期警告ロジックは、リセットロジックと
協働して、活線挿入されたコントローラが完全に設置さ
れるまで、そのコントローラをリセット状態に保つ。活
線抜去中、早期検出信号は、コントローラ抜去の早期警
告を提供する。ホット・プラグ警告１４２及びホット・
プラグ警告１８２の早期検出システムは、コネクタピ
ン，プッシュボタン警告，センサ検出（例えば、光学セ
ンサ）又は他の検出システムを使用してなど、機械的又
は電気的な手段を介して早期検出信号を受信することが
できる。存在検出ライン２０４は、コントローラが抜去
されたか、又はシステムに挿入されたことを他方のコン
トローラに通知するように動作する。
【００３５】プロセッサ１２４及びプロセッサ１６４
は、システムコマンドの動作のために、メモリコントロ
ーラ１２２及びメモリコントローラ１６２を介して対応
するメモリ１２０及びメモリ１６０と通信するシステム
動作プロセッサである。このようなシステムコマンドと
しては、ディスクインタフェース１２６，１３２，１６
６，１６８を介して対応するデータ格納システムでのデ
ータの読み出し及び書き込みのために、ホストインタフ
ェース１３０及びホストインタフェース１７０を介して
受信するシステムコマンドが挙げられる。プロセッサ１
２４，１６４は、システム割り込み動作，リセット動
作，又は他のシステムプロセスの処理及び管理等他のシ
ステム動作を実行するように動作する。
【００３６】図５は、本発明による冗長コントローラデ
ータ格納システムにおいて使用されるタスクプロセッサ
の例示的な一実施形態を示す図である。タスクプロセッ
サ１３４が一例として示されるが、タスクプロセッサ１
７４についてもタスクプロセッサ１３４と同様である。
好ましくは、タスクプロセッサ１３４は、データ処理ハ
ードウェアを介して予め定義された機能を実行する。こ
ういったタスクは、「バックグラウンドタスク」として
処理されるため、システム動作プロセッサ１２４を介し
てシステムコマンドの動作中に達成することができる。
例示的な一実施形態においては、タスクプロセッサ１３
４は、メモリ１２０とメモリ１６０との間でメモリイメ
ージをコピーするメモリ間コピータスク２０６を含む。
タスクプロセッサ１３４は、関連するメモリ１２０の自
己試験を実行する１つ又は複数のメモリ自己試験タスク
２０８も含む。コントローラが冗長コントローラデータ
格納システムに挿入されるとき、又は冗長コントローラ
データ格納システム１１０の動作中に随時、メモリ自己
試験２０８を実行することができる。典型的なメモリ自
己試験は、メモリイメージ，メモリチャンク，又はデー
タブロックを読み出し、それを内部バッファ（例えば、
メモリコントローラ１２２内のバッファ）に保存するこ
とを含む。テストパターンがメモリブロックに書き込ま
れ、それを読み出して正確性を検証する。このステップ
は、より多くのテストパターンを用いて繰り返される。
一態様では、タスクプロセッサは、単一の起動試験にお
いて１パターンから３０パターン実行することができ
る。内部バッファに格納されたオリジナルデータブロッ
クは、外部メモリブロックに書き戻される。このプロセ
スは、全てのメモリブロックが試験されるまで繰り返さ
れる。他のタスクプロセッサ１３４のタスクには、二重
ブロックパリティ生成２１０，単一ブロックパリティ生
成２１２，ブロックパターン認識２１４，及びチェック
サム生成２１６を含めることができる。
【００３７】図６は、タスク動作を処理するために、タ
スクプロセッサ１３４及びタスクプロセッサ１７４によ
って用いられるデータ構造の例示的な一実施形態を示す
図である。本出願を読んだ後に、他の適したデータ構造
が当業者には明白となるであろう。例示的な一実施形態
では、要求プロセッサがタスク記述ブロック（ＴＤＢ）
をメモリ１２０に書き込む。タスク記述ブロックは、コ
マンドコード及び要求の処理に必要なコマンド固有の情
報（ブロックアドレス，ブロックサイズ，データパター
ン，パリティ係数へのポインタ等）を含む。次に、要求
プロセッサが、タスクプロセッサ１３４にとってローカ
ルな要求待ち行列（例えば、２２０で示す待ち行列０）
に要求エントリを挿入する。このエントリは、コマンド
コード要求ヘッダ２２２，関連するタスク記述ブロック
へのＴＤＢポインタ２２４，及び待ち行列ポインタ２２
６として示される応答の待ち行列番号を含む。
【００３８】「待ち行列０」２２０が空ではないと通知
すると、タスクプロセッサは、待ち行列２２０から要求
エントリを読み出す。タスクプロセッサは、要求情報を
用いて、タスクデータブロック２２８を読み出し、要求
と一致することをチェックする。次に、タスクプロセッ
サは、所望の機能を実行する。タスクプロセッサは、参
照番号２３０で示す指示された応答待ち行列に完了応答
エントリを配置する。要求するプロセッサ１２４には、
応答待ち行列２３０を通して完了（終了）が通知され
る。
【００３９】図７は、タスクプロセッサ１３４による処
理に適したメモリブロックに分割された、第１のメモリ
１２０内に含まれるメモリイメージの例示的な一実施形
態を示す図である。特に、タスクプロセッサ１３４によ
って処理されるバックグラウンドタスクは、特定のタス
クプロセッサ１３４を含め、メモリコントローラ１２２
の内部にバッファリングするには大きすぎる、メモリ１
２０に格納されるデータブロックに対して動作すること
ができる。従って、タスクプロセッサ１３４は、メモリ
イメージ又はブロックを、タスクプロセッサが処理可能
なサイズに対応するメモリブロック又はチャンクに構成
するように動作する。図示の例示的な実施形態におい
て、第１のメモリ１２０に格納されたメモリイメージ
は、「メモリブロック１」２３２，「メモリブロック
２」２３４，「メモリブロック３」２３６，「メモリブ
ロック４」２３８〜「メモリブロックＮ」２４０に構成
される。一態様では、各チャンクは最大５１２バイトで
あり、これはメモリコントローラ１２２内への内部バッ
ファリングを可能とするのに十分小さいが、タスク処理
システムを有効に使用するには十分大きい。一態様にお
いて、タスクプロセッサ１３４は、メモリコントローラ
１２２の制限内で動作しながら、メモリイメージ当たり
最小の数のメモリブロックを得るように、メモリブロッ
クのサイズを構成するように動作する。使用可能な最大
メモリブロックが５１２バイトである一態様では、タス
クプロセッサ１３４は、メモリイメージを、第１のメモ
リブロック及び最後のメモリブロックのみが最大すなわ
ち５１２バイト未満であることができるブロックに構成
する。図示の例示的な実施形態では、「メモリブロック
１」２３２及び「メモリブロックＮ」２４０は、最大メ
モリブロックサイズ未満であることができる。「メモリ
ブロック２」２３４，「メモリブロック３」２３６，及
び「メモリブロック４」２３８等は、最大メモリブロッ
クサイズ（例えば、５１２バイト）になる。
【００４０】タスクプロセッサ１３４及びシステム動作
プロセッサ１２４は、両方とも、メモリ１２０内に格納
されているデータに対して動作する。第２のコントロー
ラを冗長コントローラデータ格納システムに追加するこ
とを含め、タスクプロセッサ１３４を介してのタスクの
処理中に、システムコマンドの処理を継続することがで
きるように、冗長コントローラデータ格納システム１１
０を構成することが望ましい。従って、優先度がタスク
プロセッサ１３４と、メモリ１２０にアクセスするため
にプロセッサ１２４を介して達成されるもの等、他のシ
ステム動作の間に割り当てられる。好ましい一実施形態
においては、タスクプロセッサ１３４には、オペレーテ
ィングシステムの性能が、タスクプロセッサ１３４を介
してのバックグラウンドタスクの動作により過度に低下
しないように、プロセッサ１２４よりも低い優先度（例
えば、最も低い優先度）が割り当てられる。代替とし
て、タスクプロセッサ１３４のメモリアクセス優先度
が、他のシステム動作と同じか、それよりも高くてもよ
い。或いは、ファームウェアを利用して、タスクプロセ
ッサ１３４を介して達成される個々のタスクのメモリア
クセス優先度を上げることも可能である。
【００４１】図８〜図１０は、システム割り込みを最小
に抑える、本発明によるコントローラを冗長コントロー
ラデータ格納システムにオンライン「活線」(hot)挿入
する方法の例示的な一実施形態を示し、本明細書におい
て上述した図１〜図７も参照する。
【００４２】図８では、本発明による冗長コントローラ
データ格納システム（冗長コントローラシステム）にコ
ントローラを活線挿入する方法の例示的な一実施形態を
示す図が、全体的に参照番号２５０で示される。この例
示的な実施形態では、冗長コントローラデータ格納シス
テムが、第１のコントローラ１１２を介して動作してお
り、第２のコントローラは、冗長コントローラデータ格
納システムから抜去されている。ステップ２５２におい
て、冗長コントローラデータ格納システム１１０が、単
一コントローラシステムとして、第１のコントローラ１
１２を介して作動する。ステップ２５４において、第１
のコントローラ１１２は、第２のコントローラ１１４が
冗長コントローラデータ格納システム１１０に追加され
ていることを検出する。第２のコントローラ１１４が冗
長コントローラデータ格納システム１１０に追加されて
いることが検出された後に、第１のコントローラ１１２
は、単一コントローラシステムとして引き続き動作す
る。第１のコントローラ１１２は、第２のコントローラ
１１４が冗長コントローラデータ格納システム１１０に
追加されたことを示す検出信号を受信する。一態様で
は、第２のコントローラ１１４が冗長コントローラデー
タ格納システム１１０に活線挿入されると、第２のコン
トローラ１１４が、完全に定位置に挿入されラッチされ
るまで、リセットに保たれる。存在検出ライン２０４
が、新しいコントローラの挿入を検出する。次に、挿入
されたコントローラ１１４の存在が、存在検出ライン２
０４を介して第１のコントローラ１１２に連絡される。
【００４３】ステップ２５６において、第２のコントロ
ーラ１１４に電源が投入され、定位置にラッチされるの
を待ってから、プロセッササブシステムの自己試験を実
行する。プロセッササブシステムの自己試験には、フラ
ッシュＲＯＭにあるファームウェアイメージの試験，マ
イクロプロセッサローカルメモリの試験，周辺チップレ
ジスタの実行，及びデータパス試験が含まれる。ステッ
プ２５８において、第１のコントローラ１１２及び第２
のコントローラ１１４が、代替通信パス２０２を介して
通信する。第１のコントローラ１１２及び第２のコント
ローラ１１４は、第２のコントローラ１１４が冗長コン
トローラデータ格納システム１１０の一部としてまだ
「オンライン」になっていない場合であっても、代替通
信パス２０２、メモリ／通信モジュール１３８、及びメ
モリ／通信モジュール１７８を介して互いに通信する。
代替通信パス２０２を介しての第１のコントローラ１１
２と第２のコントローラ１１４との間のサンプル通信と
しては、コントローラ間の互換性を確認するためのハー
ドウェア及びファームウェア改訂情報の交換、いつ試験
が完了したかならびにその試験の結果の通知、及び活線
挿入プロセス中のコントローラ間の同期点の通信が挙げ
られる。
【００４４】ステップ２６０において、第２のコントロ
ーラが、共有メモリに対しての自己試験の実行を含め、
引き続き自己試験を実行する。本明細書において上述し
たように、こういった試験は、システムに割り込むこと
なく、バックグラウンドタスクとしてタスクプロセッサ
１７４を介して実行することができる。ステップ２６２
において、全ての試験にパスしたわけではない場合に
は、復元モード２６４に入る。この復元モード２６４
は、エラー状況を冗長コントローラデータ格納システム
及び／又はホストに提供することを含むことができる。
一実施形態では、コントローラが不良とマークされ、オ
フラインに保たれる。プロセスは、別のコントローラを
用いて初めからやり直される。全ての試験にパスした場
合には、ステップ２６６において、第２のコントローラ
１１４が、冗長コントローラデータ格納システム１１０
に追加する準備ができたというメッセージを第１のコン
トローラ１１２に送信する。
【００４５】図９では、本発明による冗長コントローラ
データ格納システムにコントローラを活線挿入する方法
をさらに示す図が、全体的に参照番号２２０で示されて
いる。ステップ２７２において、第１のコントローラ１
１２が、共有書き込み及びローカル読み出し専用にメモ
リ１２０を構成する。従って、その時点の前では、メモ
リ１２０への何れのデータ書き込みもまた、第２のコン
トローラ１１４のメモリ１６０にミラーリングされる、
すなわち書き込まれる。この時点では、メモリ１６０の
メモリイメージが、メモリ１２０のメモリイメージの
「ミラー」コピーではないため、冗長コントローラデー
タ格納システム１１０の一部として、メモリ１２０から
はデータしか読み出すことができない。ステップ２７４
において、第１のコントローラ１１２により許可が与え
られるまで（例えば、代替通信パス２０２を介して）、
第２のコントローラ１１４による共有メモリ１２０及び
それ自体のメモリ１６０への書き込みが禁止される。
【００４６】ステップ２７６において、第１のコントロ
ーラ１１２が、バックグラウンドタスクを介して、共有
メモリ１２０を全て共有メモリ１２０における同一ロケ
ーションにコピーし返す。特に、タスクプロセッサ１３
４は、タスクプロセッサ１３４がメモリ１２０からメモ
リブロックを読み出し、それをバッファに格納し、メモ
リブロックをメモリ１２０内の同一ロケーションに書き
込むというバックグラウンドタスクを含む。この動作の
結果、第１のコントローラ１１２が共有書き込みモード
に構成されるため、第１のコントローラ１１２は、メモ
リブロック１２０からメモリブロックをローカルに読み
出すが、第１のコントローラ１１２がメモリ１２０内の
同一ロケーションに再び書き込まれると、これはまた、
第２のコントローラ１１４のメモリ１６０内の同一ロケ
ーションにも書き込まれる。ステップ２７８において、
このバックグラウンドタスク中に、第１のコントローラ
１１２は、プロセッサ１２４を介してシステム動作コマ
ンドを実行するに当たり動作可能であり続ける。一態様
では、メモリイメージが一度に１つのメモリブロックず
つコピーされる。バックグラウンドタスクの完了後、こ
こで第１のメモリ１２０のメモリイメージは、第２のメ
モリ１６０のメモリイメージのミラーであり、ステップ
２８０で示すように、第２のコントローラ１１４を冗長
コントローラデータ格納システム１１０に追加するプロ
セスが継続される。
【００４７】図１０は、第１のコントローラ１１２のメ
モリイメージを第２のコントローラ１１４のメモリ１６
０にミラーリングすなわちコピーした後に、冗長コント
ローラデータ格納システムにコントローラを追加する本
発明による方法の例示的な一実施形態（参照番号２９０
で示す）を示す図である。ステップ２９２において、第
１のコントローラ１１２が、書き込み及び読み出しミラ
ーリングモード又は構成に再構成される。これで、デー
タロケーションを第１のメモリ１２０及び第２のメモリ
１６０の両方に読み書きすることができるようになる。
ステップ２９４において、第１のコントローラ１１２
が、全てのメモリロケーションを読み出し、タスクプロ
セッサ１３４を介してのバックグラウンドタスクを用い
て、第２のコントローラの共有メモリ１６０に対する第
１のコントローラの共有メモリ１２０の一貫性（整合
性）（consistency）を比較する。従って、システム動
作コマンドは、このときに割り込みを受けない。ステッ
プ２９６において、メモリが一貫しない場合には、復元
モードに入る（ステップ２９８参照）。メモリが一貫
（整合）している場合には、ステップ３００において、
第１のコントローラ１１２及び第２のコントローラ１１
４が、第２のコントローラを冗長コントローラデータ格
納システム１１０に追加するように再構成される。ここ
で、冗長コントローラデータ格納システム１１０が、ミ
ラーリングメモリ冗長コントローラデータ格納システム
として完全に動作できるようになる。さらに、第２のコ
ントローラは、システム動作処理に対する割り込みが最
小で、かつホストのタイムアウトを引き起こさずに、冗
長コントローラデータ格納システムに活線挿入された。
【００４８】コントローラリセット 既知の二重コントローラシステムでは、一方のコントロ
ーラをリセットすると、他方のコントローラのマイクロ
プロセッサに対する割り込みが生じる。そのとき、受け
る側のコントローラのプロセッサは、割り込み及びリセ
ットの原因に対処しなければならなかった。この従来の
方法は、多くの既知の欠点を有する。第１のコントロー
ラと第２のコントローラとの間のリセットのタイミング
は、可変である。コントローラが「リセットループ」内
でスタックすると、洗練さの低いミラーリングインタフ
ェースの状態変化により、コントローラのシステム性能
に影響する紛らわしいアクティビティが提供されること
と相まって、リセットが他方のコントローラのプロセッ
サに割り込む。第２のコントローラが「スタック」を有
する、すなわち異常なプロセッサである場合、第２のコ
ントローラのプロセッサを割り込みへのサービス提供に
使用することができないため、第１のコントローラは、
第２のコントローラをリセットさせることができない。
従って、ここで第１のコントローラは、システムを回復
するために、リセット生成の「ウォッチドッグ」モード
に戻らなければならない。第２のコントローラが、シス
テムを用いて格納されたデータにダメージを与える可能
性は遥かに大きい。
【００４９】図１１及び図１２は、本発明による冗長コ
ントローラデータ格納システムを用いてコントローラリ
セットを処理するシステム及び方法の例示的な一実施形
態を示す図である。本発明による冗長コントローラデー
タ格納システムを用いてコントローラのリセットを処理
する方法では、１つのコントローラに対するリセットの
局所化が可能であり、従って、ミラーリングバスがイネ
ーブルされているときに、リセットを第２のコントロー
ラにのみ伝搬することができる。これにより、コントロ
ーラが誤って全てのコントローラをリセットに保つこと
が回避される。また、本明細書において上述した図１〜
図１０も参照する。
【００５０】図１１では、本発明による冗長マルチコン
トローラシステムにおいてコントローラリセットを処理
する方法の例示的な一実施形態が、全体的に参照番号４
００で示される。冗長コントローラデータ格納システム
は、アクティブに接続され、ミラーリング対として動作
する第１のコントローラ１１２及び第２のコントローラ
１１４を備え、ステップ４０２において、リセット状況
が第２のコントローラ１１４で検出される。すると、第
２のコントローラ１１４はリセットされ、シャットダウ
ンプロセスが開始される。ステップ４０４において、シ
ャットダウンプロセスは、第１のコントローラ１１２と
第２のコントローラ１１４との間の通信リンクを介し
て、第１のコントローラ１１２にコントローラリセット
を通知することを含む。好ましい一実施形態では、第１
のコントローラに、ミラーバス２００を介して、第２の
コントローラにリセットが発生したことを知らせる。ス
テップ４０６において、シャットダウンプロセスが、第
１のコントローラ１１２及び第２のコントローラ１１４
の両方に対して行われる。従って、第１のコントローラ
１１２及び第２のコントローラ１１４は、両方とも、同
時にシャットダウンプロセスを受ける。
【００５１】図１２では、本発明による二重コントロー
ラシステムにおいてコントローラをリセットする方法の
例示的な一実施形態をさらに示す図が、全体的に参照番
号４１０で示される。ステップ４１２において、両方の
コントローラ１１２，１１４に対してシャットダウンプ
ロセスが完了した後、第１のコントローラ１１２及び第
２のコントローラ１１４に電源が投入される。シャット
ダウンにより、全ての内部バッファがフラッシュされ、
メモリが確保される。ステップ４１４において、プロセ
スの一貫として、第１のコントローラ１１２及び第２の
コントローラ１１４がリセットされる。ステップ４１６
において、第１のコントローラ１１２と第２のコントロ
ーラ１１４との間のミラーバス２００のインタフェース
がディセーブルされる。一態様では、第１のコントロー
ラ１１２及び第２のコントローラ１１４をリセットする
ステップにより、ミラーバス２００がディセーブルされ
る。ミラーバスをディセーブルするステップ４１６は、
ミラーバス２００が再度イネーブルされるまで、ボード
間のリセット伝搬がさらに発生しないようにする。
【００５２】ステップ４１８において、第１のコントロ
ーラ１１２及び第２のコントローラ１１４の各コントロ
ーラが、自己試験を実行する。自己試験には、通常、本
明細書において上述したように、マイクロプロセッササ
ブシステム及びＳＤＲＡＭメモリを試験すること、並び
に、内部メモリコントローラＡＳＩＣ１２２，１６２、
及び全てのデータパスバスを試験することが含まれる。
【００５３】このとき、第１のコントローラ１１２と第
２のコントローラ１１４との間のミラーバス２００のイ
ンタフェースは、ディセーブルのままである。従って、
一方のコントローラにより、又は自己試験の結果発生す
ることがある任意のリセット又は割り込みは、他方のコ
ントローラに影響を与えない。ステップ４２０におい
て、自己試験が好結果でなかった場合には、ステップ４
２２において、自己試験が好結果であったコントローラ
が復元モードになる。通常、復元モードは、エラーをホ
ストコンピュータシステムに対して生成して故障を知ら
せること、及び、「不良」コントローラをアレイでの使
用から除くことを含む。次に、残っている「良好」コン
トローラが、データのミラーリングが必要ではない単一
コントローラモードで動作を開始する。
【００５４】第１のコントローラ１１２及び第２のコン
トローラ１１４の両方に関して自己試験が好結果であっ
た場合には、ステップ４２４において、第１のコントロ
ーラ１１２と第２のコントローラ１１４との間のミラー
バス２００のインタフェースがイネーブルされる。従っ
て、第１のコントローラ１１２及び第２のコントローラ
１１４は、リセット又はリセットの原因が除去され、再
びミラーリング対として動作し続けることが可能である
ことが検証される。
【００５５】本発明による冗長コントローラデータ格納
システムを用いてコントローラリセットを処理するよう
にした上記方法では、一方のコントローラに対するリセ
ットの局所化が可能であり、従って、ミラーリングバス
と共にイネーブルされない限り、リセットが第２のコン
トローラに伝搬しないようにすることができる。これ
は、システムファームウェアが、システム内の全てのコ
ントローラをリセットすることができないようにコント
ローラをディセーブルする方法がなお可能でありなが
ら、マルチコントローラボード間でのリセット同期のハ
ードウェア管理という利点を提供する。
【００５６】コントローラの抜去 オンラインコントローラが冗長コントローラデータ格納
システムから抜去されると、コントローラが「部分的に
抜去された」場合又は正しく抜去されない場合にダウン
タイムを被ることがある。通常、これは、冗長コントロ
ーラが休止状態になる、又はオンライン抜去イベントが
継続している時間リセットに保持されるため、発生す
る。
【００５７】冗長コントローラデータ格納システムから
コントローラをオンラインで抜去する既知のプロセスに
は、コントローラが抜去されているという警告を冗長コ
ントローラデータ格納システムに提供する早期警告スイ
ッチ又はショートコネクタピンが含まれる。警告によ
り、コントローラがコントローラの現在のメモリアクセ
スを終了し、それからコントローラの不揮発性メモリを
自己リフレッシュモードにする。コントローラが全体的
に切り離された（例えば、コントローラ検出ロングピン
の切り離し）後、他方の「対になった」コントローラ
が、冗長コントローラデータ格納システムを制御するた
めに動作を再開することが可能になる。検出ピンコネク
タを利用するシステムの場合、部分的に抜去されたコン
トローラは、検出ピンが完全に接触しなくなるまで、シ
ステムを非アクティブ状態に保つことができる。このセ
ットアップは、コントローラが冗長コントローラデータ
格納システムから「部分的にのみ抜去」され、ホストの
オペレーティングシステムのタイムアウト期間を過ぎて
オンライン抜去によるダウンタイムが延びるなど、手順
が不正確になる機会をもたらす。
【００５８】図１３は、本発明による冗長コントローラ
データ格納システムからコントローラをオンラインで抜
去する方法の例示的な一実施形態を示す図である。本方
法は、全体的に参照番号４５０で示される。オンライン
での抜去方法４５０では、冗長コントローラデータ格納
システムのダウンタイムを最小に抑えながら、コントロ
ーラを冗長コントローラデータ格納システムからオンラ
インで安全に抜去することができる。
【００５９】ステップ４５２において、コントローラが
冗長コントローラデータ格納システム１１０から抜去さ
れていることが検出される。また、本明細書において上
述した図１〜図１２も参照する。一態様では、早期警告
スイッチ又はコネクタ上のショートピンが、コントロー
ラ自体が抜去されつつあるという警告をシステム１１０
に提供する。検出は、冗長コントローラデータ格納シス
テム１１０からコントローラが完全に切り離される前に
行われることが好ましい。警告は、ホット・プラグ警告
１４２又はホット・プラグ警告１８２を介して受信され
る。本明細書で説明する例示的な一実施形態では、第１
のコントローラ１１２が冗長コントローラデータ格納シ
ステム１１０から抜去される。
【００６０】ステップ４５４において、第１のコントロ
ーラ１１２が冗長コントローラデータ格納システム１１
０から抜去されていることが検出されると、シャットダ
ウンシーケンスが第１のコントローラ１１２及び第２の
コントローラ１１４に対して行われる。ステップ４５６
において、一態様では、各コントローラについてのシャ
ットダウンシーケンスが、コントローラのプロセッサに
割り込みし、プロセッサがアクティブな処理タスクを終
えることができるようにすることを含む。ステップ４５
８において、各コントローラ１１２，１１４についての
シャットダウンシーケンスは、メモリ１２０及びメモリ
１６０への未処理のメモリアクセスを完了し、内部バッ
ファをフラッシュすることをさらに含む。シャットダウ
ンプロセスの一貫として、メモリコントローラ１２２
が、状態語をメモリ１２０に書き込み、メモリコントロ
ーラ１６２が状態語をメモリ１６０に書き込む。
【００６１】好ましい一実施形態では、第１のメモリ１
２０及び第２のメモリ１６０が自己リフレッシュモード
を有し、より好ましくはバッテリバックアップを備え
る。第１のコントローラ１１２及び第２のコントローラ
１１４に対してシャットダウンシーケンスが完了した後
に、第１のメモリ１２０及び第２のメモリ１６０が、対
応するメモリコントローラである第１のメモリコントロ
ーラ１２２及び第２のメモリコントローラ１６２によ
り、自己リフレッシュモードにされる（ステップ４６０
参照）。ステップ４６２において、抜去が検出されたコ
ントローラは、オフラインのままで抜去の終了を待つ。
そのメモリは、自己リフレッシュモードに留まる。ステ
ップ４６４において、抜去が検出されないコントローラ
が、オンラインになるプロセスを直ちに開始する。本明
細書において述べる例示的な実施形態では、メモリ１２
０に対する自己リフレッシュプロセスの完了後、抜去が
検出された第１のコントローラ１１２が、オフラインの
まま抜去の終了を待ち、メモリ１２０が自己リフレッシ
ュモードに留まる（一態様において、メモリはバッテリ
バックＤＲＡＭである）。抜去を検出しない第２のコン
トローラ１１４が、直ちにオンラインになるプロセスを
開始し、冗長コントローラデータ格納システムのダウン
タイムを最小に抑える。メモリ１６０（例えば、バッテ
リバックＤＲＡＭ）は、自己リフレッシュモードから出
され、メモリコントローラによる使用のため、先に書き
込まれた状態語を保持する。
【００６２】以上を要約すると、次の通りである。コン
トローラリセット（ステップ４００）を処理するための
システム及び方法を有する冗長コントローラデータ格納
システム（３０，１１０）が記載されている。一態様に
おいては、本発明による冗長コントローラデータ格納シ
ステム（３０，１１０）におけるコントローラリセット
を処理する方法は、第１のコントローラ（３２，１１
２）及び第２のコントローラ（３４，１１４）を備える
冗長コントローラシステムを含んでいる。コントローラ
リセットは、第２のコントローラにおいて検出される
（ステップ４０２）。第１のコントローラは、第１のコ
ントローラと第２のコントローラとの間の通信リンク
（４０，２００）を介してコントローラリセットが通知
される（ステップ４０４）。第１のコントローラ及び第
２のコントローラに対するシャットダウンプロセスが実
行される（ステップ４０６）。第１のコントローラと第
２のコントローラとの間の通信リンクは、ディセーブル
され（ステップ４１６）、この場合、第２のコントロー
ラを介してのコントローラリセットの検出は、前記通信
リンクを介して第１のコントローラに通信され得ない。
【００６３】好ましい実施形態を説明するという目的で
特定の実施形態を本明細書に図示して説明したが、当業
者は、本発明の範囲から逸脱せずに、同じ目的を達成す
るために適合される多種多様な代替及び／又は同等の実
施を図示して説明した特定の実施形態と置き換えてもよ
いことを理解するであろう。化学，機械，電気機械，電
子，及びコンピュータの分野における知識を有する者
は、本発明を多種多様な実施形態で実施し得ることを容
易に理解するであろう。この出願は、本明細書に述べら
れる好ましい実施形態のあらゆる適合又は変更を網羅す
るよう意図される。従って、本発明は特許請求の範囲及
びその同等物によってのみ制限されるものと明白に意図
されるものである。
【図面の簡単な説明】
【図１】冗長コントローラを活線挿入するように構成さ
れた本発明による冗長コントローラデータ格納システム
の例示的な一実施形態を示す図である。
【図２】本発明による冗長コントローラデータ格納シス
テムにコントローラを活線挿入する方法の例示的な一実
施形態を示す図である。
【図３】本発明による冗長コントローラデータ格納シス
テムにコントローラを活線挿入する方法の別の例示的な
実施形態を示す図である。
【図４】本発明による冗長コントローラを活線挿入する
ように構成される冗長コントローラデータ格納システム
の別の例示的な実施形態を示すブロック図である。
【図５】本発明による冗長コントローラデータ格納シス
テムにおいて使用されるタスクプロセッサの例示的な一
実施形態を示す図である。
【図６】本発明による冗長コントローラデータ格納シス
テムにおけるタスクプロセッサによって利用されるデー
タ構造の例示的な一実施形態を示す図である。
【図７】本発明による冗長コントローラデータ格納シス
テムに使用される、メモリブロックに構成されたメモリ
イメージを有するコントローラ共有メモリの例示的な一
実施形態を示す図である。
【図８】本発明による冗長コントローラデータ格納シス
テムにコントローラを活線挿入する方法の例示的な一実
施形態を示す図である。
【図９】本発明による冗長コントローラデータ格納シス
テムにコントローラを活線挿入する方法の例示的な一実
施形態をさらに示す図である。
【図１０】本発明による冗長コントローラデータ格納シ
ステムにコントローラを活線挿入する方法の例示的な一
実施形態をさらに示す図である。
【図１１】本発明による冗長コントローラデータ格納シ
ステムにおいてコントローラのリセットを処理する方法
の例示的な一実施形態を示す図である。
【図１２】本発明による冗長コントローラデータ格納シ
ステムにおけるコントローラのリセットを処理する方法
の例示的な一実施形態をさらに示す図である。
【図１３】本発明による冗長コントローラデータ格納シ
ステムにおけるコントローラを抜去する方法の例示的な
一実施形態を示す図である。
【符号の説明】
３０，１１０ 冗長コントローラデータ格納システム ３２，１１２ 第１のコントローラ ３４，１１４ 第２のコントローラ ４０ 通信バス（通信リンク） １２０，１６０ メモリ １２２，１６２ メモリコントローラ ２００ ミラーバス（通信リンク） ４００ コントローラリセットを処理する方法 ４０４ コントローラリセットを通知するステップ ４０６ シャットダウンプロセスを実行するステップ ４１６ ミラーバスをディセーブルするステップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー・ジェイ・オールドフィールド アメリカ合衆国アイダホ州83713，ボイジ ー，ウェスト・ダニエル・コート 11302 (72)発明者 クリストファー・ダブリュ・ジョハンソン アメリカ合衆国アイダホ州83629，ホース シュー・ベンド，リバー・ブラッフ・レー ン 32 Ｆターム(参考） 5B034 BB15 BB17 CC01 CC02 DD05 5B054 AA08 BB05 CC04 5B065 BA01 CA30 EA12

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 第１のコントローラ及び第２のコントロ
    ーラを備える冗長コントローラデータ格納システムにお
    いてコントローラリセットを処理する方法であって、
    （ａ） 前記第２のコントローラにおいてコントローラ
    リセットを検出するステップと、（ｂ） 前記第１のコ
    ントローラと前記第２のコントローラとの間の通信リン
    クを介して、前記第１のコントローラに前記コントロー
    ラリセットを通知するステップと、（ｃ） 前記第１の
    コントローラ及び前記第２のコントローラに対してシャ
    ットダウンプロセスを実行するステップと、（ｄ） 前
    記第１のコントローラと前記第２のコントローラとの間
    の前記通信リンクをディセーブルするステップであっ
    て、前記第２のコントローラを介しての後続するコント
    ローラリセットの検出が、前記通信リンクを介して前記
    第１のコントローラに通信され得ないようにするステッ
    プと、を含むことを特徴とするコントローラリセットを
    処理する方法。
  2. 【請求項２】 前記第１のコントローラ及び前記第２の
    コントローラをオンラインにするステップをさらに含む
    ことを特徴とする請求項１に記載のコントローラリセッ
    トを処理する方法。
  3. 【請求項３】 前記第１のコントローラ及び前記第２の
    コントローラをリセットするステップをさらに含むこと
    を特徴とする請求項１又は２に記載のコントローラリセ
    ットを処理する方法。
  4. 【請求項４】 前記通信リンクをディセーブルするステ
    ップは、ミラーバスを介して前記第１のコントローラと
    前記第２のコントローラとの間の前記通信リンクを提供
    するするステップと、前記ミラーバスをディセーブルす
    るステップとを含むことを特徴とする請求項１乃至３の
    何れか１項に記載のコントローラリセットを処理する方
    法。
  5. 【請求項５】 前記第１のコントローラ及び前記第２の
    コントローラに対して自己試験を実行するステップをさ
    らに含むことを特徴とする請求項４に記載のコントロー
    ラリセットを処理する方法。
  6. 【請求項６】 前記第１のコントローラ又は前記第２の
    コントローラに対する前記自己試験が好結果でなかった
    場合には、その後に復元モードにするステップをさらに
    含むことを特徴とする請求項５に記載のコントローラリ
    セットを処理する方法。
  7. 【請求項７】 前記第１のコントローラに対する前記自
    己試験が好結果であり、かつ、前記第２のコントローラ
    に対する前記自己試験が好結果であった場合には、その
    後に前記第１のコントローラと前記第２のコントローラ
    との間の前記通信リンクをイネーブルすることを特徴と
    する請求項５に記載のコントローラリセットを処理する
    方法。
  8. 【請求項８】 第１のコントローラ及び第２のコントロ
    ーラを備え、請求項１乃至８の何れか１項に記載の方法
    を実行するように構成されたことを特徴とする冗長コン
    トローラデータ格納システム。
  9. 【請求項９】 前記第２のコントローラによって前記コ
    ントローラリセットが検出されると、前記通信リンクを
    介して前記第１のコントローラに前記コントローラリセ
    ットが通知され、前記シャットダウンプロセスが前記第
    １のコントローラ及び前記第２のコントローラに対して
    実行され、前記通信リンクがディセーブルされて、該通
    信リンクを介しての前記第２のコントローラに対する後
    続するコントローラリセットの通知が阻止され、前記シ
    ャットダウン後に、前記第１のコントローラ及び前記第
    ２のコントローラがリセットされるように構成されてい
    ることを特徴とする請求項８記載の冗長コントローラデ
    ータ格納システム。
  10. 【請求項１０】 シャットダウンの後に、前記第１のコ
    ントローラ及び前記第２のコントローラに電源が投入さ
    れ、前記第１のコントローラ及び前記第２のコントロー
    ラに電源が投入された後に、前記第１のコントローラ及
    び前記第２のコントローラは、前記通信リンクがディセ
    ーブルされている間に前記自己試験を実行し、該自己試
    験が好結果であった場合には、前記第１のコントローラ
    と前記第２のコントローラとの間の前記通信リンクはイ
    ネーブルされるように構成したことを特徴とする請求項
    ９記載の冗長コントローラデータ格納システム。
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