JP2002352600A - 半導体記憶装置およびその検査治具並びに検査方法 - Google Patents
半導体記憶装置およびその検査治具並びに検査方法Info
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Abstract
(57)【要約】
【課題】 自己診断に必要な回路面積を極力小さくし、
製造コストの上昇を抑えた半導体記憶装置を提供する。 【解決手段】 ユーザ使用領域４と自己診断用命令デー
タが格納されたマスクＲＯＭセル１１０とを有する不揮
発性メモリセルアレイ２と、外部からの自己診断起動信
号に応答して、マスクＲＯＭセルから自己診断用命令デ
ータが転送されるＲＡＭ１３と、ＲＡＭから転送された
自己診断用命令データに基づいて、不揮発性メモリセル
アレイのユーザ使用領域を自己診断するＣＰＵ１２とを
同一チップ上に備えた。
製造コストの上昇を抑えた半導体記憶装置を提供する。 【解決手段】 ユーザ使用領域４と自己診断用命令デー
タが格納されたマスクＲＯＭセル１１０とを有する不揮
発性メモリセルアレイ２と、外部からの自己診断起動信
号に応答して、マスクＲＯＭセルから自己診断用命令デ
ータが転送されるＲＡＭ１３と、ＲＡＭから転送された
自己診断用命令データに基づいて、不揮発性メモリセル
アレイのユーザ使用領域を自己診断するＣＰＵ１２とを
同一チップ上に備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積装置に
関し、特に自己診断機能を内蔵した半導体記憶装置とそ
の検査方法に関する。
関し、特に自己診断機能を内蔵した半導体記憶装置とそ
の検査方法に関する。
【０００２】
【従来の技術】電気的に書き換え可能な不揮発性記憶素
子を内蔵しているＬＳＩ製品において、書き込みと消去
のテスト時間が著しく長く、検査時間の増大が問題とな
っている。特にビット容量の増加や、製品の高性能化、
高機能化に伴い、テストベクタ数が増加し、さらなる検
査コストの上昇を招いている。これらのことから、不揮
発性記憶素子を内蔵しているＬＳＩ製品において、製造
コストを下げるためにＬＳＩに内蔵した自己診断機能を
使った検査時間の短縮は必須である。
子を内蔵しているＬＳＩ製品において、書き込みと消去
のテスト時間が著しく長く、検査時間の増大が問題とな
っている。特にビット容量の増加や、製品の高性能化、
高機能化に伴い、テストベクタ数が増加し、さらなる検
査コストの上昇を招いている。これらのことから、不揮
発性記憶素子を内蔵しているＬＳＩ製品において、製造
コストを下げるためにＬＳＩに内蔵した自己診断機能を
使った検査時間の短縮は必須である。
【０００３】自己診断機能の代表的なものとして、ビル
トインセルフテスト（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔ
ｅｓｔ，以下「ＢＩＳＴ」と略称する）がある。ＢＩＳ
Ｔは、テストパターンの発生手段とテスト結果の評価手
段とをＬＳＩ内部に持ち、自己テストを行うことを特徴
とするものである。
トインセルフテスト（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ−Ｔ
ｅｓｔ，以下「ＢＩＳＴ」と略称する）がある。ＢＩＳ
Ｔは、テストパターンの発生手段とテスト結果の評価手
段とをＬＳＩ内部に持ち、自己テストを行うことを特徴
とするものである。
【０００４】図１９は、従来のＢＩＳＴ回路を内蔵した
半導体記憶装置の一構成例を示すブロック図である。図
１９において、１は不揮発性記憶装置、２は、ユーザ使
用領域４と冗長領域５からなる不揮発性メモリセルアレ
イ、３は、不揮発性メモリセルアレイ２の読み出し・書
き換えを制御するためのデコーダ、センスアンプ、制御
回路などからなるメモリ周辺回路、６は、モード発生回
路、アドレス発生回路、データ発生回路、出力結果比較
回路などからなるＢＩＳＴ回路、７はＢＩＳＴ回路６に
含まれる出力結果比較回路の出力を格納するＢＩＳＴ結
果格納用メモリ、８はＢＩＳＴ回路を起動させるための
ＢＩＳＴ起動端子である。
半導体記憶装置の一構成例を示すブロック図である。図
１９において、１は不揮発性記憶装置、２は、ユーザ使
用領域４と冗長領域５からなる不揮発性メモリセルアレ
イ、３は、不揮発性メモリセルアレイ２の読み出し・書
き換えを制御するためのデコーダ、センスアンプ、制御
回路などからなるメモリ周辺回路、６は、モード発生回
路、アドレス発生回路、データ発生回路、出力結果比較
回路などからなるＢＩＳＴ回路、７はＢＩＳＴ回路６に
含まれる出力結果比較回路の出力を格納するＢＩＳＴ結
果格納用メモリ、８はＢＩＳＴ回路を起動させるための
ＢＩＳＴ起動端子である。
【０００５】以上のように構成された半導体記憶装置に
おいて、ＢＩＳＴ起動端子８にＢＩＳＴ回路を起動する
ための信号が印加されると、ＢＩＳＴ回路６が起動す
る。ＢＩＳＴ回路６のモード発生回路がその信号をメモ
リ周辺回路３に供給し、消去、書き込み、読み出しの各
モードを設定する。次に、アドレス発生回路からそのモ
ードに適したアドレスが発生される。さらに、その動作
が完了すると、出力結果比較回路がデータ端子から出力
された結果とデータ発生回路から出力された結果を比較
し、その結果をＢＩＳＴ結果格納用メモリ７に格納す
る。この手順でメモリ全領域について自己診断を繰り返
す。
おいて、ＢＩＳＴ起動端子８にＢＩＳＴ回路を起動する
ための信号が印加されると、ＢＩＳＴ回路６が起動す
る。ＢＩＳＴ回路６のモード発生回路がその信号をメモ
リ周辺回路３に供給し、消去、書き込み、読み出しの各
モードを設定する。次に、アドレス発生回路からそのモ
ードに適したアドレスが発生される。さらに、その動作
が完了すると、出力結果比較回路がデータ端子から出力
された結果とデータ発生回路から出力された結果を比較
し、その結果をＢＩＳＴ結果格納用メモリ７に格納す
る。この手順でメモリ全領域について自己診断を繰り返
す。
【０００６】また、別の従来例として、図２０は、従来
のＢＩＳＴ回路とＣＰＵ、ＲＡＭ等を搭載した半導体記
憶装置の一構成例を示すブロック図である。１０はＣＰ
Ｕ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ
使用領域４と冗長領域５からなる不揮発性メモリセルア
レイ、３は、不揮発性メモリセルアレイ２の読み出し・
書き換えを制御するためのデコーダ、センスアンプ、制
御回路などからなるメモリ周辺回路、１１は、モード発
生、アドレス発生、データ発生、出力結果比較等をＣＰ
Ｕで実施させるためのＲＯＭ１４等からなるＢＩＳＴ回
路、１２はＣＰＵ、１３はＲＡＭ、７は、ＣＰＵ１２に
よる出力結果比較内容を格納するＢＩＳＴ結果格納用メ
モリ、８はＢＩＳＴ回路を起動させるためのＢＩＳＴ起
動端子である。
のＢＩＳＴ回路とＣＰＵ、ＲＡＭ等を搭載した半導体記
憶装置の一構成例を示すブロック図である。１０はＣＰ
Ｕ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ
使用領域４と冗長領域５からなる不揮発性メモリセルア
レイ、３は、不揮発性メモリセルアレイ２の読み出し・
書き換えを制御するためのデコーダ、センスアンプ、制
御回路などからなるメモリ周辺回路、１１は、モード発
生、アドレス発生、データ発生、出力結果比較等をＣＰ
Ｕで実施させるためのＲＯＭ１４等からなるＢＩＳＴ回
路、１２はＣＰＵ、１３はＲＡＭ、７は、ＣＰＵ１２に
よる出力結果比較内容を格納するＢＩＳＴ結果格納用メ
モリ、８はＢＩＳＴ回路を起動させるためのＢＩＳＴ起
動端子である。
【０００７】以上のように構成された半導体記憶装置に
おいて、ＢＩＳＴ起動端子８にＢＩＳＴ回路を起動する
ための信号が印加されると、ＢＩＳＴ回路１１が起動す
る。ＢＩＳＴ回路１１のＲＯＭ１４の出力コードに応じ
て、ＣＰＵ１２がモード発生、アドレス発生、データ発
生してメモリ周辺回路３に供給する。その動作結果と期
待値とからの出力結果比較をい、出力結果比較内容をＢ
ＩＳＴ結果格納用メモリ７に格納する。この手順でメモ
リ全領域について自己診断を繰り返す。
おいて、ＢＩＳＴ起動端子８にＢＩＳＴ回路を起動する
ための信号が印加されると、ＢＩＳＴ回路１１が起動す
る。ＢＩＳＴ回路１１のＲＯＭ１４の出力コードに応じ
て、ＣＰＵ１２がモード発生、アドレス発生、データ発
生してメモリ周辺回路３に供給する。その動作結果と期
待値とからの出力結果比較をい、出力結果比較内容をＢ
ＩＳＴ結果格納用メモリ７に格納する。この手順でメモ
リ全領域について自己診断を繰り返す。
【０００８】さらに、上記に説明したようなＢＩＳＴ回
路を内蔵した半導体記憶装置の従来のウエハ検査方法に
ついて説明する。
路を内蔵した半導体記憶装置の従来のウエハ検査方法に
ついて説明する。
【０００９】図２１は、従来のＢＩＳＴ回路を内蔵した
半導体記憶装置のウエーハ検査方法を実施する構成の概
略図である。２０はウエーハ、２１は検査対象となるチ
ップ（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓ
ｔ）、２２は、ウエーハ２０上のチップ２１と半導体検
査装置を接続するための治具（以下、「プローブカー
ド」と称する）、２３はチップ２１上のパッドと接続す
るためのプローブ群、２４は半導体検査装置（以下、
「ＬＳＩテスタ」と称する）である。
半導体記憶装置のウエーハ検査方法を実施する構成の概
略図である。２０はウエーハ、２１は検査対象となるチ
ップ（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅｒ ｔｅｓ
ｔ）、２２は、ウエーハ２０上のチップ２１と半導体検
査装置を接続するための治具（以下、「プローブカー
ド」と称する）、２３はチップ２１上のパッドと接続す
るためのプローブ群、２４は半導体検査装置（以下、
「ＬＳＩテスタ」と称する）である。
【００１０】以上のような半導体記憶装置のウエハ検査
方法を実施する構成において、ＢＩＳＴ回路を内蔵した
半導体記憶装置であるＤＵＴ２１に対し、ＬＳＩテスタ
２４からプローブ２３を介してＢＩＳＴ起動信号を印加
する。特に、ウエーハ２０を一度に検査するために、プ
ローブカード２２には全チップに対してプローブ２３が
設けられている。ＢＩＳＴ起動信号により各チップは自
己診断を実施し、その結果を各ＢＩＳＴ結果格納用メモ
リに格納する。ＬＳＩテスタ２４はこの結果を読み取
り、良品／不良品の識別をおこなう。このような構成に
より、ＢＩＳＴ機能を使ってウエハ検査を一度に実施す
ることができるという利点がある。
方法を実施する構成において、ＢＩＳＴ回路を内蔵した
半導体記憶装置であるＤＵＴ２１に対し、ＬＳＩテスタ
２４からプローブ２３を介してＢＩＳＴ起動信号を印加
する。特に、ウエーハ２０を一度に検査するために、プ
ローブカード２２には全チップに対してプローブ２３が
設けられている。ＢＩＳＴ起動信号により各チップは自
己診断を実施し、その結果を各ＢＩＳＴ結果格納用メモ
リに格納する。ＬＳＩテスタ２４はこの結果を読み取
り、良品／不良品の識別をおこなう。このような構成に
より、ＢＩＳＴ機能を使ってウエハ検査を一度に実施す
ることができるという利点がある。
【００１１】さらに、ウエハ検査方法について、図２２
に示す構成のような提案もなされている。図２２におい
て、２０はウエーハ、２１はＤＵＴ、２５は各チップ共
通の電源端子、２６は各チップ共通の電源線である。
に示す構成のような提案もなされている。図２２におい
て、２０はウエーハ、２１はＤＵＴ、２５は各チップ共
通の電源端子、２６は各チップ共通の電源線である。
【００１２】以上のような半導体記憶装置のウエハ検査
方法を実施する構成において、ＢＩＳＴ回路を内蔵した
不揮発性記憶装置である各ＤＵＴ２１は、電源端子２５
からの電源立ち上げをＢＩＳＴ起動信号として、各チッ
プが自己診断を実施し、その結果を各ＢＩＳＴ結果格納
用メモリに格納する。このような構成により、自己診断
の実施時において、ＬＳＩテスタや、全チップに対して
プローブが設けられているプローブカードを必要としな
いという利点がある。
方法を実施する構成において、ＢＩＳＴ回路を内蔵した
不揮発性記憶装置である各ＤＵＴ２１は、電源端子２５
からの電源立ち上げをＢＩＳＴ起動信号として、各チッ
プが自己診断を実施し、その結果を各ＢＩＳＴ結果格納
用メモリに格納する。このような構成により、自己診断
の実施時において、ＬＳＩテスタや、全チップに対して
プローブが設けられているプローブカードを必要としな
いという利点がある。
【００１３】
【発明が解決しようとする課題】しかし、上記従来のＢ
ＩＳＴ回路を内蔵した半導体記憶装置では、ＢＩＳＴ用
に、図１９に示すようなモード発生回路、アドレス発生
回路、データ発生回路、出力結果比較回路等を含むＢＩ
ＳＴ専用の回路が必要となり、半導体記憶装置のチップ
面積の増大を招いている。また、ＢＩＳＴ回路による検
査であるために、ＬＳＩテスタで行っているようなマー
ジンテストができないという問題がある。
ＩＳＴ回路を内蔵した半導体記憶装置では、ＢＩＳＴ用
に、図１９に示すようなモード発生回路、アドレス発生
回路、データ発生回路、出力結果比較回路等を含むＢＩ
ＳＴ専用の回路が必要となり、半導体記憶装置のチップ
面積の増大を招いている。また、ＢＩＳＴ回路による検
査であるために、ＬＳＩテスタで行っているようなマー
ジンテストができないという問題がある。
【００１４】また、従来のＢＩＳＴ回路とＣＰＵ、ＲＡ
Ｍ等を搭載した半導体記憶装置においても、ＢＩＳＴ動
作用に、図２０に示すようなＲＯＭが必要なため、チッ
プ面積が増大するとともに、内蔵するＲＯＭの検査回路
をチップ内に設けなければならないという問題があり、
さらなるチップ面積の増大を招く。また、ＢＩＳＴ動作
用の命令データを格納する部分が内蔵ＲＯＭであるため
に、何種類ものＢＩＳＴ（例えば、メーカ側でのバーン
イン試験や出荷検査、カスタマ先でのセット検査等）を
行うためには、その検査分のＲＯＭ容量が必要になり、
チップ面積の増大を招き、製造コストが上昇するという
問題がある。
Ｍ等を搭載した半導体記憶装置においても、ＢＩＳＴ動
作用に、図２０に示すようなＲＯＭが必要なため、チッ
プ面積が増大するとともに、内蔵するＲＯＭの検査回路
をチップ内に設けなければならないという問題があり、
さらなるチップ面積の増大を招く。また、ＢＩＳＴ動作
用の命令データを格納する部分が内蔵ＲＯＭであるため
に、何種類ものＢＩＳＴ（例えば、メーカ側でのバーン
イン試験や出荷検査、カスタマ先でのセット検査等）を
行うためには、その検査分のＲＯＭ容量が必要になり、
チップ面積の増大を招き、製造コストが上昇するという
問題がある。
【００１５】また、ＢＩＳＴ回路を内蔵した半導体記憶
装置のウエハ検査では、図２１に示すように、全チップ
に対してプローブが設けられたプローブカードやＬＳＩ
テスタが必要となり、検査コストの上昇を招いている。
これらの装置を必要としないことを目的とした、図２２
に示すような各チップ共通の電源線を設けたウエハ検査
では、１チップがＤＣ検査不良となっている場合、他の
チップに悪影響を及ぼし、機能検査ができないという問
題がある。この問題は、図２１のような全チップに対し
てプロービングを行う装置においても同様の悪影響を及
ぼす。さらに、図２２の構成では、スクライブレーン上
に配線があるため、チップカットの際にパーティクルが
発生する原因となり不良を発生させる懸念がある。
装置のウエハ検査では、図２１に示すように、全チップ
に対してプローブが設けられたプローブカードやＬＳＩ
テスタが必要となり、検査コストの上昇を招いている。
これらの装置を必要としないことを目的とした、図２２
に示すような各チップ共通の電源線を設けたウエハ検査
では、１チップがＤＣ検査不良となっている場合、他の
チップに悪影響を及ぼし、機能検査ができないという問
題がある。この問題は、図２１のような全チップに対し
てプロービングを行う装置においても同様の悪影響を及
ぼす。さらに、図２２の構成では、スクライブレーン上
に配線があるため、チップカットの際にパーティクルが
発生する原因となり不良を発生させる懸念がある。
【００１６】また、これらのウエハ検査ではＤＣ検査を
実施することができないため、ＤＣ不良を取り除くため
には、ＬＳＩテスタでウエハ検査を一度は実施しなけれ
ばならないため、ＬＳＩテスタでの検査を全く無くして
しまうことはできない。
実施することができないため、ＤＣ不良を取り除くため
には、ＬＳＩテスタでウエハ検査を一度は実施しなけれ
ばならないため、ＬＳＩテスタでの検査を全く無くして
しまうことはできない。
【００１７】本発明は、上記のような問題点に鑑みてな
されたもので、その目的は、ＢＩＳＴに必要な回路面積
を極力小さくし、製造コストの上昇を抑えた半導体記憶
装置、および検査時間の大幅な短縮を図った半導体記憶
装置の検査方法を提供することにある。
されたもので、その目的は、ＢＩＳＴに必要な回路面積
を極力小さくし、製造コストの上昇を抑えた半導体記憶
装置、および検査時間の大幅な短縮を図った半導体記憶
装置の検査方法を提供することにある。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体記憶装置は、自己診断機
能を有する半導体記憶装置であって、ユーザ使用領域と
自己診断用命令データが格納されたマスクＲＯＭセルと
を有する不揮発性メモリセルアレイと、外部からの自己
診断起動信号に応答して、マスクＲＯＭセルから自己診
断用命令データが転送されるＲＡＭと、ＲＡＭから転送
された自己診断用命令データに基づいて、不揮発性メモ
リセルアレイのユーザ使用領域を自己診断するＣＰＵと
を同一チップ上に備えたことを特徴とする。
め、本発明に係る第１の半導体記憶装置は、自己診断機
能を有する半導体記憶装置であって、ユーザ使用領域と
自己診断用命令データが格納されたマスクＲＯＭセルと
を有する不揮発性メモリセルアレイと、外部からの自己
診断起動信号に応答して、マスクＲＯＭセルから自己診
断用命令データが転送されるＲＡＭと、ＲＡＭから転送
された自己診断用命令データに基づいて、不揮発性メモ
リセルアレイのユーザ使用領域を自己診断するＣＰＵと
を同一チップ上に備えたことを特徴とする。
【００１９】この構成によれば、特別なＢＩＳＴ回路を
必要とせず、マスクＲＯＭのセル面積のみの微増でＢＩ
ＳＴ動作を実現することができる。
必要とせず、マスクＲＯＭのセル面積のみの微増でＢＩ
ＳＴ動作を実現することができる。
【００２０】前記の目的を達成するため、本発明に係る
第２の半導体記憶装置は、自己診断機能を有する半導体
記憶装置であって、ユーザ使用領域と自己診断用命令デ
ータが格納された書き換え可能な不揮発性メモリセルと
を有する不揮発性メモリセルアレイと、外部からの自己
診断起動信号に応答して、書き換え可能な不揮発性メモ
リセルから自己診断用命令データが転送されるＲＡＭ
と、ＲＡＭから転送された自己診断用命令データに基づ
いて、不揮発性メモリセルアレイのユーザ使用領域を自
己診断するＣＰＵとを同一チップ上に備えたことを特徴
とする。
第２の半導体記憶装置は、自己診断機能を有する半導体
記憶装置であって、ユーザ使用領域と自己診断用命令デ
ータが格納された書き換え可能な不揮発性メモリセルと
を有する不揮発性メモリセルアレイと、外部からの自己
診断起動信号に応答して、書き換え可能な不揮発性メモ
リセルから自己診断用命令データが転送されるＲＡＭ
と、ＲＡＭから転送された自己診断用命令データに基づ
いて、不揮発性メモリセルアレイのユーザ使用領域を自
己診断するＣＰＵとを同一チップ上に備えたことを特徴
とする。
【００２１】この構成によれば、第１の半導体記憶装置
の利点に加えて、書き換え可能な不揮発性メモリセルに
ＢＩＳＴ動作用の命令データを格納するので、その内容
を書き換えることで何種類ものＢＩＳＴ（例えば、メー
カ側でのバーンイン試験や出荷検査、カスタマ先でのセ
ット検査等）を行うことが可能となり、チップ面積の増
加を防ぎ、製造コストの増加を抑えることができる。
の利点に加えて、書き換え可能な不揮発性メモリセルに
ＢＩＳＴ動作用の命令データを格納するので、その内容
を書き換えることで何種類ものＢＩＳＴ（例えば、メー
カ側でのバーンイン試験や出荷検査、カスタマ先でのセ
ット検査等）を行うことが可能となり、チップ面積の増
加を防ぎ、製造コストの増加を抑えることができる。
【００２２】前記の目的を達成するため、本発明に係る
第３の半導体記憶装置は、内蔵した複数の不揮発性メモ
リセルアレイに対する自己診断機能を有する半導体記憶
装置であって、複数の不揮発性メモリセルアレイは、そ
れぞれ、ユーザ使用領域とマスクＲＯＭセルとを有し、
自己診断用命令データが格納されたマスクＲＯＭセルを
有する特定の不揮発性メモリセルアレイと、外部からの
自己診断起動信号に応答して、特定の不揮発性メモリセ
ルアレイのマスクＲＯＭセルから転送された自己診断用
命令データに基づいて、他の不揮発性メモリセルアレイ
のユーザ使用領域を自己診断するＣＰＵとを同一チップ
上に備えたことを特徴とする。
第３の半導体記憶装置は、内蔵した複数の不揮発性メモ
リセルアレイに対する自己診断機能を有する半導体記憶
装置であって、複数の不揮発性メモリセルアレイは、そ
れぞれ、ユーザ使用領域とマスクＲＯＭセルとを有し、
自己診断用命令データが格納されたマスクＲＯＭセルを
有する特定の不揮発性メモリセルアレイと、外部からの
自己診断起動信号に応答して、特定の不揮発性メモリセ
ルアレイのマスクＲＯＭセルから転送された自己診断用
命令データに基づいて、他の不揮発性メモリセルアレイ
のユーザ使用領域を自己診断するＣＰＵとを同一チップ
上に備えたことを特徴とする。
【００２３】この構成によれば、特別なＢＩＳＴ回路や
ＲＡＭを必要とせず、マスクＲＯＭのセル面積のみの微
増でＢＩＳＴ動作を実現することができる。
ＲＡＭを必要とせず、マスクＲＯＭのセル面積のみの微
増でＢＩＳＴ動作を実現することができる。
【００２４】前記の目的を達成するため、本発明に係る
第４の半導体記憶装置は、内蔵した複数の不揮発性メモ
リセルアレイに対する自己診断機能を有する半導体記憶
装置であって、複数の不揮発性メモリセルアレイは、そ
れぞれ、ユーザ使用領域と書き換え可能な不揮発性メモ
リセルとを有し、自己診断用命令データが格納された書
き換え可能な不揮発性メモリセルを有する特定の不揮発
性メモリセルアレイと、外部からの自己診断起動信号に
応答して、特定の不揮発性メモリセルアレイの書き換え
可能な不揮発性メモリセルから転送された自己診断用命
令データに基づいて、他の不揮発性メモリセルアレイの
ユーザ使用領域を自己診断するＣＰＵとを同一チップ上
に備えたことを特徴とする。
第４の半導体記憶装置は、内蔵した複数の不揮発性メモ
リセルアレイに対する自己診断機能を有する半導体記憶
装置であって、複数の不揮発性メモリセルアレイは、そ
れぞれ、ユーザ使用領域と書き換え可能な不揮発性メモ
リセルとを有し、自己診断用命令データが格納された書
き換え可能な不揮発性メモリセルを有する特定の不揮発
性メモリセルアレイと、外部からの自己診断起動信号に
応答して、特定の不揮発性メモリセルアレイの書き換え
可能な不揮発性メモリセルから転送された自己診断用命
令データに基づいて、他の不揮発性メモリセルアレイの
ユーザ使用領域を自己診断するＣＰＵとを同一チップ上
に備えたことを特徴とする。
【００２５】この構成によれば、第３の半導体記憶装置
の利点に加えて、書き換え可能な不揮発性メモリセルに
ＢＩＳＴ動作用の命令データを格納するので、その内容
を書き換えることで何種類ものＢＩＳＴ（例えば、メー
カ側でのバーンイン試験や出荷検査、カスタマ先でのセ
ット検査等）を行うことが可能となり、チップ面積の増
加を防ぎ、製造コストの増加を抑えることができる。
の利点に加えて、書き換え可能な不揮発性メモリセルに
ＢＩＳＴ動作用の命令データを格納するので、その内容
を書き換えることで何種類ものＢＩＳＴ（例えば、メー
カ側でのバーンイン試験や出荷検査、カスタマ先でのセ
ット検査等）を行うことが可能となり、チップ面積の増
加を防ぎ、製造コストの増加を抑えることができる。
【００２６】第１から第４の半導体記憶装置は、ＣＰＵ
からの制御信号に基づいて、複数の検査用基準電圧を発
生する手段と、検査用基準電圧から発生された電圧で不
揮発性メモリセルアレイを検査する手段とを備えること
が好ましい。
からの制御信号に基づいて、複数の検査用基準電圧を発
生する手段と、検査用基準電圧から発生された電圧で不
揮発性メモリセルアレイを検査する手段とを備えること
が好ましい。
【００２７】この構成によれば、半導体記憶装置外部か
らの単一電源で、通常動作に使用する内部電圧以外に複
数の検査電圧を発生でき、不揮発性メモリセルアレイの
自己診断で電圧マージン検査を実現することができる。
らの単一電源で、通常動作に使用する内部電圧以外に複
数の検査電圧を発生でき、不揮発性メモリセルアレイの
自己診断で電圧マージン検査を実現することができる。
【００２８】また、第１から第４の半導体記憶装置は、
ＣＰＵからの制御信号に基づいて、複数の検査用周波数
を発生する手段と、検査用周波数から発生された昇圧電
源で不揮発性メモリセルアレイを検査する手段とを備え
ることが好ましい。
ＣＰＵからの制御信号に基づいて、複数の検査用周波数
を発生する手段と、検査用周波数から発生された昇圧電
源で不揮発性メモリセルアレイを検査する手段とを備え
ることが好ましい。
【００２９】この構成によれば、通常昇圧動作に使用す
る周波数以外に複数の検査用周波数を発生でき、不揮発
性メモリセルアレイの自己診断で昇圧回路の電流能力マ
ージン検査を実現することができる。
る周波数以外に複数の検査用周波数を発生でき、不揮発
性メモリセルアレイの自己診断で昇圧回路の電流能力マ
ージン検査を実現することができる。
【００３０】また、第１から第４の半導体記憶装置は、
ＣＰＵからの制御信号に基づいて、正規の書き込み後お
よび消去後の前記不揮発性メモリセルアレイの閾値電圧
分布を検査するための複数の検査用判定レベルを選択す
る手段と、選択した検査用判定レベルに基づいて、不揮
発性メモリセルアレイを検査する手段とを備えることが
好ましい。
ＣＰＵからの制御信号に基づいて、正規の書き込み後お
よび消去後の前記不揮発性メモリセルアレイの閾値電圧
分布を検査するための複数の検査用判定レベルを選択す
る手段と、選択した検査用判定レベルに基づいて、不揮
発性メモリセルアレイを検査する手段とを備えることが
好ましい。
【００３１】この構成によれば、通常読み出し動作に使
用する判定レベル以外に、正規の書き込み後および消去
後の閾値電圧Ｖｔ分布を検査できる検査用判定レベルを
選択でき、不揮発性メモリセルアレイの自己診断で読み
出し動作のＶｔマージン検査を実現することができる。
用する判定レベル以外に、正規の書き込み後および消去
後の閾値電圧Ｖｔ分布を検査できる検査用判定レベルを
選択でき、不揮発性メモリセルアレイの自己診断で読み
出し動作のＶｔマージン検査を実現することができる。
【００３２】また、第１から第４の半導体記憶装置は、
ＣＰＵからの制御信号に基づいて、不揮発性メモリセル
アレイの書き換え機能を、不揮発性メモリセルアレイの
閾値電圧の微少変化により検査するための複数の機能検
査用判定レベルを選択する手段と、選択した前記検査用
判定レベルに基づいて、不揮発性メモリセルアレイを検
査する手段とを備えることが好ましい。
ＣＰＵからの制御信号に基づいて、不揮発性メモリセル
アレイの書き換え機能を、不揮発性メモリセルアレイの
閾値電圧の微少変化により検査するための複数の機能検
査用判定レベルを選択する手段と、選択した前記検査用
判定レベルに基づいて、不揮発性メモリセルアレイを検
査する手段とを備えることが好ましい。
【００３３】この構成によれば、通常読み出し動作に使
用する判定レベル以外に、書き換え機能を検査できる機
能検査用判定レベルを選択でき、不揮発性メモリセルア
レイの自己診断において、閾値電圧Ｖｔの微少な変化で
書き換え機能を短時間で検査することができる。
用する判定レベル以外に、書き換え機能を検査できる機
能検査用判定レベルを選択でき、不揮発性メモリセルア
レイの自己診断において、閾値電圧Ｖｔの微少な変化で
書き換え機能を短時間で検査することができる。
【００３４】また、第１から第４の半導体記憶装置は、
ＣＰＵが行なった自己診断の結果を不揮発性メモリセル
アレイ内の情報格納領域に書き込む手段と、情報格納領
域から読み出した自己診断の結果に基づいて、特性に応
じたランク選別データを演算および外部に出力する手段
とを備えることが好ましい。
ＣＰＵが行なった自己診断の結果を不揮発性メモリセル
アレイ内の情報格納領域に書き込む手段と、情報格納領
域から読み出した自己診断の結果に基づいて、特性に応
じたランク選別データを演算および外部に出力する手段
とを備えることが好ましい。
【００３５】この構成によれば、自己診断による良品／
不良品の判断だけではなく、半導体記憶装置外部に出力
されたランク選別データにより、各種電気的特性に応じ
た選別出荷を実現することができる。
不良品の判断だけではなく、半導体記憶装置外部に出力
されたランク選別データにより、各種電気的特性に応じ
た選別出荷を実現することができる。
【００３６】また、第１から第４の半導体記憶装置は、
ＣＰＵが行なった自己診断の結果を不揮発性メモリセル
アレイ内の第１情報格納領域に書き込む手段と、第１情
報格納領域から読み出した自己診断結果に基づいて、特
性に応じたランク選別データを演算および外部に出力す
る手段と、ランク選別データと、不揮発性メモリセルア
レイ内の第２情報格納領域に予め格納されている選別出
荷情報とに基づいて、不揮発性メモリセルアレイの冗長
切り換えを制御する手段とを備えることが好ましい。
ＣＰＵが行なった自己診断の結果を不揮発性メモリセル
アレイ内の第１情報格納領域に書き込む手段と、第１情
報格納領域から読み出した自己診断結果に基づいて、特
性に応じたランク選別データを演算および外部に出力す
る手段と、ランク選別データと、不揮発性メモリセルア
レイ内の第２情報格納領域に予め格納されている選別出
荷情報とに基づいて、不揮発性メモリセルアレイの冗長
切り換えを制御する手段とを備えることが好ましい。
【００３７】この構成によれば、自己診断による各電気
的特性に応じた選別出荷が可能になるだけでなく、不良
品のランクによって冗長救済が可能となり、救済率を向
上させることができる。
的特性に応じた選別出荷が可能になるだけでなく、不良
品のランクによって冗長救済が可能となり、救済率を向
上させることができる。
【００３８】また、第１から第４の半導体記憶装置は、
外部検査装置（ＬＳＩテスタ）が行なった検査結果に基
づく電源切断情報を不揮発性メモリセルアレイ内の情報
格納領域に書き込む手段と、情報格納領域から読み出し
た電源切断情報に基づいて電源ラインを切り離すスイッ
チ回路とを備えることが好ましい。
外部検査装置（ＬＳＩテスタ）が行なった検査結果に基
づく電源切断情報を不揮発性メモリセルアレイ内の情報
格納領域に書き込む手段と、情報格納領域から読み出し
た電源切断情報に基づいて電源ラインを切り離すスイッ
チ回路とを備えることが好ましい。
【００３９】この構成によれば、ＬＳＩテスタで検査し
たＤＣテストの結果が不良の場合、電源ラインを切り離
すことで、ウエーハ一括検査において、ＤＣ不良が良品
チップに対し悪影響を与えることなく、自己診断を実現
することができる。
たＤＣテストの結果が不良の場合、電源ラインを切り離
すことで、ウエーハ一括検査において、ＤＣ不良が良品
チップに対し悪影響を与えることなく、自己診断を実現
することができる。
【００４０】前記の目的を達成するため、本発明に係る
半導体記憶装置の検査治具は、第１から第４の半導体記
憶装置が複数搭載されたウエーハを検査するための検査
治具であって、中央に設けられ、プローブ検査対象とな
る半導体記憶装置の全パッドに対して電気的に接続する
ための第１プローブと、第１プローブの左右に複数個設
けられ、自己診断検査対象となる半導体記憶装置の自己
診断用パッドに対して電気的に接続するための第２プロ
ーブとを備えたことを特徴とする。
半導体記憶装置の検査治具は、第１から第４の半導体記
憶装置が複数搭載されたウエーハを検査するための検査
治具であって、中央に設けられ、プローブ検査対象とな
る半導体記憶装置の全パッドに対して電気的に接続する
ための第１プローブと、第１プローブの左右に複数個設
けられ、自己診断検査対象となる半導体記憶装置の自己
診断用パッドに対して電気的に接続するための第２プロ
ーブとを備えたことを特徴とする。
【００４１】前記の目的を達成するため、本発明に係る
半導体記憶装置の検査方法は、本発明に係る検査治具を
用いた検査方法であって、半導体検査装置に接続された
検査治具の第１プローブが接続された半導体記憶装置に
対してプローブ検査を行なっている間に、第２プローブ
が接続された半導体記憶装置に対して自己診断検査を行
なうことを特徴とする。
半導体記憶装置の検査方法は、本発明に係る検査治具を
用いた検査方法であって、半導体検査装置に接続された
検査治具の第１プローブが接続された半導体記憶装置に
対してプローブ検査を行なっている間に、第２プローブ
が接続された半導体記憶装置に対して自己診断検査を行
なうことを特徴とする。
【００４２】また、第１から第４の半導体記憶装置は、
ＣＰＵが行なった自己診断の検査経過を不揮発性メモリ
セルアレイ内の情報格納領域に書き込む手段と、情報格
納領域から検査経過を読み出して外部に出力する手段
と、出力された検査経過に基づいて、検査再開時に最初
に行なう検査を決定する手段とを備えることが好まし
い。
ＣＰＵが行なった自己診断の検査経過を不揮発性メモリ
セルアレイ内の情報格納領域に書き込む手段と、情報格
納領域から検査経過を読み出して外部に出力する手段
と、出力された検査経過に基づいて、検査再開時に最初
に行なう検査を決定する手段とを備えることが好まし
い。
【００４３】上記の構成によれば、ＬＳＩテスタでプロ
ーブ検査対象となるチップのＤＣ検査やＢＩＳＴ検査を
実施している間に、その隣のチップに対してＢＩＳＴ検
査を実施することが可能となり、検査時間の大幅な短縮
が図れる。
ーブ検査対象となるチップのＤＣ検査やＢＩＳＴ検査を
実施している間に、その隣のチップに対してＢＩＳＴ検
査を実施することが可能となり、検査時間の大幅な短縮
が図れる。
【００４４】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照して説明する。
について、図面を参照して説明する。
【００４５】（第１の実施形態）図１は、本発明の第１
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。図１において、１００は、ＣＰＵ、ＲＡ
Ｍ等を搭載した半導体記憶装置、２は、ユーザ使用領域
４とＢＩＳＴ用のテストシーケンスデータを格納するマ
スクＲＯＭセル１１０とからなる不揮発性メモリセルア
レイ、３は、不揮発性メモリセルアレイの読み出し・書
き換えを制御するためのデコーダ、センスアンプ、制御
回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を
起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１
３はＲＡＭ、１１３はマスクＲＯＭセル１１０からのＢ
ＩＳＴ用データ転送信号、１１４はＢＩＳＴ用データに
よるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き
換え制御信号線である。
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。図１において、１００は、ＣＰＵ、ＲＡ
Ｍ等を搭載した半導体記憶装置、２は、ユーザ使用領域
４とＢＩＳＴ用のテストシーケンスデータを格納するマ
スクＲＯＭセル１１０とからなる不揮発性メモリセルア
レイ、３は、不揮発性メモリセルアレイの読み出し・書
き換えを制御するためのデコーダ、センスアンプ、制御
回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を
起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１
３はＲＡＭ、１１３はマスクＲＯＭセル１１０からのＢ
ＩＳＴ用データ転送信号、１１４はＢＩＳＴ用データに
よるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き
換え制御信号線である。
【００４６】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が印加されると、マス
クＲＯＭセル１１０からＢＩＳＴ用データ転送信号線１
１３を介してＲＡＭ１３に、ＢＩＳＴ用のテストシーケ
ンスデータが転送される。次に、このＲＡＭ１３は、内
部のテストシーケンスデータを、ＣＰＵ制御信号線１１
４を介してＣＰＵ１２へ出力する。さらに、このテスト
シーケンスデータによって、ＣＰＵ１２は、書き換え制
御信号線１１５を介して、不揮発性メモリセルアレイ２
内のユーザ使用領域４の書き換え自己診断検査を実施す
る。
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が印加されると、マス
クＲＯＭセル１１０からＢＩＳＴ用データ転送信号線１
１３を介してＲＡＭ１３に、ＢＩＳＴ用のテストシーケ
ンスデータが転送される。次に、このＲＡＭ１３は、内
部のテストシーケンスデータを、ＣＰＵ制御信号線１１
４を介してＣＰＵ１２へ出力する。さらに、このテスト
シーケンスデータによって、ＣＰＵ１２は、書き換え制
御信号線１１５を介して、不揮発性メモリセルアレイ２
内のユーザ使用領域４の書き換え自己診断検査を実施す
る。
【００４７】以上の動作により、特別なＢＩＳＴ回路を
必要とせず、マスクＲＯＭのセル面積のみの微増でＢＩ
ＳＴ動作を実現することが可能になる。
必要とせず、マスクＲＯＭのセル面積のみの微増でＢＩ
ＳＴ動作を実現することが可能になる。
【００４８】（第２の実施形態）図２は、本発明の第２
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。第２の実施形態が第１の実施形態と異な
る点は、第１の実施形態における不揮発性メモリセルア
レイ２内のＢＩＳＴ用テストシーケンスデータを格納す
るマスクＲＯＭセル１１０を、書き換え可能な不揮発性
メモリセル（例えば、フラッシュメモリセル）１２０に
置き換えた点にある。
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。第２の実施形態が第１の実施形態と異な
る点は、第１の実施形態における不揮発性メモリセルア
レイ２内のＢＩＳＴ用テストシーケンスデータを格納す
るマスクＲＯＭセル１１０を、書き換え可能な不揮発性
メモリセル（例えば、フラッシュメモリセル）１２０に
置き換えた点にある。
【００４９】このように構成された半導体記憶装置の動
作についても、第１の実施形態で述べた内容と同等で、
特別なＢＩＳＴ回路を必要とせず、書き換え可能な不揮
発性メモリのセル面積のみの微増でＢＩＳＴ動作を実現
することが可能になる。
作についても、第１の実施形態で述べた内容と同等で、
特別なＢＩＳＴ回路を必要とせず、書き換え可能な不揮
発性メモリのセル面積のみの微増でＢＩＳＴ動作を実現
することが可能になる。
【００５０】さらに、書き換え可能な不揮発性メモリに
ＢＩＳＴ動作用の命令データを格納するので、その内容
を書き換えることで何種類ものＢＩＳＴ（例えば、メー
カ側でのバーンイン試験や出荷検査、カスタマ先でのセ
ット検査等）を行うことが可能となり、チップ面積の増
加を防止し、製造コストの増加を抑えることができる。
ＢＩＳＴ動作用の命令データを格納するので、その内容
を書き換えることで何種類ものＢＩＳＴ（例えば、メー
カ側でのバーンイン試験や出荷検査、カスタマ先でのセ
ット検査等）を行うことが可能となり、チップ面積の増
加を防止し、製造コストの増加を抑えることができる。
【００５１】（第３の実施形態）図３は、本発明の第３
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。図３において、１００は、ＣＰＵ、ＲＡ
Ｍ等を搭載した、多バンク構成の半導体記憶装置、２
は、ユーザ使用領域４とＢＩＳＴ用のテストシーケンス
データを格納するマスクＲＯＭセル１３０、１３１とか
らなる不揮発性メモリセルアレイ、３は、不揮発性メモ
リセルアレイ１３０、１３１の読み出し・書き換えを制
御するためのデコーダ、センスアンプ、制御回路などか
らなるメモリ周辺回路、８はＢＩＳＴ動作を起動させる
ためのＢＩＳＴ起動端子、１２はＣＰＵ、１１４はＢＩ
ＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ
１２による書き換え制御信号線、１３２は不揮発性メモ
リセルアレイ２とメモリ周辺回路３とからなるバンク０
側メモリブロック、１３３は不揮発性メモリセルアレイ
２とメモリ周辺回路３とからなるバンク１側メモリブロ
ックである。
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。図３において、１００は、ＣＰＵ、ＲＡ
Ｍ等を搭載した、多バンク構成の半導体記憶装置、２
は、ユーザ使用領域４とＢＩＳＴ用のテストシーケンス
データを格納するマスクＲＯＭセル１３０、１３１とか
らなる不揮発性メモリセルアレイ、３は、不揮発性メモ
リセルアレイ１３０、１３１の読み出し・書き換えを制
御するためのデコーダ、センスアンプ、制御回路などか
らなるメモリ周辺回路、８はＢＩＳＴ動作を起動させる
ためのＢＩＳＴ起動端子、１２はＣＰＵ、１１４はＢＩ
ＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ
１２による書き換え制御信号線、１３２は不揮発性メモ
リセルアレイ２とメモリ周辺回路３とからなるバンク０
側メモリブロック、１３３は不揮発性メモリセルアレイ
２とメモリ周辺回路３とからなるバンク１側メモリブロ
ックである。
【００５２】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置に電
源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢＩＳＴ
動作を起動するための信号が印加されると、テストシー
ケンスデータが、バンク１側メモリブロック１３３のマ
スクＲＯＭセル１３１からＣＰＵ制御信号線１１４を介
してＣＰＵ１２へ出力される。さらに、このテストシー
ケンスデータによって、ＣＰＵ１２は、書き換え制御信
号線１１５を介して、バンク０側メモリブロック１３２
のユーザ使用領域４の書き換え自己診断検査を実施す
る。
置の動作について説明する。上記の半導体記憶装置に電
源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢＩＳＴ
動作を起動するための信号が印加されると、テストシー
ケンスデータが、バンク１側メモリブロック１３３のマ
スクＲＯＭセル１３１からＣＰＵ制御信号線１１４を介
してＣＰＵ１２へ出力される。さらに、このテストシー
ケンスデータによって、ＣＰＵ１２は、書き換え制御信
号線１１５を介して、バンク０側メモリブロック１３２
のユーザ使用領域４の書き換え自己診断検査を実施す
る。
【００５３】以上の動作により、特別なＢＩＳＴ回路や
ＢＩＳＴ動作用のＲＡＭを必要とせず、マスクＲＯＭの
セル面積のみの微増でＢＩＳＴ動作を実現することが可
能になる。本実施形態は、ＢＩＳＴ動作用にＲＡＭを必
要としないので、ＲＡＭを使ってＣＰＵを制御すること
ができない製品において有効となり得る。
ＢＩＳＴ動作用のＲＡＭを必要とせず、マスクＲＯＭの
セル面積のみの微増でＢＩＳＴ動作を実現することが可
能になる。本実施形態は、ＢＩＳＴ動作用にＲＡＭを必
要としないので、ＲＡＭを使ってＣＰＵを制御すること
ができない製品において有効となり得る。
【００５４】なお、本実施形態では、２バンク構成のメ
モリブロックの場合について説明したが、バンク数が増
えても、あるバンクが他の複数バンクを自己診断検査す
ることは可能である。また、バンク１側メモリブロック
でバンク０側メモリブロックを自己診断検査した例につ
いて説明したが、この逆の場合も同様の動作が可能とな
る。
モリブロックの場合について説明したが、バンク数が増
えても、あるバンクが他の複数バンクを自己診断検査す
ることは可能である。また、バンク１側メモリブロック
でバンク０側メモリブロックを自己診断検査した例につ
いて説明したが、この逆の場合も同様の動作が可能とな
る。
【００５５】（第４の実施形態）図４は、本発明の第４
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。第４の実施形態が第３の実施形態と異な
る点は、第３の実施形態のバンク０側メモリブロック１
３２のＢＩＳＴ用テストシーケンスデータを格納するマ
スクＲＯＭセル１３０を、書き換え可能な不揮発性メモ
リセル（例えば、フラッシュメモリセル）１４０に、バ
ンク０側メモリブロック１３３のＢＩＳＴ用テストシー
ケンスデータを格納するマスクＲＯＭセル１３１を、書
き換え可能な不揮発性メモリ（例えば、フラッシュメモ
リセル）１４１に置き換えた点にある。
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。第４の実施形態が第３の実施形態と異な
る点は、第３の実施形態のバンク０側メモリブロック１
３２のＢＩＳＴ用テストシーケンスデータを格納するマ
スクＲＯＭセル１３０を、書き換え可能な不揮発性メモ
リセル（例えば、フラッシュメモリセル）１４０に、バ
ンク０側メモリブロック１３３のＢＩＳＴ用テストシー
ケンスデータを格納するマスクＲＯＭセル１３１を、書
き換え可能な不揮発性メモリ（例えば、フラッシュメモ
リセル）１４１に置き換えた点にある。
【００５６】このように構成された半導体記憶装置の動
作についても、第３の実施形態で述べた内容と同等で、
特別なＢＩＳＴ回路やＢＩＳＴ動作用ＲＡＭを必要とせ
ず、書き換え可能な不揮発性メモリのセル面積のみの微
増でＢＩＳＴ動作を実現することが可能になる。さら
に、書き換え可能な不揮発性メモリにＢＩＳＴ動作用の
命令データを格納するので、その内容を書き換えること
で何種類ものＢＩＳＴ（例えば、メーカ側でのバーンイ
ン試験や出荷検査、カスタマ先でのセット検査等）を行
うことが可能となり、チップ面積の増加を防止し、製造
コストの増加を抑えることができる。
作についても、第３の実施形態で述べた内容と同等で、
特別なＢＩＳＴ回路やＢＩＳＴ動作用ＲＡＭを必要とせ
ず、書き換え可能な不揮発性メモリのセル面積のみの微
増でＢＩＳＴ動作を実現することが可能になる。さら
に、書き換え可能な不揮発性メモリにＢＩＳＴ動作用の
命令データを格納するので、その内容を書き換えること
で何種類ものＢＩＳＴ（例えば、メーカ側でのバーンイ
ン試験や出荷検査、カスタマ先でのセット検査等）を行
うことが可能となり、チップ面積の増加を防止し、製造
コストの増加を抑えることができる。
【００５７】（第５の実施形態）図５は、本発明の第５
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。１００は、ＣＰＵ、ＲＡＭ等を搭載した
半導体記憶装置、２は、ユーザ使用領域４とＢＩＳＴ用
テストシーケンスデータを格納するメモリ領域１５０
（マスクＲＯＭまたはフラッシュメモリセル）とからな
る不揮発性メモリセルアレイ、３は、不揮発性メモリセ
ルアレイの読み出し・書き換えを制御するためのデコー
ダ、センスアンプ、制御回路などからなるメモリ周辺回
路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動
端子、１２はＣＰＵ、１３はＲＡＭ、１１３は、ＢＩＳ
Ｔ用テストシーケンスデータを格納するメモリ領域１５
０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳ
Ｔ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１
２による書き換え制御信号線、１５１はＣＰＵ１２によ
る基準電圧切り換え信号線、１５２は検査用基準電圧発
生回路、１５３は読み出し・書き換え電圧発生回路、１
５４は読み出し・書き換え用電源線である。
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。１００は、ＣＰＵ、ＲＡＭ等を搭載した
半導体記憶装置、２は、ユーザ使用領域４とＢＩＳＴ用
テストシーケンスデータを格納するメモリ領域１５０
（マスクＲＯＭまたはフラッシュメモリセル）とからな
る不揮発性メモリセルアレイ、３は、不揮発性メモリセ
ルアレイの読み出し・書き換えを制御するためのデコー
ダ、センスアンプ、制御回路などからなるメモリ周辺回
路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動
端子、１２はＣＰＵ、１３はＲＡＭ、１１３は、ＢＩＳ
Ｔ用テストシーケンスデータを格納するメモリ領域１５
０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳ
Ｔ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１
２による書き換え制御信号線、１５１はＣＰＵ１２によ
る基準電圧切り換え信号線、１５２は検査用基準電圧発
生回路、１５３は読み出し・書き換え電圧発生回路、１
５４は読み出し・書き換え用電源線である。
【００５８】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置に電
源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢＩＳＴ
動作を起動するための信号が印加されると、テストシー
ケンスデータが、メモリ領域１５０からＢＩＳＴ用デー
タ転送信号線１１３を介してＲＡＭ１３に転送される。
つぎに、ＲＡＭ１３は、内部のテストシーケンスデータ
を、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力
する。さらに、このテストシーケンスデータによって、
ＣＰＵ１２は、書き換え制御信号線１１５を介して、不
揮発性メモリセルアレイ２内のユーザ使用領域４の書き
換え自己診断検査を実施する。
置の動作について説明する。上記の半導体記憶装置に電
源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢＩＳＴ
動作を起動するための信号が印加されると、テストシー
ケンスデータが、メモリ領域１５０からＢＩＳＴ用デー
タ転送信号線１１３を介してＲＡＭ１３に転送される。
つぎに、ＲＡＭ１３は、内部のテストシーケンスデータ
を、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力
する。さらに、このテストシーケンスデータによって、
ＣＰＵ１２は、書き換え制御信号線１１５を介して、不
揮発性メモリセルアレイ２内のユーザ使用領域４の書き
換え自己診断検査を実施する。
【００５９】自己診断検査において、ＣＰＵ１２は基準
電圧切り換え信号線１５１に信号を出力し、その内容に
応じて、検査用基準電圧発生回路１５２が、通常使用す
る電圧以外に、電圧マージン検査を行うための適正な検
査用基準電圧を発生する。この検査用基準電圧を用い
て、読み出し・書き換え電圧発生回路１５３で検査電圧
を発生し、その検査電圧を、電源線１５４を介して各制
御回路に印加し、電圧マージン自己診断検査を行う。
電圧切り換え信号線１５１に信号を出力し、その内容に
応じて、検査用基準電圧発生回路１５２が、通常使用す
る電圧以外に、電圧マージン検査を行うための適正な検
査用基準電圧を発生する。この検査用基準電圧を用い
て、読み出し・書き換え電圧発生回路１５３で検査電圧
を発生し、その検査電圧を、電源線１５４を介して各制
御回路に印加し、電圧マージン自己診断検査を行う。
【００６０】以上の動作により、半導体記憶装置外部か
らの単一電源で、通常動作に使用する内部電圧以外に複
数の検査電圧を発生でき、不揮発性メモリセルアレイの
自己診断で電圧マージン検査を実現することが可能にな
る。
らの単一電源で、通常動作に使用する内部電圧以外に複
数の検査電圧を発生でき、不揮発性メモリセルアレイの
自己診断で電圧マージン検査を実現することが可能にな
る。
【００６１】（第６の実施形態）図６は、本発明の第６
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。第６の実施形態が第５の実施形態と異な
る点は、検査用基準電圧発生回路１５２の代わりに、Ｃ
ＰＵ１２による周波数切り換え信号１６１が供給される
検査用周波数制御回路１６２と、昇圧回路１６３とを設
けた点にある。
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。第６の実施形態が第５の実施形態と異な
る点は、検査用基準電圧発生回路１５２の代わりに、Ｃ
ＰＵ１２による周波数切り換え信号１６１が供給される
検査用周波数制御回路１６２と、昇圧回路１６３とを設
けた点にある。
【００６２】次に、このように構成された半導体記憶装
置の動作について説明する。自己診断検査において、Ｃ
ＰＵ１２は周波数切り換え信号１６１を出力し、その内
容に応じて、検査用周波数制御回路１６２が、通常使用
する周波数以外に、昇圧回路１６３の電流能力マージン
検査を行うための適正な検査用周波数を発生する。この
検査用周波数を用いて、昇圧回路１６３により書き換え
電圧を発生し、この書き換え電圧を、電源線１５４を介
して各制御回路に印加し、電流能力マージン自己診断検
査を行う。
置の動作について説明する。自己診断検査において、Ｃ
ＰＵ１２は周波数切り換え信号１６１を出力し、その内
容に応じて、検査用周波数制御回路１６２が、通常使用
する周波数以外に、昇圧回路１６３の電流能力マージン
検査を行うための適正な検査用周波数を発生する。この
検査用周波数を用いて、昇圧回路１６３により書き換え
電圧を発生し、この書き換え電圧を、電源線１５４を介
して各制御回路に印加し、電流能力マージン自己診断検
査を行う。
【００６３】以上の動作により、通常、昇圧動作に使用
する周波数以外に、複数の検査用周波数を発生でき、不
揮発性メモリセルアレイの自己診断で昇圧回路の電流能
力マージン検査を実現することが可能になる。
する周波数以外に、複数の検査用周波数を発生でき、不
揮発性メモリセルアレイの自己診断で昇圧回路の電流能
力マージン検査を実現することが可能になる。
【００６４】（第７の実施形態）図７は、本発明におけ
る第７の実施形態による半導体記憶装置の一構成例を示
すブロック図である。図７において、１００は、ＣＰ
Ｕ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ
使用領域４とＢＩＳＴ用テストシーケンスデータを格納
するメモリ領域（マスクＲＯＭまたはフラッシュメモ
リ）１５０とからなる不揮発性メモリセルアレイ、３
は、不揮発性メモリセルアレイ２の読み出し・書き換え
を制御するためのデコーダ、センスアンプ、制御回路な
どからなるメモリ周辺回路、８はＢＩＳＴ動作を起動さ
せるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲ
ＡＭ、１１３は、ＢＩＳＴ用テストシーケンスデータを
格納するメモリ領域１５０からのＢＩＳＴ用データ転送
信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信
号線、１１５はＣＰＵ１２による書き換え制御信号線、
１７１はＣＰＵ１２による読み出し判定レベル切り換え
信号線、１７２は検査用判定レベル制御回路、１７３は
判定レベル制御信号線、１７４は複数の検査用判定レベ
ルを有するセンスアンプである。
る第７の実施形態による半導体記憶装置の一構成例を示
すブロック図である。図７において、１００は、ＣＰ
Ｕ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ
使用領域４とＢＩＳＴ用テストシーケンスデータを格納
するメモリ領域（マスクＲＯＭまたはフラッシュメモ
リ）１５０とからなる不揮発性メモリセルアレイ、３
は、不揮発性メモリセルアレイ２の読み出し・書き換え
を制御するためのデコーダ、センスアンプ、制御回路な
どからなるメモリ周辺回路、８はＢＩＳＴ動作を起動さ
せるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲ
ＡＭ、１１３は、ＢＩＳＴ用テストシーケンスデータを
格納するメモリ領域１５０からのＢＩＳＴ用データ転送
信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信
号線、１１５はＣＰＵ１２による書き換え制御信号線、
１７１はＣＰＵ１２による読み出し判定レベル切り換え
信号線、１７２は検査用判定レベル制御回路、１７３は
判定レベル制御信号線、１７４は複数の検査用判定レベ
ルを有するセンスアンプである。
【００６５】また、図８は、本実施形態における検査用
判定レベルと閾値電圧Ｖｔ分布との関係を示す図であ
る。
判定レベルと閾値電圧Ｖｔ分布との関係を示す図であ
る。
【００６６】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、メモリ領域１５０か
らＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１
３に転送される。つぎに、ＲＡＭ１３は、内部のテスト
シーケンスデータを、ＣＰＵ制御信号線１１４を介して
ＣＰＵ１２へ出力する。さらに、このテストシーケンス
データによって、ＣＰＵ１２は、書き換え制御信号線１
１５を介して、不揮発性メモリセルアレイ２内のユーザ
使用領域４の書き換え自己診断検査を実施する。
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、メモリ領域１５０か
らＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１
３に転送される。つぎに、ＲＡＭ１３は、内部のテスト
シーケンスデータを、ＣＰＵ制御信号線１１４を介して
ＣＰＵ１２へ出力する。さらに、このテストシーケンス
データによって、ＣＰＵ１２は、書き換え制御信号線１
１５を介して、不揮発性メモリセルアレイ２内のユーザ
使用領域４の書き換え自己診断検査を実施する。
【００６７】自己診断検査において、ＣＰＵ１２は、読
み出し判定レベル切り換え信号線１７１を介して信号を
出力し、その内容に応じて、検査用判定レベル制御回路
１７２が、正規の書き込み後の閾値電圧Ｖｔ分布（図８
中の分布Ａ）および消去後の閾値電圧Ｖｔ分布（図８中
の分布Ｂ）を検査できる適正な判定レベル（図８中の検
査用レベルＬＡおよび検査用レベルＬＢ）に基づいて、
Ｖｔマージン自己診断検査を行う。
み出し判定レベル切り換え信号線１７１を介して信号を
出力し、その内容に応じて、検査用判定レベル制御回路
１７２が、正規の書き込み後の閾値電圧Ｖｔ分布（図８
中の分布Ａ）および消去後の閾値電圧Ｖｔ分布（図８中
の分布Ｂ）を検査できる適正な判定レベル（図８中の検
査用レベルＬＡおよび検査用レベルＬＢ）に基づいて、
Ｖｔマージン自己診断検査を行う。
【００６８】以上の動作により、通常読み出し動作に使
用する判定レベル（図８中のＬＲ）以外に、正規の書き
込み後および正規の消去後のＶｔ分布を検査できる検査
用判定レベル（図８中のＬＡ、ＬＢ）を選択でき、不揮
発性メモリセルアレイの自己診断で、読み出し動作のＶ
ｔマージン検査が実現可能となる。
用する判定レベル（図８中のＬＲ）以外に、正規の書き
込み後および正規の消去後のＶｔ分布を検査できる検査
用判定レベル（図８中のＬＡ、ＬＢ）を選択でき、不揮
発性メモリセルアレイの自己診断で、読み出し動作のＶ
ｔマージン検査が実現可能となる。
【００６９】（第８の実施形態）図９は、本発明の第８
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。図９において、１００は、ＣＰＵ、ＲＡ
Ｍ等を搭載した半導体記憶装置、２は、ユーザ使用領域
４とＢＩＳＴ用テストシーケンスデータを格納するメモ
リ領域１５０とからなる不揮発性メモリセルアレイ、３
は、不揮発性メモリセルアレイ２の読み出し・書き換え
を制御するためのデコーダ、センスアンプ、制御回路な
どからなるメモリ周辺回路、８はＢＩＳＴ動作を起動さ
せるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲ
ＡＭ、１１３はＢＩＳＴ用テストシーケンスデータを格
納するメモリ領域１５０からのＢＩＳＴ用データ転送信
号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号
線、１１５はＣＰＵ１２による書き換え制御信号線、１
９１はＣＰＵ１２による書き換え機能チェック用判定レ
ベル切り換え信号線、１９２は書き換え機能チェック用
判定レベル制御回路、１９３は判定レベル制御信号線、
１９４は複数の書き換え機能チェック用判定レベルを有
するセンスアンプである。
の実施形態による半導体記憶装置の一構成例を示すブロ
ック図である。図９において、１００は、ＣＰＵ、ＲＡ
Ｍ等を搭載した半導体記憶装置、２は、ユーザ使用領域
４とＢＩＳＴ用テストシーケンスデータを格納するメモ
リ領域１５０とからなる不揮発性メモリセルアレイ、３
は、不揮発性メモリセルアレイ２の読み出し・書き換え
を制御するためのデコーダ、センスアンプ、制御回路な
どからなるメモリ周辺回路、８はＢＩＳＴ動作を起動さ
せるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲ
ＡＭ、１１３はＢＩＳＴ用テストシーケンスデータを格
納するメモリ領域１５０からのＢＩＳＴ用データ転送信
号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号
線、１１５はＣＰＵ１２による書き換え制御信号線、１
９１はＣＰＵ１２による書き換え機能チェック用判定レ
ベル切り換え信号線、１９２は書き換え機能チェック用
判定レベル制御回路、１９３は判定レベル制御信号線、
１９４は複数の書き換え機能チェック用判定レベルを有
するセンスアンプである。
【００７０】また、図１０は、本実施形態における書き
込みチェック用判定レベルと閾値電圧Ｖｔ分布との関係
を示す図である。
込みチェック用判定レベルと閾値電圧Ｖｔ分布との関係
を示す図である。
【００７１】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、メモリ領域１５０か
らＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１
３に転送される。つぎに、ＲＡＭ１３は、内部のテスト
シーケンスデータを、ＣＰＵ制御信号線１１４を介して
ＣＰＵ１２へ出力する。さらに、このテストシーケンス
データによって、ＣＰＵ１２は、書き換え制御信号線１
１５を介して、不揮発性メモリセルアレイ２内のユーザ
使用領域４の書き換え自己診断検査を実施する。
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、メモリ領域１５０か
らＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１
３に転送される。つぎに、ＲＡＭ１３は、内部のテスト
シーケンスデータを、ＣＰＵ制御信号線１１４を介して
ＣＰＵ１２へ出力する。さらに、このテストシーケンス
データによって、ＣＰＵ１２は、書き換え制御信号線１
１５を介して、不揮発性メモリセルアレイ２内のユーザ
使用領域４の書き換え自己診断検査を実施する。
【００７２】自己診断検査において、ＣＰＵ１２は、書
き換え機能チェック用判定レベル切り換え信号線１９１
に信号を出力し、その内容に応じて、書き換え機能チェ
ック用判定レベル制御回路１９２が、機能チェック用の
書き込み後の閾値電圧Ｖｔ分布（図１０中の分布Ｃ）お
よび消去後の閾値電圧Ｖｔ分布（図１０中の分布Ｄ）を
検査できる適正な判定レベル（図１０中の書き込み機能
チェックレベルＬＣおよび消去機能チェックレベルＬ
Ｄ）に基づいて、Ｖｔの微少な変化のチェックを行う。
き換え機能チェック用判定レベル切り換え信号線１９１
に信号を出力し、その内容に応じて、書き換え機能チェ
ック用判定レベル制御回路１９２が、機能チェック用の
書き込み後の閾値電圧Ｖｔ分布（図１０中の分布Ｃ）お
よび消去後の閾値電圧Ｖｔ分布（図１０中の分布Ｄ）を
検査できる適正な判定レベル（図１０中の書き込み機能
チェックレベルＬＣおよび消去機能チェックレベルＬ
Ｄ）に基づいて、Ｖｔの微少な変化のチェックを行う。
【００７３】以上の動作により、通常読み出し動作に使
用する判定レベル（図１０中のＬＲ）以外に、書き換え
機能を検査できる機能検査用判定レベル（図１０中のＬ
Ｃ、ＬＤ）を選択でき、不揮発性メモリセルアレイの自
己診断において、Ｖｔの正規の変化で書き換え機能を検
査するのに比べ、Ｖｔの微少な変化を使って書き換え機
能を検査することで、検査時間の大幅な短縮が可能とな
る。
用する判定レベル（図１０中のＬＲ）以外に、書き換え
機能を検査できる機能検査用判定レベル（図１０中のＬ
Ｃ、ＬＤ）を選択でき、不揮発性メモリセルアレイの自
己診断において、Ｖｔの正規の変化で書き換え機能を検
査するのに比べ、Ｖｔの微少な変化を使って書き換え機
能を検査することで、検査時間の大幅な短縮が可能とな
る。
【００７４】（第９の実施形態）図１１は、本発明の第
９の実施形態による半導体記憶装置の一構成例を示すブ
ロック図である。図１１において、１００は、ＣＰＵ、
ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用
領域４と、ＢＩＳＴ用テストシーケンスデータを格納す
る書き換え可能な不揮発性メモリ１２０と、自己診断の
検査結果を格納する書き換え可能な不揮発性メモリ２１
０とからなる不揮発性メモリセルアレイ、３は、不揮発
性メモリセルアレイ２の読み出し・書き換えを制御する
ためのデコーダ、センスアンプ、制御回路などからなる
メモリ周辺回路、８はＢＩＳＴ動作を起動させるための
ＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１
３は不揮発性メモリ１２０からのＢＩＳＴ用データ転送
信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信
号線、１１５はＣＰＵ１２による書き換え制御信号線、
２１１はＣＰＵ１２による自己診断の検査結果書き込み
信号線、２１２は自己診断結果読み出し信号線、２１３
は診断結果によるランク選別データ演算回路、２１４は
ランク選別データ出力端子である。
９の実施形態による半導体記憶装置の一構成例を示すブ
ロック図である。図１１において、１００は、ＣＰＵ、
ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用
領域４と、ＢＩＳＴ用テストシーケンスデータを格納す
る書き換え可能な不揮発性メモリ１２０と、自己診断の
検査結果を格納する書き換え可能な不揮発性メモリ２１
０とからなる不揮発性メモリセルアレイ、３は、不揮発
性メモリセルアレイ２の読み出し・書き換えを制御する
ためのデコーダ、センスアンプ、制御回路などからなる
メモリ周辺回路、８はＢＩＳＴ動作を起動させるための
ＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１
３は不揮発性メモリ１２０からのＢＩＳＴ用データ転送
信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信
号線、１１５はＣＰＵ１２による書き換え制御信号線、
２１１はＣＰＵ１２による自己診断の検査結果書き込み
信号線、２１２は自己診断結果読み出し信号線、２１３
は診断結果によるランク選別データ演算回路、２１４は
ランク選別データ出力端子である。
【００７５】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用のテストシーケンスデータが、書き換え可能な不
揮発性メモリ１２０からＢＩＳＴ用データ転送信号線１
１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ
１３は、内部のテストシーケンスデータを、ＣＰＵ制御
信号線１１４を介してＣＰＵ１２へ出力する。さらに、
このテストシーケンスデータによって、ＣＰＵ１２は、
書き換え制御信号線１１５を介して、不揮発性メモリセ
ルアレイ２内のユーザ使用領域４の書き換え自己診断検
査を実施する。
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用のテストシーケンスデータが、書き換え可能な不
揮発性メモリ１２０からＢＩＳＴ用データ転送信号線１
１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ
１３は、内部のテストシーケンスデータを、ＣＰＵ制御
信号線１１４を介してＣＰＵ１２へ出力する。さらに、
このテストシーケンスデータによって、ＣＰＵ１２は、
書き換え制御信号線１１５を介して、不揮発性メモリセ
ルアレイ２内のユーザ使用領域４の書き換え自己診断検
査を実施する。
【００７６】自己診断検査において、ＣＰＵ１２は、検
査結果書き込み信号線２１１に信号を出力し、この信号
が書き換え可能な不揮発性メモリ２１０に格納される。
検査終了後、書き換え可能な不揮発性メモリ２１０に格
納された情報を、自己診断結果読み出し信号線２１２を
介して読み出し、ランク選別データ演算回路２１３で、
診断結果から特性に応じたランク選別データを演算し、
ランク選別データ出力端子２１４に出力する。
査結果書き込み信号線２１１に信号を出力し、この信号
が書き換え可能な不揮発性メモリ２１０に格納される。
検査終了後、書き換え可能な不揮発性メモリ２１０に格
納された情報を、自己診断結果読み出し信号線２１２を
介して読み出し、ランク選別データ演算回路２１３で、
診断結果から特性に応じたランク選別データを演算し、
ランク選別データ出力端子２１４に出力する。
【００７７】以上の動作により、半導体記憶装置は、自
己診断による良品／不良品の判断だけではなく、半導体
記憶装置外部に出力されたランク選別データにより、ア
クセススピードや書き換え時間などの各種電気的特性に
応じた選別出荷が実現可能となる。
己診断による良品／不良品の判断だけではなく、半導体
記憶装置外部に出力されたランク選別データにより、ア
クセススピードや書き換え時間などの各種電気的特性に
応じた選別出荷が実現可能となる。
【００７８】（第１０の実施形態）図１２は、本発明の
第１０の実施形態による半導体記憶装置の一構成例を示
すブロック図である。図１２において、１００は、ＣＰ
Ｕ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ
使用領域４と、冗長領域５と、ＢＩＳＴ用テストシーケ
ンスデータを格納する書き換え可能な不揮発性メモリ１
２０と、自己診断の検査結果を格納する書き換え可能な
不揮発性メモリ２１０と、選別出荷情報を格納する書き
換え可能な不揮発性メモリ２２０とからなる不揮発性メ
モリセルアレイ、３は、不揮発性メモリセルアレイ２の
読み出し・書き換えを制御するためのデコーダ、センス
アンプ、制御回路などからなるメモリ周辺回路、８はＢ
ＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２
はＣＰＵ、１３はＲＡＭ、１１３は不揮発性メモリ１２
０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳ
Ｔ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１
２による書き換え制御信号線、２１２は自己診断結果読
み出し信号線、２２１は選別出荷情報読み出し信号線、
２１３は診断結果によるランク選別データ演算回路、２
２３は冗長切り換え制御信号線、２２４は冗長制御回
路、２１４はランク選別データ出力端子である。
第１０の実施形態による半導体記憶装置の一構成例を示
すブロック図である。図１２において、１００は、ＣＰ
Ｕ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ
使用領域４と、冗長領域５と、ＢＩＳＴ用テストシーケ
ンスデータを格納する書き換え可能な不揮発性メモリ１
２０と、自己診断の検査結果を格納する書き換え可能な
不揮発性メモリ２１０と、選別出荷情報を格納する書き
換え可能な不揮発性メモリ２２０とからなる不揮発性メ
モリセルアレイ、３は、不揮発性メモリセルアレイ２の
読み出し・書き換えを制御するためのデコーダ、センス
アンプ、制御回路などからなるメモリ周辺回路、８はＢ
ＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２
はＣＰＵ、１３はＲＡＭ、１１３は不揮発性メモリ１２
０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳ
Ｔ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１
２による書き換え制御信号線、２１２は自己診断結果読
み出し信号線、２２１は選別出荷情報読み出し信号線、
２１３は診断結果によるランク選別データ演算回路、２
２３は冗長切り換え制御信号線、２２４は冗長制御回
路、２１４はランク選別データ出力端子である。
【００７９】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、不揮発性メモリ１２
０からＢＩＳＴ用データ転送信号線１１３を介してＲＡ
Ｍ１３に転送される。つぎに、ＲＡＭ１３は、内部のテ
ストシーケンスデータを、ＣＰＵ制御信号線１１４を介
してＣＰＵ１２へ出力する。さらに、このテストシーケ
ンスデータによって、ＣＰＵ１２は、書き換え制御信号
線１１５を介して、不揮発性メモリセルアレイ２内のユ
ーザ使用領域４の書き換え自己診断検査を実施する。
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、不揮発性メモリ１２
０からＢＩＳＴ用データ転送信号線１１３を介してＲＡ
Ｍ１３に転送される。つぎに、ＲＡＭ１３は、内部のテ
ストシーケンスデータを、ＣＰＵ制御信号線１１４を介
してＣＰＵ１２へ出力する。さらに、このテストシーケ
ンスデータによって、ＣＰＵ１２は、書き換え制御信号
線１１５を介して、不揮発性メモリセルアレイ２内のユ
ーザ使用領域４の書き換え自己診断検査を実施する。
【００８０】自己診断検査終了後、検査結果格納領域２
１０の検査結果を読み出し、ランク選別データ演算回路
２１３で、診断結果から特性に応じたランク選別データ
を演算し、その結果と既に書き込まれている選別出荷情
報格納領域２２０の選別出荷情報とから、冗長制御回路
２２４で特性に応じた冗長切り換えを行う。
１０の検査結果を読み出し、ランク選別データ演算回路
２１３で、診断結果から特性に応じたランク選別データ
を演算し、その結果と既に書き込まれている選別出荷情
報格納領域２２０の選別出荷情報とから、冗長制御回路
２２４で特性に応じた冗長切り換えを行う。
【００８１】以上の動作により、自己診断による各電気
的特性に応じた選別出荷が可能になるだけでなく、アク
セススピードや書き換え時間などの不良品のランクによ
って冗長救済が可能となり、救済率を向上させることが
できる。
的特性に応じた選別出荷が可能になるだけでなく、アク
セススピードや書き換え時間などの不良品のランクによ
って冗長救済が可能となり、救済率を向上させることが
できる。
【００８２】（第１１の実施形態）図１３は、本発明の
第１１の実施形態による半導体記憶装置の検査方法を実
施する一構成例を示すブロック図である。図１３におい
て、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶
装置、２は、ユーザ使用領域４と、ＢＩＳＴ用テストシ
ーケンスデータを格納する書き換え可能な不揮発性メモ
リ１２０と、電源線切断情報を格納する書き換え可能な
不揮発性メモリ２３０とからなる不揮発性メモリセルア
レイ、３は、不揮発性メモリセルアレイ２の読み出し・
書き換えを制御するためのデコーダ、センスアンプ、制
御回路などからなるメモリ周辺回路、１２はＣＰＵ、１
３はＲＡＭ、２４は半導体検査装置（ＬＳＩテスタ）、
２３１は、ＬＳＩテスタ２４からの電源線切断情報書き
込み信号線、２３２は電源線切断情報読み出し信号線、
２３３は電源線切断スイッチ回路、２３４は電源端子で
ある。
第１１の実施形態による半導体記憶装置の検査方法を実
施する一構成例を示すブロック図である。図１３におい
て、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶
装置、２は、ユーザ使用領域４と、ＢＩＳＴ用テストシ
ーケンスデータを格納する書き換え可能な不揮発性メモ
リ１２０と、電源線切断情報を格納する書き換え可能な
不揮発性メモリ２３０とからなる不揮発性メモリセルア
レイ、３は、不揮発性メモリセルアレイ２の読み出し・
書き換えを制御するためのデコーダ、センスアンプ、制
御回路などからなるメモリ周辺回路、１２はＣＰＵ、１
３はＲＡＭ、２４は半導体検査装置（ＬＳＩテスタ）、
２３１は、ＬＳＩテスタ２４からの電源線切断情報書き
込み信号線、２３２は電源線切断情報読み出し信号線、
２３３は電源線切断スイッチ回路、２３４は電源端子で
ある。
【００８３】次に、このような半導体記憶装置の検査方
法を実施する構成の動作について説明する。上記の半導
体記憶装置１００に対し、外部のＬＳＩテスタ２４が実
施したＤＣ検査結果を、電源線切断情報書き込み信号線
２３１を介して、不揮発性メモリセルアレイ内の電源線
切断情報を格納する書き換え可能な不揮発性メモリ２３
０に書き込む。書き込みが終了すると、電源線切断情報
を、読み出し信号線２３２を介して電源線切断スイッチ
回路２３３に取り込み、その情報に応じて、電源端子２
３４からの電源線を切断する。
法を実施する構成の動作について説明する。上記の半導
体記憶装置１００に対し、外部のＬＳＩテスタ２４が実
施したＤＣ検査結果を、電源線切断情報書き込み信号線
２３１を介して、不揮発性メモリセルアレイ内の電源線
切断情報を格納する書き換え可能な不揮発性メモリ２３
０に書き込む。書き込みが終了すると、電源線切断情報
を、読み出し信号線２３２を介して電源線切断スイッチ
回路２３３に取り込み、その情報に応じて、電源端子２
３４からの電源線を切断する。
【００８４】以上の動作により、ＬＳＩテスタ２４で検
査したＤＣテストの結果が不良の場合、電源ラインを切
り離すことで、図２１に示すような全チップに対してプ
ローブが必要なプローブカードやＬＳＩテスタにおいて
も悪影響がなくなり、図２２に示すような各チップ共通
の電源線を設けたウエーハ一括検査でも、ＤＣ不良が良
品チップに対し悪影響を与えずに自己診断を実現するこ
とが可能になる。
査したＤＣテストの結果が不良の場合、電源ラインを切
り離すことで、図２１に示すような全チップに対してプ
ローブが必要なプローブカードやＬＳＩテスタにおいて
も悪影響がなくなり、図２２に示すような各チップ共通
の電源線を設けたウエーハ一括検査でも、ＤＣ不良が良
品チップに対し悪影響を与えずに自己診断を実現するこ
とが可能になる。
【００８５】図１４は、本実施形態におけるプローブカ
ード（検査治具）によるウエーハ検査の概要を示す模式
図である。図１４において、２０はウエーハ、２１は検
査対象となるチップ（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅ
ｒ ｔｅｓｔ）、２４３はＡチップ、２４４はＢチッ
プ、２４５はＣチップ、２４６はＤチップ、２４０は、
中央に設けられ、プローブ検査対象となるチップの全パ
ッドに対して電気的に接続するためのプローブ２４１
（第１プローブ）と、プローブ２４１の左右に複数個設
けられ、ＢＩＳＴ検査対象となる数チップ分の数パッド
（ＢＩＳＴ用パッド）に対して電気的に接続するための
プローブ２４２（第２プローブ）とからなるプローブカ
ード、２４はＬＳＩテスタである。
ード（検査治具）によるウエーハ検査の概要を示す模式
図である。図１４において、２０はウエーハ、２１は検
査対象となるチップ（ＤＵＴ：ｄｅｖｉｃｅ ｕｎｄｅ
ｒ ｔｅｓｔ）、２４３はＡチップ、２４４はＢチッ
プ、２４５はＣチップ、２４６はＤチップ、２４０は、
中央に設けられ、プローブ検査対象となるチップの全パ
ッドに対して電気的に接続するためのプローブ２４１
（第１プローブ）と、プローブ２４１の左右に複数個設
けられ、ＢＩＳＴ検査対象となる数チップ分の数パッド
（ＢＩＳＴ用パッド）に対して電気的に接続するための
プローブ２４２（第２プローブ）とからなるプローブカ
ード、２４はＬＳＩテスタである。
【００８６】また、図１５は、図１４でプローブ検査を
行うＢチップとＢＩＳＴ検査を行うＡチップの構成を示
すブロック図である。図１５において、２４３および２
４４は、それぞれＣＰＵ、ＲＡＭ等を搭載した半導体記
憶装置であるＡチップおよびＢチップ、２は、ユーザ使
用領域４と、ＢＩＳＴ用のテストシーケンスデータを格
納する書き換え可能な不揮発性メモリ１２０と、各種情
報を格納する書き換え可能な不揮発性メモリ２５０とか
らなる不揮発性メモリセルアレイ、３は、不揮発性メモ
リセルアレイ２の読み出し・書き換えを制御するための
デコーダ、センスアンプ、制御回路などからなるメモリ
周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳ
Ｔ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は不
揮発性メモリ１２０からのＢＩＳＴ用データ転送信号
線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号
線、１１５はＣＰＵ１２による書き換え制御信号線、２
５１はＬＳＩテスタ２４による検査信号線である。
行うＢチップとＢＩＳＴ検査を行うＡチップの構成を示
すブロック図である。図１５において、２４３および２
４４は、それぞれＣＰＵ、ＲＡＭ等を搭載した半導体記
憶装置であるＡチップおよびＢチップ、２は、ユーザ使
用領域４と、ＢＩＳＴ用のテストシーケンスデータを格
納する書き換え可能な不揮発性メモリ１２０と、各種情
報を格納する書き換え可能な不揮発性メモリ２５０とか
らなる不揮発性メモリセルアレイ、３は、不揮発性メモ
リセルアレイ２の読み出し・書き換えを制御するための
デコーダ、センスアンプ、制御回路などからなるメモリ
周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳ
Ｔ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は不
揮発性メモリ１２０からのＢＩＳＴ用データ転送信号
線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号
線、１１５はＣＰＵ１２による書き換え制御信号線、２
５１はＬＳＩテスタ２４による検査信号線である。
【００８７】次に、このように構成された半導体記憶装
置のウエハ検査について説明する。まず、プローブ検査
対象となるチップの全パッドに対して接続するためのプ
ローブ２４１をＢチップ２４４に接続し、ＢＩＳＴ検査
対象となる数チップ分の数パッドに対して接続するため
のプローブ２４２をＡチップ２４３に接続する。ＬＳＩ
テスタ２４で、Ｂチップ２４４に対し、各種情報領域２
３０を含むＢＩＳＴ用データ格納領域１２０の書き換え
検査と、ＢＩＳＴ用データ格納領域１２０へのＢＩＳＴ
用データの書き込みを行っている間に、Ａチップ２４３
に対しては、ＢＩＳＴ用データ格納領域１２０とＲＡＭ
１３やＣＰＵ１２を使って、ユーザ使用領域４の自己診
断を実施する。
置のウエハ検査について説明する。まず、プローブ検査
対象となるチップの全パッドに対して接続するためのプ
ローブ２４１をＢチップ２４４に接続し、ＢＩＳＴ検査
対象となる数チップ分の数パッドに対して接続するため
のプローブ２４２をＡチップ２４３に接続する。ＬＳＩ
テスタ２４で、Ｂチップ２４４に対し、各種情報領域２
３０を含むＢＩＳＴ用データ格納領域１２０の書き換え
検査と、ＢＩＳＴ用データ格納領域１２０へのＢＩＳＴ
用データの書き込みを行っている間に、Ａチップ２４３
に対しては、ＢＩＳＴ用データ格納領域１２０とＲＡＭ
１３やＣＰＵ１２を使って、ユーザ使用領域４の自己診
断を実施する。
【００８８】図１６は、ＡチップからＤチップの検査方
法における流れ図である。図１６において、「１’ｓｔ
プローブ」は、プローブ２４１がＡチップ２４３に接続
された状態、「２’ｎｄプローブ」は、プローブ２４１
がＢチップ２４４に接続された状態、「３’ｒｄプロー
ブ」は、プローブ２４１がＣチップ２４５に接続された
状態、という具合に右方向にプローブカード２４０がシ
フトして接続されていくことを表現している。したがっ
て、図１５の状態は「２‘ｎｄプローブ」の状態であ
る。
法における流れ図である。図１６において、「１’ｓｔ
プローブ」は、プローブ２４１がＡチップ２４３に接続
された状態、「２’ｎｄプローブ」は、プローブ２４１
がＢチップ２４４に接続された状態、「３’ｒｄプロー
ブ」は、プローブ２４１がＣチップ２４５に接続された
状態、という具合に右方向にプローブカード２４０がシ
フトして接続されていくことを表現している。したがっ
て、図１５の状態は「２‘ｎｄプローブ」の状態であ
る。
【００８９】また、図１６において、「Ｐ−Ｔｅｓｔ」
は、ＬＳＩテスタ２４によるＤＣ検査と、各種情報領域
２３０を含むＢＩＳＴ用データ格納領域１２０の書き換
え検査と、ＢＩＳＴ用データ格納領域１２０へのＢＩＳ
Ｔ用データの書き込みテストを実施している状態を示し
ている。また、「ＢＩＳＴ−１」から「ＢＩＳＴ−４」
は、ＢＩＳＴ用データ格納領域１２０とＲＡＭ１３やＣ
ＰＵ１２を使って、ユーザ使用領域４の自己診断テスト
を実施している状態を示している。「Ｐ−Ｔｅｓｔ」に
対し、ＢＩＳＴ検査の時間が圧倒的に長いので、「ＢＩ
ＳＴ−１」から「ＢＩＳＴ−４」というように分断され
た形となっている。
は、ＬＳＩテスタ２４によるＤＣ検査と、各種情報領域
２３０を含むＢＩＳＴ用データ格納領域１２０の書き換
え検査と、ＢＩＳＴ用データ格納領域１２０へのＢＩＳ
Ｔ用データの書き込みテストを実施している状態を示し
ている。また、「ＢＩＳＴ−１」から「ＢＩＳＴ−４」
は、ＢＩＳＴ用データ格納領域１２０とＲＡＭ１３やＣ
ＰＵ１２を使って、ユーザ使用領域４の自己診断テスト
を実施している状態を示している。「Ｐ−Ｔｅｓｔ」に
対し、ＢＩＳＴ検査の時間が圧倒的に長いので、「ＢＩ
ＳＴ−１」から「ＢＩＳＴ−４」というように分断され
た形となっている。
【００９０】図１６に示すように、本検査方法では、Ｄ
チップ２４６が「Ｐ−Ｔｅｓｔ」を行っている間に、Ｃ
チップ２４５が「ＢＩＳＴ−１」、Ｂチップ２４４が
「ＢＩＳＴ−２」、Ａチップ２４３が「ＢＩＳＴ−３」
とパイプライン処理的に検査が進んでいくことが可能と
なる。また、ＢＩＳＴ用データ格納領域１２０にＢＩＳ
Ｔ用データが書き込まれていない場合はＢＩＳＴ検査非
実行となり、「ＢＩＳＴ−４」が終了した時点でも、検
査結果情報によりＢＩＳＴ検査非実行となる。
チップ２４６が「Ｐ−Ｔｅｓｔ」を行っている間に、Ｃ
チップ２４５が「ＢＩＳＴ−１」、Ｂチップ２４４が
「ＢＩＳＴ−２」、Ａチップ２４３が「ＢＩＳＴ−３」
とパイプライン処理的に検査が進んでいくことが可能と
なる。また、ＢＩＳＴ用データ格納領域１２０にＢＩＳ
Ｔ用データが書き込まれていない場合はＢＩＳＴ検査非
実行となり、「ＢＩＳＴ−４」が終了した時点でも、検
査結果情報によりＢＩＳＴ検査非実行となる。
【００９１】（第１２の実施形態）次に、ＢＩＳＴ検査
がステップ毎に分断される流れについて説明する。図１
７は、本発明の第１２の実施形態による半導体記憶装置
の一構成例を示すブロック図である。図１７において、
１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装
置、２は、ユーザ使用領域４と、ＢＩＳＴ用テストシー
ケンスデータを格納する書き換え可能な不揮発性メモリ
１２０と、検査状態を格納する書き換え可能な不揮発性
メモリ２６０とからなる不揮発性メモリセルアレイ、３
は、不揮発性メモリセルアレイ２の読み出し・書き換え
を制御するためのデコーダ、センスアンプ、制御回路な
どからなるメモリ周辺回路、８はＢＩＳＴ動作を起動さ
せるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲ
ＡＭ、１１３は不揮発性メモリ１２０からのＢＩＳＴ用
データ転送信号線、１１４はＢＩＳＴ用データによるＣ
ＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制
御信号線、２６１はＣＰＵ１２による検査状態書き込み
信号線、２６３は検査状態出力制御回路、２６４は検査
状態出力信号線、２６２は検査状態出力端子である。
がステップ毎に分断される流れについて説明する。図１
７は、本発明の第１２の実施形態による半導体記憶装置
の一構成例を示すブロック図である。図１７において、
１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装
置、２は、ユーザ使用領域４と、ＢＩＳＴ用テストシー
ケンスデータを格納する書き換え可能な不揮発性メモリ
１２０と、検査状態を格納する書き換え可能な不揮発性
メモリ２６０とからなる不揮発性メモリセルアレイ、３
は、不揮発性メモリセルアレイ２の読み出し・書き換え
を制御するためのデコーダ、センスアンプ、制御回路な
どからなるメモリ周辺回路、８はＢＩＳＴ動作を起動さ
せるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲ
ＡＭ、１１３は不揮発性メモリ１２０からのＢＩＳＴ用
データ転送信号線、１１４はＢＩＳＴ用データによるＣ
ＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制
御信号線、２６１はＣＰＵ１２による検査状態書き込み
信号線、２６３は検査状態出力制御回路、２６４は検査
状態出力信号線、２６２は検査状態出力端子である。
【００９２】次に、このように構成された半導体記憶装
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、不揮発性メモリ１２
０からＢＩＳＴ用データ転送信号線１１３を介してＲＡ
Ｍ１３に転送される。つぎに、ＲＡＭ１３は、内部のテ
ストシーケンスデータを、ＣＰＵ制御信号線１１４を介
してＣＰＵ１２へ出力する。さらに、このテストシーケ
ンスデータによって、ＣＰＵ１２は、書き換え制御信号
線１１５を介して、不揮発性メモリセルアレイ２内のユ
ーザ使用領域４の書き換え自己診断検査を実施する。
置の動作について説明する。上記の半導体記憶装置１０
０に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢ
ＩＳＴ動作を起動するための信号が供給されると、ＢＩ
ＳＴ用テストシーケンスデータが、不揮発性メモリ１２
０からＢＩＳＴ用データ転送信号線１１３を介してＲＡ
Ｍ１３に転送される。つぎに、ＲＡＭ１３は、内部のテ
ストシーケンスデータを、ＣＰＵ制御信号線１１４を介
してＣＰＵ１２へ出力する。さらに、このテストシーケ
ンスデータによって、ＣＰＵ１２は、書き換え制御信号
線１１５を介して、不揮発性メモリセルアレイ２内のユ
ーザ使用領域４の書き換え自己診断検査を実施する。
【００９３】自己診断検査中の各ステップにおいて、Ｃ
ＰＵ１２は、検査状態書き込み信号線２６１を介して、
検査状態を格納する書き換え可能な不揮発性メモリ２６
０に検査状態情報を書き込む。同時に、ＣＰＵ１２は、
検査状態出力信号線２６４を介して、検査状態出力制御
回路２６３および検査状態出力端子２６２に検査状態情
報を出力する。
ＰＵ１２は、検査状態書き込み信号線２６１を介して、
検査状態を格納する書き換え可能な不揮発性メモリ２６
０に検査状態情報を書き込む。同時に、ＣＰＵ１２は、
検査状態出力信号線２６４を介して、検査状態出力制御
回路２６３および検査状態出力端子２６２に検査状態情
報を出力する。
【００９４】以上のような特徴を持つ半導体記憶装置を
使ったウエハ検査の流れを図１８に示す。図１８におい
て、まず、Ｂチップ２４４が「Ｐ−Ｔｅｓｔ」を行う
「２’ｎｄプローブ」の状態から説明する。Ｂチップ２
４４に対して、ＬＳＩテスタ２４で検査(1)（ＤＣ検
査）を行い、ＮＧならば処理(14)（電源線切断情報の書
き込み）、ＯＫならば検査(2)（各種情報領域含むＢＩ
ＳＴ用データ格納領域の検査）へ進む。検査(2)がＮＧ
ならば処理(15)（ＮＧ結果情報の書き込み）を行い、Ｏ
Ｋならば処理(3)（他ＤＵＴの検査状態確認）のステッ
プに進む。
使ったウエハ検査の流れを図１８に示す。図１８におい
て、まず、Ｂチップ２４４が「Ｐ−Ｔｅｓｔ」を行う
「２’ｎｄプローブ」の状態から説明する。Ｂチップ２
４４に対して、ＬＳＩテスタ２４で検査(1)（ＤＣ検
査）を行い、ＮＧならば処理(14)（電源線切断情報の書
き込み）、ＯＫならば検査(2)（各種情報領域含むＢＩ
ＳＴ用データ格納領域の検査）へ進む。検査(2)がＮＧ
ならば処理(15)（ＮＧ結果情報の書き込み）を行い、Ｏ
Ｋならば処理(3)（他ＤＵＴの検査状態確認）のステッ
プに進む。
【００９５】その間に、Ａチップ２４３に対して、処理
(4)（ＢＩＳＴ用格納データをＲＡＭへ転送）、処理(5)
（ＲＡＭ起動でＣＰＵ制御ＢＩＳＴ実施）、処理(6)
（検査状態格納領域を読み出し、ＢＩＳＴの開始ステッ
プを判断）を行う、次に、検査(7)（ユーザ使用領域の
ＢＩＳＴ−１検査：各種ファンクション）、処理(11)
（マージンテストを含む各種検査結果を検査結果格納領
域に書き込み）、処理(8)（現在の検査ステップ状態を
検査状態格納領域に書き込みおよび出力端子へ状態出
力）のＢＩＳＴ検査ステップに進む。ＬＳＩテスタ２４
は、処理(3)や処理(8)の結果を受けて各検査を停止し、
プローブがパッドから切り離される。
(4)（ＢＩＳＴ用格納データをＲＡＭへ転送）、処理(5)
（ＲＡＭ起動でＣＰＵ制御ＢＩＳＴ実施）、処理(6)
（検査状態格納領域を読み出し、ＢＩＳＴの開始ステッ
プを判断）を行う、次に、検査(7)（ユーザ使用領域の
ＢＩＳＴ−１検査：各種ファンクション）、処理(11)
（マージンテストを含む各種検査結果を検査結果格納領
域に書き込み）、処理(8)（現在の検査ステップ状態を
検査状態格納領域に書き込みおよび出力端子へ状態出
力）のＢＩＳＴ検査ステップに進む。ＬＳＩテスタ２４
は、処理(3)や処理(8)の結果を受けて各検査を停止し、
プローブがパッドから切り離される。
【００９６】次に、Ｃチップ２４５に対して「Ｐ−Ｔｅ
ｓｔ」を行う「３’ｒｄプローブ」の状態へ移行する。
「３’ｒｄプローブ」状態では、Ｃチップ２４５に対し
て、検査(1)、検査(2)、処理(3)を行い、同時に、Ｂチ
ップ２４５に対しては、処理(4)、処理(5)、処理(6)、
検査(7)、処理(11)、処理(8)を行い、同時に、Ａチップ
２４４に対しては、処理(4)、処理(5)、処理(6)、検査
(9)（ユーザ使用領域のＢＩＳＴ−２検査：各種マージ
ンテスト）、処理(11)、処理(8)を行う。ＬＳＩテスタ
２４は、処理(3)や処理(8)の結果を受けて各検査を停止
し、プローブがパッドから切り離されて、「４’ｔｈプ
ローブ」の状態へ移行する。
ｓｔ」を行う「３’ｒｄプローブ」の状態へ移行する。
「３’ｒｄプローブ」状態では、Ｃチップ２４５に対し
て、検査(1)、検査(2)、処理(3)を行い、同時に、Ｂチ
ップ２４５に対しては、処理(4)、処理(5)、処理(6)、
検査(7)、処理(11)、処理(8)を行い、同時に、Ａチップ
２４４に対しては、処理(4)、処理(5)、処理(6)、検査
(9)（ユーザ使用領域のＢＩＳＴ−２検査：各種マージ
ンテスト）、処理(11)、処理(8)を行う。ＬＳＩテスタ
２４は、処理(3)や処理(8)の結果を受けて各検査を停止
し、プローブがパッドから切り離されて、「４’ｔｈプ
ローブ」の状態へ移行する。
【００９７】「４’ｔｈプローブ」状態では、Ｃチップ
２４５に対して、処理(4)、処理(5)、処理(6)、検査
(7)、処理(11)、処理(8)を行い、同時に、Ｂチップ２４
５に対しては、処理(4)、処理(5)、処理(6)、検査(9)、
処理(11)、処理(8)を行い、同時に、Ａチップ２４４に
対しては、処理(4)、処理(5)、処理(6)、検査(10)（ユ
ーザ使用領域のＢＩＳＴ−３検査：各種マージンテス
ト）、処理(11)、処理(12)（選別出荷情報を情報格納領
域に書き込み）、処理(13)（処理(11)と処理(12)の結果
より冗長情報書き込み）、処理(8)を行う。ＬＳＩテス
タ２４は、処理(3)や処理(8)の結果を受けて各検査を停
止し、プローブがパッドから切り離されて、次の状態へ
移行する。
２４５に対して、処理(4)、処理(5)、処理(6)、検査
(7)、処理(11)、処理(8)を行い、同時に、Ｂチップ２４
５に対しては、処理(4)、処理(5)、処理(6)、検査(9)、
処理(11)、処理(8)を行い、同時に、Ａチップ２４４に
対しては、処理(4)、処理(5)、処理(6)、検査(10)（ユ
ーザ使用領域のＢＩＳＴ−３検査：各種マージンテス
ト）、処理(11)、処理(12)（選別出荷情報を情報格納領
域に書き込み）、処理(13)（処理(11)と処理(12)の結果
より冗長情報書き込み）、処理(8)を行う。ＬＳＩテス
タ２４は、処理(3)や処理(8)の結果を受けて各検査を停
止し、プローブがパッドから切り離されて、次の状態へ
移行する。
【００９８】以上の動作でウエーハ検査を行なうことに
より、ＬＳＩテスタ２４で、プローブ検査対象となるチ
ップのＤＣ検査やＢＩＳＴデータ格納領域のメモリ検査
を実施している間に、その隣のチップに対して、ＢＩＳ
Ｔデータ格納領域の情報とＲＡＭとＣＰＵを使って、パ
イプライン処理的に不揮発性メモリセルアレイのＢＩＳ
Ｔ検査を実施することが可能となり、検査時間の大幅な
短縮が図れる。
より、ＬＳＩテスタ２４で、プローブ検査対象となるチ
ップのＤＣ検査やＢＩＳＴデータ格納領域のメモリ検査
を実施している間に、その隣のチップに対して、ＢＩＳ
Ｔデータ格納領域の情報とＲＡＭとＣＰＵを使って、パ
イプライン処理的に不揮発性メモリセルアレイのＢＩＳ
Ｔ検査を実施することが可能となり、検査時間の大幅な
短縮が図れる。
【００９９】3
【発明の効果】以上説明したように、本発明によれば、
半導体記憶装置に、ＣＰＵが動作し不揮発性メモリセル
アレイを自己診断する機能を備えることで、面積増加が
少ないＢＩＳＴが実現可能であるとともに、半導体記憶
装置内に各種マージン検査回路を設けることで、自己診
断時にマージン検査を行なうことが可能になる。
半導体記憶装置に、ＣＰＵが動作し不揮発性メモリセル
アレイを自己診断する機能を備えることで、面積増加が
少ないＢＩＳＴが実現可能であるとともに、半導体記憶
装置内に各種マージン検査回路を設けることで、自己診
断時にマージン検査を行なうことが可能になる。
【０１００】また、半導体記憶装置内に各種情報を記憶
する領域を設けることで、自己診断検査で選別出荷にも
対応可能31となる。
する領域を設けることで、自己診断検査で選別出荷にも
対応可能31となる。
【０１０１】さらに、ウエーハ検査において、プローブ
検査対象となるチップの全パッドに対して接続するため
のプローブと、その左右にＢＩＳＴ検査対象となる数チ
ップ分の数パッドに対して接続するためのプローブとか
らなるプローブカードにより、ＬＳＩテスタでプローブ
検査を実施している間に、その隣のチップがパイプライ
ン処理的にＢＩＳＴ検査を実施することが可能となり、
検査時間の大幅な短縮を図ることができる。
検査対象となるチップの全パッドに対して接続するため
のプローブと、その左右にＢＩＳＴ検査対象となる数チ
ップ分の数パッドに対して接続するためのプローブとか
らなるプローブカードにより、ＬＳＩテスタでプローブ
検査を実施している間に、その隣のチップがパイプライ
ン処理的にＢＩＳＴ検査を実施することが可能となり、
検査時間の大幅な短縮を図ることができる。
【図１】 本発明の第１の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図２】 本発明の第２の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図３】 本発明の第３の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図４】 本発明の第４の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図５】 本発明の第５の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図６】 本発明の第６の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図７】 本発明の第７の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図８】 本発明の第７の実施形態による半導体記憶装
置における検査用判定レベルと閾値電圧Ｖｔ分布との関
係を示す図
置における検査用判定レベルと閾値電圧Ｖｔ分布との関
係を示す図
【図９】 本発明の第８の実施形態による半導体記憶装
置の一構成例を示すブロック図
置の一構成例を示すブロック図
【図１０】 本発明の第８の実施形態による半導体記憶
装置における書き込みチェック用判定レベルと閾値電圧
Ｖｔ分布との関係を示す図
装置における書き込みチェック用判定レベルと閾値電圧
Ｖｔ分布との関係を示す図
【図１１】 本発明の第９の実施形態による半導体記憶
装置の一構成例を示すブロック図
装置の一構成例を示すブロック図
【図１２】 本発明の第１０の実施形態による半導体記
憶装置の一構成例を示すブロック図
憶装置の一構成例を示すブロック図
【図１３】 本発明の第１１の実施形態による半導体記
憶装置の検査方法を実施する一構成例を示すブロック図
憶装置の検査方法を実施する一構成例を示すブロック図
【図１４】 本発明の第１１の実施形態におけるプロー
ブカードとウエハ検査の概要を示す模式図
ブカードとウエハ検査の概要を示す模式図
【図１５】 図１４のプローブ検査を行うＢチップとＢ
ＩＳＴ検査を行うＡチップの構成を示すブロック図
ＩＳＴ検査を行うＡチップの構成を示すブロック図
【図１６】 図１４のＡチップからＤチップの検査方法
における流れ図
における流れ図
【図１７】 本発明の第１２の実施形態による半導体記
憶装置の一構成例を示すブロック図
憶装置の一構成例を示すブロック図
【図１８】 本発明の第１２の実施形態による半導体記
憶装置におけるウエハ検査の各ステップ毎の検査概要を
示す図
憶装置におけるウエハ検査の各ステップ毎の検査概要を
示す図
【図１９】 従来のＢＩＳＴ回路を内蔵した半導体記憶
装置の構成を示すブロック図
装置の構成を示すブロック図
【図２０】 更なる従来のＢＩＳＴ回路を内蔵した半導
体記憶装置の構成を示すブロック図
体記憶装置の構成を示すブロック図
【図２１】 従来のＢＩＳＴ回路を内蔵した半導体記憶
装置のウエーハ検査方法を実施する構成の概略図
装置のウエーハ検査方法を実施する構成の概略図
【図２２】 更なる従来のＢＩＳＴ回路を内蔵した半導
体記憶装置のウエーハ検査方法を実施する構成の概略図
体記憶装置のウエーハ検査方法を実施する構成の概略図
１、１０、１００ 半導体記憶装置 ２ 不揮発性メモリセルアレイ ３ メモリ周辺回路 ４ ユーザ使用領域 ５ 冗長領域 ６ ＢＩＳＴ回路(モード、アドレス、データ発生回
路、出力比較回路) ７ ＢＩＳＴ結果格納メモリ ８ ＢＩＳＴ起動端子 １１ マスクＲＯＭを搭載したＢＩＳＴ回路 １２ ＣＰＵ １３ ＲＡＭ ２０ ウエーハ ２１ 検査対象となるチップ（ＤＵＴ） ２４ ＬＳＩテスタ １１０ ＢＩＳＴ用テストシーケンスデータを格納する
マスクＲＯＭ １１３ ＢＩＳＴ用データ転送信号線 １１４ ＣＰＵ制御信号線 １１５ 書き換え制御信号線 １２０ ＢＩＳＴ用テストシーケンスデータを格納する
書き換え可能な不揮発性メモリ １３０ バンク０側のＢＩＳＴ用テストシーケンスデー
タを格納するマスクＲＯＭ １３１ バンク１側のＢＩＳＴ用テストシーケンスデー
タを格納するマスクＲＯＭ １３２ バンク０側メモリブロック １３３ バンク１側メモリブロック １４０ バンク０側のＢＩＳＴ用テストシーケンスデー
タを格納する書き換え可能な不揮発性メモリ １４１ バンク１側ＢＩＳＴ用のテストシーケンスデー
タを格納する書き換え可能な不揮発性メモリ １４２ バンク０側メモリブロック １４３ バンク１側メモリブロック １５１ 基準電圧切り換え信号線 １５２ 検査用基準電圧発生回路 １５３ 読み出し・書き換え電圧発生回路 １５４ 読み出し・書き換え用電源線 １６１ 周波数切り換え信号線 １６２ 検査用周波数制御回路 １６３ 昇圧回路 １７１ 読み出し判定レベル切り換え信号線 １７２ 検査用判定レベル制御回路 １７３ 判定レベル制御信号線 １７４ 複数の検査用判定レベルを有するセンスアンプ １９１ 書き換え機能チェック用判定レベル切り換え信
号線 １９２ 書き換え機能チェック用判定レベル制御回路 １９３ 判定レベル制御信号線 １９４ 複数の書き換え機能チェック用判定レベルを有
するセンスアンプ ２１０ 自己診断の検査結果を格納する書き換え可能な
不揮発性メモリ ２１１ 自己診断の検査結果書き込み信号線 ２１２ 自己診断結果読み出し信号線 ２１３ 診断結果によるランク選別データ演算回路 ２１４ ランク選別データ出力端子 ２２０ 選別出荷情報を格納する書き換え可能な不揮発
性メモリ ２２１ 選別出荷情報読み出し信号線 ２２３ 冗長切り換え制御信号線 ２２４ 冗長制御回路 ２３０ 電源線切断情報を格納する書き換え可能な不揮
発性メモリ ２３１ ＬＳＩテスタからの電源線切断情報書き込み信
号線 ２３２ 電源線切断情報読み出し信号線 ２３３ 電源線切断スイッチ回路 ２３４ 電源端子 ２４０ プローカード ２４１ 中央にプローブ検査対象となるチップの全パッ
ドに対して接続するためのプローブ ２４２ プローブ２４１の左右にＢＩＳＴ検査対象とな
る数チップ分の数パッドに対して接続するためのプロー
ブ ２４３ Ａチップ ２４４ Ｂチップ ２４５ Ｃチップ ２４６ Ｄチップ ２５１ ＬＳＩテスタによる検査信号線 ２５２ 各種情報書き込み信号線 ２６０ 検査状態を格納する書き換え可能な不揮発性メ
モリ ２６１ 検査状態書き込み信号線 ２６２ 検査状態出力端子 ２６３ 検査状態出力制御回路 ２６４ 検査状態出力信号線
路、出力比較回路) ７ ＢＩＳＴ結果格納メモリ ８ ＢＩＳＴ起動端子 １１ マスクＲＯＭを搭載したＢＩＳＴ回路 １２ ＣＰＵ １３ ＲＡＭ ２０ ウエーハ ２１ 検査対象となるチップ（ＤＵＴ） ２４ ＬＳＩテスタ １１０ ＢＩＳＴ用テストシーケンスデータを格納する
マスクＲＯＭ １１３ ＢＩＳＴ用データ転送信号線 １１４ ＣＰＵ制御信号線 １１５ 書き換え制御信号線 １２０ ＢＩＳＴ用テストシーケンスデータを格納する
書き換え可能な不揮発性メモリ １３０ バンク０側のＢＩＳＴ用テストシーケンスデー
タを格納するマスクＲＯＭ １３１ バンク１側のＢＩＳＴ用テストシーケンスデー
タを格納するマスクＲＯＭ １３２ バンク０側メモリブロック １３３ バンク１側メモリブロック １４０ バンク０側のＢＩＳＴ用テストシーケンスデー
タを格納する書き換え可能な不揮発性メモリ １４１ バンク１側ＢＩＳＴ用のテストシーケンスデー
タを格納する書き換え可能な不揮発性メモリ １４２ バンク０側メモリブロック １４３ バンク１側メモリブロック １５１ 基準電圧切り換え信号線 １５２ 検査用基準電圧発生回路 １５３ 読み出し・書き換え電圧発生回路 １５４ 読み出し・書き換え用電源線 １６１ 周波数切り換え信号線 １６２ 検査用周波数制御回路 １６３ 昇圧回路 １７１ 読み出し判定レベル切り換え信号線 １７２ 検査用判定レベル制御回路 １７３ 判定レベル制御信号線 １７４ 複数の検査用判定レベルを有するセンスアンプ １９１ 書き換え機能チェック用判定レベル切り換え信
号線 １９２ 書き換え機能チェック用判定レベル制御回路 １９３ 判定レベル制御信号線 １９４ 複数の書き換え機能チェック用判定レベルを有
するセンスアンプ ２１０ 自己診断の検査結果を格納する書き換え可能な
不揮発性メモリ ２１１ 自己診断の検査結果書き込み信号線 ２１２ 自己診断結果読み出し信号線 ２１３ 診断結果によるランク選別データ演算回路 ２１４ ランク選別データ出力端子 ２２０ 選別出荷情報を格納する書き換え可能な不揮発
性メモリ ２２１ 選別出荷情報読み出し信号線 ２２３ 冗長切り換え制御信号線 ２２４ 冗長制御回路 ２３０ 電源線切断情報を格納する書き換え可能な不揮
発性メモリ ２３１ ＬＳＩテスタからの電源線切断情報書き込み信
号線 ２３２ 電源線切断情報読み出し信号線 ２３３ 電源線切断スイッチ回路 ２３４ 電源端子 ２４０ プローカード ２４１ 中央にプローブ検査対象となるチップの全パッ
ドに対して接続するためのプローブ ２４２ プローブ２４１の左右にＢＩＳＴ検査対象とな
る数チップ分の数パッドに対して接続するためのプロー
ブ ２４３ Ａチップ ２４４ Ｂチップ ２４５ Ｃチップ ２４６ Ｄチップ ２５１ ＬＳＩテスタによる検査信号線 ２５２ 各種情報書き込み信号線 ２６０ 検査状態を格納する書き換え可能な不揮発性メ
モリ ２６１ 検査状態書き込み信号線 ２６２ 検査状態出力端子 ２６３ 検査状態出力制御回路 ２６４ 検査状態出力信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０１Ｒ 31/3183 Ｇ１１Ｃ 17/00 Ｄ ５Ｂ０２５ Ｇ０６Ｆ 12/16 ３３０ ６０１Ｚ ５Ｌ１０６ Ｇ１１Ｃ 16/02 Ｇ０１Ｒ 31/28 Ｂ 17/00 Ｖ Ｑ Ｋ Ｆターム(参考） 2G003 AA08 AA10 AB01 AC01 AG04 AH04 2G011 AA17 AC31 AE03 AF06 2G132 AA09 AB03 AF02 AF18 AG02 AK13 AL09 5B003 AA05 AB05 AD00 AD09 AE04 5B018 GA03 JA21 NA06 NA08 QA13 5B025 AD04 AD05 AD08 AD09 AD16 AE09 5L106 AA10 DD22 DD36 DD37 GG01
Claims (14)
- 【請求項１】 自己診断機能を有する半導体記憶装置で
あって、 ユーザ使用領域と自己診断用命令データが格納されたマ
スクＲＯＭセルとを有する不揮発性メモリセルアレイ
と、 外部からの自己診断起動信号に応答して、前記マスクＲ
ＯＭセルから前記自己診断用命令データが転送されるＲ
ＡＭと、 前記ＲＡＭから転送された前記自己診断用命令データに
基づいて、前記不揮発性メモリセルアレイの前記ユーザ
使用領域を自己診断するＣＰＵとを同一チップ上に備え
たことを特徴とする半導体記憶装置。 - 【請求項２】 自己診断機能を有する半導体記憶装置で
あって、 ユーザ使用領域と自己診断用命令データが格納された書
き換え可能な不揮発性メモリセルとを有する不揮発性メ
モリセルアレイと、 外部からの自己診断起動信号に応答して、前記書き換え
可能な不揮発性メモリセルから前記自己診断用命令デー
タが転送されるＲＡＭと、 前記ＲＡＭから転送された前記自己診断用命令データに
基づいて、前記不揮発性メモリセルアレイの前記ユーザ
使用領域を自己診断するＣＰＵとを同一チップ上に備え
たことを特徴とする半導体記憶装置。 - 【請求項３】 内蔵した複数の不揮発性メモリセルアレ
イに対する自己診断機能を有する半導体記憶装置であっ
て、 前記複数の不揮発性メモリセルアレイは、それぞれ、ユ
ーザ使用領域とマスクＲＯＭセルとを有し、 自己診断用命令データが格納されたマスクＲＯＭセルを
有する特定の不揮発性メモリセルアレイと、 外部からの自己診断起動信号に応答して、前記特定の不
揮発性メモリセルアレイのマスクＲＯＭセルから転送さ
れた前記自己診断用命令データに基づいて、他の不揮発
性メモリセルアレイの前記ユーザ使用領域を自己診断す
るＣＰＵとを同一チップ上に備えたことを特徴とする半
導体記憶装置。 - 【請求項４】 内蔵した複数の不揮発性メモリセルアレ
イに対する自己診断機能を有する半導体記憶装置であっ
て、 前記複数の不揮発性メモリセルアレイは、それぞれ、ユ
ーザ使用領域と書き換え可能な不揮発性メモリセルとを
有し、 自己診断用命令データが格納された書き換え可能な不揮
発性メモリセルを有する特定の不揮発性メモリセルアレ
イと、 外部からの自己診断起動信号に応答して、前記特定の不
揮発性メモリセルアレイの書き換え可能な不揮発性メモ
リセルから転送された前記自己診断用命令データに基づ
いて、他の不揮発性メモリセルアレイの前記ユーザ使用
領域を自己診断するＣＰＵとを同一チップ上に備えたこ
とを特徴とする半導体記憶装置。 - 【請求項５】 前記半導体記憶装置は、 前記ＣＰＵからの制御信号に基づいて、複数の検査用基
準電圧を発生する手段と、 前記検査用基準電圧から発生された電圧で前記不揮発性
メモリセルアレイを検査する手段とを備えたことを特徴
とする請求項１から４のいずれか一項記載の半導体記憶
装置。 - 【請求項６】 前記半導体記憶装置は、 前記ＣＰＵからの制御信号に基づいて、複数の検査用周
波数を発生する手段と、 前記検査用周波数から発生された昇圧電源で前記不揮発
性メモリセルアレイを検査する手段とを備えたことを特
徴とする請求項１から４のいずれか一項記載の半導体記
憶装置。 - 【請求項７】 前記半導体記憶装置は、 前記ＣＰＵからの制御信号に基づいて、正規の書き込み
後および消去後の前記不揮発性メモリセルアレイの閾値
電圧分布を検査するための複数の検査用判定レベルを選
択する手段と、 選択した前記検査用判定レベルに基づいて、前記不揮発
性メモリセルアレイを検査する手段とを備えたことを特
徴とする請求項１から４のいずれか一項記載の半導体記
憶装置。 - 【請求項８】 前記半導体記憶装置は、 前記ＣＰＵからの制御信号に基づいて、前記不揮発性メ
モリセルアレイの書き換え機能を、前記不揮発性メモリ
セルアレイの閾値電圧の微少変化により検査するための
複数の機能検査用判定レベルを選択する手段と、 選択した前記検査用判定レベルに基づいて、前記不揮発
性メモリセルアレイを検査する手段とを備えたことを特
徴とする請求項１から４のいずれか一項記載の半導体記
憶装置。 - 【請求項９】 前記半導体記憶装置は、 前記ＣＰＵが行なった自己診断の結果を前記不揮発性メ
モリセルアレイ内の情報格納領域に書き込む手段と、 前記情報格納領域から読み出した自己診断の結果に基づ
いて、特性に応じたランク選別データを演算および外部
に出力する手段とを備えたことを特徴とする請求項１か
ら４のいずれか一項記載の半導体記憶装置。 - 【請求項１０】 前記半導体記憶装置は、 前記ＣＰＵが行なった自己診断の結果を前記不揮発性メ
モリセルアレイ内の第１情報格納領域に書き込む手段
と、 前記第１情報格納領域から読み出した自己診断結果に基
づいて、特性に応じたランク選別データを演算および外
部に出力する手段と、 前記ランク選別データと、前記不揮発性メモリセルアレ
イ内の第２情報格納領域に予め格納されている選別出荷
情報とに基づいて、前記不揮発性メモリセルアレイの冗
長切り換えを制御する手段とを備えたことを特徴とする
請求項１から４のいずれか一項記載の半導体記憶装置。 - 【請求項１１】 前記半導体記憶装置は、 外部検査装置が行なった検査結果に基づく電源切断情報
を前記不揮発性メモリセルアレイ内の情報格納領域に書
き込む手段と、 前記情報格納領域から読み出した電源切断情報に基づい
て電源ラインを切り離すスイッチ回路とを備えたことを
特徴とする請求項１から４のいずれか一項記載の半導体
記憶装置。 - 【請求項１２】 請求項１から４のいずれか一項記載の
半導体記憶装置が複数搭載されたウエーハを検査するた
めの検査治具であって、 中央に設けられ、プローブ検査対象となる前記半導体記
憶装置の全パッドに対して電気的に接続するための第１
プローブと、 前記第１プローブの左右に複数個設けられ、自己診断検
査対象となる前記半導体記憶装置の自己診断用パッドに
対して電気的に接続するための第２プローブとを備えた
ことを特徴とする半導体記憶装置の検査治具。 - 【請求項１３】 請求項１２記載の検査治具を用いた検
査方法であって、 半導体検査装置に接続された前記検査治具の前記第１プ
ローブが接続された半導体記憶装置に対してプローブ検
査を行なっている間に、前記第２プローブが接続された
半導体記憶装置に対して自己診断検査を行なうことを特
徴とする半導体記憶装置の検査方法。 - 【請求項１４】 前記半導体記憶装置は、 前記ＣＰＵが行なった自己診断の検査経過を前記不揮発
性メモリセルアレイ内の情報格納領域に書き込む手段
と、 前記情報格納領域から検査経過を読み出して外部に出力
する手段と、 出力された検査経過に基づいて、検査再開時に最初に行
なう検査を決定する手段とを備えたことを特徴とする請
求項１から４のいずれか一項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157677A JP3603045B2 (ja) | 2001-05-25 | 2001-05-25 | 半導体記憶装置およびその検査治具並びに検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157677A JP3603045B2 (ja) | 2001-05-25 | 2001-05-25 | 半導体記憶装置およびその検査治具並びに検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002352600A true JP2002352600A (ja) | 2002-12-06 |
| JP3603045B2 JP3603045B2 (ja) | 2004-12-15 |
Family
ID=19001505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001157677A Expired - Lifetime JP3603045B2 (ja) | 2001-05-25 | 2001-05-25 | 半導体記憶装置およびその検査治具並びに検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3603045B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007164839A (ja) * | 2005-12-09 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置及びその自己テスト方法 |
| JP2008108326A (ja) * | 2006-10-24 | 2008-05-08 | Toshiba Corp | 記憶装置およびその自己テスト方法 |
| JP2009205413A (ja) * | 2008-02-27 | 2009-09-10 | Toshiba Corp | 半導体記憶装置の評価方法 |
| WO2023155480A1 (zh) * | 2022-02-15 | 2023-08-24 | 华为技术有限公司 | 集成电路及集成电路的测试方法 |
-
2001
- 2001-05-25 JP JP2001157677A patent/JP3603045B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007164839A (ja) * | 2005-12-09 | 2007-06-28 | Toshiba Corp | 不揮発性半導体記憶装置及びその自己テスト方法 |
| JP4686350B2 (ja) * | 2005-12-09 | 2011-05-25 | 株式会社東芝 | 不揮発性半導体記憶装置及びその自己テスト方法 |
| JP2008108326A (ja) * | 2006-10-24 | 2008-05-08 | Toshiba Corp | 記憶装置およびその自己テスト方法 |
| JP2009205413A (ja) * | 2008-02-27 | 2009-09-10 | Toshiba Corp | 半導体記憶装置の評価方法 |
| JP4635061B2 (ja) * | 2008-02-27 | 2011-02-16 | 株式会社東芝 | 半導体記憶装置の評価方法 |
| US7996726B2 (en) | 2008-02-27 | 2011-08-09 | Kabushiki Kaisha Toshiba | Evaluation method and evaluation system for semiconductor storage device |
| WO2023155480A1 (zh) * | 2022-02-15 | 2023-08-24 | 华为技术有限公司 | 集成电路及集成电路的测试方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3603045B2 (ja) | 2004-12-15 |
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