JP2002352587A - Ram for display - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce chip size by restricting the number of RAM cells despite of size of a display panel and the number of VFTs or the like. SOLUTION: A plurality of RAM cells holding display data in a row unit is provided, display data is read out from these RAM cells in a row unit, while they are latched by a latch circuit and outputted to a display panel, display data of the next row is written in the plurality of RAM cells with a row unit, these data are read out in the next cycle and displayed. By repeating the above operation, the number of RAM cells can be restricted independently of size of a display panel and the number of VFTs or the like, and chip size can be reduced. Especially, this device is easy to apply for a circuit of which a period of data-read is long.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、複数のコモン端子
（セグメント端子）を有する液晶表示装置（ＬＣＤ）や
蛍光表示管（ＶＦＴ）に係り、特にＬＣＤやＶＦＴに画
像を表示する際の表示データを保持する表示用ＲＡＭに
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display (LCD) or a fluorescent display (VFT) having a plurality of common terminals (segment terminals), and particularly to display data for displaying an image on an LCD or VFT. And a display RAM that holds the same.

【０００２】[0002]

【従来の技術】図６は従来のドットマトリクスタイプの
表示用ＲＡＭの構成例を示したブロック図である。表示
用ＲＡＭ１は、表示データを保持する複数のＲＡＭセル
１１と、行単位でＲＡＭセル１１から読み出された表示
データをラッチする複数のラッチ１２を有している。各
ＲＡＭセル１１は保持データの読み出し用の制御信号Ｐ
ＲＥＣＯＭ０〜ＰＲＥＣＯＭ１が伝達される制御信号線
１３と、保持データを出力する出力信号線１４に接続さ
れている。これらラッチ１２には、出力信号線１４上の
データをラッチさせる制御信号ＬＰが伝達される制御信
号線１５が接続されている。2. Description of the Related Art FIG. 6 is a block diagram showing a configuration example of a conventional dot matrix type display RAM. The display RAM 1 has a plurality of RAM cells 11 for holding display data and a plurality of latches 12 for latching display data read from the RAM cells 11 in row units. Each RAM cell 11 receives a control signal P for reading stored data.
It is connected to a control signal line 13 to which RECOM0 to PRECOM1 are transmitted and an output signal line 14 for outputting held data. The latch 12 is connected to a control signal line 15 to which a control signal LP for latching data on the output signal line 14 is transmitted.

【０００３】表示用ＲＡＭ１はセグメントバッファ２を
介して表示パネル３に接続されている。表示パネル３は
ＬＣＤで、複数の画素３１がマトリクス状に配置されて
いる。複数の画素３１は行側制御信号線３２と列側制御
信号線３３に接続されている。A display RAM 1 is connected to a display panel 3 via a segment buffer 2. The display panel 3 is an LCD in which a plurality of pixels 31 are arranged in a matrix. The plurality of pixels 31 are connected to a row-side control signal line 32 and a column-side control signal line 33.

【０００４】次に上記従来例の動作について図７のタイ
ミングチャートを参照して説明する。表示パネル３に表
示する表示データはＲＡＭセル１１の保持データとし
て、図示されないＣＰＵの制御によりＲＡＭセル１１に
書き込まれる。Next, the operation of the above conventional example will be described with reference to a timing chart of FIG. Display data to be displayed on the display panel 3 is written to the RAM cell 11 as data held in the RAM cell 11 under the control of a CPU (not shown).

【０００５】図７（Ａ）に示すように、外部からハイレ
ベルの読み出し用の制御信号ＣＯＭ０が制御信号線１３
を通して入力されると、第１行目の各ＲＡＭセル１１の
保持データが読み出され、出力信号線１４を通してラッ
チ１２の入力信号ＤＳ０〜ＤＳ７になる。次に図７
（Ｅ）に示すようにラッチロック信号ＬＰが制御信号線
１５上に出力されると、全てのラッチ１２が入力信号Ｄ
Ｓ０〜ＤＳ７を一斉にラッチする。これにより、ラッチ
１２によりラッチされた１行分の列側（以下セグメント
と記す）制御信号Ｓ０〜Ｓ７がセグメントバッファ２を
介して表示パネル３の列側制御信号線３３上に出力され
る。As shown in FIG. 7A, a high-level read control signal COM0 is externally supplied to a control signal line 13A.
, The data held in each RAM cell 11 in the first row is read out, and becomes the input signals DS0 to DS7 of the latch 12 through the output signal line 14. Next, FIG.
When the latch lock signal LP is output on the control signal line 15 as shown in FIG.
S0 to DS7 are latched simultaneously. As a result, the column-side (hereinafter, referred to as segment) control signals S0 to S7 for one row latched by the latch 12 are output to the column-side control signal lines 33 of the display panel 3 via the segment buffer 2.

【０００６】その後、読み出し用の制御信号ＰＲＥＣＯ
Ｍ０がローレベルになると、このＰＲＥＣＯＭ０が入力
される第１行目のＲＡＭセル１１から保持データが出力
信号線１４上へ出力される動作が停止される。Thereafter, a read control signal PRECO
When M0 goes low, the operation of outputting the held data from the first row of RAM cells 11 to which the PRECOM0 is input onto the output signal line 14 is stopped.

【０００７】一方、この時、表示パネル３の行側（以下
コモンと称する）制御信号ＣＯＭ０が図７（Ｇ）に示す
ようにハイレベルになると、このＣＯＭ０が出力される
行側制御信号線３２に接続された１行分の画素３１に、
前記１行分のセグメント制御信号Ｓ０〜Ｓ７とコモン制
御信号ＣＯＭ０との差が入力されて表示される。On the other hand, at this time, when the row side (hereinafter referred to as common) control signal COM0 of the display panel 3 becomes high level as shown in FIG. 7 (G), the row side control signal line 32 to which this COM0 is outputted. To one row of pixels 31 connected to
The difference between the segment control signals S0 to S7 for one row and the common control signal COM0 is input and displayed.

【０００８】次に、図７（Ｂ）に示すように、読み出し
用の制御信号ＰＲＥＣＯＭ１がハイレベルになると、表
示用ＲＡＭ１のＰＲＥＣＯＭ１が入力される第２行目の
ＲＡＭセル１１の保持データが読み出され、出力信号線
１４を通してラッチ１２の入力信号ＤＳ０〜ＤＳ７にな
る。次に図７（Ｅ）に示すように、ラッチロック信号Ｌ
Ｐが出力されて全てのラッチ１２が入力信号ＤＳ０〜Ｄ
Ｓ７を一斉にラッチする。これにより、ラッチ１２によ
りラッチされた１行分のセグメント制御信号Ｓ０〜Ｓ７
がセグメントバッファ２を介して表示パネル３の列側制
御信号線３３上に出力される。この時、表示パネル３の
コモン制御信号ＣＯＭ１が図７（Ｈ）に示すようにハイ
レベルになると、このＣＯＭ１が入力される１行分の画
素３１に、前記１行分のセグメント制御信号Ｓ０〜Ｓ７
とコモン制御信号ＣＯＭ１との差が入力されて表示され
る。Next, as shown in FIG. 7 (B), when the read control signal PRECOM1 goes high, the data held in the RAM cells 11 in the second row to which the PRECOM1 of the display RAM 1 is input is read. The signal is output and becomes the input signals DS0 to DS7 of the latch 12 through the output signal line 14. Next, as shown in FIG.
P is output and all the latches 12 input signals DS0 to DS
S7 is latched all at once. Thus, the segment control signals S0 to S7 for one row latched by the latch 12
Is output onto the column-side control signal line 33 of the display panel 3 via the segment buffer 2. At this time, when the common control signal COM1 of the display panel 3 goes high as shown in FIG. 7H, the one-row segment control signals S0 to COM1 are applied to the one-row pixels 31 to which the COM1 is input. S7
And a difference between the control signal COM1 and the common control signal COM1 is input and displayed.

【０００９】以下同様で、図７（Ｃ）、（Ｄ）に示すよ
うに、読み出し用制御信号ＰＲＥＣＯＭ２、ＰＲＥＣＯ
Ｍ３が順次ハイレベルになると、表示パネル３のコモン
制御信号ＣＯＭ２、ＣＯＭ３も図７（Ｉ）、（Ｊ）に示
すようにハイレベルになり、これら制御信号ＣＯＭ２、
ＣＯＭ３が入力される画素３１に、第３行、第４行目の
ＲＡＭセル１１の保持データがセグメント制御信号Ｓ０
〜Ｓ７として順次入力され、これら制御信号Ｓ０〜Ｓ７
とコモン制御信号ＣＯＭ２、ＣＯＭ３との差が表示され
る。Similarly, as shown in FIGS. 7C and 7D, read control signals PRECOM2 and PRECO2 are used.
When M3 sequentially goes high, the common control signals COM2 and COM3 of the display panel 3 also go high as shown in FIGS.
In the pixel 31 to which COM3 is input, the data held in the third and fourth rows of the RAM cells 11 is supplied with the segment control signal S0.
To S7, and these control signals S0 to S7
And the difference between the common control signals COM2 and COM3 are displayed.

【００１０】なお、ここでは、説明の便宜上、１フレー
ムの期間に４個のＰＲＥＣＯＭ１、ＰＲＥＣＯＭ２、Ｐ
ＲＥＣＯＭ３、ＰＲＥＣＯＭ４が順番にハイレベルにな
って、表示パネル３に画像を表示する。[0010] Here, for convenience of explanation, four PRECOM1, PRECOM2, PCOM in one frame period are used.
RECOM3 and PRECOM4 sequentially become high level, and an image is displayed on the display panel 3.

【００１１】[0011]

【発明が解決しようとする課題】上記のような従来の表
示用ＲＡＭ１の構成では、ＲＡＭセル１１が表示パネル
３の画素３１に１対１で対応していて、ＲＡＭセル１１
の保持データが対応する表示パネル３の画素３１に表示
される。従って、当然、表示パネル３のサイズ、或いは
ＶＦＴ等の数に比例して表示用ＲＡＭ１のＲＡＭセル
数、即ちトランジスタの数が増加する。それに伴って、
ＰＲＥＣＯＭ１、ＰＲＥＣＯＭ２、…、などの制御信号
も同様に増加するためＬＳＩ上に表示用ＲＡＭ１の占め
る割合が大きくなり、チップサイズが大きくなるという
問題がある。In the above-described configuration of the conventional display RAM 1, the RAM cells 11 correspond to the pixels 31 of the display panel 1 on a one-to-one basis.
Are displayed on the corresponding pixels 31 of the display panel 3. Therefore, naturally, the number of RAM cells of the display RAM 1, that is, the number of transistors increases in proportion to the size of the display panel 3 or the number of VFTs or the like. Along with that,
The control signals such as PRECOM1, PRECOM2,... Also increase, so that the proportion of the display RAM 1 on the LSI increases, and the chip size increases.

【００１２】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、表示パネルのサ
イズやＶＦＴ等の数に拘らず、ＲＡＭセル数を限定し
て、チップサイズを小さくすることができる表示用ＲＡ
Ｍを提供することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems, and has as its object to limit the number of RAM cells and the chip size regardless of the size of the display panel and the number of VFTs and the like. RA for display that can reduce
M.

【００１３】[0013]

【課題を解決するための手段】上記目的を達成するため
に、課題を解決する手段は、１行単位で表示データを保
持する複数のＲＡＭセルと、外部から読み出し用の制御
信号が前記複数のＲＡＭセルに一斉に入力されることに
より、前記各ＲＡＭセルから一斉に読み出される表示デ
ータを１行単位でラッチする複数のラッチ回路と、前記
複数のＲＡＭセルから１行単位の表示データが読み出さ
れて前記複数のラッチ回路にラッチされている期間内
に、次の行の表示データを前記複数のＲＡＭセルに１行
単位で書き込むデータ書き込み機能とを具備する。In order to achieve the above object, a means for solving the problems includes a plurality of RAM cells for holding display data in units of one row and a plurality of control signals for reading from the outside. A plurality of latch circuits for simultaneously inputting display data read from each of the RAM cells in units of one row by simultaneously inputting the data to the RAM cells, and readout of display data in units of one row from the plurality of RAM cells. And a data writing function of writing display data of the next row to the plurality of RAM cells in a unit of row during a period in which the data is latched by the plurality of latch circuits.

【００１４】[0014]

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の表示用ＲＡＭの一
実施形態に係る構成を示したブロック図である。但し、
従来例と同様の部分には同一符号を付して説明する。表
示用ＲＡＭ１は、行単位で表示データを保持する複数の
ＲＡＭセル１１と、これらＲＡＭセル１１の出力信号線
１４に接続され、行単位で表示データをラッチする複数
のラッチ１２を有している。複数のＲＡＭセル１１は制
御信号線１３に接続され、この制御信号線１３は外部の
オア回路４に接続されている。このオア回路４には、読
み出し用制御信号ＰＲＥＣＯＭ０、ＰＲＥＣＯＭ１、Ｐ
ＲＥＣＯＭ２、ＰＲＥＣＯＭ３が入力される。また、ラ
ッチ１２には出力信号線１４上のデータをラッチさせる
ラッチロック信号ＬＰが伝達される制御信号線１５が接
続されている。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration according to an embodiment of the display RAM of the present invention. However,
The same parts as those in the conventional example will be described with the same reference numerals. The display RAM 1 includes a plurality of RAM cells 11 that hold display data in units of rows, and a plurality of latches 12 that are connected to output signal lines 14 of the RAM cells 11 and latch the display data in units of rows. . The plurality of RAM cells 11 are connected to a control signal line 13, which is connected to an external OR circuit 4. The OR circuit 4 includes read control signals PRECOM0, PRECOM1, PCOM
RECOM2 and PRECOM3 are input. The latch 12 is connected to a control signal line 15 to which a latch lock signal LP for latching data on the output signal line 14 is transmitted.

【００１５】表示用ＲＡＭ１はセグメントバッファ２を
介して表示パネル３に接続されている。表示パネル３は
ＬＣＤで、複数の画素３１がマトリクス状に配列されて
いる。複数の画素３１は行側制御信号線３２と列側制御
信号線３３に接続されている。The display RAM 1 is connected to a display panel 3 via a segment buffer 2. The display panel 3 is an LCD in which a plurality of pixels 31 are arranged in a matrix. The plurality of pixels 31 are connected to a row-side control signal line 32 and a column-side control signal line 33.

【００１６】図２は図１に示したＲＡＭセル１１の構成
例を示した回路図である。スイッチ用のトランジスタ２
１、２２の間にインバータ２３、２４で構成された記憶
回路が接続され、この記憶回路の保持データを出力又は
出力停止するスイッチドインバータ２５が接続されてい
る。トランジスタ２１、２２はワードｗｏｒｄ線とビッ
ト線ｂｉｔ，ｂｉｔ（バー）に接続されている。FIG. 2 is a circuit diagram showing a configuration example of the RAM cell 11 shown in FIG. Transistor for switch 2
A storage circuit composed of inverters 23 and 24 is connected between 1 and 22. A switched inverter 25 for outputting or stopping output of data stored in the storage circuit is connected. The transistors 21 and 22 are connected to a word word line and bit lines bit.

【００１７】図３は図１に示した表示用ＲＡＭ１に表示
データを書き込むシステムを示したブロック図である。
表示用ＲＡＭ１は外部のＣＰＵ５により表示データが書
き込まれるようになっている。FIG. 3 is a block diagram showing a system for writing display data to the display RAM 1 shown in FIG.
Display data is written into the display RAM 1 by an external CPU 5.

【００１８】次に本実施形態の動作について説明する。
図３において、ＣＰＵ５は表示用ＲＡＭ１に表示データ
を書き込む時、図４（Ａ）に示すように、表示データＤ
ＡＴＡを表示用ＲＡＭ１に送り、その後、図４（Ｂ）に
示すように、書き込み信号ＷＲを表示用ＲＡＭ１に出力
する。書き込み信号ＷＲからはハイレベル信号ＷＯＲＤ
が派生し、このＷＯＲＤにより図２のトランジスタ２
１、２２がオンになる。その時、ビット線ｂｉｔ，ｂｉ
ｔ（バー）のＣＰＵ５からの表示データＤＡＴＡが記憶
回路のインバータ２１、２２に書き込まれる。これによ
り、図１の表示用ＲＡＭ１の各ＲＡＭセル１１に１行分
の表示データが書き込まれる。Next, the operation of this embodiment will be described.
In FIG. 3, when the CPU 5 writes display data into the display RAM 1, as shown in FIG.
The ATA is sent to the display RAM 1, and then the write signal WR is output to the display RAM 1, as shown in FIG. From the write signal WR, a high level signal WORD
Is derived, and this WORD causes the transistor 2 in FIG.
1, 22 are turned on. At that time, the bit lines bit, bi
The display data DATA from the CPU 5 at t (bar) is written to the inverters 21 and 22 of the storage circuit. Thus, one row of display data is written into each RAM cell 11 of the display RAM 1 of FIG.

【００１９】その後、図５（Ａ）に示すように、読み出
し用の制御信号ＰＲＥＣＯＭ０がハイレベルになると、
この信号がオア回路４、制御信号線１３を通って１行分
のＲＡＭセル１１に入力される。この場合、ハイレベル
の制御信号ＰＲＥＣＯＭ０は、各ＲＡＭセル１１の図２
に示したスイッチドインバータ２５の制御端子に入力さ
れ、このスイッチドインバータ２５を導通させる。Thereafter, as shown in FIG. 5A, when the read control signal PRECOM0 goes high,
This signal is input to one row of RAM cells 11 through the OR circuit 4 and the control signal line 13. In this case, the high-level control signal PRECOM0 is applied to each RAM cell 11 in FIG.
Is input to the control terminal of the switched inverter 25 shown in FIG.

【００２０】これにより、各ＲＡＭセル１１から表示デ
ータが出力信号線１４上に出力され、ラッチ１２の入力
データＤＳ０〜ＤＳ７となる。次に、ラッチロック信号
ＬＰが図５（Ｃ）に示すようにハイレベルになると、入
力データＤＳ０〜ＤＳ７がラッチ１２にラッチされる。
これらラッチ１２によりラッチされた１行分の表示デー
タがセグメント制御信号Ｓ０〜Ｓ７となってセグメント
バッファ２を介して表示パネル３の列側制御信号線３３
上に出力される。その後、読み出し用制御信号ＣＯＭ０
がローレベルになると、制御信号ＣＯＭ０が入力される
第１行目のＲＡＭセル１１のスイッチドインバータ２５
が遮断して、保持データの出力信号線１４上への出力が
停止される。As a result, display data is output from each RAM cell 11 onto the output signal line 14 and becomes input data DS0 to DS7 of the latch 12. Next, when the latch lock signal LP becomes high level as shown in FIG. 5C, the input data DS0 to DS7 are latched by the latch 12.
The display data for one row latched by the latches 12 becomes the segment control signals S0 to S7 and becomes the column-side control signal lines 33 of the display panel 3 via the segment buffer 2.
Output above. Thereafter, the read control signal COM0
Becomes low level, the switched inverter 25 of the RAM cell 11 in the first row to which the control signal COM0 is input.
Is shut off, and the output of the held data on the output signal line 14 is stopped.

【００２１】一方、表示パネル３のコモン制御信号ＣＯ
Ｍ０がハイレベルになると、このＣＯＭ０が入力される
行側制御信号線３２に接続された１行分の画素３１に前
記１行分のセグメント制御信号Ｓ０〜Ｓ７が入力され、
これら制御信号Ｓ０〜Ｓ７とコモン制御信号ＣＯＭ０と
の差が画素３１に入力されて表示される。On the other hand, the common control signal CO of the display panel 3
When M0 becomes high level, the segment control signals S0 to S7 for one row are input to the pixels 31 for one row connected to the row control signal line 32 to which COM0 is input,
The difference between these control signals S0 to S7 and the common control signal COM0 is input to the pixel 31 and displayed.

【００２２】ここで、図５（Ｃ）に示すように上記した
ラッチロック信号ＬＰが制御信号線１５を通してラッチ
１２に出力された後、図５（Ｄ）に示すような許可信号
ＩＮＴが図３のＣＰＵ５に出力される。これを受けたＣ
ＰＵ５は図４（Ａ）に示すように、表示データＤＡＴＡ
を表示用ＲＡＭ１に送くった後、図４（Ｂ）に示すよう
に、書き込み信号ＷＲを表示用ＲＡＭ１に出力して、次
の１行分の表示データを表示用ＲＡＭ１のＲＡＭセル１
１に書き込む。このＣＰＵ５による表示データの書き込
みは図５（Ｄ）に示したＢ期間内に終了する。Here, after the above-mentioned latch lock signal LP is output to the latch 12 through the control signal line 15 as shown in FIG. 5C, an enable signal INT as shown in FIG. Is output to the CPU 5. C who received this
PU5, as shown in FIG. 4A, displays data DATA.
Is sent to the display RAM 1 and then, as shown in FIG. 4B, a write signal WR is output to the display RAM 1 and the next one line of display data is stored in the RAM cell 1 of the display RAM 1.
Write to 1. The writing of the display data by the CPU 5 is completed within the period B shown in FIG.

【００２３】次に図５（Ｂ）に示すように、制御信号Ｐ
ＲＥＣＯＭ１がハイレベルになると、この信号がオア回
路４、制御信号線１３を通って１行分のＲＡＭセル１１
に出力される。この場合、読み出し制御信号ＰＲＥＣＯ
Ｍ１は、各ＲＡＭセル１１の図２に示したスイッチドイ
ンバータ２５の制御端子に入力され、このスイッチドイ
ンバータ２５を導通させる。Next, as shown in FIG. 5B, the control signal P
When RECOM1 goes high, this signal is passed through the OR circuit 4 and the control signal line 13 to the RAM cells 11 in one row.
Is output to In this case, the read control signal PRECO
M1 is input to the control terminal of the switched inverter 25 shown in FIG. 2 of each RAM cell 11 to make the switched inverter 25 conductive.

【００２４】これにより、各ＲＡＭセル１１から先程Ｃ
ＰＵ５により書き込まれた１行分の表示データが出力信
号線１４上に出力され、ラッチ１２の入力データＤＳ０
〜ＤＳ７となる。次に、ラッチロック信号ＬＰが図５
（Ｃ）に示すようにハイレベルになると、入力データＤ
Ｓ０〜ＤＳ７がラッチ１２にラッチされる。これらラッ
チ１２によりラッチされた１行分の表示データは、セグ
メント制御信号Ｓ０〜Ｓ７としてセグメントバッファ２
を介して表示パネル３の列側制御信号線３３上に出力さ
れる。その後、制御信号ＰＲＥＣＯＭ１がローレベルに
なると、ＰＲＥＣＯＭ１が入力されるＲＡＭセル１１の
スイッチドインバータ２５が遮断して保持データの出力
信号線１４上への出力が停止される。As a result, each RAM cell 11 is
The display data for one row written by the PU5 is output onto the output signal line 14, and the input data DS0 of the latch 12 is output.
~ DS7. Next, the latch lock signal LP is
When the level becomes high as shown in FIG.
S0 to DS7 are latched by the latch 12. The display data for one row latched by the latches 12 is used as segment control signals S0 to S7 in the segment buffer 2.
Is output onto the column-side control signal line 33 of the display panel 3 via Thereafter, when the control signal PRECOM1 becomes low level, the switched inverter 25 of the RAM cell 11 to which PRECOM1 is input is shut off, and the output of the held data to the output signal line 14 is stopped.

【００２５】一方、表示パネル３の読み出し用の制御信
号ＣＯＭ１がハイレベルになると、このＣＯＭ１が入力
される行側制御信号線３２に接続された１行分の画素３
１に前記１行分のセグメント制御信号Ｓ０〜Ｓ７が入力
されて、これら制御信号Ｓ０〜Ｓ７とコモン制御信号Ｃ
ＯＭ１との差が画素３１に入力されて表示される。On the other hand, when the read control signal COM1 of the display panel 3 goes high, one row of pixels 3 connected to the row-side control signal line 32 to which this COM1 is input.
1, the segment control signals S0 to S7 for the one row are input to these control signals S0 to S7 and the common control signal C.
The difference from OM1 is input to the pixel 31 and displayed.

【００２６】以下同様で、読み出し用の制御信号ＰＲＥ
ＣＯＭｎがハイレベルの時に出力されるラッチロック信
号ＬＰと次のＰＲＥＣＯＭｎ＋１がハイレベルの時に出
力されるラッチロック信号ＬＰとの間に、表示パネル３
の次の行の画素に表示する表示データがＣＰＵ５によっ
て表示用ＲＡＭ１のＲＡＭセル１１に書き込まれ、その
後、これらＲＡＭセル１１からラッチ１２に次行の表示
データが出力されて、表示パネル３に画像が表示され
る。In the same manner, the read control signal PRE
The display panel 3 is provided between the latch lock signal LP output when COMn is at a high level and the latch lock signal LP output when the next PRECOMn + 1 is at a high level.
The display data to be displayed on the pixels in the next row is written into the RAM cells 11 of the display RAM 1 by the CPU 5, and then the display data of the next row is output from these RAM cells 11 to the latch 12, and the image is displayed on the display panel 3. Is displayed.

【００２７】本実施形態によれば、表示用ＲＡＭ１から
データをリードして表示パネル３に送る期間を利用し、
その期間内に、１行分の表示データを保持するＲＡＭセ
ル１１に、表示パネル３の次の行に表示する表示データ
を書き込むことにより、表示パネル３の画素の行数に拘
りなく、ＲＡＭセル１１は１行分だけ用意すればよく、
表示パネル３のサイズやＶＦＴ等の数に拘らず、ＲＡＭ
セル数を限定して、トランジスタ数及び制御信号を削減
でき、チップサイズを小さくすることができる。According to the present embodiment, a period during which data is read from the display RAM 1 and sent to the display panel 3 is used,
During this period, the display data to be displayed on the next row of the display panel 3 is written into the RAM cell 11 holding the display data for one row, so that the RAM cell 11 can be used regardless of the number of rows of pixels of the display panel 3. 11 only needs to be prepared for one line,
Regardless of the size of the display panel 3 or the number of VFTs, the RAM
By limiting the number of cells, the number of transistors and control signals can be reduced, and the chip size can be reduced.

【００２８】尚、本発明は上記実施形態に限定されるこ
となく、その要旨を逸脱しない範囲において、具体的な
構成、機能、作用、効果において、他の種々の形態によ
っても実施することができる。It should be noted that the present invention is not limited to the above-described embodiment, and may be embodied in various other forms in terms of specific configuration, function, operation, and effect without departing from the gist of the invention. .

【００２９】[0029]

【発明の効果】以上詳細に説明したように、本発明によ
れば、表示パネルのサイズやＶＦＴ等の数に拘らず、Ｒ
ＡＭセル数を限定して、チップサイズを小さくすること
ができる。As described in detail above, according to the present invention, regardless of the size of the display panel and the number of VFTs, etc.
The chip size can be reduced by limiting the number of AM cells.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の表示用ＲＡＭの一実施形態に係る構成
を示したブロック図である。FIG. 1 is a block diagram showing a configuration according to an embodiment of a display RAM of the present invention.

【図２】図１に示したＲＡＭセルの構成例を示した回路
図である。FIG. 2 is a circuit diagram illustrating a configuration example of a RAM cell illustrated in FIG. 1;

【図３】図１に示した表示用ＲＡＭに表示データを書き
込むシステムを示したブロック図である。FIG. 3 is a block diagram showing a system for writing display data to a display RAM shown in FIG. 1;

【図４】図３に示したＣＰＵによる表示用ＲＡＭへのデ
ータの書き込みタイミングを示したタイミングチャート
である。4 is a timing chart showing a timing of writing data to a display RAM by a CPU shown in FIG. 3;

【図５】図１に示した表示用ＲＡＭの動作を示したタイ
ミングチャートである。FIG. 5 is a timing chart showing an operation of the display RAM shown in FIG. 1;

【図６】従来の表示用ＲＡＭの構成例を示したブロック
図である。FIG. 6 is a block diagram showing a configuration example of a conventional display RAM.

【図７】図６に示した表示用ＲＡＭ及び表示パネルの動
作を示したタイミングチャートである。FIG. 7 is a timing chart showing the operation of the display RAM and the display panel shown in FIG.

【符号の説明】[Explanation of symbols]

１ 表示用ＲＡＭ ２ セグメントバッファ ３ 表示パネル ４ オア回路 ５ ＣＰＵ １１ ＲＡＭセル １２ ラッチ １３、１５ 制御信号線 １４ 出力信号線 ２１、２２ トランジスタ ２３、２４ インバータ ２５ スイッチドインバータ ３１ 画素 ３２ 行側制御信号線 ３３ 列側制御信号線 Reference Signs List 1 display RAM 2 segment buffer 3 display panel 4 OR circuit 5 CPU 11 RAM cell 12 latch 13, 15 control signal line 14 output signal line 21, 22 transistor 23, 24 inverter 25 switched inverter 31 pixel 32 row side control signal line 33 column side control signal line

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐々木 敏郎 神奈川県川崎市幸区堀川町580番地 東芝 エルエスアイシステムサポート株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ37 KA28 KB35 KB52 5C006 AF03 AF04 AF42 BB12 BF01 BF04 BF26 EB05 FA44 5C080 AA08 AA10 BB05 DD22 DD25 FF10 GG12 JJ02 JJ03 JJ04 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Toshiro Sasaki 580 Horikawa-cho, Saiwai-ku, Kawasaki-shi, Kanagawa F-term in Toshiba LSI System Support Co., Ltd. BF04 BF26 EB05 FA44 5C080 AA08 AA10 BB05 DD22 DD25 FF10 GG12 JJ02 JJ03 JJ04

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 １行単位で表示データを保持する複数の
ＲＡＭセルと、 外部から読み出し用の制御信号が前記複数のＲＡＭセル
に一斉に入力されることにより、前記各ＲＡＭセルから
一斉に読み出される表示データを１行単位でラッチする
複数のラッチ回路と、 前記複数のＲＡＭセルから１行単位の表示データが読み
出されて前記複数のラッチ回路にラッチされている期間
内に、次の行の表示データを前記複数のＲＡＭセルに１
行単位で書き込むデータ書き込み機能と、 を具備することを特徴とする表示用ＲＡＭ。1. A plurality of RAM cells holding display data in units of one row and a control signal for reading from the outside being simultaneously input to the plurality of RAM cells, thereby simultaneously reading out from the respective RAM cells. A plurality of latch circuits for latching display data to be read one row at a time, and a next row during a period in which display data of one row is read from the plurality of RAM cells and latched by the plurality of latch circuits. Display data is stored in the plurality of RAM cells.
A display RAM, comprising: a data writing function for writing data in units of rows. 【請求項２】 前記表示用ＲＡＭから表示データを供給
する表示装置の表示画素行に対応した複数の読み出し用
の制御信号ＰＲＥＣＯＭ０〜ＰＲＥＣＯＭｎを入力する
オア回路を設け、 前記オア回路の論理和出力を前記複数のＲＡＭセルに入
力して、保持されている表示データを１行単位で一斉に
読み出すことを特徴とする請求項１に記載の表示用ＲＡ
Ｍ。2. An OR circuit for inputting a plurality of read control signals PRECOM0 to PRECOMn corresponding to a display pixel row of a display device for supplying display data from the display RAM, wherein an OR output of the OR circuit is provided. 2. The display RA according to claim 1, wherein the display data is input to the plurality of RAM cells and the held display data is simultaneously read out in units of one row.
M. 【請求項３】 前記オア回路と、前記複数のＲＡＭセル
と、前記複数のラッチ回路は１チップ化され、且つ前記
データ書き込み機能は外部のＣＰＵをその主要な構成要
素とすることを特徴とする請求項２に記載の表示用ＲＡ
Ｍ。3. The method according to claim 1, wherein the OR circuit, the plurality of RAM cells, and the plurality of latch circuits are integrated into one chip, and the data write function uses an external CPU as its main component. The RA for display according to claim 2.
M. 【請求項４】 前記複数のラッチ回路によりラッチされ
た１行単位の表示データはセグメント制御信号となっ
て、液晶表示回路または蛍光表示管に供給されることを
特徴とする請求項１乃至３いずれかに記載の表示用ＲＡ
Ｍ。4. The display data of one row unit latched by the plurality of latch circuits is supplied as a segment control signal to a liquid crystal display circuit or a fluorescent display tube. RA for display described in crab
M.