JP3338259B2 - Liquid crystal display - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は液晶表示装置、特に
アクティブマトリックス型の液晶表示装置に関する。The present invention relates to a liquid crystal display device, and more particularly to an active matrix type liquid crystal display device.
【０００２】[0002]
【従来の技術】液晶表示装置は薄型、軽量で、低電圧駆
動が可能で、更にカラー化も容易である等の特徴を有
し、近年、パーソナルコンピュータ、ワープロなどの表
示装置として利用されている。中でも各画素毎に、スイ
ッチング素子として薄膜トランジスタ（ＴＦＴ）を設け
た所謂アクティブマトリックス型の液晶表示装置は、多
画素にしてもコントラスト、レスポンス等の劣化がな
く、更に、中間調表示も可能であることから、フルカラ
ーテレビやＯＡ用の表示装置として最適な方式とされて
いる。2. Description of the Related Art Liquid crystal display devices are characterized by being thin, lightweight, capable of being driven at a low voltage, and being easily colored, and have recently been used as display devices for personal computers and word processors. . Above all, a so-called active matrix type liquid crystal display device in which a thin film transistor (TFT) is provided as a switching element for each pixel has no deterioration in contrast, response, and the like even in the case of a large number of pixels, and is capable of halftone display. Therefore, it is the most suitable system as a display device for a full-color television or an OA.
【０００３】アクティブマトリックス型の液晶表示装置
は、２枚の平面ガラス基板（アレイ基板及び対向基板）
と、これら基板間に挟まれた液晶層とからなる構造を有
する。一方のガラス基板、即ち、対向基板上には、各画
素に対応したカラーフィルター配列と、透明電極（対向
電極）とが配設される。アレイ基板には、マトリックス
状に配列された透明電極からなる画素電極と、各画素電
極にそのソース電極が接続されたＴＦＴとが配設され
る。ＴＦＴのゲート電極は、Ｘ方向に設けられたアドレ
ス線に接続され、ドレイン電極はアドレス線と直角方向
に設けられた信号線に接続される。An active matrix type liquid crystal display device has two flat glass substrates (an array substrate and a counter substrate).
And a liquid crystal layer sandwiched between these substrates. On one glass substrate, that is, on a counter substrate, a color filter array corresponding to each pixel and a transparent electrode (counter electrode) are provided. The array substrate is provided with pixel electrodes composed of transparent electrodes arranged in a matrix and TFTs each having a source electrode connected to each pixel electrode. The gate electrode of the TFT is connected to an address line provided in the X direction, and the drain electrode is connected to a signal line provided in a direction perpendicular to the address line.
【０００４】このように構成された液晶表示装置では、
所定のタイミングでアドレス線、信号線に夫々アドレス
信号、データ信号を印加することにより、各画素電極に
表示に対応した電圧を選択的に印加することができる。
液晶層の配向は、即ち、光透過率は、対向電極と画素電
極との電位差で制御でき、これにより任意の表示が可能
となる。詳細はＴ．Ｐ．Ｂｒｏｄｙらの文献（IEEE Tra
ns. on Electron. Devices. Vol. ED-20, Nov., 1973,
pp. 995-1001) に述べられている。In the liquid crystal display device configured as described above,
By applying an address signal and a data signal to the address line and the signal line at a predetermined timing, a voltage corresponding to display can be selectively applied to each pixel electrode.
The orientation of the liquid crystal layer, that is, the light transmittance, can be controlled by the potential difference between the counter electrode and the pixel electrode, thereby enabling an arbitrary display. See T.A. P. Brody et al. (IEEE Tra
ns. on Electron. Devices. Vol. ED-20, Nov., 1973,
pp. 995-1001).
【０００５】液晶表示装置には透過型と反射型との２種
類があり、共に、液晶パネルと各画素に表示電圧を印加
する駆動回路とから構成される。透過型液晶表示装置
は、液晶パネルの背面にバックライトを設置することに
より所望の画面輝度を得ている。液晶表示装置の消費電
力は駆動回路及びバックライトの電力で決まる。特に、
携帯用の用途では電池駆動による長時間動作が望まれて
おり、低消費電力型の液晶表示装置が必須である。画面
サイズが対角１０インチ程度以下の液晶表示装置では、
バックライト効率や画素の開口率などの向上により、バ
ックライト電力の割合が低下し、駆動回路の消費電力が
全体の１／３程度以上となってきている。また、反射型
の液晶表示装置では、駆動回路の電力が全てとなる。更
に、近年では画像の多階調化により、駆動回路の消費電
力も増大してきている。There are two types of liquid crystal display devices, a transmission type and a reflection type, each of which is composed of a liquid crystal panel and a drive circuit for applying a display voltage to each pixel. The transmissive liquid crystal display device obtains a desired screen luminance by installing a backlight on the back of the liquid crystal panel. The power consumption of the liquid crystal display device is determined by the power of the driving circuit and the backlight. In particular,
For portable use, long-term operation by battery driving is desired, and a low power consumption type liquid crystal display device is essential. In a liquid crystal display device having a screen size of about 10 inches diagonally or less,
Due to improvements in backlight efficiency, pixel aperture ratio, and the like, the ratio of backlight power has been reduced, and the power consumption of the driving circuit has become about one third or more of the whole. In a reflection type liquid crystal display device, the power of the driving circuit is all. Further, in recent years, the power consumption of the driving circuit has been increased due to the increase in the number of gradations of the image.
【０００６】[0006]
【発明が解決しようとする課題】駆動回路の消費電力の
観点で、従来の液晶表示装置の動作を考察すると、コン
トロール回路（図１の符号１０参照）には、表示される
映像に関係なく常に映像信号が入力され、液晶表示装置
内の各駆動回路が動作している。この場合、駆動回路の
大部分はＣＭＯＳで構成されるため、静的な消費電力は
少ないものの、データ量が増大する大画面且つ高精細の
ディスプレイでは、動的な消費電力が増え、駆動回路の
消費電力を増大させる原因となる。Considering the operation of a conventional liquid crystal display device from the viewpoint of power consumption of a driving circuit, a control circuit (see reference numeral 10 in FIG. 1) always has a control circuit (see reference numeral 10 in FIG. 1) regardless of a displayed image. The video signal is input, and each drive circuit in the liquid crystal display device operates. In this case, since most of the driving circuit is constituted by CMOS, static power consumption is small, but in a large-screen and high-definition display in which data amount increases, dynamic power consumption increases, and This causes an increase in power consumption.
【０００７】例えば、一秒間あたりの表示される映像に
対応する全データ量は、ストライプ配列のカラーＶＧＡ
の場合、６０［Ｈｚ］＊６４０＊３［画素］＊４８０
［画素］＊８［ビット］＝４００［Ｍビット］となり、
カラーＳＸＧＡの場合、６０＊１２８０＊３＊１０２４
＊８＝１６００［Ｍビット］となり、これらのディスプ
レイでは膨大なデータ処理を行うことになる。このデー
タ処理に費やされる消費電力は、液晶表示装置の消費電
力を増大させ、特に携帯用機器への高精細液晶表示装置
の適用を阻害する要因となる。従って、本発明の目的
は、液晶表示装置において、画質を損なうことなく駆動
回路の消費電力を低減することにある。For example, the total amount of data corresponding to an image displayed per second is represented by a color VGA in a stripe arrangement.
In the case of, 60 [Hz] * 640 * 3 [pixel] * 480
[Pixel] * 8 [bits] = 400 [M bits],
60 * 1280 * 3 * 1024 for color SXGA
* 8 = 1600 [M bits], and these displays perform enormous data processing. The power consumption consumed for the data processing increases the power consumption of the liquid crystal display device, and particularly hinders the application of the high definition liquid crystal display device to portable equipment. Therefore, an object of the present invention is to reduce the power consumption of a driving circuit in a liquid crystal display device without deteriorating image quality.
【０００８】[0008]
【課題を解決するための手段】本発明の骨子は、表示さ
れる映像データの相関性を考慮し、信号線駆動回路にお
けるデータ処理量を低減し、駆動回路の消費電力を低減
することにある。即ち、上記の目的を達成するために、
本発明の液晶表示装置は、次のいずれかの方法により、
信号線駆動回路でのデータ処理量を低減する。The gist of the present invention is to reduce the amount of data processing in a signal line driving circuit and the power consumption of the driving circuit in consideration of the correlation of displayed video data. . That is, in order to achieve the above object,
The liquid crystal display device of the present invention is provided by any of the following methods:
A data processing amount in a signal line driver circuit is reduced.
【０００９】本発明の第１の視点は、マトリックス状に
配列された互いに電気的に独立な複数の画素電極と、前
記画素電極と対向する対向電極と、前記画素電極と対向
電極間に配設された液晶層と、ディジタル化された表示
信号により前記画素電極に表示電圧を一定の周期で同期
して転送するための周辺回路と、を具備する液晶表示装
置において、転送周期間の前記表示信号の相関性を検知
する手段と、後発の表示信号内の相関するデータの転送
を停止する手段と、転送が停止されたデータを先発の表
示信号のデータに基づいて復調する手段と、を更に具備
することを特徴とする。According to a first aspect of the present invention, there are provided a plurality of electrically independent pixel electrodes arranged in a matrix, a counter electrode facing the pixel electrode, and a plurality of pixel electrodes disposed between the pixel electrode and the counter electrode. A liquid crystal layer, and a peripheral circuit for synchronously transferring a display voltage to the pixel electrode at a constant cycle by a digitized display signal, wherein the display signal during a transfer cycle is provided. Further comprising: means for detecting the correlation of the following, means for stopping the transfer of correlated data in the subsequent display signal, and means for demodulating the data whose transfer has been stopped based on the data of the preceding display signal. It is characterized by doing.
【００１０】本発明の第２の視点は、格子状に配設され
た複数の信号線と複数のアドレス線との交点に対応し
て、マトリックス状に配列された互いに電気的に独立な
複数の画素電極と、前記画素電極と対向する対向電極
と、前記画素電極と対向電極間に配設された液晶層と、
前記アドレス線信号と同期して、ディジタル化された表
示信号により前記信号線に表示電圧を転送するための周
辺回路と、を具備する液晶表示装置において、前記周辺
回路の信号線駆動回路が、ラインメモリと、複数のｎビ
ットのシフトレジスタと、を具備することと、前記液晶
表示装置が、前記ｎビットのシフトレジスタの中で第ｍ
番目のアドレス線に対応する表示データと第（ｍ−１）
番目の表示データとを比較し、前記第ｍ番目の表示デー
タが前記第（ｍ−１）番目の表示データと同一である
時、前記第ｍ番目の表示データの転送を停止し、前記ラ
インメモリに格納された第（ｍ−１）番目のアドレス線
に対応する表示データを前記信号線に出力する手段を具
備することと、を特徴とする。According to a second aspect of the present invention, a plurality of electrically independent plural lines arranged in a matrix corresponding to intersections of a plurality of signal lines and a plurality of address lines arranged in a lattice. A pixel electrode, a counter electrode facing the pixel electrode, a liquid crystal layer disposed between the pixel electrode and the counter electrode,
A peripheral circuit for transferring a display voltage to the signal line by a digitized display signal in synchronization with the address line signal, wherein a signal line driving circuit of the peripheral circuit comprises Comprising a memory and a plurality of n-bit shift registers; and wherein the liquid crystal display device has an m-th shift register among the n-bit shift registers.
The display data corresponding to the address line and the (m-1) th
When the m-th display data is the same as the (m-1) -th display data, the transfer of the m-th display data is stopped, And a means for outputting display data corresponding to the (m-1) th address line stored in the data line to the signal line.
【００１１】本発明の第３の視点は、格子状に配設され
た複数の信号線と複数のアドレス線との交点に対応し
て、マトリックス状に配列された互いに電気的に独立な
複数の画素電極と、前記画素電極と対向する対向電極
と、前記画素電極と対向電極間に配設された液晶層と、
前記アドレス線信号と同期して、ディジタル化された表
示信号により前記信号線に表示電圧を転送するための周
辺回路と、を具備する液晶表示装置において、前記周辺
回路の信号線駆動回路が、複数のｎビットのシフトレジ
スタを具備することと、前記液晶表示装置が、前記ｎビ
ットのシフトレジスタの中で第ｍ番目のアドレス線に対
応する表示データと第（ｍ−１）番目の表示データとを
比較し、前記第ｍ番目データを、前記第（ｍ−１）番目
の表示データと論理値が一致するビットと一致しないビ
ットとに夫々対応したディジタル信号からなる論理デー
タに変換して転送する手段と、前記ｎビットのシフトレ
ジスタに転送された前記論理データを複調する手段とを
具備することと、を特徴とする。A third viewpoint of the present invention is that a plurality of electrically independent plural lines arranged in a matrix corresponding to intersections of a plurality of signal lines and a plurality of address lines arranged in a lattice. A pixel electrode, a counter electrode facing the pixel electrode, a liquid crystal layer disposed between the pixel electrode and the counter electrode,
A peripheral circuit for transferring a display voltage to the signal line by a digitized display signal in synchronization with the address line signal, wherein the peripheral circuit has a plurality of signal line driving circuits. The n-bit shift register, and the liquid crystal display device is configured such that the display data corresponding to the m-th address line and the (m-1) -th display data in the n-bit shift register And converts the m-th data into logical data consisting of digital signals corresponding to the (m-1) -th display data and the bit whose logical value matches the bit which does not match, and transfers the data. Means, and means for duplicating the logical data transferred to the n-bit shift register.
【００１２】本発明の第４の視点は、第１乃至３の視点
のいずれかに係る液晶表示装置において、前記周辺回路
が、各画素の表示電圧に対応するディジタル信号を格納
する手段と、前記ディジタル信号とは別に各画素のデー
タの書換を判別する論理信号を前記信号線駆動回路に転
送する手段と、を更に具備し、前記論理信号が書換の状
態の時にのみ、前記画素電極に前記ディジタル信号が転
送されることを特徴とする。According to a fourth aspect of the present invention, in the liquid crystal display device according to any one of the first to third aspects, the peripheral circuit stores a digital signal corresponding to a display voltage of each pixel; Means for transferring, to the signal line drive circuit, a logic signal for determining rewriting of data of each pixel separately from a digital signal, wherein the digital signal is applied to the pixel electrode only when the logic signal is in a rewriting state. The signal is transferred.
【００１３】本発明の第５の視点は、第４の視点に係る
液晶表示装置において、全画素に対応した前記表示信号
を格納する画像メモリと、前記画像メモリのデータをフ
ィールド毎に前記信号線駆動回路に転送する手段と、を
更に具備し、前記画像メモリが、表示信号とは別に表示
データの状態が最新フィールドで書き換えられたかを判
定するデータ判定ビットを各画素毎に有することと、前
記データ判定ビットにより、書換に対応する画素データ
のみが前記信号線駆動回路へ転送されるのと同時に、こ
の書換ビットも同時に転送されることを特徴とする。According to a fifth aspect of the present invention, in the liquid crystal display device according to the fourth aspect, an image memory for storing the display signals corresponding to all pixels, and the data of the image memory are stored in the signal line for each field. Means for transferring to a drive circuit, wherein the image memory has a data determination bit for each pixel to determine whether the state of the display data has been rewritten in the latest field separately from the display signal, Only the pixel data corresponding to the rewriting is transferred to the signal line drive circuit by the data determination bit, and the rewriting bit is also transferred at the same time.
【００１４】本発明の第６の視点は、第５の視点に係る
液晶表示装置において、前記画像メモリが前記周辺回路
とは別に配設されることを特徴とする。本発明の駆動回
路を用いた液晶表示装置では、駆動回路の消費電力の低
減を実現できる。一般的に、表示画像は隣接する画素間
では強い相関性があり、更にコンピュータ用のディスプ
レイに表示される画像はほとんどが静止画である。According to a sixth aspect of the present invention, in the liquid crystal display device according to the fifth aspect, the image memory is provided separately from the peripheral circuit. In a liquid crystal display device using the driving circuit of the present invention, reduction in power consumption of the driving circuit can be realized. Generally, a display image has a strong correlation between adjacent pixels, and most of the images displayed on a computer display are still images.
【００１５】本発明の第１及び第２の視点によれば、隣
接する走査線間の表示データが全く同一か、あるいは一
部が同一の場合、信号線駆動回路内に設けたラインメモ
リの表示データをそのまま次の走査線に対応した画素の
データとして用いることができる。従って、駆動回路内
でも特に消費電力が高いコントロール回路から信号線回
路へのデータ転送と信号線駆動回路内のシフトレジスタ
の動作が削減できる。According to the first and second aspects of the present invention, when display data between adjacent scanning lines is completely identical or partially identical, the display of a line memory provided in a signal line driving circuit is performed. The data can be used as it is as data of a pixel corresponding to the next scanning line. Therefore, the data transfer from the control circuit which consumes particularly high power to the signal line circuit and the operation of the shift register in the signal line drive circuit can be reduced even in the drive circuit.
【００１６】また、本発明の第３及び第４の視点によれ
ば、隣接する走査線間の表示データの一部のみが異なる
場合に、このデータのみを信号線駆動回路内で処理する
ため、データ処理量の大幅な削減が実現でき、動的なＣ
ＭＯＳ回路の消費電力を大きく低減できる。According to the third and fourth aspects of the present invention, when only a part of display data between adjacent scanning lines is different, only this data is processed in the signal line driving circuit. A large reduction in data processing volume can be realized, and dynamic C
The power consumption of the MOS circuit can be greatly reduced.
【００１７】更に、本発明の第５及び第６の視点によれ
ば、表示データが新規に書替えられた任意画素のデータ
ーのみを処理すればよいため、大幅な消費電力の削減が
実現できる。本発明に係る駆動回路構成は、特にグラフ
ィック表示が多いＯＡ用の表示装置において多大な効果
を発揮する。Further, according to the fifth and sixth aspects of the present invention, since only the data of an arbitrary pixel whose display data has been newly rewritten has to be processed, a significant reduction in power consumption can be realized. The drive circuit configuration according to the present invention exerts a great effect particularly in a display device for OA having many graphic displays.
【００１８】[0018]
【発明の実施の形態】図１は以下に述べる本発明の実施
の形態に共通する液晶表示装置の概要を示す。液晶パネ
ル１はＴＦＴ−ＬＣＤ型をなし、即ちマトリックス状に
配置された複数の画素の夫々の画素電極５に薄膜トラン
ジスタ（ＴＦＴ）４が付設される。ＴＦＴ４のゲート電
極は、Ｘ方向に設けられたアドレス線即ちゲート線３に
接続される。ＴＦＴ４のソース電極は画素電極５に接続
され、ドレイン電極はゲート線３と直交するデータ線即
ち信号線２に接続される。信号線２（Ｓ１、…）に印加
された表示信号は、走査線駆動回路（ＩＣ）６で発生さ
れ且つゲート線３（Ｙ１、…）に印加された選択パルス
で導通状態となったＴＦＴ４を介して画素電極５に加え
られ、液晶層を駆動する。FIG. 1 shows an outline of a liquid crystal display device common to the following embodiments of the present invention. The liquid crystal panel 1 is of a TFT-LCD type, that is, a thin film transistor (TFT) 4 is attached to each pixel electrode 5 of a plurality of pixels arranged in a matrix. The gate electrode of the TFT 4 is connected to an address line provided in the X direction, that is, the gate line 3. The source electrode of the TFT 4 is connected to the pixel electrode 5, and the drain electrode is connected to a data line orthogonal to the gate line 3, that is, the signal line 2. The display signal applied to the signal line 2 (S1,...) Is generated by the scanning line drive circuit (IC) 6 and is turned on by the TFT 4 which is turned on by the selection pulse applied to the gate line 3 (Y1,. Applied to the pixel electrode 5 to drive the liquid crystal layer.
【００１９】表示信号電圧の発生過程において、液晶表
示装置に入力されたディジタルデータＤｉ０〜Ｄｉｊ
は、コントロール回路（ＩＣ）１０により、液晶パネル
１の信号線２に対応した配列に並び変えられ、夫々信号
Ｄａ０〜Ｄａｋ、Ｄｂ０〜Ｄｂｋに変換される。表示信
号Ｄａ０〜Ｄａｋ、Ｄｂ０〜Ｄｂｋは、バスライン１３
ａ、１３ｂを介して、信号線駆動回路（ＩＣ）１５ａ、
１５ｂのシフトレジスタ７ａ、７ｂに入力され、１走査
線分の表示信号がシフトレジスタ７ａ、７ｂ内に配置さ
れる。In the process of generating the display signal voltage, the digital data Di0 to Dij input to the liquid crystal display device
Are rearranged by the control circuit (IC) 10 into an array corresponding to the signal lines 2 of the liquid crystal panel 1, and are converted into signals Da0 to Dak and Db0 to Dbk, respectively. The display signals Da0 to Dak and Db0 to Dbk are
a, a signal line driving circuit (IC) 15a,
The display signals input to the 15b shift registers 7a and 7b and corresponding to one scanning line are arranged in the shift registers 7a and 7b.
【００２０】信号線駆動回路１５ａ、１５ｂにおいて、
表示信号はラッチ回路８ａ、８ｂに取り込まれ、更に、
これらを表示信号電圧に変換するＤＡコンバータ９ａ、
９ｂへ入力される。信号線２に出力される表示信号電圧
において、各出力Ｏａ１、Ｏａ２、…、Ｏｂ１、Ｏｂ
２、…に対して、０〜ｋの（ｋ＋１）ビットのデータが
入力される。表示信号電圧は、走査線駆動回路６からの
パルス信号で選択されたゲート線３上のＴＦＴを介し
て、画素電極に印加される。In the signal line driving circuits 15a and 15b,
The display signal is taken into the latch circuits 8a and 8b.
A DA converter 9a for converting these into a display signal voltage,
9b. In the display signal voltage output to the signal line 2, each output Oa1, Oa2, ..., Ob1, Ob
2,..., 0-k (k + 1) -bit data are input. The display signal voltage is applied to the pixel electrode via the TFT on the gate line 3 selected by the pulse signal from the scanning line driving circuit 6.
【００２１】図２は本発明の第１の実施の形態に係る液
晶表示装置の特徴部分を示す。図２図示の機構は、図１
図示のコントロール回路（ＩＣ）１０に包含されるもの
である。ここで、入力データＤｉ０〜Ｄｉｊは、データ
再配列回路２０において、各信号線駆動回路１５ａ、１
５ｂに対する表示データとして再配列される。再配列さ
れた表示データは、先ず、第１シフトレジスタ２１へ転
送される。続いて、次の走査線に対応した表示データは
第２シフトレジスタ２２に入力される。即ち、各走査線
に対応した表示データは、走査線ごとに第１及び第２シ
フトレジスタ２１、２２へ交互に転送される。FIG. 2 shows a characteristic portion of the liquid crystal display device according to the first embodiment of the present invention. The mechanism shown in FIG.
It is included in the illustrated control circuit (IC) 10. Here, the input data Di0 to Dij are supplied to the signal rearrangement circuit 20 by the respective signal line drive circuits 15a,
Rearranged as display data for 5b. The rearranged display data is first transferred to the first shift register 21. Subsequently, the display data corresponding to the next scanning line is input to the second shift register 22. That is, the display data corresponding to each scanning line is alternately transferred to the first and second shift registers 21 and 22 for each scanning line.
【００２２】ここで、例えば、第１シフトレジスタ２１
のｍ番目の走査線に対応した表示データと第２シフトレ
ジスタ２２の（ｍ＋１）番目の走査線に対応した表示デ
ータとが、コンパレータ２３で比較される。全表示デー
タが一致した場合、コンパレータ２３の出力ＣＯが、一
致信号として例えば“Ｌ”となる。逆に、少なくともあ
る一部の表示データが一致していない場合、コンパレー
タ２３の出力ＣＯが、不一致信号として例えば“Ｈ”と
なる。Here, for example, the first shift register 21
The display data corresponding to the m-th scanning line of the second shift register 22 and the display data corresponding to the (m + 1) -th scanning line of the second shift register 22 are compared by the comparator 23. When all the display data match, the output CO of the comparator 23 becomes, for example, “L” as a match signal. Conversely, when at least some of the display data do not match, the output CO of the comparator 23 becomes, for example, “H” as a mismatch signal.
【００２３】不一致の場合、更に次の（ｍ＋２）番目の
走査線の表示データが第１シフトレジスタ２１に転送さ
れるのと同期して、第２シフトレジスタ２２の（ｍ＋
１）番目の走査線に対応した表示データがゲート２６を
介してラインバッファ２９ａ、２９ｂへ転送される。次
に、表示データは、表示信号Ｄａ０〜Ｄａｋ、Ｄｂ０〜
Ｄｂｋとして、バスライン１３ａ、１３ｂを介してライ
ンバッファ２９ａ、２９ｂから信号線駆動回路１５ａ、
１５ｂへ転送され、従来と同様な動作により表示信号を
信号線２に発生させる。In the case of a mismatch, the display data of the next (m + 2) th scanning line is transferred to the first shift register 21 in synchronism with (m + 2) of the second shift register 22.
1) Display data corresponding to the first scanning line is transferred to the line buffers 29a and 29b via the gate 26. Next, the display data includes the display signals Da0 to Dak, Db0 to Db0.
Dbk from the line buffers 29a and 29b via the bus lines 13a and 13b to the signal line driving circuit 15a,
15b, and a display signal is generated on the signal line 2 by the same operation as in the related art.
【００２４】ゲート２７は、バスライン１３ａ、１３ｂ
から信号を受け取る信号線駆動回路１５ａ、１５ｂに全
く信号が転送されない時に、信号線駆動回路１５ａ、１
５ｂを駆動するクロック信号の転送も止めるためのもの
である。The gate 27 is connected to the bus lines 13a, 13b
When no signals are transferred to the signal line driving circuits 15a and 15b that receive signals from the
This is also for stopping the transfer of the clock signal for driving 5b.
【００２５】ゲート２８は、信号線駆動回路１５ａ、１
５ｂへのクロックΦａを制御する回路で、コンパレータ
の出力が不一致の時、クロックΦａを出力する。ゲート
２７は、ゲート２８を制御する回路であり、コンパレー
タの出力が不一致の時、ゲート２８からクロックが発生
するようにする。なお、ゲート２７に入力２７1 ２７2
…２７k が示されるが、これは、大画面高精細ＬＣＤに
おいて、信号線駆動回路１５ａ、１５ｂが複数個並列に
設けられている場合であって、シフトレジスタ２１、２
２及びコンパレータ２３が複数個設けられ、一致、不一
致の出力ＣＯが（ｋ＋１）個発生する場合に対応したも
のである。この場合、入力２７0 〜２７k のいずれか１
つでも不一致の場合に、ゲート２８からクロックが発生
するようになっている。なお、低電力駆動という考えで
は、ゲート２８も（ｋ＋１）個設け、各ゲートを独立に
駆動してもよい。The gate 28 is connected to the signal line driving circuits 15a, 1
5b is a circuit for controlling the clock Φa, and outputs the clock Φa when the output of the comparator does not match. The gate 27 is a circuit for controlling the gate 28, and when the output of the comparator does not match, a clock is generated from the gate 28. The input 27 1 27 2 is input to the gate 27.
.. 27k are shown in the case where a plurality of signal line driving circuits 15a and 15b are provided in parallel in a large-screen high-definition LCD.
2 and a plurality of comparators 23 are provided to cope with the case where (k + 1) coincident and non-coincidence outputs CO are generated. In this case, any one of the inputs 27 0 to 27 k
If any one of them does not match, a clock is generated from the gate 28. In view of low-power driving, (k + 1) gates 28 may be provided and each gate may be driven independently.
【００２６】なお、コンパレータ２３の出力ＣＯが一致
の場合、ゲート２６、２８は閉じて、表示データの転送
は行われない。通常、信号線駆動回路１５ａ、１５ｂは
プリント基板上に配置される。また、配線の容量や信号
速度が速いためラインバッファ２９ａ、２９ｂの出力イ
ンピーダンスは低く設定される。このため、ラインバッ
ファ回路の消費電力はかなりの割合となる。従って、ラ
インバッファから転送される高速信号の転送量を低減す
ることにより、コントロール回路１０の消費電力を大幅
に低減することが可能となる。本実施の形態において
は、新たな表示データと１走査線前の表示データとが一
致する場合、新たな表示データは転送されず、信号線駆
動回路のラッチ回路８ａ、８ｂにラッチされていた１走
査線前の表示データがそのまま用いられる。When the outputs CO of the comparator 23 match, the gates 26 and 28 are closed, and the display data is not transferred. Usually, the signal line driving circuits 15a and 15b are arranged on a printed circuit board. Further, the output impedances of the line buffers 29a and 29b are set low because the wiring capacity and the signal speed are high. Therefore, the power consumption of the line buffer circuit becomes a considerable ratio. Therefore, the power consumption of the control circuit 10 can be significantly reduced by reducing the transfer amount of the high-speed signal transferred from the line buffer. In the present embodiment, when the new display data matches the display data one scanning line before, the new display data is not transferred, but is latched by the latch circuits 8a and 8b of the signal line driving circuit. The display data before the scanning line is used as it is.
【００２７】なお、この場合ラインＬ１、Ｌ２には、表
示データの一致、不一致に対応する“Ｈ”または“Ｌ”
の信号が準備され、この信号は信号線駆動回路のラッチ
回路８ａ、８ｂに転送される。表示データが一致する場
合であって、駆動回路をＣＭＯＳ回路で構成している場
合は、ラインバッファ２９ａ、２９ｂや、信号線駆動回
路のシフトレジスタ７ａ、７ｂの状態変化がないため、
殆ど電力は消費されない。また、コントロール回路１０
において第１及び第２シフトレジスタ２１、２２が新た
に必要となる。しかし、これらを同一チップ内に形成し
ておけば、負荷容量も回路内のＭＯＳトランジスタだけ
であるため非常に小さく、これによる電力はバッファ２
９ａ、２９ｂよりもはるかに小さくできる。In this case, the lines L1 and L2 have "H" or "L" corresponding to the match or mismatch of the display data.
Is prepared, and this signal is transferred to the latch circuits 8a and 8b of the signal line driving circuit. In the case where the display data match and the driving circuit is formed of a CMOS circuit, there is no change in the state of the line buffers 29a and 29b and the shift registers 7a and 7b of the signal line driving circuit.
Almost no power is consumed. The control circuit 10
, The first and second shift registers 21 and 22 are newly required. However, if these are formed in the same chip, the load capacitance is very small because only the MOS transistors in the circuit are used, and the power due to this is reduced by the buffer 2.
It can be much smaller than 9a, 29b.
【００２８】図３（ａ）は本発明の第２の実施の形態に
係る液晶表示装置の特徴部分を示す。図３（ａ）図示の
機構は、図１図示のコントロール回路（ＩＣ）１０の入
力側に配置されるものである。第２の実施の形態は、新
たなデータと１走査線前のデータとを比較するという点
において、第１の実施の形態と共通する。FIG. 3A shows a characteristic portion of a liquid crystal display device according to a second embodiment of the present invention. The mechanism shown in FIG. 3A is arranged on the input side of the control circuit (IC) 10 shown in FIG. The second embodiment is common to the first embodiment in that new data is compared with data one scan line before.
【００２９】ＣＰＵ３０ａから転送されてくる入力デー
タは、フレームメモリ３０ｂに格納されると同時に、コ
ントロール回路１０に向けて転送される。本実施の形態
では液晶表示装置に転送する表示データの量を削減する
ために、フレームメモリとデータ転送バッファ３９との
間に、第１の実施の形態で用いた走査線ごとのデータ比
較回路と転送制御回路とが配設される。具体的にはフレ
ームメモリ３０ｂから出力されるデータＤｉｏ´、Ｄｉ
１´、…がシフトレジスタ３１、３２及びコンパレータ
３３により比較処理される。The input data transferred from the CPU 30a is stored in the frame memory 30b and transferred to the control circuit 10 at the same time. In this embodiment, in order to reduce the amount of display data to be transferred to the liquid crystal display device, a data comparison circuit for each scanning line used in the first embodiment is provided between the frame memory and the data transfer buffer 39. A transfer control circuit is provided. Specifically, data Dio 'and Di output from the frame memory 30b
Are compared by the shift registers 31 and 32 and the comparator 33.
【００３０】新たなデータと１走査線前のデータとが一
致するデータビットＤｉｊ´に対応したビットでは、新
たなデータはコントロール回路１０に転送されない。従
って、データ転送バッファ３９からは、転送量が削減さ
れたデータＤｉｏ０〜Ｄｉｊが出力される。また、走査
線出力が１ライン前のデータと同じであることを信号線
駆動回路１５ａ、１５ｂに知らせるため、データ一致信
号Ｃｉｏ〜Ｃｉｊも同時に出力する。これにより、液晶
表示装置の本体側において正しい信号処理と画像処理が
実現できる。The new data is not transferred to the control circuit 10 for the bit corresponding to the data bit Dij 'in which the new data matches the data one scanning line before. Therefore, the data transfer buffer 39 outputs data Dio0-Dij whose transfer amount has been reduced. Further, in order to notify the signal line driving circuits 15a and 15b that the output of the scanning line is the same as the data of the previous line, the data coincidence signals Cio to Cij are output at the same time. Thereby, correct signal processing and image processing can be realized on the main body side of the liquid crystal display device.
【００３１】第２の実施の形態では、液晶表示装置の本
体側に特別なシフトレジスタを設ける必要がないため、
最も効率的に全体の消費電力を低減できる。また、デー
タ一致信号Ｃｉｏ〜Ｃｉｊは、出力バスラインに重畳し
て表示装置側に転送することができる。図３（ｂ）はそ
の態様を示し、ここで、表示データ転送時間Ｔａ内に表
示データを転送し、ブランキング時間Ｔｂ内に一致信号
Ｃｉｊを転送する。これにより、次続のデータが新規デ
ータか、１走査線前のデータと同じであるかを液晶表示
装置の本体側に知らせることができる。In the second embodiment, there is no need to provide a special shift register on the main body side of the liquid crystal display device.
The total power consumption can be reduced most efficiently. The data match signals Cio to Cij can be transferred to the display device while being superimposed on the output bus line. FIG. 3B shows this mode, in which the display data is transferred within the display data transfer time Ta, and the coincidence signal Cij is transferred within the blanking time Tb. As a result, it is possible to notify the main body of the liquid crystal display device whether the next data is new data or the same as the data one scanning line before.
【００３２】図４は図３図示の第２の実施の形態に係る
液晶表示装置の本体側の概略を示す。ここで、入力表示
信データＤｉｏ０〜Ｄｉｊが信号線駆動回路（ＩＣ）１
５ａ、１５ｂに供給される場合が示される。例えば、入
力データＤｉ０はシフトレジスタ５１に入力され、例え
ば、１ビットごとに信号線駆動回路１５ａ、１５ｂに振
り分けられる（図４中のＤａ０、Ｄｂ０）。FIG. 4 schematically shows the main body of the liquid crystal display device according to the second embodiment shown in FIG. Here, the input display signal data Dio0-Dij are stored in the signal line drive circuit (IC) 1
5a and 15b are shown. For example, the input data Di0 is input to the shift register 51, and is distributed, for example, to the signal line driving circuits 15a and 15b for each bit (Da0 and Db0 in FIG. 4).
【００３３】もし、新たなデータと１走査線前のデータ
とが同じで一致信号Ｃｉ０が“Ｈ”となった場合、シフ
トレジスタ５１へのクロック５２が停止されシフトレジ
スタ５１が動作を停止する。同時に、信号線駆動回路の
ラインメモリ（ラッチ回路８ａ、８ｂ）に格納されてい
たデータがそのまま有効に用いられる。逆に、新たなデ
ータと１走査線前のデータとが不一致の場合は、上述の
データの振り分け動作が行われる。If the new data and the data one scan line before are the same and the coincidence signal Ci0 becomes "H", the clock 52 to the shift register 51 is stopped and the shift register 51 stops operating. At the same time, the data stored in the line memories (latch circuits 8a and 8b) of the signal line driving circuit is effectively used as it is. Conversely, when the new data does not match the data one scan line before, the above-described data distribution operation is performed.
【００３４】なお、回路５４は信号線駆動回路１５ａ、
１５ｂへのクロックΦｏを制御するものである。全デー
タＣｉ０〜Ｃｉｋが全て一致する場合、信号線駆動回路
１５ａ、１５ｂのシフトレジスタは動作する必要がない
ので、回路５４はクロックΦａ、Φｂの転送を停止す
る。The circuit 54 includes a signal line driving circuit 15a,
The clock Φo to the terminal 15b is controlled. When all the data Ci0 to Cik match, the shift registers of the signal line driving circuits 15a and 15b do not need to operate, and the circuit 54 stops transferring the clocks φa and φb.
【００３５】図５（ａ）は本発明の第３の実施の形態に
係る液晶表示装置の特徴部分を示す。図５（ａ）図示の
機構は、図１図示のコントロール回路（ＩＣ）１０に包
含されるものである。ここで、データＤｉｌは、先ず、
第１シフトレジスタ６１へ転送される。続いて、次の走
査線に対応した表示データは第２シフトレジスタ６２に
転送される。更に、次の走査線に対応した表示データは
再び第１シフトレジスタ６１へ転送される。FIG. 5A shows a characteristic portion of a liquid crystal display device according to a third embodiment of the present invention. The mechanism shown in FIG. 5A is included in the control circuit (IC) 10 shown in FIG. Here, the data Dil firstly
The data is transferred to the first shift register 61. Subsequently, the display data corresponding to the next scanning line is transferred to the second shift register 62. Further, the display data corresponding to the next scanning line is transferred to the first shift register 61 again.
【００３６】第１及び第２シフトレジスタ６１、６２内
の表示データの比較に基づき、第３シフトレジスタ６３
において、図５（ｂ）図示の新しいデータ列Ｚが作成さ
れる。ここで使用される変換論理は次式により規定され
る。Based on the comparison of the display data in the first and second shift registers 61 and 62, the third shift register 63
5, a new data string Z shown in FIG. 5B is created. The conversion logic used here is defined by the following equation.
【００３７】 Ｚ＝Ｄｉ−１，１（Ｙｊ−１）＊Ｄｉ，１（Ｙｊ） ＋Ｄｉ−１，１（Ｙｊ）＊Ｄｉ，１（Ｙｊ−１） …（１） データ列Ｚは、新たなデータと１走査線前のデータとで
状態が異なるビットについて、状態が異なることを
“１”で示す論理データ列である。即ち、本実施の形態
は、１走査線前のデータから状態が変化したビットのみ
抽出することにより、以降のデータ処理量を低減するこ
とを特徴とする。この点に関し、第２及び第３の実施の
形態においては、新たなデータと１走査線前のデータと
が部分的に同一であっても、新たなデータの全てがその
まま転送されることとなる。Z = Di−1,1 (Yj−1) * Di, 1 (Yj) + Di−1,1 (Yj) * Di, 1 (Yj−1) (1) The data string Z is a new one. This is a logical data string that indicates "1" to indicate that the state is different for bits having different states between the data and the data one scanning line before. That is, the present embodiment is characterized in that only the bit whose state has changed from the data one scanning line before is extracted, thereby reducing the amount of data processing thereafter. In this regard, in the second and third embodiments, even if the new data and the data one scanning line before are partially identical, all of the new data is transferred as it is. .
【００３８】図６は、図５（ｂ）図示の如く作成された
論理データ列の復調を信号線駆動回路１５ａ、１５ｂで
実現する態様を示す。ここで、シフトレジスタ７１は図
１のシフトレジスタ７ａ（または７ｂ）に対応し、ライ
ンメモリ７２、変換回路７３は図１のラッチ回路８ａ
（または８ｂ）に対応する。データ列Ｚは、信号線駆動
回路のシフトレジスタ７１に入力され、更にラインメモ
リ７２内の１走査線前のデータと共に変換回路７３に転
送される。変換回路７３では、（１）式とは逆のデータ
変換が行われ、変換されたデータＷｉ１が信号電圧発生
回路へ転送されると同時に、ラインメモリ７２に格納さ
れる。FIG. 6 shows a mode in which demodulation of the logical data string created as shown in FIG. 5B is realized by the signal line driving circuits 15a and 15b. Here, the shift register 71 corresponds to the shift register 7a (or 7b) in FIG. 1, and the line memory 72 and the conversion circuit 73 correspond to the latch circuit 8a in FIG.
(Or 8b). The data string Z is input to the shift register 71 of the signal line driving circuit, and further transferred to the conversion circuit 73 together with the data of the previous scanning line in the line memory 72. In the conversion circuit 73, data conversion reverse to the expression (1) is performed, and the converted data Wi1 is transferred to the signal voltage generation circuit and stored in the line memory 72 at the same time.
【００３９】第３の実施の形態に係る駆動回路はＯＡ用
画像データを考慮した時、特に低電力効果を発揮する。
次に、図７及び図８を参照して、本発明の第４及び第５
の実施の形態を説明する。第４及び第５の実施の形態
は、液晶パネルにおいて、各画素が何らかのメモリ機能
を有するか、任意画素へ選択的にデータを書き込む機能
を有する場合に適用することができる。The drive circuit according to the third embodiment exhibits a particularly low power effect when OA image data is considered.
Next, referring to FIGS. 7 and 8, the fourth and fifth embodiments of the present invention will be described.
An embodiment will be described. The fourth and fifth embodiments can be applied to a case where each pixel has a certain memory function or a function of selectively writing data to an arbitrary pixel in a liquid crystal panel.
【００４０】図７は本発明の第４の実施の形態に係る液
晶表示装置の特徴部分を示す図である。図７において、
各画素には２個のＴＦＴ８１、８２が配設され、第１の
ＴＦＴ８１には書き込み可否の信号Ｇｉｊが入力され
る。ここで、書き込み可、即ちＧｉｊ＝“Ｈ”の信号が
ＴＦＴ８１を介して、信号電圧書き込み用のＴＦＴ８２
のゲート電極に書き込まれると、ＴＦＴ８２がオン状態
となる。この状態において、ＤＡコンバータ８３（図１
図示のＤＡコンバータ９ａ、９ｂに対応）からの表示電
圧Ｖｏｉｊが画素電極５ｉｊに書き込み可能となる。表
示電圧Ｖｏｉｊが画素電極に有効に書き込まれるのは、
走査線Ｙｉのゲート電圧が選択状態で且つ、書き込み信
号Ｇｉｊが選択状態の時のみである。Ｇｉｊが非選択の
時は、表示電圧Ｖｏｉｊは何であっても、画素電極５ｉ
ｊに影響はない。FIG. 7 is a view showing a characteristic portion of a liquid crystal display device according to a fourth embodiment of the present invention. In FIG.
Each pixel is provided with two TFTs 81 and 82, and the first TFT 81 receives a write enable / disable signal Gij. Here, a write enable signal, that is, a signal of Gij = “H” is supplied via the TFT 81 to the TFT 82 for writing a signal voltage.
Is written to the gate electrode, the TFT 82 is turned on. In this state, the DA converter 83 (FIG. 1)
The display voltage Voij from the DA converters 9a and 9b shown in the drawing) can be written to the pixel electrode 5ij. The display voltage Voij is effectively written to the pixel electrode because:
This is only when the gate voltage of the scanning line Yi is in the selected state and the write signal Gij is in the selected state. When Gij is not selected, whatever the display voltage Voij is, the pixel electrode 5i
j is not affected.
【００４１】第４の実施の形態の表示信号処理回路に
は、フレームメモリが必要となる。フレームメモリには
全画素の表示データと共に、全フレームデータからデー
タの更新があったかどうかを判定するための書替え選択
信号Ｇｉｊも同時に格納される。ＣＰＵなどから、フレ
ームメモリへのデータ更新があった場合、この選択信号
Ｇｉｊは例えば“Ｈ”に設定される。フレームメモリデ
ータは、走査線ごとに逐次照合され、Ｇｉｊが“Ｈ”と
なる走査線では画像データが信号線駆動回路へ転送され
る。この際Ｇｉｊが“Ｌ”となっている画素データは例
えば全て“Ｌ”とされ、シフトレジスタなどで消費され
る消費電力が抑制される。The display signal processing circuit according to the fourth embodiment requires a frame memory. In the frame memory, the rewrite selection signal Gij for determining whether or not data has been updated from all the frame data is stored together with the display data of all the pixels. When data is updated from the CPU or the like to the frame memory, the selection signal Gij is set to, for example, “H”. The frame memory data is sequentially collated for each scanning line, and the image data is transferred to the signal line driving circuit on the scanning line in which Gij is “H”. At this time, the pixel data whose Gij is "L" are all set to "L", for example, and the power consumption consumed by the shift register or the like is suppressed.
【００４２】また、第４の実施の形態において、上述の
第１乃至第３の実施の形態のいずれかに従い信号線駆動
回路へ表示データを転送すると、更に低電力化が計るこ
とが可能となる。In the fourth embodiment, when display data is transferred to the signal line driving circuit according to any of the first to third embodiments, further reduction in power consumption can be achieved. .
【００４３】図８は本発明の第５の実施の形態に係る液
晶表示装置の特徴部分を示す図である。液晶パネル１は
メモリ機能を有し、且つ各画素は白か黒の２つの表示状
態を取るようになっている。本実施の形態においては、
各画素に入力される表示信号は“Ｈ”または“Ｌ”の２
値である。この表示信号は、ＴＦＴ９４を介してフリッ
プフロップ（ＦＦ）９５へ入力される。入力データが
“Ｈ”の時、ＦＦ９５の出力は反転する（即ちデータが
書替えられる。）。入力データが“Ｌ”の時、ＦＦ９５
の出力は変化せず、前の状態が保持される。ＴＦＴ９
６、９７はＣＭＯＳのバッファ回路であり、液晶層９８
を駆動するための回路である。FIG. 8 is a diagram showing a characteristic portion of a liquid crystal display according to a fifth embodiment of the present invention. The liquid crystal panel 1 has a memory function, and each pixel takes two display states of white and black. In the present embodiment,
The display signal input to each pixel is “H” or “L”.
Value. This display signal is input to the flip-flop (FF) 95 via the TFT 94. When the input data is “H”, the output of the FF 95 is inverted (that is, the data is rewritten). When the input data is "L", FF95
Does not change and the previous state is maintained. TFT9
Reference numerals 6 and 97 denote CMOS buffer circuits.
Is a circuit for driving.
【００４４】第５の実施の形態においては、フレームメ
モリ９１が使用され、表示信号が新規に書き込まれた画
素に対応するデータが、図５（ｂ）図示のデータ変換を
受けた状態で格納される。即ち、フレームメモリＧｉｊ
において、Ｇｉｊ＝“Ｈ”の画素のみ、表示データが更
新される。フレームメモリ内のデータはコントロール回
路９２を介して走査線ごとに信号線駆動回路９３ａ、９
３ｂに転送され、液晶パネルの信号線に印加される。こ
こで、信号線駆動回路９３ａ、９３ｂに転送されるデー
タは、書替えが行われたビットのみ“Ｈ”で、他は全て
“Ｌ”となっている。このためデータの書替え量が少な
いＯＡ用の場合は、データの変化によるシフトレジスタ
の消費電力を最小限に抑えることが可能となる。In the fifth embodiment, a frame memory 91 is used, and data corresponding to a pixel to which a display signal is newly written is stored in a state where the data is converted as shown in FIG. You. That is, the frame memory Gij
, The display data is updated only for the pixel of Gij = “H”. Data in the frame memory is transferred to the signal line driving circuits 93a and 93 for each scanning line via the control circuit 92.
3b and applied to the signal lines of the liquid crystal panel. Here, in the data transferred to the signal line driving circuits 93a and 93b, only the rewritten bits are "H" and all others are "L". Therefore, in the case of OA for which the data rewrite amount is small, it is possible to minimize the power consumption of the shift register due to data change.
【００４５】[0045]
【発明の効果】本発明によれば、表示信号としてディジ
タル信号を用いた表示装置において、画像データが隣接
画素間で相関性を有することを利用して、駆動回路で処
理するデータ量を低減することできる。従って、液晶表
示装置、特にＯＡ用の表示装置の駆動回路の消費電力の
大半を占める動的電力を大幅に低減することができる。According to the present invention, in a display device using a digital signal as a display signal, the amount of data processed by a driving circuit is reduced by utilizing the fact that image data has correlation between adjacent pixels. I can do it. Therefore, it is possible to greatly reduce the dynamic power which accounts for most of the power consumption of the driving circuit of the liquid crystal display device, particularly the display device for OA.
【図１】液晶表示装置の概要を示すブロック図。FIG. 1 is a block diagram illustrating an outline of a liquid crystal display device.
【図２】本発明の第１の実施の形態に係る液晶表示装置
の特徴部分を示す図。FIG. 2 is a diagram showing a characteristic portion of the liquid crystal display device according to the first embodiment of the present invention.
【図３】本発明の第２の実施の形態に係る液晶表示装置
の特徴部分を示す図。FIG. 3 is a diagram showing a characteristic portion of a liquid crystal display device according to a second embodiment of the present invention.
【図４】本発明の第２の実施の形態に係る液晶表示装置
の本体側の概略を示す図。FIG. 4 is a diagram schematically showing a main body side of a liquid crystal display device according to a second embodiment of the present invention.
【図５】本発明の第３の実施の形態に係る液晶表示装置
の特徴部分及び論理データ列を示す図。FIG. 5 is a diagram showing a characteristic portion and a logical data string of a liquid crystal display device according to a third embodiment of the present invention.
【図６】本発明の第３の実施の形態に係る論理データ列
の復調を信号線駆動回路で実現する態様を示す図。FIG. 6 is a diagram showing a mode in which demodulation of a logical data sequence according to a third embodiment of the present invention is realized by a signal line driving circuit.
【図７】本発明の第４の実施の形態に係る液晶表示装置
の特徴部分を示す図。FIG. 7 is a diagram showing a characteristic portion of a liquid crystal display device according to a fourth embodiment of the present invention.
【図８】本発明の第５の実施の形態に係る液晶表示装置
の特徴部分を示す図。FIG. 8 is a diagram showing a characteristic portion of a liquid crystal display device according to a fifth embodiment of the present invention.
１…液晶パネル、２…信号線、３…ゲート線、４…ＴＦ
Ｔ、５…画素電極、６…走査線駆動回路、７ａ、７ｂ…
シフトレジスタ、８ａ、８ｂ…ラッチ回路（ラインメモ
リ）、９ａ、９ｂ…ＤＡコンバータ、１０…コントロー
ル回路、２１、２２…シフトレジスタ、２３…コンパレ
ータ、２９ａ、２９ｂ…ラインバッファ、３０ａ…ＣＰ
Ｕ、３０ｂ…ビデオメモリ（フレームメモリ）、３１、
３２…シフトレジスタ、６１、６２、６３…シフトレジ
スタ、７１…シフトレジスタ、７２…ラインメモリ、７
３…データ復調回路。1. Liquid crystal panel 2. Signal line 3. Gate line 4. TF
T, 5 ... pixel electrode, 6: scanning line drive circuit, 7a, 7b ...
Shift register, 8a, 8b latch circuit (line memory), 9a, 9b DA converter, 10 control circuit, 21, 22 shift register, 23 comparator, 29a, 29b line buffer, 30a CP
U, 30b ... video memory (frame memory), 31,
32 shift register, 61, 62, 63 shift register, 71 shift register, 72 line memory, 7
3. Data demodulation circuit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/133 520 G02F 1/133 550 G09G 3/36 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G02F 1/133 520 G02F 1/133 550 G09G 3/36
Claims (3)
アドレス線との交点に対応して、マトリックス状に配列
された互いに電気的に独立な複数の画素電極と、前記画
素電極と対向する対向電極と、前記画素電極と対向電極
間に配設された液晶層と、前記アドレス線信号と同期し
て、ディジタル化された表示信号により前記信号線に表
示電圧を転送するための周辺回路と、を具備する液晶表
示装置において、 前記周辺回路の信号線駆動回路が、複数のｎビットのシ
フトレジスタを具備することと、前記液晶表示装置が、
前記ｎビットのシフトレジスタの中で第ｍ番目のアドレ
ス線に対応する表示データと第（ｍ−１）番目の表示デ
ータとを比較し、前記第ｍ番目データを、前記第（ｍ−
１）番目の表示データと論理値が一致するビットと一致
しないビットとに夫々対応したディジタル信号からなる
論理データに変換して転送する手段と、前記ｎビットの
シフトレジスタに転送された前記論理データを複調する
手段とを具備することと、特徴とする液晶表示装置。A plurality of pixel electrodes arranged in a matrix corresponding to intersections of a plurality of signal lines and a plurality of address lines arranged in a grid, and electrically independent of each other; And a liquid crystal layer disposed between the pixel electrode and the counter electrode, and for transferring a display voltage to the signal line by a digitized display signal in synchronization with the address line signal. And a peripheral circuit, wherein the signal line driver circuit of the peripheral circuit includes a plurality of n-bit shift registers, and the liquid crystal display device includes:
The display data corresponding to the m-th address line in the n-bit shift register is compared with the (m-1) -th display data, and the m-th data is compared with the (m-th) display data.
1) means for converting the display data into logical data consisting of digital signals corresponding to bits whose logical values match and bits which do not match, and transferring the logical data, and the logical data transferred to the n-bit shift register A liquid crystal display device comprising:
するディジタル信号を格納する手段と、前記ディジタル
信号とは別に各画素のデータの書換を判別する論理信号
を前記信号線駆動回路に転送する手段と、を更に具備
し、前記論理信号が書換の状態の時にのみ、前記画素電
極に前記ディジタル信号から復調された表示信号電圧が
転送されることを特徴とする請求項１に記載の液晶表示
装置。2. The signal processing circuit according to claim 1, wherein the peripheral circuit stores a digital signal corresponding to a display voltage of each pixel, and a logic signal for determining rewriting of data of each pixel separately from the digital signal to the signal line driving circuit. means for transferring further comprises the said logic signal only when the state of rewriting, as claimed in claim 1, the display signal voltage is demodulated from the digital signal to the pixel electrode, characterized in that it is transferred Liquid crystal display.
画像メモリと、前記画像メモリのデータをフィールド毎
に前記信号線駆動回路に転送する手段と、を更に具備
し、前記画像メモリが、表示信号とは別に表示データの
状態が最新フィールドで書き換えられたかを判定するデ
ータ判定ビットを各画素毎に有することと、前記データ
判定ビットにより、書換に対応する画素データのみが前
記信号線駆動回路へ転送されるのと同時に、この書換ビ
ットも同時に転送されることを特徴とする請求項２に記
載の液晶表示装置。3. An image memory for storing the display signals corresponding to all pixels, and means for transferring data of the image memory to the signal line driving circuit for each field, wherein the image memory comprises: In addition to the display signal, each pixel has a data judgment bit for judging whether the state of the display data has been rewritten in the latest field, and only the pixel data corresponding to the rewriting is determined by the data judgment bit. 3. The liquid crystal display device according to claim 2 , wherein the rewrite bit is transferred at the same time when the rewrite bit is transferred.
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