JP2002343953A - 半導体装置および光電変換装置 - Google Patents
半導体装置および光電変換装置Info
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Abstract
(57)【要約】
【課題】 ゲート配線１０１と信号配線１０２とで形成
する容量の低減とゲート配線１０１、信号配線１０２の
各配線抵抗の低減を同時に実現する。 【解決手段】 薄膜電界効果トランジスタ（ＴＦＴ）２
０２を有する半導体装置において、ＴＦＴ２０２に駆動
電位を印加するためのゲート配線１０１とＴＦＴ２０２
の出力を読み出すための信号配線１０２とが離間して重
なる重なり部における各配線の少なくとも１方の配線幅
を、重なり部以外の領域における配線幅よりも狭く形成
する。
する容量の低減とゲート配線１０１、信号配線１０２の
各配線抵抗の低減を同時に実現する。 【解決手段】 薄膜電界効果トランジスタ（ＴＦＴ）２
０２を有する半導体装置において、ＴＦＴ２０２に駆動
電位を印加するためのゲート配線１０１とＴＦＴ２０２
の出力を読み出すための信号配線１０２とが離間して重
なる重なり部における各配線の少なくとも１方の配線幅
を、重なり部以外の領域における配線幅よりも狭く形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、スキャナー、Ｘ線
撮像装置や液晶ディスプレイなどの半導体装置および光
電変換装置に関する。
撮像装置や液晶ディスプレイなどの半導体装置および光
電変換装置に関する。
【０００２】
【従来の技術】近年、水素化アモルファスシリコン（ａ
−Ｓｉ）に代表される半導体材料を用いて、スキャナ
ー、デジタル複写機やＸ線撮像装置などの読みとり素子
あるいは液晶ディスプレイなどの表示素子を、スイッチ
のためのＴＦＴ（薄膜電界効果トランジスタ）と組み合
わせて、大面積の基板に１次元状または２次元状に形成
する半導体装置が実用化されている。
−Ｓｉ）に代表される半導体材料を用いて、スキャナ
ー、デジタル複写機やＸ線撮像装置などの読みとり素子
あるいは液晶ディスプレイなどの表示素子を、スイッチ
のためのＴＦＴ（薄膜電界効果トランジスタ）と組み合
わせて、大面積の基板に１次元状または２次元状に形成
する半導体装置が実用化されている。
【０００３】従来、この種の半導体装置に代表される光
電変換装置は、光電変換素子としてＰＩＮ型フォトダイ
オード、スイッチ素子としてＴＦＴにより構成されてい
るのが一般的であるが、ａ−Ｓｉを用いることにより光
電変換素子の光電変換半導体層とＴＦＴとを同時に形成
できることから、光電変換素子としてＭＩＳ型フォトダ
イオードを用いたものも実用化されている。
電変換装置は、光電変換素子としてＰＩＮ型フォトダイ
オード、スイッチ素子としてＴＦＴにより構成されてい
るのが一般的であるが、ａ−Ｓｉを用いることにより光
電変換素子の光電変換半導体層とＴＦＴとを同時に形成
できることから、光電変換素子としてＭＩＳ型フォトダ
イオードを用いたものも実用化されている。
【０００４】図４は、複数のＴＦＴと複数の光電変換素
子とを有する光電変換装置（液晶ディスプレイでは光電
変換素子部が表示容量部となる）の基本的な等価回路図
である。同図において、Ｔ11〜ＴmnはＴＦＴ、Ｃ11〜Ｃ
mnは光電変換素子を示す。
子とを有する光電変換装置（液晶ディスプレイでは光電
変換素子部が表示容量部となる）の基本的な等価回路図
である。同図において、Ｔ11〜ＴmnはＴＦＴ、Ｃ11〜Ｃ
mnは光電変換素子を示す。
【０００５】ＴＦＴは、各行毎に共通のゲート配線１０
１に接続されており、各ゲート配線１０１はＴＦＴのＯ
Ｎ／ＯＦＦを制御するためのゲートドライバー１０４に
接続されている。また、ＴＦＴは各列毎に共通の信号配
線１０２に接続されており、各信号配線１０２はアンプ
ＩＣ１０５に接続されている。光電変換素子は、各列毎
に共通の駆動配線１０３に接続されており、駆動配線１
０３は共通電極ドライバー１０６に接続されている。
１に接続されており、各ゲート配線１０１はＴＦＴのＯ
Ｎ／ＯＦＦを制御するためのゲートドライバー１０４に
接続されている。また、ＴＦＴは各列毎に共通の信号配
線１０２に接続されており、各信号配線１０２はアンプ
ＩＣ１０５に接続されている。光電変換素子は、各列毎
に共通の駆動配線１０３に接続されており、駆動配線１
０３は共通電極ドライバー１０６に接続されている。
【０００６】図５は光電変換装置の１画素領域における
模式的平面図である。図５において、２０１は光電変換
素子部、２０２はＴＦＴ部を示す。また、１０１はゲー
ト配線、１０２は信号配線、１０３は駆動配線を示す。
各々の配線幅は各箇所で均一である。
模式的平面図である。図５において、２０１は光電変換
素子部、２０２はＴＦＴ部を示す。また、１０１はゲー
ト配線、１０２は信号配線、１０３は駆動配線を示す。
各々の配線幅は各箇所で均一である。
【０００７】信号配線１０２とゲート配線１０１との配
線交差部における配線重なり部と、ＴＦＴ部２０２にお
ける信号配線１０２とゲート配線１０１との配線重なり
部とに容量が形成される。光電変換装置において信号線
出力は光電変換素子部２０１で形成される容量Ｃ１と、
信号配線１０２とゲート配線１０１との重なり部に形成
される容量を加えた容量Ｃ２との２つの容量で決定され
る。
線交差部における配線重なり部と、ＴＦＴ部２０２にお
ける信号配線１０２とゲート配線１０１との配線重なり
部とに容量が形成される。光電変換装置において信号線
出力は光電変換素子部２０１で形成される容量Ｃ１と、
信号配線１０２とゲート配線１０１との重なり部に形成
される容量を加えた容量Ｃ２との２つの容量で決定され
る。
【０００８】すなわち、入射光により光電変換素子部２
０１に発生、蓄積した電荷は、ＴＦＴ部２０２により容
量Ｃ１および容量Ｃ２に分配され、その信号線の電位を
アンプＩＣ１０５により読み出すことで画像情報として
いる。
０１に発生、蓄積した電荷は、ＴＦＴ部２０２により容
量Ｃ１および容量Ｃ２に分配され、その信号線の電位を
アンプＩＣ１０５により読み出すことで画像情報として
いる。
【０００９】
【発明が解決しようとする課題】しかしながら、上記し
た従来例では、ゲート配線と信号配線の配線抵抗とこれ
らの配線で形成される容量とは、配線幅を広げれば配線
抵抗は低減されるが容量は増大し、逆に、配線幅を狭ま
れば容量は低減できるが配線抵抗は増大するというトレ
ードオフの関係にあった。
た従来例では、ゲート配線と信号配線の配線抵抗とこれ
らの配線で形成される容量とは、配線幅を広げれば配線
抵抗は低減されるが容量は増大し、逆に、配線幅を狭ま
れば容量は低減できるが配線抵抗は増大するというトレ
ードオフの関係にあった。
【００１０】ゲート配線の配線抵抗が大きいとＴＦＴ駆
動ためのゲート電位を伝達するスピードが遅延し、信号
配線の配線抵抗が大きいとＴＦＴから出力される信号電
位の出力が遅延していた。
動ためのゲート電位を伝達するスピードが遅延し、信号
配線の配線抵抗が大きいとＴＦＴから出力される信号電
位の出力が遅延していた。
【００１１】また、ゲート配線と信号配線との重なり部
における容量Ｃ２が大きくなるとその出力が低下した
り、ノイズが増加するといった問題があった。
における容量Ｃ２が大きくなるとその出力が低下した
り、ノイズが増加するといった問題があった。
【００１２】また、液晶ディスプレイにおいてはこれら
の抵抗の増大や容量の増大が、駆動スピードを低下させ
たりノイズを増加させていた。
の抵抗の増大や容量の増大が、駆動スピードを低下させ
たりノイズを増加させていた。
【００１３】また、放射線撮像装置においては、出力感
度は人体に照射する放射線量（被爆量）に大きく関係す
るため問題となっており、出力感度の低下を引き起こす
容量Ｃ２を低減することが望まれていた。
度は人体に照射する放射線量（被爆量）に大きく関係す
るため問題となっており、出力感度の低下を引き起こす
容量Ｃ２を低減することが望まれていた。
【００１４】本発明は上記の点に鑑みてなされたもので
あり、ゲート配線と信号配線とで形成する容量の低減と
ゲート配線、信号配線の各配線抵抗の低減を同時に実現
できる半導体装置および光電変換装置を提供することを
目的とする。
あり、ゲート配線と信号配線とで形成する容量の低減と
ゲート配線、信号配線の各配線抵抗の低減を同時に実現
できる半導体装置および光電変換装置を提供することを
目的とする。
【００１５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明にかかる半導体装置は、薄膜電界効果トラ
ンジスタ（ＴＦＴ）を有する半導体装置において、前記
ＴＦＴに駆動電位を印加するためのゲート配線と前記Ｔ
ＦＴの出力を読み出すための信号配線とが離間して重な
る重なり部における前記各配線の少なくとも１方の配線
幅が、前記重なり部以外の領域における前記配線幅より
も狭く形成されることを特徴とする。
めに、本発明にかかる半導体装置は、薄膜電界効果トラ
ンジスタ（ＴＦＴ）を有する半導体装置において、前記
ＴＦＴに駆動電位を印加するためのゲート配線と前記Ｔ
ＦＴの出力を読み出すための信号配線とが離間して重な
る重なり部における前記各配線の少なくとも１方の配線
幅が、前記重なり部以外の領域における前記配線幅より
も狭く形成されることを特徴とする。
【００１６】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態について詳細に説明する。
の実施形態について詳細に説明する。
【００１７】（実施形態１）図１は本発明の第１実施形
態の模式的平面図である。１０１はゲート配線、１０２
は信号配線、１０３は駆動配線、２０１は光電変換素子
部、２０２はＴＦＴ部である。また、ａは信号配線１０
２との配線交差部とＴＦＴ部以外の領域におけるゲート
配線１０１の配線幅、ｂは配線交差部でのゲート配線１
０１の配線幅、ｃはＴＦＴ部２０２におけるゲート配線
１０１の配線幅、ｄは配線交差部以外の領域での信号配
線１０２の配線幅、ｅは配線交差部における信号配線１
０２の配線幅、ｆはＴＦＴ部における信号配線１０２の
配線幅である。ゲート配線幅ａと信号配線ｄとは、従来
例と同様である。
態の模式的平面図である。１０１はゲート配線、１０２
は信号配線、１０３は駆動配線、２０１は光電変換素子
部、２０２はＴＦＴ部である。また、ａは信号配線１０
２との配線交差部とＴＦＴ部以外の領域におけるゲート
配線１０１の配線幅、ｂは配線交差部でのゲート配線１
０１の配線幅、ｃはＴＦＴ部２０２におけるゲート配線
１０１の配線幅、ｄは配線交差部以外の領域での信号配
線１０２の配線幅、ｅは配線交差部における信号配線１
０２の配線幅、ｆはＴＦＴ部における信号配線１０２の
配線幅である。ゲート配線幅ａと信号配線ｄとは、従来
例と同様である。
【００１８】図１において、配線交差部における配線重
なり部では、ゲート配線１０１の配線幅ｂと信号配線ｅ
の配線幅はともに、ゲート配線幅ａと信号配線幅ｄに比
較して狭くなっている。また、従来例に比べるとＴＦＴ
部２０２における信号配線幅ｆも狭くなっている。
なり部では、ゲート配線１０１の配線幅ｂと信号配線ｅ
の配線幅はともに、ゲート配線幅ａと信号配線幅ｄに比
較して狭くなっている。また、従来例に比べるとＴＦＴ
部２０２における信号配線幅ｆも狭くなっている。
【００１９】ここで上記の配線幅の関係を式に示すと、 ｂ＜ａ ｆ＜ｅ＜ｄ である。配線交差部の配線全体にしめる割合は非常に小
さい。このため、この領域における配線抵抗の増大によ
る電位の遅延は無視できるレベルである。
さい。このため、この領域における配線抵抗の増大によ
る電位の遅延は無視できるレベルである。
【００２０】上記のような構成にすることによって、配
線交差部およびＴＦＴ部２０２における信号配線１０２
とゲート配線１０１で構成する容量Ｃ２が低下し、出力
感度が向上し、ノイズを低減できる。
線交差部およびＴＦＴ部２０２における信号配線１０２
とゲート配線１０１で構成する容量Ｃ２が低下し、出力
感度が向上し、ノイズを低減できる。
【００２１】以下、本実施形態の層構成について説明す
る。図２は実施形態１における断面図を示し、図２
（ａ）は図１のＡ−Ａラインにおける断面図を示し、図
２（ｂ）はＢ−Ｂラインにおける断面図を示す。図２に
おいて、５０は第１の導電層、５１はオーミックコンタ
クト層、５２は半導体層、５３は絶縁層、５４は第２の
導電層である。
る。図２は実施形態１における断面図を示し、図２
（ａ）は図１のＡ−Ａラインにおける断面図を示し、図
２（ｂ）はＢ−Ｂラインにおける断面図を示す。図２に
おいて、５０は第１の導電層、５１はオーミックコンタ
クト層、５２は半導体層、５３は絶縁層、５４は第２の
導電層である。
【００２２】図２（ａ）において、第１の導電層５０は
駆動配線１０３と信号配線１０２に対応し、第２の導電
層５４はゲート配線１０１に対応する。
駆動配線１０３と信号配線１０２に対応し、第２の導電
層５４はゲート配線１０１に対応する。
【００２３】また、図２（ｂ）においては、第１の導電
層５０はＴＦＴ部２０２のソース・ドレイン電極と信号
配線１０２に対応する。また、第２の導電層５４は光電
変換素子部２０１の下電極と、ＴＦＴ部２０２のゲート
配線１０１に対応する。
層５０はＴＦＴ部２０２のソース・ドレイン電極と信号
配線１０２に対応する。また、第２の導電層５４は光電
変換素子部２０１の下電極と、ＴＦＴ部２０２のゲート
配線１０１に対応する。
【００２４】図２（ａ）および図２（ｂ）よりわかるよ
うに、信号配線１０２とゲート配線１０１とは離間して
形成されている。
うに、信号配線１０２とゲート配線１０１とは離間して
形成されている。
【００２５】光電変換素子部２０１およびＴＦＴ部２０
２は同一の層構成となっていて、これらは同一の製造プ
ロセスで製造可能である。
２は同一の層構成となっていて、これらは同一の製造プ
ロセスで製造可能である。
【００２６】（実施形態２）図３は本発明の実施形態２
の模式的平面図を示す。本実施形態の層構成は従来例と
ほぼ同様である。本実施形態では配線交差部にＴＦＴ部
２０２を形成した。
の模式的平面図を示す。本実施形態の層構成は従来例と
ほぼ同様である。本実施形態では配線交差部にＴＦＴ部
２０２を形成した。
【００２７】図３において、ｇは配線交差部およびＴＦ
Ｔ部２０２におけるゲート配線幅、ｈは配線交差部およ
びＴＦＴ部２０２における信号配線幅である。本実施形
態でも、配線交差部およびＴＦＴ部におけるゲート配線
１０１および信号配線１０２の配線幅は、この領域以外
の領域におけるゲート配線幅ａと信号配線幅ｄに比較し
て狭くなっている。
Ｔ部２０２におけるゲート配線幅、ｈは配線交差部およ
びＴＦＴ部２０２における信号配線幅である。本実施形
態でも、配線交差部およびＴＦＴ部におけるゲート配線
１０１および信号配線１０２の配線幅は、この領域以外
の領域におけるゲート配線幅ａと信号配線幅ｄに比較し
て狭くなっている。
【００２８】上記の関係を式に示すと、 ｇ＜ａ ｈ＜ｄ である。ここで、配線交差部の配線全体にしめる割合は
非常に小さい。このため、この領域における配線抵抗の
増大による電位の遅延は無視できるレベルである。
非常に小さい。このため、この領域における配線抵抗の
増大による電位の遅延は無視できるレベルである。
【００２９】実施形態１の場合同様に、上記のような構
成とすることによって、配線交差部およびＴＦＴ部２０
２における信号配線１０２とゲート配線１０１で構成す
る容量Ｃ２が低下し、出力感度が向上し、ノイズが低減
できる。
成とすることによって、配線交差部およびＴＦＴ部２０
２における信号配線１０２とゲート配線１０１で構成す
る容量Ｃ２が低下し、出力感度が向上し、ノイズが低減
できる。
【００３０】上記の実施形態では、重なり部における配
線幅は、信号配線１０２またはゲート配線１０１双方で
狭く形成されているが、いずれか一方のみを狭くする構
成にしてもかまわない。また、各重なり部の配線幅が狭
く構成されているが、いずれかの重なり部のみの配線幅
を狭くする構成にしてもよい。
線幅は、信号配線１０２またはゲート配線１０１双方で
狭く形成されているが、いずれか一方のみを狭くする構
成にしてもかまわない。また、各重なり部の配線幅が狭
く構成されているが、いずれかの重なり部のみの配線幅
を狭くする構成にしてもよい。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
配線抵抗の増加を無視できるレベルに保ちつつゲート配
線と信号配線とで構成する、配線交差部における容量と
ＴＦＴ部における容量を加えた容量を低下できるため、
出力感度を向上し、ノイズの低減と良好な駆動スピード
とを同時に実現できる。
配線抵抗の増加を無視できるレベルに保ちつつゲート配
線と信号配線とで構成する、配線交差部における容量と
ＴＦＴ部における容量を加えた容量を低下できるため、
出力感度を向上し、ノイズの低減と良好な駆動スピード
とを同時に実現できる。
【図１】本発明の実施形態１における１画素領域の模式
的平面図である。
的平面図である。
【図２】図１のＡ−ＡラインおよびＢ−Ｂラインにおけ
る断面図である。
る断面図である。
【図３】本発明の実施形態２における１画素領域の模式
的平面図である。
的平面図である。
【図４】光電変換装置の等価回路図である。
【図５】従来の光電変換装置における１画素領域の模式
的平面図である。
的平面図である。
１０１ ゲート配線 １０２ 信号配線 １０３ 駆動配線 ２０１ 光電変換素子部 ２０２ ＴＦＴ部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 31/00 Ａ ５Ｆ１１０ 29/786 29/78 ６１２Ｃ 31/09 21/90 Ｗ Ｆターム(参考） 2H092 JB22 JB26 JB31 JB35 JB38 NA28 4M118 AA05 AA10 AB01 BA05 CA11 FB03 FB09 FB11 FB26 GA10 5C094 AA13 BA03 BA43 CA19 EA04 EA07 FB12 FB19 5F033 MM21 NN21 VV06 VV15 XX24 5F088 AA02 AB05 BB03 BB07 EA04 KA03 KA08 LA08 5F110 AA02 BB01 BB10 EE25 EE37 HM04 HM05 HM19
Claims (2)
- 【請求項１】 薄膜電界効果トランジスタ（ＴＦＴ）を
有する半導体装置において、 前記ＴＦＴに駆動電位を印加するためのゲート配線と前
記ＴＦＴの出力を読み出すための信号配線とが離間して
重なる重なり部における前記各配線の少なくとも１方の
配線幅が、前記重なり部以外の領域における前記配線幅
よりも狭く形成されることを特徴とする半導体装置。 - 【請求項２】 入射光を電荷に変換する光電変換素子か
ら前記光電変換素子によって変換された電荷を読み出す
ための薄膜電界効果トランジスタ（ＴＦＴ）を有する光
電変換装置において、 前記ＴＦＴに駆動電位を印加するためのゲート配線と前
記ＴＦＴの出力を読み出すための信号配線とが離間して
重なる重なり部における前記各配線の少なくとも１方の
配線幅が、前記重なり部分以外の領域における前記配線
幅よりも狭く形成されていることを特徴とする光電変換
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142008A JP2002343953A (ja) | 2001-05-11 | 2001-05-11 | 半導体装置および光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001142008A JP2002343953A (ja) | 2001-05-11 | 2001-05-11 | 半導体装置および光電変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002343953A true JP2002343953A (ja) | 2002-11-29 |
Family
ID=18988379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001142008A Pending JP2002343953A (ja) | 2001-05-11 | 2001-05-11 | 半導体装置および光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002343953A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7199033B2 (en) | 2003-05-28 | 2007-04-03 | Seiko Epson Corporation | Pattern forming method, device, method of manufacture thereof, electro-optical apparatus, and electronic apparatus |
| WO2009116177A1 (ja) * | 2008-03-21 | 2009-09-24 | 株式会社島津製作所 | 光マトリックスデバイス |
| JP2014162143A (ja) * | 2013-02-26 | 2014-09-08 | Kyocera Corp | サーマルヘッドおよびサーマルプリンタ |
| CN105093730A (zh) * | 2014-05-21 | 2015-11-25 | 群创光电股份有限公司 | 显示设备 |
| JP2016003966A (ja) * | 2014-06-17 | 2016-01-12 | キヤノン株式会社 | 放射線撮像装置および放射線撮像システム |
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| JP2021078050A (ja) * | 2019-11-12 | 2021-05-20 | キヤノン株式会社 | 放射線撮像装置および放射線撮像システム |
-
2001
- 2001-05-11 JP JP2001142008A patent/JP2002343953A/ja active Pending
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