JP2002343818A - Bga型配線基板及びその製造方法並びに半導体装置の製造方法 - Google Patents
Bga型配線基板及びその製造方法並びに半導体装置の製造方法Info
- Publication number
- JP2002343818A JP2002343818A JP2001143217A JP2001143217A JP2002343818A JP 2002343818 A JP2002343818 A JP 2002343818A JP 2001143217 A JP2001143217 A JP 2001143217A JP 2001143217 A JP2001143217 A JP 2001143217A JP 2002343818 A JP2002343818 A JP 2002343818A
- Authority
- JP
- Japan
- Prior art keywords
- solder resist
- substrate
- layer
- resist layer
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 BGA型配線基板の反りを極力低減し又は実
質的に無くし、他のプリント配線板等に実装したときの
接続信頼性を高めることを目的とする。 【解決手段】 絶縁材料からなる基板12の両面に、保
護膜としてのソルダレジスト層13a,13bを備え、
チップ搭載側のソルダレジスト層13aの、基板12の
所定の領域に対応する部分に、搭載する半導体チップを
封止する際に樹脂を注入するモールドゲート部14の開
口部を設け、ボール接合側のソルダレジスト層13b
の、基板12を挟んでモールドゲート部14と面対称に
ある部分に、モールドゲート部14と略同一形状の開口
部15を設ける。
質的に無くし、他のプリント配線板等に実装したときの
接続信頼性を高めることを目的とする。 【解決手段】 絶縁材料からなる基板12の両面に、保
護膜としてのソルダレジスト層13a,13bを備え、
チップ搭載側のソルダレジスト層13aの、基板12の
所定の領域に対応する部分に、搭載する半導体チップを
封止する際に樹脂を注入するモールドゲート部14の開
口部を設け、ボール接合側のソルダレジスト層13b
の、基板12を挟んでモールドゲート部14と面対称に
ある部分に、モールドゲート部14と略同一形状の開口
部15を設ける。
Description
【0001】
【発明の属する技術分野】本発明は、BGA(ボール・
グリッド・アレイ)型配線基板及びその製造方法並びに
半導体装置に関し、より詳細には、BGA型配線基板の
反りを低減するのに有用な技術に関する。
グリッド・アレイ)型配線基板及びその製造方法並びに
半導体装置に関し、より詳細には、BGA型配線基板の
反りを低減するのに有用な技術に関する。
【0002】
【従来の技術】近年、BGA型配線基板は、小型・多ピ
ン化されたBGAを搭載すべく、その軽量化及び薄型化
が要求されている。このため、最近のBGA型配線基板
には、ガラス−エポキシ樹脂複合板などを積層してなる
プラスチックタイプのものが多く用いられている。
ン化されたBGAを搭載すべく、その軽量化及び薄型化
が要求されている。このため、最近のBGA型配線基板
には、ガラス−エポキシ樹脂複合板などを積層してなる
プラスチックタイプのものが多く用いられている。
【0003】かかるプラスチックタイプのBGA型配線
基板は、典型的には、片面もしくは両面に銅箔を張り付
けた銅張り樹脂板(ガラス−エポキシ樹脂複合板など)
をレジスト塗布やエッチング等を行って銅配線パターン
を形成したり、樹脂板にスルーホールを明けてその内壁
面に銅めっきを施したものをエポキシ接着剤により積層
することにより、作製される。そして、このようにして
作製されたBGA型配線基板に所要個数の半導体チップ
が搭載され、半導体装置が製造される。
基板は、典型的には、片面もしくは両面に銅箔を張り付
けた銅張り樹脂板(ガラス−エポキシ樹脂複合板など)
をレジスト塗布やエッチング等を行って銅配線パターン
を形成したり、樹脂板にスルーホールを明けてその内壁
面に銅めっきを施したものをエポキシ接着剤により積層
することにより、作製される。そして、このようにして
作製されたBGA型配線基板に所要個数の半導体チップ
が搭載され、半導体装置が製造される。
【0004】この半導体装置の製造プロセスは、一般的
に、基板に半導体チップを搭載する処理(ダイ・アタッ
チング)、半導体チップの電極と基板上の配線パターン
とをワイヤにより電気的に接続する処理(ワイヤ・ボン
ディング)、半導体チップ、ワイヤ等を封止樹脂により
封止する処理(モールディング)、チップ搭載側と反対
側の基板面にはんだボール等の外部接続端子を接合する
処理(ボール・マウンティング)、基板を各パッケージ
(半導体装置)単位に分割する処理(ダイシング又はカ
ッティング)等を含む。また、モールディングの形態と
しては、各半導体チップ毎にモールディングを行う個別
モールディング方式と、複数個の半導体チップ単位でモ
ールディングを行う一括モールディング方式とがある。
に、基板に半導体チップを搭載する処理(ダイ・アタッ
チング)、半導体チップの電極と基板上の配線パターン
とをワイヤにより電気的に接続する処理(ワイヤ・ボン
ディング)、半導体チップ、ワイヤ等を封止樹脂により
封止する処理(モールディング)、チップ搭載側と反対
側の基板面にはんだボール等の外部接続端子を接合する
処理(ボール・マウンティング)、基板を各パッケージ
(半導体装置)単位に分割する処理(ダイシング又はカ
ッティング)等を含む。また、モールディングの形態と
しては、各半導体チップ毎にモールディングを行う個別
モールディング方式と、複数個の半導体チップ単位でモ
ールディングを行う一括モールディング方式とがある。
【0005】最近のBGA型配線基板のトレンドとし
て、パッケージの組立(アセンブリ)の効率化という観
点から、個別モールディング方式よりも一括モールディ
ング方式の方が主流となりつつある。一括モールディン
グ方式では、ダイ・アタッチング及びワイヤ・ボンディ
ングが行われた後の配線基板に対し、モールディング金
型(基板を載置する下型と、封止樹脂の最終形状に応じ
た凹部を有する上型)を用いて、加熱及び加圧しながら
封止樹脂を充填する。
て、パッケージの組立(アセンブリ)の効率化という観
点から、個別モールディング方式よりも一括モールディ
ング方式の方が主流となりつつある。一括モールディン
グ方式では、ダイ・アタッチング及びワイヤ・ボンディ
ングが行われた後の配線基板に対し、モールディング金
型(基板を載置する下型と、封止樹脂の最終形状に応じ
た凹部を有する上型)を用いて、加熱及び加圧しながら
封止樹脂を充填する。
【0006】このとき、封止樹脂を充填するための注入
口として、「モールドゲート部」と呼ばれる領域が配線
基板に設けられている。このモールドゲート部は、配線
基板の表面を保護するために被覆された絶縁層(典型的
にはソルダレジスト層)の所定部分を除去する(つま
り、配線基板を断面的に見たときにその所定部分を開口
する)ことにより形成される。
口として、「モールドゲート部」と呼ばれる領域が配線
基板に設けられている。このモールドゲート部は、配線
基板の表面を保護するために被覆された絶縁層(典型的
にはソルダレジスト層)の所定部分を除去する(つま
り、配線基板を断面的に見たときにその所定部分を開口
する)ことにより形成される。
【0007】かかるモールドゲート部を備えたBGA型
配線基板の構成例を図1に示す。図中、(a)及び
(b)は配線基板1をそれぞれチップ搭載側(表面)及
びボール接合側(裏面)から見た平面図、(c)はA−
A’線に沿って見た、問題が生じている状態の断面図で
ある。また、2は配線基板1のベースとなる樹脂等から
なるコア基板、3a及び3bはそれぞれコア基板2のチ
ップ搭載側及びボール接合側に被覆されたソルダレジス
ト層、4はモールドゲート部を示す。
配線基板の構成例を図1に示す。図中、(a)及び
(b)は配線基板1をそれぞれチップ搭載側(表面)及
びボール接合側(裏面)から見た平面図、(c)はA−
A’線に沿って見た、問題が生じている状態の断面図で
ある。また、2は配線基板1のベースとなる樹脂等から
なるコア基板、3a及び3bはそれぞれコア基板2のチ
ップ搭載側及びボール接合側に被覆されたソルダレジス
ト層、4はモールドゲート部を示す。
【0008】一括モールディング方式では、複数の半導
体チップに対して一括してモールディングを行うため
に、配線基板1のチップ搭載側において、モールドゲー
ト部4は幅広く開口しており、また基板1の周縁に沿っ
て長く帯状に存在している(図1(a)及び(c)参
照)。一方、配線基板1のボール接合側において、チッ
プ搭載側のモールドゲート部4に対応する部分は開口さ
れておらず、この部分にはソルダレジスト層3bが形成
されている(図1(b)及び(c)参照)。
体チップに対して一括してモールディングを行うため
に、配線基板1のチップ搭載側において、モールドゲー
ト部4は幅広く開口しており、また基板1の周縁に沿っ
て長く帯状に存在している(図1(a)及び(c)参
照)。一方、配線基板1のボール接合側において、チッ
プ搭載側のモールドゲート部4に対応する部分は開口さ
れておらず、この部分にはソルダレジスト層3bが形成
されている(図1(b)及び(c)参照)。
【0009】このように、モールドゲート部4は配線基
板1の片面のみに設けられ、しかも基板上の特定の部分
に帯状に偏在していた。
板1の片面のみに設けられ、しかも基板上の特定の部分
に帯状に偏在していた。
【0010】
【発明が解決しようとする課題】上述したように従来の
BGA型配線基板(図1)では、後のアセンブリ工程で
モールディングを行う際に用いるモールドゲート部4が
配線基板1の片面のみに設けられていたため、配線基板
1のチップ搭載側に形成されたソルダレジスト層3aと
ボール接合側に形成されたソルダレジスト層3bとの面
積の差(つまり、全体としての熱膨張率の差)に起因し
て、図1(c)に矢印で示すようにボール接合側のソル
ダレジスト層3bが収縮し、その結果、基板1の裏面側
が収縮し、図中Wで示す分だけ基板1が反ってしまうと
いった不都合があった。
BGA型配線基板(図1)では、後のアセンブリ工程で
モールディングを行う際に用いるモールドゲート部4が
配線基板1の片面のみに設けられていたため、配線基板
1のチップ搭載側に形成されたソルダレジスト層3aと
ボール接合側に形成されたソルダレジスト層3bとの面
積の差(つまり、全体としての熱膨張率の差)に起因し
て、図1(c)に矢印で示すようにボール接合側のソル
ダレジスト層3bが収縮し、その結果、基板1の裏面側
が収縮し、図中Wで示す分だけ基板1が反ってしまうと
いった不都合があった。
【0011】かかる不都合は、特に、アセンブリ工程に
おいてモールディング時に加熱処理を行ったときに一層
顕著に現れる。また、特に最近では、薄型化等の要求に
伴い基板の厚さそのものが薄くなる傾向にあるため、上
記の基板の反りはより一層顕著である。基板が反った状
態でパッケージの組立を行うと、最終的にカッティング
により得られる個々のパッケージ(半導体装置)の裏面
も同様に反った状態(つまり、平坦ではない状態)とな
る。このため、このパッケージ(半導体装置)を他のプ
リント配線板等の実装用基板に実装したときに、両者間
に信頼性の高い電気的接続を確保するのが困難になると
いった不都合が生じる。
おいてモールディング時に加熱処理を行ったときに一層
顕著に現れる。また、特に最近では、薄型化等の要求に
伴い基板の厚さそのものが薄くなる傾向にあるため、上
記の基板の反りはより一層顕著である。基板が反った状
態でパッケージの組立を行うと、最終的にカッティング
により得られる個々のパッケージ(半導体装置)の裏面
も同様に反った状態(つまり、平坦ではない状態)とな
る。このため、このパッケージ(半導体装置)を他のプ
リント配線板等の実装用基板に実装したときに、両者間
に信頼性の高い電気的接続を確保するのが困難になると
いった不都合が生じる。
【0012】本発明は、かかる従来技術における課題に
鑑み創作されたもので、配線基板の反りを極力低減し又
は実質的に無くし、ひいては他のプリント配線板等に実
装したときの接続信頼性を高めるのに寄与することがで
きるBGA型配線基板及びその製造方法並びに半導体装
置の製造方法を提供することを目的とする。
鑑み創作されたもので、配線基板の反りを極力低減し又
は実質的に無くし、ひいては他のプリント配線板等に実
装したときの接続信頼性を高めるのに寄与することがで
きるBGA型配線基板及びその製造方法並びに半導体装
置の製造方法を提供することを目的とする。
【0013】
【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明の一形態によれば、半導体チッ
プを搭載するBGA型配線基板であって、絶縁材料から
なる基板と、該基板の一方の面及び他方の面にそれぞれ
所要のパターン形状を有して形成された第1の配線層及
び第2の配線層と、前記第1の配線層を被覆して前記基
板の一方の面に形成された第1のソルダレジスト層、及
び前記第2の配線層を被覆して前記基板の他方の面に形
成された第2のソルダレジスト層とを備え、前記第1の
ソルダレジスト層が、前記基板の一方の面の所定の領域
に対応する部分に、搭載する半導体チップを封止する際
に樹脂を注入するモールドゲート部の開口部を有し、前
記第2のソルダレジスト層が、前記基板を挟んで前記モ
ールドゲート部と面対称にある部分に、該モールドゲー
ト部と略同一形状の開口部を有することを特徴とするB
GA型配線基板が提供される。
を解決するため、本発明の一形態によれば、半導体チッ
プを搭載するBGA型配線基板であって、絶縁材料から
なる基板と、該基板の一方の面及び他方の面にそれぞれ
所要のパターン形状を有して形成された第1の配線層及
び第2の配線層と、前記第1の配線層を被覆して前記基
板の一方の面に形成された第1のソルダレジスト層、及
び前記第2の配線層を被覆して前記基板の他方の面に形
成された第2のソルダレジスト層とを備え、前記第1の
ソルダレジスト層が、前記基板の一方の面の所定の領域
に対応する部分に、搭載する半導体チップを封止する際
に樹脂を注入するモールドゲート部の開口部を有し、前
記第2のソルダレジスト層が、前記基板を挟んで前記モ
ールドゲート部と面対称にある部分に、該モールドゲー
ト部と略同一形状の開口部を有することを特徴とするB
GA型配線基板が提供される。
【0014】この形態に係るBGA型配線基板によれ
ば、第2のソルダレジスト層(基板の他方の面側)にお
いて、第1のソルダレジスト層(基板の一方の面側)の
所定の部分が開口されて形成されたモールドゲート部に
対し、基板を挟んで面対称にある部分は、モールドゲー
ト部と同一形状で開口されているので、この部分におい
て基板両面間に実質的な熱膨張率の差は生じない。その
結果、配線基板の反りを極力低減し、あるいは実質的に
無くすことができる。
ば、第2のソルダレジスト層(基板の他方の面側)にお
いて、第1のソルダレジスト層(基板の一方の面側)の
所定の部分が開口されて形成されたモールドゲート部に
対し、基板を挟んで面対称にある部分は、モールドゲー
ト部と同一形状で開口されているので、この部分におい
て基板両面間に実質的な熱膨張率の差は生じない。その
結果、配線基板の反りを極力低減し、あるいは実質的に
無くすことができる。
【0015】従って、アセンブリ工程においてモールデ
ィングの際に加熱処理を行ったときでも、基板面、すな
わちパッケージ(半導体装置)の裏面を平坦に維持する
ことができる。これによって、このパッケージ(半導体
装置)を他のプリント配線板等に実装したときに、両者
間の接続信頼性を高めることが可能となる。また、本発
明の他の形態によれば、絶縁材料からなる基板の両面に
それぞれ所要のパターン形状を有した配線層を形成する
工程と、前記配線層を被覆して前記基板の両面にそれぞ
れソルダレジスト層を形成する工程と、各ソルダレジス
ト層に対しそれぞれ所定の形状に従うようにパターニン
グを行う工程とを含み、該パターニングを行う工程にお
いて、一方の面側のソルダレジスト層の、前記基板の所
定の領域に対応する部分に、搭載する半導体チップを封
止する際に樹脂を注入するモールドゲート部の開口部を
形成すると共に、他方の面側のソルダレジスト層の、前
記基板を挟んで前記モールドゲート部と面対称にある部
分に、該モールドゲート部と略同一形状の開口部を形成
することを特徴とするBGA型配線基板の製造方法が提
供される。
ィングの際に加熱処理を行ったときでも、基板面、すな
わちパッケージ(半導体装置)の裏面を平坦に維持する
ことができる。これによって、このパッケージ(半導体
装置)を他のプリント配線板等に実装したときに、両者
間の接続信頼性を高めることが可能となる。また、本発
明の他の形態によれば、絶縁材料からなる基板の両面に
それぞれ所要のパターン形状を有した配線層を形成する
工程と、前記配線層を被覆して前記基板の両面にそれぞ
れソルダレジスト層を形成する工程と、各ソルダレジス
ト層に対しそれぞれ所定の形状に従うようにパターニン
グを行う工程とを含み、該パターニングを行う工程にお
いて、一方の面側のソルダレジスト層の、前記基板の所
定の領域に対応する部分に、搭載する半導体チップを封
止する際に樹脂を注入するモールドゲート部の開口部を
形成すると共に、他方の面側のソルダレジスト層の、前
記基板を挟んで前記モールドゲート部と面対称にある部
分に、該モールドゲート部と略同一形状の開口部を形成
することを特徴とするBGA型配線基板の製造方法が提
供される。
【0016】さらに、前記配線層を形成する工程におい
て、搭載する半導体チップの電極に接続されるワイヤを
接続するためのパッドを有する第1の配線層を前記基板
の一方の面に形成すると共に、外部接続端子としてのは
んだボールを接合するためのパッドを有する第2の配線
層を前記基板の他方の面に形成し、前記パターニングを
行う工程において、一方の面側のソルダレジスト層の、
前記第1の配線層のパッドに対応する部分に開口部を形
成すると共に、他方の面側のソルダレジスト層の、前記
第2の配線層のパッドに対応する部分に開口部を形成す
るようにしてもよい。
て、搭載する半導体チップの電極に接続されるワイヤを
接続するためのパッドを有する第1の配線層を前記基板
の一方の面に形成すると共に、外部接続端子としてのは
んだボールを接合するためのパッドを有する第2の配線
層を前記基板の他方の面に形成し、前記パターニングを
行う工程において、一方の面側のソルダレジスト層の、
前記第1の配線層のパッドに対応する部分に開口部を形
成すると共に、他方の面側のソルダレジスト層の、前記
第2の配線層のパッドに対応する部分に開口部を形成す
るようにしてもよい。
【0017】本発明のさらに他の形態によれば、上述し
たBGA型配線基板の製造方法によって製造されたBG
A型配線基板を用いた半導体装置の製造方法が提供され
る。この方法は、BGA型配線基板の前記一方の面側の
チップ搭載領域に、半導体チップを搭載する工程と、前
記半導体チップの電極と前記一方の面側のソルダレジス
ト層から露出している前記第1の配線層のパッドとをボ
ンディングワイヤにより電気的に接続する工程と、前記
モールドゲート部から樹脂を注入して、前記半導体チッ
プ及び前記ボンディングワイヤを当該樹脂により封止す
る工程と、前記他方の面側のソルダレジスト層から露出
している前記第2の配線層のパッドにはんだボールを接
合する工程と、以上の工程を経て得られたBGA型配線
基板を各半導体装置単位に分割する工程とを含むことを
特徴とする。
たBGA型配線基板の製造方法によって製造されたBG
A型配線基板を用いた半導体装置の製造方法が提供され
る。この方法は、BGA型配線基板の前記一方の面側の
チップ搭載領域に、半導体チップを搭載する工程と、前
記半導体チップの電極と前記一方の面側のソルダレジス
ト層から露出している前記第1の配線層のパッドとをボ
ンディングワイヤにより電気的に接続する工程と、前記
モールドゲート部から樹脂を注入して、前記半導体チッ
プ及び前記ボンディングワイヤを当該樹脂により封止す
る工程と、前記他方の面側のソルダレジスト層から露出
している前記第2の配線層のパッドにはんだボールを接
合する工程と、以上の工程を経て得られたBGA型配線
基板を各半導体装置単位に分割する工程とを含むことを
特徴とする。
【0018】
【発明の実施の形態】図2は本発明の第1の実施形態に
係るBGA型配線基板の構成を模式的に示したものであ
る。図2において、(a)は本実施形態に係るBGA型
配線基板11をチップ搭載側(表面)から見た平面図、
(b)は配線基板11をボール接合側(裏面)から見た
平面図、(c)はA−A’線に沿って見た断面図であ
る。また、12は配線基板11のベースとなる樹脂等の
絶縁材料からなるコア基板、13aはコア基板12のチ
ップ搭載側に被覆された保護膜(絶縁層)としてのソル
ダレジスト層、13bはコア基板12のボール接合側に
被覆された保護膜(絶縁層)としてのソルダレジスト
層、14はチップ搭載側に設けられたモールドゲート
部、15はボール接合側に設けられた開口部を示す。
係るBGA型配線基板の構成を模式的に示したものであ
る。図2において、(a)は本実施形態に係るBGA型
配線基板11をチップ搭載側(表面)から見た平面図、
(b)は配線基板11をボール接合側(裏面)から見た
平面図、(c)はA−A’線に沿って見た断面図であ
る。また、12は配線基板11のベースとなる樹脂等の
絶縁材料からなるコア基板、13aはコア基板12のチ
ップ搭載側に被覆された保護膜(絶縁層)としてのソル
ダレジスト層、13bはコア基板12のボール接合側に
被覆された保護膜(絶縁層)としてのソルダレジスト
層、14はチップ搭載側に設けられたモールドゲート
部、15はボール接合側に設けられた開口部を示す。
【0019】モールドゲート部14は、図1に関連して
上述したように封止樹脂を注入するための開口部であ
り、図2(a)及び(c)に示すようにチップ搭載側の
ソルダレジスト層13aが形成されていない領域によっ
て画定されている。本実施形態では、モールドゲート部
14は4箇所に設けられており、パッケージの組立を行
うときに、各モールドゲート部14からそれぞれマトリ
クス状に配列された3×3(=9)個の半導体チップに
対し一括してモールディングが行われるようになってい
る。
上述したように封止樹脂を注入するための開口部であ
り、図2(a)及び(c)に示すようにチップ搭載側の
ソルダレジスト層13aが形成されていない領域によっ
て画定されている。本実施形態では、モールドゲート部
14は4箇所に設けられており、パッケージの組立を行
うときに、各モールドゲート部14からそれぞれマトリ
クス状に配列された3×3(=9)個の半導体チップに
対し一括してモールディングが行われるようになってい
る。
【0020】一方、開口部15は、本発明の特徴をなす
部分であり、チップ搭載側の対応するモールドゲート部
14と同じ形状を有し、当該モールドゲート部の位置に
対応する部分(つまり、基板を挟んで面対称の位置)に
設けられている。この開口部15についても同様に、図
2(b)及び(c)に示すようにボール接合側のソルダ
レジスト層13bが形成されていない領域によって画定
されている。
部分であり、チップ搭載側の対応するモールドゲート部
14と同じ形状を有し、当該モールドゲート部の位置に
対応する部分(つまり、基板を挟んで面対称の位置)に
設けられている。この開口部15についても同様に、図
2(b)及び(c)に示すようにボール接合側のソルダ
レジスト層13bが形成されていない領域によって画定
されている。
【0021】以下、本実施形態に係るBGA型配線基板
11を製造する方法について、その製造工程を順に示す
図3〜図5を参照しながら説明する。なお、図3〜図5
の例示では、図2のB−B’線に沿って見た断面構造を
示しており、また、図示の簡単化のため2層配線構造と
している。先ず、最初の工程では(図3(a)参照)、
ガラス布基材銅張積層板を用意する。すなわち、ガラス
布を基材としてBT樹脂、エポキシ樹脂、ポリイミド樹
脂等を含浸させてコア基板12とし、その両面に銅(C
u)箔21を積層し接着させた板を用意する。
11を製造する方法について、その製造工程を順に示す
図3〜図5を参照しながら説明する。なお、図3〜図5
の例示では、図2のB−B’線に沿って見た断面構造を
示しており、また、図示の簡単化のため2層配線構造と
している。先ず、最初の工程では(図3(a)参照)、
ガラス布基材銅張積層板を用意する。すなわち、ガラス
布を基材としてBT樹脂、エポキシ樹脂、ポリイミド樹
脂等を含浸させてコア基板12とし、その両面に銅(C
u)箔21を積層し接着させた板を用意する。
【0022】次の工程では(図3(b)参照)、ガラス
布基材銅張積層板12(21)の所要箇所に、例えば機
械的ドリルを用いて、スルーホール22を形成する。こ
の場合、形成すべきスルーホール22の直径に依って
は、機械的ドリルを用いる代わりに、CO2 レーザ、エ
キシマレーザ等を用いて所要の穴明け処理を行ってもよ
い。
布基材銅張積層板12(21)の所要箇所に、例えば機
械的ドリルを用いて、スルーホール22を形成する。こ
の場合、形成すべきスルーホール22の直径に依って
は、機械的ドリルを用いる代わりに、CO2 レーザ、エ
キシマレーザ等を用いて所要の穴明け処理を行ってもよ
い。
【0023】次の工程では(図3(c)参照)、ガラス
布基材銅張積層板12(21)のスルーホール22の内
壁を含めて表面全体にCuの導体層23を形成する。こ
の導体層23は、例えば、Cuの無電解めっきにより全
面に薄膜状Cu層を形成した後、この薄膜状Cu層を給
電層として、Cuの電解めっきにより薄膜状Cu層の上
にCu層を積層することで、形成され得る。
布基材銅張積層板12(21)のスルーホール22の内
壁を含めて表面全体にCuの導体層23を形成する。こ
の導体層23は、例えば、Cuの無電解めっきにより全
面に薄膜状Cu層を形成した後、この薄膜状Cu層を給
電層として、Cuの電解めっきにより薄膜状Cu層の上
にCu層を積層することで、形成され得る。
【0024】次の工程では(図3(d)参照)、導体層
23が形成されたガラス布基材銅張積層板12(21)
の両面に、それぞれエッチングレジストとして用いる感
光性のドライフィルム24a及び24bを熱圧着により
貼り付ける。次の工程では(図4(a)参照)、それぞ
れ所要の配線パターンの形状に従うようにパターニング
が施されたマスク25a及び25bを用いて、両面のド
ライフィルム24a及び24bに露光を施す。すなわ
ち、各ドライフィルム24a,24bに対して各マスク
25a,25bの位置合わせを行い、マスク25aの上
方及びマスク25bの下方からそれぞれ矢印で示すよう
に紫外線(UV)を照射する。
23が形成されたガラス布基材銅張積層板12(21)
の両面に、それぞれエッチングレジストとして用いる感
光性のドライフィルム24a及び24bを熱圧着により
貼り付ける。次の工程では(図4(a)参照)、それぞ
れ所要の配線パターンの形状に従うようにパターニング
が施されたマスク25a及び25bを用いて、両面のド
ライフィルム24a及び24bに露光を施す。すなわ
ち、各ドライフィルム24a,24bに対して各マスク
25a,25bの位置合わせを行い、マスク25aの上
方及びマスク25bの下方からそれぞれ矢印で示すよう
に紫外線(UV)を照射する。
【0025】次の工程では(図4(b)参照)、ドライ
フィルム24a,24bに現像を施し、配線パターンの
形状に従うようにパターニングを行う。これは、ドライ
フィルム24a,24bがネガ型のレジストの場合には
有機溶剤を含む現像液を用いて、また、ポジ型のレジス
トの場合にはアルカリ系の現像液を用いて行うことがで
きる。図示の例はネガ型の場合を示しており、ドライフ
ィルム24a,24bのUV照射された部分(露光部
分)が残っている。
フィルム24a,24bに現像を施し、配線パターンの
形状に従うようにパターニングを行う。これは、ドライ
フィルム24a,24bがネガ型のレジストの場合には
有機溶剤を含む現像液を用いて、また、ポジ型のレジス
トの場合にはアルカリ系の現像液を用いて行うことがで
きる。図示の例はネガ型の場合を示しており、ドライフ
ィルム24a,24bのUV照射された部分(露光部
分)が残っている。
【0026】次の工程では(図4(c)参照)、配線パ
ターンの形状に従ってパターニングされたドライフィル
ム24a,24bをマスクにして、例えばウエットエッ
チングにより(この場合、Cuに対して可溶性の溶液を
用いて)、露出している部分のCu層23(その下層の
Cu箔21も含む)を除去する。次の工程では(図4
(d)参照)、ドライフィルム24a,24bを剥離し
て除去する。これによって、コア基板12の両面に所要
の配線パターン(導体層23)が形成されたことにな
る。
ターンの形状に従ってパターニングされたドライフィル
ム24a,24bをマスクにして、例えばウエットエッ
チングにより(この場合、Cuに対して可溶性の溶液を
用いて)、露出している部分のCu層23(その下層の
Cu箔21も含む)を除去する。次の工程では(図4
(d)参照)、ドライフィルム24a,24bを剥離し
て除去する。これによって、コア基板12の両面に所要
の配線パターン(導体層23)が形成されたことにな
る。
【0027】次の工程では(図5(a)参照)、配線パ
ターン(導体層23)が形成されたコア基板12の両面
に、例えばスクリーン印刷により、感光性のソルダレジ
ストを塗布する(ソルダレジスト層13a,13bの形
成)。次の工程では(図5(b)参照)、それぞれ所定
の形状にパターニングされたマスク26a及び26bを
用いて、両面のソルダレジスト層13a及び13bに露
光を施す。すなわち、各ソルダレジスト層13a,13
bに対して各マスク26a,26bの位置合わせを行
い、マスク26aの上方及びマスク26bの下方からそ
れぞれ矢印で示すように紫外線(UV)を照射する。
ターン(導体層23)が形成されたコア基板12の両面
に、例えばスクリーン印刷により、感光性のソルダレジ
ストを塗布する(ソルダレジスト層13a,13bの形
成)。次の工程では(図5(b)参照)、それぞれ所定
の形状にパターニングされたマスク26a及び26bを
用いて、両面のソルダレジスト層13a及び13bに露
光を施す。すなわち、各ソルダレジスト層13a,13
bに対して各マスク26a,26bの位置合わせを行
い、マスク26aの上方及びマスク26bの下方からそ
れぞれ矢印で示すように紫外線(UV)を照射する。
【0028】この工程で用いる各マスク26a,26b
は、所要の電極パッドの形状に従うように、且つ、モー
ルドゲート部に対応する部分については表裏同一パター
ンとなるように、パターニングが施されている。次の工
程では(図5(c)参照)、ソルダレジスト層13a,
13bに現像を施し、上記の所定の形状に従うようにパ
ターニングを行う。これは、図4(b)の工程と同様に
して、有機溶剤を含む現像液(ネガ型の場合)、又はア
ルカリ系の現像液(ポジ型の場合)を用いて行うことが
できる。図示の例はネガ型の場合を示しており、ソルダ
レジスト層13a,13bのUV照射された部分(露光
部分)が残っている。
は、所要の電極パッドの形状に従うように、且つ、モー
ルドゲート部に対応する部分については表裏同一パター
ンとなるように、パターニングが施されている。次の工
程では(図5(c)参照)、ソルダレジスト層13a,
13bに現像を施し、上記の所定の形状に従うようにパ
ターニングを行う。これは、図4(b)の工程と同様に
して、有機溶剤を含む現像液(ネガ型の場合)、又はア
ルカリ系の現像液(ポジ型の場合)を用いて行うことが
できる。図示の例はネガ型の場合を示しており、ソルダ
レジスト層13a,13bのUV照射された部分(露光
部分)が残っている。
【0029】このとき、ソルダレジスト層13a,13
bが除去されてコア基板12が露出した部分は、モール
ドゲート部14及びこれに対応する開口部15を構成す
る。また、ソルダレジスト層13a,13bが除去され
て導体層(Cu層)23が露出した部分は、半導体チッ
プの電極に接続されるボンディングワイヤを接続するた
めのパッド、及びはんだボール(外部接続端子)を接合
するためのパッドを構成する。
bが除去されてコア基板12が露出した部分は、モール
ドゲート部14及びこれに対応する開口部15を構成す
る。また、ソルダレジスト層13a,13bが除去され
て導体層(Cu層)23が露出した部分は、半導体チッ
プの電極に接続されるボンディングワイヤを接続するた
めのパッド、及びはんだボール(外部接続端子)を接合
するためのパッドを構成する。
【0030】最後の工程では(図5(d)参照)、ソル
ダレジスト層13a,13bからそれぞれ露出している
Cu層23(パッド)に、各Cu層23を給電層として
ニッケル(Ni)の電解めっきを施し、更に金(Au)
の電解めっきを施して、それぞれ導体層(Ni/Au
層)27a,27bを形成する。このNi/Au層の形
成は、後の段階でボンディングワイヤを接続する際の密
着性、及びはんだボールを接合する際の密着性を高める
ために行う。
ダレジスト層13a,13bからそれぞれ露出している
Cu層23(パッド)に、各Cu層23を給電層として
ニッケル(Ni)の電解めっきを施し、更に金(Au)
の電解めっきを施して、それぞれ導体層(Ni/Au
層)27a,27bを形成する。このNi/Au層の形
成は、後の段階でボンディングワイヤを接続する際の密
着性、及びはんだボールを接合する際の密着性を高める
ために行う。
【0031】以上の工程(図3〜図5)により、本実施
形態のBGA型配線基板11が作製されたことになる。
次に、本実施形態のBGA型配線基板11を用いた半導
体装置について、その製造工程を示す図6を参照しなが
ら説明する。先ず、最初の工程では(図6(a)参
照)、ダイ・アタッチング及びワイヤ・ボンディングを
行う。
形態のBGA型配線基板11が作製されたことになる。
次に、本実施形態のBGA型配線基板11を用いた半導
体装置について、その製造工程を示す図6を参照しなが
ら説明する。先ず、最初の工程では(図6(a)参
照)、ダイ・アタッチング及びワイヤ・ボンディングを
行う。
【0032】すなわち、配線基板11のソルダレジスト
層13a上のチップ(又はダイ)搭載領域にエポキシ系
樹脂等の接着剤30を塗布し、搭載すべき半導体チップ
31の裏面(電極が形成されている側と反対側の面)を
下にして、接着剤30によりチップ搭載領域に半導体チ
ップ31を接着する(ダイ・アタッチング)。次いで、
半導体チップ31の電極とソルダレジスト層13aから
露出しているパッド(Ni/Au層27aを介してCu
層23)とを、例えばAuのボンディングワイヤ32に
より電気的に接続する(ワイヤ・ボンディング)。
層13a上のチップ(又はダイ)搭載領域にエポキシ系
樹脂等の接着剤30を塗布し、搭載すべき半導体チップ
31の裏面(電極が形成されている側と反対側の面)を
下にして、接着剤30によりチップ搭載領域に半導体チ
ップ31を接着する(ダイ・アタッチング)。次いで、
半導体チップ31の電極とソルダレジスト層13aから
露出しているパッド(Ni/Au層27aを介してCu
層23)とを、例えばAuのボンディングワイヤ32に
より電気的に接続する(ワイヤ・ボンディング)。
【0033】なお、図6(a)の例示では、説明の簡単
化のため半導体チップ31が1個のみ搭載されている
が、実際上は複数個の半導体チップが搭載される。次の
工程では(図6(b)参照)、一括モールディング方式
により、半導体チップ31及びボンディングワイヤ32
を封止樹脂33により封止する。これは、封止樹脂33
の最終形状に応じた凹部を有するモールディング金型
(図示せず)を用いて、モールドゲート部14から封止
樹脂を注入しながら加熱及び加圧することにより行われ
る。この工程では、一括モールディング方式を用いてい
るが、これに代えて個別モールディング方式を用いても
よいことはもちろんである。
化のため半導体チップ31が1個のみ搭載されている
が、実際上は複数個の半導体チップが搭載される。次の
工程では(図6(b)参照)、一括モールディング方式
により、半導体チップ31及びボンディングワイヤ32
を封止樹脂33により封止する。これは、封止樹脂33
の最終形状に応じた凹部を有するモールディング金型
(図示せず)を用いて、モールドゲート部14から封止
樹脂を注入しながら加熱及び加圧することにより行われ
る。この工程では、一括モールディング方式を用いてい
るが、これに代えて個別モールディング方式を用いても
よいことはもちろんである。
【0034】最後の工程では(図6(c)参照)、ソル
ダレジスト層13bから露出しているパッド(Ni/A
u層27bを介してCu層23)上にはんだボール34
を載せ、リフローを行って当該パッドにはんだボール3
4を接合する(ボール・マウンティング)。更に、ダイ
サー等により、破線で示すように分割線D−D’に沿っ
て配線基板11を各パッケージ単位に分割し、半導体装
置40を得る(カッティング)。
ダレジスト層13bから露出しているパッド(Ni/A
u層27bを介してCu層23)上にはんだボール34
を載せ、リフローを行って当該パッドにはんだボール3
4を接合する(ボール・マウンティング)。更に、ダイ
サー等により、破線で示すように分割線D−D’に沿っ
て配線基板11を各パッケージ単位に分割し、半導体装
置40を得る(カッティング)。
【0035】以上説明したように、第1の実施形態に係
るBGA型配線基板11(該基板を用いた半導体装置4
0を含む)及びその製造方法によれば、配線基板11の
ボール接合側(裏面)において、基板11を挟んでチッ
プ搭載側(表面)のモールドゲート部14と面対称にあ
る部分は、モールドゲート部14と同一形状で同様に開
口されているので、この部分において基板両面間に実質
的な熱膨張率の差は生じない。その結果、BGA型配線
基板11の反りを極力低減し、あるいは実質的に無くす
ことができる。
るBGA型配線基板11(該基板を用いた半導体装置4
0を含む)及びその製造方法によれば、配線基板11の
ボール接合側(裏面)において、基板11を挟んでチッ
プ搭載側(表面)のモールドゲート部14と面対称にあ
る部分は、モールドゲート部14と同一形状で同様に開
口されているので、この部分において基板両面間に実質
的な熱膨張率の差は生じない。その結果、BGA型配線
基板11の反りを極力低減し、あるいは実質的に無くす
ことができる。
【0036】従って、アセンブリ工程においてモールデ
ィングの際に加熱処理を行ったときでも、基板面、すな
わちパッケージ(半導体装置40)の裏面を平坦に維持
することができる。これによって、この半導体装置40
を他のプリント配線板等に実装したときに、両者間に信
頼性の高い電気的接続を確保することができる。上述し
た第1の実施形態では、所期の目的(基板の反りを低減
すること)を達成するために、配線基板11のチップ搭
載側に存在するモールドゲート部14と同じ形状の開口
部15(ソルダレジスト層13bが形成されていない領
域)を配線基板11のボール接合側の対応する部分(基
板11を挟んで面対称の位置)に設けるようにしたが、
所期の目的を達成するための手段はこれに限定されない
ことはもちろんであり、他の有効な手段も考えられる。
ィングの際に加熱処理を行ったときでも、基板面、すな
わちパッケージ(半導体装置40)の裏面を平坦に維持
することができる。これによって、この半導体装置40
を他のプリント配線板等に実装したときに、両者間に信
頼性の高い電気的接続を確保することができる。上述し
た第1の実施形態では、所期の目的(基板の反りを低減
すること)を達成するために、配線基板11のチップ搭
載側に存在するモールドゲート部14と同じ形状の開口
部15(ソルダレジスト層13bが形成されていない領
域)を配線基板11のボール接合側の対応する部分(基
板11を挟んで面対称の位置)に設けるようにしたが、
所期の目的を達成するための手段はこれに限定されない
ことはもちろんであり、他の有効な手段も考えられる。
【0037】すなわち、図1(従来技術)に関連して上
述したように、基板の反りは、基板の両面に形成された
各々のソルダレジスト層の面積の差(つまり、全体とし
ての熱膨張率の差)に起因して生じる。よって、基板の
反りを有効に低減するためには、この基板の両面間の熱
膨張率の差を極力小さくできるようにモールドゲート部
の配列を工夫すればよい。
述したように、基板の反りは、基板の両面に形成された
各々のソルダレジスト層の面積の差(つまり、全体とし
ての熱膨張率の差)に起因して生じる。よって、基板の
反りを有効に低減するためには、この基板の両面間の熱
膨張率の差を極力小さくできるようにモールドゲート部
の配列を工夫すればよい。
【0038】図7は本発明の第2の実施形態に係るBG
A型配線基板の構成を模式的に示したものであり、上述
した第1の実施形態における図2(a)の平面図に対応
している。この第2の実施形態では、配線基板11aの
周縁に沿って帯状に設けられた各モールドゲート部14
aにそれぞれ分離部SPを設けることで、所期の目的を
達成している。この場合、分離部SPは、チップ搭載側
のソルダレジスト層13aの一部分によって形成され、
その長さ及び幅は、アセンブリ性を考慮して適宜決定さ
れる。つまり第2の実施形態では、配線基板11aのチ
ップ搭載側に分離部SPを設けることでチップ搭載側の
ソルダレジスト層13aの面積を相対的に増やし、ボー
ル接合側のソルダレジスト層の面積との差を相対的に小
さくして、基板の反りの低減を図っている。
A型配線基板の構成を模式的に示したものであり、上述
した第1の実施形態における図2(a)の平面図に対応
している。この第2の実施形態では、配線基板11aの
周縁に沿って帯状に設けられた各モールドゲート部14
aにそれぞれ分離部SPを設けることで、所期の目的を
達成している。この場合、分離部SPは、チップ搭載側
のソルダレジスト層13aの一部分によって形成され、
その長さ及び幅は、アセンブリ性を考慮して適宜決定さ
れる。つまり第2の実施形態では、配線基板11aのチ
ップ搭載側に分離部SPを設けることでチップ搭載側の
ソルダレジスト層13aの面積を相対的に増やし、ボー
ル接合側のソルダレジスト層の面積との差を相対的に小
さくして、基板の反りの低減を図っている。
【0039】なお、図7の例では、各モールドゲート部
14aを1箇所で分離しているが、複数箇所で分離する
ようにしてもよい。複数箇所で分離すると、チップ搭載
側のソルダレジスト層13aの面積が更に増えるので、
基板の反りをより一層効果的に低減することができる。
また、図7には特に示していないが、第1の実施形態と
同様にして、配線基板11aのチップ搭載側に存在する
各モールドゲート部14aと同じ形状の開口部を配線基
板11aのボール接合側の対応する部分に設けるように
してもよい。この場合には、基板の反りを実質的に無く
すことが期待できる。
14aを1箇所で分離しているが、複数箇所で分離する
ようにしてもよい。複数箇所で分離すると、チップ搭載
側のソルダレジスト層13aの面積が更に増えるので、
基板の反りをより一層効果的に低減することができる。
また、図7には特に示していないが、第1の実施形態と
同様にして、配線基板11aのチップ搭載側に存在する
各モールドゲート部14aと同じ形状の開口部を配線基
板11aのボール接合側の対応する部分に設けるように
してもよい。この場合には、基板の反りを実質的に無く
すことが期待できる。
【0040】また、上述した第1,第2の実施形態で
は、モールドゲート部14,14aが配線基板11,1
1aの周縁に沿って帯状に配置されている形態を例にと
って説明したが、モールドゲート部の配置形態はこれに
限定されないことはもちろんである。その一例を図8に
示す。図8は本発明の第3の実施形態に係るBGA型配
線基板の構成を模式的に示したものであり、第1の実施
形態における図2(a)と同様に、BGA型配線基板1
1bをチップ搭載側(表面)から見た平面図である。
は、モールドゲート部14,14aが配線基板11,1
1aの周縁に沿って帯状に配置されている形態を例にと
って説明したが、モールドゲート部の配置形態はこれに
限定されないことはもちろんである。その一例を図8に
示す。図8は本発明の第3の実施形態に係るBGA型配
線基板の構成を模式的に示したものであり、第1の実施
形態における図2(a)と同様に、BGA型配線基板1
1bをチップ搭載側(表面)から見た平面図である。
【0041】この第3の実施形態では、各モールドゲー
ト部14bは、複数個(図示の例では3個)の半導体チ
ップに対して個別に且つ同時に一括モールディングが行
えるように、各チップ間の領域に沿って帯状に設けられ
ている。さらに、各モールドゲート部14bには、第2
の実施形態(図7)と同様の分離部SPが設けられてい
る。各分離部SPの長さ及び幅、設置個数などの選定に
ついては、第2の実施形態と同様である。この第3の実
施形態においても、第2の実施形態と同様に、チップ搭
載側のソルダレジスト層13aとボール接合側のソルダ
レジスト層との面積の差を相対的に小さくし、基板の反
りの低減を図ることができる。
ト部14bは、複数個(図示の例では3個)の半導体チ
ップに対して個別に且つ同時に一括モールディングが行
えるように、各チップ間の領域に沿って帯状に設けられ
ている。さらに、各モールドゲート部14bには、第2
の実施形態(図7)と同様の分離部SPが設けられてい
る。各分離部SPの長さ及び幅、設置個数などの選定に
ついては、第2の実施形態と同様である。この第3の実
施形態においても、第2の実施形態と同様に、チップ搭
載側のソルダレジスト層13aとボール接合側のソルダ
レジスト層との面積の差を相対的に小さくし、基板の反
りの低減を図ることができる。
【0042】また、第1の実施形態と同様にして、配線
基板11bのチップ搭載側に存在する各モールドゲート
部14bと同じ形状の開口部を配線基板11bのボール
接合側の対応する部分に設けるようにすると、基板の反
りを実質的に無くすことが期待できる。なお、上述した
各実施形態に係るBGA型配線基板については、説明の
簡単化のために2層配線構造を例にとって説明したが、
本発明は2層配線構造に限定されないことはもちろんで
ある。例えば、周知のビルドアップ法などを用いて4層
以上に積み上げた配線構造としてもよい。
基板11bのチップ搭載側に存在する各モールドゲート
部14bと同じ形状の開口部を配線基板11bのボール
接合側の対応する部分に設けるようにすると、基板の反
りを実質的に無くすことが期待できる。なお、上述した
各実施形態に係るBGA型配線基板については、説明の
簡単化のために2層配線構造を例にとって説明したが、
本発明は2層配線構造に限定されないことはもちろんで
ある。例えば、周知のビルドアップ法などを用いて4層
以上に積み上げた配線構造としてもよい。
【0043】
【発明の効果】以上説明したように本発明によれば、B
GA型配線基板の両面間の熱膨張率の差を極力小さくで
きるように基板両面のソルダレジスト層の形状及び配置
形態を工夫することにより、BGA型配線基板の反りを
極力低減し又は実質的に無くすことができる。これによ
って、他のプリント配線板等に実装したときに、両者間
に信頼性の高い電気的接続を確保することが可能とな
る。
GA型配線基板の両面間の熱膨張率の差を極力小さくで
きるように基板両面のソルダレジスト層の形状及び配置
形態を工夫することにより、BGA型配線基板の反りを
極力低減し又は実質的に無くすことができる。これによ
って、他のプリント配線板等に実装したときに、両者間
に信頼性の高い電気的接続を確保することが可能とな
る。
【図1】従来技術に係るBGA型配線基板の構成を模式
的に示した図である。
的に示した図である。
【図2】本発明の第1の実施形態に係るBGA型配線基
板の構成を模式的に示した図である。
板の構成を模式的に示した図である。
【図3】図2の配線基板の製造工程を示す断面図であ
る。
る。
【図4】図3の製造工程に続く製造工程を示す断面図で
ある。
ある。
【図5】図4の製造工程に続く製造工程を示す断面図で
ある。
ある。
【図6】図2の配線基板を用いた半導体装置の製造工程
を示す断面図である。
を示す断面図である。
【図7】本発明の第2の実施形態に係るBGA型配線基
板の構成を模式的に示した図である。
板の構成を模式的に示した図である。
【図8】本発明の第3の実施形態に係るBGA型配線基
板の構成を模式的に示した図である。
板の構成を模式的に示した図である。
11,11a,11b…BGA型配線基板 12…コア基板 13a,13b…ソルダレジスト層(保護膜/絶縁層) 14,14a,14b…モールドゲート部 15…モールドゲート部と同じ形状の開口部 23…Cu層(導体層/配線層) 27a,27b…Ni/Au層(導体層) 31…半導体チップ(ダイ) 32…ボンディングワイヤ 33…封止樹脂 34…はんだボール(外部接続端子) 40…半導体装置 SP…(モールドゲート部の)分離部
Claims (7)
- 【請求項1】 半導体チップを搭載するBGA型配線基
板であって、 絶縁材料からなる基板と、 該基板の一方の面及び他方の面にそれぞれ所要のパター
ン形状を有して形成された第1の配線層及び第2の配線
層と、 前記第1の配線層を被覆して前記基板の一方の面に形成
された第1のソルダレジスト層、及び前記第2の配線層
を被覆して前記基板の他方の面に形成された第2のソル
ダレジスト層とを備え、 前記第1のソルダレジスト層が、前記基板の一方の面の
所定の領域に対応する部分に、搭載する半導体チップを
封止する際に樹脂を注入するモールドゲート部の開口部
を有し、 前記第2のソルダレジスト層が、前記基板を挟んで前記
モールドゲート部と面対称にある部分に、該モールドゲ
ート部と略同一形状の開口部を有することを特徴とする
BGA型配線基板。 - 【請求項2】 前記第1の配線層が、搭載する半導体チ
ップの電極に接続されるワイヤを接続するためのパッド
を有し、 前記第2の配線層が、外部接続端子としてのはんだボー
ルを接合するためのパッドを有し、 前記第1のソルダレジスト層が、前記第1の配線層のパ
ッドに対応する部分に開口部を有し、 前記第2のソルダレジスト層が、前記第2の配線層のパ
ッドに対応する部分に開口部を有することを特徴とする
請求項1に記載のBGA型配線基板。 - 【請求項3】 絶縁材料からなる基板の両面にそれぞれ
所要のパターン形状を有した配線層を形成する工程と、 前記配線層を被覆して前記基板の両面にそれぞれソルダ
レジスト層を形成する工程と、 各ソルダレジスト層に対しそれぞれ所定の形状に従うよ
うにパターニングを行う工程とを含み、 該パターニングを行う工程において、一方の面側のソル
ダレジスト層の、前記基板の所定の領域に対応する部分
に、搭載する半導体チップを封止する際に樹脂を注入す
るモールドゲート部の開口部を形成すると共に、他方の
面側のソルダレジスト層の、前記基板を挟んで前記モー
ルドゲート部と面対称にある部分に、該モールドゲート
部と略同一形状の開口部を形成することを特徴とするB
GA型配線基板の製造方法。 - 【請求項4】 前記配線層を形成する工程において、搭
載する半導体チップの電極に接続されるワイヤを接続す
るためのパッドを有する第1の配線層を前記基板の一方
の面に形成すると共に、外部接続端子としてのはんだボ
ールを接合するためのパッドを有する第2の配線層を前
記基板の他方の面に形成し、 前記パターニングを行う工程において、一方の面側のソ
ルダレジスト層の、前記第1の配線層のパッドに対応す
る部分に開口部を形成すると共に、他方の面側のソルダ
レジスト層の、前記第2の配線層のパッドに対応する部
分に開口部を形成することを特徴とする請求項3に記載
のBGA型配線基板の製造方法。 - 【請求項5】 請求項4に記載のBGA型配線基板の製
造方法によって製造されたBGA型配線基板を用いた半
導体装置の製造方法であって、 前記BGA型配線基板の前記一方の面側のチップ搭載領
域に、半導体チップを搭載する工程と、 前記半導体チップの電極と前記一方の面側のソルダレジ
スト層から露出している前記第1の配線層のパッドとを
ボンディングワイヤにより電気的に接続する工程と、 前記モールドゲート部から樹脂を注入して、前記半導体
チップ及び前記ボンディングワイヤを当該樹脂により封
止する工程と、 前記他方の面側のソルダレジスト層から露出している前
記第2の配線層のパッドにはんだボールを接合する工程
と、 以上の工程を経て得られたBGA型配線基板を各半導体
装置単位に分割する工程とを含むことを特徴とする半導
体装置の製造方法。 - 【請求項6】 半導体チップを搭載するBGA型配線基
板であって、 絶縁材料からなる基板と、 該基板の一方の面及び他方の面にそれぞれ所要のパター
ン形状を有して形成された第1の配線層及び第2の配線
層と、 前記第1の配線層を被覆して前記基板の一方の面に形成
された第1のソルダレジスト層、及び前記第2の配線層
を被覆して前記基板の他方の面に形成された第2のソル
ダレジスト層とを備え、 前記第1のソルダレジスト層が、前記基板の一方の面の
所定の領域に対応する部分に、搭載する半導体チップを
封止する際に樹脂を注入するモールドゲート部の開口部
を有し、該モールドゲート部の少なくとも1箇所に、前
記第1のソルダレジスト層の一部分によって形成された
分離部が設けられていることを特徴とするBGA型配線
基板。 - 【請求項7】 前記第2のソルダレジスト層が、前記分
離部が設けられたモールドゲート部と面対称にある部分
に、該モールドゲート部と略同一形状の開口部を有する
ことを特徴とする請求項6に記載のBGA型配線基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001143217A JP2002343818A (ja) | 2001-05-14 | 2001-05-14 | Bga型配線基板及びその製造方法並びに半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001143217A JP2002343818A (ja) | 2001-05-14 | 2001-05-14 | Bga型配線基板及びその製造方法並びに半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002343818A true JP2002343818A (ja) | 2002-11-29 |
Family
ID=18989395
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001143217A Withdrawn JP2002343818A (ja) | 2001-05-14 | 2001-05-14 | Bga型配線基板及びその製造方法並びに半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002343818A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005142312A (ja) * | 2003-11-06 | 2005-06-02 | Renesas Technology Corp | 半導体装置およびその製造方法ならびに配線基板の製造方法 |
JP2009123869A (ja) * | 2007-11-14 | 2009-06-04 | Panasonic Corp | モジュールとこれを用いた電子機器 |
CN106298731A (zh) * | 2015-06-24 | 2017-01-04 | 三星电子株式会社 | 电路板和包括该电路板的半导体封装件 |
-
2001
- 2001-05-14 JP JP2001143217A patent/JP2002343818A/ja not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005142312A (ja) * | 2003-11-06 | 2005-06-02 | Renesas Technology Corp | 半導体装置およびその製造方法ならびに配線基板の製造方法 |
JP2009123869A (ja) * | 2007-11-14 | 2009-06-04 | Panasonic Corp | モジュールとこれを用いた電子機器 |
CN106298731A (zh) * | 2015-06-24 | 2017-01-04 | 三星电子株式会社 | 电路板和包括该电路板的半导体封装件 |
US10002822B2 (en) | 2015-06-24 | 2018-06-19 | Samsung Electronics Co., Ltd. | Circuit boards and semiconductor packages including the same |
US10141255B2 (en) | 2015-06-24 | 2018-11-27 | Samsung Electronics Co., Ltd. | Circuit boards and semiconductor packages including the same |
CN106298731B (zh) * | 2015-06-24 | 2020-07-31 | 三星电子株式会社 | 电路板和包括该电路板的半导体封装件 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6706564B2 (en) | Method for fabricating semiconductor package and semiconductor package | |
KR100437437B1 (ko) | 반도체 패키지의 제조법 및 반도체 패키지 | |
JP4171499B2 (ja) | 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法 | |
US6534391B1 (en) | Semiconductor package having substrate with laser-formed aperture through solder mask layer | |
US7190071B2 (en) | Semiconductor package and method for fabricating the same | |
JPH09162320A (ja) | 半導体パッケージおよび半導体装置 | |
US6329228B1 (en) | Semiconductor device and method of fabricating the same | |
JP4070470B2 (ja) | 半導体装置用多層回路基板及びその製造方法並びに半導体装置 | |
JPH09199635A (ja) | 回路基板形成用多層フィルム並びにこれを用いた多層回路基板および半導体装置用パッケージ | |
TWI429043B (zh) | 電路板結構、封裝結構與製作電路板的方法 | |
CN101689539A (zh) | 半导体装置及其制造方法 | |
JP4970388B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
TWI685935B (zh) | 半導體裝置及其製造方法 | |
JPH0883865A (ja) | 樹脂封止型半導体装置 | |
JP4029910B2 (ja) | 半導体パッケ−ジの製造法及び半導体パッケ−ジ | |
JP2002343818A (ja) | Bga型配線基板及びその製造方法並びに半導体装置の製造方法 | |
JPH07302859A (ja) | 半導体チップ搭載用多層配線基板の製造方法及び半導体チップ搭載装置の製造方法 | |
JP2006100666A (ja) | 半導体装置及びその製造方法 | |
JP3915226B2 (ja) | 半導体パッケ−ジ用チップ支持基板及び半導体パッケ−ジ | |
JP4321758B2 (ja) | 半導体装置 | |
JPH08316360A (ja) | Ic実装構造 | |
JP3455686B2 (ja) | 半導体パッケージの製造方法 | |
JP2002064164A (ja) | 半導体装置およびその製造方法 | |
JP5429890B2 (ja) | 配線用電子部品及びその製造方法、並びに該配線用電子部品を組み込んで用いる電子デバイスパッケージ及びその製造方法 | |
JP3606275B2 (ja) | 半導体パッケージ及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080805 |