JP2002329899A - Piezoelectric thin-film element and manufacturing method therefor - Google Patents
Piezoelectric thin-film element and manufacturing method thereforInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シリコン基材に梁
構造部を形成し、この梁構造部に圧電薄膜を形成する圧
電薄膜素子およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a piezoelectric thin film element in which a beam structure is formed on a silicon substrate and a piezoelectric thin film is formed on the beam structure, and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、センサやアクチュエータなどの電
子部品、またはそれらを組み合わせて構成される電子機
器システムを半導体プロセス技術や超精密加工技術など
によって微小化するマイクロマシニング技術が盛んに行
われており、センサなどの小型化、高機能化の進展が図
られている。2. Description of the Related Art In recent years, micromachining technology for miniaturizing electronic components, such as sensors and actuators, or electronic device systems constituted by combining them with semiconductor processing technology or ultraprecision processing technology, has been actively performed. The miniaturization of sensors, sensors, etc., and the advancement of high functionality are being promoted.
【０００３】このような小型化が進むセンサには、圧電
薄膜を用いた各種特性評価に用いられる圧電薄膜素子が
ある。図６は、従来の圧電薄膜素子の製造方法を説明す
る模式図である。先ず、シリコン基板１’を用意し（図
６（ａ）参照）、ウェットエッチングによってダイヤフ
ラム構造（厚さ１０〜１００μｍ）を形成する（図６
（ｂ）参照）。[0003] As such a miniaturized sensor, there is a piezoelectric thin film element used for evaluating various characteristics using a piezoelectric thin film. FIG. 6 is a schematic view illustrating a conventional method for manufacturing a piezoelectric thin film element. First, a silicon substrate 1 'is prepared (see FIG. 6A), and a diaphragm structure (thickness: 10 to 100 μm) is formed by wet etching (FIG. 6).
(B)).
【０００４】その後、絶縁膜（例えば、ＳｉＯ2）１
ａ、下部電極１１、圧電薄膜１２、上部電極１３の成膜
を行い、パタ一二ング後（図６（ｃ）参照）、ドライエ
ッチングにて不要部（薄膜、シリコン）の除去を行っ
て、梁構造部３を形成している（図６（ｄ）参照）。Thereafter, an insulating film (for example, SiO 2 ) 1
a, the lower electrode 11, the piezoelectric thin film 12, and the upper electrode 13 were formed, and after patterning (see FIG. 6C), unnecessary portions (thin film, silicon) were removed by dry etching. The beam structure 3 is formed (see FIG. 6D).
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、ドライ
エッチングでシリコンのエッチングを行う場合、主に、
ＲＩＥ（反応性イオンエッチング）、イオンミリング等
の装置を用いているが、シリコンはエッチングレートが
７０ｍｍ／ｍｉｎ程度と低いため、厚さ１０〜１００μ
ｍの貫通処理には多大な時間を必要とする。However, when etching silicon by dry etching, mainly,
Although an apparatus such as RIE (reactive ion etching) and ion milling is used, silicon has a low etching rate of about 70 mm / min, and thus has a thickness of 10 to 100 μm.
A large amount of time is required for the penetration process of m.
【０００６】また、シリコン基板のエッチング後の断面
形状は、３０〜４５°のテーパを持ち、さらにアンダー
エッチングと言われる面方向へのエッチング量が大きく
なるため、安定した形状の確保、制御が非常に難しい。Further, since the cross-sectional shape of the silicon substrate after etching has a taper of 30 to 45 ° and the amount of etching in the plane direction called under-etching becomes large, it is very difficult to secure and control a stable shape. Difficult.
【０００７】このドライエッチングによる方法として、
現在普及しているシリコンの高レートエッチング装置と
して、誘導結合型プラズマ（ＩＣＰ）−ＲＩＥなどの装
置が市販されているが、非常に高価であるため現実的で
はない。As a method by this dry etching,
As a currently widespread high-rate etching apparatus for silicon, an apparatus such as an inductively coupled plasma (ICP) -RIE is commercially available, but it is not realistic because it is very expensive.
【０００８】また、初期工程のダイヤフラム作製におい
ても、エッチング液の液温ムラ、撹拝ムラなどによる影
響から残り厚さ制御が難しく、面内バラツキ、ウェハ間
バラツキを抑える事が困難で、最大２０μｍ程度のバラ
ツキを生じている。[0008] Also in the initial process of manufacturing the diaphragm, it is difficult to control the remaining thickness due to the influence of unevenness in the temperature of the etching solution, unevenness of the stirring, etc., and it is difficult to suppress the in-plane variation and the variation between wafers. There is some variation.
【０００９】その他、ウェットエッチングによる裏表面
からのシリコンエッチングを行うことも考えられるが、
裏表面のエッチング量が異なるため、片面ずつエッチン
グ量を細かくチェックしながら、作業を行う必要があ
る。In addition, it is conceivable to perform silicon etching from the back surface by wet etching.
Since the etching amount of the back surface is different, it is necessary to perform the work while checking the etching amount finely for each side.
【００１０】また、シリコン基板が（１１０）単結晶の
場合では、垂直に溝が形成されるため、片面をエッチン
グ後にもう片面をエッチングする場合には、既にエッチ
ングされた面に保護膜の形成が必要となる。しかし、垂
直に形成された溝には、シャドー効果により、側面、底
面に保護膜が形成され難い。In the case where the silicon substrate is a (110) single crystal, a groove is formed vertically. Therefore, when one surface is etched and the other surface is etched, a protective film is formed on the already etched surface. Required. However, it is difficult to form protective films on the side and bottom surfaces of the vertically formed groove due to the shadow effect.
【００１１】一方、シリコン基板が（１００）単結晶の
場合、５４．７°のテーパが生じてしまうため、梁の支
持体の体積増により、圧電薄膜の特性評価に好ましくな
い。On the other hand, when the silicon substrate is a (100) single crystal, a taper of 54.7 ° occurs, which is not preferable for evaluating the characteristics of the piezoelectric thin film due to an increase in the volume of the beam support.
【００１２】[0012]
【課題を解決するための手段】本発明は、このような課
題を解決するために成されたものである。すなわち、本
発明は、シリコン基材に形成される梁構造部と、梁構造
部に形成される圧電薄膜と、圧電薄膜に電圧を印加する
電極とを備える圧電薄膜素子において、シリコン基材の
中間に絶縁層が配置されているものである。SUMMARY OF THE INVENTION The present invention has been made to solve such problems. That is, the present invention relates to a piezoelectric thin film element including a beam structure formed on a silicon substrate, a piezoelectric thin film formed on the beam structure, and an electrode for applying a voltage to the piezoelectric thin film. Is provided with an insulating layer.
【００１３】また、本発明は、シリコン基材に梁構造部
を形成し、この梁構造部に圧電薄膜およびその圧電薄膜
に電圧を印加する電極を形成する圧電薄膜素子の製造方
法において、シリコン基材として、中間にエッチングス
トップ層を備えたものを使用し、そのエッチングストッ
プ層までエッチングすることにより梁構造部を形成する
ものである。The present invention also relates to a method of manufacturing a piezoelectric thin film element in which a beam structure is formed on a silicon substrate and a piezoelectric thin film and an electrode for applying a voltage to the piezoelectric thin film are formed on the beam structure. As a material, a material having an etching stop layer in the middle is used, and the beam structure is formed by etching up to the etching stop layer.
【００１４】このような本発明では、シリコン基材の中
間に絶縁層であるエッチングストップ層があるため、ウ
ェットエッチングを用いてエッチングストップ層まで両
側のシリコン基材を短時間にエッチングできるようにな
る。また、エッチングストップ層によってウェットエッ
チングが止まることから、高精度に梁構造を形成できる
ようになる。In the present invention, since the etching stop layer which is an insulating layer is provided between the silicon bases, the silicon bases on both sides can be etched in a short time to the etching stop layer using wet etching. . Further, since the wet etching is stopped by the etching stop layer, the beam structure can be formed with high precision.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。図１は、本実施形態に係る圧電薄膜
素子を説明する図で、（ａ）は概略斜視図、（ｂ）はａ
−ａ線矢視断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings. 1A and 1B are views for explaining a piezoelectric thin film element according to the present embodiment. FIG. 1A is a schematic perspective view, and FIG.
FIG. 4 is a sectional view taken along line -a.
【００１６】すなわち、本実施形態の圧電薄膜素子は、
シリコン基材１に形成される梁構造部３と、梁構造部３
上に形成される圧電薄膜１２と、圧電薄膜に電圧を印加
する下部電極１１および上部電極１３とを備えており、
下部電極１１および上部電極１３の間に所定の電圧を印
加することで圧電薄膜１２に歪みが生じ、梁構造部３が
図中矢印に示すよう揺動する。このような圧電薄膜素子
において、本実施形態では、特に、シリコン基材１の中
間に絶縁層２を備えている点に特徴がある。That is, the piezoelectric thin film element of this embodiment is
Beam structure 3 formed on silicon substrate 1, beam structure 3
A piezoelectric thin film 12 formed thereon; a lower electrode 11 and an upper electrode 13 for applying a voltage to the piezoelectric thin film;
When a predetermined voltage is applied between the lower electrode 11 and the upper electrode 13, distortion occurs in the piezoelectric thin film 12, and the beam structure 3 swings as indicated by an arrow in the figure. In this embodiment, such a piezoelectric thin film element is particularly characterized in that an insulating layer 2 is provided in the middle of a silicon substrate 1.
【００１７】シリコン基材１としては、ＳＯＩ（Ｓｉｌ
ｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）技術により作製
された（１１０）面方位シリコン基板と（１００）面方
位シリコン基板の接合ウェハを用いている。これによ
り、梁構造部３の下面に対応した位置に絶縁層２が配置
される。つまり、梁構造部３の厚さを絶縁層２の位置で
規制できるようになる。As the silicon substrate 1, SOI (Sil)
A bonded wafer of a (110) plane oriented silicon substrate and a (100) plane oriented silicon substrate manufactured by an icon-on-insulator technique is used. Thereby, the insulating layer 2 is arranged at a position corresponding to the lower surface of the beam structure 3. That is, the thickness of the beam structure 3 can be regulated at the position of the insulating layer 2.
【００１８】この基板の作製手順を図２に示す。先ず、
少なくとも接合面が平坦化された厚さ０．３５ｍｍのシ
リコン（１００）面方位ウェハと、厚さ０．１ｍｍの
（１１０）方位ウェハとを用意する。この厚さは、実際
に必要な厚さに研磨しろを加えた値である。FIG. 2 shows the procedure for manufacturing this substrate. First,
A silicon (100) -oriented wafer having a thickness of 0.35 mm and a (110) -oriented wafer having a thickness of 0.1 mm and having at least a bonding surface flattened are prepared. This thickness is a value obtained by adding a polishing margin to the actually required thickness.
【００１９】次に、どちらか一方のウェハの接合面にエ
ッチングストップ層となる表面酸化層であるＳｉＯ2を
形成するため、８００℃、２時間、酸素雰囲気中でアニ
ールを行う。このアニールの時間により、形成する酸化
膜の厚さを制御することが可能である。ここでは、（１
００）面方位ウェハ１０に３００ｎｍ厚のＳｉＯ2を形
成する（図２（ａ）参照）。その他、エッチングストッ
プ層としては、Ｓｉ3Ｎ4膜、ボロンイオンのドープなど
の手法がある。Next, annealing is performed at 800 ° C. for 2 hours in an oxygen atmosphere to form SiO 2 , which is a surface oxide layer serving as an etching stop layer, on the bonding surface of one of the wafers. The thickness of the oxide film to be formed can be controlled by the annealing time. Here, (1
00) A 300 nm thick SiO 2 is formed on the plane orientation wafer 10 (see FIG. 2A). In addition, as the etching stop layer, there are methods such as a Si 3 N 4 film and doping of boron ions.
【００２０】次に、表面酸化させた（１００）面方位ウ
ェハ１０と（１１０）面方位ウェハ２０の平坦化面を貼
り合せ、１０００℃で熱処理することでシリコンウェハ
同士を結合させる（図２（ｂ）参照）。Next, the flattened surfaces of the (100) -oriented wafer 10 and the (110) -oriented wafer 20 whose surfaces have been oxidized are bonded to each other, and heat-treated at 1000 ° C. to bond the silicon wafers to each other (FIG. b)).
【００２１】その後、両面研磨を行う（図２（ｃ）参
照）。この時、（１１０）面方位ウェハ２０側は成膜面
となると共に、作製する構造体の支持部（ベース）とな
るため、必要とする厚さに到達するまで慎重に研磨す
る。今回は３０μｍ±１μｍ厚となるように研磨した。
（１００）面方位ウェハ１０側は厚さ３００±１０μｍ
の比較的公差が大きくても構わない。Thereafter, double-side polishing is performed (see FIG. 2C). At this time, since the (110) -oriented wafer 20 side becomes a film-forming surface and a supporting portion (base) of a structure to be manufactured, the wafer is carefully polished until it reaches a required thickness. This time, it was polished to a thickness of 30 μm ± 1 μm.
300 ± 10 μm thickness on the (100) plane wafer 10 side
May have a relatively large tolerance.
【００２２】そして、このような手法で作製した基板表
面に絶縁層であるＳｉＯ2を形成するため、８００℃、
１２時間、酸素雰囲気中でアニールを行い、３００ｍｍ
の厚みの絶縁膜を形成する。これにより、中間に絶縁層
２を備えたシリコン基材１が完成する。Then, to form SiO 2 as an insulating layer on the surface of the substrate manufactured by such a method, 800 ° C.
Anneal for 12 hours in an oxygen atmosphere, 300 mm
An insulating film having a thickness of is formed. As a result, the silicon substrate 1 having the insulating layer 2 in the middle is completed.
【００２３】次に、このようなシリコン基材１を用いた
本実施形態の圧電薄膜素子の製造方法を図３に沿って順
に説明する。先ず、シリコン基材１の（１００）面方位
ウェハ１０側と（１１０）面方位ウェハ２０側にパタ一
二ング処理により、エッチングしたい部分のみ表面に形
成されたＳｉＯ2を除去し（図３（ａ）参照）、ダイヤ
フラム作製のためのウェットエッチングを行う。これに
より、梁構造部３が構成される（図３（ｂ）参照）。Next, a method of manufacturing the piezoelectric thin film element of this embodiment using such a silicon substrate 1 will be described in order with reference to FIG. First, the SiO 2 formed on the surface of only the portion to be etched is removed by patterning on the (100) plane wafer 10 side and the (110) plane wafer 20 side of the silicon substrate 1 (FIG. 3 ( a)), wet etching for manufacturing a diaphragm is performed. Thus, the beam structure 3 is configured (see FIG. 3B).
【００２４】このウェットエッチングには、例えばＴＭ
ＡＨ（テトラメチルアンモニウム水溶液）２０％を用い
る。また、液温は９０℃±３℃に設定し、攪拌を行いな
がらウェハをエッチング液中に浸漬する。In this wet etching, for example, TM
AH (tetramethylammonium aqueous solution) 20% is used. The liquid temperature is set to 90 ° C. ± 3 ° C., and the wafer is immersed in the etching solution while stirring.
【００２５】本実施形態では、ウェハ内部に存在する
（１００）面方位部と（１１０）面方位部の界面に存在
するＳｉＯ2がエッチングストップ層となり、所定の深
さにエッチングが達すれば、エッチングの進行が止まる
ため、面内、若しくは、同時投入した基板間のエッチン
グバラツキが無くなるまでエッチング液に浸しておくこ
とができる。つまり、エッチング制御を緩やかにするこ
とが可能となる。In the present embodiment, SiO 2 existing at the interface between the (100) plane orientation part and the (110) plane orientation part existing inside the wafer becomes an etching stop layer, and when the etching reaches a predetermined depth, the etching is stopped. Is stopped, so that the substrate can be immersed in the etching solution until the etching variation in the plane or between the substrates charged simultaneously disappears. That is, the etching control can be moderated.
【００２６】その後、（１１０）面方位ウェハ２０側に
レジストを塗布した後、パターニングを施し、下部電極
（Ｐｔ／１００ｎｍ）１１、圧電薄膜（ＰＺＴ／１μ
ｍ）１２を成膜する（図３（ｃ）参照）。そして、リフ
トオフによりレジストを除去すれば、下部電極１１およ
び圧電薄膜１２を必要形状にすることができる。Then, after applying a resist on the (110) plane orientation wafer 20 side, patterning is performed, and a lower electrode (Pt / 100 nm) 11 and a piezoelectric thin film (PZT / 1 μm) are formed.
m) A film 12 is formed (see FIG. 3C). Then, if the resist is removed by lift-off, the lower electrode 11 and the piezoelectric thin film 12 can be formed into required shapes.
【００２７】さらに、レジストの塗布、パターニングを
行い、上部電極（Ｐｔ／１００ｎｍ）１３の成膜を行
う。そして、リフトオフによりレジストを除去し、圧電
薄膜１２のバリ取りエッチングと、下部電極１１の取り
出し用溝のエッチングを行うためのパタ一二ングを行
う。この状態で、硝酸：水：フッ酸（＝５０：５０：
１）の割合で混合された溶液中に浸し、ＳｉＯ2膜をエ
ッチングする。これにより、本実施形態の圧電薄膜素子
が完成する（図３（ｄ）、図１参照）。Further, a resist is applied and patterned to form an upper electrode (Pt / 100 nm) 13. Then, the resist is removed by lift-off, and deburring etching of the piezoelectric thin film 12 and patterning for etching a groove for taking out the lower electrode 11 are performed. In this state, nitric acid: water: hydrofluoric acid (= 50: 50:
It is immersed in the solution mixed in the ratio of 1) to etch the SiO 2 film. Thus, the piezoelectric thin film element of the present embodiment is completed (see FIG. 3D and FIG. 1).
【００２８】このような製造方法により、全てのエッチ
ングをウェットエッチングで行うことができ、ドライエ
ッチングに比べて短時間で梁構造部を形成できるように
なる。しかも、中間にエッチングストップ層となるＳｉ
Ｏ2を設けているため、ウェットエッチングでも精度良
く梁構造部の厚さを制御できるようになる。According to such a manufacturing method, all etching can be performed by wet etching, and the beam structure can be formed in a shorter time than dry etching. In addition, Si serving as an etching stop layer in the middle
Since O 2 is provided, the thickness of the beam structure can be accurately controlled even by wet etching.
【００２９】なお、このような製造方法においては、貼
り合せるウェハとして双方（１１０）面方位のものを用
いても構わない。つまり、シリコン基材１の中間にエッ
チングストップ層となる絶縁層があるため、（１１０）
面方位ウェハを用いても、ウェットエッチングによって
精度良く梁構造部を形成できるようになる。In such a manufacturing method, a wafer to be bonded may have a (110) plane orientation. That is, since there is an insulating layer serving as an etching stop layer in the middle of the silicon substrate 1, (110)
Even when a plane-oriented wafer is used, the beam structure can be accurately formed by wet etching.
【００３０】また、シリコン基材１のウェットエッチン
グ工程は、電極、圧電薄膜の形状形成後に行っても構わ
ない。図４、図５は、電極、圧電薄膜形成後にウェット
エッチングを行う製造方法を説明する図である。先ず、
（１００）面方位ウェハ１０と（１１０）面方位ウェハ
２０とを貼り合わせて表面酸化したシリコン基材１の
（１１０）面方位ウェハ２０側に下部電極１１、圧電薄
膜１２、上部電極１３を形成し、上部電極１３のみをパ
ターニングする（図４（ａ）参照）。The wet etching of the silicon substrate 1 may be performed after the formation of the electrodes and the piezoelectric thin film. 4 and 5 are views for explaining a manufacturing method of performing wet etching after forming an electrode and a piezoelectric thin film. First,
The lower electrode 11, the piezoelectric thin film 12, and the upper electrode 13 are formed on the (110) plane wafer 20 side of the silicon substrate 1 whose surface is oxidized by bonding the (100) plane wafer 10 and the (110) plane wafer 20. Then, only the upper electrode 13 is patterned (see FIG. 4A).
【００３１】次に、パターニングした上部電極１３の両
脇となる圧電薄膜１２および下部電極１１の部分をエッ
チングするため、ＰｔやＣｕ等でマスクして、エッチン
グを行う。ここで、ＰｔやＣｕ等でマスクするのは、成
膜された必要となる部分の膜がエッチング液に侵食され
ないようにするためである。そのマスク膜はエッチング
終了後にイオンミリングなどのドライエッチング、Ｃｕ
に関してはエンストリップ液によるウェットエッチング
で除去可能である。Next, in order to etch the portions of the piezoelectric thin film 12 and the lower electrode 11 on both sides of the patterned upper electrode 13, etching is performed using Pt, Cu or the like as a mask. Here, the masking with Pt, Cu, or the like is performed so that the required portion of the formed film is not eroded by the etchant. After completion of the etching, the mask film is subjected to dry etching such as ion milling or Cu etching.
Can be removed by wet etching with an en strip solution.
【００３２】次に、エッチングした圧電薄膜１２、下部
電極１１の部分に対応するＳｉＯ2と、（１００）面方
位ウェハ１０側のダイヤフラムとなる部分に対応するＳ
ｉＯ 2とをエッチングにより除去し、開口する（図４
（ｃ）参照）。Next, the etched piezoelectric thin film 12, the lower part
SiO corresponding to the portion of the electrode 11TwoAnd the (100) face
S corresponding to the portion that becomes the diaphragm on the side of the wafer 10
iO TwoAre removed by etching to form an opening (FIG. 4).
(C)).
【００３３】その後、ＴＭＡＨによるウェットエッチン
グによって、ＳｉＯ2の開口部分から（１００）面方位
ウェハ１０と（１１０）面方位ウェハ２０とをエッチン
グし、梁構造部３およびダイヤフラムを形成する（図５
（ａ）参照）。Thereafter, the (100) -oriented wafer 10 and the (110) -oriented wafer 20 are etched from the opening of SiO 2 by wet etching with TMAH to form the beam structure 3 and the diaphragm (FIG. 5).
(See (a)).
【００３４】そして、硝酸：水：フッ酸（＝５０：５
０：１）の割合で混合された溶液中に浸し、ＳｉＯ2膜
をエッチングする。これにより、本実施形態の圧電薄膜
素子が完成する（図５（ｂ）、図１参照）。Then, nitric acid: water: hydrofluoric acid (= 50: 5)
It is immersed in a solution mixed at a ratio of 0: 1) to etch the SiO 2 film. Thereby, the piezoelectric thin film element of the present embodiment is completed (see FIG. 5B and FIG. 1).
【００３５】なお、この手法は、特性評価用梁構造体に
関わらず、櫛状構造体を必要とするジャイロセンサーな
ど、様々技術に応用可能である。This method can be applied to various technologies, such as a gyro sensor that requires a comb-like structure, regardless of the beam structure for evaluating characteristics.
【００３６】[0036]
【発明の効果】以上説明したように、本発明によれば次
のような効果がある。すなわち、シリコン基材の中間部
にエッチングストップ層となる絶縁層を設けることで、
ダイヤグラム部のエッチング深さおよび梁構造部の厚さ
を細かい時間設定で追い込む必要なく容易に形成でき
る。さらに、エッチング量のバラツキが無くるため、安
定した特性の圧電薄膜素子を容易に提供することが可能
となる。これにより、より高精度の圧電特性評価を行う
ことが可能となる。As described above, the present invention has the following effects. That is, by providing an insulating layer serving as an etching stop layer in the middle of the silicon base material,
The etching depth of the diagram portion and the thickness of the beam structure portion can be easily formed without the need to drive in a fine time setting. Furthermore, since there is no variation in the amount of etching, a piezoelectric thin film element having stable characteristics can be easily provided. Thereby, it is possible to evaluate the piezoelectric characteristics with higher accuracy.
【図１】本実施形態の圧電薄膜素子を説明する模式図で
ある。FIG. 1 is a schematic diagram illustrating a piezoelectric thin film element according to an embodiment.
【図２】シリコン基材の製造工程を説明する模式断面図
である。FIG. 2 is a schematic cross-sectional view illustrating a manufacturing process of a silicon base material.
【図３】本実施形態の圧電薄膜素子の製造方法を説明す
る模式断面図である。FIG. 3 is a schematic cross-sectional view illustrating a method for manufacturing a piezoelectric thin film element of the present embodiment.
【図４】他の製造方法を説明する模式断面図（その１）
である。FIG. 4 is a schematic cross-sectional view illustrating another manufacturing method (part 1).
It is.
【図５】他の製造方法を説明する模式断面図（その２）
である。FIG. 5 is a schematic cross-sectional view illustrating another manufacturing method (part 2).
It is.
【図６】従来例を説明する模式断面図である。FIG. 6 is a schematic sectional view illustrating a conventional example.
１…シリコン基材、２…絶縁層、３…梁構造部、１１…
下部電極、１２…圧電薄膜、１３…上部電極DESCRIPTION OF SYMBOLS 1 ... Silicon base material, 2 ... Insulation layer, 3 ... Beam structure part, 11 ...
Lower electrode, 12: piezoelectric thin film, 13: upper electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田村 孝 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Takashi Tamura 6-7-35 Kita Shinagawa, Shinagawa-ku, Tokyo Inside Sony Corporation
Claims (5)
素子において、 前記シリコン基材の中間に絶縁層が配置されていること
を特徴とする圧電薄膜素子。1. A piezoelectric thin film element comprising: a beam structure formed on a silicon substrate; a piezoelectric thin film formed on the beam structure; and an electrode for applying a voltage to the piezoelectric thin film. Characterized in that an insulating layer is arranged in the middle of the piezoelectric thin film element.
梁構造部に圧電薄膜およびその圧電薄膜に電圧を印加す
る電極を形成する圧電薄膜素子の製造方法において、 前記シリコン基材として、中間にエッチングストップ層
を備えたものを使用し、そのエッチングストップ層まで
エッチングすることにより前記梁構造部を形成すること
を特徴とする圧電薄膜素子の製造方法。2. A method of manufacturing a piezoelectric thin film element, comprising: forming a beam structure on a silicon substrate; and forming a piezoelectric thin film and an electrode for applying a voltage to the piezoelectric thin film on the beam structure. A method for manufacturing a piezoelectric thin film element, wherein a beam structure portion is formed by using a member provided with an etching stop layer in the middle and etching the etching stop layer.
トップ層を間にして２枚のシリコン基板を貼り合わせた
ものから成ることを特徴とする請求項２記載の圧電薄膜
素子の製造方法。3. The method according to claim 2, wherein the silicon substrate is formed by bonding two silicon substrates with the etching stop layer therebetween.
トップ層を境にした２枚のシリコン基板のうち、少なく
とも前記圧電薄膜が形成される側のシリコン基板のエッ
チング面の面方位を（１１０）とすることを特徴とする
請求項３記載の圧電薄膜素子の製造方法。4. The method according to claim 1, wherein the silicon substrate has a plane orientation of at least (110) an etching surface of the silicon substrate on which the piezoelectric thin film is formed, of the two silicon substrates bordering the etching stop layer. 4. The method for manufacturing a piezoelectric thin film element according to claim 3, wherein
ウェットエッチングで行うことを特徴とする請求項２記
載の圧電薄膜素子の製造方法。5. The method according to claim 2, wherein all of the etching of the silicon base is performed by wet etching.
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