JPH03130998A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03130998A JPH03130998A JP1269623A JP26962389A JPH03130998A JP H03130998 A JPH03130998 A JP H03130998A JP 1269623 A JP1269623 A JP 1269623A JP 26962389 A JP26962389 A JP 26962389A JP H03130998 A JPH03130998 A JP H03130998A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に３値の電圧（接地
電位ＧＮＤ＜ハイレベルｖＤＤく高電位Ｖｐｐ）を入力
する複数個の端子を１つの端子で兼用した半導体集積回
路に関する。
電位ＧＮＤ＜ハイレベルｖＤＤく高電位Ｖｐｐ）を入力
する複数個の端子を１つの端子で兼用した半導体集積回
路に関する。
従来、この種の半導体集積回路の入力端子では、通常の
入力（２値の電圧：ＧＮＤ、Ｖｎｎ）と一つの３値入力
しか兼用できなかった。
入力（２値の電圧：ＧＮＤ、Ｖｎｎ）と一つの３値入力
しか兼用できなかった。
第２図はこの種の入力端子をもった集積回路の一例の回
路図である。ここでは、２個の３値入力端子１，１３と
通常のモード入力端子２とを有し、３値入力嬬千１から
は、電圧変換回路、インバータ６を介してバイアステス
ト用出力ＢＮを出力し、モード入力端子２からインバー
タ７を介してモード出力りを出力し、もう一つの３値入
力端子１３からは、シュミット回路５を介して通常モー
ド出力Ｃを出力すると共に、ｖＰＰ検出回路３．ＮＯＲ
回路１２を介してＰＲＯＭ用出力Ｐを出力している。こ
のＰＲＯＭ用出力Ｐは、高電位ｖｐｐが検出されるが、
内部回路からの５ＴＢＹ信号４が入力されると出力され
るものである。
路図である。ここでは、２個の３値入力端子１，１３と
通常のモード入力端子２とを有し、３値入力嬬千１から
は、電圧変換回路、インバータ６を介してバイアステス
ト用出力ＢＮを出力し、モード入力端子２からインバー
タ７を介してモード出力りを出力し、もう一つの３値入
力端子１３からは、シュミット回路５を介して通常モー
ド出力Ｃを出力すると共に、ｖＰＰ検出回路３．ＮＯＲ
回路１２を介してＰＲＯＭ用出力Ｐを出力している。こ
のＰＲＯＭ用出力Ｐは、高電位ｖｐｐが検出されるが、
内部回路からの５ＴＢＹ信号４が入力されると出力され
るものである。
上述した従来の入力端子をもつ集積回路では、一つの端
子１には一つの３値入力しか入れられず、複数個の３値
入力が必要な場合は、他にもう一つの入力端子１３を設
ける必要があり、そのためピン数が増え、かつポンディ
ングパッドとそれに付随した保護用の周辺回路が増え、
チップ面積が大きくなるという欠点がある。
子１には一つの３値入力しか入れられず、複数個の３値
入力が必要な場合は、他にもう一つの入力端子１３を設
ける必要があり、そのためピン数が増え、かつポンディ
ングパッドとそれに付随した保護用の周辺回路が増え、
チップ面積が大きくなるという欠点がある。
本発明の目的は、端子数を増すことなく３値入力を必要
とする入力信号を受けることができると共に、チップ面
積を少くした半導体集積回路を提供することにある。
とする入力信号を受けることができると共に、チップ面
積を少くした半導体集積回路を提供することにある。
本発明の構成は、３値の入力レベルを入力する第１の入
力端子と、外部モード信号を入力する第２の入力端子と
を有し、これら入力端子からの各信号と内部回路からの
モード信号により制御される半導体集積回路において、
前記第１の入力端子からの信号と前記各モード信号の組
合せにより、前記内部回路に必要な各モード信号をつく
り、入力端子数を減らしたことを特徴とする。
力端子と、外部モード信号を入力する第２の入力端子と
を有し、これら入力端子からの各信号と内部回路からの
モード信号により制御される半導体集積回路において、
前記第１の入力端子からの信号と前記各モード信号の組
合せにより、前記内部回路に必要な各モード信号をつく
り、入力端子数を減らしたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。本実施例に
おいて、１は３値入力の端子、２はモード設定用の入力
端子、４は内部回路で発生されるＰモード設定用入力信
号である。また、３は３値の高電位ＶＰＰを検出するｖ
、Ｐ検出器、５はシュミット回路、６，７，１０，１１
はインバータ、８はＡＮＤ回路、９，１２はＮＯ，Ｒ回
路である。
おいて、１は３値入力の端子、２はモード設定用の入力
端子、４は内部回路で発生されるＰモード設定用入力信
号である。また、３は３値の高電位ＶＰＰを検出するｖ
、Ｐ検出器、５はシュミット回路、６，７，１０，１１
はインバータ、８はＡＮＤ回路、９，１２はＮＯ，Ｒ回
路である。
３値入力端子Ｉ ＥＶｐｐ （＞ＶＤＤ） ノミ圧が加
わった時、ｖｐＰ検出器３およびインバータ６の出力カ
ロウレベル（接地レベル）になり、Ｐモード設定用信号
４の入力にロウレベルが加わった時、ＮＯＲ回路１２の
出力はハイレベル（Ｖｎｎレベル）となるが、モード設
定用入力端子２にハイレベルを加えることによりＰモー
ドを使えなくし、ＢＮモードのみをアクティブにしてい
る。また逆に、モード設定用入力端子２にロウレベルを
加えることによりＢＮモードを使えなくし、Ｐモードを
入力信号４により変化するようにする。これらの関係は
第１表のようになる。
わった時、ｖｐＰ検出器３およびインバータ６の出力カ
ロウレベル（接地レベル）になり、Ｐモード設定用信号
４の入力にロウレベルが加わった時、ＮＯＲ回路１２の
出力はハイレベル（Ｖｎｎレベル）となるが、モード設
定用入力端子２にハイレベルを加えることによりＰモー
ドを使えなくし、ＢＮモードのみをアクティブにしてい
る。また逆に、モード設定用入力端子２にロウレベルを
加えることによりＢＮモードを使えなくし、Ｐモードを
入力信号４により変化するようにする。これらの関係は
第１表のようになる。
第
表
〔発明の効果〕
以上説明したように本発明は、入力端子を兼用すること
により、半導体装置のビン数を減らすことができ、また
ポンディングパッドもなくすことが出来るので、チップ
面積も小さくなるという効果がある。
により、半導体装置のビン数を減らすことができ、また
ポンディングパッドもなくすことが出来るので、チップ
面積も小さくなるという効果がある。
第１図は本発明の一実施例の回路図、第２図は従来のＩ
Ｃ入力端子部分の一例の回路図である。 １．１３・・・・・・３値入力端子、２・・・・・・通
常入力端子、３・・・・・・ＶＰＰ検出器、４・・・・
・・５ＴＢＹ入力信号、５・・・・・・シュミット回路
、６，７，１０．１１・・・・・・インバータ、 ８・・・・・・ＮＡＮＤＡＮＤ 回路 ２・・・・・・ ＮＯＲ回路。
Ｃ入力端子部分の一例の回路図である。 １．１３・・・・・・３値入力端子、２・・・・・・通
常入力端子、３・・・・・・ＶＰＰ検出器、４・・・・
・・５ＴＢＹ入力信号、５・・・・・・シュミット回路
、６，７，１０．１１・・・・・・インバータ、 ８・・・・・・ＮＡＮＤＡＮＤ 回路 ２・・・・・・ ＮＯＲ回路。
Claims (1)
- ３値の入力レベルを入力する第１の入力端子と、外部
モード信号を入力する第２の入力端子とを有し、これら
入力端子からの各信号と内部回路からのモード信号によ
り制御される半導体集積回路において、前記第１の入力
端子からの信号と前記各モード信号の組合せにより、前
記内部回路に必要な各モード信号をつくり、入力端子数
を減らしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269623A JPH03130998A (ja) | 1989-10-16 | 1989-10-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1269623A JPH03130998A (ja) | 1989-10-16 | 1989-10-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03130998A true JPH03130998A (ja) | 1991-06-04 |
Family
ID=17474930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1269623A Pending JPH03130998A (ja) | 1989-10-16 | 1989-10-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03130998A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661218B2 (en) | 2000-12-30 | 2003-12-09 | Hynix Semiconductor Inc | High voltage detector |
| US7538600B2 (en) | 2005-12-28 | 2009-05-26 | Hynix Semiconductor Inc. | Voltage generator and semiconductor memory apparatus with the same |
-
1989
- 1989-10-16 JP JP1269623A patent/JPH03130998A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6661218B2 (en) | 2000-12-30 | 2003-12-09 | Hynix Semiconductor Inc | High voltage detector |
| US7538600B2 (en) | 2005-12-28 | 2009-05-26 | Hynix Semiconductor Inc. | Voltage generator and semiconductor memory apparatus with the same |
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