JP2002318711A - Controller provided with cpu - Google Patents
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Landscapes
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、複数のＣＰＵを用
いて特定の制御対象を制御する制御装置に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control device for controlling a specific control object using a plurality of CPUs.
【０００２】[0002]
【従来の技術】規模が大きいシステムまたは装置を制御
する場合のように、制御対象の数が多い場合には、１つ
のＣＰＵでは制御しきれないため、複数のＣＰＵを用い
て、該複数のＣＰＵ相互間でデータ通信を行いながら各
制御対象を制御することが行われている。例えば、ガス
エンジンを動力源としてコンプレッサを駆動し、冷媒を
制御するガス・ヒートポンプシステムの制御装置におい
ては、ガスエンジンの制御、冷媒の制御及び室内機／室
外機の制御等、多くの制御対象の制御を行う必要がある
ため、ＣＰＵのポート数が不足したり、制御対象に応じ
て制御ループを分割したりすることが必要になり、複数
のＣＰＵを用いることが必要になる。2. Description of the Related Art When the number of objects to be controlled is large, such as when controlling a large-scale system or apparatus, a single CPU cannot control the entire system. Control of each control object is performed while performing data communication between each other. For example, in a control device of a gas heat pump system that controls a refrigerant by driving a compressor using a gas engine as a power source, many control targets such as control of a gas engine, control of a refrigerant, and control of an indoor unit / outdoor unit are used. Since it is necessary to perform control, the number of CPU ports becomes insufficient, the control loop needs to be divided according to the control target, and a plurality of CPUs need to be used.
【０００３】このような制御装置において、いずれかの
ＣＰＵが外来ノイズ等により暴走したり、その動作が異
常になったりした場合には、異常になったＣＰＵのみを
リセットするのではなく、すべてのＣＰＵを一旦リセッ
トして正常な状態に回復させてから制御を再開させるこ
とが望ましい。In such a control device, when one of the CPUs goes out of control due to an external noise or the like, or the operation becomes abnormal, not only the failed CPU is reset, but all the CPUs are reset. It is desirable to reset the CPU once to restore it to a normal state and then resume control.
【０００４】またいずれかのＣＰＵの動作が異常になっ
たときには、そのＣＰＵが異常になったことを含む必要
情報を記憶手段に記憶させる動作を、他の正常なＣＰＵ
に行わせることが望ましい。When the operation of any one of the CPUs becomes abnormal, the operation of storing necessary information including the abnormality of the CPU in the storage means is replaced with another normal CPU.
It is desirable to let
【０００５】ＣＰＵの異常を監視し、異常時にＣＰＵを
リセットする機能を持った素子として、異常検出素子
（ウォッチ・ドック・タイマ）が用いられている。この
異常検出素子は、ＣＰＵが正常時に一定の周期で発生す
るクリア信号の発生間隔を計測するタイマを備えてい
て、該タイマによりクリア信号が一定の判定時間内に発
生しなかったことが検出されたときに、ＣＰＵにリセッ
ト信号を与えるようになっている。[0005] An abnormality detecting element (watch dock timer) is used as an element having a function of monitoring an abnormality of the CPU and resetting the CPU when the abnormality occurs. The abnormality detecting element includes a timer for measuring an interval of generation of a clear signal which is generated at a constant cycle when the CPU is normal, and the timer detects that the clear signal has not been generated within a predetermined determination time. A reset signal is given to the CPU when the
【０００６】図３は複数のＣＰＵを備えた制御装置に上
記異常検出素子を設けた例を示したもので、同図におい
て１及び２はそれぞれ第１及び第２のＣＰＵである。こ
れらのＣＰＵ１及び２においては、それぞれに設けられ
ているポートの内、２つのポートが第１の送信ポートＰ
s1及び第１の受信ポートＰr1として割り当てられ、他の
２つのポートが第２の送信ポートＰs2及び第２の受信ポ
ートＰr2として割り当てられている。ＣＰＵ１及び２
は、一方のＣＰＵの第１の送信ポートＰs1及び受信ポー
トＰr1を２線式のシリアル通信ラインを介して他のＣＰ
Ｕの第１の受信ポートＰr1及び送信ポートＰs1に接続す
ることにより相互に接続されている。FIG. 3 shows an example in which the above-described abnormality detecting element is provided in a control device having a plurality of CPUs. In FIG. In these CPUs 1 and 2, two of the ports provided for each of the CPUs 1 and 2 are connected to the first transmission port P.
s1 and a first reception port Pr1, and the other two ports are allocated as a second transmission port Ps2 and a second reception port Pr2. CPU 1 and 2
Connects the first transmission port Ps1 and the reception port Pr1 of one CPU to the other CP via a two-wire serial communication line.
U are connected to each other by connecting to the first reception port Pr1 and transmission port Ps1 of U.
【０００７】また３及び４は第１及び第２のＥＥＰＲＯ
Ｍ（電気的に書換えが可能な不揮発性メモリ）で、ＥＥ
ＰＲＯＭ３の入力端子Ａr 及び出力端子Ａs はそれぞれ
第１のＣＰＵ１の第２の送信ポートＰs2及び受信ポート
Ｐr2に接続され、ＥＥＰＲＯＭ４の入力端子Ａr 及び出
力端子Ａs はそれぞれ第２のＣＰＵ２の第２の送信ポー
トＰs2及び受信ポートＰr2に接続されている。Also, 3 and 4 are first and second EEPROMs.
M (electrically rewritable nonvolatile memory) and EE
The input terminal Ar and the output terminal As of the PROM 3 are connected to the second transmission port Ps2 and the reception port Pr2 of the first CPU 1, respectively, and the input terminal Ar and the output terminal As of the EEPROM 4 are respectively connected to the second transmission port It is connected to the port Ps2 and the receiving port Pr2.
【０００８】各ＣＰＵはまたクリア信号出力端子ＣＬと
リセット信号入力端子ＲＥＳとを有していて、自らが正
常に動作しているときにそのクリア信号出力端子から一
定の周期でクリア信号を出力する。第１のＣＰＵ１が出
力するクリア信号は第１の微分回路５を通してパルス波
形に波形整形された後、第１のＣＰＵに対して設けられ
た異常検出素子６のクリア信号入力端子ｃｌに入力され
ている。異常検出素子６は、入力されるパルスの発生間
隔を計測するアナログ式のタイマを備えていて、設定さ
れた判定時間内にパルス波形のクリア信号が入力されな
い状態が生じたときに、そのリセット信号出力端子ｒｅ
ｓから第１のＣＰＵ１のリセット端子ＲＥＳにリセット
信号を与えるようになっている。Each CPU also has a clear signal output terminal CL and a reset signal input terminal RES, and outputs a clear signal from the clear signal output terminal at regular intervals when the CPU itself is operating normally. . The clear signal output from the first CPU 1 is shaped into a pulse waveform through the first differentiating circuit 5, and then input to the clear signal input terminal cl of the abnormality detection element 6 provided for the first CPU. I have. The abnormality detection element 6 includes an analog timer that measures the interval between the input pulses. When a clear signal of the pulse waveform is not input within the set determination time, a reset signal is output. Output terminal re
s, a reset signal is supplied to the reset terminal RES of the first CPU 1.
【０００９】第２のＣＰＵに対しても上記と同様の異常
検出素子４が設けられ、第２のＣＰＵ２が出力するクリ
ア信号が第２の微分回路７を通して異常検出素子８のク
リア信号入力端子ｃｌに入力されている。また異常検出
素子８に設定された判定時間内にクリア信号が入力され
ない状態が生じたときに、該異常検出素子８のリセット
信号出力端子ｒｅｓから第２のＣＰＵ２のリセット端子
ＲＥＳにリセット信号が与えられるようになっている。An abnormality detecting element 4 similar to the above is also provided for the second CPU, and a clear signal output from the second CPU 2 is passed through a second differentiating circuit 7 to a clear signal input terminal cl of the abnormality detecting element 8. Has been entered. When a state occurs in which the clear signal is not input within the determination time set in the abnormality detection element 8, a reset signal is supplied from the reset signal output terminal res of the abnormality detection element 8 to the reset terminal RES of the second CPU 2. It is supposed to be.
【００１０】図４は各異常検出素子の動作を示すタイミ
ングチャートで、同図（Ａ）は異常検出素子の内部タイ
マの計数出力（電圧）の変化を示し、同図（Ｂ）はＣＰ
Ｕから微分回路を通して異常検出素子のクリア信号入力
端子ｃｌに入力されるクリア信号を示している。また図
４（Ｃ）は異常検出素子のリセット信号出力端子ｒｅｓ
の電位を示している。ＣＰＵはこのリセット信号出力端
子ｒｅｓの電位が高レベル（Ｈレベル）から低レベル
（Ｌレベル）に変化した時にリセットされる。即ち、リ
セット信号出力端子ｒｅｓの電位のＨレベルからＬレベ
ルへの変化がリセット信号となる。FIG. 4 is a timing chart showing the operation of each abnormality detecting element. FIG. 4A shows a change in the count output (voltage) of the internal timer of the abnormality detecting element, and FIG.
A clear signal input from U to the clear signal input terminal cl of the abnormality detection element through the differentiating circuit is shown. FIG. 4C shows a reset signal output terminal res of the abnormality detecting element.
Is shown. The CPU is reset when the potential of the reset signal output terminal res changes from a high level (H level) to a low level (L level). That is, a change in the potential of the reset signal output terminal res from the H level to the L level becomes a reset signal.
【００１１】異常検出素子６，８は、内部タイマを備え
ていて、クリア信号が入力される毎にその内部タイマを
リセットして計数動作を再開させる。対応するＣＰＵが
正常に動作していて、図４（Ｂ）の時刻ｔ3 までの期間
のように、対応するＣＰＵから設定された周期Ｔo でク
リア信号が入力されているときには、異常検出素子の内
部タイマの計数出力が判定値Ｖｓに達しないため、異常
検出素子はそのリセット信号出力端子ｒｅｓの電位をＨ
レベルに保持している。このときＣＰＵはリセットされ
ることなく、正常に動作する。Each of the abnormality detecting elements 6 and 8 has an internal timer. Each time a clear signal is input, the internal timer is reset to restart the counting operation. When the corresponding CPU is operating normally and the clear signal is input at the set period To from the corresponding CPU as in the period up to time t3 in FIG. Since the count output of the timer does not reach the determination value Vs, the abnormality detecting element sets the potential of the reset signal output terminal res to H
Hold on to the level. At this time, the CPU operates normally without being reset.
【００１２】図４（Ｂ）の時刻ｔ4 において、例えばＣ
ＰＵ１の動作が異常になると、ＣＰＵ１は、クリア信号
の出力を停止する（クリア信号出力端子ＣＬの電位をＨ
レベルまたはＬレベルに固定する）。ＣＰＵ１が最後の
クリア信号を発生した時刻ｔ3 から判定時間Ｔ1 が経過
すると、異常検出素子６の内部タイマの計数出力が判定
値Ｖｓに達する。このとき異常検出素子６はそのリセッ
ト信号出力端子ｒｅｓの電位を低レベル（Ｌレベル）に
低下させてリセット信号を出力するため、ＣＰＵ１がリ
セットされる。At time t4 in FIG. 4B, for example, C
When the operation of the PU1 becomes abnormal, the CPU1 stops outputting the clear signal (the potential of the clear signal output terminal CL is set to H level).
Level or L level). When the determination time T1 elapses from the time t3 when the CPU 1 generates the last clear signal, the count output of the internal timer of the abnormality detecting element 6 reaches the determination value Vs. At this time, since the abnormality detection element 6 lowers the potential of the reset signal output terminal res to a low level (L level) and outputs a reset signal, the CPU 1 is reset.
【００１３】上記のようにＣＰＵ１の動作が異常になる
と、ＣＰＵ１からＣＰＵ２へのデータの伝送が正常に行
われなくなる。このとき正常な状態にあるＣＰＵ２は、
設定時間内にＣＰＵ１からデータの伝送がないことから
ＣＰＵ１の動作が異常になったと判断して、ＣＰＵ１が
異常になったことの情報、その時の各種のデータの値、
実行を中断するプログラムのステップ数等の必要情報
を、書き換えが可能な不揮発性メモリＥＥＰＲＯＭ４に
書き込んだ後、次のクリア信号の出力を停止する。異常
検出素子８は、ＣＰＵ２が最後のクリア信号を発生して
から判定時間Ｔ1が経過した時にそのリセット信号出力
端子ｒｅｓの電位をＬレベルにしてＣＰＵ２をリセット
する。When the operation of the CPU 1 becomes abnormal as described above, data transmission from the CPU 1 to the CPU 2 cannot be performed normally. At this time, the CPU 2 in a normal state
Since there is no data transmission from the CPU 1 within the set time, it is determined that the operation of the CPU 1 has become abnormal, and information that the CPU 1 has become abnormal, various data values at that time,
After writing necessary information such as the number of steps of the program whose execution is to be interrupted to the rewritable nonvolatile memory EEPROM 4, the output of the next clear signal is stopped. The abnormality detection element 8 resets the CPU 2 by setting the potential of the reset signal output terminal res to the L level when the determination time T1 has elapsed since the CPU 2 generated the last clear signal.
【００１４】[0014]
【発明が解決しようとする課題】上記のように、複数の
ＣＰＵを備えた従来の制御装置では、各ＣＰＵ毎に異常
検出素子を設けて、いずれかのＣＰＵの動作が異常にな
った時に、そのＣＰＵから他のＣＰＵへのデータの伝送
が正常に行われなくなることを利用して、該他のＣＰＵ
に異常時の情報を記憶させる動作を行わせるとともに該
他のＣＰＵからのクリア信号の発生を停止して、各ＣＰ
Ｕに対して設けた異常検出素子により各ＣＰＵをリセッ
トするようにしていた。As described above, in the conventional control device having a plurality of CPUs, an abnormality detecting element is provided for each CPU, and when any one of the CPUs becomes abnormal, Taking advantage of the fact that data transmission from that CPU to another CPU is not performed normally,
The CPU performs an operation of storing information at the time of abnormality and stops generation of a clear signal from the other CPU.
Each CPU is reset by an abnormality detection element provided for U.
【００１５】しかしながら、例えばＣＰＵ１の動作が異
常になったときに、通信のタイミングによっては、ＣＰ
Ｕ２がＣＰＵ１との間の通信異常を判定する前にＣＰＵ
１がリセットされてデータの通信が回復することがあ
る。この場合、ＣＰＵ２はリセットされることなく動作
を継続するため、ＣＰＵ１の動作が異常になった際に生
じたシステムの異常なデータをそのまま用いて制御動作
を行うおそれがあり、システムの制御が正常に行われな
くなるおそれがある。However, when the operation of the CPU 1 becomes abnormal, for example, depending on the communication timing, the CP
Before U2 determines a communication error with CPU1, CPU
1 may be reset and data communication may be restored. In this case, since the CPU 2 continues the operation without being reset, the control operation may be performed by using the abnormal data of the system generated when the operation of the CPU 1 becomes abnormal. May not be performed.
【００１６】またいずれかのＣＰＵの動作が異常になっ
たときには、すべてのＣＰＵを同時にリセットすること
が好ましいが、上記従来の制御装置では、各ＣＰＵのリ
セットに時間差が生じるのを避けることができなかっ
た。When the operation of any CPU becomes abnormal, it is preferable to reset all the CPUs at the same time. However, in the above-described conventional control device, it is possible to avoid a time difference between the resets of the CPUs. Did not.
【００１７】更に従来の制御装置では、各ＣＰＵ毎に異
常検出素子を設ける必要があったため、コストが高くな
るのを避けられなかった。Further, in the conventional control device, it is necessary to provide an abnormality detecting element for each CPU, so that it is inevitable that the cost is increased.
【００１８】本発明の目的は、いずれかのＣＰＵの動作
が異常になったときに、そのＣＰＵの動作が異常になっ
たことの情報を含む必要情報を記憶手段に記憶させた
後、すべてのＣＰＵを同時にリセットすることができよ
うにして、システムの制御が異常になるのを防ぐことが
できようにした制御装置を提供することにある。It is an object of the present invention to provide a method in which, when an operation of any CPU becomes abnormal, necessary information including information indicating that the operation of the CPU becomes abnormal is stored in the storage means, It is an object of the present invention to provide a control device capable of resetting a CPU at the same time and preventing an abnormal control of the system.
【００１９】本発明の他の目的は、１つの異常検出素子
で複数のＣＰＵをリセットすることができるようにし
て、コストの低減を図ることができるようにした制御装
置を提供することにある。It is another object of the present invention to provide a control device capable of resetting a plurality of CPUs with one abnormality detection element, thereby reducing costs.
【００２０】[0020]
【課題を解決するための手段】本発明は、正常に動作し
ているときに一定の周期でクリア信号を発生し、動作が
異常になった時に該クリア信号の発生を停止するように
構成されたＣＰＵを複数個備えて、該複数のＣＰＵ相互
間でデータ通信を行いながら制御対象を制御する制御装
置に係わるもので、本発明においては、各ＣＰＵが、設
定時間Ｔo の間他のＣＰＵから与えられるデータを受信
しなかったときに該他のＣＰＵの動作が異常になったこ
との情報を含む必要情報を記憶手段に記憶させた後クリ
ア信号の出力を停止するように構成される。According to the present invention, a clear signal is generated at a constant cycle during normal operation, and the generation of the clear signal is stopped when the operation becomes abnormal. The present invention relates to a control device that includes a plurality of CPUs and controls a control target while performing data communication between the plurality of CPUs. In the present invention, each CPU is controlled by another CPU during a set time To. When the given data is not received, necessary information including information indicating that the operation of the other CPU has become abnormal is stored in the storage means, and then the output of the clear signal is stopped.
【００２１】本発明においてはまた、入力信号が与えら
れる間隔が設定された判定時間Ｔ1を超えた時にリセッ
ト信号を出力する１つの異常検出素子が複数のＣＰＵに
対して共通に設けられて、複数のＣＰＵのうちの少くと
も１つが発生するクリア信号が異常検出素子に入力信号
として与えられ、該異常検出素子が出力するリセット信
号が複数のＣＰＵのそれぞれのリセット端子に入力され
る。In the present invention, one abnormality detecting element for outputting a reset signal when an interval at which an input signal is applied exceeds a set determination time T1 is provided in common for a plurality of CPUs. A clear signal generated by at least one of the CPUs is provided as an input signal to the abnormality detection element, and a reset signal output from the abnormality detection element is input to each reset terminal of the plurality of CPUs.
【００２２】また上記判定時間Ｔ1 は、複数のＣＰＵの
それぞれのクリア信号の発生周期のうちの最も長い周期
よりも更に長く設定しておく。The judgment time T1 is set to be longer than the longest cycle of the clear signal generation cycles of the plurality of CPUs.
【００２３】本発明に係わる制御装置において、すべて
のＣＰＵが正常に動作しているときには、判定時間内に
異常検出素子にクリア信号が入力信号として与えられる
ため、異常検出素子はリセット信号を出力しない。In the control device according to the present invention, when all the CPUs are operating normally, a clear signal is given as an input signal to the abnormality detecting element within the determination time, so that the abnormality detecting element does not output a reset signal. .
【００２４】これに対し、いずれかのＣＰＵの動作が異
常になると、他の正常なＣＰＵは、動作が異常になった
ＣＰＵからの信号を正常に受信できなくなる。このとき
正常なＣＰＵは、動作が異常になったＣＰＵについての
情報や、その時の各種のデータの値などの必要情報を記
憶手段に記憶させる動作を完了した後、クリア信号の出
力を停止する。また動作が異常になったＣＰＵは、その
異常が発生した時刻以降クリア信号の発生を停止する。On the other hand, if the operation of one of the CPUs becomes abnormal, the other normal CPUs cannot normally receive signals from the CPU whose operation has become abnormal. At this time, the normal CPU stops the output of the clear signal after completing the operation of storing the information on the CPU in which the operation has become abnormal and the necessary information such as various data values at that time in the storage means. Further, the CPU in which the operation is abnormal stops generating the clear signal after the time when the abnormality occurs.
【００２５】異常検出素子は、いずれかのＣＰＵから最
後のクリア信号が与えられた後、所定の判定時間が経過
したときにリセット信号を出力する。このリセット信号
はすべてのＣＰＵに与えられるため、すべてのＣＰＵが
同時にリセットされる。The abnormality detecting element outputs a reset signal when a predetermined judgment time has elapsed after the last clear signal is given from any one of the CPUs. Since this reset signal is given to all CPUs, all CPUs are reset at the same time.
【００２６】本発明においては、複数のＣＰＵのうちの
１つのＣＰＵが出力するクリア信号のみを異常検出素子
に入力するだけですべてのＣＰＵを同時にリセットする
という目的を達成することができる。この場合、上記判
定時間を、いずれかのＣＰＵの動作が異常になった後、
正常なＣＰＵが異常なＣＰＵについての情報を含む必要
情報を記憶するために必要な時間よりも長い時間に設定
しておくことにより、正常なＣＰＵによる必要情報の記
憶動作を支障なく行わせることができる。According to the present invention, the object of simultaneously resetting all the CPUs only by inputting only the clear signal output by one of the plurality of CPUs to the abnormality detecting element can be achieved. In this case, the above-described determination time is set after any of the CPU operations becomes abnormal.
By setting the time longer than the time required for the normal CPU to store the necessary information including the information on the abnormal CPU, the operation of storing the necessary information by the normal CPU can be performed without any trouble. it can.
【００２７】このように１つのＣＰＵが出力するクリア
信号のみを異常検出素子に与えるようにすると、クリア
信号の波形を整形する回路など、ＣＰＵと異常検出素子
の入力端子との間に設ける回路を１つだけ設ければよい
ため、構成を簡単にすることができる。When only the clear signal output from one CPU is supplied to the abnormality detecting element, a circuit provided between the CPU and the input terminal of the abnormality detecting element, such as a circuit for shaping the waveform of the clear signal, is provided. Since only one is required, the configuration can be simplified.
【００２８】本発明においては、複数のＣＰＵのそれぞ
れが発生するクリア信号のすべてを１つの異常検出素子
に入力信号として供給する構成をとることもできる。こ
の場合、複数のＣＰＵがそれぞれ発生するクリア信号は
オア回路を通して異常検出素子に入力する。In the present invention, a configuration may be adopted in which all of the clear signals generated by each of the plurality of CPUs are supplied as input signals to one abnormality detection element. In this case, the clear signals respectively generated by the plurality of CPUs are input to the abnormality detecting element through the OR circuit.
【００２９】上記のように構成した場合、いずれかのＣ
ＰＵの動作が異常になると、そのＣＰＵがクリア信号の
発生を停止する。このとき正常な他のＣＰＵは、異常な
ＣＰＵについての情報を含む必要情報の記憶動作を行う
が、この記憶動作が行われている間は正常なＣＰＵがク
リア信号を発生するため、異常検出素子がリセット信号
を出力することはない。正常なＣＰＵが上記記憶動作を
完了すると、該正常なＣＰＵは、次のクリア信号の発生
を停止するため、異常検出素子は、正常なＣＰＵから最
後のクリア信号が入力された時刻から判定時間Ｔ1 が経
過した時にリセット信号を出力し、すべてのＣＰＵを同
時にリセットする。In the case of the above configuration, any of C
When the operation of the PU becomes abnormal, the CPU stops generating the clear signal. At this time, the other normal CPU performs an operation of storing necessary information including information on the abnormal CPU. During this operation, the normal CPU generates a clear signal. Does not output a reset signal. When the normal CPU completes the storage operation, the normal CPU stops generating the next clear signal. Therefore, the abnormality detecting element sets the determination time T1 from the time when the last clear signal is input from the normal CPU. , A reset signal is output, and all CPUs are reset at the same time.
【００３０】上記のように、本発明においては、複数の
ＣＰＵに対して１つの異常検出素子を設けるだけですべ
てのＣＰＵをリセットできるため、コストの低減を図る
ことができる。As described above, in the present invention, all the CPUs can be reset simply by providing one abnormality detection element for a plurality of CPUs, so that the cost can be reduced.
【００３１】またいずれかのＣＰＵの動作が異常になっ
たときに、すべてのＣＰＵを同時にリセットすることが
できるため、一部のＣＰＵのみが動作を継続して異常な
制御が行われるおそれをなくすことができる。Further, when the operation of any one of the CPUs becomes abnormal, all the CPUs can be reset at the same time, so that there is no danger that only some of the CPUs will continue to operate and abnormal control will be performed. be able to.
【００３２】[0032]
【発明の実施の形態】図１は一例として２つのＣＰＵが
設けられる制御装置に本発明を適用した場合の要部の構
成例を示したもので、同図において１１及び１２はそれ
ぞれ第１及び第２のＣＰＵであり、各ＣＰＵにおいて
は、２つのポートが第１の送信ポートＰs1及び受信ポー
トＰr1として割り当てられ、他の２つのポートが第２の
送信ポートＰs2及び受信ポートＰr2として割り当てられ
いてる。また各ＣＰＵには、クリア信号出力端子ＣＬ
と、リセット端子入力端子ＲＥＳとが設けられている。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an example of the configuration of a main part when the present invention is applied to a control device provided with two CPUs as an example. In FIG. This is a second CPU. In each CPU, two ports are allocated as a first transmission port Ps1 and a reception port Pr1, and the other two ports are allocated as a second transmission port Ps2 and a reception port Pr2. . Each CPU has a clear signal output terminal CL.
And a reset terminal input terminal RES.
【００３３】図示の例では、第１のＣＰＵ１１の送信ポ
ートＰs1と第２のＣＰＵ１２の受信ポートＰr1との間が
２線式のシリアル通信ラインＬ1 を介して接続され、第
２のＣＰＵ１２の送信ポートＰs1と第１のＣＰＵ１１の
受信ポートＰr1との間が２線式のシリアル通信ラインＬ
2 を介して接続されている。In the illustrated example, the transmission port Ps1 of the first CPU 11 and the reception port Pr1 of the second CPU 12 are connected via a two-wire serial communication line L1. A two-wire serial communication line L is connected between Ps1 and the receiving port Pr1 of the first CPU 11.
Connected via 2.
【００３４】また１３及び１４は第１及び第２のＥＥＰ
ＲＯＭで、第１のＥＥＰＲＯＭ３の入力端子Ａr 及び出
力端子Ａs はそれぞれ第１のＣＰＵ１１の第２の送信ポ
ートＰs2及び受信ポートＰr2に接続され、第２のＥＥＰ
ＲＯＭ１４の入力端子Ａr 及び出力端子Ａs はそれぞれ
第２のＣＰＵ１２の第２の送信ポートＰs2及び受信ポー
トＰr2に接続されている。13 and 14 are the first and second EEPs.
In the ROM, the input terminal Ar and the output terminal As of the first EEPROM 3 are connected to the second transmission port Ps2 and the reception port Pr2 of the first CPU 11, respectively.
The input terminal Ar and the output terminal As of the ROM 14 are connected to the second transmission port Ps2 and the reception port Pr2 of the second CPU 12, respectively.
【００３５】各ＣＰＵは、正常に動作しているときに一
定の周期でクリア信号を発生し、動作が異常になった時
に該クリア信号の発生を停止するように構成されてい
る。各ＣＰＵはまた、設定時間Ｔo の間他のＣＰＵから
与えられるデータを受信しなかったときに該他のＣＰＵ
の動作が異常になったことの情報を含む必要情報を記憶
手段に記憶させた後クリア信号の出力を停止するように
構成されている。Each of the CPUs is configured to generate a clear signal at a constant cycle when operating normally, and to stop generating the clear signal when the operation becomes abnormal. Each CPU also receives the data from the other CPU for a set time To when the other CPU does not receive data given from the other CPU.
After the necessary information including the information indicating that the operation has become abnormal is stored in the storage means, the output of the clear signal is stopped.
【００３６】本発明においては、複数のＣＰＵ１１及び
１２に対して共通に１つの異常検出素子１５が設けられ
て、複数のＣＰＵ１１及び１２がそれぞれのクリア信号
出力端子ＣＬから出力するクリア信号が、それぞれ微分
回路１６及び１７とオア回路１８とを通して異常検出素
子１５の信号入力端子ｃｌに入力されている。また異常
検出素子１５がそのリセット信号出力端子ｒｅｓから出
力するリセット信号がすべてのＣＰＵ１１及び１２のリ
セット端子ＲＥＳに与えられている。In the present invention, one abnormality detecting element 15 is provided in common for the plurality of CPUs 11 and 12, and the clear signals output from the clear signal output terminals CL by the plurality of CPUs 11 and 12 respectively. The signal is input to the signal input terminal cl of the abnormality detection element 15 through the differentiation circuits 16 and 17 and the OR circuit 18. A reset signal output from the reset signal output terminal res by the abnormality detection element 15 is given to the reset terminals RES of all the CPUs 11 and 12.
【００３７】異常検出素子１５は、クリア信号の発生間
隔を計測するための時限動作を行うアナログ式のタイマ
回路（例えばコンデンサを一定の時定数で充電する回
路）と、オア回路１８からクリア信号が入力される毎に
タイマ回路をクリアするクリア回路と、タイマ回路の出
力が設定値に達したときにリセット信号を発生するリセ
ット信号発生回路とを備えていて、設定された判定時間
Ｔ1 内にクリア信号が入力されない状態が生じたとき
に、そのリセット信号出力端子ｒｅｓからリセット信号
を出力する。この異常検出素子１５には、図示しない定
電圧直流電源から抵抗Ｒ1 を通して電源電圧が与えられ
ている。The abnormality detecting element 15 includes an analog timer circuit (for example, a circuit for charging a capacitor with a constant time constant) for performing a timed operation for measuring an interval of generation of the clear signal, and a clear signal from the OR circuit 18. A clear circuit that clears the timer circuit every time it is input, and a reset signal generation circuit that generates a reset signal when the output of the timer circuit reaches a set value, are cleared within the set determination time T1 When a state where no signal is input occurs, a reset signal is output from the reset signal output terminal res. The abnormality detecting element 15 is supplied with a power supply voltage from a constant voltage DC power supply (not shown) through a resistor R1.
【００３８】上記判定時間Ｔ1 は、ＣＰＵ１１及び１２
のそれぞれのクリア信号の発生周期Ｔo1及びＴo2のうち
の最も長い周期よりも更に長く設定されている。即ち、
Ｔ1＞Ｔ01及びＴ1 ＞Ｔo2の関係が成立するように設定
時間Ｔ1 の長さが設定されている。The determination time T1 is determined by the CPUs 11 and 12.
Are set longer than the longest of the clear signal generation periods To1 and To2. That is,
The length of the set time T1 is set so that the relations T1> T01 and T1> To2 hold.
【００３９】微分回路１６は、図示しない定電圧直流電
源の正極側出力端子に一端が接続された抵抗Ｒ2 と、該
抵抗Ｒ2 の他端に一端が接続されたコンデンサＣ1 と、
コンデンサＣ1 の他端と接地間に接続された抵抗Ｒ3
と、抵抗Ｒ2 の他端と接地間にアノードを接地側に向け
て接続されたダイオードＤ1 とからなっていて、ＣＰＵ
１１がクリア信号を出力する際のクリア信号出力端子Ｃ
Ｌの電位の変化（クリア信号）を微分して抵抗Ｒ3 の両
端にパルス波形のクリア信号Ｐc1を出力する。The differentiating circuit 16 includes a resistor R2 having one end connected to a positive output terminal of a constant-voltage DC power supply (not shown), a capacitor C1 having one end connected to the other end of the resistor R2,
A resistor R3 connected between the other end of the capacitor C1 and the ground
And a diode D1 whose anode is connected to the ground side between the other end of the resistor R2 and the ground.
11 is a clear signal output terminal C when outputting a clear signal.
A change in the potential of L (clear signal) is differentiated, and a clear signal Pc1 having a pulse waveform is output to both ends of the resistor R3.
【００４０】微分回路１７は抵抗Ｒ4 ，Ｒ5 とコンデン
サＣ2 とダイオードＤ2 とにより微分回路１６と同様に
構成されていて、ＣＰＵ１２がクリア信号を出力する際
のクリア信号出力端子ＣＬの電位の変化（クリア信号）
を微分して抵抗Ｒ5 の両端にパルス波形のクリア信号Ｐ
c2を出力する。The differentiating circuit 17 is constituted in the same manner as the differentiating circuit 16 by the resistors R4 and R5, the capacitor C2 and the diode D2, and changes in the potential of the clear signal output terminal CL when the CPU 12 outputs the clear signal (clear). signal)
And a clear signal P of a pulse waveform is applied to both ends of the resistor R5.
Outputs c2.
【００４１】オア回路１８は、カソードが共通接続され
たダイオードＤ3 及びＤ4 と、ダイオードＤ3 及びＤ4
のカソードの共通接続点と接地間に接続された抵抗Ｒ6
とからなるダイオードオア回路で、ダイオードＤ3 のア
ノードと接地間及びダイオードＤ4 のアノードと接地間
にそれぞれ微分回路１６及び１７の出力信号（クリア信
号）Ｐc1及びＰc2が印加されている。ダイオードＤ3 ，
Ｄ4 のカソードの共通接続点と接地間に得られるオア回
路の出力信号（クリア信号）が異常検出素子１５の信号
入力端子ｃｌに入力されている。The OR circuit 18 comprises diodes D3 and D4, whose cathodes are commonly connected, and diodes D3 and D4.
A resistor R6 connected between the common connection point of the
The output signals (clear signals) Pc1 and Pc2 of the differentiating circuits 16 and 17 are applied between the anode of the diode D3 and the ground and between the anode of the diode D4 and the ground, respectively. Diode D3,
An output signal (clear signal) of the OR circuit obtained between the common connection point of the cathode of D4 and the ground is input to the signal input terminal cl of the abnormality detecting element 15.
【００４２】図１に示した例では、異常検出素子１５
と、微分回路１６及び１７と、オア回路１８とにより、
異常検出回路が構成されている。In the example shown in FIG.
, The differentiating circuits 16 and 17, and the OR circuit 18,
An abnormality detection circuit is configured.
【００４３】図２は図１の制御装置の異常検出素子１５
の動作を説明するためのタイミングチャートで、同図
（Ａ）は異常検出素子１５の内部のタイマ回路の計数出
力（電圧）の変化を示し、同図（Ｂ）はＣＰＵ１１から
微分回路１６とオア回路１８とを通して異常検出素子１
５のクリア信号入力端子ｃｌに入力されるクリア信号を
示している。また図２（Ｃ）はＣＰＵ１２から微分回路
１７とオア回路１８とを通して異常検出素子１５のクリ
ア信号入力端子ｃｌに入力されるクリア信号を示し、同
図（Ｄ）は、異常検出素子のリセット信号出力端子ｒｅ
ｓの電位を示している。リセット信号出力端子ｒｅｓの
電位のＨレベルからＬレベルへの変化がリセット信号と
なる。FIG. 2 shows an abnormality detecting element 15 of the control device shown in FIG.
5A is a timing chart for explaining the operation of FIG. 5, wherein FIG. 6A shows a change in the count output (voltage) of the timer circuit inside the abnormality detecting element 15 and FIG. Abnormality detection element 1 through circuit 18
5 shows a clear signal input to a clear signal input terminal cl. 2C shows a clear signal input from the CPU 12 to the clear signal input terminal cl of the abnormality detecting element 15 through the differentiating circuit 17 and the OR circuit 18, and FIG. 2D shows a reset signal of the abnormality detecting element. Output terminal re
s indicates the potential. A change in the potential of the reset signal output terminal res from H level to L level becomes a reset signal.
【００４４】異常検出素子１５の内部タイマは、クリア
信号Ｐc1またはＰc2が入力される毎にリセットされて計
数動作を再開する。この例では、ＣＰＵ１１が正常時に
周期Ｔo1でクリア信号を発生し、オア回路１８は周期Ｔ
o1でクリア信号Ｐc1を出力する。またＣＰＵ１２は正常
時にＣＰＵ１１が発生するクリア信号に対して一定の遅
れをもって、周期Ｔo2でクリア信号を発生し、オア回路
１８は周期Ｔo2でクリア信号Ｐc2を出力する。したがっ
て、ＣＰＵ１１及び１２が正常であるときには、図２
（Ｂ）の時刻ｔ1 からｔ5 までの期間のように、ＣＰＵ
１１及び１２からクリア信号Ｐc1及びＰc2が交互に異常
検出素子１５に入力される。この状態では、内部タイマ
の計数出力が設定値Ｖｓに達することはないため、異常
検出素子１８はリセット信号を出力しない。このときＣ
ＰＵ１１及び１２はリセットされることなく、正常に動
作する。The internal timer of the abnormality detecting element 15 is cleared
Reset every time the signal Pc1 or Pc2 is input
Restart several operations. In this example, when the CPU 11 is normal
A clear signal is generated at the period To1, and the OR circuit 18
A clear signal Pc1 is output at o1. CPU 12 is normal
At a certain time with respect to the clear signal generated by the CPU 11.
As a result, a clear signal is generated at the period To2, and the OR circuit is generated.
Reference numeral 18 outputs a clear signal Pc2 at a period To2. Accordingly
When the CPUs 11 and 12 are normal, FIG.
As in the period from time t1 to time t5 in FIG.
Clear signals Pc1 and Pc2 alternately abnormal from 11 and 12
Input to the detection element 15. In this state, the internal timer
Since the count output of does not reach the set value Vs,
The detecting element 18 does not output a reset signal. Then C
PUs 11 and 12 operate normally without being reset.
Make.
【００４５】図２（Ｃ）の時刻ｔ6 において、例えばＣ
ＰＵ１２の動作が異常になったとすると、この時刻ｔ6
以降ＣＰＵ１２はクリア信号を出力することができなく
なる。またこのとき正常なＣＰＵ１１は、ＣＰＵ１２か
らの信号を受信できなくなるため、ＣＰＵ１２の動作が
異常になったと判断して、ＣＰＵ１２の動作が異常にな
ったことの情報を含む必要情報をＥＥＰＲＯＭ１３に書
き込んだ後、次のクリア信号（本来であれば図２の時刻
ｔ8 で出力するはずであったクリア信号）の出力を停止
する（クリア信号出力端子ＣＬの電位をＨレベルまたは
Ｌレベルに固定する）。At time t6 in FIG.
Assuming that the operation of the PU 12 becomes abnormal, the time t6
Thereafter, the CPU 12 cannot output the clear signal. At this time, since the normal CPU 11 cannot receive the signal from the CPU 12, the normal CPU 11 determines that the operation of the CPU 12 has become abnormal, and writes necessary information including information indicating that the operation of the CPU 12 has become abnormal to the EEPROM 13. Thereafter, the output of the next clear signal (the clear signal that should have been output at time t8 in FIG. 2) is stopped (the potential of the clear signal output terminal CL is fixed at the H level or the L level).
【００４６】上記のように、ＣＰＵ１２が時刻ｔ6 以降
クリア信号の発生を停止しても、時刻ｔ7 においてＣＰ
Ｕ１１が発生するクリア信号Ｐc1が異常検出素子１５に
入力されるため、異常検出素子１５はリセット信号を出
力しない。As described above, even if the CPU 12 stops generating the clear signal after time t6, the CPU 12 stops generating the clear signal at time t7.
Since the clear signal Pc1 generated by U11 is input to the abnormality detection element 15, the abnormality detection element 15 does not output a reset signal.
【００４７】ＣＰＵ１２の動作が異常になった後、ＣＰ
Ｕ１１が必要情報の記憶動作を完了し、該ＣＰＵ１１が
時刻ｔ8 で出力するはずであったクリア信号の出力を停
止すると、最後にクリア信号Ｐc1が発生した時刻ｔ7 か
ら判定時間Ｔ1 が経過した時に異常検出素子１５内のタ
イマの計数値が判定値Ｖs に達する。これにより図２
（Ｄ）に示すように、異常検出素子１５がそのリセット
信号出力端子の電位をＨレベルからＬレベルに低下させ
る。この電位の変化がリセット信号としてＣＰＵ１１及
び１２のリセット端子ＲＥＳに与えられるため、ＣＰＵ
１１及び１２は同時にリセットされる。After the operation of the CPU 12 becomes abnormal, the CP
When U11 completes the storage operation of the necessary information and the CPU 11 stops outputting the clear signal which should have been output at time t8, the abnormality occurs when the determination time T1 has elapsed from time t7 when the clear signal Pc1 was last generated. The count value of the timer in the detection element 15 reaches the judgment value Vs. As a result, FIG.
As shown in (D), the abnormality detection element 15 lowers the potential of the reset signal output terminal from the H level to the L level. Since this change in potential is given as a reset signal to the reset terminals RES of the CPUs 11 and 12,
11 and 12 are reset simultaneously.
【００４８】このように、本発明においては、複数のＣ
ＰＵに対して共通に１つの異常検出素子を設けるだけ
で、いずれかのＣＰＵの異常時に、正常なＣＰＵに必要
情報の記憶動作を行わせた後に、すべてのＣＰＵをリセ
ットすることができる。したがって、ＣＰＵ毎に異常検
出素子を設けていた従来の制御装置に比べてコストの低
減を図ることができる。As described above, in the present invention, a plurality of C
By simply providing one abnormality detection element for the PUs, all the CPUs can be reset after a normal CPU performs the operation of storing necessary information when any one of the CPUs has an abnormality. Therefore, the cost can be reduced as compared with a conventional control device in which an abnormality detection element is provided for each CPU.
【００４９】また本発明によれば、いずれかのＣＰＵが
異常になった時にすべてのＣＰＵを同時にリセットする
ことができるため、一部のＣＰＵが異常になることによ
り生じたシステムの異常なデータに基づいて制御が行わ
れるおそれをなくすことができる。Further, according to the present invention, all the CPUs can be reset at the same time when any of the CPUs becomes abnormal. It is possible to eliminate the possibility that control is performed based on the control.
【００５０】図１に示した例では、すべてのＣＰＵが発
生するクリア信号をオア回路を通して異常検出素子に入
力しているが、いずれか１つのＣＰＵが発生するクリア
信号のみを異常検出素子に入力するようにしてもよい。In the example shown in FIG. 1, the clear signal generated by all CPUs is input to the abnormality detecting element through the OR circuit. However, only the clear signal generated by any one CPU is input to the abnormality detecting element. You may make it.
【００５１】複数のＣＰＵを設けて、ＣＰＵ相互間で通
信を行いながら制御対象を制御する制御装置において
は、いずれかのＣＰＵの動作が異常になると、他の正常
なＣＰＵは、その異常になったＣＰＵからの信号を受信
できなくなることからその異常を検知して、異常なＣＰ
Ｕについての情報を含む必要情報をＥＥＰＲＯＭに記憶
させ、しかる後にクリア信号の出力を停止する。従っ
て、いずれかのＣＰＵの動作が異常になったときには、
最終的には、すべてのＣＰＵがクリア信号の出力を停止
する。従って、１つのＣＰＵが出力するクリア信号のみ
を異常検出素子に入力する構成をとっても、すべてのＣ
ＰＵを同時にリセットすることができる。In a control device in which a plurality of CPUs are provided and a control target is controlled while communicating between the CPUs, when one of the CPUs becomes abnormal, the other normal CPUs become abnormal. Signal from the failed CPU can no longer be received, and the abnormality is detected.
The necessary information including the information on U is stored in the EEPROM, and then the output of the clear signal is stopped. Therefore, when the operation of any CPU becomes abnormal,
Eventually, all CPUs stop outputting the clear signal. Therefore, even if a configuration is adopted in which only the clear signal output by one CPU is input to the abnormality detection element,
The PU can be reset at the same time.
【００５２】但し、この場合には、異常検出素子の判定
時間を、いずれかのＣＰＵの動作が異常になった後、正
常なＣＰＵが異常なＣＰＵについての情報を含む必要情
報を記憶するのに要する時間以上に設定しておく必要が
ある。In this case, however, the determination time of the abnormality detecting element is set so that after the operation of any of the CPUs becomes abnormal, the normal CPU stores necessary information including information on the abnormal CPU. It must be set longer than the required time.
【００５３】上記のように、複数のＣＰＵの内１つのＣ
ＰＵが出力するクリア信号のみを異常検出素子に入力す
るようにすると、構成を最も簡単にすることができる。As described above, one of the CPUs C
If only the clear signal output from the PU is input to the abnormality detection element, the configuration can be simplified.
【００５４】上記の例では、ＣＰＵが２つ設けられてい
るが、ＣＰＵが３以上設けられて、ＣＰＵ相互間で通信
を行いながら、所定の制御を行う場合にも、同様にすべ
てのＣＰＵに対して共通に１つの異常検出素子を設け
て、少なくとも１つのＣＰＵが発生するクリア信号を異
常検出素子に入力する構成をとることにより、すべての
ＣＰＵを同時にリセットすることができる。In the above example, two CPUs are provided. However, when three or more CPUs are provided and predetermined control is performed while performing communication between the CPUs, all CPUs are similarly provided. In contrast, by providing one abnormality detection element in common and inputting a clear signal generated by at least one CPU to the abnormality detection element, all the CPUs can be reset at the same time.
【００５５】[0055]
【発明の効果】以上のように、本発明によれば、複数の
ＣＰＵを設けて、ＣＰＵ相互間で通信を行いながら制御
対象を制御する場合に、複数のＣＰＵに対して共通に１
つの異常検出素子を設けて、少なくとも１つのＣＰＵが
正常時に出力するクリア信号を異常検出素子に入力する
ようにしたので、１つの異常検出素子を設けるだけです
べてのＣＰＵをリセットすることができる。したがっ
て、各ＣＰＵ毎に異常検出素子を設けていた従来の制御
装置に比べて部品点数の削減を図り、コストの低減を図
ることができる。As described above, according to the present invention, when a plurality of CPUs are provided and a control target is controlled while communicating between the CPUs, one CPU is commonly used for the plurality of CPUs.
Since one abnormality detection element is provided and a clear signal output by at least one CPU in a normal state is input to the abnormality detection element, all CPUs can be reset only by providing one abnormality detection element. Therefore, the number of components can be reduced and the cost can be reduced as compared with the conventional control device in which an abnormality detection element is provided for each CPU.
【００５６】また本発明によれば、いずれかのＣＰＵが
異常になったときにすべてのＣＰＵを同時にリセットす
ることができるため、一部のＣＰＵが異常になったとき
に生じた異常なデータに基づいてシステムの制御が行わ
れるのを防ぐことができ、制御装置信頼性を高めること
ができる。Further, according to the present invention, when any one of the CPUs becomes abnormal, all the CPUs can be reset at the same time. Therefore, abnormal data generated when some of the CPUs become abnormal It is possible to prevent the control of the system from being performed on the basis of this, and to improve the reliability of the control device.
【図１】本発明に係わる制御装置の要部の一構成例を示
した構成図である。FIG. 1 is a configuration diagram showing one configuration example of a main part of a control device according to the present invention.
【図２】図１に示した制御装置における異常検出素子の
動作を説明するためのタイミングチャートである。FIG. 2 is a timing chart for explaining an operation of an abnormality detection element in the control device shown in FIG.
【図３】従来の制御装置の要部の一構成例を示した構成
図である。FIG. 3 is a configuration diagram showing one configuration example of a main part of a conventional control device.
【図４】図３に示した制御装置における異常検出素子の
動作を説明するためのタイミングチャートである。FIG. 4 is a timing chart for explaining an operation of an abnormality detection element in the control device shown in FIG. 3;
１１，１２…ＣＰＵ、１３，１４…ＥＥＰＲＯＭ、１５
…異常検出素子、１６，１７…微分回路、１８…オア回
路。11, 12 CPU, 13, 14 EEPROM, 15
... Abnormality detecting element, 16, 17 ... Differentiation circuit, 18 ... OR circuit.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B042 GA11 GB05 JJ13 JJ21 JJ27 KK02 5H209 BB01 CC01 CC09 CC13 DD04 EE11 GG04 HH06 HH33 JJ07 5H223 BB01 CC09 DD05 DD09 EE04 EE11 FF08 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5B042 GA11 GB05 JJ13 JJ21 JJ27 KK02 5H209 BB01 CC01 CC09 CC13 DD04 EE11 GG04 HH06 HH33 JJ07 5H223 BB01 CC09 DD05 DD09 EE04 EE11 FF08
Claims (3)
クリア信号を発生し、動作が異常になった時に該クリア
信号の発生を停止するように構成されたＣＰＵを複数個
備えて、該複数のＣＰＵ相互間でデータ通信を行いなが
ら制御対象を制御する制御装置において、 各ＣＰＵは、設定時間Ｔo の間他のＣＰＵから与えられ
るデータを受信しなかったときに該他のＣＰＵの動作が
異常になったことの情報を含む必要情報を記憶手段に記
憶させた後前記クリア信号の出力を停止するように構成
され、 入力信号が与えられる間隔が設定された判定時間Ｔ1 を
超えた時にリセット信号を出力する１つの異常検出素子
が前記複数のＣＰＵに対して共通に設けられて、前記複
数のＣＰＵのうちの少くとも１つが発生するクリア信号
が前記異常検出素子に入力信号として与えられ、 前記１つの異常検出素子が出力するリセット信号が前記
複数のＣＰＵのそれぞれのリセット端子に入力され、 前記判定時間Ｔ1 は、前記複数のＣＰＵのそれぞれのク
リア信号の発生周期のうちの最も長い周期よりも更に長
く設定されていることを特徴とする複数のＣＰＵを備え
た制御装置。A plurality of CPUs configured to generate a clear signal at a predetermined cycle during normal operation and to stop generating the clear signal when operation is abnormal; In a control device for controlling a control target while performing data communication between the plurality of CPUs, each CPU operates when the CPU does not receive data given from the other CPU for a set time To. Is configured to stop the output of the clear signal after storing necessary information including information indicating that the signal has become abnormal, and to stop the output of the clear signal when the interval at which the input signal is provided exceeds the set determination time T1. One abnormality detection element for outputting a reset signal is provided commonly to the plurality of CPUs, and a clear signal generated by at least one of the plurality of CPUs is input to the abnormality detection element. A reset signal output from the one abnormality detection element is input to each of the reset terminals of the plurality of CPUs. A control device comprising a plurality of CPUs, wherein the control device is set to be longer than the longest cycle of the control.
クリア信号を発生し、動作が異常になった時に該クリア
信号の発生を停止するように構成されたＣＰＵを複数個
備えて、該複数のＣＰＵ相互間でデータ通信を行いなが
ら制御対象を制御する制御装置において、 各ＣＰＵは、設定時間Ｔo の間他のＣＰＵから与えられ
るデータを受信しなかったときに該他のＣＰＵの動作が
異常になったことの情報を含む必要情報を記憶手段に記
憶させた後前記クリア信号の出力を停止するように構成
され、 入力信号が与えられる間隔が設定された判定時間Ｔ1 を
超えた時にリセット信号を出力する１つの異常検出素子
が前記複数のＣＰＵに対して共通に設けられて、前記複
数のＣＰＵのうちのいずれか１つが発生するクリア信号
が前記異常検出素子に入力信号として与えられ、 前記１つの異常検出素子が出力するリセット信号が前記
複数のＣＰＵのそれぞれのリセット端子に入力され、 前記判定時間Ｔ1 は、いずれかのＣＰＵの動作が異常に
なった時に他の正常なＣＰＵが前記必要情報を記憶する
のに要する時間以上に設定されていることを特徴とする
複数のＣＰＵを備えた制御装置。2. A system comprising: a plurality of CPUs configured to generate a clear signal at a constant cycle when operating normally and to stop generating the clear signal when operation becomes abnormal; In a control device for controlling a control target while performing data communication between the plurality of CPUs, each CPU operates when the CPU does not receive data given from the other CPU for a set time To. Is configured to stop the output of the clear signal after storing necessary information including information indicating that an error has occurred in the storage means, and when an input signal application interval exceeds a set determination time T1. One abnormality detection element for outputting a reset signal is provided in common for the plurality of CPUs, and a clear signal generated by any one of the plurality of CPUs is input to the abnormality detection element. A reset signal output from the one abnormality detection element is input to each of the reset terminals of the plurality of CPUs, and the determination time T1 is set when another operation of one of the CPUs becomes abnormal. A control device comprising a plurality of CPUs, wherein a normal CPU is set to be longer than a time required for storing the necessary information.
クリア信号を発生し、動作が異常になった時に該クリア
信号の発生を停止するように構成されたＣＰＵを複数個
備えて、該複数のＣＰＵ相互間でデータ通信を行いなが
ら制御対象を制御する制御装置において、 各ＣＰＵは、設定時間Ｔo の間他のＣＰＵから与えられ
るデータを受信しなかったときに該他のＣＰＵの動作が
異常になったことの情報を含む必要情報を記憶手段に記
憶させた後前記クリア信号の出力を停止するように構成
され、 入力信号が与えられる間隔が設定された判定時間Ｔ1 を
超えた時にリセット信号を出力する１つの異常検出素子
が前記複数のＣＰＵに対して共通に設けられて、前記複
数のＣＰＵがそれぞれ発生するクリア信号が前記異常検
出素子にオア回路を通して入力され、 前記１つの異常検出素子が出力するリセット信号が前記
複数のＣＰＵのそれぞれのリセット端子に入力され、 前記判定時間Ｔ1 は、前記複数のＣＰＵのそれぞれのク
リア信号の発生周期のうちの最も長い周期よりも更に長
く設定されていることを特徴とする複数のＣＰＵを備え
た制御装置。A plurality of CPUs configured to generate a clear signal at a fixed cycle during normal operation and to stop generating the clear signal when operation is abnormal; In a control device for controlling a control target while performing data communication between the plurality of CPUs, each CPU operates when the CPU does not receive data given from the other CPU for a set time To. Is configured to stop the output of the clear signal after storing necessary information including information indicating that an error has occurred in the storage means, and when an input signal application interval exceeds a set determination time T1. One abnormality detection element that outputs a reset signal is provided in common for the plurality of CPUs, and clear signals generated by the plurality of CPUs pass through the OR circuit to the abnormality detection elements. The reset signal output from the one abnormality detection element is input to the reset terminal of each of the plurality of CPUs, and the determination time T1 is set to the most of the generation cycle of the clear signal of each of the plurality of CPUs. A control device comprising a plurality of CPUs, wherein the control device is set to be longer than a long cycle.
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|---|---|---|---|---|
| JP2011056852A (en) * | 2009-09-11 | 2011-03-24 | Ricoh Co Ltd | Information processor and image forming apparatus |
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-
2001
- 2001-04-23 JP JP2001124048A patent/JP2002318711A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011056852A (en) * | 2009-09-11 | 2011-03-24 | Ricoh Co Ltd | Information processor and image forming apparatus |
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