JP2002318570A - Liquid crystal display device and its driving method - Google Patents
Liquid crystal display device and its driving methodInfo
- Publication number
- JP2002318570A JP2002318570A JP2002030482A JP2002030482A JP2002318570A JP 2002318570 A JP2002318570 A JP 2002318570A JP 2002030482 A JP2002030482 A JP 2002030482A JP 2002030482 A JP2002030482 A JP 2002030482A JP 2002318570 A JP2002318570 A JP 2002318570A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- display device
- circuit
- signal line
- crystal display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、表示装置及びその
駆動方法に関する。特に、絶縁体上に作製される薄膜ト
ランジスタ（以下、ＴＦＴと表記する）を有するアクテ
ィブマトリクス型表示装置及びその駆動方法に関する。
その中でも、映像信号としてデジタル信号を用いるアク
ティブマトリクス型表示装置及びその駆動方法に関す
る。[0001] 1. Field of the Invention [0002] The present invention relates to a display device and a driving method thereof. In particular, the present invention relates to an active matrix display device including a thin film transistor (hereinafter, referred to as a TFT) manufactured over an insulator and a driving method thereof.
Among them, the present invention relates to an active matrix display device using a digital signal as a video signal and a driving method thereof.
【０００２】[0002]
【従来の技術】近年、絶縁体上、特にガラス基板上に、
半導体薄膜を用いて形成した素子を有する表示装置の普
及が進んでいる。例えば、ＴＦＴを用いたアクティブマ
トリクス型表示装置の普及が進んでいる。アクティブマ
トリクス型表示装置は、マトリクス状に画素を配置し、
それらの画素それぞれにＴＦＴ（以下、画素ＴＦＴと表
記する）を配置し、画素ＴＦＴを用いて各画素の輝度を
制御し、画像の表示を行っている。2. Description of the Related Art In recent years, on insulators, especially on glass substrates,
A display device having an element formed using a semiconductor thin film has been widely used. For example, active matrix display devices using TFTs have been widely used. An active matrix display device has pixels arranged in a matrix,
A TFT (hereinafter, referred to as a pixel TFT) is arranged for each of these pixels, and the brightness of each pixel is controlled using the pixel TFT, thereby displaying an image.
【０００３】最近では、画素を構成する画素ＴＦＴの他
に、駆動回路を構成するためのＴＦＴも、多結晶半導体
を用いて、画素部の周辺部に同時形成する技術が発展し
てきている。これによって装置の小型化、低消費電力化
に大いに貢献している。それに伴って、近年、その応用
分野の拡大が著しい携帯情報機器の表示部等に、アクテ
ィブマトリクス型表示装置は不可欠なデバイスとなって
きている。また、アクティブマトリクス型表示装置とし
ては、液晶素子を用いた、アクティブマトリクス型液晶
表示装置や、ＯＬＥＤ（有機発光ダイオード）素子を用
いた、アクティブマトリクス型ＯＬＥＤ表示装置などが
あるが、本明細書では、主にアクティブマトリクス型液
晶表示装置に注目する。In recent years, a technique has been developed in which a TFT for forming a drive circuit is simultaneously formed in a peripheral portion of a pixel portion using a polycrystalline semiconductor in addition to a pixel TFT for forming a pixel. This greatly contributes to miniaturization and low power consumption of the device. Accordingly, in recent years, an active matrix display device has become an indispensable device for a display section of a portable information device whose application field is remarkably expanding. Further, examples of the active matrix display device include an active matrix liquid crystal display device using a liquid crystal element, an active matrix OLED display device using an OLED (organic light emitting diode) element, and the like. Attention is focused mainly on an active matrix type liquid crystal display device.
【０００４】ここで、液晶素子は、２枚の電極と、２枚
の電極それぞれの上に形成された配向膜と、２枚の電極
それぞれの配向膜が形成された面で挟まれた液晶材料と
によって形成される。また液晶材料としては、公知の構
造の材料を自由に用いることができる。Here, the liquid crystal element is composed of a liquid crystal material sandwiched between two electrodes, an alignment film formed on each of the two electrodes, and a surface on which the alignment film of each of the two electrodes is formed. And formed by As the liquid crystal material, a material having a known structure can be used freely.
【０００５】デジタル映像信号を用いて表示を行う方式
（以下、デジタル方式とよぶ）の、従来のアクティブマ
トリクス型液晶表示装置の概略図を、図６に示す。中央
に画素部１３０８が配置されている。FIG. 6 shows a schematic diagram of a conventional active matrix type liquid crystal display device of a system for performing display using a digital video signal (hereinafter, referred to as a digital system). A pixel portion 1308 is provided at the center.
【０００６】画素部１３０８には、複数の画素がマトリ
クス状に配置されている。また、各画素に信号を入力す
る、複数のソース信号線及び複数のゲート信号線が配置
されている。[0006] In the pixel portion 1308, a plurality of pixels are arranged in a matrix. Further, a plurality of source signal lines and a plurality of gate signal lines for inputting a signal to each pixel are arranged.
【０００７】画素部１３０８の上側には、ソース信号線
に入力する信号を制御するための、ソース信号線駆動回
路１３０１が配置されている。[0007] Above the pixel portion 1308, a source signal line drive circuit 1301 for controlling a signal input to a source signal line is arranged.
【０００８】ソース信号線駆動回路１３０１は、シフト
レジスタ１３０３、第１のラッチ回路１３０４、第２の
ラッチ回路１３０５、Ｄ／Ａ（デジタル/アナログ）変
換回路（図中、ＤＡＣと表記）１３０６、アナログスイ
ッチ１３０７等を有する。画素部１３０８の左右には、
ゲート信号線に入力する信号を制御するための、ゲート
信号線駆動回路１３０２が配置されている。なお、図６
においては、ゲート信号線駆動回路１３０２は、画素部
１３０８の左右両側に配置されているが、片側に配置さ
れていても構わない。ただし、画素部１３０８の両側に
配置した方が、駆動効率、駆動信頼性の面から見て望ま
しい。The source signal line driving circuit 1301 includes a shift register 1303, a first latch circuit 1304, a second latch circuit 1305, a D / A (digital / analog) conversion circuit (denoted as DAC in the figure) 1306, A switch 1307 and the like. On the left and right of the pixel portion 1308,
A gate signal line driver circuit 1302 for controlling a signal input to the gate signal line is provided. FIG.
In, the gate signal line drive circuit 1302 is disposed on both the left and right sides of the pixel portion 1308, but may be disposed on one side. However, it is desirable to dispose them on both sides of the pixel portion 1308 from the viewpoint of driving efficiency and driving reliability.
【０００９】ソース信号線駆動回路１３０１は、図７に
示すような構成を有している。図７に例として示すソー
ス信号線駆動回路は、水平方向にｘ個の画素を持ち、３
ビットのデジタル映像信号を入力し階調の表示を行う
（以下、３ビットデジタル階調と呼ぶ）表示装置に対応
したソース信号線駆動回路である。The source signal line driving circuit 1301 has a configuration as shown in FIG. The source signal line driving circuit shown as an example in FIG. 7 has x pixels in the horizontal direction and has 3 pixels.
This is a source signal line driving circuit corresponding to a display device that inputs a digital video signal of bits and performs grayscale display (hereinafter, referred to as 3-bit digital grayscale).
【００１０】図７に示すソース信号線駆動回路は、シフ
トレジスタ回路（ＳＲ）１４０１、第１のラッチ回路
（ＬＡＴ１）１４０２、第２のラッチ回路（ＬＡＴ２）
１４０３、Ｄ／Ａ変換回路（ＤＡＣ）１４０４等を有す
る。なお、図７においては、図６で示したアナログスイ
ッチ１３０７は図示いていない。また、図７では図示し
ていないが、必要に応じてバッファ回路、レベルシフタ
回路等を配置しても良い。The source signal line driving circuit shown in FIG. 7 includes a shift register circuit (SR) 1401, a first latch circuit (LAT1) 1402, and a second latch circuit (LAT2).
1403, a D / A conversion circuit (DAC) 1404, and the like. In FIG. 7, the analog switch 1307 shown in FIG. 6 is not shown. Although not shown in FIG. 7, a buffer circuit, a level shifter circuit, and the like may be provided as necessary.
【００１１】図６および図７を用いて動作について簡単
に説明する。まず、シフトレジスタ回路１３０３（図７
中、ＳＲと表記）にクロック信号（クロックパルス、反
転クロックパルス）およびスタートパルスが入力され
る。すると、シフトレジスタ回路１３０３から順次パル
スが、第１のラッチ回路１３０４（図７中、ＬＡＴ１と
表記）に入力され、同じく第１のラッチ回路１３０４に
入力されたデジタル映像信号（デジタルデータ）をそれ
ぞれ保持していく。The operation will be briefly described with reference to FIGS. First, the shift register circuit 1303 (FIG. 7)
A clock signal (clock pulse, inverted clock pulse) and a start pulse are input to SR. Then, pulses are sequentially input from the shift register circuit 1303 to the first latch circuit 1304 (denoted as LAT1 in FIG. 7), and the digital video signals (digital data) also input to the first latch circuit 1304 are respectively input. I will keep it.
【００１２】ここで、Ｄ３がデジタル映像信号の最上位
ビット（ＭＳＢ：Most SignificantBit）、Ｄ１がデジ
タル映像信号の最下位ビット（ＬＳＢ：Least Signific
antBit）を表す。第１のラッチ回路１３０４において、
１水平周期分のデジタルデータの保持が完了すると、帰
線期間中に、第１のラッチ回路１３０４で保持されてい
るデジタル映像信号は、ラッチ信号（ラッチパルス）の
入力によって、一斉に第２のラッチ回路１３０５（図７
中、ＬＡＴ２と表記）へと転送される。Here, D3 is the most significant bit (MSB: Most Significant Bit) of the digital video signal, and D1 is the least significant bit (LSB: Least Significant) of the digital video signal.
antBit). In the first latch circuit 1304,
When the holding of the digital data for one horizontal cycle is completed, the digital video signal held by the first latch circuit 1304 is simultaneously supplied to the second latch circuit 1304 during the retrace period by the input of the latch signal (latch pulse). Latch circuit 1305 (FIG. 7)
LAT2).
【００１３】その後、再びシフトレジスタ回路１３０３
が動作し、次の水平周期分のデジタルデータの保持が開
始される。同時に、第２のラッチ回路１３０５で保持さ
れているデジタルデータは、Ｄ／Ａ変換回路１３０６
（図７中、ＤＡＣと表記）にてアナログ信号へと変換さ
れる。このアナログ信号は、ソース信号線（図７中、Ｓ
１〜Ｓｘと表記）に入力され各画素に書き込まれる。Thereafter, the shift register circuit 1303 is again activated.
Operates to start holding digital data for the next horizontal cycle. At the same time, the digital data held in the second latch circuit 1305 is
(Indicated as DAC in FIG. 7). This analog signal is supplied to a source signal line (S
1 to Sx) and written to each pixel.
【００１４】図８に、一般的なアクティブマトリクス型
液晶表示装置の画素部の構成を示す。FIG. 8 shows a configuration of a pixel portion of a general active matrix type liquid crystal display device.
【００１５】画素毎に、コンデンサ１００１と、スイッ
チング用ＴＦＴ１００２と、液晶素子１００３が配置さ
れている。それぞれの画素のスイッチング用ＴＦＴ１０
０２のゲート電極は、ゲート信号線Ｇ１〜Ｇｙのいずれ
か一本に接続され、それぞれの画素のスイッチング用Ｔ
ＦＴ１００２のソース領域とドレイン領域とは、一方
は、ソース信号線Ｓ１〜Ｓｘのいずれか一本に接続さ
れ、もう一方は、コンデンサ１００１の一方の電極及び
液晶素子１００３の一方の電極に接続されている。A capacitor 1001, a switching TFT 1002, and a liquid crystal element 1003 are arranged for each pixel. Switching TFT 10 for each pixel
02 is connected to any one of the gate signal lines G1 to Gy, and the switching T
One of a source region and a drain region of the FT 1002 is connected to one of the source signal lines S1 to Sx, and the other is connected to one electrode of the capacitor 1001 and one electrode of the liquid crystal element 1003. I have.
【００１６】ソース信号線Ｓ１〜Ｓｘに入力されたアナ
ログ信号は、ゲート信号線Ｇ１〜Ｇｙに入力された信号
によって導通状態となったスイッチング用ＴＦＴ１００
２のドレイン・ソース間を介して、コンデンサ１００１
及び液晶素子１００３に入力される。この信号の電圧に
応じて、液晶素子１００３の透過率が変化し、各画素の
輝度が表現される。The analog signals input to the source signal lines S1 to Sx are turned on by the switching TFT 100 which is turned on by the signals input to the gate signal lines G1 to Gy.
2 through the drain-source of the capacitor 1001
And input to the liquid crystal element 1003. The transmittance of the liquid crystal element 1003 changes according to the voltage of this signal, and the luminance of each pixel is expressed.
【００１７】ここで、液晶素子の２枚の電極間に、常に
一定方向の電界が印加されつづけると、液晶材料中のイ
オンに偏りが生じ、液晶素子の劣化を進めるといった問
題がある。そこで、一般の液晶素子を用いた表示装置な
どでは、一定期間ごとに、液晶素子に印加される電圧の
極性を変化させ、液晶素子の２電極間に印加される電界
の向きを変化させるような駆動方法が用いられている。Here, if an electric field in a certain direction is continuously applied between the two electrodes of the liquid crystal element, ions in the liquid crystal material are biased, causing a problem that the deterioration of the liquid crystal element is promoted. Therefore, in a display device or the like using a general liquid crystal element, the polarity of a voltage applied to the liquid crystal element is changed at regular intervals to change the direction of an electric field applied between two electrodes of the liquid crystal element. A driving method is used.
【００１８】例えば、ゲートライン反転とよばれる駆動
方法や、ソースライン反転とよばれる駆動方法、フレー
ム反転とよばれる駆動方法等がある。For example, there is a driving method called gate line inversion, a driving method called source line inversion, a driving method called frame inversion, and the like.
【００１９】ゲートライン反転とよばれる駆動方法は、
隣り合うゲート信号線間で、液晶素子に印加する信号電
圧の極性を異なるようにする。ソースライン反転とよば
れる駆動方法では、隣り合うソース信号線間で、液晶素
子に印加される信号の極性を異なるようにする。フレー
ム反転とよばれる駆動方法では、１画面分の画像を表示
する期間（以下、１フレーム期間とよぶ）毎に、液晶素
子に印加される信号の極性を反転させる。A driving method called gate line inversion is as follows.
The polarity of the signal voltage applied to the liquid crystal element is made different between adjacent gate signal lines. In a driving method called source line inversion, the polarity of a signal applied to a liquid crystal element is made different between adjacent source signal lines. In a driving method called frame inversion, the polarity of a signal applied to a liquid crystal element is inverted every period during which an image for one screen is displayed (hereinafter, referred to as one frame period).
【００２０】この、従来のアクティブマトリクス型液晶
表示装置の動作について、図８及び、図９のタイミング
チャートを用いて説明する。The operation of the conventional active matrix type liquid crystal display device will be described with reference to the timing charts of FIGS.
【００２１】なお、図９のタイミングチャートでは、フ
レーム反転駆動での動作を用いている。In the timing chart of FIG. 9, the operation in the frame inversion drive is used.
【００２２】つまり、第１のフレーム期間（Ｆ１）にお
いてソース信号線に入力された信号とは逆の極性を有す
る信号が、第２のフレーム期間（Ｆ２）にソース信号線
より入力される。また、第３のフレーム期間（Ｆ３）に
おいては、第２のフレーム期間（Ｆ２）において入力さ
れた信号とは極性の異なる信号が入力される。That is, a signal having a polarity opposite to that of the signal input to the source signal line in the first frame period (F1) is input from the source signal line in the second frame period (F2). In the third frame period (F3), a signal having a different polarity from the signal input in the second frame period (F2) is input.
【００２３】第１のフレーム期間（Ｆ１）において、始
めゲート信号線Ｇ１が選択される。すると、ゲート信号
線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ
１００２が導通状態となる。この後、ソース信号線Ｓ１
〜Ｓｘより信号が入力される。In the first frame period (F1), first, the gate signal line G1 is selected. Then, the switching TFT having the gate electrode connected to the gate signal line G1.
1002 becomes conductive. Thereafter, the source signal line S1
To Sx.
【００２４】なお、図９のタイミングチャートにおいて
は、ある１本のソース信号線Ｓｍ（ｍは、ｘ以下の自然
数）に注目し、このソース信号線Ｓｍに入力される信号
のみを示している。ここで、１本のゲート信号線が選択
されている期間を１水平期間（１ライン期間：Ｌ）とよ
ぶことにする。特に、ゲート信号線Ｇ１が選択されてい
る期間を第１のライン期間Ｌ１と呼ぶことにする。In the timing chart of FIG. 9, attention is paid to one source signal line Sm (m is a natural number equal to or less than x), and only signals input to the source signal line Sm are shown. Here, a period in which one gate signal line is selected is referred to as one horizontal period (one line period: L). In particular, a period during which the gate signal line G1 is selected will be referred to as a first line period L1.
【００２５】ゲート信号線Ｇ１に接続されたスイッチン
グ用ＴＦＴ１００２を有する画素に信号が入力され終わ
ると、次にゲート信号線Ｇ２に信号が入力されて、ゲー
ト信号線Ｇ２に接続された全てのスイッチング用ＴＦＴ
１００２が導通状態となる。こうして第２のライン期間
Ｌ２における信号の入力が始まる。When the signal is completely inputted to the pixel having the switching TFT 1002 connected to the gate signal line G1, the signal is inputted to the gate signal line G2, and all the switching signals connected to the gate signal line G2 are inputted. TFT
1002 becomes conductive. Thus, input of a signal in the second line period L2 starts.
【００２６】上記動作を、全てのゲート信号線Ｇ１〜Ｇ
ｙについて繰り返し、第ｙのライン期間Ｌｙまで終了す
ると１フレーム期間が終了する。The above operation is repeated for all the gate signal lines G1 to G
One frame period is completed when y is repeated until the y-th line period Ly is completed.
【００２７】次に第２のフレーム期間（Ｆ２）が始ま
る。第２のフレーム期間（Ｆ２）においてはソース信号
線に入力される信号の極性が、第１のフレーム期間（Ｆ
１）においてソース信号線に入力されたソース信号線の
信号電圧の極性とは異なる。こうして画像の表示が行わ
れる。Next, a second frame period (F2) starts. In the second frame period (F2), the polarity of the signal input to the source signal line changes to the first frame period (F2).
In 1), the polarity of the signal voltage of the source signal line input to the source signal line is different. Thus, the image is displayed.
【００２８】第２のフレーム期間（Ｆ２）が終了する
と、第３のフレーム期間（Ｆ３）が始まる。ここで、第
３のフレーム期間（Ｆ３）では、第２のフレーム期間
（Ｆ２）と異なる極性の信号電圧が、ソース信号線に入
力される。つまり、第１のフレーム期間と同じ極性を有
する信号電圧が、ソース信号線に入力される。When the second frame period (F2) ends, a third frame period (F3) starts. Here, in the third frame period (F3), a signal voltage having a different polarity from that in the second frame period (F2) is input to the source signal line. That is, a signal voltage having the same polarity as that of the first frame period is input to the source signal line.
【００２９】上記動作を繰り返し、画像を表示を行う。The above operation is repeated to display an image.
【００３０】[0030]
【発明が解決しようとする課題】ここで、一般的なアク
ティブマトリクス型液晶表示装置においては、動画の表
示をスムーズに行うため、１秒間に６０回前後、画面表
示の更新が行われる。すなわち、上記で説明した動作方
法によって、１フレーム期間毎にデジタル映像信号を供
給し、その都度、全ての画素への書き込みを行う必要が
ある。たとえ、表示する映像が静止画像であったとして
も、１フレーム期間毎に同一の信号を供給しつづけなけ
ればならないため、外部回路、駆動回路などは連続して
同じデジタル映像信号の繰り返し処理を行う必要があ
る。Here, in a general active matrix type liquid crystal display device, the screen display is updated about 60 times per second in order to smoothly display a moving image. That is, it is necessary to supply a digital video signal every frame period by the above-described operation method, and to perform writing to all pixels each time. Even if the video to be displayed is a still image, the same signal must be continuously supplied for each frame period, so that an external circuit, a driving circuit, and the like continuously repeat the same digital video signal. There is a need.
【００３１】静止画のデジタル映像信号を一度、外部の
記憶回路に書き込み、以後は１フレーム期間毎に外部の
記憶回路から液晶表示装置にデジタル映像信号を供給す
る方法もあるが、いずれの場合にも外部の記憶回路と駆
動回路は動作し続ける必要がある。There is a method in which a digital video signal of a still image is written once to an external storage circuit, and thereafter, a digital video signal is supplied from the external storage circuit to the liquid crystal display every frame period. Also, the external storage circuit and drive circuit need to continue to operate.
【００３２】特に携帯情報機器においては、低消費電力
化が待望されている。携帯情報機器においては、静止画
を表示し続ける期間が大部分を占めているにもかかわら
ず、前述のように外部回路、駆動回路などは静止画表示
の際にも動作し続けなければならない。そのため、低消
費電力化への足かせとなっている。Particularly in portable information devices, low power consumption is expected. In a portable information device, although a period during which a still image is continuously displayed is occupied for the most part, an external circuit, a driving circuit, and the like must continue to operate even when a still image is displayed as described above. For this reason, it is a hindrance to reducing power consumption.
【００３３】また、液晶表示装置では、液晶素子の高速
応答性がそれほど要求されない駆動方法が望ましい。In a liquid crystal display device, it is desirable to use a driving method in which high-speed response of a liquid crystal element is not so required.
【００３４】更に、画素を構成するＴＦＴ等の素子を介
して画像を視認する液晶表示装置（透過型液晶表示装
置）の場合、各画素が有する素子が占める面積を小さく
し、開口率を上げることが望まれる。Further, in the case of a liquid crystal display device (transmission type liquid crystal display device) in which an image is visually recognized through an element such as a TFT which constitutes a pixel, the area occupied by the element in each pixel is reduced and the aperture ratio is increased. Is desired.
【００３５】そこで本発明は、低消費電力化可能で、液
晶素子の高速応答性を必要とせず、開口率の高い液晶表
示装置及びその駆動方法を提供することを課題とする。It is therefore an object of the present invention to provide a liquid crystal display device which can reduce power consumption, does not require high-speed response of a liquid crystal element, and has a high aperture ratio, and a driving method thereof.
【００３６】[0036]
【課題を解決するための手段】本発明の液晶表示装置で
は、各画素毎に複数の記憶回路を有する。また、複数の
画素毎に、１つのＤ／Ａ変換回路を有する。The liquid crystal display device of the present invention has a plurality of storage circuits for each pixel. In addition, one D / A conversion circuit is provided for each of the plurality of pixels.
【００３７】上記構成の画素では、複数の記憶回路によ
って、デジタル映像信号を記憶することができる。記憶
されたデジタル映像信号を、Ｄ／Ａ変換回路によって対
応するアナログ信号に変換することができる。このアナ
ログ信号によって、各画素の輝度を変化させることがで
きる。In the pixel having the above configuration, a digital video signal can be stored by a plurality of storage circuits. The stored digital video signal can be converted to a corresponding analog signal by a D / A conversion circuit. The luminance of each pixel can be changed by this analog signal.
【００３８】本発明では、アナログの信号電圧を各画素
の液晶素子に印加して階調を表現する。よって、１フレ
ーム期間中に複数回、画素の液晶素子に信号電圧を入力
する必要がないため、液晶素子の高速応答性はそれほど
必要とされない。In the present invention, gradation is expressed by applying an analog signal voltage to the liquid crystal element of each pixel. Therefore, since it is not necessary to input a signal voltage to the liquid crystal element of the pixel a plurality of times during one frame period, high-speed response of the liquid crystal element is not so required.
【００３９】次いで、本発明の表示装置の駆動方法につ
いて詳細に説明する。Next, the driving method of the display device of the present invention will be described in detail.
【００４０】本発明の液晶表示装置では、静止画表示の
場合、一度書き込みを行えば、それ以降、画素に書き込
まれる情報は同じである。よって、フレーム期間毎に信
号の入力を行わなくとも、記憶回路に記憶されている信
号を、再度読み出すことによって静止画を継続的に表示
することができる。すなわち、静止画を表示する際は、
最低、１フレーム期間分の信号の処理動作を行って以降
は、外部回路、ソース信号線駆動回路などを停止させて
おくことが可能となる。これによって、電力消費を大き
く低減することが可能である。In the liquid crystal display device of the present invention, in the case of displaying a still image, once writing is performed, the information written to the pixels thereafter is the same. Therefore, a still image can be displayed continuously by reading out the signal stored in the storage circuit again without inputting the signal every frame period. That is, when displaying a still image,
After performing the signal processing operation for at least one frame period, the external circuit, the source signal line driving circuit, and the like can be stopped. As a result, power consumption can be significantly reduced.
【００４１】以上が、本発明の表示装置及びその駆動方
法の基本的な説明である。The above is the basic description of the display device and the driving method of the present invention.
【００４２】ここで、Ｄ／Ａ変換回路は、複数の画素毎
に１つ設けられている。そのため、Ｄ／Ａ変換回路を、
複数の画素で共有することになる。Here, one D / A conversion circuit is provided for each of a plurality of pixels. Therefore, the D / A conversion circuit is
It will be shared by a plurality of pixels.
【００４３】つまり、Ｄ／Ａ変換回路を共有する、複数
の画素のうちの１つが選択される。そして、選択された
画素に記憶されたデジタル映像信号が、Ｄ／Ａ変換回路
に入力される。Ｄ／Ａ変換回路において、入力されたデ
ジタル映像信号は、アナログ信号に変換される。こうし
て、選択された画素は、このアナログ信号によって輝度
が変化する。That is, one of the plurality of pixels sharing the D / A conversion circuit is selected. Then, the digital video signal stored in the selected pixel is input to the D / A conversion circuit. In the D / A conversion circuit, the input digital video signal is converted into an analog signal. The luminance of the selected pixel changes in accordance with the analog signal.
【００４４】例えば、各画素が液晶素子を有する場合に
ついて説明する。For example, a case where each pixel has a liquid crystal element will be described.
【００４５】Ｄ／Ａ変換回路を共有する、複数の画素の
うちの１つが選択される。そして、選択された画素に記
憶されたデジタル映像信号が、Ｄ／Ａ変換回路に入力さ
れる。Ｄ／Ａ変換回路において、入力されたデジタル映
像信号は、アナログ信号に変換される。選択された画素
の有する液晶素子に、このアナログ信号が入力される。
こうして、画素の輝度を変化させる。One of a plurality of pixels sharing the D / A conversion circuit is selected. Then, the digital video signal stored in the selected pixel is input to the D / A conversion circuit. In the D / A conversion circuit, the input digital video signal is converted into an analog signal. This analog signal is input to the liquid crystal element of the selected pixel.
Thus, the luminance of the pixel is changed.
【００４６】以下に、本発明の表示装置の構成について
詳細に説明する。Hereinafter, the configuration of the display device of the present invention will be described in detail.
【００４７】なお説明を簡単にするため、まず、Ｄ／Ａ
変換回路を共有しない場合を例に、本発明の表示装置の
基本的な動作について説明する。つまり、画素毎に、Ｄ
／Ａ変換回路が配置された例と用いて、説明を行う。To simplify the description, first, the D / A
The basic operation of the display device of the present invention will be described with an example where the conversion circuit is not shared. That is, for each pixel, D
The description will be made using an example in which the / A conversion circuit is arranged.
【００４８】画素内に複数の記憶回路を配置し、画素毎
にデジタル映像信号を記憶させる。A plurality of storage circuits are arranged in a pixel, and a digital video signal is stored for each pixel.
【００４９】静止画の場合、一度書き込みを行えば、そ
れ以降、画素に書き込まれる情報は同じであるので、フ
レーム期間毎に信号の入力を行わなくとも、記憶回路に
記憶されている信号を、再度読み出すことによって静止
画を継続的に表示することができる。すなわち、静止画
を表示する際は、最低、１フレーム期間分の信号の処理
動作を行って以降は、外部回路、ソース信号線駆動回路
などを停止させておくことが可能となる。これによっ
て、電力消費を大きく低減することが可能である。In the case of a still image, once writing is performed, the information written to the pixels thereafter is the same. Therefore, the signal stored in the storage circuit can be read without inputting a signal every frame period. By reading the image again, a still image can be displayed continuously. That is, when a still image is displayed, the external circuit, the source signal line driving circuit, and the like can be stopped after the signal processing operation for at least one frame period is performed. As a result, power consumption can be significantly reduced.
【００５０】この手法について、説明する。This method will be described.
【００５１】この記憶回路を含む画素を有するアクティ
ブマトリクス型表示装置構成の例について、図１１のブ
ロック図を用いて説明する。An example of the configuration of an active matrix display device having pixels including the storage circuit will be described with reference to the block diagram of FIG.
【００５２】図１１において、表示装置は、画素部１３
１８、ソース信号線駆動回路１３１１、ゲート信号線駆
動回路１３１２、ＤＡＣ（Ｄ／Ａ変換回路）コントロー
ラ１３２２によって構成されている。In FIG. 11, the display device includes a pixel portion 13.
18, a source signal line drive circuit 1311, a gate signal line drive circuit 1312, and a DAC (D / A conversion circuit) controller 1322.
【００５３】ソース信号線駆動回路１３１１には、スタ
ートパルス、クロックパルス、デジタルデータ、ラッチ
パルスが入力されている。また、ゲート信号線駆動回路
１３１２には、スタートパルス、クロックパルスが入力
されている。ＤＡＣコントローラ１３２２には、参照電
圧が入力されている。The source signal line driving circuit 1311 receives a start pulse, a clock pulse, digital data, and a latch pulse. Further, a start pulse and a clock pulse are input to the gate signal line driver circuit 1312. The reference voltage is input to the DAC controller 1322.
【００５４】ここで、ソース信号線駆動回路１３１１に
注目し詳細に説明する。ソース信号線回路１３１１は、
シフトレジスタ１３１３、第１のラッチ回路１３１４、
第２のラッチ回路１３１５、スイッチ１３１７によって
構成されている。Here, the source signal line driving circuit 1311 will be described in detail by focusing on it. The source signal line circuit 1311 is
A shift register 1313, a first latch circuit 1314,
A second latch circuit 1315 and a switch 1317 are provided.
【００５５】ソース信号線駆動回路１３１１は、図１２
に示すような構成を有している。図１２に例として示す
ソース信号線駆動回路は、水平方向にｘ個の画素を持
ち、３ビットのデジタル映像信号を入力し階調の表示を
行う（以下、３ビットデジタル階調と呼ぶ）表示装置に
対応したソース信号線駆動回路である。The source signal line driving circuit 1311 corresponds to the circuit shown in FIG.
It has a configuration as shown in FIG. The source signal line driving circuit shown as an example in FIG. 12 has x pixels in the horizontal direction, inputs a 3-bit digital video signal, and performs gray scale display (hereinafter, referred to as 3-bit digital gray scale). It is a source signal line drive circuit corresponding to the device.
【００５６】このソース信号線駆動回路は、シフトレジ
スタ回路（ＳＲ）２０１、第１のラッチ回路（ＬＡＴ
１）２０２、第２のラッチ回路（ＬＡＴ２）２０３、ス
イッチ２０４等を有する。なお、図１２では図示してい
ないが、必要に応じてバッファ回路、レベルシフタ回路
等を配置しても良い。The source signal line driving circuit includes a shift register circuit (SR) 201, a first latch circuit (LAT)
1) 202, a second latch circuit (LAT2) 203, a switch 204, and the like. Although not shown in FIG. 12, a buffer circuit, a level shifter circuit, and the like may be provided as necessary.
【００５７】図１１および図１２を用いて、ソース信号
線駆動回路の動作について簡単に説明する。まず、シフ
トレジスタ回路１３１３（図１２中、ＳＲと表記）にク
ロック信号（クロックパルス、反転クロックパルス）お
よびスタートパルスが入力される。すると、シフトレジ
スタ回路１３１３から順次パルスが、第１のラッチ回路
１３１４（図１２中、ＬＡＴ１と表記）に入力され、同
じく第１のラッチ回路１３１４に入力されたデジタル映
像信号（デジタルデータ）をそれぞれ保持していく。こ
こで、シフトレジスタ回路１３１３から第１のラッチ回
路１３１４に入力されるパルスをサンプリングパルスと
よぶことにする。The operation of the source signal line driving circuit will be briefly described with reference to FIGS. First, a clock signal (clock pulse, inverted clock pulse) and a start pulse are input to the shift register circuit 1313 (denoted by SR in FIG. 12). Then, pulses are sequentially input from the shift register circuit 1313 to the first latch circuit 1314 (denoted as LAT1 in FIG. 12), and the digital video signals (digital data) also input to the first latch circuit 1314 are respectively input. I will keep it. Here, a pulse input from the shift register circuit 1313 to the first latch circuit 1314 is referred to as a sampling pulse.
【００５８】ここで、Ｄ３がデジタル映像信号の最上位
ビット（ＭＳＢ：Most SignificantBit）、Ｄ１がデジ
タル映像信号の最下位ビット（ＬＳＢ：Least Signific
antBit）を表す。第１のラッチ回路１３１４において、
１水平周期分のデジタルデータの保持が完了すると、帰
線期間中に、第１のラッチ回路１３１４で保持されてい
るデジタル映像信号は、ラッチ信号（ラッチパルス）の
入力によって、一斉に第２のラッチ回路１３１５（図１
２中、ＬＡＴ２と表記）へと転送される。Here, D3 is the most significant bit (MSB: Most Significant Bit) of the digital video signal, and D1 is the least significant bit (LSB: Least Significant) of the digital video signal.
antBit). In the first latch circuit 1314,
When the holding of the digital data for one horizontal cycle is completed, the digital video signal held by the first latch circuit 1314 is simultaneously supplied to the second latch circuit 1314 during the retrace period by the input of the latch signal (latch pulse). The latch circuit 1315 (FIG. 1)
2, LAT2).
【００５９】その後、再びシフトレジスタ回路１３１３
が動作し、次の水平周期分のデジタルデータの保持が開
始される。同時に、第２のラッチ回路１３１５で保持さ
れているデジタルデータは、スイッチ１３１７（図１２
中、ＳＷと表記）において、ビット選択信号によって各
ビット毎に選択され、ソース信号線（図１２中、Ｓ１〜
Ｓｘと表記）に入力される。そして、各画素に書き込ま
れる。Thereafter, the shift register circuit 1313 is again activated.
Operates to start holding digital data for the next horizontal cycle. At the same time, the digital data held in the second latch circuit 1315 is transmitted to the switch 1317 (FIG. 12).
In FIG. 12, SW is selected for each bit by a bit selection signal, and a source signal line (S1 to S1 in FIG. 12) is selected.
Sx). Then, the data is written to each pixel.
【００６０】図１０は、図１２より信号が入力される画
素の回路構成を詳細に示したものである。この画素は、
３ビットデジタル階調に対応したものであり、液晶素子
（ＬＣ）、保持容量（容量素子：Ｃｓ）、記憶回路
（Ｍ：１０５〜１０７）及びＤ／Ａ変換回路（ＤＡＣ：
１１１）等を有している。１０１はソース信号線、１０
２〜１０４は書き込み用ゲート信号線、１０８〜１１０
は書き込み用ＴＦＴである。ここで、ソース信号線１０
１は、図１２におけるソース信号線Ｓ１〜Ｓｘのうちの
いずれか１本に相当する。FIG. 10 shows in detail a circuit configuration of a pixel to which a signal is inputted from FIG. This pixel is
It corresponds to 3-bit digital gradation, and includes a liquid crystal element (LC), a storage capacitor (capacitance element: Cs), a storage circuit (M: 105 to 107), and a D / A conversion circuit (DAC:
111). 101 is a source signal line, 10
2 to 104 are write gate signal lines;
Denotes a writing TFT. Here, the source signal line 10
1 corresponds to any one of the source signal lines S1 to Sx in FIG.
【００６１】なお、この表示装置の画素は、水平方向に
ｘ個、垂直方向にｙ個がマトリクス状に配置されている
ものとする。ここでは、第１行目の画素の３本の書き込
み用ゲート信号線を１０２−Ｌ１、１０３−Ｌ１、１０
４−Ｌ１とする。第ｙ行目の画素の３本の書き込み用ゲ
ート信号線は１０２−Ｌｙ、１０３−Ｌｙ、１０４−Ｌ
ｙである。また、第１行目の画素の３つの書き込み用Ｔ
ＦＴを１０８−Ｌ１、１０９−Ｌ１、１１０−Ｌ１とす
る。第ｙ行目の画素の３つの書き込み用ＴＦＴは１０８
−Ｌｙ、１０９−Ｌｙ、１１０−Ｌｙである。It is assumed that x pixels in this display device are arranged in a matrix in the horizontal direction and y pixels in the vertical direction. Here, three write gate signal lines of the pixels in the first row are connected to 102-L1, 103-L1, and 10-L1, respectively.
4-L1. The three write gate signal lines of the pixels in the y-th row are 102-Ly, 103-Ly, and 104-L.
y. In addition, three writing Ts of the pixels in the first row are used.
Let FT be 108-L1, 109-L1, and 110-L1. The three writing TFTs of the pixel in the y-th row are 108
-Ly, 109-Ly, and 110-Ly.
【００６２】図１３は、図１０、図１１、図１２に示し
た液晶表示装置の駆動方法を示したタイミングチャート
である。図１０〜図１３を用いて、駆動方法について説
明する。FIG. 13 is a timing chart showing a method of driving the liquid crystal display device shown in FIGS. 10, 11 and 12. The driving method will be described with reference to FIGS.
【００６３】ソース信号線駆動回路において、シフトレ
ジスタ回路２０１から出力されるサンプリングパルスに
従い、デジタル映像信号の保持が行われる（デジタルデ
ータサンプリング）。In the source signal line driving circuit, the digital video signal is held (digital data sampling) in accordance with the sampling pulse output from the shift register circuit 201.
【００６４】その後、帰線期間の間に、ラッチパルスが
入力され、第２のラッチ回路２０３に転送されたデジタ
ル映像信号（デジタルデータ）は、ソース信号線Ｓ１〜
Ｓｘに入力される。Thereafter, during the retrace period, a latch pulse is input, and the digital video signal (digital data) transferred to the second latch circuit 203 is applied to the source signal lines S1 to S1.
Input to Sx.
【００６５】ここで、１水平期間は、１ビット目書き込
み期間、２ビット目書き込み期間、３ビット目書き込み
期間の、３つの期間に分けられる。Here, the first horizontal period is divided into three periods of a first bit writing period, a second bit writing period, and a third bit writing period.
【００６６】ここで、スイッチ２０４においてビット選
択信号が入力され、１ビット目書き込み期間において、
デジタルデータＤ３の信号が、ソース信号線Ｓ１〜Ｓｘ
に入力される。この時、書き込み用ゲート信号線１０２
−Ｌ１に信号が入力され、この書き込み用ゲート信号線
１０２−Ｌ１に接続された書き込み用ＴＦＴ１０８―Ｌ
１が導通状態となっている。こうして１ビット目の信号
Ｄ３が記憶回路（Ｍ）１０５に書き込まれる。Here, a bit selection signal is input to the switch 204, and during the first bit writing period,
The signals of the digital data D3 are the source signal lines S1 to Sx
Is input to At this time, the write gate signal line 102
−L1, a signal is input to the write TFT 108-L connected to the write gate signal line 102-L1.
1 is conducting. Thus, the first bit signal D3 is written to the storage circuit (M) 105.
【００６７】次に、２ビット目書き込み期間において、
スイッチ２０４においてビット選択信号が入力され、デ
ジタルデータＤ２の信号が、ソース信号線Ｓ１〜Ｓｘに
入力される。この時、書き込み用ゲート信号線１０３−
Ｌ１に信号が入力され、この書き込み用ゲート信号線１
０３−Ｌ１に接続された書き込み用ＴＦＴ１０９ーＬ１
が導通状態となっている。こうして２ビット目の信号Ｄ
２が記憶回路（Ｍ）１０６に書き込まれる。Next, in the second bit write period,
A bit selection signal is input to the switch 204, and a signal of digital data D2 is input to the source signal lines S1 to Sx. At this time, the write gate signal line 103-
A signal is input to L1 and this write gate signal line 1
Write TFT 109-L1 connected to 03-L1
Are conducting. Thus, the second bit signal D
2 is written to the storage circuit (M) 106.
【００６８】次に、３ビット目書き込み期間において、
スイッチ２０４においてビット選択信号が入力され、デ
ジタルデータＤ１の信号が、ソース信号線Ｓ１〜Ｓｘに
入力される。この時、書き込み用ゲート信号線１０３−
Ｌ１に信号が入力され、この書き込み用ゲート信号線１
０３−Ｌ１に接続された書き込み用ＴＦＴ１０９ーＬ１
が導通状態となっている。こうして３ビット目の信号Ｄ
１が記憶回路（Ｍ）１０７に書き込まれる。Next, in the third bit write period,
A bit selection signal is input to the switch 204, and a signal of digital data D1 is input to the source signal lines S1 to Sx. At this time, the write gate signal line 103-
A signal is input to L1 and this write gate signal line 1
Write TFT 109-L1 connected to 03-L1
Are conducting. Thus, the third bit signal D
1 is written to the storage circuit (M) 107.
【００６９】以上で、１水平期間分のデジタル映像信号
の処理が終了する。Thus, the processing of the digital video signal for one horizontal period is completed.
【００７０】３ビット目書き込み期間の帰線期間におい
て、記憶回路（Ｍ）１０５〜１０７に書き込まれたデジ
タル映像信号は、ＤＡＣ１１１によってアナログ信号に
変換される。このデジタル／アナログ変換を行う期間を
ＤＡＣ処理期間と呼ぶことにする。このアナログ信号が
液晶素子ＬＣ及びコンデンサＣｓに入力される。このア
ナログ信号に応じて液晶素子ＬＣの透過率が変化し、階
調を表現する。ここでは、３ビットのデジタル映像信号
を用いているから、輝度は０〜７までの８段階が得られ
る。In the flyback period of the third bit writing period, the digital video signals written in the storage circuits (M) 105 to 107 are converted by the DAC 111 into analog signals. A period in which the digital / analog conversion is performed is referred to as a DAC processing period. This analog signal is input to the liquid crystal element LC and the capacitor Cs. The transmittance of the liquid crystal element LC changes according to the analog signal, and a gradation is expressed. Here, since a 3-bit digital video signal is used, eight levels of luminance from 0 to 7 can be obtained.
【００７１】以上の動作を全ての画素行について行うこ
とにより、１フレーム分の画像が各画素に記憶される。
また、画像の表示を行う。By performing the above operation for all the pixel rows, an image for one frame is stored in each pixel.
In addition, an image is displayed.
【００７２】上記の動作を繰り返して、映像の表示が継
続的に行われる。The above operation is repeated to continuously display an image.
【００７３】ここで、静止画を表示する場合には、最初
の動作で各画素の記憶回路１０５〜１０７にいったんデ
ジタル映像信号が記憶されてからは、各フレーム期間で
記憶回路１０５〜１０７に記憶されたデジタル映像信号
を、ＤＡＣコントローラ１３２２によって反復して読み
出せば良い。したがって、この静止画が表示されている
期間中は、ソース信号線駆動回路の動作を停止させるこ
とが出来る。Here, when displaying a still image, the digital video signal is once stored in the storage circuits 105 to 107 of each pixel in the first operation, and then stored in the storage circuits 105 to 107 in each frame period. The read digital video signal may be repeatedly read by the DAC controller 1322. Therefore, the operation of the source signal line driving circuit can be stopped during the period in which the still image is displayed.
【００７４】なおここでは、１画素内に３つの記憶回路
を有し、３ビットのデジタル映像信号を１フレーム分だ
け記憶する機能を有する表示装置について示したが、こ
の記憶回路の数に限定しない。つまり、ｎ（ｎは２以上
の自然数）ビットのデジタル映像信号をｍ（ｍは、自然
数）フレーム分だけ記憶するには、１画素内にｎ×ｍ個
の記憶回路を有していれば良い。Although the display device has three storage circuits in one pixel and has a function of storing a 3-bit digital video signal for one frame, the present invention is not limited to the number of storage circuits. . That is, in order to store n (n is a natural number of 2 or more) bits of digital video signals for m (m is a natural number) frames, it is sufficient that one pixel has n × m storage circuits. .
【００７５】以上の方法により、画素内に配置された記
憶回路を用いて、デジタル映像信号の記憶を行う。そし
て、静止画を表示する際に各フレーム期間で記憶回路に
記憶されたデジタル映像信号を反復して用いる。こうし
て、外部回路、ソース信号線駆動回路などを駆動するこ
となく、継続的に静止画表示が可能となる。よって、液
晶表示装置の低消費電力化に大きく貢献することが出来
る。According to the above method, the digital video signal is stored using the storage circuit arranged in the pixel. Then, when displaying a still image, the digital video signal stored in the storage circuit in each frame period is used repeatedly. Thus, a still image can be continuously displayed without driving an external circuit, a source signal line driving circuit, and the like. Therefore, it is possible to greatly contribute to lower power consumption of the liquid crystal display device.
【００７６】以上が、本発明の基本的な構成である。説
明のため各画素毎にＤ／Ａ変換回路を配置した画素につ
いて示したが、このような構成の画素では以下の問題が
ある。The above is the basic configuration of the present invention. For explanation, a pixel in which a D / A conversion circuit is arranged for each pixel is shown, but the pixel having such a configuration has the following problem.
【００７７】画素毎に、記憶回路とＤ／Ａ変換回路（Ｄ
ＡＣ）を配置する場合、画素においてＤＡＣを構成する
素子が占める面積が大きくなる。そのため、画素の中で
記憶回路の占める面積が制限されるという問題がある。
よって、１画素あたりで記憶することのできるビット数
を増やすことが困難となる。For each pixel, a storage circuit and a D / A conversion circuit (D
When AC) is arranged, the area occupied by the elements constituting the DAC in the pixel increases. Therefore, there is a problem that the area occupied by the storage circuit in the pixel is limited.
Therefore, it is difficult to increase the number of bits that can be stored per pixel.
【００７８】そのため、入力するデジタル信号の情報量
を大きくし高階調化することや、多くのフレーム期間分
の信号を記憶することが困難である。Therefore, it is difficult to increase the information amount of the input digital signal to increase the gradation and to store signals for many frame periods.
【００７９】そこで本発明では、画素毎に記憶回路を有
する液晶表示装置で、画素部がデジタル信号をアナログ
変換する機能を持ったもので、１画素中でＤ／Ａ変換回
路の占める割合が小さな液晶表示装置を提供するため、
複数の画素毎に、１つのＤ／Ａ変換回路を共有する。Therefore, in the present invention, a liquid crystal display device having a memory circuit for each pixel, in which the pixel portion has a function of converting a digital signal into an analog signal, and the ratio of the D / A conversion circuit in one pixel is small. To provide a liquid crystal display,
One D / A conversion circuit is shared by a plurality of pixels.
【００８０】本発明の液晶表示装置では、画素毎に記憶
回路を配置し、Ｄ／Ａ変換回路を複数の画素で共有する
ことを特徴とする。これによって、低消費電力化可能
で、液晶素子の高速応答性を必要とせず、開口率の高い
液晶表示装置及びその駆動方法を提供することができ
る。The liquid crystal display device of the present invention is characterized in that a storage circuit is arranged for each pixel, and a D / A conversion circuit is shared by a plurality of pixels. Accordingly, it is possible to provide a liquid crystal display device which can reduce power consumption, does not require high-speed response of a liquid crystal element, and has a high aperture ratio, and a driving method thereof.
【００８１】また、多くのビット数に対応する記憶回路
を配置することが可能な液晶表示装置及びその駆動方法
が提供される。Further, a liquid crystal display device in which a memory circuit corresponding to a large number of bits can be arranged and a driving method thereof are provided.
【００８２】以下に、本発明の液晶表示装置の構成につ
いて記載する。Hereinafter, the configuration of the liquid crystal display device of the present invention will be described.
【００８３】本発明によって、ｎ（ｎは２以上の自然
数）ビットのデジタル映像信号を入力して映像の表示を
行う液晶表示装置において、前記画素部は、複数の画素
を有し、前記複数の画素はそれぞれｎ×ｍ個（ｍは自然
数）の記憶回路と、コンデンサと、液晶素子とを有し、
前記複数の画素は、ｋ個ずつ（ｋはｎ以下２以上の自然
数）のブロックに分けられ、前記ブロックはそれぞれ、
Ｄ／Ａ変換回路を有することを特徴とする液晶表示装置
が提供される。According to the present invention, in a liquid crystal display device for displaying an image by inputting a digital image signal of n (n is a natural number of 2 or more) bits, the pixel portion has a plurality of pixels, and Each pixel has n × m (m is a natural number) storage circuits, a capacitor, and a liquid crystal element,
The plurality of pixels are divided into k blocks (k is a natural number equal to or less than n and equal to or greater than 2), and each of the blocks is
A liquid crystal display device having a D / A conversion circuit is provided.
【００８４】本発明によって、ｎビット（ｎは自然数、
ｎ≧２）のデジタル映像信号を入力して映像の表示を行
う液晶表示装置において、ソース信号線駆動回路と、ゲ
ート信号線駆動回路と、ＤＡＣコントローラと、画素部
とを有し、前記画素部は、複数の画素を有し、前記複数
の画素はそれぞれｎ×ｍ個（ｍは自然数）の記憶回路
と、コンデンサと、液晶素子とを有し、最大ｍフレーム
分のデジタル映像信号を記憶し、前記複数の画素は、ｋ
個ずつ（ｋは自然数、ｋ≧２）のブロックに分けられ、
前記ブロックはそれぞれ、Ｄ／Ａ変換回路を有すること
を特徴とする液晶表示装置が提供される。According to the present invention, n bits (n is a natural number,
A liquid crystal display device for displaying an image by inputting a digital image signal of (n ≧ 2) includes a source signal line driving circuit, a gate signal line driving circuit, a DAC controller, and a pixel portion. Has a plurality of pixels, each of the plurality of pixels includes n × m (m is a natural number) storage circuits, a capacitor, and a liquid crystal element, and stores a maximum of m frames of digital video signals. , The plurality of pixels are k
Each block (k is a natural number, k ≧ 2)
A liquid crystal display device is provided, wherein each of the blocks has a D / A conversion circuit.
【００８５】前記ブロックの前記Ｄ／Ａ変換回路におい
て、前記ｋ個の画素のうちの１つ画素ｉの前記記憶回路
に記憶された前記ｎビットのデジタル映像信号を入力
し、アナログ信号に変換し、前記画素ｉが有する前記コ
ンデンサ及び前記液晶素子に、前記アナログ信号を入力
することを特徴とする液晶表示装置の駆動方法が提供さ
れる。In the D / A conversion circuit of the block, the n-bit digital video signal stored in the storage circuit of one pixel i of the k pixels is input and converted to an analog signal. And a driving method for a liquid crystal display device, wherein the analog signal is input to the capacitor and the liquid crystal element included in the pixel i.
【００８６】前記ブロックの前記Ｄ／Ａ変換回路におい
て、前記ｋ個の画素のうちの１つ画素ｉの前記記憶回路
に記憶された前記ｎビットのデジタル映像信号を入力
し、アナログ信号に変換し、前記画素ｉが有する前記コ
ンデンサ及び前記液晶素子に、前記アナログ信号を入力
する動作を、前記ブロックに含まれる前記ｋ個の画素全
てについて、連続して行うことを特徴とする液晶表示装
置の駆動方法が提供される。In the D / A conversion circuit of the block, the n-bit digital video signal stored in the storage circuit of one pixel i of the k pixels is input and converted into an analog signal. Driving the liquid crystal display device, wherein the operation of inputting the analog signal to the capacitor and the liquid crystal element included in the pixel i is continuously performed for all of the k pixels included in the block. A method is provided.
【００８７】静止画像の表示期間においては、前記記憶
回路に記憶された前記ｎビットのデジタル映像信号を、
前記ＤＡＣコントローラによって繰り返し読み出して静
止画像の表示を行うことにより、前記ソース信号線駆動
回路の動作を停止することを特徴とする液晶表示装置の
駆動方法が提供される。During the display period of the still image, the n-bit digital video signal stored in the storage circuit is
A method for driving a liquid crystal display device is provided, wherein the operation of the source signal line driving circuit is stopped by repeatedly reading and displaying a still image by the DAC controller.
【００８８】静止画像の表示期間においては、前記記憶
回路に記憶された前記ｎビットのデジタル映像信号を、
前記ＤＡＣコントローラによって繰り返し読み出して静
止画像の表示を行うことにより、前記ゲート信号線駆動
回路の動作を停止することを特徴とする液晶表示装置の
駆動方法が提供される。In the still image display period, the n-bit digital video signal stored in the storage circuit is
A method for driving a liquid crystal display device is provided, wherein the operation of the gate signal line driving circuit is stopped by repeatedly reading and displaying a still image by the DAC controller.
【００８９】静止画像の表示期間においては、前記記憶
回路に記憶された前記ｎビットのデジタル映像信号を、
前記ＤＡＣコントローラによって繰り返し読み出して静
止画像の表示を行うことにより、前記ソース信号線駆動
回路の動作と前記ゲート信号線駆動回路の動作とを、停
止することを特徴とする液晶表示装置の駆動方法が提供
される。In the still image display period, the n-bit digital video signal stored in the storage circuit is
A method for driving a liquid crystal display device, wherein the operation of the source signal line driving circuit and the operation of the gate signal line driving circuit are stopped by repeatedly reading and displaying a still image by the DAC controller. Provided.
【００９０】前記ソース信号線駆動回路は、シフトレジ
スタ、第１のラッチ回路、第２のラッチ回路、スイッチ
を有し、前記シフトレジスタに入力されたスタートパル
ス、クロックパルス、反転クロックパルスによって、サ
ンプリングパルスを出力し、前記サンプリングパルスに
よって、前記第１のラッチ回路に、ｎビットのデジタル
映像信号が保持され、前記第１のラッチ回路に保持され
た前記ｎビットのデジタル映像信号が、前記ラッチパル
スによって前記第２のラッチ回路に転送され、前記第２
のラッチ回路に転送された前記ｎビットのデジタル映像
信号は、前記スイッチを介してソース信号線に出力さ
れ、前記ソース信号線に出力された前記ｎビットのデジ
タル映像信号を前記記憶回路に記憶することを特徴とす
る液晶表示装置の駆動方法が提供される。The source signal line driving circuit has a shift register, a first latch circuit, a second latch circuit, and a switch, and performs sampling by a start pulse, a clock pulse, and an inverted clock pulse input to the shift register. The first latch circuit holds an n-bit digital video signal by the sampling pulse, and the n-bit digital video signal held by the first latch circuit is the latch pulse. Is transferred to the second latch circuit, and the second
The n-bit digital video signal transferred to the latch circuit is output to a source signal line via the switch, and the n-bit digital video signal output to the source signal line is stored in the storage circuit. A method for driving a liquid crystal display device is provided.
【００９１】前記ソース信号線駆動回路は、前記記憶回
路に、前記ｎビットのデジタル映像信号を、ビット毎に
順次入力することを特徴とする液晶表示装置の駆動方法
が提供される。The source signal line driving circuit is provided with a driving method for a liquid crystal display device, characterized in that the n-bit digital video signal is sequentially input to the storage circuit for each bit.
【００９２】前記ソース信号線駆動回路は、ｘアドレス
デコーダを有し、前記記憶回路は、垂直ライン毎に選択
的に書き換えが可能であることを特徴とする液晶表示装
置の駆動方法が提供される。The driving method of the liquid crystal display device is characterized in that the source signal line driving circuit has an x-address decoder, and the storage circuit can be selectively rewritten for each vertical line. .
【００９３】前記ゲート信号線駆動回路は、ｙアドレス
デコーダを有し、前記記憶回路は、水平ライン毎に選択
的に書き換えが可能であることを特徴とする液晶表示装
置の駆動方法が提供される。The driving method of the liquid crystal display device is characterized in that the gate signal line driving circuit has a y-address decoder, and the storage circuit is capable of selectively rewriting every horizontal line. .
【００９４】前記ソース信号線駆動回路は、ｘアドレス
デコーダを有し、前記ゲート信号線駆動回路は、ｙアド
レスデコーダを有し、前記記憶回路は、任意の座標の画
素において選択的に書き換えが可能であることを特徴と
する液晶表示装置の駆動方法が提供される。The source signal line driving circuit has an x address decoder, the gate signal line driving circuit has a y address decoder, and the storage circuit can selectively rewrite a pixel at an arbitrary coordinate. A method for driving a liquid crystal display device is provided.
【００９５】前記画素、ソース信号線駆動回路、ゲート
信号線駆動回路、ＤＡＣコントローラは、同一基板上に
形成されていることを特徴とする液晶表示装置であって
もよい。The liquid crystal display device may be characterized in that the pixel, the source signal line driving circuit, the gate signal line driving circuit, and the DAC controller are formed on the same substrate.
【００９６】前記記憶回路はスタティック型メモリ（Ｓ
ＲＡＭ）であることを特徴とする液晶表示装置であって
もよい。The storage circuit is a static type memory (S
(RAM).
【００９７】前記記憶回路は強誘電体メモリ（ＦＲＡ
Ｍ）であることを特徴とする液晶表示装置であってもよ
い。The storage circuit is a ferroelectric memory (FRA).
M).
【００９８】前記記憶回路はダイナミック型メモリ（Ｄ
ＲＡＭ）であることを特徴とする液晶表示装置であって
もよい。The storage circuit is a dynamic memory (D
(RAM).
【００９９】本発明の液晶表示装置を用いることを特徴
とするテレビ、パーソナルコンピュータ、携帯端末、ビ
デオカメラ、ヘッドマウントディスプレイであってもよ
い。A television, a personal computer, a portable terminal, a video camera, or a head-mounted display characterized by using the liquid crystal display device of the present invention may be used.
【０１００】[0100]
【発明の実施の形態】本発明の液晶表示装置の画素の構
成について以下に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The configuration of a pixel of a liquid crystal display device according to the present invention will be described below.
【０１０１】図１に、本発明の画素の構成を示した回路
図を示す。FIG. 1 is a circuit diagram showing a configuration of a pixel according to the present invention.
【０１０２】本発明の表示装置の画素はいくつかのブロ
ックに分類され、それぞれのブロックが、１つのＤ／Ａ
変換回路（図中、ＤＡＣと表記）を共有している。ここ
で図１では、ｋ個の画素によって構成されるブロック１
０に注目して、本発明の液晶表示装置の画素部の構成に
ついて説明する。ここで、ｋは２以上の自然数とする。The pixels of the display device of the present invention are classified into several blocks, and each block is composed of one D / A.
The conversion circuit (in the figure, represented by DAC) is shared. Here, in FIG. 1, a block 1 composed of k pixels
Focusing on 0, the configuration of the pixel portion of the liquid crystal display device of the present invention will be described. Here, k is a natural number of 2 or more.
【０１０３】本実施の形態において、同一のブロックに
含まれる画素は全て、画素部内の同一の水平ラインに配
置されているとする。つまり、同一のブロックに含まれ
る画素の、同一のビットに対応する記憶回路を制御する
書き込み用ＴＦＴはすべて、同一のゲート信号線に接続
されているとする。In this embodiment, it is assumed that all pixels included in the same block are arranged on the same horizontal line in the pixel section. That is, it is assumed that all the writing TFTs that control the storage circuits corresponding to the same bit in the pixels included in the same block are connected to the same gate signal line.
【０１０４】例えば、図１（Ａ）において、書き込み用
ＴＦＴ１０８は、デジタルデータの最上位ビットに対応
する記憶回路１０５を制御する。書き込み用ゲート信号
線１０２は、ブロック１０に含まれる全ての画素１００
−１〜１００−ｋそれぞれの、書き込み用ＴＦＴ１０８
のゲート電極に接続されている。For example, in FIG. 1A, a writing TFT controls a storage circuit 105 corresponding to the most significant bit of digital data. The write gate signal line 102 is connected to all the pixels 100 included in the block 10.
-1 to 100-k writing TFTs 108
Is connected to the gate electrode of
【０１０５】なお、本実施の形態においては、１ブロッ
ク中のｋ個の画素を、１００−１〜１００−ｋで表す。In this embodiment, k pixels in one block are represented by 100-1 to 100-k.
【０１０６】また、図１（Ａ）において、図１０と同じ
部分は同じ符号を用いて表す。各画素の記憶回路にデジ
タル信号を保持するまでの動作については、手段で示し
た動作と同じであるのでここでは説明は省略する。In FIG. 1A, the same parts as those in FIG. 10 are denoted by the same reference numerals. The operation up to holding the digital signal in the storage circuit of each pixel is the same as the operation shown in the means, and the description is omitted here.
【０１０７】ブロック１０において、１００―１〜１０
０−ｋまでの画素が、１つのＤＡＣ１１１を共有してい
る。In block 10, 100-1 to 10-1
Pixels from 0 to k share one DAC 111.
【０１０８】画素１００−１〜１００−ｋはそれぞれ、
ソース信号線１０１、書き込み用ゲート信号線１０２〜
１０４、記憶回路（Ｍ）１０５〜１０７、書き込み用Ｔ
ＦＴ１０８〜１１０、コンデンサＣｓ及び液晶素子ＬＣ
を有している。The pixels 100-1 to 100-k are respectively
Source signal line 101, write gate signal line 102 to
104, storage circuit (M) 105 to 107, write T
FT108-110, capacitor Cs and liquid crystal element LC
have.
【０１０９】ここでは、記憶回路１０５〜１０７は、そ
れぞれ１ビットの信号を記憶する記憶回路である。よっ
て、画素１００―１〜１００−ｋはそれぞれ、合計３ビ
ットの信号を記憶することが可能である。なお、本発明
は、合計３ビットの記憶回路をそれぞれ有する画素に限
定されず、あらゆるビット数の信号を記憶する記憶回路
を有する画素によって構成される液晶表示装置に応用す
ることができる。Here, the storage circuits 105 to 107 are storage circuits for storing 1-bit signals, respectively. Therefore, each of the pixels 100-1 to 100-k can store a signal of a total of 3 bits. Note that the present invention is not limited to a pixel having a storage circuit of 3 bits in total, and can be applied to a liquid crystal display device including a pixel having a storage circuit for storing signals of any number of bits.
【０１１０】ここで、ＤＡＣ１１１周辺１１２の拡大図
を図１（Ｂ）に示す。記憶回路１０５〜１０７に記憶さ
れたデジタル信号を、アナログ信号に変換する動作につ
いて以下に説明する。Here, an enlarged view of the periphery 112 of the DAC 111 is shown in FIG. The operation of converting a digital signal stored in the storage circuits 105 to 107 into an analog signal will be described below.
【０１１１】図１（Ｂ）において、各画素の記憶回路１
０５〜１０７からの信号は、それぞれの対応するビット
毎にスイッチＳＷ.１〜ＳＷ.３において選択される。こ
こで、最下位ビットの信号に対応する記憶回路からの信
号を選択するスイッチを、ＳＷ.１とし、最上位ビット
に対応する記憶回路からの信号を選択するスイッチをＳ
Ｗ.３とする。In FIG. 1B, the storage circuit 1 of each pixel
The signals from 05 to 107 are selected by the switches SW.1 to SW.3 for each corresponding bit. Here, a switch for selecting a signal from the storage circuit corresponding to the signal of the least significant bit is SW.1, and a switch for selecting a signal from the storage circuit corresponding to the most significant bit is S.
W.3.
【０１１２】各画素の記憶回路１０５〜１０７に、３ビ
ット分のデジタル信号が保持された後、第１番目の画素
１００−１の記憶回路１０５〜１０７からの信号１−
１、１−２、１−３が、スイッチＳＷ.１〜ＳＷ.３にお
いてそれぞれ選択され、ＤＡＣ１１１に入力される。こ
の３ビットの信号は、ＤＡＣ１１１によってアナログ信
号に変換される。同時にスイッチＳＷ.Ａにおいて、端
子Ａ１が選択され、ＤＡＣ１１１から出力されたアナロ
グ信号は、画素１００−１に対応する出力として、画素
１００−１のコンデンサＣｓ及び液晶素子ＬＣに入力さ
れる。こうして、第１の画素１００−１に対応する信号
は処理される。After the 3-bit digital signal is held in the storage circuits 105 to 107 of each pixel, the signal 1-from the storage circuits 105 to 107 of the first pixel 100-1 is output.
1, 1-2 and 1-3 are selected by the switches SW.1 to SW.3, respectively, and input to the DAC 111. The 3-bit signal is converted into an analog signal by the DAC 111. At the same time, the terminal A1 is selected by the switch SW.A, and the analog signal output from the DAC 111 is input to the capacitor Cs of the pixel 100-1 and the liquid crystal element LC as an output corresponding to the pixel 100-1. Thus, the signal corresponding to the first pixel 100-1 is processed.
【０１１３】その後今度は、第２の画素１００−２の記
憶回路１０５〜１０７からの信号２−１、２−２、２−
３が、それぞれスイッチＳＷ.１〜ＳＷ.３において選択
され、ＤＡＣ１１１に入力される。この３ビットの信号
はＤＡＣ１１１によってアナログ信号に変換される。同
時にスイッチＳＷ.Ａにおいて、端子Ａ２が選択され
る。こうして、ＤＡＣ１１１から出力されたアナログ信
号は、画素１００−２に対応する出力として、画素１０
０−２のコンデンサＣｓ及び液晶素子ＬＣに入力され
る。こうして。第２の画素１００−２に対応する信号は
処理される。Thereafter, the signals 2-1 2-2, and 2--2 from the storage circuits 105-107 of the second pixel 100-2 are turned on.
3 are selected by the switches SW. 1 to SW. 3 and input to the DAC 111. The 3-bit signal is converted into an analog signal by the DAC 111. At the same time, the terminal A2 is selected in the switch SW.A. In this manner, the analog signal output from the DAC 111 is output as an output corresponding to the pixel 100-2 to the pixel 10-2.
0-2 is input to the capacitor Cs and the liquid crystal element LC. In this way. The signal corresponding to the second pixel 100-2 is processed.
【０１１４】同様の操作を、ＤＡＣ１１１を共有するｋ
個の画素全てについて行う。こうして、全ての画素の記
憶回路に記憶された信号をアナログ信号に変換すること
ができる。The same operation is performed by sharing the DAC 111
This is performed for all the pixels. Thus, signals stored in the storage circuits of all pixels can be converted into analog signals.
【０１１５】上記動作を全てのブロックに対して同様に
行い、全ての画素に記憶されたデジタル信号をアナログ
信号に変換することができる。なお、上記動作は、全て
のブロックに対して同時に行うことも可能である。The above operation is similarly performed for all the blocks, so that the digital signals stored in all the pixels can be converted into analog signals. Note that the above operation can be performed simultaneously on all blocks.
【０１１６】本発明は、上記構成によって、複数の画素
においてＤＡＣを共有することができる。たとえば、ｋ
個の画素においてＤＡＣを共有した場合、共有しない場
合と比較して、１画素辺りでＤＡＣの占める面積を約１
/ｋとすることができる。こうして、画素内部でＤＡＣ
の占める面積を小さくすることが可能であリ、その分、
記憶回路を多く配置することができる。According to the present invention, a DAC can be shared by a plurality of pixels with the above configuration. For example, k
When the DAC is shared by the pixels, the area occupied by the DAC per pixel is about 1 in comparison with the case where the DAC is not shared.
/ k. Thus, the DAC inside the pixel
It is possible to reduce the area occupied by
Many storage circuits can be provided.
【０１１７】[0117]
【実施例】以下に本発明の実施例について説明する。Embodiments of the present invention will be described below.
【０１１８】[実施例１]本実施例においては、実施の形
態において示した回路におけるＤＡＣ周辺１１２を、具
体的に示し、その動作について説明する。[Embodiment 1] In this embodiment, the DAC periphery 112 in the circuit shown in the embodiment will be specifically shown, and its operation will be described.
【０１１９】図２（Ａ）は、本発明の画素部の構成を示
す回路図である。また、図２（Ｂ）は、図２（Ａ）にお
けるＤＡＣ周辺１１２の構成例である。なお、図２にお
いて、図１と同じ部分は同じ符号を用いて示し、説明は
省略する。FIG. 2A is a circuit diagram showing a configuration of the pixel portion of the present invention. FIG. 2B is a configuration example of the DAC periphery 112 in FIG. 2A. In FIG. 2, the same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
【０１２０】なお、図２では、３ビットデジタル階調の
表示装置に対応した画素を示したが、これに限らず、任
意のビット数の記憶回路を有する画素によって構成され
る液晶表示装置に対して本実施例を応用することができ
る。FIG. 2 shows a pixel corresponding to a display device of 3-bit digital gradation. However, the present invention is not limited to this. For a liquid crystal display device constituted by a pixel having a storage circuit of an arbitrary number of bits, Thus, this embodiment can be applied.
【０１２１】図２（Ａ）において、各画素の記憶回路に
デジタル信号が入力されるまでの手法は、図１１〜図１
３において示した手法と同様である。In FIG. 2A, a method for inputting a digital signal to the storage circuit of each pixel is shown in FIGS.
3 is the same as the method shown in FIG.
【０１２２】ＤＡＣ周辺１１２の動作について、図２及
び図４のタイミングチャートを用いて、以下に説明す
る。The operation of the DAC peripheral 112 will be described below with reference to the timing charts of FIGS.
【０１２３】まず、各画素の各記憶回路に、デジタルデ
ータを保持するまでの動作について説明する。First, an operation until digital data is held in each storage circuit of each pixel will be described.
【０１２４】ソース信号線駆動回路において、シフトレ
ジスタ回路から出力されるサンプリングパルスに従い、
水平周期分のデジタル映像信号の保持が行われる（デジ
タルデータサンプリング）。In the source signal line driving circuit, according to the sampling pulse output from the shift register circuit,
The holding of the digital video signal for the horizontal period is performed (digital data sampling).
【０１２５】その後、帰線期間の間に、ラッチパルスが
入力され、第２のラッチ回路に転送されたデジタル映像
信号（デジタルデータ）は、ソース信号線に入力され
る。Thereafter, during the flyback period, a latch pulse is input, and the digital video signal (digital data) transferred to the second latch circuit is input to the source signal line.
【０１２６】ここで、１水平期間は、１ビット目書き込
み期間、２ビット目書き込み期間、３ビット目書き込み
期間の、３つの期間に分けられる。Here, the first horizontal period is divided into three periods of a first bit writing period, a second bit writing period, and a third bit writing period.
【０１２７】ここで、１ビット目書き込み期間におい
て、デジタルデータＤ３の信号が、ビット選択信号によ
って、ソース信号線に入力される。この時、書き込み用
ゲート信号線１０２−Ｌ１に信号が入力され、この書き
込み用ゲート信号線に接続された書き込み用ＴＦＴ１０
８−Ｌ１が導通状態となっている。こうして１ビット目
の信号Ｄ３が記憶回路（Ｍ）１０５に書き込まれる。Here, in the first bit write period, the signal of the digital data D3 is input to the source signal line by the bit selection signal. At this time, a signal is input to the write gate signal line 102-L1, and the write TFT 10 connected to the write gate signal line is connected.
8-L1 is conducting. Thus, the first bit signal D3 is written to the storage circuit (M) 105.
【０１２８】次に、２ビット目書き込み期間において、
デジタルデータＤ２の信号が、ビット選択信号によっ
て、ソース信号線に入力される。この時、書き込み用ゲ
ート信号線１０３−Ｌ１に信号が入力され、この書き込
み用ゲート信号線に接続された書き込み用ＴＦＴ１０９
−Ｌ１が導通状態となっている。こうして２ビット目の
信号Ｄ２が記憶回路（Ｍ）１０６に書き込まれる。Next, in the second bit write period,
The signal of the digital data D2 is input to the source signal line by the bit selection signal. At this time, a signal is input to the write gate signal line 103-L1, and the write TFT 109 connected to the write gate signal line is connected.
-L1 is conducting. Thus, the signal D2 of the second bit is written to the storage circuit (M) 106.
【０１２９】次に、３ビット目書き込み期間において、
デジタルデータＤ１の信号が、ビット選択信号によっ
て、ソース信号線に入力される。この時、書き込み用ゲ
ート信号線１０３−Ｌ１に信号が入力され、この書き込
み用ゲート信号線に接続された書き込み用ＴＦＴ１０９
−Ｌ１が導通状態となっている。こうして３ビット目の
信号Ｄ１が記憶回路（Ｍ）１０７に書き込まれる。Next, in the third bit write period,
The signal of the digital data D1 is input to the source signal line by the bit selection signal. At this time, a signal is input to the write gate signal line 103-L1, and the write TFT 109 connected to the write gate signal line is connected.
-L1 is conducting. Thus, the third bit signal D1 is written to the storage circuit (M) 107.
【０１３０】書き込まれたデジタル映像信号は、３ビッ
ト目書き込み期間の後から次の水平期間のＤＡＣ処理期
間までの期間を利用して、ＤＡＣ１１１においてアナロ
グ信号に変換される（ＤＡＣ処理期間）。The written digital video signal is converted into an analog signal in the DAC 111 using a period from after the third bit writing period to the next horizontal period DAC processing period (DAC processing period).
【０１３１】なお、デジタル信号を書き込むための期間
を短くし、つまり、ソース信号線駆動回路のシフトレジ
スタのサンプリングをはやくしてもよい。こうして、シ
フトレジスタの帰線期間を長くとってもよい。Note that the period for writing a digital signal may be shortened, that is, sampling of the shift register of the source signal line driver circuit may be made faster. Thus, the flyback period of the shift register may be made longer.
【０１３２】このＤＡＣ処理期間の動作について以下に
説明する。The operation during the DAC processing period will be described below.
【０１３３】図２（Ｂ）において、ＳＷ.１〜ＳＷ.３及
びＳＷ.Ａは、ＴＦＴ及びアドレス線ａｄ.１〜ａｄ.ｋ
によって構成される。アドレス線ａｄ.１〜ａｄ.ｋは、
それぞれ、画素１００−１〜１００−ｋからＤＡＣ１１
１への入力及び、ＤＡＣ１１１から画素１００−１〜１
００−ｋへの出力を選択する際に用いる。In FIG. 2B, SW.1-SW.3 and SW.A are TFTs and address lines ad.1-ad.k.
Composed of The address lines ad.1 to ad.k are
Pixels 100-1 to 100-k to DAC 11
1 and the pixels 100-1 to 100-1 from the DAC 111.
Used to select output to 00-k.
【０１３４】アドレス線ａｄ.１に信号が入力され、ア
ドレス線ａｄ.１にゲート電極が接続されたＴＦＴは、
導通状態となる。ここで、アドレス線が選択されている
とは、そのアドレス線にゲート電極が接続されたＴＦＴ
が導通状態にあることをいうとする。A TFT whose signal is input to the address line ad.1 and whose gate electrode is connected to the address line ad.
It becomes conductive. Here, that the address line is selected means that the TFT whose gate electrode is connected to the address line is selected.
Are in a conductive state.
【０１３５】なお、図４のタイミングチャートにおい
て、アドレス線に接続されたＴＦＴは、すべてｎチャネ
ル型ＴＦＴである場合の動作を示すが、これらのＴＦＴ
は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも、
どちらを用いても構わない。ただし、同一のアドレス線
に接続されているＴＦＴの極性は同じである必要があ
る。In the timing chart of FIG. 4, the operation when the TFTs connected to the address lines are all n-channel type TFTs is shown.
Is a p-channel TFT or an n-channel TFT,
Either one may be used. However, the polarities of the TFTs connected to the same address line need to be the same.
【０１３６】なお、アドレス線ａｄ.１が選択されてい
る時、その他のアドレス線ａｄ.２〜ａｄ.ｋは選択され
ていないものとする。It is assumed that when the address line ad.1 is selected, the other address lines ad.2 to ad.k are not selected.
【０１３７】アドレス線ａｄ.１にゲート電極が接続さ
れ、導通状態となったＴＦＴを介して、選択した画素の
記憶回路からの信号がＤＡＣ１１１に入力され、アナロ
グ信号に変換されて、選択した画素のコンデンサＣｓ及
び液晶素子ＬＣに入力される。この入力されたアナログ
信号に応じて、液晶素子ＬＣの透過率が変化し、輝度が
表現される。ここでは、３ビットであるから、輝度は０
〜７までの８段階が得られる。A gate electrode is connected to the address line ad.1, and a signal from the storage circuit of the selected pixel is input to the DAC 111 via the TFT which is turned on, converted into an analog signal, and converted to an analog signal. Is input to the capacitor Cs and the liquid crystal element LC. The transmittance of the liquid crystal element LC changes according to the input analog signal, and luminance is expressed. Here, since there are three bits, the luminance is 0
There are obtained eight stages from ７ to ７7.
【０１３８】次に、アドレス線ａｄ.２が選択され、そ
の他のアドレス線ａｄ.１、ａｄ.３〜ａｄ.ｋは、非選
択の状態となる。このとき、アドレス線ａｄ.２にゲー
ト電極が接続されたＴＦＴを介して、選択した画素の記
憶回路からの信号がＤＡＣ１１１に入力され、アナログ
信号に変換されて、選択した画素のコンデンサＣｓ及び
液晶素子ＬＣに入力される。この入力されたアナログ信
号に応じて、液晶素子ＬＣの透過率が変化し、輝度が表
現される。ここでは、３ビットであるから、輝度は０〜
７までの８段階を表現することができる。Next, the address line ad.2 is selected, and the other address lines ad.1, ad.3 to ad.k are in a non-selected state. At this time, a signal from the storage circuit of the selected pixel is input to the DAC 111 via the TFT whose gate electrode is connected to the address line ad.2, converted into an analog signal, and the capacitor Cs and the liquid crystal of the selected pixel are output. Input to the element LC. The transmittance of the liquid crystal element LC changes according to the input analog signal, and luminance is expressed. Here, since there are three bits, the luminance is 0 to
Eight levels up to 7 can be expressed.
【０１３９】同様の動作を、全てのアドレス線について
繰り返し、ブロック１０の１００−１〜１００−ｋの全
ての画素の記憶回路に記憶されたデジタル信号は、アナ
ログ信号に変換され、この変換されたアナログ信号を用
いて液晶素子は輝度を表現する。The same operation is repeated for all the address lines, and the digital signals stored in the storage circuits of all the pixels 100-1 to 100-k in the block 10 are converted into analog signals, and the converted signals are converted into analog signals. The liquid crystal element expresses luminance using an analog signal.
【０１４０】ここで、ＤＡＣの具体的な構成を図１４に
示す。なお、図１４中ｉｎ１〜ｉｎ３及びｏｕｔの端子
は、図２（Ｂ）中のｉｎ１〜ｉｎ３及びｏｕｔの端子に
対応する。Here, a specific configuration of the DAC is shown in FIG. Note that the terminals in1 to in3 and out in FIG. 14 correspond to the terminals in1 to in3 and out in FIG. 2B.
【０１４１】図１４において、ＤＡＣは、ＮＡＮＤ回路
４４１〜４４３、インバータ４４４〜４４６及び４５
１、スイッチ４４７ａ〜４４９ａ、スイッチ４４７ｂ〜
４４９ｂ、スイッチ４５０、コンデンサＣ１〜Ｃ３、リ
セット用信号線４５２、低圧側階調電源線４５３、高圧
側階調電源線４５４、中間圧側階調電源線４５５によっ
て構成されている。In FIG. 14, the DAC includes NAND circuits 441 to 443 and inverters 444 to 446 and 45.
1, switches 447a to 449a, switches 447b to
449b, a switch 450, capacitors C1 to C3, a reset signal line 452, a low-voltage gradation power line 453, a high-voltage gradation power line 454, and an intermediate-voltage gradation power line 455.
【０１４２】まず始めに、リセット用信号線４５２に入
力された信号ｒｅｓによって、スイッチ４５０が導通状
態になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された
側（以下、対向電極側とよぶ）の電位は、中間圧側階調
電源線４５５の電位ＶMに固定されている。また、高圧
側階調電源線４５４の電位は、低圧側階調電源線４５３
の電位ＶLと等しく設定されている。このとき、ｉｎ１
〜ｉｎ３にデジタルの信号が入力されても、容量Ｃ１〜
Ｃ３には、信号は書き込まれない。First, the switch 450 is turned on by the signal res input to the reset signal line 452, and the sides of the capacitors C1 to C3 connected to the out terminal (hereinafter referred to as the counter electrode side). potential is fixed at the potential V M of the intermediate pressure side gradation power line 455. Further, the potential of the high-voltage side gray scale power supply line 454 is
Is set to be equal to the potential VL . At this time, in1
Even if a digital signal is input to ~ in3, the capacitance C1
No signal is written to C3.
【０１４３】この後、リセット用信号線４５２の信号ｒ
ｅｓが変化し、スイッチ４５０がオフとなって、容量Ｃ
１〜Ｃ３のｏｕｔ端子側の電位の固定が解除される。次
に、高圧側階調電源腺４５４の電位が、低圧側階調電源
線４５３の電位ＶLと異なる値ＶHに変化する。この時端
子ｉｎ１〜ｉｎ３に入力された信号に応じて、ＮＡＮＤ
回路４４１〜４４３の出力が変化し、スイッチ４４７〜
４４９のそれぞれにおいて、２つのスイッチのどちらか
がオンの状態となって、高圧側階調電源線の電位ＶHも
しくは低圧側階調電源線ＶLの電位が、容量Ｃ１〜Ｃ３
の電極に印加される。Thereafter, the signal r on the reset signal line 452
es changes, the switch 450 is turned off, and the capacitance C
The fixing of the potentials on the out terminal side of 1 to C3 is released. Then, the potential of the high voltage side gray scale power supply gland 454 is changed to the potential V L values different V H of the low voltage side gray scale power supply line 453. At this time, according to the signals input to the terminals in1 to in3, the NAND
The outputs of the circuits 441 to 443 change, and the switches 447 to
In each of 449, one of the two switches is turned on, and the potential V H of the high voltage side gray scale power supply line or the potential of the low voltage side gray scale power supply line VL becomes the capacitance C1 to C3.
Are applied to the electrodes.
【０１４４】ここで、この容量Ｃ１〜Ｃ３の値は、各ビ
ットに対応して設定されている。Here, the values of the capacitors C1 to C3 are set corresponding to each bit.
【０１４５】この容量Ｃ１〜Ｃ３に印加された電圧によ
って対抗電極側の電圧が変化し、出力の電圧が変化す
る。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号
に応じたアナログの信号がｏｕｔ端子より出力される。The voltage on the counter electrode side changes according to the voltage applied to the capacitors C1 to C3, and the output voltage changes. That is, an analog signal corresponding to the input in1 to in3 digital signals is output from the out terminal.
【０１４６】上記の構成のＤＡＣでは、基準電位を、容
量Ｃ１〜Ｃ３で分割することによって多様な階調を表現
することができる。In the DAC having the above configuration, various gradations can be expressed by dividing the reference potential by the capacitors C1 to C3.
【０１４７】この様な容量分割方式のＤＡＣは、AMLCD9
9 Digest of Technical Papers p29〜32に記載してあ
る。The DAC of such a capacity division system is an AMLCD9.
9 Digest of Technical Papers, pages 29-32.
【０１４８】なお、ここでは３ビットデジタル信号をア
ナルグ信号に変換するＤＡＣについて説明したが、異な
るビット数のデジタル信号をアナログ信号に変換するＤ
ＡＣについても、応用することができる。Although the DAC for converting a 3-bit digital signal to an analog signal has been described above, a D for converting a digital signal having a different number of bits into an analog signal is described.
The same applies to AC.
【０１４９】また、本発明の表示装置のＤＡＣの構成と
しては、上記構造に限らず公知の構造のＤＡＣを自由に
用いることができる。例えば、抵抗を用いて基準電圧を
分割する、抵抗分割方式のＤＡＣを用いることもでき
る。The configuration of the DAC of the display device of the present invention is not limited to the above-described configuration, and a DAC having a known configuration can be used freely. For example, a resistor-divided DAC that divides a reference voltage by using a resistor can be used.
【０１５０】次いで、上述した図１４の構成のＤＡＣを
用いる場合の、各ＤＡＣ処理期間の動作について、図４
を用いて説明する。また説明には、図１４の符号も用い
る。Next, the operation during each DAC processing period when the above-described DAC having the configuration shown in FIG. 14 is used will be described with reference to FIG.
This will be described with reference to FIG. In the description, reference numerals in FIG. 14 are also used.
【０１５１】各ＤＡＣ処理期間において、アドレス線ａ
d.1〜ａd.kが選択される毎に、以下の動作を行う。In each DAC processing period, the address line a
The following operation is performed every time d.1 to ad.k are selected.
【０１５２】リセット信号線４５２に信号ｒｅｓが入力
される。また、その後、高圧側階調線４５４の電位がＶ
Hに変化する。こうしてＤＡＣに入力されたデジタル映
像信号は、アナログ信号に変換される。The signal res is input to the reset signal line 452. After that, the potential of the high-voltage side gradation line 454 becomes V
Change to H. The digital video signal thus input to the DAC is converted into an analog signal.
【０１５３】ここで、リセット信号線４５２や、高圧側
階調線４５４には、ＤＡＣコントローラより信号が入力
される。Here, a signal is input to the reset signal line 452 and the high voltage side gradation line 454 from the DAC controller.
【０１５４】前記動作を、全てのブロックについて行
い、全ての画素の記憶回路に記憶されたデジタル信号を
アナログ信号に変換する。The above operation is performed for all the blocks, and the digital signals stored in the storage circuits of all the pixels are converted into analog signals.
【０１５５】ここで、全てのブロックが有する画素のデ
ジタル信号をできるだけ効率よくアナログ信号に変換す
るには、これらのブロックを構成する画素の数は、全て
同じであるのが望ましい。Here, in order to convert the digital signals of the pixels of all the blocks into analog signals as efficiently as possible, it is desirable that the number of pixels constituting these blocks is the same.
【０１５６】また、スイッチＳＷ.１〜ＳＷ.３及びスイ
ッチＳＷ.Ａの構成は、図２（Ｂ）で示した構成に限ら
ず、さまざまな構成のスイッチを自由に用いることがで
きる。The configuration of the switches SW.1 to SW.3 and the switch SW.A is not limited to the configuration shown in FIG. 2B, and switches having various configurations can be used freely.
【０１５７】静止画表示中において、一度各画素の有す
る記憶回路にデジタル信号を書き込めば、前述したＤＡ
Ｃの動作によって、各画素に記憶されたデジタル信号を
アナログ信号に変換し、画像の表示を行うことができ
る。この際、ソース信号線駆動回路や、ゲート信号線駆
動回路、また、その他外部回路等は、動作を停止するこ
とができる。このとき、画素部の各ブロックのＤＡＣの
動作を制御するＤＡＣコントローラのみ動作していれば
よい。During the display of a still image, once a digital signal is written into the storage circuit of each pixel,
By the operation C, the digital signal stored in each pixel is converted into an analog signal, and an image can be displayed. At this time, the operation of the source signal line driver circuit, the gate signal line driver circuit, and other external circuits can be stopped. At this time, only the DAC controller that controls the operation of the DAC of each block of the pixel portion needs to operate.
【０１５８】こうして、１画素あたりでＤＡＣの占める
面積が少なく、低消費電力の液晶表示装置が提供され
る。As described above, a liquid crystal display device occupying a small area of the DAC per pixel and having low power consumption is provided.
【０１５９】[実施例２]本実施例では、実施の形態や、
実施例１とは異なる手法でＤＡＣを共有する画素の構成
について説明する。[Embodiment 2] In this embodiment, the embodiment,
A configuration of a pixel sharing a DAC by a method different from that in the first embodiment will be described.
【０１６０】図３を用いて、本実施例の画素の構成につ
いて説明する。なお、図１や図２と同じ部分は同じ符号
を用いて示し説明は省略する。The configuration of the pixel of this embodiment will be described with reference to FIG. 1 and 2 are denoted by the same reference numerals, and description thereof is omitted.
【０１６１】なお、図３では、３ビットデジタル階調の
表示装置に対応した画素を示したが、これに限らず、任
意のビット数の記憶回路を有する画素によって構成され
る液晶表示装置に対して本実施例を応用することができ
る。Although FIG. 3 shows a pixel corresponding to a display device of 3-bit digital gradation, the present invention is not limited to this, and a liquid crystal display device including a pixel having a storage circuit of an arbitrary number of bits may be used. Thus, this embodiment can be applied.
【０１６２】図３において、複数の画素２００−１〜２
００−ｋが１つのＤＡＣ１１１を共有している。ここ
で、ＤＡＣ１１１の構成は、実施例１と同様の構造を用
いることができる。各画素は、それぞれ記憶回路１０５
〜１０７、ソース信号線１０１、書き込み用ゲート信号
線１０２〜１０４、書き込み用ＴＦＴ１０８〜１１０、
液晶素子ＬＣ、コンデンサＣｓとを有する。In FIG. 3, a plurality of pixels 200-1 to 200-2
00-k share one DAC 111. Here, the configuration of the DAC 111 can be the same as that of the first embodiment. Each pixel has a storage circuit 105
To 107, a source signal line 101, a writing gate signal line 102 to 104, a writing TFT 108 to 110,
It has a liquid crystal element LC and a capacitor Cs.
【０１６３】本実施例において、ブロック２０に含まれ
る画素はすべて、同じソース信号線に接続された書き込
み用ＴＦＴを有している。つまり、ブロック２０に含ま
れる画素は、本発明の表示装置の画素部内で、垂直方向
に配置されているとする。つまり、ブロック２０に含ま
れる全ての画素は、同じ列内に接続されている。In this embodiment, all the pixels included in the block 20 have the writing TFT connected to the same source signal line. That is, it is assumed that the pixels included in the block 20 are arranged vertically in the pixel portion of the display device of the present invention. That is, all the pixels included in the block 20 are connected in the same column.
【０１６４】このような構成の画素部を有する表示装置
の駆動方法について、図５のタイミングチャートを用い
て説明する。なお、実施例1で図２及び図４のタイミン
グチャートで示した構成と同じ部分は、同じ符号を用い
て表し説明は省略する。A method for driving a display device having a pixel portion having such a configuration will be described with reference to the timing chart of FIG. In the first embodiment, the same components as those shown in the timing charts of FIGS. 2 and 4 are denoted by the same reference numerals, and description thereof will be omitted.
【０１６５】また、ＤＡＣの構成としては、図１４で示
した構成のＤＡＣを用いる場合の動作を表すタイミング
チャートを示すが、本発明の液晶表示装置のＤＡＣは、
図１４の構成のＤＡＣに限定されず、公知の構成のＤＡ
Ｃを自由に用いることができる。FIG. 14 is a timing chart showing the operation when the DAC having the configuration shown in FIG. 14 is used. The DAC of the liquid crystal display device of the present invention has the following configuration.
It is not limited to the DAC having the configuration shown in FIG.
C can be used freely.
【０１６６】まず、各画素の各記憶回路に、デジタルデ
ータを保持するまでの動作について説明する。First, an operation until digital data is held in each storage circuit of each pixel will be described.
【０１６７】ソース信号線駆動回路において、シフトレ
ジスタ回路から出力されるサンプリングパルスに従い、
水平周期分のデジタル映像信号の保持が行われる（デジ
タルデータサンプリング）。In the source signal line driving circuit, according to the sampling pulse output from the shift register circuit,
The holding of the digital video signal for the horizontal period is performed (digital data sampling).
【０１６８】その後、帰線期間の間に、ラッチパルスが
入力され、第２のラッチ回路に転送されたデジタル映像
信号（デジタルデータ）は、ソース信号線に入力され
る。Thereafter, during the flyback period, a latch pulse is input, and the digital video signal (digital data) transferred to the second latch circuit is input to the source signal line.
【０１６９】ここで、１水平期間は、１ビット目書き込
み期間、２ビット目書き込み期間、３ビット目書き込み
期間の、３つの期間に分けられる。Here, the first horizontal period is divided into three periods of a first bit writing period, a second bit writing period, and a third bit writing period.
【０１７０】ここで、１ビット目書き込み期間におい
て、デジタルデータＤ３の信号が、ビット選択信号によ
って、ソース信号線に入力される。この時、書き込み用
ゲート信号線１０２−Ｌ１に信号が入力され、この書き
込み用ゲート信号線に接続された書き込み用ＴＦＴ１０
８―Ｌ１が導通状態となっている。こうして１ビット目
の信号Ｄ３が記憶回路（Ｍ）１０５に書き込まれる。Here, in the first bit writing period, the signal of the digital data D3 is input to the source signal line by the bit selection signal. At this time, a signal is input to the write gate signal line 102-L1, and the write TFT 10 connected to the write gate signal line is connected.
8-L1 is conducting. Thus, the first bit signal D3 is written to the storage circuit (M) 105.
【０１７１】次に、２ビット目書き込み期間において、
デジタルデータＤ２の信号が、ビット選択信号によっ
て、ソース信号線に入力される。この時、書き込み用ゲ
ート信号線１０３−Ｌ１に信号が入力され、この書き込
み用ゲート信号線に接続された書き込み用ＴＦＴ１０９
―Ｌ１が導通状態となっている。こうして２ビット目の
信号Ｄ２が記憶回路（Ｍ）１０６に書き込まれる。Next, in the second bit write period,
The signal of the digital data D2 is input to the source signal line by the bit selection signal. At this time, a signal is input to the write gate signal line 103-L1, and the write TFT 109 connected to the write gate signal line is connected.
-L1 is conducting. Thus, the signal D2 of the second bit is written to the storage circuit (M) 106.
【０１７２】次に、３ビット目書き込み期間において、
デジタルデータＤ１の信号が、ビット選択信号によっ
て、ソース信号線に入力される。この時、書き込み用ゲ
ート信号線１０３−Ｌ１に信号が入力され、この書き込
み用ゲート信号線に接続された書き込み用ＴＦＴ１０９
―Ｌ１が導通状態となっている。こうして３ビット目の
信号Ｄ１が記憶回路（Ｍ）１０７に書き込まれる。Next, in the third bit write period,
The signal of the digital data D1 is input to the source signal line by the bit selection signal. At this time, a signal is input to the write gate signal line 103-L1, and the write TFT 109 connected to the write gate signal line is connected.
-L1 is conducting. Thus, the third bit signal D1 is written to the storage circuit (M) 107.
【０１７３】書き込まれたデジタル映像信号は、３ビッ
ト目書き込み期間から次の水平期間のＤＡＣ処理期間ま
での期間を利用して、ＤＡＣ１１１においてアナログ信
号に変換される（ＤＡＣ処理期間）。The written digital video signal is converted into an analog signal by the DAC 111 using the period from the third bit writing period to the next horizontal period DAC processing period (DAC processing period).
【０１７４】このＤＡＣ処理期間の動作について以下に
説明する。The operation during the DAC processing period will be described below.
【０１７５】図３（Ｂ）において、ＳＷ.１〜ＳＷ.３及
びＳＷ.Ａは、図２（Ｂ）と同様に、ＴＦＴ及びアドレ
ス線ａｄ.１〜ａｄ.ｋによって構成することができる。
アドレス線ａｄ.１〜ａｄ.ｋは、それぞれ、画素２００
−１〜２００−ｋからＤＡＣ１１１への入力及び、ＤＡ
Ｃ１１１から画素２００−１〜２００−ｋへの出力を選
択する際に用いる。In FIG. 3B, SW.1-SW.3 and SW.A can be constituted by TFTs and address lines ad.1-ad.k as in FIG. 2B.
The address lines ad.1 to ad.k are respectively connected to the pixels 200
-1 to 200-k to the DAC 111 and DA
It is used when selecting an output from C111 to the pixels 200-1 to 200-k.
【０１７６】なお、図５のタイミングチャートにおい
て、アドレス線に接続されたＴＦＴは、すべてｎチャネ
ル型ＴＦＴである場合の動作を示すが、これらのＴＦＴ
は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも、
どちらを用いても構わない。ただし、同一のアドレス線
に接続されているＴＦＴの極性は同じである必要があ
る。In the timing chart of FIG. 5, the operation when all the TFTs connected to the address lines are n-channel TFTs is shown.
Is a p-channel TFT or an n-channel TFT,
Either one may be used. However, the polarities of the TFTs connected to the same address line need to be the same.
【０１７７】なお、アドレス線ａｄ.１が選択されてい
る時、その他のアドレス線ａｄ.２〜ａｄ.ｋは選択され
ていないものとする。It is assumed that when the address line ad.1 is selected, the other address lines ad.2 to ad.k are not selected.
【０１７８】第１の水平期間（Ｌ１）が終了すると、ア
ドレス線ａｄ.１にゲート電極が接続され、導通状態と
なったＴＦＴを介して、選択した画素の記憶回路からの
信号がＤＡＣ１１１に入力される。When the first horizontal period (L1) ends, a gate electrode is connected to the address line ad.1, and a signal from the storage circuit of the selected pixel is input to the DAC 111 via the TFT that has become conductive. Is done.
【０１７９】ここでリセット信号線４５２に信号ｒｅｓ
が入力される。また、その後、高圧側階調線４５４の電
位がＶHに変化する。こうしてＤＡＣに入力されたデジ
タル映像信号は、アナログ信号に変換される。このアナ
ログ信号は、選択した画素のコンデンサＣｓ及び液晶素
子ＬＣに入力される。この入力されたアナログ信号に応
じて、液晶素子ＬＣの透過率が変化し、輝度が表現され
る。Here, the signal res is connected to the reset signal line 452.
Is entered. Thereafter, the potential of the high-voltage side gradation line 454 changes to VH . The digital video signal thus input to the DAC is converted into an analog signal. This analog signal is input to the capacitor Cs and the liquid crystal element LC of the selected pixel. The transmittance of the liquid crystal element LC changes according to the input analog signal, and luminance is expressed.
【０１８０】次に、第２の水平期間（Ｌ２）が終了する
と、アドレス線ａｄ.２が選択され、その他のアドレス
線ａｄ.１、ａｄ.３〜ａｄ.ｋは、非選択の状態とな
る。このとき、アドレス線ａｄ.２にゲート電極が接続
されたＴＦＴを介して、選択した画素の記憶回路からの
信号がＤＡＣ１１１に入力される。Next, when the second horizontal period (L2) ends, the address line ad.2 is selected, and the other address lines ad.1, ad.3 to ad.k are in a non-selected state. . At this time, a signal from the storage circuit of the selected pixel is input to the DAC 111 via the TFT whose gate electrode is connected to the address line ad.2.
【０１８１】ここでリセット信号線４５２に信号ｒｅｓ
が入力される。また、その後、高圧側階調線４５４の電
位がＶHに変化する。こうしてＤＡＣに入力されたデジ
タル映像信号は、アナログ信号に変換される。このアナ
ログ信号は、選択した画素のコンデンサＣｓ及び液晶素
子ＬＣに入力される。この入力されたアナログ信号に応
じて、液晶素子ＬＣの透過率が変化し、輝度が表現され
る。ここでは、３ビットであるから、輝度は０〜７まで
の８段階を表現することができる。Here, the signal res is connected to the reset signal line 452.
Is entered. Thereafter, the potential of the high-voltage side gradation line 454 changes to VH . The digital video signal thus input to the DAC is converted into an analog signal. This analog signal is input to the capacitor Cs and the liquid crystal element LC of the selected pixel. The transmittance of the liquid crystal element LC changes according to the input analog signal, and luminance is expressed. Here, since there are three bits, the luminance can be expressed in eight stages from 0 to 7.
【０１８２】同様の動作を、複数の水平期間について繰
り返し、全てのアドレス線について行う。こうして、ブ
ロック２０の２００−１〜２００−ｋの全ての画素の記
憶回路に記憶されたデジタル信号は、アナログ信号に変
換され、この変換されたアナログ信号を用いて液晶素子
は輝度を表現する。The same operation is repeated for a plurality of horizontal periods, and is performed for all the address lines. In this manner, the digital signals stored in the storage circuits of all the pixels 200-1 to 200-k of the block 20 are converted into analog signals, and the liquid crystal element expresses the luminance using the converted analog signals.
【０１８３】上記動作を全てのブロックについて同様に
行い、全ての画素において保持されたデジタルデータを
アナログ信号に変換する。The above operation is similarly performed for all the blocks, and the digital data held in all the pixels is converted into analog signals.
【０１８４】本実施例におけるＤＡＣの共有の方法で
は、１行（１水平期間）において1つのＤＡＣを選択す
るのみでよい。そのため、スイッチＳＷ.１〜ＳＷ.３及
びＳＷ.Ａの切り換えを、１水平期間のＤＡＣ処理期間
において複数回行う必要が無いため、これらの選択のた
めの動作を高速で行う必要が無い。In the method of sharing DACs in this embodiment, it is only necessary to select one DAC in one row (one horizontal period). Therefore, it is not necessary to switch the switches SW.1 to SW.3 and SW.A a plurality of times in the DAC processing period of one horizontal period, and it is not necessary to perform the operation for selecting these at high speed.
【０１８５】[実施例３]本実施例では、実施例１や実施
例２において、図１４で示したものとは異なる構造のＤ
ＡＣの例を示す。図１５に、その回路図を示す。[Embodiment 3] In the present embodiment, in Embodiments 1 and 2, a D structure having a structure different from that shown in FIG.
An example of AC is shown. FIG. 15 shows a circuit diagram thereof.
【０１８６】なお、図中、端子ｉｎ１〜ｉｎ３は、３ビ
ットのデジタル信号のそれぞれの信号に対応する入力に
対応し、端子ｏｕｔは、アナログ変換後の信号を出力す
る出力端子に対応する。In the figure, terminals in1 to in3 correspond to inputs corresponding to respective 3-bit digital signals, and terminal out corresponds to an output terminal for outputting a signal after analog conversion.
【０１８７】図１５において、ＤＡＣは、インバータ５
５１〜５５３、ＴＦＴ５５４ａ〜５５９ａ、ＴＦＴ５５
４ｂ〜５５９ｂ、ＴＦＴ５６０、容量Ｃ１〜Ｃ３、低圧
側階調電源腺５６１、高圧側階調電源線５６２、反転リ
セット信号線５６３、リセット信号線５６４、中間圧側
階調電源線５６５によって構成されている。なお、反転
リセット用信号線の信号ｒｅｓ−ｂとリセット信号ｒｅ
ｓとは、極性が逆の信号である。In FIG. 15, the DAC includes an inverter 5
51-553, TFT 554a-559a, TFT 55
4b to 559b, a TFT 560, capacitors C1 to C3, a low-voltage-side gradation power supply line 561, a high-voltage-side gradation power supply line 562, an inversion reset signal line 563, a reset signal line 564, and an intermediate-pressure-side gradation power supply line 565. . Note that the signal res-b of the inverted reset signal line and the reset signal re
s is a signal having the opposite polarity.
【０１８８】ここで、ＴＦＴ５５４ａ〜５５６ａ、ＴＦ
Ｔ５５４ｂ〜５５６ｂ、ＴＦＴ５６５は、ｎチャネル型
ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも構わない
が、同じリセット信号線、同じ反転リセット信号線に接
続されたものは、同じ極性を有する必要がある。また、
ＴＦＴ５５７ａ〜５５９ａ、及びＴＦＴ５５７ｂ〜５５
９ｂは、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴで
もどちらでも構わないが、同じ極性を有する必要があ
る。Here, the TFTs 554a to 556a, TF
The TFTs 554b to 556b and the TFT 565 may be either n-channel TFTs or p-channel TFTs, but those connected to the same reset signal line and the same inverted reset signal line need to have the same polarity. Also,
TFT 557a to 559a and TFT 557b to 55
9b may be either an n-channel TFT or a p-channel TFT, but they need to have the same polarity.
【０１８９】まず始めに、リセット用信号線５６４に入
力された信号ｒｅｓによって、ＴＦＴ５６０が導通状態
になり、容量Ｃ１〜Ｃ３の、ｏｕｔ端子に接続された側
（以下、対向電極側とよぶ）の電位は、中間圧側階調電
源線５６５の電位ＶMに固定されている。また、同時
に、ＴＦＴ５５４ａ〜５５６ａが導通状態となり、ＴＦ
Ｔ５５４ｂ〜５５６ｂが非導通状態となって、低圧側階
調電源線５６１の電位Ｖ Lが、容量Ｃ１〜Ｃ３のｏｕｔ
端子とは逆の電極に印加されている。このとき、ｉｎ１
〜ｉｎ３にデジタルの信号が入力されても、容量Ｃ１〜
Ｃ３には、信号は書き込まれない。First, the reset signal line 564 is input.
The input signal res turns on the TFT 560.
And the side of the capacitors C1 to C3 connected to the out terminal
(Hereinafter, referred to as the counter electrode side) is set to the intermediate voltage
Source line 565 potential VMIt is fixed to. Also, at the same time
At the same time, the TFTs 554a to 556a become conductive,
T554b to 556b become non-conductive, and the low-pressure side
Potential V of the power supply line 561 LIs the out of the capacitors C1 to C3.
The voltage is applied to the electrode opposite to the terminal. At this time, in1
Even if a digital signal is input to in3, the capacitance C1
No signal is written to C3.
【０１９０】この後、リセット用信号線５６４の信号ｒ
ｅｓが変化し、スイッチ４５０がオフとなって、容量Ｃ
１〜Ｃ３のｏｕｔ端子側の電位の固定が解除される。同
時に、ＴＦＴ５５４ｂ〜５５６ｂを介して、高圧側階調
電源腺５６２の電位ＶHが、ＴＦＴ５５７ａ〜５５９ａ
のソース領域もしくはドレイン領域に入力される。一
方、低圧側階調電源線５６１の電位ＶLは、ＴＦＴ５５
７ｂ〜５５９ｂのソース領域もしくはドレイン領域に入
力される。Thereafter, the signal r on the reset signal line 564 is output.
es changes, the switch 450 is turned off, and the capacitance C
The fixing of the potentials on the out terminal side of 1 to C3 is released. At the same time, the potential V H of the high-side gradation power supply gland 562 is changed via the TFTs 554b to 556b to the TFTs 557a to 559a.
Is input to the source region or the drain region. On the other hand, the potential VL of the low voltage side gray scale power supply line 561 is
7b to 559b are input to the source region or the drain region.
【０１９１】この時端子ｉｎ１〜ｉｎ３に入力された信
号に応じて、ＴＦＴ５５７ａ〜５５９ａ及び、ＴＦＴ５
５７ｂ〜５５９ｂの導通もしくは非導通状態が選択さ
れ、高圧側階調電源線５６２の電位ＶHもしくは低圧側
階調電源線５６１の電位ＶLが、容量Ｃ１〜Ｃ３の電極
に印加される。At this time, according to the signals input to the terminals in1 to in3, the TFTs 557a to 559a and the TFT5
Conductive or non-conductive state of 57b~559b is selected, the potential V L of the electric potential of the high voltage side gray scale power supply line 562 V H or the low voltage side gray scale power supply line 561 is applied to the electrodes of the capacitor C1 to C3.
【０１９２】ここで、この容量Ｃ１〜Ｃ３の値は、各ビ
ットに対応して設定されている。Here, the values of the capacitors C1 to C3 are set corresponding to each bit.
【０１９３】この容量Ｃ１〜Ｃ３に印加された電圧によ
って対抗電極側の電圧が変化し、出力の電圧が変化す
る。つまり、入力されたｉｎ１〜ｉｎ３のデジタル信号
に応じたアナログの信号がｏｕｔ端子より出力される。The voltage on the counter electrode side changes according to the voltage applied to the capacitors C1 to C3, and the output voltage changes. That is, an analog signal corresponding to the input in1 to in3 digital signals is output from the out terminal.
【０１９４】上記の構成のＤＡＣでは、基準電位を、容
量Ｃ１〜Ｃ３で分割することによって多様な階調を表現
することができる。In the DAC having the above configuration, various gradations can be expressed by dividing the reference potential by the capacitors C1 to C3.
【０１９５】この様な容量分割方式のＤＡＣは、AMLCD9
9 Digest of Technical Papers p29〜32に記載してあ
る。The DAC of such a capacity division system is an AMLCD9.
9 Digest of Technical Papers, pages 29-32.
【０１９６】なお、ここでは３ビットデジタル信号をア
ナルグ信号に変換するＤＡＣについて説明したが、異な
るビット数のデジタル信号をアナログ信号に変換するＤ
ＡＣについても、応用することができる。Although the DAC for converting a 3-bit digital signal into an analog signal has been described above, a D-signal for converting a digital signal having a different number of bits into an analog signal is described.
The same applies to AC.
【０１９７】また、本発明の表示装置のＤＡＣの構成と
しては、上記構造に限らず公知の構造のＤＡＣを自由に
用いることができる。たとえば、抵抗を用いて基準電圧
を分割する、抵抗分割方式のＤＡＣを用いることもでき
る。The configuration of the DAC of the display device of the present invention is not limited to the above-described configuration, and a DAC having a known configuration can be used freely. For example, a resistor-divided DAC that divides a reference voltage using a resistor can be used.
【０１９８】本実施例は、実施例１や実施例２と自由に
組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 and 2.
【０１９９】[実施例４]本実施例では、ＤＡＣとして、
複数の階調電圧線を選択する方式の例を、図１６を用い
て説明する。[Embodiment 4] In this embodiment, the DAC is
An example of a method of selecting a plurality of gradation voltage lines will be described with reference to FIG.
【０２００】なお、図中、端子ｉｎ１〜ｉｎ３は、３ビ
ットのデジタル信号のそれぞれの信号に対応する入力に
対応し、端子ｏｕｔは、アナログ変換後の信号を出力す
る出力端子に対応する。In the figure, terminals in1 to in3 correspond to inputs corresponding to the respective 3-bit digital signals, and terminal out corresponds to an output terminal for outputting a signal after analog conversion.
【０２０１】図１６において、ＤＡＣは、インバータ６
６１〜６６３、ＮＡＮＤ回路６６４〜６７１、スイッチ
ＴＦＴ６７２〜６７９、階調電圧線１〜８によって構成
されている。In FIG. 16, the DAC includes an inverter 6
61 to 663, NAND circuits 664 to 671, switch TFTs 672 to 679, and gradation voltage lines 1 to 8.
【０２０２】ここで、スイッチＴＦＴ６７２〜６７９
は、ｐチャネル型ＴＦＴでも、ｎチャネル型ＴＦＴでも
どちらでも構わないが、スイッチＴＦＴ６７２〜６７９
の極性は全て等しくする必要がある。Here, the switch TFTs 672 to 679
May be either a p-channel TFT or an n-channel TFT.
Must have the same polarity.
【０２０３】３ビットのデジタル映像信号を処理する場
合、８本の階調電圧線があり、それぞれにスイッチＴＦ
Ｔが接続されている。端子ｉｎ１〜端子ｉｎ３の入力
は、ＮＡＮＤ回路６６４〜６７１によって構成されるデ
コーダ６８１を介して、スイッチ６８０のスイッチＴＦ
Ｔ６７２〜６７９を選択的に駆動する。こうして、ｉｎ
１〜ｉｎ３に入力されたデジタルデータに対応する階調
電圧線が、１〜８のうちより１本選択され、その選択さ
れた階調電圧線の電位が出力される。When processing a 3-bit digital video signal, there are eight gradation voltage lines, each of which has a switch TF.
T is connected. The inputs of the terminals in1 to in3 are input to the switch TF of the switch 680 via the decoder 681 constituted by NAND circuits 664 to 671.
T672 to 679 are selectively driven. Thus, in
One of the gray scale voltage lines corresponding to the digital data input to 1 to in3 is selected from 1 to 8, and the potential of the selected gray scale voltage line is output.
【０２０４】なお、スイッチ６８０を用いる代わりに、
トランスミッションゲートを用いても良い。Note that instead of using the switch 680,
A transmission gate may be used.
【０２０５】なお、ここでは３ビットデジタル信号をア
ナルグ信号に変換するＤＡＣについて説明したが、異な
るビット数のデジタル信号をアナログ信号に変換するＤ
ＡＣについても、応用することができる。Although the DAC for converting a 3-bit digital signal into an analog signal has been described above, a D-signal for converting a digital signal having a different number of bits into an analog signal is described.
The same applies to AC.
【０２０６】また、本発明の表示装置のＤＡＣの構成と
しては、上記構造に限らず公知の構造のＤＡＣを自由に
用いることができる。Further, the configuration of the DAC of the display device of the present invention is not limited to the above-described configuration, and a DAC having a known configuration can be used freely.
【０２０７】本実施例は、実施例１や実施例２と自由に
組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 and 2.
【０２０８】[実施例５]本実施例では、実施例４におい
て図１６で示したＤＡＣとは異なる構造のものを用いた
例を示す。図１７に、その回路図を示す。[Embodiment 5] In this embodiment, an example will be described in which a DAC having a structure different from that of the DAC shown in FIG. 16 in Embodiment 4 is used. FIG. 17 shows a circuit diagram thereof.
【０２０９】図１７において、ＤＡＣは、インバータ７
７１〜７７３、ＴＦＴ７７４〜７９７、階調電圧線１〜
８によって構成されている。In FIG. 17, the DAC includes an inverter 7
71 to 773, TFTs 774 to 797, gradation voltage lines 1 to
8.
【０２１０】ここで、ＴＦＴ７７４〜７９７によってデ
コーダ兼用スイッチ７９８が構成されている。このデコ
ーダ兼用スイッチ７９８を構成するＴＦＴ７７４〜７９
７は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでも
どちらでも構わないが、極性は同じにする必要がある。Here, a decoder / switch 798 is constituted by the TFTs 774 to 797. TFTs 774 to 79 constituting the decoder / switch 798
Reference numeral 7 may be either an n-channel TFT or a p-channel TFT, but they need to have the same polarity.
【０２１１】入力端子ｉｎ１〜ｉｎ３より入力された信
号は、デコーダ兼用スイッチ７９８において、その入力
されたデジタル信号に応じて階調電圧線１〜８のいずれ
か１本を選択する。この選択された階調電圧線の電位が
アナログ信号として、ｏｕｔ端子より出力される。Signals input from the input terminals in1 to in3 select one of the gradation voltage lines 1 to 8 in the decoder / switch 798 according to the input digital signal. The potential of the selected gradation voltage line is output from the out terminal as an analog signal.
【０２１２】なお、本実施例のＤＡＣは、実施例４にお
いて図１６で示したものと同様に、階調電圧線を選択す
る方式であるが、図１６では、ＤＡＣを構成する素子の
数が多く、画素内で素子の占める面積が大きくなる。そ
のため、図１７では、スイッチを直列接続し、デコーダ
とスイッチを兼ねて素子数を減らしている。The DAC of this embodiment employs a method of selecting a gradation voltage line in the same manner as that shown in FIG. 16 in the fourth embodiment. In FIG. 16, however, the number of elements constituting the DAC is small. In many cases, the area occupied by the element in the pixel increases. For this reason, in FIG. 17, switches are connected in series, and the number of elements is reduced by also serving as a decoder and a switch.
【０２１３】なお、ここでは３ビットデジタル信号をア
ナルグ信号に変換するＤＡＣについて説明したが、異な
るビット数のデジタル信号をアナログ信号に変換するＤ
ＡＣについても、応用することができる。[0213] Although the DAC for converting a 3-bit digital signal into an analog signal has been described above, a D-signal for converting a digital signal having a different number of bits into an analog signal is described.
The same applies to AC.
【０２１４】また、本発明の表示装置のＤＡＣの構成と
しては、上記構造に限らず公知の構造のＤＡＣを自由に
用いることができる。Further, the configuration of the DAC of the display device of the present invention is not limited to the above-described configuration, and a DAC having a known configuration can be used freely.
【０２１５】本実施例は、実施例１や実施例２と自由に
組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 and 2.
【０２１６】[実施例６]本実施例においては、本発明の
液晶表示装置の画素部の記憶回路への書き込みを、点順
次で行うことにより、ソース信号線駆動回路の第２のラ
ッチ回路を省略した例について説明する。[Embodiment 6] In this embodiment, the second latch circuit of the source signal line driving circuit is written by performing dot-sequential writing to the storage circuit of the pixel portion of the liquid crystal display device of the present invention. The omitted example will be described.
【０２１７】図１９は、記憶回路を有する画素を用いた
液晶表示装置における、ソース信号線駆動回路の構成を
示したものである。この回路は、３ビットデジタル階調
信号に対応したものであり、シフトレジスタ回路５０
１、ラッチ回路５０２を有する。FIG. 19 shows a structure of a source signal line driving circuit in a liquid crystal display device using pixels having a memory circuit. This circuit corresponds to a 3-bit digital gradation signal, and the shift register circuit 50
1. A latch circuit 502 is provided.
【０２１８】図２０は、図１９に示したソース信号線駆
動回路からのソース信号線Ｓ１．１〜Ｓｘ.１、ソース
信号線Ｓ１．２〜Ｓｘ.２、ソース信号線Ｓ１．３〜Ｓ
ｘ.３への出力が入力される画素の回路図である。FIG. 20 shows source signal lines S1.1 to Sx.1, source signal lines S1.2 to Sx.2, and source signal lines S1.3 to Sx from the source signal line driving circuit shown in FIG.
FIG. 6 is a circuit diagram of a pixel to which an output to x.3 is input.
【０２１９】３ビットのデジタル信号によって階調を表
現する表示装置に対応したものであり、記憶回路（Ｍ）
６０５〜６０７、書き込み用ＴＦＴ６０８〜６１０等を
有している。記憶回路６０５〜６０７に記憶された信号
は、ＳＷ.１〜ＳＷ.３に入力される。The present invention corresponds to a display device that expresses a gray scale by a 3-bit digital signal, and has a memory circuit (M).
605 to 607, writing TFTs 608 to 610, and the like. The signals stored in the storage circuits 605 to 607 are input to SW.1 to SW.3.
【０２２０】ここで、図１９において、ある１つの列の
画素に信号を入力する３本のソース信号線Ｓ１.１、Ｓ
１.２、Ｓ１.３は、図２０において、それぞれ書き込み
用ソース信号線６０１〜６０３に対応する。Here, in FIG. 19, three source signal lines S1.1 and S1.1 for inputting a signal to a pixel in a certain column.
In FIG. 20, 1.2 and S1.3 correspond to the write source signal lines 601 to 603, respectively.
【０２２１】図２９は、本実施例にて示した回路の駆動
方法を示すタイミングチャートである。図２０および図
２９を用いて説明する。FIG. 29 is a timing chart showing a driving method of the circuit shown in this embodiment. This will be described with reference to FIGS.
【０２２２】なお、シフトレジスタ回路５０１からラッ
チ回路（ＬＡＴ１）５０２までの動作は実施形態や実施
例１と同様に行われるので、ここでは説明は省略する。Since the operations from the shift register circuit 501 to the latch circuit (LAT1) 502 are performed in the same manner as in the embodiment and the first embodiment, the description is omitted here.
【０２２３】図２９に示すように、第１段目でのラッチ
動作（デジタルデータサンプリング）が終了すると、直
ちに画素の記憶回路への書き込みを開始する。書き込み
用ゲート信号線６０４にパルスが入力され、書き込み用
ＴＦＴ６０８〜６１０が導通し、記憶回路６０５〜６０
７への書き込みが可能な状態となる。ラッチ回路５０２
に保持されたビット毎のデジタル映像信号は、３本のソ
ース信号線６０１〜６０３を経由して、同時に書き込ま
れる。As shown in FIG. 29, as soon as the latch operation (digital data sampling) at the first stage is completed, the writing of the pixel to the storage circuit is started. A pulse is input to the write gate signal line 604, the write TFTs 608 to 610 are turned on, and the storage circuits 605 to 60
7 can be written. Latch circuit 502
Are simultaneously written via three source signal lines 601 to 603.
【０２２４】第１段目でラッチ回路に保持されたデジタ
ル映像信号が、記憶回路へ書き込まれているとき、次段
では続くサンプリングパルスに従って、ラッチ回路にお
いてデジタル映像信号の保持が行われている。このよう
にして、順次記憶回路への書き込みが行われていく。When the digital video signal held in the latch circuit in the first stage is written in the storage circuit, the digital video signal is held in the latch circuit in the next stage in accordance with the subsequent sampling pulse. In this manner, writing to the storage circuit is sequentially performed.
【０２２５】こうして、１画素行分のデジタル映像信号
を出力し、１水平期間が終了する。１水平期間の帰線期
間において、ＤＡＣ処理期間が設けられている。Thus, a digital video signal for one pixel row is output, and one horizontal period ends. In a blanking period of one horizontal period, a DAC processing period is provided.
【０２２６】ここで、上記動作によって各画素の記憶回
路に保持されたデジタル信号をアナログ信号に変換する
際（ＤＡＣ処理期間）の動作については、実施例１と同
様であるので、図２９中、図４と同じ符号を用いて表
し、説明は省略する。Here, the operation at the time of converting the digital signal held in the storage circuit of each pixel into an analog signal by the above operation (DAC processing period) is the same as that of the first embodiment. The same reference numerals as those in FIG. 4 are used and the description is omitted.
【０２２７】同様の動作を、全ての水平期間について繰
り返す。The same operation is repeated for all horizontal periods.
【０２２８】こうして、１フレーム目の表示期間が完了
する。Thus, the display period of the first frame is completed.
【０２２９】図１２にて示した回路と比較すると、ラッ
チ回路の数を１／２とすることが出来、回路配置の省ス
ペース化による装置全体の小型化に貢献出来る。Compared with the circuit shown in FIG. 12, the number of latch circuits can be reduced to one half, which contributes to a reduction in the size of the entire device by saving space in the circuit arrangement.
【０２３０】本発明は、実施例１乃至実施例５と自由に
組み合わせて実施することが可能である。The present invention can be implemented by freely combining with Embodiments 1 to 5.
【０２３１】[実施例７]本実施例においては、実施例６
にて示した、第２のラッチ回路を省略した液晶表示装置
の回路構成を応用し、線順次駆動により画素内の記憶回
路への書き込みを行う方法を用いた場合の例について説
明する。[Embodiment 7] In this embodiment, Embodiment 6
An example in which the circuit configuration of the liquid crystal display device in which the second latch circuit is omitted and the method of writing to the storage circuit in the pixel by line-sequential driving is used will be described.
【０２３２】図２２は、本実施例にて示す液晶表示装置
のソース信号線駆動回路の回路構成例を示している。こ
の回路は、３ビットデジタル階調信号に対応したもので
あり、シフトレジスタ回路１７０１、ラッチ回路１７０
２、スイッチ回路１７０３を有する。このソース信号線
駆動回路からの信号はソース信号線Ｓ１.１〜Ｓ１.ｘ、
ソース信号線Ｓ２.１〜Ｓ２.ｘ、ソース信号線Ｓ３.１
〜Ｓ３.ｘに入力されるFIG. 22 shows a circuit configuration example of a source signal line driving circuit of the liquid crystal display device shown in this embodiment. This circuit corresponds to a 3-bit digital gradation signal, and includes a shift register circuit 1701, a latch circuit 170
2. It has a switch circuit 1703. The signals from this source signal line drive circuit are source signal lines S1.1 to S1.x,
Source signal lines S2.1 to S2.x, source signal line S3.1
Input to ~ S3.x
【０２３３】画素の回路構成に関しては、実施例６のも
のと同様で良いので、図２０を参照する。ここで、図２
２において、ある１つの列の画素に信号を入力する３本
のソース信号線Ｓ１.１、Ｓ１.２、Ｓ１.３は、図２０
における、書き込み用ソース信号線６０１〜６０３にそ
れぞれ対応する。Since the circuit configuration of the pixel may be the same as that of the sixth embodiment, reference is made to FIG. Here, FIG.
In FIG. 20, three source signal lines S1.1, S1.2, and S1.3 for inputting a signal to a pixel in a certain column are connected to each other in FIG.
Correspond to the write source signal lines 601 to 603, respectively.
【０２３４】本実施例にて示した回路の駆動に関するタ
イミングチャートを、図２１に示し、これを用いて説明
する。A timing chart relating to driving of the circuit shown in this embodiment is shown in FIG. 21 and will be described with reference to FIG.
【０２３５】シフトレジスタ回路１７０１からサンプリ
ングパルスが出力され、ラッチ回路１７０２で、サンプ
リングパルスに従ってデジタル映像信号を保持するまで
の動作は、実施例６と同様である。本実施例では、ラッ
チ回路１７０２と画素１７０４内の記憶回路との間に、
スイッチ回路１７０３を有しているため、ラッチ回路で
のデジタル映像信号の保持が完了しても、直ちに各画素
の記憶回路への書き込みが開始されない。デジタルデー
タサンプリング期間が終了するまでの間は、スイッチ回
路１７０３は閉じたままであり、その間、ラッチ回路で
はデジタル映像信号が保持され続ける。The operation from when the sampling pulse is output from the shift register circuit 1701 until the latch circuit 1702 holds the digital video signal in accordance with the sampling pulse is the same as in the sixth embodiment. In this embodiment, between the latch circuit 1702 and the storage circuit in the pixel 1704,
Since the switch circuit 1703 is provided, even when the holding of the digital video signal in the latch circuit is completed, writing to the storage circuit of each pixel is not immediately started. Until the digital data sampling period ends, the switch circuit 1703 remains closed, and during that time, the latch circuit keeps holding the digital video signal.
【０２３６】１水平期間分のデジタル映像信号の保持が
完了すると、その後の帰線期間中にラッチパルスが入力
されてスイッチ回路１７０３が一斉に開き、ラッチ回路
１７０２で保持されていたデジタル映像信号は一斉に、
ソース信号線Ｓ１.１〜Ｓ１.ｘ、ソース信号線Ｓ２.１
〜Ｓ２.ｘ、ソース信号線Ｓ３.１〜Ｓ３.ｘに出力さ
れ、各画素の記憶回路に書き込まれる。When the holding of the digital video signal for one horizontal period is completed, a latch pulse is input during the subsequent retrace period, and the switch circuits 1703 are simultaneously opened, and the digital video signal held by the latch circuit 1702 is All at once
Source signal lines S1.1 to S1.x, source signal lines S2.1
To S2.x and the source signal lines S3.1 to S3.x, and are written to the storage circuit of each pixel.
【０２３７】本実施例のソース信号線駆動回路の構成で
は、各３ビット分のデジタル映像信号を１画素行分、同
時に入力する。こうして、画素の記憶回路に書き込みを
行う。In the configuration of the source signal line driving circuit of the present embodiment, digital video signals of 3 bits each are input simultaneously for one pixel row. Thus, writing is performed on the storage circuit of the pixel.
【０２３８】このときの書き込み動作に関わる画素内の
動作については、実施例６と同様であるのでここでは説
明は省略する。The operation in the pixel relating to the writing operation at this time is the same as that of the sixth embodiment, and the description is omitted here.
【０２３９】また、各画素の記憶回路に保持されたデジ
タル信号をアナログ信号に変換する際（ＤＡＣ処理期
間）の動作については、実施例１と同様であるので、図
２１中、図４と同じ符号を用いて表し、説明は省略す
る。Since the operation of converting the digital signal held in the storage circuit of each pixel into an analog signal (DAC processing period) is the same as that of the first embodiment, it is the same as FIG. It is represented by using reference numerals, and description thereof is omitted.
【０２４０】以上の方法によって、ラッチ回路を省略し
たソース信号線駆動回路においても、線順次の書き込み
駆動を容易に行うことが出来る。By the above method, line-sequential write driving can be easily performed even in the source signal line driving circuit in which the latch circuit is omitted.
【０２４１】本実施例は、実施例１乃至実施例５と自由
に組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 5.
【０２４２】[実施例８]本実施例では、図２３に示す様
に、ソース信号線駆動回路のラッチ回路を１ビット分の
み有する。図１２等で示したソース信号線駆動回路に対
して、ソース信号線駆動回路を３倍の速度で動作させ、
１ライン期間中に、第１ビットデータ、第２ビットデー
タ、第３ビットデータの順にデータをソース信号線駆動
回路に入力し、図１２で示したソース信号線駆動回路と
同様の効果を得る手法について説明する。[Embodiment 8] In this embodiment, as shown in FIG. 23, only one bit of a latch circuit of a source signal line drive circuit is provided. The source signal line driving circuit is operated at three times the speed of the source signal line driving circuit shown in FIG.
A method of inputting data to the source signal line driving circuit in the order of the first bit data, the second bit data, and the third bit data during one line period to obtain the same effect as the source signal line driving circuit shown in FIG. Will be described.
【０２４３】また、動作方法については、実施例１と同
様に、図４のタイミングチャートを用いて説明する。The operation method will be described with reference to the timing chart of FIG. 4, as in the first embodiment.
【０２４４】なお、実施例１では、１水平期間におい
て、１回のみ、デジタルデータサンプリングと行ってい
た。その後、ビット選択信号によって、各ビットの信号
を順に出力していた。しかし、本実施例では、デジタル
データサンプリングの動作は、１水平期間において、３
回繰り返す必要がある。In the first embodiment, digital data sampling is performed only once in one horizontal period. After that, the signal of each bit is output in order by the bit selection signal. However, in the present embodiment, the operation of digital data sampling is three times in one horizontal period.
Need to be repeated times.
【０２４５】図２３において、ソース信号線駆動回路
は、シフトレジスタ（図中、ＳＲと表記）１２０１、第
１のラッチ回路（図中、ＬＡＴ１と表記）１２０２、第
２のラッチ回路（図中、ＬＡＴ２と表記）１２０３によ
って構成される。In FIG. 23, a source signal line driving circuit includes a shift register (denoted by SR in the drawing) 1201, a first latch circuit (denoted by LAT1 in the drawing) 1202, and a second latch circuit (denoted by LAT1 in the drawing). LAT2) 1203.
【０２４６】シフトレジスタに入力されるクロックパル
ス及び反転クロックパルスの信号によって、第１のラッ
チ回路（ＬＡＴ１）１２０２は、デジタルデータをサン
プリングする。ここで、デジタルデータの１ビット目の
信号を、第１のラッチ回路（ＬＡＴ１）１２０２が保持
する。その後、ラッチパルスが入力されて、デジタルデ
ータの１ビット目の信号は、第２のラッチ（ＬＡＴ２）
１２０３に転送される。こうして、ソース信号線Ｓ１〜
Ｓｘに出力される。こうして１ビット目の信号が各画素
の記憶回路に記憶される（図中、１ビット目書き込み期
間と表記）。The first latch circuit (LAT1) 1202 samples digital data according to the clock pulse and inverted clock pulse signals input to the shift register. Here, the first latch circuit (LAT1) 1202 holds the first bit signal of the digital data. Thereafter, a latch pulse is input, and the signal of the first bit of the digital data is supplied to the second latch (LAT2).
Transferred to 1203. Thus, the source signal lines S1 to S1
Output to Sx. Thus, the signal of the first bit is stored in the storage circuit of each pixel (in the drawing, referred to as a first bit writing period).
【０２４７】一方第１のラッチ回路（ＬＡＴ１）１２０
２では、１ビット目の信号が第２のラッチ回路の転送さ
れた後、次に２ビット目の信号のサンプリングが始ま
る。同様に２ビット目の信号が、ラッチパルスによって
第２のラッチ回路に転送され、ソース信号線Ｓ１〜Ｓｘ
に出力される。こうして２ビット目の信号が各画素の記
憶回路に記憶される（図中、２ビット目書き込み期間と
表記）。On the other hand, first latch circuit (LAT1) 120
In 2, after the first bit signal is transferred to the second latch circuit, sampling of the second bit signal starts next. Similarly, the signal of the second bit is transferred to the second latch circuit by the latch pulse, and the source signal lines S1 to Sx
Is output to Thus, the signal of the second bit is stored in the storage circuit of each pixel (referred to as a second bit writing period in the drawing).
【０２４８】一方第１のラッチ回路（ＬＡＴ１）１２０
２では、２ビット目の信号が第２のラッチ回路に転送さ
れた後、今度は３ビット目の信号のサンプリングが始ま
る。３ビット目の信号のサンプリングが終了し、第２の
ラッチ回路に信号が転送され、ソース信号線Ｓ１〜Ｓｘ
に出力される。こうして３ビット目の信号が各画素の記
憶回路に記憶される（図中、３ビット目書き込み期間と
表記）。On the other hand, first latch circuit (LAT1) 120
In 2, the sampling of the third bit signal starts after the second bit signal is transferred to the second latch circuit. The sampling of the third bit signal is completed, the signal is transferred to the second latch circuit, and the source signal lines S1 to Sx
Is output to Thus, the signal of the third bit is stored in the storage circuit of each pixel (referred to as a third bit writing period in the drawing).
【０２４９】こうして、１水平期間が終了する。Thus, one horizontal period ends.
【０２５０】一方第１のラッチ回路（ＬＡＴ１）１２０
２では、３ビット目の信号が第２のラッチ回路に転送さ
れた後、次の水平期間の１ビット目の信号のサンプリン
グが始まる。On the other hand, first latch circuit (LAT1) 120
In 2, after the third bit signal is transferred to the second latch circuit, sampling of the first bit signal in the next horizontal period starts.
【０２５１】ここで、３ビット目のサンプリングが終了
した後、次の１ビット目のサンプリングが始まるまでの
シフトレジスタの帰線期間に設けられたＤＡＣ処理期間
において、画素の記憶回路に記憶されたデジタル信号
は、アナログ信号に変換される。このＤＡＣ処理期間の
動作については、実施例１と同様であるのでここでは説
明は省略する。Here, after the sampling of the third bit is completed, the data stored in the storage circuit of the pixel is provided in the DAC processing period provided during the flyback period of the shift register until the next sampling of the first bit is started. Digital signals are converted to analog signals. The operation during the DAC processing period is the same as that in the first embodiment, and thus the description is omitted here.
【０２５２】この方式では、ソース信号線駆動回路に入
力するデジタルデータを、予めビット順に並べた信号に
変換するＰ／Ｓ（パラレル・シリアル）変換回路等を外
部に設ける必要があるが、ソース信号線駆動回路自体は
小さくすることができる。In this method, it is necessary to provide a P / S (parallel / serial) conversion circuit for converting digital data input to the source signal line driving circuit into a signal arranged in bit order in advance. The line drive circuit itself can be made smaller.
【０２５３】本実施例は、実施例１や実施例２と自由に
組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 and 2.
【０２５４】[実施例９]本実施例では、本発明の液晶表
示装置において、ゲート信号線（書き込み用ゲート信号
線）１本単位での信号の書き換えを行う場合について説
明する。[Embodiment 9] In this embodiment, a case where a signal is rewritten for each gate signal line (write gate signal line) in the liquid crystal display device of the present invention will be described.
【０２５５】この場合は、ゲート信号線駆動回路として
アドレスデコーダを使うのが望ましい。ゲート信号線駆
動回路としてアドレスデコーダを使用した例を図１８に
示す。In this case, it is desirable to use an address decoder as the gate signal line driving circuit. FIG. 18 shows an example in which an address decoder is used as a gate signal line driver circuit.
【０２５６】ここでは、図２０に示したような、１画素
あたり１本の書き込み用ゲート信号線を有する画素に、
信号を出力するゲート信号線駆動回路について説明す
る。なお、これに限定されない。図１等に示したよう
な、１画素あたり複数の書き込みようゲート信号線を有
する画素に、信号を出力するゲート信号線駆動回路に
も、応用することができる。Here, as shown in FIG. 20, a pixel having one write gate signal line per pixel is
A gate signal line driver circuit for outputting a signal will be described. In addition, it is not limited to this. The present invention can also be applied to a gate signal line driver circuit that outputs a signal to a pixel having a plurality of gate signal lines for writing one pixel as shown in FIG.
【０２５７】図１８において、ゲート信号線駆動回路１
８０４は、アドレス線１８００、ＮＡＮＤ回路１８０１
−１〜１８０１−ｙ、レベルシフタ（図中、ＬＳと表
記）１８０２、バッファ（図中、Ｂｕｆ．と表記）１８
０３によって構成され、ゲート信号線Ｇ１〜Ｇｙに信号
を出力している。In FIG. 18, gate signal line driving circuit 1
804 is an address line 1800, a NAND circuit 1801
-1 to 1801-y, a level shifter (denoted by LS in the drawing) 1802, a buffer (denoted by Buf. In the drawing) 18
And outputs signals to the gate signal lines G1 to Gy.
【０２５８】なお、アドレスデコーダとしては、特開平
８−１０１６０９に開示された回路等を用いればよい。As the address decoder, a circuit or the like disclosed in JP-A-8-101609 may be used.
【０２５９】また、ソース信号線駆動回路にアドレスデ
コーダ等を用いて、ソース信号線１本単位で部分書き換
えを行うことも可能である。It is also possible to perform partial rewriting for each source signal line using an address decoder or the like for the source signal line driving circuit.
【０２６０】本実施例は、実施例１乃至実施例８と自由
に組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 8.
【０２６１】[実施例１０]本実施例では、本発明の液晶
表示装置の画素部とその周辺に設けられる駆動回路部
（ソース信号線側駆動回路、ゲート信号線側駆動回路、
ＤＡＣコントローラ）のＴＦＴを同時に作製する方法に
ついて説明する。但し、説明を簡単にするために、駆動
回路部に関しては基本単位であるＣＭＯＳ回路を図示す
ることとする。[Embodiment 10] In this embodiment, a pixel portion of a liquid crystal display device of the present invention and a driving circuit portion provided therearound (a source signal line side driving circuit, a gate signal line side driving circuit,
A method for simultaneously manufacturing TFTs of a DAC controller will be described. However, for the sake of simplicity, a CMOS circuit, which is a basic unit for the drive circuit unit, is illustrated.
【０２６２】また、画素部に関しては、書き込み用ＴＦ
Ｔと、ソース信号線と、保持容量（容量素子）のみを示
す。In the pixel portion, the write TF
Only T, a source signal line, and a storage capacitor (capacitive element) are shown.
【０２６３】まず、図２４（Ａ）に示すように、コーニ
ング社の＃７０５９ガラスや＃１７３７ガラスなどに代
表されるバリウムホウケイ酸ガラス、またはアルミノホ
ウケイ酸ガラスなどのガラスから成る基板５００１上に
酸化シリコン膜、窒化シリコン膜または酸化窒化シリコ
ン膜などの絶縁膜から成る下地膜５００２を形成する。First, as shown in FIG. 24A, oxidation is performed on a substrate 5001 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass. A base film 5002 made of an insulating film such as a silicon film, a silicon nitride film, or a silicon oxynitride film is formed.
【０２６４】例えば、プラズマＣＶＤ法でＳｉＨ4、Ｎ
Ｈ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２
ａを１０〜２００[nm]（好ましくは５０〜１００[nm]）
形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化
水素化シリコン膜５００２ｂを５０〜２００[nm]（好ま
しくは１００〜１５０[nm]）の厚さに積層形成する。本
実施例では下地膜５００２を２層構造として示したが、
前記絶縁膜の単層膜または２層以上積層させた構造とし
て形成しても良い。For example, SiH 4 , N
Silicon oxynitride film 5002 formed from H 3 and N 2 O
a is 10 to 200 [nm] (preferably 50 to 100 [nm])
Formed, similarly SiH 4, N 2 O hydrogenated silicon oxynitride film 5002b made from 50 to 200 [nm] (preferably 100 to 150 [nm]) is laminated to a thickness of. In this embodiment, the base film 5002 is shown as a two-layer structure.
The insulating film may be formed as a single layer film or a structure in which two or more layers are stacked.
【０２６５】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。Each of the island-shaped semiconductor layers 5003 to 5006 is formed of a crystalline semiconductor film formed by using a semiconductor film having an amorphous structure by a laser crystallization method or a known thermal crystallization method.
The thickness of the island-shaped semiconductor layers 5003 to 5006 is 25 to 8
It is formed with a thickness of 0 [nm] (preferably 30 to 60 [nm]). The material of the crystalline semiconductor film is not limited, but is preferably formed of silicon or a silicon germanium (SiGe) alloy.
【０２６６】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３００[Hz]とし、レーザー
エネルギー密度を１００〜４００[mJ/cm2](代表的には
２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザ
ーを用いる場合にはその第２高調波を用いパルス発振周
波数１〜１０[kHz]とし、レーザーエネルギー密度を３
００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/c
m2])とすると良い。そして幅１００〜１０００[μm]、
例えば４００[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率（オーバーラップ率）を５０〜９０[％]として行
う。In order to form a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, a YAG laser, or a YVO 4 laser is used.
In the case of using these lasers, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly condensed by an optical system and irradiated on a semiconductor film. The crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is set to 300 [Hz], and the laser energy density is set to 100 to 400 [mJ / cm 2 ] (typically, 200 to 300 [mJ / cm 2 ]). When a YAG laser is used, the second harmonic is used to set the pulse oscillation frequency to 1 to 10 [kHz] and the laser energy density to 3
00 to 600 [mJ / cm 2 ] (typically 350 to 500 [mJ / c]
m 2 ]). And a width of 100 to 1000 [μm],
For example, laser light condensed linearly at 400 [μm] is irradiated over the entire surface of the substrate, and the superposition rate (overlap rate) of the linear laser light at this time is set to 50 to 90 [%].
【０２６７】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ2とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）、電
力密度０．５〜０．８[W/cm2]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。Next, island-like semiconductor layers 5003 to 5006
Is formed to cover the gate insulating film 5007. The gate insulating film 5007 is formed by a plasma CVD method or a sputtering method.
It is formed of an insulating film containing silicon with a thickness of 40 to 150 [nm]. In this embodiment, a silicon oxynitride film is formed with a thickness of 120 [nm]. Needless to say, the gate insulating film is not limited to such a silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure. For example, when a silicon oxide film is used, TEOS (Tetraethyl Orthosilicat
e) and O 2 were mixed, the reaction pressure was 40 [Pa], and the substrate temperature was 30.
It can be formed by discharging at a high frequency (13.56 [MHz]) and a power density of 0.5 to 0.8 [W / cm 2 ] at 0 to 400 [° C.]. The silicon oxide film thus manufactured can obtain favorable characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 [° C.].
【０２６８】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。[0268] Then, a first conductive film 5008 and a second conductive film 5009 for forming a gate electrode are formed over the gate insulating film 5007. In this embodiment, the first conductive film 5008 is formed of Ta to a thickness of 50 to 100 [nm],
A second conductive film 5009 is formed with W to a thickness of 100 to 300 [nm].
【０２６９】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。The Ta film is formed by a sputtering method by sputtering a Ta target with Ar. in this case,
When an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relaxed and the film can be prevented from peeling. Also, α
The phase Ta film has a resistivity of about 20 [μΩcm] and can be used as a gate electrode, but the β phase Ta film has a resistivity of about 180 [μΩcm] and is not suitable for a gate electrode. . In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to the Ta α-phase is formed on a Ta base with a thickness of about 10 to 50 [nm]. Can be easily obtained.
【０２７０】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。When a W film is formed, it is formed by a sputtering method using W as a target. Alternatively, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, it is necessary to lower the resistance in order to use it as a gate electrode.
[μΩcm] or less is desirable. The resistivity of the W film can be reduced by enlarging the crystal grains. However, when there are many impurity elements such as oxygen in W, crystallization is inhibited and the resistance is increased. From this, in the case of using the sputtering method, a W target having a purity of 99.9999 [%] is used, and a W film is formed by giving sufficient consideration so as not to mix impurities from the gas phase during film formation. Resistivity 9-20
[μΩcm] can be realized.
【０２７１】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
組み合わせの一例で望ましいものとしては、第１の導電
膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５００９をＷとする組み合わせ、第１の導電膜５
００８を窒化タンタル（ＴａＮ）で形成し、第２の導電
膜５００９をＡｌとする組み合わせ、第１の導電膜５０
０８を窒化タンタル（ＴａＮ）で形成し、第２の導電膜
５００９をＣｕとする組み合わせ等が挙げられる。In this embodiment, the first conductive film 500
8 was Ta, and the second conductive film 5009 was W. However, there is no particular limitation, and any of Ta, W, Ti, Mo, Al, and Cu was used.
Alternatively, it may be formed of an element selected from the above, or an alloy material or a compound material containing the element as a main component. Also,
A semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used. As a desirable example of a combination other than this embodiment, a combination in which the first conductive film 5008 is formed of tantalum nitride (TaN) and the second conductive film 5009 is W,
008 is formed of tantalum nitride (TaN), and the second conductive film 5009 is made of Al.
08 is made of tantalum nitride (TaN), and the second conductive film 5009 is made of Cu.
【０２７２】次に、レジストによるマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。Next, a mask 5010 made of a resist is formed, and a first etching process for forming electrodes and wirings is performed. In this embodiment, ICP (Inductively Coupled)
d Plasma: Inductively coupled plasma) etching method,
CF 4 and Cl 2 are mixed as an etching gas, and RF (13.56 [MH]) of 500 [W] is applied to the coil type electrode at a pressure of 1 [Pa].
z]) Power is supplied to generate plasma. 100 [W] RF (13.56 [MH] also on the substrate side (sample stage)
z]) Apply power and apply a substantially negative self-bias voltage. When CF 4 and Cl 2 are mixed, the W film and Ta
The film is etched to the same extent.
【０２７３】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図２４（Ｂ））Under the above etching conditions, by making the shape of the resist mask appropriate, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. Become. The angle of the tapered portion is 15 to 45 °. In order to perform etching without leaving a residue on the gate insulating film, the etching time may be increased by about 10 to 20%. Since the selectivity of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the exposed surface of the silicon oxynitride film is etched by about 20 to 50 [nm] by over-etching. become. Thus, by the first etching process, the first conductive layer and the second conductive layer
Conductive layers 5011 to 5016 (first conductive layer 50
11a to 5016a and second conductive layers 5011b to 501
6b) is formed. At this time, in the gate insulating film 5007, a region which is not covered with the first shape conductive layers 5011 to 5016 is etched to a thickness of about 20 to 50 [nm] to form a thinned region. (FIG. 24 (B))
【０２７４】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を１×１０13〜５×１０
14[atoms/cm2]とし、加速電圧を６０〜１００[keV]とし
て行う。ｎ型を付与する不純物元素として１５族に属す
る元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用
いるが、ここではリン（Ｐ）を用いる。この場合、導電
層５０１１〜５０１６がｎ型を付与する不純物元素に対
するマスクとなり、自己整合的に第１の不純物領域５０
１７〜５０２０が形成される。第１の不純物領域５０１
７〜５０２０には１×１０20〜１×１０21[atoms/cm3]
の濃度範囲でｎ型を付与する不純物元素を添加する。
（図２４（Ｂ））Then, a first doping process is performed to add an impurity element imparting n-type. The doping may be performed by an ion doping method or an ion implantation method. The condition of the ion doping method is a dose of 1 × 10 13 ~5 × 10
14 [atoms / cm 2 ] and an acceleration voltage of 60 to 100 [keV]. An element belonging to Group 15 of the periodic table, typically phosphorus (P) or arsenic (As) is used as the n-type impurity element. Here, phosphorus (P) is used. In this case, the conductive layers 5011 to 5016 serve as a mask for the impurity element imparting n-type, and the first impurity region 50 is self-aligned.
17 to 5020 are formed. First impurity region 501
For 7 to 5020, 1 × 10 20 to 1 × 10 21 [atoms / cm 3 ]
Is added within the concentration range of n.
(FIG. 24 (B))
【０２７５】次に、図２４（Ｃ）に示すように、レジス
トマスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２１〜５０２６
（第１の導電層５０２１ａ〜５０２６ａと第２の導電層
５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２１〜５０２６で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。Next, as shown in FIG. 24C, a second etching process is performed without removing the resist mask. Using CF 4 , Cl 2 and O 2 as an etching gas,
The film is selectively etched. At this time, the second shape conductive layers 5021 to 5026 are formed by the second etching process.
(First conductive layers 5021a to 5026a and second conductive layers 5021b to 5026b) are formed. At this time, in the gate insulating film 5007, the second shape conductive layer 50 is formed.
The area not covered by 21 to 5026 is further 20 to 50 [n
m] to form a thinned region.
【０２７６】Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ6が極端に高く、その他のＷＣ
ｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ2を添加す
るとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ2を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。The etching reaction of the W film or the Ta film with the mixed gas of CF 4 and Cl 2 can be estimated from the generated radicals or ionic species and the vapor pressure of the reaction product.
Comparing the vapor pressures of fluorides and chlorides of W and Ta, W
WF 6 is extremely high and other WC
l 5 , TaF 5 and TaCl 5 are comparable. Therefore, C
With the mixed gas of F 4 and Cl 2 , both the W film and the Ta film are etched. However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to form CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure increases. On the other hand, in Ta, the increase in the etching rate is relatively small even if F increases. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 .
Since the oxide of Ta does not react with fluorine or chlorine,
The etching rate of the a film decreases. Therefore, the W film and Ta
It is possible to make a difference in the etching rate with the film, and it is possible to make the etching rate of the W film larger than that of the Ta film.
【０２７７】そして、図２５（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてｎ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm
2]のドーズ量で行い、図２４（Ｂ）で島状半導体層に形
成された第１の不純物領域の内側に新たな不純物領域を
形成する。ドーピングは、第２の形状の導電層５０２１
〜５０２６を不純物元素に対するマスクとして用い、第
１の導電層５０２１ａ〜５０２６ａの下側の領域の半導
体層にも不純物元素が添加されるようにドーピングす
る。こうして、第２の不純物領域５０２７〜５０３１が
形成される。この第２の不純物領域５０２７〜５０３１
に添加されたリン（Ｐ）の濃度は、第１の導電層５０２
１ａ〜５０２６ａのテーパー部の膜厚に従って緩やかな
濃度勾配を有している。なお、第１の導電層５０２１ａ
〜５０２６ａのテーパー部と重なる半導体層において、
第１の導電層５０２１ａ〜５０２６ａのテーパー部の端
部から内側に向かって若干、不純物濃度が低くなってい
るものの、ほぼ同程度の濃度である。Then, a second doping process is performed as shown in FIG. In this case, the dose is lower than that of the first doping process, and n is set as a condition of a high acceleration voltage.
Doping with an impurity element for giving a mold. For example, the acceleration voltage of 70~120 [keV], 1 × 10 13 [atoms / cm
2 ], a new impurity region is formed inside the first impurity region formed in the island-shaped semiconductor layer in FIG. The doping is performed in the second shape conductive layer 5021.
To 5026 are used as masks for the impurity elements, and the semiconductor layers in regions below the first conductive layers 5021a to 5026a are also doped so that the impurity elements are added. Thus, second impurity regions 5027 to 5031 are formed. The second impurity regions 5027 to 5031
The concentration of phosphorus (P) added to the first conductive layer 502
It has a gradual concentration gradient according to the thickness of the tapered portion of 1a to 5026a. Note that the first conductive layer 5021a
In the semiconductor layer overlapping the tapered portion of 5026a to 5026a,
Although the impurity concentration slightly decreases from the end of the tapered portion of the first conductive layers 5021a to 5026a toward the inside, the impurity concentration is substantially the same.
【０２７８】続いて、図２５（Ｂ）に示すように第３の
エッチング処理を行う。エッチングガスにＣＨＦ3を用
い、反応性イオンエッチング法（ＲＩＥ法）を用いて行
う。第３のエッチング処理により、第１の導電層５０２
１ａ〜５０２６ａのテーパー部を部分的にエッチングし
て、第１の導電層が半導体層と重なる領域が縮小され
る。第３のエッチング処理によって、第３の形状の導電
層５０３２〜５０３７（第１の導電層５０３２ａ〜５０
３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成
する。このとき、ゲート絶縁膜５００７においては、第
３の形状の導電層５０３２〜５０３７で覆われない領域
はさらに２０〜５０[nm]程度エッチングされ薄くなった
領域が形成される。Subsequently, a third etching process is performed as shown in FIG. This is performed using a reactive ion etching method (RIE method) using CHF 3 as an etching gas. By the third etching treatment, the first conductive layer 502
By partially etching the tapered portions 1a to 5026a, a region where the first conductive layer overlaps with the semiconductor layer is reduced. By the third etching process, the third shape conductive layers 5032 to 5037 (first conductive layers 5032a to 5032) are formed.
37a and second conductive layers 5032b to 5037b). At this time, in the gate insulating film 5007, a region which is not covered with the third shape conductive layers 5032 to 5037 is further etched by about 20 to 50 [nm] to form a thinned region.
【０２７９】第３のエッチング処理によって、第２の不
純物領域５０２７〜５０３１においては、第１の導電層
５０３２ａ〜５０３７ａと重なる第２の不純物領域５０
２７ａ〜５０３１ａと、第１の不純物領域と第２の不純
物領域との間の第３の不純物領域５０２７ｂ〜５０３１
ｂとが形成される。[0279] By the third etching treatment, second impurity regions 5027a to 5031a overlap second impurity regions 5032a to 5037a in second impurity regions 5027 to 5031a.
27a to 5031a and third impurity regions 5027b to 5031 between the first impurity region and the second impurity region.
b is formed.
【０２８０】そして、図２５（Ｃ）に示すように、Ｐチ
ャネル型ＴＦＴを形成する島状半導体層５００４に、第
1の導電型とは逆の導電型の第４の不純物領域５０３９
〜５０４４を形成する。第３の形状の導電層５０３３ｂ
を不純物元素に対するマスクとして用い、自己整合的に
不純物領域を形成する。このとき、ｎチャネル型ＴＦＴ
を形成する島状半導体層５００３、５００５、容量素子
を形成する保持容量部５００６および配線を形成する配
線部５０３４はレジストマスク５０３８で全面を被覆し
ておく。不純物領域５０３９〜５０４４にはそれぞれ異
なる濃度でリンが添加されているが、ジボラン（Ｂ
2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの
領域においても不純物濃度が２×１０20〜２×１０21[a
toms/cm3]となるようにする。Then, as shown in FIG. 25C, the island-shaped semiconductor layer 5004 forming the P-channel type TFT has
Fourth impurity region 5039 of a conductivity type opposite to the conductivity type of 1
To 5044 are formed. Third shape conductive layer 5033b
Is used as a mask for an impurity element to form an impurity region in a self-aligned manner. At this time, the n-channel TFT
The entire surface of the island-shaped semiconductor layers 5003 and 5005 forming the capacitor, the storage capacitor portion 5006 forming the capacitor, and the wiring portion 5034 forming the wiring are covered with a resist mask 5038. Phosphorus is added to the impurity regions 5039 to 5044 at different concentrations, respectively.
2 H 6 ) and an impurity concentration of 2 × 10 20 to 2 × 10 21 [a
toms / cm 3 ].
【０２８１】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３２、５０３３、５０３５、５０３
６がゲート電極として機能する。また、５０３４は島状
のソース信号線として機能する。５０３７は容量配線と
して機能する。Through the above steps, impurity regions are formed in the respective island-like semiconductor layers. Third overlapping with the island-shaped semiconductor layer
Shape conductive layers 5032, 5033, 5035, 503
6 functions as a gate electrode. 5034 functions as an island-shaped source signal line. 5037 functions as a capacitance wiring.
【０２８２】レジストマスク５０３８を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。熱
アニール法では酸素濃度が１[ppm]以下、好ましくは
０．１[ppm]以下の窒素雰囲気中で４００〜７００
[℃]、代表的には５００〜６００[℃]で行うものであ
り、本実施例では５００[℃]で４時間の熱処理を行う。
ただし、第３の形状の導電層５０３７〜５０４２に用い
た配線材料が熱に弱い場合には、配線等を保護するため
層間絶縁膜（シリコンを主成分とする）を形成した後で
活性化を行うことが好ましい。After removing the resist mask 5038, a step of activating the impurity element added to each island-shaped semiconductor layer is performed for the purpose of controlling the conductivity type. This step is performed by a thermal annealing method using a furnace annealing furnace.
In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 400 to 700 in a nitrogen atmosphere of 1 [ppm] or less, preferably 0.1 [ppm] or less.
In this embodiment, the heat treatment is performed at 500 ° C. for 4 hours.
However, in the case where the wiring material used for the third shape conductive layers 5037 to 5042 is weak to heat, activation is performed after forming an interlayer insulating film (mainly containing silicon) to protect the wiring and the like. It is preferred to do so.
【０２８３】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。Further, a heat treatment is performed at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% of hydrogen to hydrogenate the island-like semiconductor layer. In this step, dangling bonds in the semiconductor layer are terminated by thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
【０２８４】次いで図２６（Ａ）に示すように、第１の
層間絶縁膜５０４５を酸化窒化シリコン膜によって１０
０〜２００[nm]の厚さで形成する。その上に有機絶縁物
材料から成る第２の層間絶縁膜５０４６を形成する。次
いで、コンタクトホールを形成するためのエッチング工
程を行う。[0284] Next, as shown in FIG. 26A, the first interlayer insulating film 5045 is formed with a silicon oxynitride film.
It is formed with a thickness of 0 to 200 [nm]. A second interlayer insulating film 5046 made of an organic insulating material is formed thereon. Next, an etching step for forming a contact hole is performed.
【０２８５】そして、駆動回路部において島状半導体層
のソース領域とコンタクトを形成するソース配線５０４
７、５０４８、ドレイン領域とコンタクトを形成するド
レイン配線５０４９を形成する。また、画素部において
は、接続電極５０５０、画素電極５０５１、５０５２を
形成する（図２６（Ａ））。この接続電極５０５０によ
り、ソース信号線５０３４は、書き込み用ＴＦＴと電気
的な接続が形成される。A source wiring 504 for forming a contact with the source region of the island-shaped semiconductor layer in the driver circuit portion
7, 5048, a drain wiring 5049 for forming a contact with the drain region is formed. In the pixel portion, a connection electrode 5050 and pixel electrodes 5051 and 5052 are formed (FIG. 26A). With the connection electrode 5050, the source signal line 5034 is electrically connected to the writing TFT.
【０２８６】なお、本実施例では、書き込み用ＴＦＴ
は、ダブルゲート構造で示したが、シングルゲート構造
やトリプルゲート構造でも構わないし、マルチゲート構
造でも構わない。In this embodiment, the writing TFT is used.
Has a double gate structure, but may have a single gate structure, a triple gate structure, or a multi-gate structure.
【０２８７】以上のようにして、ｎチャネル型ＴＦＴ、
ｐチャネル型ＴＦＴを有する駆動回路部と、書き込み用
ＴＦＴ、保持容量（容量素子）を有する画素部とを同一
基板上に形成することができる。本明細書中ではこのよ
うな基板をアクティブマトリクス基板と呼ぶ。As described above, the n-channel TFT,
A driver circuit portion having a p-channel TFT and a pixel portion having a writing TFT and a storage capacitor (capacitance element) can be formed over one substrate. In this specification, such a substrate is called an active matrix substrate.
【０２８８】ブラックマスクを用いることなく、画素電
極間の隙間を遮光することができるように、画素電極の
端部をソース信号線や書き込み用ゲート信号線と重なる
ように配置してもよい。The end of the pixel electrode may be arranged so as to overlap with the source signal line or the writing gate signal line so that the gap between the pixel electrodes can be shielded from light without using a black mask.
【０２８９】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚（島状半導体層パターン、第１配線パターン（ソ
ース信号線、容量配線）、ｐチャネル領域のマスクパタ
ーン、コンタクトホールパターン、第２配線パターン
（画素電極、接続電極含む））とすることができる。そ
の結果、工程を短縮し、製造コストの低減及び歩留まり
の向上に寄与することができる。According to the steps shown in this embodiment, the number of photomasks required for manufacturing the active matrix substrate is five (the island-like semiconductor layer pattern, the first wiring pattern (source signal line, capacitor wiring), The mask pattern, the contact hole pattern, and the second wiring pattern (including the pixel electrode and the connection electrode) of the p-channel region can be used. As a result, the process can be shortened, which can contribute to a reduction in manufacturing cost and an improvement in yield.
【０２９０】続いて、図２６（Ｂ）の状態のアクティブ
マトリクス基板を得た後、アクティブマトリクス基板上
に配向膜５０５３を形成しラビング処理を行う。Subsequently, after obtaining the active matrix substrate in the state of FIG. 26B, an alignment film 5053 is formed on the active matrix substrate, and a rubbing process is performed.
【０２９１】一方、対向基板５０５４を用意する。対向
基板５０５４にはカラーフィルター層５０５５〜５０５
７、オーバーコート層５０５８を形成する。カラーフィ
ルター層はＴＦＴの上方で赤色のカラーフィルター層５
０５５と青色のカラーフィルター層５０５６とを重ねて
形成し遮光膜を兼ねる構成とする。少なくともＴＦＴ
と、接続電極と画素電極との間とを、遮光する必要があ
るため、それらの位置を遮光するように赤色のカラーフ
ィルターと青色のカラーフィルターを重ねて配置するこ
とが好ましい。On the other hand, a counter substrate 5054 is prepared. The color filter layers 5055 to 505 are provided on the opposite substrate 5054.
7. An overcoat layer 5058 is formed. The color filter layer is a red color filter layer 5 above the TFT.
055 and a blue color filter layer 5056 are formed so as to overlap each other and also serve as a light-shielding film. At least TFT
Since it is necessary to shield light between the connection electrode and the pixel electrode, it is preferable to arrange the red color filter and the blue color filter so as to overlap each other so as to shield those positions.
【０２９２】また、接続電極５０５０に合わせて赤色の
カラーフィルター層５０５５、青色のカラーフィルター
層５０５６、緑色のカラーフィルター層５０５７とを重
ね合わせてスペーサを形成する。各色のカラーフィルタ
ーはアクリル樹脂に顔料を混合したもので１〜３[μm]
の厚さで形成する。これは感光性材料を用い、マスクを
用いて所定のパターンに形成することができる。スペー
サの高さはオーバーコート層５０５８の厚さ１〜４[μ
m]を考慮することにより２〜７[μm]、好ましくは４〜
６[μm]とすることができ、この高さによりアクティブ
マトリクス基板と対向基板とを貼り合わせた時のギャッ
プを形成する。オーバーコート層５０５８は光硬化型ま
たは熱硬化型の有機樹脂材料で形成し、例えば、ポリイ
ミドやアクリル樹脂などを用いる。Further, a spacer is formed by overlapping a red color filter layer 5055, a blue color filter layer 5056, and a green color filter layer 5057 in accordance with the connection electrode 5050. The color filter of each color is a mixture of acrylic resin and pigment, and is 1-3 [μm]
Formed with a thickness of This can be formed in a predetermined pattern using a photosensitive material and a mask. The height of the spacer is 1 to 4 μm, which is the thickness of the overcoat layer 5058.
m], 2 to 7 μm, preferably 4 to
The height can form a gap when the active matrix substrate and the opposing substrate are bonded to each other. The overcoat layer 5058 is formed using a photocurable or thermosetting organic resin material, and for example, polyimide or an acrylic resin is used.
【０２９３】スペーサの配置は任意に決定すれば良い
が、例えば図２６（Ｂ）で示すように接続電極上に位置
が合うように対向基板５０５４上に配置すると良い。ま
た、駆動回路部のＴＦＴ上にその位置を合わせてスペー
サを対向基板５０５４上に配置してもよい。このスペー
サは駆動回路部の全面に渡って配置しても良いし、ソー
ス配線およびドレイン配線を覆うようにして配置しても
良い。The arrangement of the spacers may be determined arbitrarily. For example, as shown in FIG. 26B, the spacers may be arranged on the counter substrate 5054 so as to be aligned with the connection electrodes. Alternatively, the spacer may be arranged on the counter substrate 5054 so as to be aligned with the TFT of the driving circuit portion. The spacer may be disposed over the entire surface of the drive circuit portion, or may be disposed so as to cover the source wiring and the drain wiring.
【０２９４】オーバーコート層５０５８を形成した後、
対向電極５０５９をパターニング形成し、配向膜５０６
０を形成した後ラビング処理を行う。After forming the overcoat layer 5058,
A counter electrode 5059 is formed by patterning, and an alignment film 506 is formed.
After forming 0, a rubbing process is performed.
【０２９５】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板と対向基板とをシール剤５０
６２で貼り合わせる。シール剤５０６２にはフィラーが
混入されていて、このフィラーとスペーサによって均一
な間隔を持って２枚の基板が貼り合わせられる。その
後、両基板の間に液晶材料５０６１を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５０６
１には公知の液晶材料を用いれば良い。このようにして
図２６（Ｂ）に示すアクティブマトリクス型液晶表示装
置が完成する。Then, the active matrix substrate on which the pixel portion and the drive circuit portion are formed and the counter substrate are sealed with the
Attach at 62. A filler is mixed in the sealant 5062, and the two substrates are bonded to each other at a uniform interval by the filler and the spacer. Thereafter, a liquid crystal material 5061 is injected between the two substrates, and completely sealed with a sealing agent (not shown). Liquid crystal material 506
For 1, a known liquid crystal material may be used. Thus, the active matrix liquid crystal display device shown in FIG. 26B is completed.
【０２９６】なお、上記の行程により作成されるアクテ
ィブマトリクス型液晶表示装置におけるＴＦＴはトップ
ゲート構造をとっているが、ボトムゲート構造のＴＦＴ
やその他の構造のＴＦＴに対しても本実施例は容易に適
用され得る。Although the TFT in the active matrix type liquid crystal display device manufactured by the above process has a top gate structure, a TFT having a bottom gate structure.
This embodiment can be easily applied to TFTs having other structures.
【０２９７】また、本実施例においては、ガラス基板上
を使用しているが、ガラス基板に限らず、プラスチック
基板、ステンレス基板、単結晶ウェハ等、ガラス基板以
外のものを使用することによっても実施が可能である。In this embodiment, a glass substrate is used. However, the present invention is not limited to a glass substrate but may be implemented by using a substrate other than a glass substrate, such as a plastic substrate, a stainless steel substrate, or a single crystal wafer. Is possible.
【０２９８】本実施例は、実施例１乃至実施例９と自由
に組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 9.
【０２９９】[実施例１１]本発明の液晶表示装置は、そ
の画素部に記憶回路を複数有するため、１つの画素を構
成する素子の数が通常の画素よりも多くなる。よって、
透過型の液晶表示装置の場合、開口率の低下による輝度
不足が考えられることから、本発明は、反射型の液晶表
示装置に適用されるのが望ましい。本実施例において、
作製工程の一例を示す。[Embodiment 11] Since a liquid crystal display device of the present invention has a plurality of storage circuits in its pixel portion, the number of elements constituting one pixel is larger than that of a normal pixel. Therefore,
In the case of a transmissive liquid crystal display device, the luminance may be insufficient due to a decrease in the aperture ratio. Therefore, the present invention is preferably applied to a reflective liquid crystal display device. In this embodiment,
An example of a manufacturing process will be described.
【０３００】実施例９に従い、図２７（Ａ）に示すアク
ティブマトリクス基板（図２６（Ａ）と同様）を作製す
る。ただし、５０５１、５０５２は、画素電極ではな
い。According to the ninth embodiment, an active matrix substrate (similar to FIG. 26A) shown in FIG. 27A is manufactured. However, 5051 and 5052 are not pixel electrodes.
【０３０１】続いて、第３の層間絶縁膜５２０１とし
て、樹脂膜を形成した後、画素の電極５０５１に達する
コンタクトホールを開口する。こうして、反射電極（画
素電極に相当する）５２０２を形成し、電極５０５１と
電気的に接続する。反射電極５２０２としては、Ａｌ、
Ａｇを主成分とする膜、あるいはそれらの積層膜等の、
反射性に優れた材料を用いることが望ましい。Subsequently, after forming a resin film as the third interlayer insulating film 5201, a contact hole reaching the pixel electrode 5051 is opened. Thus, a reflective electrode (corresponding to a pixel electrode) 5202 is formed and is electrically connected to the electrode 5051. As the reflective electrode 5202, Al,
Ag-based films, or their laminated films, etc.,
It is desirable to use a material having excellent reflectivity.
【０３０２】一方、対向基板５０５４を用意する。対向
基板５０５４には、対向電極５２０５が形成される。対
向電極５２０５は、透明導電膜を用いて形成する。透明
導電膜としては、酸化インジウムと酸化スズとの化合物
（ＩＴＯと呼ばれる）または酸化インジウムと酸化亜鉛
との化合物からなる材料を用いることが出来る。On the other hand, a counter substrate 5054 is prepared. A counter electrode 5205 is formed on the counter substrate 5054. The counter electrode 5205 is formed using a transparent conductive film. As the transparent conductive film, a material containing a compound of indium oxide and tin oxide (called ITO) or a compound of indium oxide and zinc oxide can be used.
【０３０３】特に図示していないが、カラー液晶表示装
置の作製の際には、カラーフィルタ層を形成する。この
とき、隣接した色の異なるカラーフィルタ層を重ねて形
成し、ＴＦＴ部分の遮光膜を兼ねる構成とすると良い。Although not particularly shown, a color filter layer is formed when a color liquid crystal display device is manufactured. At this time, it is preferable that adjacent color filter layers of different colors are formed so as to be overlapped with each other so as to also serve as a light shielding film in the TFT portion.
【０３０４】その後、アクティブマトリクス基板５００
１および対向基板５０５４に、配向膜５２０３および５
２０４を形成し、ラビング処理を行う。Thereafter, the active matrix substrate 500
1 and the counter substrate 5054, the alignment films 5203 and 5203
Then, a rubbing process is performed.
【０３０５】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板５００１と対向基板５０５４
とをシール剤５２０６で貼り合わせる。シール剤５２０
６にはフィラーが混入されていて、このフィラーとスペ
ーサによって均一な間隔を持って２枚の基板が貼り合わ
せられる。その後、両基板の間に液晶材料５２０７を注
入し、封止剤（図示せず）によって完全に封止する。液
晶材料５２０７には公知の液晶材料を用いれば良い。こ
のようにして図２７（Ｂ）に示す反射型の液晶表示装置
が完成する。Then, an active matrix substrate 5001 on which a pixel portion and a drive circuit portion are formed and a counter substrate 5054
Are bonded together with a sealant 5206. Sealant 520
A filler is mixed in 6, and the two substrates are bonded to each other at a uniform interval by the filler and the spacer. Thereafter, a liquid crystal material 5207 is injected between the two substrates, and completely sealed with a sealant (not shown). As the liquid crystal material 5207, a known liquid crystal material may be used. Thus, the reflective liquid crystal display device shown in FIG. 27B is completed.
【０３０６】なお、本実施例においては、ガラス基板に
限らず、プラスチック基板、ステンレス基板、単結晶ウ
ェハ等、ガラス基板以外のものを使用することも可能で
ある。In this embodiment, not limited to a glass substrate, it is also possible to use a substrate other than a glass substrate, such as a plastic substrate, a stainless steel substrate, or a single crystal wafer.
【０３０７】また、画素の半分を反射電極、残る半分を
透明電極とした、半透過型の表示装置として作成する場
合にも、本発明は容易に適用することが出来る。The present invention can be easily applied to a case where a transflective display device is manufactured in which half of the pixel is a reflective electrode and the other half is a transparent electrode.
【０３０８】本発明は、実施例１乃至実施例９と自由に
組み合わせて実施することが可能である。The present invention can be implemented by freely combining with Embodiments 1 to 9.
【０３０９】[実施例１２]本実施例では、本発明を半透
過型の液晶表示装置に適用した例を示す。[Embodiment 12] In this embodiment, an example in which the present invention is applied to a transflective liquid crystal display device will be described.
【０３１０】半透過型の液晶表示装置では、画素電極を
透光性を有する導電膜と、反射性を有する金属材料との
両方で形成する。半透過型の液晶表示装置の例を図３２
に示す。[0310] In a transflective liquid crystal display device, a pixel electrode is formed with both a light-transmitting conductive film and a reflective metal material. FIG. 32 shows an example of a transflective liquid crystal display device.
Shown in
【０３１１】ここで実施例１０に従って、アクティブマ
トリクス基板と、第１の層間絶縁膜５０４５、第２の層
間絶縁膜５０４６を形成する。Here, according to the tenth embodiment, an active matrix substrate, a first interlayer insulating film 5045, and a second interlayer insulating film 5046 are formed.
【０３１２】画素部において、反射性を有する金属材料
を用い、画素電極（反射部）７０２を形成する。ゲート
絶縁膜５００７、第１の層間絶縁膜５０４５及び第２の
層間絶縁膜５０４６に形成されたコンタクトホールを介
して、画素電極（反射部）７０２は、ＴＦＴのソース領
域またはドレイン領域と接する。In the pixel portion, a pixel electrode (reflection portion) 702 is formed using a reflective metal material. The pixel electrode (reflection portion) 702 is in contact with a source region or a drain region of a TFT through contact holes formed in the gate insulating film 5007, the first interlayer insulating film 5045, and the second interlayer insulating film 5046.
【０３１３】次いで、透光性を有する導電膜を用い、画
素電極（透過部）７０１を形成する。なお、透光性を有
する導電膜としては、ＩＴＯ（酸化インジウム酸化スズ
合金）、酸化インジウム酸化亜鉛合金、酸化亜鉛等を用
いればよい。ここで、画素電極（透過部）７０１は、画
素電極（反射部）７０２と一部重なるように形成され
る。[0313] Next, a pixel electrode (transmitting portion) 701 is formed using a light-transmitting conductive film. Note that as the light-transmitting conductive film, ITO (indium tin oxide alloy), indium zinc oxide alloy, zinc oxide, or the like may be used. Here, the pixel electrode (transmission part) 701 is formed so as to partially overlap the pixel electrode (reflection part) 702.
【０３１４】次いで、配向膜５０５３を形成する。その
後、ラビング処理を行う。Next, an alignment film 5053 is formed. After that, a rubbing process is performed.
【０３１５】その後の工程は、実施例１０と同様であ
る。こうして、液晶材料を注入し、封止材によって封止
まで行う。The subsequent steps are the same as in the tenth embodiment. In this manner, the liquid crystal material is injected, and sealing is performed with a sealing material.
【０３１６】実際には、偏光板７０３、バックライト７
０４、導光板７０５を設け、カバー７０６で覆えば、図
３２に示したようなアクティブマトリクス型液晶表示装
置が完成する。Actually, the polarizing plate 703 and the backlight 7
04, when the light guide plate 705 is provided and covered with the cover 706, the active matrix type liquid crystal display device as shown in FIG. 32 is completed.
【０３１７】なお、本実施例において示した液晶表示装
置は半透過型であるので、偏光板７０３は、基板５００
１と対向基板５０５４の両方に貼り付ける。Since the liquid crystal display device shown in this embodiment is of a transflective type, the polarizing plate 703 is provided on the substrate 500.
1 and the counter substrate 5054.
【０３１８】外光が十分である場合には、反射型として
駆動させる。そのため、バックライト７０４をオフ状態
としたまま、対向基板５０５４に設けられた対向電極５
０５９と画素電極（反射部）７０２との間の液晶を制御
することによって表示を行う。一方、外光が不十分であ
る場合には、透過型として駆動させる。そのため、バッ
クライト７０４をオン状態として、対向基板５０５４に
設けられた対向電極５０５９と画素電極（透過部）７０
１との間の液晶を制御することによって表示を行う。When the external light is sufficient, the device is driven as a reflection type. Therefore, while the backlight 704 is in the off state, the opposite electrode 5 provided on the opposite substrate 5054 is provided.
Display is performed by controlling the liquid crystal between the pixel electrode 059 and the pixel electrode (reflection portion) 702. On the other hand, when the external light is insufficient, it is driven as a transmission type. Therefore, the backlight 704 is turned on, and the counter electrode 5059 provided on the counter substrate 5054 and the pixel electrode (transmitting portion) 70 are provided.
Display is performed by controlling the liquid crystal between them.
【０３１９】ただし、用いる液晶が、ＴＮ液晶やＳＴＮ
液晶の場合、反射型と透過型とで液晶のねじれ角が変わ
るため、偏光板や位相差板を最適化する必要がある。例
えば、液晶のねじれ角の量を調節する旋光補償機構（例
えば、高分子液晶などを用いた偏光板）が別途必要とな
る。However, the liquid crystal used is a TN liquid crystal or STN liquid crystal.
In the case of liquid crystal, the twist angle of the liquid crystal changes between the reflective type and the transmissive type, so it is necessary to optimize the polarizing plate and the retardation plate. For example, an optical rotation compensating mechanism (for example, a polarizing plate using a polymer liquid crystal) for adjusting the amount of twist angle of the liquid crystal is separately required.
【０３２０】また、本実施例では半透過型の液晶表示装
置の例を示したが、画素電極を全て透明導電膜で形成す
れば透過型の液晶表示装置を作製することもでき、画素
電極を反射性の高い導電膜で形成すれば反射型の液晶表
示装置を作製することもできる。In this embodiment, an example of a transflective liquid crystal display device is described. However, if all pixel electrodes are formed of a transparent conductive film, a transmissive liquid crystal display device can be manufactured. A reflective liquid crystal display device can be manufactured by using a highly reflective conductive film.
【０３２１】また、本実施例は、実施例１乃至実施例９
と自由に組み合わせて実施することが可能である。This embodiment is similar to the first to ninth embodiments.
It is possible to implement in combination freely.
【０３２２】[実施例１３]本実施例では、本発明の液晶
表示装置の画素が有する記憶回路の構成例について説明
する。[Embodiment 13] In this embodiment, a configuration example of a memory circuit included in a pixel of a liquid crystal display device of the present invention will be described.
【０３２３】図２８（Ａ）は、記憶回路の一例を示した
ものである。点線枠で示される部分が記憶回路（図中、
Ｍと表記）である。記憶回路Ｍは、２つのインバータ２
８０１及び２８０２によって構成されている。ここで示
した記憶回路には、フリップフロップを利用したスタテ
ィック型メモリ（Static RAM : SRAM）を用いている。FIG. 28A shows an example of a memory circuit. The portion indicated by the dotted frame is the storage circuit (in the figure,
M). The storage circuit M includes two inverters 2
801 and 2802. The memory circuit shown here uses a static memory (Static RAM: SRAM) using a flip-flop.
【０３２４】図２８（Ｂ）は、図２８（Ａ）の回路を詳
細に示した例である。ＴＦＴ２８０３とＴＦＴ２８０４
は、ｐチャネル型ＴＦＴであり、ＴＦＴ２８０５とＴＦ
Ｔ２８０６は、ｎチャネル型ＴＦＴである。また、ＶＤ
Ｄは、電源線であり、ＧＮＤは接地線である。FIG. 28B is an example showing the circuit of FIG. 28A in detail. TFT 2803 and TFT 2804
Is a p-channel type TFT, and TFT2805 and TF
T2806 is an n-channel TFT. Also, VD
D is a power supply line, and GND is a ground line.
【０３２５】本実施例は、実施例１乃至実施例１２と自
由に組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 12.
【０３２６】[実施例１４]実施例１３では、スタティッ
ク型メモリ（Static RAM : SRAM）を用いて本発明の液
晶表示装置の画素部の記憶回路を構成したが、ＳＲＡＭ
のみに限定されず、本発明の液晶表示装置の画素部に適
用可能な記憶回路には、他にダイナミック型メモリ（Dy
namic RAM : DRAM）等があげられる。[Embodiment 14] In Embodiment 13, the storage circuit of the pixel portion of the liquid crystal display device of the present invention is constituted by using a static type memory (Static RAM: SRAM).
The storage circuit applicable to the pixel portion of the liquid crystal display device of the present invention is not limited to only the dynamic type memory (Dy
namic RAM (DRAM).
【０３２７】さらに、特に図示しないが、他の形式の記
憶回路として、強誘電体メモリ（Ferroelectric RAM :
FRAM）を利用して本発明の液晶表示装置の画素部を構成
することも可能である。ＦＲＡＭは、ＳＲＡＭやＤＲＡ
Ｍと同等の書き込み速度を有する不揮発性メモリであ
り、その書き込み電圧が低い等の特徴を利用して、本発
明の液晶表示装置のさらなる低消費電力化が可能であ
る。またその他、フラッシュメモリ等によっても、構成
は可能である。[0327] Although not specifically shown, a ferroelectric memory (Ferroelectric RAM:
The pixel portion of the liquid crystal display device of the present invention can be configured using FRAM). FRAM is SRAM or DRA
It is a non-volatile memory having a writing speed equivalent to that of M, and the power consumption of the liquid crystal display device of the present invention can be further reduced by utilizing features such as a low writing voltage. In addition, the configuration is possible by using a flash memory or the like.
【０３２８】本実施例は、実施例１乃至実施例１２と自
由に組み合わせて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 12.
【０３２９】[実施例１５]本発明の表示装置には様々な
用途がある。本実施例では、本発明の表示装置を組み込
んだ半導体装置について説明する。[Embodiment 15] The display device of the present invention has various uses. In this embodiment, a semiconductor device incorporating the display device of the present invention will be described.
【０３３０】表示装置を組み込んだ半導体装置には、携
帯情報端末（電子手帳、モバイルコンピュータ、携帯電
話等）、ビデオカメラ、デジタルカメラ、パーソナルコ
ンピュータ、テレビ等が挙げられる。それらの一例を図
３０および図３１に示す。[0330] Examples of the semiconductor device incorporating the display device include a portable information terminal (electronic notebook, mobile computer, mobile phone, and the like), a video camera, a digital camera, a personal computer, a television, and the like. Examples of these are shown in FIGS.
【０３３１】図３１（Ａ）は携帯電話であり、本体２６
０１、音声出力部２６０２、音声入力部２６０３、表示
部２６０４、操作スイッチ２６０５、アンテナ２６０６
から構成されている。本発明は表示部２６０４に適用す
ることができる。FIG. 31A shows a mobile phone,
01, audio output unit 2602, audio input unit 2603, display unit 2604, operation switch 2605, antenna 2606
It is composed of The present invention can be applied to the display portion 2604.
【０３３２】図３１（Ｂ）はビデオカメラであり、本体
２６１１、表示部２６１２、音声入力部２６１３、操作
スイッチ２６１４、バッテリー２６１５、受像部２６１
６から成っている。本発明は表示部２６１２に適用する
ことができる。FIG. 31B shows a video camera, which includes a main body 2611, a display portion 2612, an audio input portion 2613, operation switches 2614, a battery 2615, and an image receiving portion 261.
Consists of six. The present invention can be applied to the display portion 2612.
【０３３３】図３１（Ｃ）はモバイルコンピュータある
いは携帯情報端末であり、本体２６２１、カメラ部２６
２２、受像部２６２３、操作スイッチ２６２４、表示部
２６２５で構成されている。本発明は表示部２６２５に
適用することができる。FIG. 31C shows a mobile computer or a portable information terminal.
22, an image receiving unit 2623, operation switches 2624, and a display unit 2625. The present invention can be applied to the display portion 2625.
【０３３４】図３１（Ｄ）はヘッドマウントディスプレ
イであり、本体２６３１、表示部２６３２、アーム部２
６３３で構成される。本発明は表示部２６３２に適用す
ることができる。FIG. 31D shows a head-mounted display, which includes a main body 2631, a display portion 2632, and an arm portion 2.
633. The present invention can be applied to the display portion 2632.
【０３３５】図３１（Ｅ）はテレビであり、本体２６４
１、スピーカー２６４２、表示部２６４３、受信装置２
６４４、増幅装置２６４５等で構成される。本発明は表
示部２６４３に適用することができる。FIG. 31E shows a television set having a main body 264.
1, speaker 2642, display portion 2643, receiving device 2
644, an amplification device 2645, and the like. The present invention can be applied to the display portion 2643.
【０３３６】図３１（Ｆ）は携帯書籍であり、本体２６
５１、表示部２６５２、記憶媒体２６５３、操作スイッ
チ２６５４、アンテナ２６５５から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部２６５２に適用することができる。FIG. 31F shows a portable book, and the main body 26 is shown.
51, a display unit 2652, a storage medium 2653, an operation switch 2654, and an antenna 2655, and a mini disk (MD) or a DVD (Digital Ver.).
It displays the data stored in the satellite disc) and the data received by the antenna. The present invention can be applied to the display portion 2652.
【０３３７】図３０（Ａ）はパーソナルコンピュータで
あり、本体２７０１、画像入力部２７０２、表示部２７
０３、キーボード２７０４で構成される。本発明は表示
部２７０３に適用することができる。FIG. 30A shows a personal computer, which includes a main body 2701, an image input section 2702, and a display section 27.
03, and a keyboard 2704. The present invention can be applied to the display portion 2703.
【０３３８】図３０（Ｂ）はプログラムを記録した記録
媒体を用いるプレーヤーであり、本体２７１１、表示部
２７１２、スピーカー部２７１３、記録媒体２７１４、
操作スイッチ２７１５で構成される。なお、この装置は
記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。本発
明は表示部２６１２に適用することができる。FIG. 30B shows a player that uses a recording medium on which a program is recorded, and includes a main body 2711, a display portion 2712, a speaker portion 2713, a recording medium 2714,
It is composed of an operation switch 2715. This apparatus uses a DVD (Digital Versat) as a recording medium.
ile Disc), a CD, and the like, it is possible to perform music appreciation, movie appreciation, games, and the Internet. The present invention can be applied to the display portion 2612.
【０３３９】図３０（Ｃ）はデジタルカメラであり、本
体２７２１、表示部２７２２、接眼部２７２３、操作ス
イッチ２７２４、受像部（図示しない）で構成される。
本発明は表示部２７２２に適用することができる。FIG. 30C shows a digital camera, which includes a main body 2721, a display portion 2722, an eyepiece 2723, operation switches 2724, and an image receiving portion (not shown).
The present invention can be applied to the display portion 2722.
【０３４０】図３０（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部２７３１、バンド部２７３２で
構成される。本発明は表示部２７３１に適用することが
できる。FIG. 30D shows a head mounted display of one eye, which comprises a display portion 2731 and a band portion 2732. The present invention can be applied to the display portion 2731.
【０３４１】本実施例は、実施例１乃至実施例１４と自
由に組み合せて実施することが可能である。This embodiment can be implemented by freely combining with Embodiments 1 to 14.
【発明の効果】各画素に、記憶回路を配置することによ
って、低消費電力化可能な表示装置及びその駆動方法を
提供することができる。By arranging a memory circuit in each pixel, it is possible to provide a display device capable of reducing power consumption and a driving method thereof.
【０３４２】なお本発明では更に、上記のように各画素
に記憶回路を設け、また複数の画素でＤＡＣを共有す
る。これによって、表示部の画素内でＤＡＣが占める割
合を低くすることができ、その分記憶回路を多く配置す
ることができる。In the present invention, a storage circuit is provided for each pixel as described above, and a plurality of pixels share a DAC. Thus, the ratio of the DAC in the pixels of the display portion can be reduced, and the number of storage circuits can be increased accordingly.
【図１】 本発明の液晶表示装置の画素の構成を示す
図。FIG. 1 is a diagram showing a configuration of a pixel of a liquid crystal display device of the present invention.
【図２】 本発明の液晶表示装置の画素の構成を示す
図。FIG. 2 is a diagram illustrating a configuration of a pixel of a liquid crystal display device of the present invention.
【図３】 本発明の液晶表示装置の画素の構成を示す
図。FIG. 3 is a diagram showing a configuration of a pixel of the liquid crystal display device of the present invention.
【図４】 本発明の液晶表示装置の駆動方法を示すタ
イミングチャートを示す図。FIG. 4 is a timing chart showing a method for driving the liquid crystal display device of the present invention.
【図５】 本本発明の液晶表示装置の駆動方法を示す
タイミングチャートを示す図。FIG. 5 is a timing chart showing a method for driving the liquid crystal display device of the present invention.
【図６】 本発明の液晶表示装置の構成を示す図。FIG. 6 is a diagram illustrating a configuration of a liquid crystal display device of the present invention.
【図７】 従来の液晶表示装置のソース信号線駆動回
路の構成を示す図。FIG. 7 is a diagram illustrating a configuration of a source signal line driver circuit of a conventional liquid crystal display device.
【図８】 従来の液晶表示装置の画素部の構成を示す
図。FIG. 8 is a diagram showing a configuration of a pixel portion of a conventional liquid crystal display device.
【図９】 従来の液晶表示装置の駆動方法を示すタイ
ミングチャートを示す図。FIG. 9 is a timing chart showing a driving method of a conventional liquid crystal display device.
【図１０】 液晶表示装置の画素の構成を示す図。FIG. 10 illustrates a structure of a pixel of a liquid crystal display device.
【図１１】 液晶表示装置の構成を示す図。FIG. 11 illustrates a structure of a liquid crystal display device.
【図１２】 液晶表示装置のソース信号線駆動回路の構
成を示す図。FIG. 12 illustrates a structure of a source signal line driver circuit of a liquid crystal display device.
【図１３】 液晶表示装置の駆動方法を示すタイミング
チャートを示す図。FIG. 13 is a timing chart illustrating a method for driving a liquid crystal display device.
【図１４】 本発明の液晶表示装置のＤＡＣの構成を示
す図。FIG. 14 is a diagram showing a configuration of a DAC of the liquid crystal display device of the present invention.
【図１５】 本発明の液晶表示装置のＤＡＣの構成を示
す図。FIG. 15 is a diagram showing a configuration of a DAC of the liquid crystal display device of the present invention.
【図１６】 本発明の液晶表示装置のＤＡＣの構成を示
す図。FIG. 16 is a diagram showing a configuration of a DAC of the liquid crystal display device of the present invention.
【図１７】 本発明の液晶表示装置のＤＡＣの構成を示
す図。FIG. 17 is a diagram showing a configuration of a DAC of the liquid crystal display device of the present invention.
【図１８】 本発明の液晶表示装置のゲート信号線駆動
回路の構成を示す図。FIG. 18 is a diagram illustrating a configuration of a gate signal line driver circuit of a liquid crystal display device of the present invention.
【図１９】 本発明の液晶表示装置のソース信号線駆動
回路の構成を示す図。FIG. 19 is a diagram illustrating a configuration of a source signal line driver circuit of a liquid crystal display device of the present invention.
【図２０】 本発明の液晶表示装置の画素の構成を示す
図。FIG. 20 is a diagram illustrating a configuration of a pixel of a liquid crystal display device of the present invention.
【図２１】 本発明の液晶表示装置の駆動方法を示すタ
イミングチャートを示す図。FIG. 21 is a timing chart illustrating a method for driving a liquid crystal display device of the present invention.
【図２２】 本発明の液晶表示装置のソース信号線駆動
回路の構成を示す図。FIG. 22 illustrates a configuration of a source signal line driver circuit of a liquid crystal display device of the present invention.
【図２３】 本発明の液晶表示装置のソース信号線駆動
回路の構成を示す図。FIG. 23 illustrates a configuration of a source signal line driver circuit of a liquid crystal display device of the present invention.
【図２４】 本発明の液晶表示装置の作製方法を示す
図。FIG. 24 illustrates a method for manufacturing a liquid crystal display device of the present invention.
【図２５】 本発明の液晶表示装置の作製方法を示す
図。FIG. 25 illustrates a method for manufacturing a liquid crystal display device of the present invention.
【図２６】 本発明の液晶表示装置の作製方法を示す
図。FIG 26 illustrates a method for manufacturing a liquid crystal display device of the present invention.
【図２７】 本発明の液晶表示装置の作製方法を示す
図。FIG. 27 illustrates a method for manufacturing a liquid crystal display device of the present invention.
【図２８】 本発明の液晶表示装置の記憶回路の構成を
示す図。FIG 28 illustrates a structure of a memory circuit of a liquid crystal display device of the present invention.
【図２９】 本発明の液晶表示装置の駆動方法を示すタ
イミングチャートを示す図。FIG. 29 is a timing chart showing a method for driving the liquid crystal display device of the present invention.
【図３０】 本発明の液晶表示装置の応用機器を示す
図。FIG. 30 is a diagram showing an applied device of the liquid crystal display device of the present invention.
【図３１】 本発明の液晶表示装置の応用機器を示す
図。FIG. 31 is a diagram showing an applied device of the liquid crystal display device of the present invention.
【図３２】 本発明の液晶表示装置の構成を示す断面
図。FIG. 32 is a cross-sectional view illustrating a configuration of a liquid crystal display device of the present invention.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｅ ６２３Ｆ ６２４ ６２４Ｂ ６４２ ６４２Ｄ ６６０ ６６０Ｕ Ｆターム(参考） 2H093 NA32 NA33 NA42 NA43 NA52 NA62 NC22 NC24 NC26 NC28 NC34 NC35 NC40 ND39 ND42 ND49 NE10 NF04 5C006 AA01 AA02 AA16 AF71 AF83 BB16 BC03 BC06 BC12 BC20 BF03 BF04 EB05 FA47 FA54 5C080 AA10 BB05 DD03 DD26 EE17 EE29 FF11 JJ02 JJ03 JJ04 JJ06 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/20 623 G09G 3/20 623E 623F 624 624B 642 642D 660 660U F term (Reference) 2H093 NA32 NA33 NA42 NA43 NA52 NA62 NC22 NC24 NC26 NC28 NC34 NC35 NC40 ND39 ND42 ND49 NE10 NF04 5C006 AA01 AA02 AA16 AF71 AF83 BB16 BC03 BC06 BC12 BC20 BF03 BF04 EB05 FA47 FA54 5C080 AA10 BB05 DD03 DD26 EE17 EJ29 JJ11 JJ04 JJ02 JJ04
Claims (16)
ル映像信号を用いて階調を表現する液晶表示装置であっ
て、 ｎ個の記憶回路と液晶素子とをそれぞれ備えたｋ（ｋは
２以上の自然数）個の画素よりなるブロックを有し、 前記ブロックはＤ／Ａ変換回路を有し、 前記ｎ個の記憶回路に前記ｎビットのデジタル映像信号
を記憶する手段と、 前記ｋ個の画素のうち１つを選択し、前記選択された画
素に記憶された前記ｎビットのデジタル映像信号を前記
Ｄ／Ａ変換回路に入力する手段と、 前記Ｄ／Ａ変換回路が出力するアナログ信号を、前記選
択された画素の前記液晶素子に入力する手段とを有する
ことを特徴とする液晶表示装置。1. A liquid crystal display device for expressing a gray scale by using an n-bit (n is a natural number of 2 or more) digital video signal, wherein k (k) includes n storage circuits and liquid crystal elements, respectively. Has a block of 2 or more natural numbers) pixels, the block has a D / A conversion circuit, and means for storing the n-bit digital video signal in the n storage circuits; Means for selecting one of the plurality of pixels and inputting the n-bit digital video signal stored in the selected pixel to the D / A conversion circuit; and an analog output from the D / A conversion circuit. Means for inputting a signal to the liquid crystal element of the selected pixel.
ル映像信号を用いて階調を表現する液晶表示装置であっ
て、 ｋ（ｋは２以上の自然数）個の画素よりなるブロック
と、ゲート信号線駆動回路と、ソース信号線駆動回路と
を有し、 前記ブロックはＤ／Ａ変換回路を有し、 前記ｋ個の画素それぞれは、ｎ個の記憶回路と、液晶素
子と、前記ゲート信号線駆動回路の出力信号によって導
通状態となるｎ個のスイッチング素子とを有し、 前記ｎ個のスイッチング素子それぞれを介して、前記ソ
ース信号線駆動回路の出力信号を前記ｎ個の記憶回路そ
れぞれに入力する手段と、 前記ｋ個の画素のうち１つを選択し、前記選択された画
素に記憶された前記ｎビットのデジタル映像信号を前記
Ｄ／Ａ変換回路に入力する手段と、 前記Ｄ／Ａ変換回路が出力するアナログ信号を、前記選
択された画素の前記液晶素子に入力する手段とを有する
ことを特徴とする液晶表示装置。2. A liquid crystal display device for expressing gradations using an n-bit (n is a natural number of 2 or more) digital video signal, comprising: a block of k (k is a natural number of 2 or more) pixels; A gate signal line driving circuit and a source signal line driving circuit. The block has a D / A conversion circuit. Each of the k pixels has n storage circuits, a liquid crystal element, And n switching elements that are turned on by an output signal of the gate signal line driving circuit, and output the output signal of the source signal line driving circuit to the n storage circuits via each of the n switching elements. Means for inputting to each of them; means for selecting one of the k pixels and inputting the n-bit digital video signal stored in the selected pixel to the D / A conversion circuit; D / A conversion times A liquid crystal display device comprising but an analog signal output, further comprising a means for inputting to said liquid crystal element of the selected pixel.
ることを特徴とする液晶表示装置。3. The liquid crystal display device according to claim 2, wherein the source signal line driving circuit has an address decoder.
ることを特徴とする液晶表示装置。4. The liquid crystal display device according to claim 2, wherein the gate signal line driving circuit has an address decoder.
し、 前記ゲート信号線駆動回路は、アドレスデコーダを有す
ることを特徴とする液晶表示装置。5. The liquid crystal display device according to claim 2, wherein the source signal line driving circuit has an address decoder, and the gate signal line driving circuit has an address decoder.
いて、 前記ｋ個の画素、前記ソース信号線駆動回路、前記ゲー
ト信号線駆動回路は、同一基板上に形成されていること
を特徴とする液晶表示装置。6. The semiconductor device according to claim 1, wherein the k pixels, the source signal line driver circuit, and the gate signal line driver circuit are formed on the same substrate. Characteristic liquid crystal display device.
いて、 前記ｎ個の記憶回路はスタティック型メモリ（ＳＲＡ
Ｍ）であることを特徴とする表示装置。7. The memory according to claim 1, wherein the n storage circuits are static memories (SRA).
M).
いて、 前記ｎ個の記憶回路は強誘電体メモリ（ＦＲＡＭ）であ
ることを特徴とする表示装置。8. The display device according to claim 1, wherein the n storage circuits are ferroelectric memories (FRAMs).
いて、 前記ｎ個の記憶回路はダイナミック型メモリ（ＤＲＡ
Ｍ）であることを特徴とする表示装置。9. The dynamic random access memory (DRA) according to claim 1, wherein the n memory circuits are dynamic memory (DRA).
M).
記載の液晶表示装置を用いることを特徴とする電子機
器。10. An electronic apparatus using the liquid crystal display device according to any one of claims 1 to 9.
タル映像信号を用いて階調を表現する液晶表示装置の駆
動方法であって、 ｎ個の記憶回路と、液晶素子とをそれぞれ備えたｋ（ｋ
は２以上の自然数）個の画素よりなるブロックを有し、 前記ブロックはＤ／Ａ変換回路を有し、 前記ｎ個の記憶回路に、前記ｎビットのデジタル映像信
号を記憶する第１の手順と、 前記ｋ個の画素のうち１つを選択し、前記選択された画
素に記憶された前記ｎビットのデジタル映像信号を前記
Ｄ／Ａ変換回路に入力する第２の手順と、 前記Ｄ／Ａ変換回路が出力するアナログ信号を、前記選
択された画素の前記液晶素子に入力する第３の手順とを
有することを特徴とする液晶表示装置の駆動方法。11. A method for driving a liquid crystal display device that expresses a gray scale using an n-bit (n is a natural number of 2 or more) digital video signal, comprising: n storage circuits; and a liquid crystal element. K (k
Has a block of 2 or more natural numbers) pixels, the block has a D / A conversion circuit, and a first procedure of storing the n-bit digital video signal in the n storage circuits A second step of selecting one of the k pixels and inputting the n-bit digital video signal stored in the selected pixel to the D / A conversion circuit; A third step of inputting an analog signal output from the A conversion circuit to the liquid crystal element of the selected pixel.
タル映像信号を用いて階調を表現する液晶表示装置の駆
動方法であって、 ｋ（ｋは２以上の自然数）個の画素よりなるブロック
と、ゲート信号線駆動回路と、ソース信号線駆動回路と
を有し、 前記ブロックはＤ／Ａ変換回路を有し、 前記ｋ個の画素それぞれは、ｎ個の記憶回路と、液晶素
子と、前記ゲート信号線駆動回路の出力信号によって導
通状態となるｎ個のスイッチング素子とを有し、 前記ｎ個のスイッチング素子それぞれを介して、前記ソ
ース信号線駆動回路の出力信号を前記ｎ個の記憶回路そ
れぞれに入力する第１の手順と、 前記ｋ個の画素のうち１つを選択し、前記選択された画
素に記憶された前記ｎビットのデジタル映像信号を前記
Ｄ／Ａ変換回路に入力する第２の手順と、 前記Ｄ／Ａ変換回路が出力するアナログ信号を、前記選
択された画素の前記液晶素子に入力する第３の手順とを
有することを特徴とする液晶表示装置の駆動方法。12. A driving method of a liquid crystal display device for expressing a gray scale by using an n-bit (n is a natural number of 2 or more) digital video signal, wherein k (k is a natural number of 2 or more) pixels , A gate signal line driving circuit, and a source signal line driving circuit. The block has a D / A conversion circuit. Each of the k pixels has n storage circuits and a liquid crystal element. And n switching elements that are turned on by an output signal of the gate signal line driving circuit, and output the n signal signals of the source signal line driving circuit via each of the n switching elements. A first procedure of inputting to each of the storage circuits, and selecting one of the k pixels and transmitting the n-bit digital video signal stored in the selected pixel to the D / A conversion circuit. Second to enter Order and method of driving a liquid crystal display device an analog signal the D / A converter circuit outputs, and having a third procedure to be input to the liquid crystal element of the selected pixel.
返すことを特徴とする液晶表示装置の駆動方法。13. The liquid crystal display device according to claim 11, wherein after the first procedure is performed once, only the second procedure and the third procedure are repeated for a predetermined period. Drive method.
て前記第１の手順を行わず、前記第２の手順と前記第３
の手順のみを一定期間繰り返すことを特徴とする液晶表
示装置の駆動方法。14. The method according to claim 13, wherein the first procedure is not performed by stopping the operation of the gate signal line driving circuit, and the second procedure and the third procedure are not performed.
A method for driving a liquid crystal display device, wherein only the above procedure is repeated for a certain period.
動回路の動作とを停止することによって前記第１の手順
を行わず、前記第２の手順と前記第３の手順のみを一定
期間繰り返すことを特徴とする液晶表示装置の駆動方
法。15. The method according to claim 13, wherein the first procedure is not performed by stopping the operation of the source signal line drive circuit and the operation of the gate signal line drive circuit. A method for driving a liquid crystal display device, characterized in that only step 3 is repeated for a certain period.
項において、 前記液晶表示装置の駆動方法を用いることを特徴とする
電子機器。16. An electronic apparatus according to claim 11, wherein the driving method of the liquid crystal display device is used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002030482A JP2002318570A (en) | 2001-02-09 | 2002-02-07 | Liquid crystal display device and its driving method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-34377 | 2001-02-09 | ||
| JP2001034377 | 2001-02-09 | ||
| JP2002030482A JP2002318570A (en) | 2001-02-09 | 2002-02-07 | Liquid crystal display device and its driving method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002318570A true JP2002318570A (en) | 2002-10-31 |
| JP2002318570A5 JP2002318570A5 (en) | 2005-08-18 |
Family
ID=26609249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002030482A Withdrawn JP2002318570A (en) | 2001-02-09 | 2002-02-07 | Liquid crystal display device and its driving method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002318570A (en) |
-
2002
- 2002-02-07 JP JP2002030482A patent/JP2002318570A/en not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5509281B2 (en) | Liquid crystal display | |
| KR100859569B1 (en) | Display device | |
| US6747623B2 (en) | Liquid crystal display device and method of driving the same | |
| US8890788B2 (en) | Liquid crystal display device and method of driving the same | |
| JP4785300B2 (en) | Electrophoretic display device, display device, and electronic device | |
| JP3934370B2 (en) | Liquid crystal display device, electronic device | |
| JP3949407B2 (en) | Liquid crystal display | |
| JP4954399B2 (en) | Liquid crystal display | |
| JP2002196306A (en) | Liquid crystal display device | |
| JP4943177B2 (en) | Liquid crystal display device, electronic device | |
| JP2007249215A (en) | Liquid crystal display device, its driving method, and method of driving portable information device using liquid crystal display device | |
| JP4869524B2 (en) | Liquid crystal display | |
| JP2002318570A (en) | Liquid crystal display device and its driving method | |
| JP2019191602A (en) | Display device | |
| JP2017102472A (en) | Display device | |
| JP2009211094A (en) | Display, and method of driving display, and electronic device | |
| JP2013054359A (en) | Display device | |
| JP2011191771A (en) | Electrophoretic display device and display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050204 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080219 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20080222 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20080310 |