JP2009211094A - Display, and method of driving display, and electronic device - Google Patents
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Abstract
Description
本発明は、半導体表示装置(以下、表示装置と表記する)に関し、特に、絶縁体上に作製される薄膜トランジスタ(以下、ＴＦＴと表記する)を有し、画素に電気泳動素子を用いたアクティブマトリクス型表示装置に関する。 The present invention relates to a semiconductor display device (hereinafter referred to as a display device), and in particular, an active matrix having a thin film transistor (hereinafter referred to as a TFT) manufactured on an insulator and using an electrophoretic element as a pixel. The present invention relates to a type display device.
２００１年６月にサンノゼで行われたＳＩＤ０１において、Ｅ ＩＮＫ社が電気泳動表示装置を発表し、脚光をあびた。Ｅ ＩＮＫ社が発表した電気泳動表示装置とは、材料として、電子インクを用い、それを印刷することによって、表示装置を構成している。 At SID01 held in San Jose in June 2001, EINK introduced an electrophoretic display device and was in the spotlight. The electrophoretic display device announced by E INK Company uses electronic ink as a material and prints it to form a display device.
図９に示すように、電子インクとは直径８０[μm]程度のマイクロカプセル９０６を作り、その中に透明な液体と、プラスに帯電した白い微粒子９０１とマイナスに帯電した黒い微粒子９０２とを封入している。マイクロカプセル９０６に電界をかけると、白い微粒子９０１と、黒い微粒子９０２が逆の方向に移動する。図９に示すように対向電極(透明電極)９０３と画素電極９０４、９０５の間にプラスまたはマイナスの電界をかけると表面に白または黒の微粒子が現れ、白または黒を表示する。この電子インクおよび対向電極(透明電極)は、印刷法によって成膜が可能であり、回路基板上に電子インクを印刷したものが電気泳動表示装置である。
As shown in FIG. 9, the electronic ink forms a
電子インクを用いた電気泳動表示装置は液晶表示装置にくらべて消費電力が小さいというメリットがある。それはまず、反射率が３０[％]前後有り、反射型液晶の数倍の反射率を持っていることである。反射型液晶は反射率が低いため、太陽光下など光の強い場所では有利であるが、光の弱い場所ではフロントライトなどの補助照明が必要になるが、電子インクを用いた電気泳動表示装置では反射率が高いためフロントライトは不要である。フロントライトでは数１００[mW]の電力を必要とするが、この電力は不要となる。また、液晶は有機材料を用いているため、直流駆動を継続すると劣化現象を起こしてしまう。従って、交流反転駆動が必要であるが、反転周波数が低いとフリッカが視認され、使用者に不快感を与えるため、通常６０〜１００[Hz]で交流反転駆動をおこなっている。電気泳動表示装置では液晶のように交流反転駆動をする必要がないので、６０[Hz]で毎回書き込みをする必要もない。以上の２点によって、低消費電力化が可能になる。 An electrophoretic display device using electronic ink has an advantage of lower power consumption than a liquid crystal display device. First, it has a reflectance of around 30% and has a reflectance several times that of a reflective liquid crystal. Reflective liquid crystal has low reflectivity, so it is advantageous in places with strong light such as under sunlight, but auxiliary lighting such as a front light is necessary in places with low light, but an electrophoretic display device using electronic ink The front light is unnecessary because of its high reflectivity. The front light requires several hundreds [mW] of power, but this power is unnecessary. Further, since the liquid crystal uses an organic material, if the direct current drive is continued, a deterioration phenomenon occurs. Therefore, AC inversion driving is necessary. However, when the inversion frequency is low, flicker is visually recognized and the user feels uncomfortable, so AC inversion driving is usually performed at 60 to 100 [Hz]. In the electrophoretic display device, it is not necessary to perform AC inversion driving as in the case of liquid crystal. The above two points can reduce power consumption.
Ｅ ＩＮＫ社はＳＩＤ０１ ＤＩＧＥＳＴ ｐ１５２〜１５５において、アモルファスシリコン(ａ−Ｓｉ)ＴＦＴを用いた電気泳動表示装置を発表している。 E INK has announced an electrophoretic display device using amorphous silicon (a-Si) TFTs in SID01 DIGEST p152-155.
ａ−ＳｉＴＦＴを用いた表示装置は、画素部１１００の周辺に、ＩＣ等のパッケージにて供給される外付けのソース信号線駆動回路１１０１、１１０２と、ゲート信号線駆動回路１１０３とを有する。それぞれの画素は、ソース信号線１１０４、ゲート信号線１１０５、画素ＴＦＴ１１０６、画素電極１１０７、保持容量１１０８等によって構成される。
A display device using an a-Si TFT includes external source signal
図１０は、電子インクとなるマイクロカプセル１００４および対向電極１００１を形成した後の画素の断面図であり、画素電極１００５の電位によって、マイクロカプセル１００４中の微粒子の動作が制御され、白または黒の表示を行う。
FIG. 10 is a cross-sectional view of the pixel after the formation of the
上述したように、従来の電気泳動ディスプレイにおいては、駆動回路を外付けで実装しているため、コスト、額縁の大きさ、端子接続の信頼性などに問題があった。 As described above, in the conventional electrophoretic display, since the drive circuit is mounted externally, there are problems in cost, frame size, reliability of terminal connection, and the like.
また、アモルファス用のＴＦＴ基板を用いて、電気泳動ディスプレイを構成する場合に、画素電極にかかる電位を保持するのに、画素の保持容量と、画素ＴＦＴのオフ電流で決定する時定数相当の書き込みをする必要がある。これは、フリッカ対策のように６０[Hz]での書き込みをする必要はないが、ある程度の周期でのリフレッシュ書き込みは必要となる。よって、更なる消費電力低減のため、映像を変えない限り書き込みの必要のない、電気泳動表示装置が求められている。 In addition, when an electrophoretic display is configured using an amorphous TFT substrate, writing corresponding to a time constant determined by the pixel holding capacity and the off-current of the pixel TFT is used to hold the potential applied to the pixel electrode. It is necessary to do. Although it is not necessary to perform writing at 60 [Hz] as a countermeasure against flicker, refresh writing at a certain period is necessary. Therefore, in order to further reduce power consumption, there is a need for an electrophoretic display device that does not require writing unless the video is changed.
そこで、本発明は電気泳動表示装置で、書き込み回数のさらに少ないアクティブマトリクス型の電気泳動表示装置を提供することを課題とする。 Therefore, an object of the present invention is to provide an active matrix electrophoretic display device which is an electrophoretic display device and has a smaller number of writing operations.
本発明の電気泳動表示装置では、ドライバ回路を内蔵することによって、コストや消費電力および端子部の信頼性改善をはかり、かつ、画素部に保持性の高いメモリ回路を内蔵することによって、書き込み回数を削減し、消費電力の少ない表示装置を提供される。 In the electrophoretic display device of the present invention, by incorporating a driver circuit, cost and power consumption and reliability of a terminal portion are improved, and by incorporating a highly retainable memory circuit in a pixel portion, And a display device with low power consumption.
以下に、本発明の電気泳動表示装置の構成について記載する。なお、本明細書において、回路の接続について述べる際には、ＴＦＴのソース領域とドレイン領域のうち、いずれか一方を入力電極、残る一方を出力電極と表記する。これは、ＴＦＴの耕造上、ソース領域とドレイン領域とを明確に区別することが困難であることを理由とする。 The configuration of the electrophoretic display device of the present invention will be described below. Note that in this specification, when circuit connection is described, one of a source region and a drain region of a TFT is referred to as an input electrode, and the remaining one is referred to as an output electrode. This is because it is difficult to clearly distinguish the source region and the drain region from the viewpoint of TFT cultivation.
本発明では、複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを特徴とした表示装置において、前記表示装置は前記画素と同一基板上にソース信号線またはゲート信号線を駆動する駆動回路を形成したことを特徴とする表示装置が提供される。 In the present invention, a display device is characterized in that microcapsules containing a plurality of charged particles are arranged on a plurality of pixel electrodes, and brightness and darkness are displayed by controlling the charged particles by the potential of the pixel electrodes. The display device is characterized in that a drive circuit for driving a source signal line or a gate signal line is formed on the same substrate as the pixel.
本発明では、複数の画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示することを特徴とした表示装置において、前記画素電極はそれぞれ１つづつのメモリ回路に接続され、メモリ回路の記憶データによって、前記画素電極の電位が変化することを特徴とした表示装置が提供される。 In the present invention, a display device is characterized in that microcapsules containing a plurality of charged particles are arranged on a plurality of pixel electrodes, and brightness and darkness are displayed by controlling the charged particles by the potential of the pixel electrodes. Each of the pixel electrodes is connected to one memory circuit, and a potential of the pixel electrode is changed according to data stored in the memory circuit.
本発明では、画素電極上に、複数の帯電粒子を内蔵したマイクロカプセルを配置し、前記画素電極の電位により前記帯電粒子を制御することによって明暗を表示する表示装置において、基板上に複数の画素電極を有し、前記画素電極は複数のサブ画素電極によって構成され、それ前記サブ画素電極はそれぞれ１つづつのメモリ回路に接続され、メモリ回路の記憶データによって、前記サブ画素電極の電位が変化することを特徴とした表示装置が提供される。 According to the present invention, in a display device in which a microcapsule containing a plurality of charged particles is disposed on a pixel electrode and brightness is displayed by controlling the charged particles by the potential of the pixel electrode, a plurality of pixels are formed on a substrate. The pixel electrode is composed of a plurality of sub-pixel electrodes, and each of the sub-pixel electrodes is connected to one memory circuit, and the potential of the sub-pixel electrode changes depending on data stored in the memory circuit A display device characterized by this is provided.
本発明では、ソース信号線駆動回路と、ゲート信号線駆動回路と、ｘ×ｙ個の画素がマトリクス状に配置された画素部とを有し、ｎビットのデジタル映像信号を入力して映像の表示を行う表示装置において、 前記ｘ×ｙ個の画素はそれぞれ、ｎ本のソース信号線と、ゲート信号線と、ｎ個のサブ画素とを有し、 前記ｎ個のサブ画素はそれぞれ、スイッチング用トランジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トランジスタのゲート電極はそれぞれ、前記ゲート信号線と電気的に接続され、入力電極は前記ｎ本のソース信号線のうちそれぞれ異なるいずれか１本と電気的に接続され、出力電極は、前記メモリ回路を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路は、 クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力する手段と、 前記サンプリングパルスにしたがって、ｎビットのデジタル映像信号を保持する手段と、 前記保持されたｎビットのデジタル映像信号を転送する手段と、 前記転送されたｎビットのデジタル映像信号を、ｎ×ｘ本のソース信号線に並列に出力する手段とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスにしたがって、ｙ本のゲート信号線を順次選択するゲート信号線選択パルスを出力する手段を少なくとも有することを特徴とする表示装置が提供される。 In the present invention, a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion in which x × y pixels are arranged in a matrix form, an n-bit digital video signal is input to input video. In the display device that performs display, each of the x × y pixels includes n source signal lines, gate signal lines, and n sub-pixels, and the n sub-pixels each switch Transistor, a memory circuit, and a pixel electrode, the gate electrode of the switching transistor is electrically connected to the gate signal line, and the input electrode is different among the n source signal lines. The output electrode is electrically connected to the pixel electrode via the memory circuit, and the source signal line driver circuit is connected to the clock signal and the start pulse. Means for sequentially outputting a sampling pulse, means for holding an n-bit digital video signal according to the sampling pulse, means for transferring the held n-bit digital video signal, and Means for outputting n-bit digital video signals in parallel to n × x source signal lines, and the gate signal line driving circuit comprises y gate signal lines in accordance with a clock signal and a start pulse. There is provided a display device characterized in that it has at least means for outputting a gate signal line selection pulse for sequentially selecting.
本発明では、ソース信号線駆動回路と、ゲート信号線駆動回路と、ｘ×ｙ個の画素がマトリクス状に配置された画素部とを有し、ｎビットのデジタル映像信号を入力して映像の表示を行う表示装置において、 前記ｘ×ｙ個の画素はそれぞれ、ソース信号線と、ｎ本のゲート信号線と、ｎ個のサブ画素とを有し、 前記ｎ個のサブ画素はそれぞれ、スイッチング用トランジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トランジスタのゲート電極はそれぞれ、前記ｎ本のゲート信号線のうちそれぞれ異なるいずれか１本と電気的に接続され、入力電極は前記ソース信号線と電気的に接続され、出力電極は、前記メモリ回路を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路は、 クロック信号とスタートパルスとにしたがって、順次サンプリングパルスを出力する手段と、 前記サンプリングパルスにしたがって、ｎビットのデジタル映像信号を保持する手段と、 前記保持されたｎビットのデジタル映像信号を転送する手段と、 前記転送されたｎビットのデジタル映像信号を、１ビット毎に順次選択して、前記ソース信号線に出力する手段とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスと、マルチプレクス信号とにしたがって、ｎ×ｙ本のゲート信号線を順次選択するゲート信号線選択パルスを出力する手段を少なくとも有することを特徴とする表示装置が提供される。 In the present invention, a source signal line driver circuit, a gate signal line driver circuit, and a pixel portion in which x × y pixels are arranged in a matrix form, an n-bit digital video signal is input to input video. In the display device that performs display, each of the x × y pixels includes a source signal line, n gate signal lines, and n subpixels, and each of the n subpixels is switched. A switching transistor, a gate electrode of the switching transistor is electrically connected to any one of the n gate signal lines, and an input electrode is The source signal line is electrically connected, the output electrode is electrically connected to the pixel electrode through the memory circuit, and the source signal line driver circuit is configured to supply a clock signal and a start pulse. Means for sequentially outputting a sampling pulse, means for holding an n-bit digital video signal according to the sampling pulse, means for transferring the held n-bit digital video signal, and Means for sequentially selecting the n-bit digital video signal for each bit and outputting the selected signal to the source signal line. The gate signal line driving circuit includes a clock signal, a start pulse, a multiplex signal, Accordingly, there is provided a display device comprising at least means for outputting a gate signal line selection pulse for sequentially selecting n × y gate signal lines.
なお、上述した表示装置の画素部に配置されるメモリ回路については、ＳＲＡＭを用いても良い。 Note that an SRAM may be used for the memory circuit arranged in the pixel portion of the display device described above.
また、本発明では上述した表示装置を用いた電子機器が提供される。 In addition, according to the present invention, an electronic device using the display device described above is provided.
従来の電気泳動表示装置では、ドライバ回路が外付けであり、コスト、信頼性などで問題があった。また、液晶と同様の保持容量とスイッチＴＦＴの組み合わせで画素を構成していたので、定期的なリフレッシュが必要であり、消費電力を大きくしていた。 In the conventional electrophoretic display device, the driver circuit is externally attached, and there are problems in cost, reliability, and the like. In addition, since the pixel is configured by a combination of the storage capacitor and the switch TFT similar to the liquid crystal, periodic refresh is necessary, and power consumption is increased.
本発明では、前述したように画素とドライバを一体形成することによって、コスト、信頼性の向上をはかり、かつ画素にメモリ回路を内蔵することによって、書き込み回数を低減し、消費電力を下げることが可能になった。 In the present invention, as described above, the pixel and the driver are integrally formed to improve cost and reliability, and by incorporating a memory circuit in the pixel, the number of writings can be reduced and power consumption can be reduced. It became possible.
[実施の形態１]
本発明の電気泳動表示装置の構成について以下に説明する。本発明の電気泳動表示装置は、絶縁基板上に、ソース信号線駆動回路またはゲート信号線駆動回路もしくはその両方を有し、画素領域にスイッチング用薄膜トランジスタとメモリ回路を有している。
[Embodiment 1]
The configuration of the electrophoretic display device of the present invention will be described below. The electrophoretic display device of the present invention includes a source signal line driver circuit and / or a gate signal line driver circuit over an insulating substrate, and includes a switching thin film transistor and a memory circuit in a pixel region.
図１は本発明の表示装置の実施の一形態を表している。以下その動作について説明を行う。 FIG. 1 shows an embodiment of a display device of the present invention. The operation will be described below.
中央に画素部１０６が配置されている。画素部の上側には、ソース信号線に入力する信号を制御するための、ソース信号線駆動回路１０１が配置されている。
ソース信号線駆動回路１０１は、第１のラッチ回路１０４、第２のラッチ回路１０５等を有する。画素部の左右には、ゲート信号線に入力する信号を制御するための、ゲート信号線駆動回路１０２が配置されている。なお、図１においては、ゲート信号線駆動回路１０２は、画素部の左右両側に配置されているが、片側に配置されていても構わない。ただし、画素部の両側に配置した方が、駆動効率、駆動信頼性の面から見て望ましい。
A
The source signal line driver circuit 101 includes a first latch circuit 104, a
ソース信号線駆動回路１０１は、図２に示すような構成を有している。図２に例として示すソース信号線駆動回路は、水平方向にｘ個の画素を持ち、１ビットのデジタル映像信号を入力して２階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリップフロップ(ＦＦ)２０１を複数段用いてなるシフトレジスタ２０２、ＮＡＮＤ２０３、第１のラッチ回路(ＬＡＴ１)２０４、第２のラッチ回路(ＬＡＴ２)２０５等を有する。ここで、ＮＡＮＤ２０３に関しては、特に設けなくとも良い。また、図２では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
The source signal line driver circuit 101 has a configuration as shown in FIG. The source signal line driver circuit shown as an example in FIG. 2 has x pixels in the horizontal direction, and is a source signal line driver circuit corresponding to a display device that inputs a 1-bit digital video signal and displays two gradations. A
図２を用いて動作について簡単に説明する。まず、シフトレジスタ２０２にソース側クロック信号、ソース側クロック反転信号、およびソース側スタートパルスが入力され、それにしたがってシフトレジスタ２０２から順次サンプリングパルスが出力される。図２においては、サンプリングパルスは、ＮＡＮＤ２０３によって、隣接段でのパルスの重複が生じないようになっているが、特にこの手順は設けなくとも良い。その後、ＮＡＮＤ２０３より出力されたサンプリングパルスは、第１のラッチ回路２０４に入力され、そのタイミングに従って、同じく第１のラッチ回路２０４に入力されたデジタル映像信号をそれぞれ保持していく。
The operation will be briefly described with reference to FIG. First, a source-side clock signal, a source-side clock inverted signal, and a source-side start pulse are input to the
第１のラッチ回路２０４において、１水平周期分のデジタル映像信号の保持が完了すると、帰線期間中にラッチラッチパルスが入力され、第１のラッチ回路２０４で保持されているデジタル映像信号は、一斉に第２のラッチ回路２０５へと転送される。
When the holding of the digital video signal for one horizontal period is completed in the
その後、再びシフトレジスタ回路２０２が動作してサンプリングパルスが出力され、次の水平周期分のデジタル映像信号の保持が開始される。同時に、第２のラッチ回路２０５で保持されているデジタル映像信号は、ソース信号線(図２中、Ｓ１、Ｓ２、・・・、Ｓｘと表記)に入力され各画素に書き込まれる。
Thereafter, the
ゲート信号線駆動回路１０２は、図１６に示すような構成を有している。図１６に例として示すゲート信号線駆動回路は、垂直方向にｙ個の画素を有し、フリップフロップ(ＦＦ)１６０１を複数段用いてなるシフトレジスタ１６０２、ＮＡＮＤ１６０３、バッファ１６０４等を有している。ここで、ＮＡＮＤ１６０３に関しては、特に設けなくとも良い。また、図１６では図示していないが、必要に応じてレベルシフタ回路等を配置しても良い。
The gate signal
図１６を用いて動作について簡単に説明する。まず、シフトレジスタ１６０２にゲート側クロック信号、ゲート側クロック反転信号、およびゲート側スタートパルスが入力され、それにしたがってシフトレジスタ１６０２から順次パルスが出力される。図１６においては、ＮＡＮＤ１６０３を用いて、隣接段のパルスの出力タイミングが重複しないようにしている。その後、バッファ１６０４を通り、ゲート信号線を順次選択していく。あるゲート信号線が選択されている期間が、１水平期間である。
The operation will be briefly described with reference to FIG. First, a gate-side clock signal, a gate-side clock inverted signal, and a gate-side start pulse are input to the
図３に、本発明の電気泳動表示装置の画素部の構成を示す。図３(Ａ)において、点線枠３００で囲まれた部分が１画素であり、その構成を図３(Ｂ)に示す。
FIG. 3 shows a configuration of a pixel portion of the electrophoretic display device of the present invention. In FIG. 3A, a portion surrounded by a dotted
それぞれの画素は、ソース信号線３０１、ゲート信号線３０２、スイッチング用ＴＦＴ３０３、メモリ回路３０４、電気泳動素子３０５を有する。スイッチング用ＴＦＴ３０３のゲート電極は、ゲート信号線Ｇ１〜Ｇｙのいずれか１本に接続され、スイッチング用ＴＦＴ３０３のソース領域とドレイン領域のうち、一方はソース信号線Ｓ１〜Ｓｘのいずれか１本に接続され、もう一方はメモリ回路３０４に接続されている。
Each pixel includes a
ソース信号線Ｓ１〜Ｓｘに入力された信号は、ゲート信号線Ｇ１〜Ｇｙに入力された信号によって導通状態となったスイッチング用ＴＦＴ３０７〜３０９のドレイン・ソース間を介して、メモリ回路３１０〜３１２に入力される。このメモリ回路の出力の電位に応じて、電気泳動素子３１３〜３１５が移動し、各画素の輝度が表現される。 Signals input to the source signal lines S1 to Sx are transferred to the memory circuits 310 to 312 via the drains and sources of the switching TFTs 307 to 309 that are turned on by the signals input to the gate signal lines G1 to Gy. Entered. In accordance with the output potential of the memory circuit, the electrophoretic elements 313 to 315 move to express the luminance of each pixel.
[実施の形態２]
図４に３ビット(８階調)の場合の画素の構成例を示す。図４に示す画素は、１画素あたり３ビットのデジタル映像信号が入力され、２3＝８階調の表示を行う。それぞれの画素は、スイッチング用ＴＦＴ４０７〜４０９、メモリ回路４１０〜４１２、および電気泳動素子４１３〜４１５を有する。スイッチング用ＴＦＴ４０７〜４０９のゲート電極はそれぞれ、ゲート信号線Ｇ１〜Ｇｙのいずれか一本に接続され、スイッチング用ＴＦＴ１００２のソース領域とドレイン領域とは、一方は、ソース信号線Ｓ１〜Ｓｘのいずれか一本に接続され、もう一方は、メモリ回路３１０〜３１２のいずれか１つに接続されている。
[Embodiment 2]
FIG. 4 shows a configuration example of a pixel in the case of 3 bits (8 gradations). The pixel shown in FIG. 4 receives a 3-bit digital video signal per pixel and displays 2 3 = 8 gradations. Each pixel has switching
それぞれの画素において、電気泳動素子を、面積の異なる３つの領域に分けそれぞれの面積比を１：２：４に設定し、それぞれを制御することによって、８階調が実現できる。カラーの場合には(２3)3＝５１２色が実現できる。次にこの場合の画素の動作について説明する。 In each pixel, the electrophoretic element is divided into three regions having different areas, the respective area ratios are set to 1: 2: 4, and each is controlled, so that eight gradations can be realized. In the case of color, (2 3 ) 3 = 512 colors can be realized. Next, the operation of the pixel in this case will be described.
３ビットのデジタル映像信号に対応したソース信号線駆動回路の構成例を図１７に示す。図１７に例として示すソース信号線駆動回路は、水平方向にｘ個の画素を持ち、１個の画素あたり３本のソース信号線を有し、３ビットのデジタル映像信号を入力して２3＝８階調の表示を行う表示装置に対応したソース信号線駆動回路であり、フリップフロップ(ＦＦ)１７０１を複数段用いてなるシフトレジスタ１７０２、ＮＡＮＤ１７０３、第１のラッチ回路(ＬＡＴ１)１７０４、第２のラッチ回路(ＬＡＴ２)１７０５等を有する。第１および第２のラッチ回路は、３ビット分が並列に配置され、３ビットデジタル映像信号(Ｄ１〜Ｄ３)の保持を行う。ここで、ＮＡＮＤ１７０３に関しては、特に設けなくとも良い。また、図２では図示していないが、必要に応じてバッファ回路、レベルシフタ回路等を配置しても良い。
A configuration example of a source signal line driver circuit corresponding to a 3-bit digital video signal is shown in FIG. The source signal line driver circuit shown as an example in FIG. 17 has x pixels in the horizontal direction, has three source signal lines per pixel, and inputs a 3-bit digital video signal to 2 3. = A source signal line driver circuit corresponding to a display device that performs display of 8 gradations, and includes a
ゲート信号線駆動回路に関しては、図１６に示したものと同様で良い。１つのゲート信号線選択パルスは、１つの画素内のスイッチング用ＴＦＴ４０７〜４０９のゲート電極に同時に入力される。
The gate signal line driver circuit may be the same as that shown in FIG. One gate signal line selection pulse is simultaneously input to the gate electrodes of the switching
図５に示すタイミングチャートは、ソース側クロック信号(ＣＫ)、ソース側クロック反転信号(ＣＫｂ)、ソース側スタートパルス(ＳＰ)、シフトレジスタ出力(ＳＲ１〜ＳＲ２)、サンプリングパルス(Ｓａｍｐ１〜ＳａｍｐＸ)、ラッチパルス(Ｌａｔｃｈ)、およびデジタル映像信号(Ｄ１〜Ｄ３)について示されている。
タイミングチャートに基づいて、動作を説明する。
The timing chart shown in FIG. 5 includes a source side clock signal (CK), a source side clock inverted signal (CKb), a source side start pulse (SP), shift register outputs (SR1 to SR2), sampling pulses (Samp1 to SampX), A latch pulse (Latch) and digital video signals (D1 to D3) are shown.
The operation will be described based on the timing chart.
ある水平期間５０１に対し、次の水平期間を５０２で示す。それぞれの水平期間は、ドットサンプリング期間５０３、５０５および、水平帰線期間５０４、５０６を有している。すなわち、水平期間とは、１段目のサンプリングパルスが出力されてから、再び１段目のサンプリングパルスが出力されるまでの期間であり、ドットサンプリング期間とは、１段目のサンプリングパルスが出力されてから、最終段のサンプリングパルスが出力されるまでの期間である。
The next horizontal period is indicated by 502 with respect to a certain
ある水平期間５０１に注目する。ドットサンプリング期間においては、サンプリングパルスの出力にしたがって、デジタル映像信号が第１のラッチ回路に保持される。保持のタイミングは、図５の例ではサンプリングパルスのダウンエッジに従っており、３ビット分、すなわち１画素に入力されるデジタル映像信号が同時に保持される。この操作は、１段目から順に行われ、最終段まで続く。
Note a certain
最終段の第１のラッチ回路における保持動作が終了すると、水平帰線期間に入る。水平帰線期間において、ラッチパルスが入力される(５２１)と、第１のラッチ回路に保持されているデジタル映像信号は、一斉に第２のラッチ回路へと転送される。 When the holding operation in the first latch circuit at the final stage ends, a horizontal blanking period starts. When a latch pulse is input in the horizontal blanking period (521), the digital video signals held in the first latch circuit are transferred to the second latch circuit all at once.
その後、水平帰線期間が終了し、次の水平期間５０２に入る。第１のラッチ回路においては、同様にデジタル映像信号の保持が行われる。一方、第２のラッチ回路に保持されているデジタル映像信号は、ドットサンプリング期間５０５の間、正確には次にラッチパルスが入力されるまでの間に、画素部のメモリ回路へと書き込まれる。メモリ回路への書き込み動作は、３ビット分同時に行われる。
Thereafter, the horizontal blanking period ends and the next
以下に本発明の実施例について説明する。 Examples of the present invention will be described below.
図６(Ａ)は画素にＳＲＡＭを使用した例である。ＳＲＡＭはインバータを二つ組み合わせて保持機能をもたせたもので、ＤＲＡＭのようにリフレッシュ動作を必要とせず、一度保持をおこなったら電源を切らない限り、内容が消えないため、映像が変わらない場合は再書き込みが不要である。よって、電気泳動表示装置との組み合わせにおいて、消費電力の低減に大きな効果を発揮する。 FIG. 6A shows an example in which an SRAM is used for a pixel. SRAM is a combination of two inverters and has a holding function. Like a DRAM, it does not require a refresh operation. Once held, the contents will not be erased unless the power is turned off. Rewriting is not necessary. Therefore, in combination with the electrophoretic display device, a great effect is exhibited in reducing power consumption.
第二の実施例を図６(Ｂ)に示す。図６(Ｂ)の画素は、実施例１にて示した、メモリ回路にＳＲＡＭを用いたもので、３ビットの階調表現を行う場合の画素構成例である。画素を面積の異なる３つの領域に分けそれぞれの面積比を１：２：４に設定し、白、黒の領域を面積比で変化させることによって、８階調が実現できる。カラーの場合には、(２3)3＝５１２色が実現できる。
A second embodiment is shown in FIG. The pixel in FIG. 6B is an example of a pixel configuration in which an SRAM is used for the memory circuit shown in
駆動回路の構成は図１および図１７で示したものと同じである。また、動作に関しては実施形態にて図５を用いて説明したものと同様であるので、ここでは説明を省略する。 The configuration of the drive circuit is the same as that shown in FIGS. The operation is the same as that described with reference to FIG. 5 in the embodiment, and the description thereof is omitted here.
図７は、図６(Ｂ)に示した構成で、実際に画素部をレイアウトした例を示している。１画素中、１ビットＳＲＡＭを３つ有し、それぞれがスイッチング用ＴＦＴと接続され、さらに電気泳動素子と接続されている。図中に付してある番号は、図６(Ｂ)に対応している。電気泳動素子６２０〜６２２は、その画素電極の面積を、１：２：４としている。スイッチング用ＴＦＴ６１７〜６１９に接続されているゲート信号線には、同じゲート信号線選択パルスが入力される。よって、スイッチング用ＴＦＴ６１７〜６１９は、同時にＯＮ・ＯＦＦする。
FIG. 7 shows an example in which the pixel portion is actually laid out with the configuration shown in FIG. Each pixel has three 1-bit SRAMs, each connected to a switching TFT and further connected to an electrophoretic element. The numbers given in the figure correspond to FIG. 6 (B). The area of the pixel electrode of the
図７において、Ａ−Ａ‘、Ｂ−Ｂ’、Ｃ−Ｃ‘で示される断面を、図８に示す。本実施例では、スイッチング用ＴＦＴやＳＲＡＭ等は、トップゲート型のポリシリコンＴＦＴによって構成されている。図中に付してある番号は、図６(Ｂ)に対応している。 In FIG. 7, the cross sections indicated by A-A ', B-B', and C-C 'are shown in FIG. In this embodiment, the switching TFT, SRAM, etc. are constituted by a top gate type polysilicon TFT. The numbers given in the figure correspond to FIG. 6 (B).
実施例１および実施例２においては、３ビット分のデジタル映像信号はそれぞれ別のソース信号線より、並列して画素に書き込まれていたが、ソース信号線を共有して、各ビットを切り替えて順に書き込むことも出来る。 In the first and second embodiments, the digital video signals for 3 bits are written to the pixels in parallel from different source signal lines. However, each bit is switched by sharing the source signal line. You can also write in order.
このような書き込みを行う場合のソース信号線駆動回路の構成例を図１８に示す。シフトレジスタ１８０２〜第２のラッチ回路１８０５の構成に関しては、図１７に示したものと同様である。
A configuration example of a source signal line driver circuit in the case of performing such writing is shown in FIG. The structures of the
ここでは、１本のソース信号線を介して、３ビットのデジタル映像信号を画素内のメモリ回路に書き込むため、第２のラッチ回路１８０５の出力と、ソース信号線との間に、選択スイッチ１８０６を設ける。第２のラッチ回路１８０５までは、３ビットのデジタル映像信号は、各ビットが並列に処理されてきているが、選択スイッチによって、ソース信号線への入力が順番に行われる。その順序は実施者が適宜設定して構わない。
Here, since a 3-bit digital video signal is written to the memory circuit in the pixel through one source signal line, a
図１９は、本実施例にて用いるゲート信号線駆動回路の構成例を示している。
シフトレジスタ１９０２〜バッファ１９０４の構成に関しては、図１６に示したものと同様で良い。
FIG. 19 shows a configuration example of a gate signal line driving circuit used in this embodiment.
The configuration of the
図１６におけるバッファ１６０４と、図１９におけるバッファ１９０４とは、その段数が異なっているが、バッファ出力をＨレベルで得るか、Ｌレベルで得るかの違いで段数を設定すれば良く、ここではその段数等については問わない。
The
実施例１および実施例２においては、１つのゲート信号線選択パルスが、１画素内の３つのスイッチング用ＴＦＴを同時に駆動し、それによって３ビット分のデジタル映像信号が同時に書き込まれていたが、本実施例においては、バッファ１９０４の出力の後、マルチプレクサ１９０５を用いて、１水平期間を複数のサブ期間分割する。この分割数は、デジタル映像信号のビット数に等しく、本実施例では３分割した。ソース信号線駆動回路に設けられた選択スイッチの切り替えタイミングと、マルチプレクサによる水平期間の分割タイミングが同期しており、各サブ期間で、各ビットのデジタル映像信号の書き込みを行う。
In the first and second embodiments, one gate signal line selection pulse drives three switching TFTs in one pixel at the same time, whereby a 3-bit digital video signal is simultaneously written. In this embodiment, after the output of the
図２１にタイミングチャートを示す。デジタル映像信号のサンプリングおよびラッチ動作は、実施例１および実施例２と同様である。ある水平期間２１０１においてサンプリング、保持されたデジタル映像信号は、帰線期間中に第２のラッチ回路へと転送される。その後、次の水平期間２１０２において、次の行のデジタル映像信号のサンプリング動作が行われている間、第２のラッチ回路からソース信号線にデジタル映像信号が出力され、画素内のメモリ回路に書き込まれる。
このとき、マルチプレクス信号(ＭＰＸ１〜３)によって、画素への書き込み期間が分割され、各ビットのデジタル映像信号が順次画素内のメモリ回路に書き込まれる。なお、ソース信号線駆動回路における選択スイッチが、ソース信号線を選択するタイミングも、マルチプレクス信号に同期する。
FIG. 21 shows a timing chart. The sampling and latching operations of the digital video signal are the same as those in the first and second embodiments. The digital video signal sampled and held in a certain
At this time, the writing period to the pixel is divided by the multiplexed signals (MPX1 to MPX1), and the digital video signal of each bit is sequentially written in the memory circuit in the pixel. Note that the timing at which the selection switch in the source signal line driver circuit selects the source signal line is also synchronized with the multiplex signal.
本実施例では、本発明の電気泳動表示装置の画素部とその周辺に設けられる駆動回路部のＴＦＴを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路部に関しては基本単位であるＣＭＯＳ回路を図示することとする。 In this embodiment, a method for simultaneously manufacturing a pixel portion of an electrophoretic display device of the present invention and a TFT of a driver circuit portion provided around the pixel portion will be described. However, in order to simplify the description, a CMOS circuit which is a basic unit is illustrated in the drive circuit portion.
また、画素部に関しては、ソース信号線と、スイッチング用ＴＦＴと、画素電極の接続部のみを示す。メモリ回路に関しては、ＳＲＡＭを用いる場合、駆動回路部のＣＭＯＳ回路と同様の構成であるので、特に図示しない。 As for the pixel portion, only the connection portion of the source signal line, the switching TFT, and the pixel electrode is shown. Regarding the memory circuit, in the case of using an SRAM, the configuration is the same as that of the CMOS circuit of the drive circuit section, and therefore not particularly shown.
まず、図１２(Ａ)に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスから成る基板５００１上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜５００２を形成する。
例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸化窒化シリコン膜５００２ａを１０〜２００[nm](好ましくは５０〜１００[nm])形成し、同様にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜５００２ｂを５０〜２００[nm](好ましくは１００〜１５０[nm])の厚さに積層形成する。本実施例では下地膜５００２を２層構造として示したが、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
First, as shown in FIG. 12A, a silicon oxide film on a
For example, a
島状半導体層５００３〜５００５は、非晶質構造を有する半導体膜をレーザー結晶化法や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この島状半導体層５００３〜５００５の厚さは２５〜８０[nm](好ましくは３０〜６０[nm])の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム(ＳｉＧｅ)合金などで形成すると良い。
The island-shaped
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＣＷレーザーを用いる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３０[Hz]とし、レーザーエネルギー密度を１００〜４００[mJ/cm2](代表的には２００〜３００[mJ/cm2])とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数１〜１０[kHz]とし、レーザーエネルギー密度を３００〜６００[mJ/cm2](代表的には３５０〜５００[mJ/cm2])とすると良い。そして幅１００〜１０００[μm]、例えば４００[μm]で線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率(オーバーラップ率)を８０〜９８[％]として行う。 In order to fabricate a crystalline semiconductor film by a laser crystallization method, a pulse oscillation type or a continuous emission type excimer laser, a YAG laser, or a CW laser is used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. The conditions for crystallization are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 30 [Hz] and the laser energy density is 100 to 400 [mJ / cm 2 ] (typically 200 to 300 [mJ / cm 2 ]). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 10 [kHz], and the laser energy density is 300 to 600 [mJ / cm 2 ] (typically 350 to 500 [mJ]. / cm 2 ]). Then, a laser beam condensed in a linear shape with a width of 100 to 1000 [μm], for example, 400 [μm] is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser light at this time is 80 Perform as ~ 98 [%].
次いで、島状半導体層５００３〜５００５を覆うゲート絶縁膜５００６を形成する。ゲート絶縁膜５００６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で形成する。本実施例では、１２０[nm]の厚さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜はこのような酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ(Tetraethyl Orthosilicate)とＯ2とを混合し、反応圧力４０[Pa]、基板温度３００〜４００[℃]とし、高周波(１３．５６[MHz])、電力密度０．５〜０．８[W/cm2]で放電させて形成することが出来る。このようにして作製される酸化シリコン膜は、その後４００〜５００[℃]の熱アニールによりゲート絶縁膜として良好な特性を得ることが出来る。
Next, a
そして、ゲート絶縁膜５００６上にゲート電極を形成するための第１の導電膜５００７と第２の導電膜５００８とを形成する。本実施例では、第１の導電膜５００７をＴａで５０〜１００[nm]の厚さに形成し、第２の導電膜５００８をＷで１００〜３００[nm]の厚さに形成する。
Then, a first
Ｔａ膜はスパッタ法で、ＴａのターゲットをＡｒでスパッタすることにより形成する。この場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥離を防止することが出来る。また、α相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電極に使用することが出来るが、β相のＴａ膜の抵抗率は１８０[μΩcm]程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度の厚さでＴａの下地に形成しておくとα相のＴａ膜を容易に得ることが出来る。 The Ta film is formed by sputtering, and a Ta target is sputtered with Ar. In this case, when an appropriate amount of Xe or Kr is added to Ar, the internal stress of the Ta film can be relieved and peeling of the film can be prevented. The resistivity of the α-phase Ta film is about 20 [μΩcm] and can be used for the gate electrode, but the resistivity of the β-phase Ta film is about 180 [μΩcm] and is used as the gate electrode. It is unsuitable. In order to form an α-phase Ta film, tantalum nitride having a crystal structure close to Ta's α-phase is formed on a Ta base with a thickness of about 10 to 50 nm. It can be easily obtained.
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その他に６フッ化タングステン(ＷＦ6)を用いる熱ＣＶＤ法で形成することも出来る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることが出来るが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９[％]のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０[μΩcm]を実現することが出来る。 When forming a W film, it is formed by sputtering using W as a target. In addition, it can be formed by a thermal CVD method using tungsten hexafluoride (WF 6 ). In any case, in order to use as a gate electrode, it is necessary to reduce the resistance, and it is desirable that the resistivity of the W film be 20 [μΩcm] or less. Although the resistivity of the W film can be reduced by increasing the crystal grains, if the impurity element such as oxygen is large in W, the crystallization is hindered and the resistance is increased. From this, in the case of the sputtering method, by using a W target having a purity of 99.9999 [%] and further forming a W film with sufficient consideration so that impurities are not mixed in from the gas phase during film formation, A resistivity of 9 to 20 [μΩcm] can be realized.
なお、本実施例では、第１の導電膜５００７をＴａ、第２の導電膜５００８をＷとしたが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕなどから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。本実施例以外の組み合わせの一例で望ましいものとしては、第１の導電膜５００７を窒化タンタル(ＴａＮ)で形成し、第２の導電膜５００８をＷとする組み合わせ、第１の導電膜５００７を窒化タンタル(ＴａＮ)で形成し、第２の導電膜５００８をＡｌとする組み合わせ、第１の導電膜５００７を窒化タンタル(ＴａＮ)で形成し、第２の導電膜５００８をＣｕとする組み合わせ等が挙げられる。
Note that in this embodiment, the first
また、ＬＤＤ領域（Lightly Doped Drain：低濃度不純物ドレイン領域）を小さくして済むような場合は、Ｗ単層などの構成にしても良いし、構成は同じでも、テーパー角を立てることによって、ＬＤＤの長さを小さくすることができる。 When the LDD region (Lightly Doped Drain) can be made small, a W single layer or the like may be used. Even if the configuration is the same, the LDD can be formed by increasing the taper angle. The length of can be reduced.
次に、レジストによるマスク５００９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ(Inductively Coupled Plasma：誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにＣＦ4とＣｌ2を混合し、１[Pa]の圧力でコイル型の電極に５００[W]のＲＦ(１３．５６[MHz])電力を投入してプラズマを生成して行う。基板側(試料ステージ)にも１００[W]のＲＦ(１３．５６[MHz])電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされる。
Next, a resist
上記エッチング条件では、レジストによるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。テーパー部の角度は１５〜４５°となる。
ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０[％]程度の割合でエッチング時間を増加させると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４(代表的には３)であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０[nm]程度エッチングされることになる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層５０１０〜５０１３(第１の導電層５０１０ａ〜５０１３ａと第２の導電層５０１０ｂ〜５０１３ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第１の形状の導電層５０１０〜５０１３で覆われない領域は２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
Under the above etching conditions, by making the shape of the resist mask suitable, the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of the tapered portion is 15 to 45 °.
In order to perform etching without leaving a residue on the gate insulating film, it is preferable to increase the etching time at a rate of about 10 to 20%. Since the selection ratio of the silicon oxynitride film to the W film is 2 to 4 (typically 3), the surface where the silicon oxynitride film is exposed is etched by about 20 to 50 [nm] by the over-etching process. become. Thus, the first shape conductive layers 5010 to 5013 (the first
そして、第１のドーピング処理を行いＮ型を付与する不純物元素を添加する。
ドーピングの方法はイオンドープ法もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜５×１０14[atoms/cm2]とし、加速電圧を６０〜１００[keV]として行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン(Ｐ)または砒素(Ａｓ)を用いるが、ここではリン(Ｐ)を用いる。この場合、導電層５０１０〜５０１３がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域５０１４〜５０１６が形成される。第１の不純物領域５０１４〜５０１６には１×１０20〜１×１０21[atoms/cm3]の濃度範囲でｎ型を付与する不純物元素を添加する(図１２(Ｂ))。
Then, an impurity element imparting N-type is added by performing a first doping process.
As a doping method, an ion doping method or an ion implantation method may be used. The conditions of the ion doping method are a dose amount of 1 × 10 13 to 5 × 10 14 [atoms / cm 2 ] and an acceleration voltage of 60 to 100 [keV]. As an impurity element imparting n-type, an element belonging to Group 15, typically phosphorus (P) or arsenic (As) is used, but here phosphorus (P) is used. In this case, the conductive layers 5010 to 5013 serve as a mask for the impurity element imparting n-type, and the
次に、図１２(Ｃ)に示すように、レジストマスクは除去しないまま、第２のエッチング処理を行う。エッチングガスにＣＦ4とＣｌ2とＯ2とを用い、Ｗ膜を選択的にエッチングする。この時、第２のエッチング処理により第２の形状の導電層５０１７〜５０２０(第１の導電層５０１７ａ〜５０２０ａと第２の導電層５０１７ｂ〜５０２０ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第２の形状の導電層５０１７〜５０２０で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
Next, as shown in FIG. 12C, a second etching process is performed without removing the resist mask. The W film is selectively etched using CF 4 , Cl 2 and O 2 as an etching gas. At this time, second shape
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することが出来る。ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、ＣＦ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、ＦラジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチング速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜とのエッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜よりも大きくすることが可能となる。 The etching reaction of the W film or Ta film with the mixed gas of CF 4 and Cl 2 can be estimated from the generated radicals or ion species and the vapor pressure of the reaction product. When the vapor pressures of W and Ta fluorides and chlorides are compared, WF 6 which is a fluoride of W is extremely high, and other WCl 5 , TaF 5 and TaCl 5 are similar. Therefore, both the W film and the Ta film are etched with a mixed gas of CF 4 and Cl 2 . However, when an appropriate amount of O 2 is added to this mixed gas, CF 4 and O 2 react to form CO and F, and a large amount of F radicals or F ions are generated. As a result, the etching rate of the W film having a high fluoride vapor pressure is increased. On the other hand, the increase in etching rate of Ta is relatively small even when F increases. Further, since Ta is more easily oxidized than W, the surface of Ta is oxidized by adding O 2 . Since the Ta oxide does not react with fluorine or chlorine, the etching rate of the Ta film further decreases. Therefore, it is possible to make a difference in the etching rate between the W film and the Ta film, and the etching rate of the W film can be made larger than that of the Ta film.
続いて、第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０[keV]とし、１×１０13[atoms/cm2]のドーズ量で行い、図１２(Ｂ)で島状半導体層に形成された第１の不純物領域の内側に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層５０１７〜５０２０を不純物元素に対するマスクとして用い、第１の導電層５０１７ａ〜５０２０ａの下側の領域の半導体層にも不純物元素が添加されるようにドーピングする。こうして、第２の不純物領域５０２１〜５０２３が形成される。この第２の不純物領域５０２１〜５０２３に添加されたリン(Ｐ)の濃度は、第１の導電層５０１７ａ〜５０２０ａのテーパー部の膜厚に従って緩やかな濃度勾配を有している。具体的には、第１の導電層５０１７ａ〜５０２０ａのテーパー部と重なる半導体層において、第１の導電層５０１７ａ〜５０２０ａのテーパー部の端部から内側に向かって若干、不純物濃度が低くなっているものの、ほぼ同程度の濃度である(図１２(Ｃ))。
Subsequently, a second doping process is performed. In this case, an impurity element imparting n-type conductivity is doped as a condition of a high acceleration voltage by lowering the dose than in the first doping process. For example, the acceleration voltage is set to 70 to 120 [keV] and the dose is 1 × 10 13 [atoms / cm 2 ], and the inside of the first impurity region formed in the island-shaped semiconductor layer in FIG. Then, a new impurity region is formed. Doping is performed using the second shape
続いて、図１２(Ｄ)に示すように第３のエッチング処理を行う。エッチングガスにＣＨＦ6を用い、反応性イオンエッチング法(ＲＩＥ法)を用いて行う。第３のエッチング処理により、第１の導電層５０１７ａ〜５０２０ａのテーパー部を部分的にエッチングして、第１の導電層が半導体層と重なる領域が縮小される。
第３のエッチング処理によって、第３の形状の導電層５０２４〜５０２７(第１の導電層５０２４ａ〜５０２７ａと第２の導電層５０２４ｂ〜５０２７ｂ)を形成する。このとき、ゲート絶縁膜５００６においては、第３の形状の導電層５０２４〜５０２７で覆われない領域はさらに２０〜５０[nm]程度エッチングされ薄くなった領域が形成される。
Subsequently, a third etching process is performed as shown in FIG. An etching gas is CHF 6 and a reactive ion etching method (RIE method) is used. By the third etching treatment, the tapered portions of the first
By the third etching process, third shape
第３のエッチング処理によって、第２の不純物領域５０２１〜５０２３の一部、つまり、第１の導電層５０２４ａ〜５０２７ａと重ならない領域に、第３の不純物領域５０２８〜５０３０が形成される（図１２(Ｄ)）。
By the third etching process,
そして、図１３(Ａ)に示すように、新たにレジストマスク５０３１を形成し、Ｐチャネル型ＴＦＴを形成する島状半導体層５００３に、第1の導電型とは逆の導電型の第４の不純物領域５０３２を形成する。第１導電層５０２５ｂを不純物元素に対するマスクとして用い、自己整合的に不純物領域を形成する。このとき、不純物領域５０３２においては、一部にそれぞれ異なる濃度でリンが添加されているが、ジボラン(Ｂ2Ｈ6)のドーズ量をリンのドーズ量よりも十分に高くすることにより、Ｐ型を付与することが出来る。なお、不純物領域５０３２においては、そのいずれの領域においても不純物濃度が２×１０20〜２×１０21[atoms/cm3]となるようにする。
Then, as shown in FIG. 13A, a resist
以上までの工程でそれぞれの島状半導体層に不純物領域が形成される。島状半導体層と重なる第３の形状の導電層５０２４、５０２５、５０２７がゲート電極として機能する。また、５０２６はソース信号線として機能する。
Through the above steps, impurity regions are formed in each island-like semiconductor layer. The third shape
レジストマスク５０３１を除去した後、導電型の制御を目的として、それぞれの島状半導体層に添加された不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法(ＲＴＡ法)を適用することが出来る。熱アニール法では酸素濃度が１[ppm]以下、好ましくは０．１[ppm]以下の窒素雰囲気中で４００〜７００[℃]、代表的には５００〜６００[℃]で行うものであり、本実施例では５００[℃]で４時間の熱処理を行う。ただし、第３の形状の導電層５０２４〜５０２７に用いた配線材料が熱に弱い場合には、配線等を保護するため層間絶縁膜(シリコンを主成分とする)を形成した後で活性化を行うことが好ましい。
After the resist
さらに、３〜１００[％]の水素を含む雰囲気中で、３００〜４５０[℃]で１〜１２時間の熱処理を行い、島状半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。 Further, a heat treatment is performed at 300 to 450 [° C.] for 1 to 12 hours in an atmosphere containing 3 to 100 [%] hydrogen to perform a step of hydrogenating the island-shaped semiconductor layer. This step is a step of terminating dangling bonds in the semiconductor layer with thermally excited hydrogen. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
次いで、図１３（Ｂ）に示すように、第１の層間絶縁膜５０３３は酸化窒化シリコン膜から１００〜２００[nm]の厚さで形成する。その上に有機絶縁物材料から成る第２の層間絶縁膜５０３４を形成する。第２の層間絶縁膜については、基板表面を十分に平坦化する目的もある。次いで、コンタクトホールを形成するためのエッチング工程を行う。
Next, as shown in FIG. 13B, the first
その後、配線５０３５〜５０３９、およびゲート信号線５０４０を形成する。
Thereafter, wirings 5035 to 5039 and
なお、本実施例では、書き込み用ＴＦＴは、ダブルゲート構造で示したが、シングルゲート構造やトリプルゲート構造でも構わないし、マルチゲート構造でも構わない。 In this embodiment, the writing TFT has a double gate structure, but may have a single gate structure, a triple gate structure, or a multi-gate structure.
以上のようにして、Ｎチャネル型ＴＦＴ、Ｐチャネル型ＴＦＴを有する駆動回路部と、書き込み用ＴＦＴ、保持容量を有する画素部とを同一基板上に形成することができる。本明細書中ではこのような基板をアクティブマトリクス基板と呼ぶ。 As described above, the driver circuit portion including the N-channel TFT and the P-channel TFT and the pixel portion including the writing TFT and the storage capacitor can be formed over the same substrate. In this specification, such a substrate is called an active matrix substrate.
また、本実施例で示す工程に従えば、アクティブマトリクス基板の作製に必要なフォトマスクの数を５枚(島状半導体層パターン、第１配線パターン(ソース信号線、容量配線)、Ｐチャネル領域のマスクパターン、コンタクトホールパターン、第２配線パターン)とすることができる。その結果、工程を短縮し、製造コストの低減及び歩留まりの向上に寄与することができる。 Further, according to the steps shown in this embodiment, the number of photomasks necessary for manufacturing the active matrix substrate is 5 (island-like semiconductor layer pattern, first wiring pattern (source signal line, capacitor wiring), P channel region Mask pattern, contact hole pattern, second wiring pattern). As a result, the process can be shortened, and the manufacturing cost can be reduced and the yield can be improved.
続いて、第３の層間絶縁膜５０４１を形成した後、コンタクトホールを形成する。その後、画素部に画素電極をパターニングによって形成する。
Subsequently, after a third
次いで、画素電極上に、透明液体と帯電粒子とを封入したマイクロカプセル５０４３を塗布する。マイクロカプセル５０４３は、前述の通り一般的には８０[μm]前後であるので、印刷法等による塗布が可能であり、画素部の所望の位置にのみマイクロカプセルを塗布すれば良い。
Next, a
その後、透明導電膜でなる対向電極５０４４を形成する。透明導電膜の材料としては、代表的には酸化インジウム・スズ（Indium Tin Oxide：ＩＴＯ）等を用いれば良い。
Thereafter, a
最後に、表面を保護するための保護膜５０４５を形成し、図１３（Ｃ）に示すようなアクティブマトリクス型電気泳動表示装置が完成する。なお、保護膜は、図１３（Ｃ）においては、基板全面に形成しているが、画素部のみに形成されていても良いし、ＦＰＣ上を除く全面に形成されていても良い。
Finally, a
なお、上記の行程により作成されるアクティブマトリクス型液晶表示装置におけるＴＦＴはトップゲート構造をとっているが、ボトムゲート構造のＴＦＴやデュアルゲート構造その他の構造のＴＦＴに対しても本実施例は容易に適用され得る。 Although the TFT in the active matrix type liquid crystal display device manufactured by the above process has a top gate structure, this embodiment is easy even for a TFT having a bottom gate structure, a dual gate structure, and other structures. Can be applied to.
また、本実施例においては、ガラス基板上を使用しているが、ガラス基板に限らず、プラスチック基板、ステンレス基板、単結晶ウェハ等、ガラス基板以外のものを使用することによっても実施が可能である。特に、弾性に富む基板を用いることによって、表示装置自体にフレキシブル性を持たせることも出来る。 In this embodiment, the glass substrate is used. However, the present invention is not limited to the glass substrate, and can be implemented by using a substrate other than the glass substrate, such as a plastic substrate, a stainless steel substrate, and a single crystal wafer. is there. In particular, by using a substrate rich in elasticity, the display device itself can be flexible.
本実施例は、実施例１乃至実施例３と自由に組み合わせて実施することが可能である。
This embodiment can be implemented by being freely combined with
本発明の電気泳動表示装置には様々な用途がある。本実施例では、本発明の電気泳動表示装置を電子機器に適用した例について述べる。 The electrophoretic display device of the present invention has various uses. In this embodiment, an example in which the electrophoretic display device of the present invention is applied to an electronic device will be described.
液晶表示装置を組み込んだ半導体装置には、携帯情報端末(電子手帳、モバイルコンピュータ、携帯電話等)、ビデオカメラ、デジタルカメラ、パーソナルコンピュータ、テレビ等が挙げられる。それらの一例を図１４および図１５に示す。 Examples of semiconductor devices incorporating a liquid crystal display device include portable information terminals (electronic notebooks, mobile computers, mobile phones, and the like), video cameras, digital cameras, personal computers, televisions, and the like. Examples of these are shown in FIGS.
図１４(Ａ)は携帯電話であり、本体３００１、音声出力部３００２、音声入力部３００３、表示部３００４、操作スイッチ３００５、アンテナ３００６から構成されている。本発明は表示部３００４に適用することができる。
FIG. 14A illustrates a mobile phone, which includes a
図１４(Ｂ)はビデオカメラであり、本体３０１１、表示部３０１２、音声入力部３０１３、操作スイッチ３０１４、バッテリー３０１５、受像部３０１６から成っている。本発明は表示部３０１２に適用することができる。
FIG. 14B illustrates a video camera which includes a main body 3011, a display portion 3012, an
図１４(Ｃ)はパーソナルコンピュータであり、本体３０２１、表示部３０２２、キーボード３０２３等で構成される。本発明は表示部３０２２に適用することができる。
FIG. 14C illustrates a personal computer, which includes a main body 3021, a
図１４(Ｄ)は携帯情報端末であり、本体３０３１、スタイラスペン３０３２、表示部３０３３、操作ボタン３０３４、外部インターフェイス３０３５で構成されている。本発明は表示部３０３３に適用することができる。
FIG. 14D illustrates a portable information terminal which includes a
図１５(Ａ)はデジタルカメラであり、本体３１０１、表示部（Ａ）３１０２、接眼部３１０３、操作スイッチ３１０４、表示部（Ｂ）３１０５、受像部(図示しない)、バッテリー３１０６等で構成される。本発明は表示部（Ａ）３１０２および表示部（Ｂ）３１０５に適用することができる。
FIG. 15A illustrates a digital camera which includes a main body 3101, a display portion (A) 3102, an eyepiece portion 3103, an
図１５(Ｂ)は携帯書籍であり、本体３１１１、表示部３１１２、記憶媒体３１１３、操作スイッチ３１１４等から構成されており、ミニディスク(ＭＤ)やＤＶＤ(Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ)に記憶されたデータや、受信したデータを表示するものである。本発明は表示部３１１２に適用することができる。
FIG. 15B illustrates a portable book, which includes a main body 3111, a display portion 3112, a
図１５(Ｃ)はテレビであり、本体３１２１、スピーカー３１２２、表示部３１２３、受信装置３１２４、増幅装置３１２５等で構成される。本発明は表示部３１２３に適用することができる。
FIG. 15C illustrates a television set including a main body 3121, a
図１５(Ｄ)はプログラムを記録した記録媒体を用いるプレーヤーであり、本体３１３１、表示部３１３２、スピーカー部３１３３、記録媒体３１３４、操作スイッチ３１３５で構成される。なお、この装置は記録媒体としてＤＶＤ(Digital Versatile Disc)、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部３１３２に適用することができる。
FIG. 15D shows a player that uses a recording medium in which a program is recorded, and includes a main body 3131, a
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