JP2002314519A - Bit synchronizing circuit - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ビット同期回路に
係り、特に、クロックに対するデータの位相の変化を検
出する時間幅、クロックに対するデータの位相の変化履
歴に応じた位相補正量を選択することが可能なビット同
期回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bit synchronization circuit, and more particularly to a method for selecting a time width for detecting a change in data phase with respect to a clock and a phase correction amount in accordance with a history of changes in data phase with respect to a clock. The present invention relates to a bit synchronization circuit capable of performing the following.
【０００２】デジタル伝送方式を採用した長距離伝送が
実用化されて久しいが、グローバルな伝送システムの構
築、充実に伴って長距離化に対する要求は一層強いもの
になっている。[0002] Long-distance transmission using a digital transmission system has been practically used for a long time, but with the construction and enhancement of a global transmission system, the demand for long-distance transmission has become stronger.
【０００３】さて、伝送距離が長くなればなるほど伝送
システムを構成するリンク数が増加する。各々のリンク
においては種々の要因によってジッタやワンダが発生し
ており、上記ジッタ又はワンダはリンク数の増加に対応
して累積されてゆき、受信側においてクロックとデータ
の位相を変化させるためにデータの識別誤りの原因にな
る。しかも、上記ジッタ又はワンダは元来変動するもの
であるため、受信側におけるクロックとデータの位相関
係は一定ではないので、一遍調整すればクロックとデー
タの位相を理想的な関係に止めておくことができるとい
うものではない。[0003] As the transmission distance increases, the number of links constituting the transmission system increases. In each link, jitter or wander occurs due to various factors.The jitter or wander is accumulated in accordance with the increase in the number of links, and the data on the receiving side is changed in order to change the phase of clock and data. May cause misidentification. Moreover, since the jitter or wander originally fluctuates, the phase relationship between the clock and the data on the receiving side is not constant. It is not something that can be done.
【０００４】上記長距離化の要求と並行して伝送速度の
高速化に対する要求も更に強いものになっている。当然
のことながら、伝送速度が高速化されるほど１ビットの
データに割り当てられる時間は短くなる。[0004] In parallel with the above demand for longer distances, demands for higher transmission speeds have become stronger. Naturally, the higher the transmission speed, the shorter the time allocated to 1-bit data.
【０００５】つまり、高速化が進行するほどデジタル伝
送システムに許容されるジッタ又はワンダは小さくなる
上、高速化と並行して長距離化が進行するほど１リンク
当たりに許容されるジッタ又はワンダは小さくなる。That is, the higher the speed, the smaller the jitter or wander allowed for the digital transmission system, and the longer the distance in parallel with the speed, the smaller the jitter or wander allowed per link. Become smaller.
【０００６】理想的には、ジッタ又はワンダを十分に抑
圧することができれば受信側における識別誤りを十分に
抑圧することができる。しかし、ジッタ又はワンダはデ
ジタル伝送システム内外に存在する種々の雑音によって
生成されるものであり、これら雑音の混入を完全に回避
することは至難の技である。Ideally, if the jitter or wander can be sufficiently suppressed, the identification error on the receiving side can be sufficiently suppressed. However, jitter or wander is generated by various kinds of noise existing inside and outside the digital transmission system, and it is extremely difficult to completely avoid the contamination of such noise.
【０００７】従って、ジッタ又はワンダの抑圧を試みる
と共に、デジタル伝送システムの受信側においてクロッ
クとデータの位相をアダプティブに調整することが肝要
となる。これを行なうのがビット同期回路である。Therefore, it is important to try to suppress jitter or wander and adaptively adjust the phase of clock and data on the receiving side of the digital transmission system. This is performed by the bit synchronization circuit.
【０００８】図２０は、一般的なビット同期回路の構成
で、クロックを基準に考えてデータの位相を補正するも
のとする構成である。FIG. 20 shows a configuration of a general bit synchronization circuit, in which the phase of data is corrected on the basis of a clock.
【０００９】図２０において、１は、入力データを所定
の間隔で遅延させた複数のデータの中からクロックとデ
ータの位相関係を補正できる選択データを出力する遅延
量選択部、２は、該選択データを所定の間隔で遅延させ
た複数のデータを生成し、クロックとデータの位相関係
を知るために該複数のデータ間の位相関係を示す位相検
出信号を出力するデータ位相検出部、３は、該位相検出
信号によってクロックとデータの位相関係即ち進み又は
遅れを判定してクロックとデータの位相関係を補正する
ための位相判定信号を出力するデータ位相判定部、４
は、該位相判定信号に応じた遅延量指示信号を生成して
遅延量選択部１に供給し、クロックとデータの位相関係
を補正できる選択データを出力させる遅延量指示信号生
成部である。In FIG. 20, reference numeral 1 denotes a delay amount selection unit for outputting selection data capable of correcting a phase relationship between a clock and data from a plurality of data obtained by delaying input data at a predetermined interval. A data phase detection unit 3 that generates a plurality of data obtained by delaying data at predetermined intervals and outputs a phase detection signal indicating a phase relationship between the plurality of data to know a phase relationship between the clock and the data, A data phase determination unit for determining a phase relationship between clock and data, that is, a lead or a lag based on the phase detection signal, and outputting a phase determination signal for correcting the phase relationship between clock and data;
Is a delay amount instruction signal generation unit that generates a delay amount instruction signal according to the phase determination signal, supplies the generated signal to the delay amount selection unit 1, and outputs selection data that can correct the phase relationship between clock and data.
【００１０】従来のビット同期回路も、本発明のビット
同期回路も基本的には図２０の構成に準拠している。Both the conventional bit synchronization circuit and the bit synchronization circuit of the present invention basically conform to the configuration shown in FIG.
【００１１】尚、クロックとデータの位相関係は相対的
なものであるから、データを基準に考えてクロックの位
相を補正してもクロックとデータの位相関係を適正に保
つことができる。ただ、通常はクロックを基準に回路を
設計していることもあり、クロックを基準に考える方が
考え易い。従って、この明細書ではクロックを基準にデ
ータの位相を補正するものとして説明を行ない、最後に
データを基準にする場合について補充的に言及する。Since the phase relationship between the clock and the data is relative, the phase relationship between the clock and the data can be properly maintained even if the phase of the clock is corrected based on the data. However, the circuit is usually designed on the basis of the clock, and it is easier to think on the basis of the clock. Therefore, in this specification, the description will be made assuming that the phase of data is corrected based on a clock, and the case where data is used as a reference will be supplementarily mentioned last.
【００１２】[0012]
【従来の技術】図２１は、従来のビット同期回路の構成
である。2. Description of the Related Art FIG. 21 shows a configuration of a conventional bit synchronization circuit.
【００１３】図２１において、１は、遅延量選択部で、
遅延量Ｘの遅延回路１−１ｆ及び１−１ｇ、論理積回路
１−２ｆと１−２ｇ及び１−２ｈ、論理和回路１−３ｂ
によって構成される。そして、論理和回路１−３ｂの出
力が選択データである。In FIG. 21, reference numeral 1 denotes a delay amount selection unit.
Delay circuits 1-1f and 1-1g of delay amount X, AND circuits 1-2f and 1-2g and 1-2h, OR circuit 1-3b
Composed of The output of the OR circuit 1-3b is the selection data.
【００１４】ここで、入力データをＩＤ０、該入力デー
タを遅延量Ｘだけ遅延させたデータをＩＤ１、該ＩＤ１
を遅延量Ｘだけ遅延させたデータをＩＤ２とすると、論
理積回路１−２ｆ乃至１−２ｈはデータＩＤ０乃至ＩＤ
２と遅延量指示信号の各ビットの論理積演算を行なって
いる。Here, input data is ID0, data obtained by delaying the input data by the delay amount X is ID1, ID1
If the data obtained by delaying the data by the delay amount X is ID2, the AND circuits 1-2f to 1-2h output the data ID0 to IDh.
The logical AND operation of 2 and each bit of the delay instruction signal is performed.
【００１５】又、２は、データ位相検出部で、遅延量Ｙ
の遅延回路２−１ｋ及び２−１ｍ、遅延量選択部１が出
力する選択データと遅延回路２−１ｋ及び２−１ｍによ
って遅延させた選択データをラッチする遅延フリップ・
フロップ２−２ｍ、２−２ｎ及び２−２ｐ、遅延フリッ
プ・フロップ２−２ｍと遅延フリップ・フロップ２−２
ｎの出力を比較する排他的論理和回路２−３ｋ及び遅延
フリップ・フロップ２−２ｎと遅延フリップ・フロップ
２−２ｐの出力を比較する排他的論理和回路２−３ｍに
よって構成される。そして、排他的論理和回路２−３ｋ
の出力であるＤＥＴ＃０と排他的論理和回路２−３ｍの
出力であるＤＥＴ＃１が位相検出信号で、遅延フリップ
・フロップ２−２ｎの出力が出力データである。Reference numeral 2 denotes a data phase detector, which is a delay amount Y
2-1k and 2-1m, and the delay flip-flop that latches the selection data output by the delay amount selection unit 1 and the selection data delayed by the delay circuits 2-1k and 2-1m.
Flops 2-2m, 2-2n and 2-2p, delay flip-flop 2-2m and delay flip-flop 2-2
An exclusive OR circuit 2-3k for comparing the outputs of n and an exclusive OR circuit 2-3m for comparing the outputs of the delay flip-flop 2-2n and the delay flip-flop 2-2p. And the exclusive OR circuit 2-3k
Is the phase detection signal, and the output of the delay flip-flop 2-2n is the output data.
【００１６】尚、選択データそのものをＤ０、該選択デ
ータを遅延量Ｙだけ遅延させたデータをＤ１、該Ｄ１を
遅延量Ｙだけ遅延させたデータをＤ２とする。The selected data is D0, the data obtained by delaying the selected data by the delay Y is D1, and the data obtained by delaying the D1 by the delay Y is D2.
【００１７】又、３は、データ位相判定部で、上記位相
検出信号を受ける論理積回路３−４ｋ及び３−４ｍ、論
理積回路３−４ｋの出力を微分する遅延フリップ・フロ
ップ３−２ｋ及び論理積回路３−４ｎ、論理積回路３−
４ｍの出力を微分する遅延フリップ・フロップ３−２ｍ
及び論理積回路３−４ｐ、論理積回路３−４ｎ及び３−
４ｐの出力に応じて位相判定信号を生成する論理積回路
３−４ｑ、３−４ｒ、セット・リセット・フリップ・フ
ロップ３−１ｅ及び３−１ｆによって構成される。尚、
セット・リセット・フリップ・フロップ３−１ｅ及び３
−１ｆは、クロックとは非同期にセットされ、クロック
と同期してリセットされる形式のものである。Numeral 3 denotes a data phase determining section, which is an AND circuit 3-4k and 3-4m for receiving the phase detection signal, a delay flip-flop 3-2k for differentiating the output of the AND circuit 3-4k, and AND circuit 3-4n, AND circuit 3-
Delay flip-flop 3-2m for differentiating 4m output
AND circuit 3-4p, AND circuit 3-4n and 3-
The AND circuit 3-4q, 3-4r that generates a phase determination signal in accordance with the output of 4p, and the set / reset flip-flops 3-1e and 3-1f. still,
Set / reset / flip / flop 3-1e and 3
-1f is of a type that is set asynchronously with the clock and reset in synchronization with the clock.
【００１８】そして、セット・リセット・フリップ・フ
ロップ３−１ｅの出力とセット・リセット・フリップ・
フロップ３−１ｆの出力が遅延量指示信号生成部に供給
する位相判定信号である。The output of the set / reset flip-flop 3-1e and the set / reset flip-flop
The output of the flop 3-1f is a phase determination signal supplied to the delay amount instruction signal generator.
【００１９】更に、４は、該位相判定信号の状態に応じ
て、上記遅延量選択部の論理積回路１−２ｆ又は１−２
ｇ又は１−２ｈのいずれかを選択する遅延量指示信号を
生成する遅延量指示信号生成部で、データ位相判定部３
を構成するセット・リセット・フリップ・フロップ３−
１ｅ、３−１ｆの出力の論理積演算をして出力を遅延量
選択部１を構成する論理積回路１−２ｇに供給する４−
１ａを備えている。尚、データ位相判定部３を構成する
セット・リセット・フリップ・フロップ３−１ｅ、３−
１ｆの出力は、それぞれ、遅延量選択部１を構成する論
理積回路１−２ｈ及び１−２ｆに直接供給される。Further, reference numeral 4 denotes an AND circuit 1-2f or 1-2 of the delay amount selecting section according to the state of the phase determination signal.
a delay amount instruction signal generation unit that generates a delay amount instruction signal for selecting any one of g and 1-2h;
Set-reset flip-flop 3-
1e, 3-1f performs a logical product operation on the outputs and supplies the output to a logical product circuit 1-2g constituting the delay amount selecting unit 1
1a. Note that the set / reset flip-flops 3-1e and 3-
The output of 1f is directly supplied to AND circuits 1-2h and 1-2f constituting the delay amount selection unit 1, respectively.
【００２０】図２２は、図２１の構成の動作を説明する
図で、図２２（イ）にデータ位相検出部の動作を、図２
２（ロ）にデータ位相判定部の動作を、図２２（ハ）に
位相補正結果を示している。FIG. 22 is a diagram for explaining the operation of the configuration shown in FIG. 21. FIG. 22 (A) shows the operation of the data phase detector, and FIG.
2 (b) shows the operation of the data phase determination unit, and FIG. 22 (c) shows the phase correction result.
【００２１】尚、図２２においては、排他的論理和回路
をＥＸＯＲと略記し、遅延フリップ・フロップをＤＦＦ
と略記し、論理積回路をＡＮＤと略記し、セット・リセ
ット・フリップ・フロップをＳＲＦＦと略記している。
以降も、図では同様に略記する。In FIG. 22, the exclusive OR circuit is abbreviated as EXOR, and the delay flip-flop is referred to as DFF.
, The AND circuit is abbreviated as AND, and the set / reset flip-flop is abbreviated as SRFF.
Hereinafter, in the figures, they are similarly abbreviated.
【００２２】ビット同期回路に電源を投入した初期状態
ではパワー・オン・リセットによってデータ位相判定部
３を構成するセット・リセット・フリップ・フロップ３
−１ｅ及び３−１ｆは共に論理レベル“０”の信号を出
力するために、遅延量指示信号生成部４を構成する論理
積回路４−１ａが論理レベル“１”の信号を出力する。
従って、初期状態では遅延量選択部１は論理積回路１−
２ｇの出力を選択データとして出力する。In an initial state in which power is supplied to the bit synchronization circuit, a set-reset flip-flop 3 constituting the data phase determining unit 3 by power-on reset
Since the signals -1e and 3-1f both output signals of the logic level "0", the AND circuit 4-1a constituting the delay amount instruction signal generation unit 4 outputs the signal of the logic level "1".
Accordingly, in the initial state, the delay amount selecting unit 1 operates the AND circuit 1-.
The output of 2 g is output as selection data.
【００２３】そして、図２２（イ）の（１）は入力クロ
ックとデータの位相関係が理想に近い状態に調整されて
ビット同期回路が動作を開始したことを想定したケース
である。即ち、入力クロックの立ち上がりによってデー
タ位相検出部２を構成する遅延フリップ・フロップ２−
２ｍ、２−２ｎ及び２−２ｐに同じデータ（この場合は
Ａ（０））がラッチされるように調整されているため、
排他的論理和回路２−３ｋ及び２−３ｍは共に論理レベ
ル“０”の信号を位相検出信号として出力する。FIG. 22A shows a case (1) in which it is assumed that the phase relationship between the input clock and the data is adjusted to a state close to ideal and the bit synchronization circuit starts operating. That is, the delay flip-flop 2- which constitutes the data phase detector 2 at the rise of the input clock.
Since the same data (A (0) in this case) is adjusted to be latched in 2m, 2-2n and 2-2p,
Each of the exclusive OR circuits 2-3k and 2-3m outputs a signal having a logic level "0" as a phase detection signal.
【００２４】従って、データ位相判定部３を構成するセ
ット・リセット・フリップ・フロップ３−１ｅ及び３−
１ｆは共に論理レベル“０”の信号を出力する（これは
容易に理解できることであるために図示を省略してい
る。）。従って、データ位相判定部３が出力する位相判
定信号の論理レベルは共に“０”で動作開始時と同じで
あるので、遅延量選択部１は論理積回路１−２ｇの出力
を選択し続ける。Therefore, the set / reset flip-flops 3-1e and 3--3 constituting the data phase determining section 3
1f both output a signal of logic level "0" (this is not shown because it can be easily understood). Accordingly, since the logic levels of the phase determination signals output from the data phase determination unit 3 are both "0" and the same as at the start of operation, the delay amount selection unit 1 continues to select the output of the AND circuit 1-2g.
【００２５】この状態で、図２２（イ）の（２）の如く
入力データの位相が遅延したとする。即ち、図２２
（イ）の（２）において、クロックに対して破線で示す
位相関係にあったデータが実線で示す位相関係に変化し
たとする。この場合、クロックの立ち上がりによって遅
延フリップ・フロップ２−２ｍと２−２ｎには同じデー
タＢ（０）がラッチされるが、遅延フリップ・フロップ
２−２ｐには異なるデータＢ（−１）がラッチされる。
このため、データ位相検出部２を構成する排他的論理和
回路２−３ｍの出力の論理レベルが“１”に遷移する。In this state, it is assumed that the phase of the input data is delayed as shown in (2) of FIG. That is, FIG.
In (2) of (a), it is assumed that data having a phase relationship indicated by a broken line with respect to a clock has changed to a phase relationship indicated by a solid line. In this case, the same data B (0) is latched in the delay flip-flops 2-2m and 2-2n by the rise of the clock, but different data B (-1) is latched in the delay flip-flop 2-2p. Is done.
Therefore, the logic level of the output of the exclusive OR circuit 2-3m constituting the data phase detection unit 2 transitions to "1".
【００２６】図２２（ロ）は、データ位相検出部２を構
成する排他的論理和回路２−３ｍの出力の論理レベルが
“１”に遷移した後のデータ位相判定部の動作を示した
ものである。FIG. 22B shows the operation of the data phase determination unit after the logic level of the output of the exclusive OR circuit 2-3m constituting the data phase detection unit 2 has transitioned to "1". It is.
【００２７】排他的論理和回路２−３ｍの出力の論理レ
ベルが“１”に遷移し、排他的論理和回路２−３ｋの出
力の論理レベルが“０”を維持しているので、データ位
相判定部を構成する論理積回路３−４ｋの出力は変化せ
ず、論理積回路３−４ｍの出力の論理レベルが“１”に
遷移する。Since the logical level of the output of the exclusive OR circuit 2-3m transits to "1" and the logical level of the output of the exclusive OR circuit 2-3k maintains "0", the data phase The output of the AND circuit 3-4k constituting the determination unit does not change, and the logical level of the output of the AND circuit 3-4m transitions to "1".
【００２８】論理積回路３−４ｋの出力を遅延フリップ
・フロップ３−２ｋ及び論理積回路３−４ｎより成る微
分回路で微分し、論理積回路３−４ｍの出力を遅延フリ
ップ・フロップ３−２ｍ及び論理積回路３−４ｐより成
る微分回路で微分するので、論理積回路３−４ｎは論理
レベル“０”の出力を維持し、論理積回路３−４ｐは論
理レベル“１”のパルスを出力する。The output of the AND circuit 3-4k is differentiated by a differentiating circuit comprising a delay flip-flop 3-2k and an AND circuit 3-4n, and the output of the AND circuit 3-4m is delayed by the delay flip-flop 3-2m. AND circuit 3-4p, the AND circuit 3-4n maintains the output of the logical level "0", and the AND circuit 3-4p outputs the pulse of the logical level "1". I do.
【００２９】論理積回路３−４ｒの反転入力端子にはセ
ット・リセット・フリップ・フロップ３−１ｅの論理レ
ベル“０”の出力がセット・リセット・フリップ・フロ
ップ３−１ｆをセットし、セット・リセット・フリップ
・フロップ３−１ｆの出力が遅延量選択部１を構成する
論理積回路１−２ｆに供給されるので、遅延量選択部１
が出力する選択データの位相が進められて、クロックに
対するデータの遅延を補正する。The output of the logic level "0" of the set / reset flip-flop 3-1e sets the set / reset flip-flop 3-1f to the inverting input terminal of the AND circuit 3-4r. Since the output of the reset flip-flop 3-1f is supplied to the AND circuit 1-2f constituting the delay amount selection unit 1, the delay amount selection unit 1
The phase of the selected data output by the controller is advanced to correct the data delay with respect to the clock.
【００３０】この状態を示しているのが図２２（ハ）で
ある。入力クロックに対して破線の位相関係になったデ
ータを実線の位相関係にまで位相を進める。この結果、
入力クロックの立ち上がりによって同じデータＣ（０）
をラッチできるようになり、入力クロックとデータの位
相関係が補正されたことが判る。FIG. 22C shows this state. The phase of the data having the phase relationship indicated by the broken line with respect to the input clock is advanced to the phase relationship indicated by the solid line. As a result,
The same data C (0) at the rising edge of the input clock
Can be latched, and the phase relationship between the input clock and the data is corrected.
【００３１】尚、セット・リセット・フリップ・フロッ
プ３−１ｆの出力が論理レベル“１”である時にデータ
の位相が進んで論理積回路３−４ｎが論理レベル“１”
のパルスを出力しても、該パルスはセット・リセット・
フリップ・フロップ３−１ｆの出力のために論理積回路
３−４ｑにおいてマスクされ、又、該パルスによってセ
ット・リセット・フリップ・フロップ３−１ｆがクロッ
ク同期で遅れてリセットされるので、結局、セット・リ
セット・フリップ・フロップ３−１ｅ及び３−１ｆの出
力は共に“０”となり、この場合には遅延量選択部１に
おいて論理積回路１−２ｇの出力が選択される。即ち、
論理積回路１−２ｆが選択データを出力していた状態か
ら論理積回路１−２ｈが選択データを出力する状態には
移行できない構成になっている。When the output of the set / reset flip-flop 3-1f is at the logic level "1", the data phase advances, and the AND circuit 3-4n sets the logic level to "1".
Output pulse, the pulse is set, reset,
The output of the flip-flop 3-1f is masked in the AND circuit 3-4q, and the set / reset flip-flop 3-1f is reset by the clock synchronization with a delay by the pulse. The outputs of the reset flip-flops 3-1e and 3-1f are both "0". In this case, the output of the AND circuit 1-2g is selected in the delay amount selection unit 1. That is,
The configuration is such that the state cannot be shifted from the state in which the logical product circuit 1-2f outputs the selected data to the state in which the logical product circuit 1-2h outputs the selected data.
【００３２】上記は入力クロックに対してデータの位相
が遅延したケースと、一旦遅延して位相補正をした後に
位相が進みに変化した場合に位相補正が正しく行なわれ
ることの説明であるが、入力クロックに対してデータの
位相が進んだケースと、一旦進んだ後に位相が遅れに変
化した場合も位相補正が正しく行なわれることも同様で
ある。The above is a description of the case where the data phase is delayed with respect to the input clock, and that the phase correction is performed correctly when the phase is advanced after the phase is corrected after the delay. The same applies to the case where the phase of the data is advanced with respect to the clock and the case where the phase is changed to a delay after the data is once advanced, and the phase correction is correctly performed.
【００３３】ところで、詳細な記載は省略するが、デー
タの切り替わり点前後のセット・アップ時間とホールド
時間の和をδとし、クロック周期をτとすれば、図２１
の構成の場合には遅延量Ｘと遅延量Ｙは下記の関係を満
足するように設定されるのが好ましい。即ち、 δ＜Ｘ＝Ｙ≦（τ／２）−δAlthough the detailed description is omitted, if the sum of the set-up time and the hold time before and after the data switching point is δ and the clock cycle is τ, FIG.
In the case of the above configuration, it is preferable that the delay amount X and the delay amount Y are set so as to satisfy the following relationship. That is, δ <X = Y ≦ (τ / 2) −δ
【００３４】[0034]
【発明が解決しようとする課題】さて、遅延量選択部１
とデータ位相検出部２における遅延回路の段数は図２１
の如く２段には限定されないが、従来の技術においては
データ位相検出部において位相変化を検出するのは遅延
の中心になるデータ（これが出力データである。）とそ
の前後のデータとの間だけで行なっている。これは、入
力クロックに対してデータが進む場合も遅れる場合も位
相変動の許容限界であることを検出していることを意味
する。Now, the delay amount selecting unit 1 will be described.
And the number of delay circuits in the data phase detector 2 are shown in FIG.
However, in the prior art, the phase change is detected by the data phase detector only between the data at the center of the delay (this is the output data) and the data before and after it. It is done in. This means that it detects that the data is advanced or delayed with respect to the input clock, which is the allowable limit of the phase fluctuation.
【００３５】そして、従来のビット同期回路におていは
許容限界であることだけを知ってデータ位相判定部３と
遅延量指示信号生成部４において一定量の位相補正を行
なっている。つまり、ビット同期回路における位相変動
に対する追従感度が固定であり、ビット同期回路におい
て一義的に定められている位相補正量によって位相補正
を行なっている。In the conventional bit synchronization circuit, the data phase determination unit 3 and the delay amount instruction signal generation unit 4 perform a fixed amount of phase correction only by knowing that the limit is an allowable limit. That is, the tracking sensitivity to the phase fluctuation in the bit synchronization circuit is fixed, and the phase correction is performed by the phase correction amount uniquely determined in the bit synchronization circuit.
【００３６】しかし、同一デジタル伝送システム内にお
けるジッタ又はワンダ即ち位相変動の態様は一定ではな
く、異なるデジタル伝送システム間においても位相変動
の態様は非常に異なる。However, the mode of jitter or wander or phase fluctuation in the same digital transmission system is not constant, and the mode of phase fluctuation is very different between different digital transmission systems.
【００３７】従って、従来のビット同期回路によれば、
長時間にわたってゆっくり変化するような位相変動を吸
収できても、急激な位相変動を吸収できずにビット同期
外れを引き起こす恐れがある。逆に、急激な位相変動を
吸収可能なようにビット同期回路の感度を高めておく
と、或る一定以上の位相変動が生じないことが保証され
ている伝送システムにおける僅かな位相変動にも感応し
て却ってビット同期外れを引き起こすこともありうる。Therefore, according to the conventional bit synchronization circuit,
Even if phase fluctuations that change slowly over a long period of time can be absorbed, there is a possibility that bit synchronization may be lost because rapid phase fluctuations cannot be absorbed. Conversely, if the sensitivity of the bit synchronization circuit is increased so as to be able to absorb sudden phase fluctuations, it is sensitive to even slight phase fluctuations in a transmission system that is guaranteed not to cause a certain level of phase fluctuation. Instead, bit synchronization may be lost.
【００３８】本発明は、かかる問題点に鑑み、クロック
に対するデータの位相の変化を検出する範囲や、クロッ
クに対するデータの位相の変化履歴に応じた位相補正量
を選択することが可能なビット同期回路を提供すること
を目的とする。In view of the above problems, the present invention provides a bit synchronization circuit capable of selecting a range for detecting a change in the phase of data with respect to a clock and a phase correction amount according to a history of changes in the phase of data with respect to a clock. The purpose is to provide.
【００３９】[0039]
【課題を解決するための手段】先にも記載したように、
クロックを基準としてデータの位相を補正することも、
データを基準としてクロックの位相を補正することも可
能であるが、前者の立場で課題を解決するための本発明
の技術を記載すると下記のようになる。Means for Solving the Problems As described above,
Correcting the data phase based on the clock,
Although it is possible to correct the clock phase based on the data, the following describes the technology of the present invention for solving the problem from the former viewpoint.
【００４０】第一の発明は、入力データを所定の間隔で
遅延させた複数のデータの中から１つのデータを選択デ
ータとして出力する遅延量選択部、該選択データを所定
の間隔で遅延させた複数のデータを生成し、該複数のデ
ータ間の位相関係を検出して位相検出信号を出力するデ
ータ位相検出部、該位相検出信号によってクロックとデ
ータの位相関係を判定してクロックとデータの位相関係
を補正するための位相判定信号を出力するデータ位相判
定部、該位相判定信号に応じた遅延量指示信号を生成し
て該遅延量選択部に供給して選択データの位相を変化さ
せる遅延量指示信号生成部より成るビット同期回路にお
いて、該データ位相検出部が検出した位相変動の履歴を
記憶してクロックとデータ間の位相補正量を可変にする
位相判定信号を出力するデータ位相判定部を備えるビッ
ト同期回路である。According to a first aspect of the present invention, a delay amount selecting section for outputting one data as selection data from a plurality of data obtained by delaying input data at predetermined intervals, and delaying the selection data at predetermined intervals. A data phase detection unit that generates a plurality of data, detects a phase relationship between the plurality of data, and outputs a phase detection signal, and determines a phase relationship between the clock and the data based on the phase detection signal to determine a phase of the clock and the data; A data phase determination unit that outputs a phase determination signal for correcting the relationship, a delay amount that generates a delay amount instruction signal corresponding to the phase determination signal and supplies the signal to the delay amount selection unit to change the phase of the selected data In a bit synchronization circuit comprising an instruction signal generation unit, a phase determination signal for storing the history of the phase fluctuation detected by the data phase detection unit and making the amount of phase correction between clock and data variable is output. A bit synchronization circuit comprising a data phase determining section for.
【００４１】該データ位相検出部が出力する位相検出信
号のシーケンスが位相変動の履歴を意味するので、第一
の発明によれば、該データ位相判定部が記憶した位相変
動の履歴に対応したクロックとデータの位相関係の補正
量を可変にする位相判定信号を出力し、該遅延量指示信
号生成部が異なる位相判定信号に対応して異なる遅延量
指示信号を出力して該遅延量選択部に供給してデータの
位相を補正する。従って、クロックに対するデータの位
相変動の履歴によって選択データの位相補正量を可変に
制御することができ、位相変動の速度に応じた位相補正
を行なうことが可能になる。According to the first aspect, the sequence of the phase detection signal output from the data phase detecting section means the history of the phase variation. Therefore, according to the first aspect, the clock corresponding to the history of the phase variation stored by the data phase determining section. And outputs a phase determination signal that makes the correction amount of the phase relationship of data variable, and the delay amount instruction signal generation unit outputs different delay amount instruction signals corresponding to the different phase determination signals, and outputs the delay amount instruction signal to the delay amount selection unit. The data is supplied to correct the phase of the data. Therefore, the phase correction amount of the selected data can be variably controlled based on the history of the phase fluctuation of the data with respect to the clock, and the phase correction can be performed according to the speed of the phase fluctuation.
【００４２】第二の発明は、第一の発明のビット同期回
路において、クロックに対するデータの位相の変化を検
出する範囲を可変に設定できるデータ位相検出部を備え
るビット同期回路である。According to a second aspect of the present invention, there is provided the bit synchronization circuit according to the first aspect, further comprising a data phase detection unit which can variably set a range for detecting a change in the phase of the data with respect to the clock.
【００４３】該データ位相検出部がクロックに対するデ
ータの位相変動を検出する範囲を可変に設定できるとい
うことは、クロックに対するデータの位相変動の許容限
界を検出するタイミングの早晩を制御できることを意味
するので、該データ位相検出部がクロックに対するデー
タの位相変動を検出する範囲を可変に設定できることに
より位相補正を実行するタイミングの早晩を制御できる
ことになる。そして、クロックに対するデータの位相の
許容限界を検出したタイミングが早かった時には位相補
正量を少なくし、クロックに対するデータの位相の許容
限界を検出したタイミングが遅かった時には位相補正量
を多くするように制御することが可能になる。従って、
第二の発明によれば、データ位相検出部が位相の許容限
界を異なるタイミングで検出して位相検出信号を生成
し、データ位相判定部が該位相検出信号に応じた位相判
定信号を生成することができるので、更に精細に位相補
正を行なうことが可能になる。The fact that the data phase detecting section can variably set the range in which the data phase variation with respect to the clock is detected means that the timing of detecting the permissible limit of the data phase variation with respect to the clock can be controlled immediately. Since the data phase detector can variably set the range in which the phase variation of the data with respect to the clock is detected, it is possible to control the timing of executing the phase correction. When the timing of detecting the allowable limit of the data phase with respect to the clock is earlier, the phase correction amount is reduced, and when the timing of detecting the allowable limit of the phase of the data with respect to the clock is late, the phase correction amount is increased. It becomes possible to do. Therefore,
According to the second aspect, the data phase detection unit detects the allowable limit of the phase at different timings to generate a phase detection signal, and the data phase determination unit generates the phase determination signal according to the phase detection signal. Therefore, the phase can be corrected more precisely.
【００４４】第三の発明は、第一の発明又は第二の発明
のいずれかのビット同期回路において、位相補正後の進
み又は遅れ状態を示す信号と特定のタイミングに位相補
正した後に位相補正なしに所定時間経過した旨の信号と
の論理積と、上記データ位相検出部が出力する位相検出
信号のうちクロックとデータの位相関係が許容限界であ
ることを示す特定の位相検出信号との論理和を、該特定
の位相検出信号を入力すべき端子に供給する構成を付加
したデータ位相判定部を備えるビット同期回路である。According to a third aspect of the present invention, there is provided the bit synchronization circuit according to the first or second aspect of the present invention, wherein a signal indicating an advanced or delayed state after the phase correction and no phase correction after phase correction at a specific timing. And a specific phase detection signal indicating that the phase relationship between the clock and data among the phase detection signals output by the data phase detection unit is at an allowable limit. Is provided to a terminal to which the specific phase detection signal is to be input.
【００４５】第三の発明によれば、位相補正結果の進み
遅れを示す信号と特定の位相補正後に位相補正なしに所
定時間経過した旨の信号との論理積と、上記データ位相
検出部が出力する位相検出信号のうちクロックとデータ
の位相関係が許容限界であることを示す特定の位相検出
信号との論理和を、上記データ位相判定部における該特
定の位相検出信号を入力すべき端子に供給する構成を上
記データ位相判定部が備えているので、例えば位相補正
結果が進みで所定時間経過した場合には該特定の位相検
出信号の論理レベルを位相補正を行なうべく変化させる
ことができ、クロックとデータの位相関係を更に改善す
ることができる。According to the third aspect, the logical product of the signal indicating the advance / delay of the phase correction result and the signal indicating that a predetermined time has passed without phase correction after the specific phase correction, and the data phase detection unit outputs The logical sum of a specific phase detection signal indicating that the phase relationship between the clock and the data is within an allowable limit is supplied to a terminal to which the specific phase detection signal is input in the data phase determination unit. Since the data phase determination unit is provided with a configuration for performing the phase correction, for example, when a predetermined time has elapsed after the progress of the phase correction result, the logic level of the specific phase detection signal can be changed to perform the phase correction, and the clock can be changed. And the data phase relationship can be further improved.
【００４６】又、第三の発明において、位相補正結果の
進み遅れを示す信号と特定の位相補正後に位相補正なし
に所定時間経過した旨の信号との論理積の代わりにマニ
ュアル入力信号と、上記データ位相検出部が出力する位
相検出信号のうちクロックとデータの位相関係が許容限
界であることを示す特定の位相検出信号との論理和を、
上記データ位相判定部における該特定の位相検出信号を
入力すべき端子に供給する構成を上記データ位相判定部
に付加しても、同様な効果を生じさせることができる。Further, in the third invention, a manual input signal is used instead of a logical product of a signal indicating the advance / delay of the phase correction result and a signal indicating that a predetermined time has passed without phase correction after the specific phase correction, The logical sum of a specific phase detection signal indicating that the phase relationship between the clock and data is within an allowable limit among the phase detection signals output by the data phase detection unit,
A similar effect can be obtained by adding a configuration for supplying the specific phase detection signal to the terminal to be input in the data phase determination unit to the data phase determination unit.
【００４７】[0047]
【発明の実施の形態】以降、詳細な図面を使用して本発
明の技術を詳述する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the technique of the present invention will be described in detail with reference to detailed drawings.
【００４８】図１は、本発明のビット同期回路の遅延量
選択部の構成である。FIG. 1 shows the configuration of the delay amount selecting section of the bit synchronization circuit according to the present invention.
【００４９】図１において、１−１ａ乃至１−１ｅは遅
延量Ｘなる遅延回路、１−２ａ乃至１−２ｅは入力デー
タ又は入力データを遅延回路１−１ａ乃至１−１ｅによ
って遅延させたデータと、後述する遅延量指示信号生成
部が出力する遅延量指示信号の１ビットとの論理積演算
をして入力データ又は入力データを遅延回路１−１ａ乃
至１−１ｅによって遅延させた複数のデータのうち１つ
を選択する論理積回路、１−３ａは論理積回路１−２ａ
乃至１−２ｅの出力の論理和演算を行なって、論理積回
路１−２ａ乃至１−２ｅのいずれかが出力するデータを
選択データとして出力する論理和回路である。従って、
本質的には図１の構成の遅延量選択部は図２１の構成に
おける遅延量選択部と同じである。In FIG. 1, 1-1a to 1-1e are delay circuits having a delay amount X, 1-2a to 1-2e are input data or data obtained by delaying input data by the delay circuits 1-1a to 1-1e. AND data of one bit of a delay amount instruction signal output by a delay amount instruction signal generation unit to be described later, and a plurality of data obtained by delaying input data or input data by delay circuits 1-1a to 1-1e AND circuit for selecting one of them, 1-3a is an AND circuit 1-2a
OR circuit that performs a logical OR operation on outputs of the logical AND circuits 1-2a to 1-2e and outputs data output from any of the logical AND circuits 1-2a to 1-2e as selection data. Therefore,
Essentially, the delay amount selection unit in the configuration of FIG. 1 is the same as the delay amount selection unit in the configuration of FIG.
【００５０】尚、ここでは、遅延回路の段数を１４段と
想定しているので、論理積回路は１５個必要であり、該
遅延量指示信号は１５ビットとなる。そして、入力デー
タそのものをＩＤ０、遅延回路をｍ段（ここでは、ｍは
１乃至１４の整数である。）通過した入力データをＩＤ
ｍと呼ぶことにする。又、１５ビットの遅延量指示信号
は、そのうち１ビットのみが論理レベル“１”で、その
他のビットは全て論理レベル“０”である。Here, since the number of stages of the delay circuit is assumed to be 14, 15 AND circuits are required, and the delay amount indication signal is 15 bits. Then, the input data itself is ID0, and the input data that has passed through the delay circuit by m stages (here, m is an integer of 1 to 14) is ID
Let's call it m. In the 15-bit delay amount indication signal, only one bit is at the logic level "1" and all the other bits are at the logic level "0".
【００５１】図２は、本発明のビット同期回路のデータ
位相検出部の構成で、クロックに対するデータの位相変
動を検出する範囲を可変に設定できる構成を示してい
る。FIG. 2 shows a configuration of the data phase detector of the bit synchronization circuit according to the present invention, in which a range for detecting a phase variation of data with respect to a clock can be variably set.
【００５２】図２において、２−１ａ乃至２−２ｊは遅
延回路で、このうち遅延回路２−１ａ、２−１ｅ、２−
１ｆ及び２−１ｊの遅延量を２Ｙ、他の遅延回路の遅延
量をＹとしている。この遅延量の設定方法は唯一ではな
いが、クロックに対するデータの位相の変化を検出する
範囲を可変に設定するためには異なる遅延量の遅延回路
を縦続接続する方が遅延回路の段数を縮減できる利点が
ある。In FIG. 2, reference numerals 2-1a to 2-2j denote delay circuits, of which delay circuits 2-1a, 2-1e, 2-
The delay amounts of 1f and 2-1j are 2Y, and the delay amounts of the other delay circuits are Y. Although this delay amount setting method is not the only method, in order to variably set a range for detecting a change in the phase of data with respect to a clock, cascading delay circuits having different delay amounts can reduce the number of delay circuit stages. There are advantages.
【００５３】ここで、選択データそのものをＤ０、遅延
回路をｎ段（ここでは、ｎは１乃至１０の整数であ
る。）通過した選択データをＤｎと呼ぶことにする。そ
して、この場合には遅延回路を５段通過したデータＤ５
を遅延フリップ・フロップで打ち直したものが出力デー
タとなり、データＤ５以前のデータがクロックに対する
位相進みを検出するデータであり、データＤ５以降のデ
ータがクロックに対する位相遅れを検出するデータであ
る。従って、位相進みと位相遅れを対称に検出するため
にはデータＤ５を中心として位相進み側の遅延回路と位
相遅れ側の遅延回路の段数と遅延量を対称にしておく必
要がある。Here, the selection data itself is referred to as D0, and the selection data having passed through the delay circuit for n stages (here, n is an integer of 1 to 10) is referred to as Dn. Then, in this case, the data D5 that has passed through five stages of the delay circuit
Is output data, data before data D5 is data for detecting a phase advance with respect to a clock, and data after data D5 is data for detecting a phase delay with respect to a clock. Therefore, in order to detect the phase advance and the phase delay symmetrically, the number of stages and the delay amount of the delay circuit on the phase advance side and the delay circuit on the phase delay side need to be symmetric with respect to the data D5.
【００５４】又、２−２ａ乃至２−２ｋはデータＤ０乃
至データＤ１０の各々を打ち直す遅延フリップ・フロッ
プである。Reference numerals 2-2a to 2-2k denote delayed flip-flops for rewriting each of the data D0 to D10.
【００５５】次に、２−３ａ乃至２−３ｊは遅延フリッ
プ・フロップ２−２ａ乃至２−２ｋが打ち直したデータ
のうちの特定の２つのデータの位相を比較する排他的論
理和回路である。Next, reference numerals 2-3a to 2-3j denote exclusive OR circuits for comparing the phases of two specific data among the data reconstructed by the delay flip-flops 2-2a to 2-2k.
【００５６】更に、２−４ａ乃至２−４ｈはセレクタ
で、このうちセレクタ２−４ａ、２−４ｂ、２−４ｄ、
２−４ｅ、２−４ｇ、２−４ｈは排他的論理和回路２−
３ａ乃至２−３ｊの出力の特定の２つのうちの一方を選
択し、セレクタ２−４ｃは遅延フリップ・フロップ２−
２ｅと遅延フリップ・フロップ２−２ｆの出力の一方を
選択し、セレクタ２−４ｆは遅延フリップ・フロップ２
−２ｆと遅延フリップ・フロップ２−２ｇの出力の一方
を選択する。Further, 2-4a to 2-4h are selectors, of which selectors 2-4a, 2-4b, 2-4d,
2-4e, 2-4g and 2-4h are exclusive OR circuits 2-
3a to 2-3j select one of the two specific outputs, and the selector 2-4c selects the delay flip-flop 2-
2e and the output of the delay flip-flop 2-2f are selected, and the selector 2-4f selects the delay flip-flop 2
-2f and the output of the delay flip-flop 2-2g.
【００５７】そして、セレクタ２−４ａ乃至２−４ｈに
は選択信号として検出範囲指定信号が供給される。該検
出範囲指定信号がクロックに対するデータの位相の変化
を検出する範囲を可変に設定するための信号である。即
ち、セレクタ２−４ａ乃至２−４ｈを配置することによ
り、遅延回路の入出力のデータの位相を比較した結果
と、遅延量の差が２Ｙ以上であるデータの位相を比較し
た結果を選択して位相検出信号として出力できるように
なっている。Then, a detection range designating signal is supplied as a selection signal to the selectors 2-4a to 2-4h. The detection range designation signal is a signal for variably setting a range for detecting a change in the phase of data with respect to a clock. That is, by arranging the selectors 2-4a to 2-4h, the result of comparing the phase of the input / output data of the delay circuit and the result of comparing the phase of the data having a delay amount difference of 2Y or more are selected. Output as a phase detection signal.
【００５８】図２の構成の場合には、位相検出信号には
ＤＥＴ＃０乃至ＤＥＴ＃５がある。そして、ＤＥＴ＃０
乃至ＤＥＴ＃２がデータの位相進みを示す位相検出信号
であり、このうちＤＥＴ＃２がデータがクロックに対し
て進む場合の許容限界を示す位相検出信号である。一
方、ＤＥＴ＃３乃至ＤＥＴ＃５がデータの位相遅れを示
す位相検出信号であり、このうちＤＥＴ＃３がデータが
クロックに対して遅れる場合の許容限界を示す位相検出
信号である。In the case of the configuration shown in FIG. 2, the phase detection signals include DET # 0 to DET # 5. And DET # 0
DET # 2 to DET # 2 are phase detection signals indicating the phase advance of data, and among them, DET # 2 is a phase detection signal indicating an allowable limit when data advances with respect to the clock. On the other hand, DET # 3 to DET # 5 are phase detection signals indicating a data phase delay, and among these, DET # 3 is a phase detection signal indicating an allowable limit when data is delayed with respect to a clock.
【００５９】図３は、検出範囲指定信号が“０”の時の
位相検出信号を示す図、図４は、検出範囲指定信号が
“１”の時の位相検出信号を示す図である。尚、図３及
び図４の構成は図２の構成と全く同じであるので、構成
の説明は割愛する。FIG. 3 is a diagram showing a phase detection signal when the detection range designation signal is “0”, and FIG. 4 is a diagram showing a phase detection signal when the detection range designation signal is “1”. Note that the configuration in FIGS. 3 and 4 is completely the same as the configuration in FIG. 2, and a description of the configuration will be omitted.
【００６０】図３においては検出範囲指定信号の論理レ
ベルが“０”であるので、いずれのセレクタにおいても
下側の入力端子に供給される信号が選択されて（選択信
号の論理レベルによっていずれの入力端子の信号が選択
されるかは、図２において各セレクタの入力端子に付記
した“０”と“１”で明示している。）位相検出信号を
生成する。具体的には、ＤＥＴ＃０はデータＤ２とデー
タＤ３の位相を比較した出力（正確にはデータＤ２とデ
ータＤ３を遅延フリップ・フロップによって打ち直した
データの位相を比較した出力であるが、煩雑化を避ける
ために上記の如く記載している。以降も同様に記載す
る。）、ＤＥＴ＃１はデータＤ３とデータＤ４の位相を
比較した出力、ＤＥＴ＃２はデータＤ４とデータＤ５の
位相を比較した出力、ＤＥＴ＃３はデータＤ５とデータ
Ｄ６の位相を比較した出力、ＤＥＴ＃４はデータＤ６と
データＤ７の位相を比較した出力、ＤＥＴ＃５はデータ
Ｄ７とデータＤ８の位相を比較した出力となっている。
そして、いずれもが遅延回路１段の入出力のデータの間
の位相を比較したものであることが判る。これは、図３
において位相検出信号側から遅延回路側に太い実線を辿
ってみれば一目瞭然である。In FIG. 3, since the logical level of the detection range designating signal is "0", the signal supplied to the lower input terminal is selected in any selector (any of the selectors depends on the logical level of the selected signal). Whether the signal of the input terminal is selected is clearly indicated by “0” and “1” added to the input terminal of each selector in FIG. 2.) A phase detection signal is generated. More specifically, DET # 0 is an output obtained by comparing the phases of data D2 and D3 (exactly, an output obtained by comparing the phases of data obtained by re-stripping data D2 and data D3 by a delay flip-flop. DET # 1 is an output comparing the phase of data D3 and data D4, and DET # 2 is a comparison of the phase of data D4 and data D5. DET # 3 is an output comparing the phases of data D5 and D6, DET # 4 is an output comparing the phases of data D6 and D7, and DET # 5 is an output comparing the phases of data D7 and D8. It has become.
Then, it can be seen that each of them is a comparison of the phase between the input and output data of one stage of the delay circuit. This is shown in FIG.
It is clear at a glance if a thick solid line is traced from the phase detection signal side to the delay circuit side.
【００６１】一方、図４においては検出範囲指定信号の
論理レベルが“１”であるので、いずれのセレクタにお
いても上側の入力端子に供給される信号が選択されて位
相検出信号を生成する。具体的には、ＤＥＴ＃０はデー
タＤ０とデータＤ１を比較した出力、ＤＥＴ＃１はデー
タＤ１とデータＤ３を比較した出力、ＤＥＴ＃２はデー
タＤ３とデータＤ５を比較した出力、ＤＥＴ＃３はデー
タＤ５とデータＤ７を比較した出力、ＤＥＴ＃４はデー
タＤ７とデータＤ９を比較した出力、ＤＥＴ＃５はデー
タＤ９とデータＤ１０を比較した出力となっている。そ
して、いずれもが遅延量差２Ｙ以上のデータの間を比較
したものであることが判る。これは、図４において位相
検出信号側から遅延回路側に太い実線を辿ってみれば一
目瞭然である。On the other hand, in FIG. 4, since the logical level of the detection range designation signal is "1", the signal supplied to the upper input terminal is selected in any selector to generate a phase detection signal. Specifically, DET # 0 is an output comparing data D0 and data D1, DET # 1 is an output comparing data D1 and data D3, DET # 2 is an output comparing data D3 and data D5, DET # 3 Is an output comparing data D5 and data D7, DET # 4 is an output comparing data D7 and data D9, and DET # 5 is an output comparing data D9 and data D10. Then, it can be seen that all of the data are comparisons between data having a delay amount difference of 2Y or more. This can be seen at a glance by following a thick solid line from the phase detection signal side to the delay circuit side in FIG.
【００６２】しかも、検出範囲指定信号の論理レベルの
如何にかかわらず、比較対象のデータには飛びがないよ
うになっている。これも、図３及び図４において遅延回
路側でどのデータが比較されているかを確認すれば容易
に判る。Further, regardless of the logical level of the detection range designating signal, the data to be compared does not jump. This can also be easily understood by checking which data is being compared on the delay circuit side in FIGS.
【００６３】そして、進み位相側で見て、検出範囲指定
信号の論理レベルが“０”の時にはデータＤ４とデータ
Ｄ５との間でデータが異なることを検出した時にクロッ
クとデータの位相関係の許容限界を検出するのに対し
て、検出範囲指定信号の論理レベルが“１”の時にはデ
ータＤ３とデータＤ５との間でデータが異なることを検
出した時にクロックとデータの位相関係の許容限界を検
出するので、検出範囲指定信号の論理レベルが“１”の
時の方が検出範囲指定信号の論理レベルが“０”の時よ
り早くクロックとデータの位相関係の許容限界を検出で
きることがわかる。When the logic level of the detection range designating signal is "0" as viewed from the leading phase side, when it is detected that the data D4 and D5 are different, the phase relationship between the clock and the data is allowed. In contrast to detecting the limit, when the logic level of the detection range designation signal is "1", when it is detected that the data is different between data D3 and data D5, the allowable limit of the phase relationship between clock and data is detected. Therefore, it can be seen that the allowable limit of the phase relationship between the clock and the data can be detected earlier when the logic level of the detection range designation signal is “1” than when the logic level of the detection range designation signal is “0”.
【００６４】図５は、図２の構成の動作を説明する図
（その１）、図６は、図２の構成の動作を説明する図
（その２）である。いずれも同一の位相変動を想定して
いるが、図５は検出範囲指定信号の論理レベルが“０”
の場合、図６は検出範囲指定信号の論理レベルが“１”
の場合である。FIG. 5 is a diagram for explaining the operation of the configuration of FIG. 2 (part 1), and FIG. 6 is a diagram for explaining the operation of the configuration of FIG. In both cases, the same phase fluctuation is assumed, but FIG. 5 shows that the logical level of the detection range designation signal is “0”.
In FIG. 6, the logical level of the detection range designating signal is "1".
Is the case.
【００６５】又、図７は、図２の構成の動作を説明する
図（その３）、図８は、図２の構成の動作を説明する図
（その４）である。いずれも同一の位相変動であって、
図５及び図６の場合とは異なる位相変動を想定している
が、図７は検出範囲指定信号の論理レベルが“０”の場
合、図８は検出範囲指定信号の論理レベルが“１”の場
合である。FIG. 7 is a diagram (part 3) for explaining the operation of the configuration of FIG. 2, and FIG. 8 is a diagram (part 4) for explaining the operation of the configuration of FIG. Both have the same phase fluctuation,
Although a phase variation different from that in FIGS. 5 and 6 is assumed, FIG. 7 shows a case where the logic level of the detection range designation signal is “0”, and FIG. 8 shows a case where the logic level of the detection range designation signal is “1”. Is the case.
【００６６】図５乃至図８においては、入力クロックに
対してデータが位相遅れとなった場合を想定して、入力
クロックの立ち上がりに着目した場合の入力クロックに
対するデータＤ０乃至Ｄ１０の位相関係と、データＤ０
乃至Ｄ１０を図２の遅延フリップ・フロップ２−２ａ乃
至２−２ｋで打ち直したデータ及び位相検出信号ＤＥＴ
＃３乃至ＤＥＴ＃５の論理レベルの関係を示している。In FIGS. 5 to 8, assuming that the data has a phase delay with respect to the input clock, the phase relationship of the data D 0 to D 10 with respect to the input clock when focusing on the rising edge of the input clock, Data D0
To D10 and the phase detection signal DET obtained by reapplying the delay flip-flops 2-2a to 2-2k in FIG.
The relationship between logical levels # 3 to DET # 5 is shown.
【００６７】そして、図５乃至図８の括弧付き数字が大
きくなるほど入力クロックに対するデータの位相変動
（この場合には位相遅れ）が大きくなってゆくことを示
している。又、データにはハッチングしたデータとハッ
チングのないデータが示されているが、ハッチングした
データ同士が同一タイムスロットのデータ、ハッチング
のないデータ同士が上記とは異なるタイムスロットのデ
ータであることを示している。It is shown that the larger the number in parentheses in FIGS. 5 to 8 is, the larger the data phase variation (in this case, phase delay) with respect to the input clock is. In the data, hatched data and unhatched data are shown, but hatched data indicate that they are data of the same time slot, and unhatched data indicate that they are data of time slots different from the above. ing.
【００６８】図５によって具体的に説明する。尚、図５
においては検出範囲指定信号の論理レベルは“０”であ
ることに留意されたい。This will be specifically described with reference to FIG. FIG.
, The logical level of the detection range designation signal is "0".
【００６９】図５の（１）は、入力クロックの立ち上が
りによって全てのデータＤ０乃至Ｄ１０の同一タイムス
ロットのデータを打ち直すことができる位相関係にある
状態である。従って、データＤ０乃至Ｄ１０を遅延フリ
ップ・フロップ２−２ａ乃至２−２ｋに読み込んだデー
タはすべて同一となる。従って、位相検出信号ＤＥＴ＃
３乃至ＤＥＴ＃５の論理レベルは全て“０”である。図
５の（２）は、データの位相が遅れて、データＤ１０の
みが入力クロックの立ち上がりで異なるタイムスロット
のデータを遅延フリップ・フロップに読み込まれる位相
関係に変化した状態である。従って、遅延フリップ・フ
ロップ２−２ｋに読み込まれたデータだけが異なってい
る。従って、位相検出信号ＤＥＴ＃３乃至ＤＥＴ＃５の
論理レベルは全て“０”を維持したままである。FIG. 5A shows a state in which the data of the same time slot of all data D0 to D10 can be reprinted at the rise of the input clock. Therefore, the data read from the data D0 to D10 into the delay flip-flops 2-2a to 2-2k are all the same. Therefore, the phase detection signal DET #
The logic levels of 3 to DET # 5 are all "0". FIG. 5B shows a state in which the phase of the data has been delayed, and only the data D10 has changed to a phase relationship in which data of a different time slot is read into the delay flip-flop at the rise of the input clock. Therefore, only the data read into the delay flip-flop 2-2k is different. Accordingly, the logic levels of the phase detection signals DET # 3 to DET # 5 all remain "0".
【００７０】図５の（３）は、更にデータが遅れて、デ
ータＤ１０、Ｄ９、Ｄ８が入力クロックの立ち上がりで
異なるタイムスロットのデータを遅延フリップ・フロッ
プに読み込まれる位相関係に変化した状態である。この
状態では遅延フリップ・フロップ２−２ｈと遅延フリッ
プ・フロップ２−２ｉに読み込まれたデータが異なるの
で、位相検出信号ＤＥＴ＃５の論理レベルが“１”に遷
移する。FIG. 5 (3) shows a state in which the data D10, D9, and D8 are further delayed so that the data D10, D9, and D8 have a phase relationship in which data in different time slots are read into the delay flip-flop at the rise of the input clock. . In this state, since the data read into the delay flip-flop 2-2h and the data read into the delay flip-flop 2-2i are different, the logic level of the phase detection signal DET # 5 transits to "1".
【００７１】図５の（４）は、更にデータが遅れて、デ
ータＤ１０、Ｄ９、Ｄ８、Ｄ７が入力クロックの立ち上
がりで異なるタイムスロットのデータを遅延フリップ・
フロップに読み込まれる位相関係に変化した状態であ
る。この状態では遅延フリップ・フロップ２−２ｈと遅
延フリップ・フロップ２−２ｉに読み込まれたデータは
同一になるので、位相検出信号ＤＥＴ＃５の論理レベル
が“０”に遷移し、遅延フリップ・フロップ２−２ｇと
遅延フリップ・フロップ２−２ｈに読み込まれたデータ
が異なるので、位相検出信号ＤＥＴ＃４の論理レベルが
“１”に遷移する。FIG. 5 (4) shows that the data D10, D9, D8, and D7 are delayed and flipped by the data of different time slots at the rising edge of the input clock.
This is a state in which the phase relationship read into the flop has changed. In this state, the data read into the delay flip-flop 2-2h and the data read into the delay flip-flop 2-2i are the same, so that the logic level of the phase detection signal DET # 5 transits to "0" and the delay flip-flop 2-2 Since the data read into 2-2g and the delay flip-flop 2-2h are different, the logic level of the phase detection signal DET # 4 transits to "1".
【００７２】図５の（５）は、更にデータが遅れて、デ
ータＤ１０、Ｄ９、Ｄ８、Ｄ７、Ｄ６が入力クロックの
立ち上がりで異なるタイムスロットのデータを遅延フリ
ップ・フロップに読み込まれる位相関係に変化した状態
である。この状態では遅延フリップ・フロップ２−２ｈ
と遅延フリップ・フロップ２−２ｉに読み込まれたデー
タは同一であるので、位相検出信号ＤＥＴ＃５の論理レ
ベルが“０”を維持し、遅延フリップ・フロップ２−２
ｇと遅延フリップ・フロップ２−２ｈに読み込まれたデ
ータが同一になるので、位相検出信号ＤＥＴ＃４の論理
レベルが“０”に遷移し、遅延フリップ・フロップ２−
２ｆと遅延フリップ・フロップ２−２ｇに読み込まれた
データが異なるので、位相検出信号ＤＥＴ＃３の論理レ
ベルが“１”に遷移する。FIG. 5 (5) shows that the data D10, D9, D8, D7, and D6 change further in phase relation in which data of different time slots are read into the delay flip-flop at the rising edge of the input clock. It has been done. In this state, the delay flip-flop 2-2h
And the data read into the delay flip-flop 2-2i are the same, the logic level of the phase detection signal DET # 5 is maintained at "0", and the delay flip-flop 2-2i
g and the data read into the delay flip-flop 2-2h become the same, so that the logic level of the phase detection signal DET # 4 transits to "0" and the delay flip-flop 2-2-2
Since the data read into 2f and the delay flip-flop 2-2g are different, the logic level of the phase detection signal DET # 3 changes to "1".
【００７３】一方、図６は図５と同じ状態で位相変動が
生ずる場合で、検出範囲指定信号の論理レベルが“１”
の場合を示している。従って、図６において遅延フリッ
プ・フロップに読み込まれるデータまでは図５と同じで
あるが、検出範囲指定信号の論理レベルが“１”である
ので、位相検出信号ＤＥＴ＃３乃至ＤＥＴ＃５の論理レ
ベルが遷移するタイミングが異なる。On the other hand, FIG. 6 shows the case where the phase fluctuation occurs in the same state as in FIG. 5, and the logical level of the detection range designation signal is "1".
Is shown. Therefore, although the data up to the data read into the delay flip-flop in FIG. 6 is the same as that in FIG. 5, since the logical level of the detection range designating signal is “1”, the logical values of the phase detection signals DET # 3 to DET # 5 are changed. The level transition timing is different.
【００７４】この場合の位相検出信号はどの遅延フリッ
プ・フロップの出力を比較したものかは図２乃至図４を
用いた説明で明らかにしているので、詳細な説明は省略
して結果のみを示すが、この場合には位相検出信号ＤＥ
Ｔ＃５は（２）の状態で“１”に遷移して（３）の状態
で“０”に再遷移し、位相検出信号ＤＥＴ＃４は（３）
の状態で“１”に遷移して（４）の状態で“０”に再遷
移し、位相検出信号ＤＥＴ＃３は（４）の状態で“１”
に遷移して（５）の状態では“０”を維持する。Since the output of the delay flip-flop in the phase detection signal in this case is compared with the description with reference to FIGS. 2 to 4, the detailed description is omitted and only the result is shown. However, in this case, the phase detection signal DE
T # 5 changes to "1" in the state of (2) and re-transitions to "0" in the state of (3), and the phase detection signal DET # 4 changes to (3).
Transitions to "1" in the state of (4) and re-transitions to "0" in the state of (4), and the phase detection signal DET # 3 becomes "1" in the state of (4).
And maintains “0” in the state of (5).
【００７５】図５と図６を比較すれば明らかな如く、同
じ位相変動でも検出範囲指定信号の論理レベルによって
位相検出信号の論理レベルの変化が異なり、検出範囲指
定信号の論理レベルが“１”の時の方が早く位相変動の
許容限界を検出することが判る。As is apparent from a comparison between FIG. 5 and FIG. 6, the change in the logic level of the phase detection signal differs depending on the logic level of the detection range designating signal even with the same phase fluctuation, and the logic level of the detection range designating signal is "1". It can be seen that the permissible limit of the phase fluctuation is detected earlier in the case of.
【００７６】先にも記載した如く、図７と図８は図５及
び図６の場合とは異なる位相変動を想定したおり、図７
は検出範囲指定信号の論理レベルが“０”の場合を、図
８は検出範囲指定信号の論理レベルが“１”の場合を示
す。As described above, FIGS. 7 and 8 assume different phase fluctuations from those of FIGS. 5 and 6, and FIG.
8 shows the case where the logical level of the detection range designating signal is "0", and FIG. 8 shows the case where the logical level of the detection range designating signal is "1".
【００７７】既に図２乃至図４及び図５において詳細に
説明しているので、ここでは位相検出信号の論理レベル
の遷移について結果だけを記載すると、検出範囲指定信
号の論理レベルが“０”である図７の場合には、位相検
出信号ＤＥＴ＃５は論理レベルの遷移を起こさず、位相
検出信号ＤＥＴ＃４は（３）の状態で“１”に遷移して
（４）の状態で“０”に再遷移し、位相検出信号ＤＥＴ
＃３は（４）の状態で“１”に遷移する。Since details have already been described with reference to FIGS. 2 to 4 and 5, only the result of the transition of the logic level of the phase detection signal is described here, and the logic level of the detection range designation signal is "0". In the case of FIG. 7, the phase detection signal DET # 5 does not cause a logic level transition, and the phase detection signal DET # 4 changes to "1" in the state of (3) and changes to "1" in the state of (4). 0 "again and the phase detection signal DET
# 3 changes to “1” in the state of (4).
【００７８】一方、検出範囲指定信号の論理レベルが
“１”である図８の場合には位相検出信号ＤＥＴ＃５は
（２）の状態で“１”に遷移して（３）の状態で“０”
に再遷移し、位相検出信号ＤＥＴ＃４は論理レベルの遷
移を起こさず、位相検出信号ＤＥＴ＃３は（３）の状態
で“１”に遷移する。On the other hand, in the case of FIG. 8 where the logical level of the detection range designation signal is "1", the phase detection signal DET # 5 changes to "1" in the state of (2) and changes to "1" in the state of (3). “0”
, The phase detection signal DET # 4 does not cause a logic level transition, and the phase detection signal DET # 3 transits to "1" in the state of (3).
【００７９】図７と図８を比較すれば明らかな如く、同
じ位相変動でも検出範囲指定信号の論理レベルによって
位相検出信号の論理レベルの変化が異なり、検出範囲指
定信号の論理レベルが“１”の時の方が早く位相変動の
許容限界を検出することが判る。As is clear from the comparison between FIG. 7 and FIG. 8, the change in the logic level of the phase detection signal differs depending on the logic level of the detection range designating signal even with the same phase variation, and the logic level of the detection range designating signal is "1". It can be seen that the permissible limit of the phase fluctuation is detected earlier in the case of.
【００８０】そして、必ずしも全ての位相検出信号が論
理レベルの遷移を起こす訳ではないが、位相遅れが生ず
る時に論理レベルの遷移を起こすとすれば位相検出信号
ＤＥＴ＃５側が先であり、位相検出信号ＤＥＴ＃３が最
終になる。Although not all the phase detection signals necessarily transition to a logic level, if a logic level transition occurs when a phase delay occurs, the phase detection signal DET # 5 side is first and the phase detection signal is not detected. The signal DET # 3 is final.
【００８１】以上は、入力クロックに対してデータの位
相が遅れる場合に関する説明であるが、入力クロックに
対してデータの位相が進む場合も全く同様である。即
ち、検出範囲指定信号の論理レベルが“１”の時の方が
検出範囲指定信号の論理レベルが“０”の時より位相進
みの許容限界を検出するタイミングが早く、又、必ずし
も全ての位相検出信号が論理レベルの遷移を起こす訳で
はないが、位相進みが生ずる時に論理レベルの遷移を起
こすとすれば位相検出信号ＤＥＴ＃０側が先であり、位
相検出信号ＤＥＴ＃２が最終になる。The above description is for the case where the data phase lags behind the input clock. The same applies to the case where the data phase lags behind the input clock. That is, when the logic level of the detection range designating signal is "1", the timing of detecting the permissible limit of phase advance is earlier than when the logic level of the detection range designating signal is "0". Although the detection signal does not cause the transition of the logic level, if the transition of the logic level occurs when the phase advance occurs, the phase detection signal DET # 0 is first and the phase detection signal DET # 2 is the last.
【００８２】そして、位相検出信号ＤＥＴ＃０とＤＥＴ
＃１は位相進みの履歴を示すものであり、位相検出信号
ＤＥＴ＃５とＤＥＴ＃４は位相遅れの履歴を示すもので
ある。Then, the phase detection signals DET # 0 and DET #
# 1 indicates the history of the phase advance, and the phase detection signals DET # 5 and DET # 4 indicate the history of the phase delay.
【００８３】これでデータ位相検出部の構成と動作の説
明を終え、次いでデータ位相判定部の構成と動作の説明
に移行する。The description of the configuration and operation of the data phase detection unit is now completed, and then the description proceeds to the description of the configuration and operation of the data phase determination unit.
【００８４】図９は、本発明のデータ位相判定部の構成
で、図２のデータ位相検出部の構成と整合する構成を示
している。FIG. 9 shows a configuration of the data phase determination unit of the present invention, which matches the configuration of the data phase detection unit of FIG.
【００８５】図９において、３−１ａは位相検出信号Ｄ
ＥＴ＃０をラッチするセット・リセット・フリップ・フ
ロップ、３−１ｂは位相検出信号ＤＥＴ＃１によってセ
ットされるセット・リセット・フリップ・フロップ、３
−１ｃは位相検出信号ＤＥＴ＃４によってセットされる
セット・リセット・フリップ・フロップ、３−１ｄは位
相検出信号ＤＥＴ＃５によってセットされるセット・リ
セット・フリップ・フロップである。即ち、セット・リ
セット・フリップ・フロップ３−１ａ乃至３−１ｄは位
相変動の履歴を記憶するために配置されている。In FIG. 9, 3-1a is the phase detection signal D
A set / reset flip-flop 3-1b for latching ET # 0 is a set / reset flip-flop which is set by the phase detection signal DET # 1, and
Reference numeral -1c denotes a set / reset flip-flop set by the phase detection signal DET # 4, and reference numeral 3-1d denotes a set / reset flip-flop set by the phase detection signal DET # 5. That is, the set / reset flip-flops 3-1a to 3-1d are arranged to store the history of the phase fluctuation.
【００８６】尚、セット・リセット・フリップ・フロッ
プ３−１ａ乃至３−１ｄは、クロックと非同期にセット
され、クロックと非同期にリセットされるタイプのセッ
ト・リセット・フリップ・フロップでよい。The set / reset flip-flops 3-1a to 3-1d may be set / reset flip-flops of a type which is set asynchronously with the clock and is reset asynchronously with the clock.
【００８７】３−２ａは位相検出信号ＤＥＴ＃２を読み
込んでセット・リセット・フリップ・フロップ３−１ａ
及び３−１ｂをリセットする遅延フリップ・フロップ、
３−２ｂは位相検出信号ＤＥＴ＃３を読み込んでセット
・リセット・フリップ・フロップ３−１ｃ及び３−１ｄ
をリセットする遅延フリップ・フロップである。上記の
如く、位相検出信号ＤＥＴ＃２の論理レベルが“１”に
なった時にセット・リセット・フリップ・フロップ３−
１ａ及び３−１ｂをリセットし、位相検出信号ＤＥＴ＃
３の論理レベルが“１”になった時にセット・リセット
・フリップ・フロップ３−１ｃ及び３−１ｄをリセット
するのは、位相補正を行なう時には過去の位相変動の履
歴を消去して、次の位相補正時に同じ履歴が残らないよ
うにするためである。3-2a reads the phase detection signal DET # 2 and sets, resets, flip-flops 3-1a
And a delayed flip-flop for resetting 3-1b,
3-2b reads the phase detection signal DET # 3 and sets / resets flip-flops 3-1c and 3-1d
Is a delayed flip-flop that resets As described above, when the logic level of the phase detection signal DET # 2 becomes "1", the set / reset flip-flop 3-
1a and 3-1b are reset, and the phase detection signal DET #
The reason why the set / reset flip-flops 3-1c and 3-1d are reset when the logic level of the signal 3 becomes "1" is that when the phase correction is performed, the past history of the phase fluctuation is erased and the next time. This is to prevent the same history from being left during the phase correction.
【００８８】３−３ａはセット・リセット・フリップ・
フロップ３−１ａ及び３−１ｂの出力を比較する排他的
論理和回路、３−３ｂはセット・リセット・フリップ・
フロップ３−１ｃ及び３−１ｄの出力を比較する排他的
論理和回路である。3-3a is a set / reset / flip /
An exclusive OR circuit for comparing the outputs of the flops 3-1a and 3-1b, and a set-reset flip-flop 3-3b.
This is an exclusive OR circuit that compares the outputs of the flops 3-1c and 3-1d.
【００８９】３−４ａはセット・リセット・フリップ・
フロップ３−１ａ及び３−１ｂの出力と位相検出信号Ｄ
ＥＴ＃２の論理積演算をする論理積回路、３−４ｂはセ
ット・リセット・フリップ・フロップ３−１ａ及び３−
１ｂの出力の反転と位相検出信号ＤＥＴ＃２の論理積演
算をする論理積回路、３−４ｃは排他的論理和回路３−
３ａの出力と位相検出信号ＤＥＴ＃２の論理積演算をす
る論理積回路、３−５ａは論理積回路３−４ａの出力を
受ける論理和回路、３−５ｂは論理積回路３−４ｂの出
力と論理積回路３−４ｃの出力を受ける論理和回路であ
る。3-4a is set / reset / flip /
Outputs of flops 3-1a and 3-1b and phase detection signal D
An AND circuit for performing an AND operation of ET # 2, 3-4b are set / reset flip-flops 3-1a and 3-1a
An AND circuit for inverting the output of 1b and AND operation of the phase detection signal DET # 2, 3-4c is an exclusive OR circuit 3-
An AND circuit for performing an AND operation of the output of 3a and the phase detection signal DET # 2, 3-5a is an OR circuit receiving the output of the AND circuit 3-4a, and 3-5b is the output of the AND circuit 3-4b AND circuit which receives the output of the AND circuit 3-4c.
【００９０】３−４ｆはセット・リセット・フリップ・
フロップ３−１ｄ及び３−１ｃの出力と位相検出信号Ｄ
ＥＴ＃３の論理積演算をする論理積回路、３−４ｅはセ
ット・リセット・フリップ・フロップ３−１ｄ及び３−
１ｃの出力の反転と位相検出信号ＤＥＴ＃３の論理積演
算をする論理積回路、３−４ｄは排他的論理和回路３−
３ｂの出力と位相検出信号ＤＥＴ＃３の論理積演算をす
る論理積回路、３−５ｄは論理積回路３−４ｆの出力を
受ける論理和回路、３−５ｃは論理積回路３−４ｄの出
力と論理積回路３−４ｅの出力を受ける論理和回路であ
る。3-4f is set / reset / flip /
Outputs of flops 3-1d and 3-1c and phase detection signal D
An AND circuit for performing an AND operation of ET # 3, 3-4e are set / reset flip-flops 3-1d and 3-d
An AND circuit for inverting the output of 1c and performing an AND operation on the phase detection signal DET # 3, 3-4d is an exclusive OR circuit 3-
An AND circuit for performing an AND operation of the output of 3b and the phase detection signal DET # 3, 3-5d is an OR circuit receiving the output of the AND circuit 3-4f, and 3-5c is an output of the AND circuit 3-4d AND circuit which receives the output of the AND circuit 3-4e.
【００９１】ここで、排他的論理和回路３−３ａ、論理
積回路３−４ａ乃至３−４ｃ、論理和回路３−５ａ及び
３−５ｂより成る回路は、位相変動の履歴を表わす位相
検出信号ＤＥＴ＃０乃至ＤＥＴ＃２の組み合わせによっ
て位相遅れ量を選択するための回路であり、同様に、排
他的論理和回路３−３ｂ、論理積回路３−４ｄ乃至３−
４ｆ、論理和回路３−５ｃ及び３−５ｄより成る回路
は、位相変動の履歴を表わす位相検出信号ＤＥＴ＃３乃
至ＤＥＴ＃５の組み合わせによって位相進み量を選択す
るための回路である。Here, a circuit composed of exclusive OR circuit 3-3a, AND circuits 3-4a to 3-4c, and OR circuits 3-5a and 3-5b is a phase detection signal representing the history of phase fluctuation. This is a circuit for selecting a phase delay amount by a combination of DET # 0 to DET # 2. Similarly, an exclusive OR circuit 3-3b, and an AND circuit 3-4d to 3-4d
4f, a circuit composed of OR circuits 3-5c and 3-5d is a circuit for selecting the amount of phase lead by a combination of the phase detection signals DET # 3 to DET # 5 representing the history of the phase fluctuation.
【００９２】３−２ｃは排他的論理和回路３−３ａの出
力を読み込む遅延フリップ・フロップ、３−２ｄは論理
和回路３−５ｂの出力を読み込む遅延フリップ・フロッ
プ、３−２ｅは論理和回路３−５ｃの出力を読み込む遅
延フリップ・フロップ、３−２ｆは論理和回路３−５ｄ
の出力を読み込む遅延フリップ・フロップである。3-2c is a delay flip-flop reading the output of the exclusive OR circuit 3-3a, 3-2d is a delay flip-flop reading the output of the OR circuit 3-5b, and 3-2e is the OR circuit. 3-5f is an OR circuit 3-5d
Is a delayed flip-flop that reads the output of
【００９３】３−４ｇは遅延フリップ・フロップ３−２
ｃの出力Ａと、遅延フリップ・フロップ３−２ｄの出力
Ｂ、遅延フリップ・フロップ３−２ｅの出力Ｃ及び遅延
フリップ・フロップ３−２ｆの出力Ｄの反転の論理積演
算をする論理積回路、３−４ｈは遅延フリップ・フロッ
プ３−２ｄの出力Ｂと、遅延フリップ・フロップ３−２
ｃの出力Ａ、遅延フリップ・フロップ３−２ｅの出力Ｃ
及び遅延フリップ・フロップ３−２ｆの出力Ｄの反転の
論理積演算をする論理積回路、３−４ｉは遅延フリップ
・フロップ３−２ｅの出力Ｃと、遅延フリップ・フロッ
プ３−２ｃの出力Ａ、遅延フリップ・フロップ３−２ｄ
の出力Ｂ及び遅延フリップ・フロップ３−２ｆの出力Ｄ
の反転の論理積演算をする論理積回路、３−４ｊは遅延
フリップ・フロップ３−２ｆの出力Ｄと、遅延フリップ
・フロップ３−２ｃの出力Ａ、遅延フリップ・フロップ
３−２ｄの出力Ｂ及び遅延フリップ・フロップ３−２ｅ
の出力Ｃの反転の論理積演算をする論理積回路である。3-4g is the delayed flip-flop 3-2
an AND circuit for performing an AND operation of the output A of the output c, the output B of the delay flip-flop 3-2d, the output C of the delay flip-flop 3-2e, and the output D of the delay flip-flop 3-2f. 3-4h is the output B of the delay flip-flop 3-2d and the delay flip-flop 3-2.
output A of output c, output C of delay flip-flop 3-2e
And an AND circuit for performing an AND operation of the output D of the delay flip-flop 3-2f, 3-4i denotes an output C of the delay flip-flop 3-2e and an output A of the delay flip-flop 3-2c, Delay flip-flop 3-2d
B of the output and the output D of the delay flip-flop 3-2f
AND circuit 3-4j performs an output of the delay flip-flop 3-2f, an output A of the delay flip-flop 3-2c, an output B of the delay flip-flop 3-2d, and Delay flip-flop 3-2e
And an AND circuit for performing a logical AND operation of the inversion of the output C of FIG.
【００９４】即ち、論理積回路３−４ｇ乃至３−４ｊは
特定の位相検出信号の組み合わせに対して位相進み又は
位相遅れを指示する位相判定信号を重複して出力しない
ための排他論理回路を構成している。That is, the AND circuits 3-4g to 3-4j constitute an exclusive logic circuit for preventing the duplicated output of the phase determination signal indicating the phase advance or phase delay for a specific combination of phase detection signals. are doing.
【００９５】３−２ｇは論理積回路４−４ｇの出力を読
み込む遅延フリップ・フロップ、３−２ｈは論理積回路
４−４ｈの出力を読み込む遅延フリップ・フロップ、３
−２ｉは論理積回路４−４ｉの出力を読み込む遅延フリ
ップ・フロップ、３−２ｊは論理積回路４−４ｊの出力
を読み込む遅延フリップ・フロップである。Reference numeral 3-2g denotes a delay flip-flop for reading the output of the AND circuit 4-4g, and reference numeral 3-2h denotes a delay flip-flop for reading the output of the AND circuit 4-4h.
-2i is a delay flip-flop that reads the output of the AND circuit 4-4i, and 3-2j is a delay flip-flop that reads the output of the AND circuit 4-4j.
【００９６】そして、詳細な理由は後で説明するが、遅
延フリップ・フロップ３−２ｇの出力が１ステップ位相
を遅らせる位相判定信号である１ＬＡＧ、遅延フリップ
・フロップ３−２ｈの出力が２ステップ位相を遅らせる
位相判定信号である２ＬＡＧ、遅延フリップ・フロップ
３−２ｉの出力が２ステップ位相を進ませる位相判定信
号である２ＬＥＡＤ、遅延フリップ・フロップ３−２ｊ
の出力が１ステップ位相を進ませる位相判定信号である
１ＬＥＡＤとなる。As will be described in detail later, the output of the delay flip-flop 3-2g is 1LAG which is a phase determination signal for delaying the one-step phase, and the output of the delay flip-flop 3-2h is the two-step phase. 2LAG, which is a phase determination signal for delaying the delay, 2LEAD, which is a phase determination signal for causing the output of the delay flip-flop 3-2i to advance the two-step phase, and 3-2j, the delay flip-flop
Is 1 LEAD which is a phase determination signal for advancing the phase by one step.
【００９７】最後に、３−５ｅは位相判定信号１ＬＡＧ
又は２ＬＡＧ又は２ＬＥＡＤ又は１ＬＥＡＤのいずれか
が出力されてデータの位相を変化させる時の誤動作を防
ぐために、位相判定信号１ＬＡＧ、２ＬＡＧ、２ＬＥＡ
Ｄ、１ＬＥＡＤが出力された直後には遅延量の判定動作
を一時停止する信号を遅延フリップ・フロップ３−２ｃ
乃至３−２ｆのクリア端子に供給する論理和回路、３−
６ａは遅延フリップ・フロップ３−２ｃ乃至３−２ｆに
供給するクロックを反転させる論理反転回路である。Finally, 3-5e is the phase judgment signal 1LAG.
Alternatively, in order to prevent a malfunction when the data phase is changed by outputting either 2LAG, 2LEAD, or 1LEAD, the phase determination signals 1LAG, 2LAG, 2LEA
Immediately after D, 1 LEAD is output, a signal for temporarily suspending the operation of determining the amount of delay is output to the delay flip-flop 3-2c.
OR circuit for supplying the clear terminals to 3-2f,
6a is a logic inversion circuit for inverting the clock supplied to the delay flip-flops 3-2c to 3-2f.
【００９８】図１０は図９の構成の動作を説明する図
（その１）で、位相検出信号の生成が図５の状態に対応
するもの、図１１は図９の構成の動作を説明する図（そ
の２）で、位相検出信号の生成が図６の状態に対応する
もの、図１２は図９の構成の動作を説明する図（その
３）で、位相検出信号の生成が図７の状態に対応するも
の、図１３は図９の構成の動作を説明する図（その４）
で、位相検出信号の生成が図８の状態に対応するもので
ある。FIG. 10 is a diagram for explaining the operation of the configuration of FIG. 9 (part 1), in which the generation of the phase detection signal corresponds to the state of FIG. 5, and FIG. 11 is a diagram for explaining the operation of the configuration of FIG. (Part 2) in which the generation of the phase detection signal corresponds to the state of FIG. 6, and FIG. 12 illustrates the operation of the configuration of FIG. 9 (Part 3). FIG. 13 is a diagram for explaining the operation of the configuration of FIG. 9 (part 4)
The generation of the phase detection signal corresponds to the state of FIG.
【００９９】そして、上記対応が明瞭になるように、図
１０乃至図１３には図５乃至図８における入力クロック
とデータの位相関係の状態を示す括弧付き数字を記載し
ている。10 to 13 show parenthesized numbers indicating the state of the phase relationship between the input clock and the data in FIGS. 5 to 8 so as to make the above correspondence clear.
【０１００】位相検出信号の生成が図５の状態に対応す
る図１０を用いて図９の構成の動作を詳細に説明する。The operation of the configuration of FIG. 9 will be described in detail with reference to FIG. 10 in which the generation of the phase detection signal corresponds to the state of FIG.
【０１０１】図１０に示す如く、位相検出信号ＤＥＴ＃
５は（３）の状態で“１”に遷移して（４）の状態で
“０”に再遷移し、位相検出信号ＤＥＴ＃４は（４）の
状態で“１”に遷移して（５）の状態で“０”に再遷移
し、位相検出信号ＤＥＴ＃３は（５）の状態で“１”に
遷移する。As shown in FIG. 10, the phase detection signal DET #
5 changes to "1" in the state of (3) and re-transits to "0" in the state of (4), and the phase detection signal DET # 4 changes to "1" in the state of (4) ( The state changes to “0” again in the state of 5), and the phase detection signal DET # 3 changes to “1” in the state of (5).
【０１０２】上記位相検出信号が図９の構成の下半分の
回路に供給されるので、セット・リセット・フリップ・
フロップ３−１ｄは位相検出信号ＤＥＴ＃５によってセ
ットされ、セット・リセット・フリップ・フロップ３−
１ｃは位相検出信号ＤＥＴ＃４によってセットされる。Since the above-mentioned phase detection signal is supplied to the lower half circuit of the configuration of FIG.
The flop 3-1d is set by the phase detection signal DET # 5, and the set / reset flip-flop 3-
1c is set by the phase detection signal DET # 4.
【０１０３】次いで、位相検出信号ＤＥＴ＃３が入力さ
れると、セット・リセット・フリップ・フロップ３−１
ｃ及び３−１ｄの出力と位相検出信号ＤＥＴ＃３の論理
積演算によって論理積回路３−４ｆは論理レベル“１”
のパルスを出力する。尚、位相検出信号ＤＥＴ＃３が遅
延フリップ・フロップ３−２ｂに読み込まれる結果、遅
延フリップ・フロップ３−２ｂの出力によってセット・
リセット・フリップ・フロップ３−１ｃ及び３−１ｄは
リセットされる。Next, when the phase detection signal DET # 3 is input, the set / reset flip-flop 3-1
The logical product circuit 3-4f performs a logical product operation of the outputs of the signals c and 3-1d and the phase detection signal DET # 3 to set the logical level to "1".
Output pulse. Incidentally, as a result of the phase detection signal DET # 3 being read into the delay flip-flop 3-2b, the phase detection signal DET # 3 is set by the output of the delay flip-flop 3-2b.
The reset flip-flops 3-1c and 3-1d are reset.
【０１０４】論理積回路３−４ｆの出力を遅延フリップ
・フロップ３−２ｆが読み込み、遅延フリップ・フロッ
プ３−２ｆの出力を遅延フリップ・フロップ３−２ｊが
読み込むので、遅延フリップ・フロップ３−２ｆと遅延
フリップ・フロップ３−２ｊはそれぞれのタイミングに
論理レベル“１”の信号を出力する。The output of the AND circuit 3-4f is read by the delay flip-flop 3-2f, and the output of the delay flip-flop 3-2f is read by the delay flip-flop 3-2j. And the delay flip-flop 3-2j outputs a signal of logic level "1" at each timing.
【０１０５】遅延フリップ・フロップ３−２ｊが論理レ
ベル“１”の信号を出力すると論理和回路３−５ｅが論
理レベル“１”の信号を出力するので、遅延フリップ・
フロップ３−２ｆはリセットされて論理レベルを“０”
に再遷移させる。この論理レベル“０”を遅延フリップ
・フロップ３−２ｊが読み込むので、遅延フリップ・フ
ロップ３−２ｊの論理レベルも“０”に再遷移する。即
ち、遅延フリップ・フロップ３−２ｊは論理レベル
“１”のパルスを位相判定信号として出力する。When the delay flip-flop 3-2j outputs a signal of logic level "1", the OR circuit 3-5e outputs a signal of logic level "1".
The flop 3-2f is reset to set the logic level to "0".
Again. Since the logic level "0" is read by the delay flip-flop 3-2j, the logic level of the delay flip-flop 3-2j also transits to "0" again. That is, the delay flip-flop 3-2j outputs a pulse of the logic level "1" as a phase determination signal.
【０１０６】さて、図１２は検出範囲指定信号の論理レ
ベルは図１０の場合と同じで、位相検出信号の履歴が異
なる場合の動作を示す図である。即ち、位相検出信号Ｄ
ＥＴ＃５は論理レベルを遷移させず、（３）の状態で位
相検出信号ＤＥＴ＃４が論理レベル“１”に遷移して
（４）の状態で論理レベル“０”に再遷移し、位相検出
信号ＤＥＴ＃３が（４）の状態で論理レベル“１”に遷
移する場合の動作を示す図である。FIG. 12 is a diagram showing the operation when the logic level of the detection range designating signal is the same as in FIG. 10 and the history of the phase detection signal is different. That is, the phase detection signal D
In ET # 5, the logic level does not change. In the state (3), the phase detection signal DET # 4 changes to the logic level "1", and in the state (4), the phase detection signal DET # 4 changes again to the logic level "0". FIG. 11 is a diagram illustrating an operation when the detection signal DET # 3 transits to a logical level “1” in a state of (4).
【０１０７】従って、セット・リセット・フリップ・フ
ロップ３−１ｄの論理レベルは遷移せず、セット・リセ
ット・フリップ・フロップ３−１ｃは位相検出信号ＤＥ
Ｔ＃４によってセットされる。Accordingly, the logic level of the set / reset flip-flop 3-1d does not change, and the set / reset flip-flop 3-1c is not connected to the phase detection signal DE.
Set by T # 4.
【０１０８】次いで、位相検出信号ＤＥＴ＃３が入力さ
れると、セット・リセット・フリップ・フロップ３−１
ｃ及び３−１ｄの出力の排他的論理和演算によって排他
的論理和回路３−３ｂは論理レベル“１”の信号を出力
し、これと位相検出信号ＤＥＴ＃３の論理積回路によっ
て論理積回路３−４ｄは論理レベル“１”のパルスを出
力する。尚、位相検出信号ＤＥＴ＃３が遅延フリップ・
フロップ３−２ｂに読み込まれる結果、遅延フリップ・
フロップ３−２ｂの出力によってセット・リセット・フ
リップ・フロップ３−１ｃはリセットされる。Next, when the phase detection signal DET # 3 is input, the set / reset flip-flop 3-1
The exclusive OR circuit 3-3b outputs a signal of logic level "1" by an exclusive OR operation of the outputs of c and 3-1d, and an AND circuit of the signal and the phase detection signal DET # 3 is used. 3-4d outputs a pulse of logic level "1". Note that the phase detection signal DET # 3 is
As a result of being read into the flop 3-2b, the delayed flip
The set / reset flip-flop 3-1c is reset by the output of the flop 3-2b.
【０１０９】論理積回路３−４ｄの出力を遅延フリップ
・フロップ３−２ｅが読み込み、遅延フリップ・フロッ
プ３−２ｅの出力を遅延フリップ・フロップ３−２ｉが
読み込むので、遅延フリップ・フロップ３−２ｅと遅延
フリップ・フロップ３−２ｉはそれぞれのタイミングに
論理レベル“１”の信号を出力する。The output of the AND circuit 3-4d is read by the delay flip-flop 3-2e, and the output of the delay flip-flop 3-2e is read by the delay flip-flop 3-2i, so that the delay flip-flop 3-2e is read. And the delay flip-flop 3-2i outputs a signal of logic level "1" at each timing.
【０１１０】遅延フリップ・フロップ３−２ｉが論理レ
ベル“１”の信号を出力すると論理和回路３−５ｅが論
理レベル“１”の信号を出力するので、遅延フリップ・
フロップ３−２ｅはリセットされて論理レベルを“０”
に再遷移させる。この論理レベル“０”を遅延フリップ
・フロップ３−２ｉが読み込むので、遅延フリップ・フ
ロップ３−２ｉの論理レベルが“０”に遷移する。即
ち、遅延フリップ・フロップ３−２ｉは論理レベル
“１”のパルスを位相判定信号として出力する。When the delay flip-flop 3-2i outputs a signal of logic level "1", the OR circuit 3-5e outputs a signal of logic level "1".
The flop 3-2e is reset to set the logic level to "0".
Again. Since the logic level "0" is read by the delay flip-flop 3-2i, the logic level of the delay flip-flop 3-2i changes to "0". That is, the delay flip-flop 3-2i outputs a pulse of the logic level "1" as a phase determination signal.
【０１１１】さて、図１０の場合には位相検出信号ＤＥ
Ｔ＃５、ＤＥＴ＃４、ＤＥＴ＃３の順に論理レベルが
“１”に遷移してデータ位相判定部に供給されているの
に対して、図１２の場合には位相検出信号ＤＥＴ＃５は
論理レベル“１”に遷移せず、ＤＥＴ＃４、ＤＥＴ＃３
の順に論理レベルが“１”に遷移してデータ位相判定部
に供給されている。Now, in the case of FIG. 10, the phase detection signal DE
The logic level changes to “1” in the order of T # 5, DET # 4, and DET # 3 and is supplied to the data phase determination unit, whereas in the case of FIG. 12, the phase detection signal DET # 5 is DET # 4, DET # 3 without transition to logic level "1"
And the logic level changes to "1" in this order and is supplied to the data phase determination unit.
【０１１２】上記の差は次のような物理的意味を持って
いる。即ち、位相検出信号ＤＥＴ＃５、ＤＥＴ＃４、Ｄ
ＥＴ＃３の順に論理レベルが“１”に遷移してデータ位
相判定部に供給される場合には位相変動の速度が遅いの
で位相検出信号ＤＥＴ＃５、ＤＥＴ＃４、ＤＥＴ＃３の
順に論理レベルが“１”に遷移する余裕があり、位相検
出信号ＤＥＴ＃５は論理レベル“１”に遷移せず、ＤＥ
Ｔ＃４、ＤＥＴ＃３の順に論理レベルが“１”に遷移し
てデータ位相判定部に供給される場合には位相変動の速
度がはやいので位相検出信号ＤＥＴ＃５の論理レベルが
“１”に遷移する余裕がなかったのである。The above difference has the following physical meaning. That is, the phase detection signals DET # 5, DET # 4, D
When the logic level transitions to "1" in the order of ET # 3 and is supplied to the data phase determination unit, the speed of the phase change is slow. There is room to change the level to “1”, and the phase detection signal DET # 5 does not change to the logical level “1”,
When the logic level transits to “1” in the order of T # 4 and DET # 3 and is supplied to the data phase determination unit, the speed of the phase change is fast, so the logic level of the phase detection signal DET # 5 is “1”. There was no room to transition to.
【０１１３】従って、位相検出信号ＤＥＴ＃５、ＤＥＴ
＃４、ＤＥＴ＃３の順に論理レベルが“１”に遷移して
データ位相判定部に供給される場合には位相補正量は小
さくてよく、位相検出信号ＤＥＴ＃５は論理レベル
“１”に遷移せず、ＤＥＴ＃４、ＤＥＴ＃３の順に論理
レベルが“１”に遷移してデータ位相判定部に供給され
る場合には位相補正量を大きくする方が位相補正を適正
に行なうことができる。Therefore, the phase detection signals DET # 5, DET
When the logic level transitions to “1” in the order of # 4 and DET # 3 and is supplied to the data phase determination unit, the amount of phase correction may be small, and the phase detection signal DET # 5 becomes the logic level “1”. If the logic level transitions to "1" in the order of DET # 4 and DET # 3 without any transition and is supplied to the data phase determination unit, increasing the amount of phase correction makes it possible to perform phase correction properly. it can.
【０１１４】上記の理由によって、位相検出信号ＤＥＴ
＃５、ＤＥＴ＃４、ＤＥＴ＃３の順に論理レベルが
“１”に遷移してデータ位相判定部に供給される場合に
は位相判定信号として位相補正量が少ない１ＬＥＡＤを
出力し、位相検出信号ＤＥＴ＃５は論理レベル“１”に
遷移せず、ＤＥＴ＃４、ＤＥＴ＃３の順に論理レベルが
“１”に遷移してデータ位相判定部に供給される場合に
は位相判定信号として位相補正量が多い２ＬＥＡＤを出
力するのである。For the above reason, the phase detection signal DET
When the logic level transitions to “1” in the order of # 5, DET # 4, and DET # 3 and is supplied to the data phase determination unit, 1LEAD having a small phase correction amount is output as the phase determination signal, and the phase detection signal is output. If DET # 5 does not transition to the logic level "1", but the logic level transitions to "1" in the order of DET # 4 and DET # 3 and is supplied to the data phase determination unit, the phase correction signal is used as the phase determination signal. A large amount of 2LEAD is output.
【０１１５】さて、位相検出信号ＤＥＴ＃５は論理レベ
ル“１”に遷移し、ＤＥＴ＃４は論理レベル“１”に遷
移せず、ＤＥＴ＃３が論理レベル“１”に遷移してデー
タ位相判定部に供給される場合にも位相判定信号として
２ＬＥＡＤが出力される。これは、図１２と同様に回路
の論理を追ってゆけば自ずから明らかになる。Now, the phase detection signal DET # 5 transitions to the logic level "1", the DET # 4 does not transition to the logic level "1", and the DET # 3 transitions to the logic level "1" to change the data phase. 2 LEAD is also output as a phase determination signal when supplied to the determination unit. This becomes obvious by following the logic of the circuit as in FIG.
【０１１６】又、位相検出信号ＤＥＴ＃５もＤＥＴ＃４
も論理レベル“１”に遷移せず、ＤＥＴ＃３が論理レベ
ル“１”に遷移してデータ位相判定部に供給される場合
にも位相判定信号として２ＬＥＡＤが出力される。これ
も、図１２と同様に回路の論理を追ってゆけば自ずから
明らかになる。The phase detection signal DET # 5 is also DET # 4.
Does not transition to the logic level "1", and 2LEAD is output as the phase determination signal also when DET # 3 transitions to the logic level "1" and is supplied to the data phase determination unit. This also becomes obvious by following the logic of the circuit as in FIG.
【０１１７】上記は検出範囲指定信号の論理レベルが
“０”の場合に関する説明であるが、検出範囲指定信号
の論理レベルが“１”の場合にも同じ結果を得ることが
できる。これは、図１１及び図１３を図９と対比して上
記と同様に解析すれば容易に理解できることである。The above description relates to the case where the logic level of the detection range designation signal is "0". However, the same result can be obtained when the logic level of the detection range designation signal is "1". This can be easily understood by analyzing FIGS. 11 and 13 in comparison with FIG. 9 in the same manner as described above.
【０１１８】更に、上記は位相遅れの場合についての説
明であるが、位相進みの場合にも同様な結果が得られる
ことも容易に理解できる。Further, the above description is for the case of phase delay, but it can be easily understood that the same result can be obtained in the case of phase advance.
【０１１９】これで、図９の構成がクロックに対するデ
ータの位相変動の履歴によって選択データの位相補正量
を可変に制御することができる回路であることが説明さ
れた。Thus, it has been described that the configuration of FIG. 9 is a circuit capable of variably controlling the phase correction amount of the selected data based on the history of the phase fluctuation of the data with respect to the clock.
【０１２０】図１４は、本発明のビット同期回路の遅延
量指示信号生成部の構成で、これは図１に示した遅延量
選択部に整合した回路である。FIG. 14 shows a configuration of a delay amount indication signal generator of the bit synchronization circuit according to the present invention, which is a circuit matched to the delay amount selector shown in FIG.
【０１２１】図１４において、４−３ａは１５ビットの
信号を出力する拡張リング・カウンタで、拡張リング・
カウンタ４−３ａには図９に示したデータ位相判定部が
出力する位相判定信号１ＬＡＧ、２ＬＡＧ、２ＬＥＡＤ
及び１ＬＥＡＤが供給される。そして、各々の位相判定
信号に対応して拡張リング・カウンタ４−３ａは１５ビ
ットの中で唯一のビットに論理レベル“１”を出力す
る。これによって図１の遅延量選択部が選択データの位
相を補正する。In FIG. 14, reference numeral 4-3a denotes an extension ring counter for outputting a 15-bit signal.
The counter 4-3a outputs the phase determination signals 1LAG, 2LAG, and 2LEAD output from the data phase determination unit shown in FIG.
And 1 LEAD are supplied. The expansion ring counter 4-3a outputs a logic level "1" to only one of the 15 bits in response to each phase determination signal. Thereby, the delay amount selecting unit in FIG. 1 corrects the phase of the selected data.
【０１２２】図１５は、遅延量指示信号生成部の詳細構
成（部分）である。これは、図１４の拡張リング・カウ
ンタの内部構成の詳細を示しており、そのｎ段目から
（ｎ＋２）段目までについて完全な構成を示し、（ｎ−
１）段目は一部のみを示している。FIG. 15 shows the detailed configuration (part) of the delay amount instruction signal generation unit. This shows the details of the internal configuration of the extension ring counter of FIG. 14, and shows the complete configuration from the nth stage to the (n + 2) th stage.
1) The row shows only a part.
【０１２３】図１５において、４−１ｂ乃至４−１ｆは
論理積回路、４−２ａは論理和回路、４−４ａは遅延フ
リップ・フロップで、以上の構成要素によって遅延量指
示信号生成部のｎ段目が構成される。尚、論理積回路４
−１ｂ乃至４−１ｆの出力は論理和回路４−２ａの入力
端子に供給され、論理和回路４−２ａの出力は遅延フリ
ップ・フロップ４−４ａのデータ端子に供給される。In FIG. 15, 4-1b to 4-1f are AND circuits, 4-2a is an OR circuit, and 4-4a is a delay flip-flop. A stage is configured. The logical product circuit 4
The outputs of -1b to 4-1f are supplied to the input terminal of the OR circuit 4-2a, and the output of the OR circuit 4-2a is supplied to the data terminal of the delay flip-flop 4-4a.
【０１２４】又、４−１ｇ乃至４−１ｋは論理積回路、
４−２ｂは論理和回路、４−４ｂは遅延フリップ・フロ
ップで、以上の構成要素によって（ｎ＋１）段目が構成
される。更に、４−１ｍ乃至４−１ｒは論理積回路、４
−２ｃは論理和回路、４−４ｃは遅延フリップ・フロッ
プで、以上の構成要素によって（ｎ＋１）段目が構成さ
れる。そして、各段における論理積回路と論理和回路と
遅延フリップ・フロップの接続関係はｎ段目と同様であ
る。4-1g to 4-1k are AND circuits,
Reference numeral 4-2b denotes an OR circuit, and reference numeral 4-4b denotes a delay flip-flop. The (n + 1) -th stage is constituted by the above components. Further, 4-1m to 4-1r are AND circuits,
Reference numeral -2c denotes an OR circuit, and reference numeral 4-4c denotes a delay flip-flop, and the above components constitute the (n + 1) th stage. The connection relationship between the AND circuit, the OR circuit, and the delay flip-flop in each stage is the same as that in the n-th stage.
【０１２５】尚、４−４ｄは（ｎ−１）段目を構成する
遅延フリップ・フロップで、（ｎ−１）段目については
その他の構成要素の図示を省略している。そして、遅延
フリップ・フロップ４−４ａの出力がＱn 、遅延フリッ
プ・フロップ４−４ｂの出力がＱn+1 、遅延フリップ・
フロップ４−４ｃの出力がＱn+2 、遅延フリップ・フロ
ップ４−４ｄの出力がＱn-1 である。Reference numeral 4-4d denotes a delay flip-flop constituting the (n-1) th stage, and other components are not shown for the (n-1) th stage. Then, the output Q n of the delay flip-flop 4-4a, output Q n + 1 of the delay flip-flop 4-4b, delay flip
The output of flop 4-4c is Qn + 2 , and the output of delay flip-flop 4-4d is Qn -1 .
【０１２６】例えばｎ段目について見ると、位相判定信
号１ＬＡＧ、２ＬＡＧ、２ＬＥＡＤ及び１ＬＥＡＤは論
理積回路４−１ｂの反転入力端子と、論理積回路４−１
ｃ乃至４−１ｆの非反転入力端子の一方に供給される。
そして、論理積回路４−１ｃ乃至４−１ｆの非反転入力
端子のもう一方には１段又は２段前後の遅延フリップ・
フロップの出力即ちＱn-2 、Ｑn-1 、Ｑn+1 、Ｑn+2 が
供給され、論理積回路４−１ｂの非反転入力端子には遅
延フリップ・フロップ４−４ａの出力即ちＱnが供給さ
れる。そして、位相判定信号と遅延フリップ・フロップ
の出力の５つの論理積回路への供給のされ方は他の段に
ついても同様である。For example, looking at the n-th stage, the phase judgment signals 1LAG, 2LAG, 2LEAD and 1LEAD are connected to the inverting input terminal of the AND circuit 4-1b and the AND circuit 4-1.
It is supplied to one of the non-inverting input terminals c to 4-1f.
The other one of the non-inverting input terminals of the AND circuits 4-1c to 4-1f has one or two delay flip-flops.
The outputs of the flops, ie, Qn -2 , Qn -1 , Qn + 1 , Qn + 2 are supplied, and the output of the delay flip-flop 4-4a, ie, the non-inverting input terminal of the AND circuit 4-1b. Q n is provided. Then, the way of supplying the phase determination signal and the output of the delay flip-flop to the five AND circuits is the same for the other stages.
【０１２７】ただ、遅延フリップ・フロップのプリ・セ
ット端子とリセット端子への信号の供給の仕方が異なっ
ている。即ち、遅延フリップ・フロップ４−４ａだけに
ついては、プリ・セット端子に、起動時だけ論理レベル
が“０”となるパワー・オン・リセット信号が供給さ
れ、リセット端子に論理レベルが“１”の信号が常時供
給されるのに対して、図示されている遅延フリップ・フ
ロップ４−４ｂ、４−４ｃ、４−４ｄと図示されていな
い全ての遅延フリップ・フロップには、プリ・セット端
子に論理レベルが“１”の信号が常時供給され、リセッ
ト端子にパワー・オン・リセット信号が供給される。However, the way of supplying signals to the preset terminal and the reset terminal of the delay flip-flop is different. That is, for only the delay flip-flop 4-4a, a power-on reset signal whose logical level is "0" is supplied to the preset terminal only at the time of startup, and the logical level "1" is supplied to the reset terminal. While the signal is always supplied, the delay flip-flops 4-4b, 4-4c and 4-4d shown and all the delay flip-flops not shown have logic at the preset terminal. A signal of level "1" is constantly supplied, and a power-on reset signal is supplied to a reset terminal.
【０１２８】このため、起動時には遅延フリップ・フロ
ップ４−４ａのみがプリ・セットされて論理レベル
“１”の信号（Ｑn ）を出力し、他の全ての遅延フリッ
プ・フロップは論理レベル“０”の信号を出力する。こ
のように設定しているのは、起動時に特定の段の遅延フ
リップ・フロップが論理レベル“１”の信号を出力する
ためで、しかも、当該段が遅延の中心に位置するように
設定するのが好ましい。即ち、図１５の場合にはｎ段目
が遅延の中心に位置するように設定している。Therefore, at the time of startup, only the delay flip-flop 4-4a is preset and outputs a signal (Q n ) of logic level "1", and all other delay flip-flops have logic level "0". Is output. The reason for this setting is that the delay flip-flop of a specific stage outputs a signal of logic level "1" at the time of startup, and that the stage is set at the center of the delay. Is preferred. That is, in the case of FIG. 15, the setting is such that the n-th stage is located at the center of the delay.
【０１２９】上記の如く、初期状態で遅延フリップ・フ
ロップ４−４ａの出力の論理レベルが“１”であり、他
の遅延フリップ・フロップの出力の論理レベルは全て
“０”になっている。この時に、全ての位相判定信号の
論理レベルが“０”を継続すれば論理積回路４−１ｂの
出力によって遅延フリップ・フロップ４−４ａの出力が
保持され続ける。As described above, in the initial state, the logic level of the output of the delay flip-flop 4-4a is "1", and the logic levels of the outputs of the other delay flip-flops are all "0". At this time, if the logic levels of all the phase determination signals continue to be "0", the output of the AND circuit 4-1b keeps holding the output of the delay flip-flop 4-4a.
【０１３０】一方、例えば位相判定信号１ＬＡＧの論理
レベルが“１”になるとＱn と位相判定信号１ＬＡＧを
受ける、（ｎ＋１）段目の論理積回路４−１ｊが論理レ
ベル“１”を出力し、これで遅延フリップ・フロップ４
−４ｂが論理レベル“１”を出力する。そして、同じ位
相判定信号１ＬＡＧがｎ段目の論理積回路４−１ｂの反
転入力端子に供給されるので、論理積回路４−１ｂの出
力は論理レベル“０”に遷移し、他の論理積回路４−１
ｃ乃至４−１ｆの論理レベルは“０”のままであるの
で、論理和回路４−２ａの出力の論理レベルも“０”に
遷移する。これによって遅延フリップ・フロップ４−４
ａの出力の論理レベルは“０”に遷移する。この時、遅
延フリップ・フロップ４−４ａ及び４−４ｂ以外の遅延
フリップ・フロップの出力には変化が生じないので、遅
延フリップ・フロップ４−４ａ及び４−４ｂ以外の遅延
フリップ・フロップは論理レベル“０”に保持されたま
までいる。従って、遅延量指示信号の“１”は１ビット
遅延側にシフトする。[0130] On the other hand, for example, the logic level of the phase determination signal 1LAG becomes "1" receives the Q n and the phase decision signal 1LAG, outputs (n + 1) th stage of the AND circuit 4-1j the logic level "1" , This is a delayed flip flop 4
-4b outputs a logic level "1". Then, since the same phase determination signal 1LAG is supplied to the inverting input terminal of the AND circuit 4-1b of the nth stage, the output of the AND circuit 4-1b transitions to the logical level "0", and the other logical product Circuit 4-1
Since the logic levels of c to 4-1f remain "0", the logic level of the output of the OR circuit 4-2a also transitions to "0". This allows the delay flip-flop 4-4
The logic level of the output of “a” transitions to “0”. At this time, since the outputs of the delay flip-flops other than the delay flip-flops 4-4a and 4-4b do not change, the delay flip-flops other than the delay flip-flops 4-4a and 4-4b are at the logic level. It remains at “0”. Therefore, "1" of the delay amount instruction signal is shifted to the one bit delay side.
【０１３１】同様に遅延フリップ・フロップ４−４ａが
“１”を出力ている時に位相判定信号２ＬＡＧの論理レ
ベルが“１”になると（ｎ＋２）段目の論理積回路４−
１ｒが論理レベル“１”を出力し、これで遅延フリップ
・フロップ４−４ｃが論理レベル“１”を出力するよう
になり、遅延フリップ・フロップ４−４ａの出力は論理
レベル“０”に遷移し、他の遅延フリップ・フロップは
論理レベル“０”に保持されたままでいる。従って、遅
延量指示信号の“１”は２ビット遅延側にシフトする。Similarly, when the logic level of the phase determination signal 2LAG becomes "1" while the delay flip-flop 4-4a outputs "1", the (n + 2) th stage AND circuit 4-
1r outputs a logic level "1", whereby the delay flip-flop 4-4c outputs a logic level "1", and the output of the delay flip-flop 4-4a transitions to a logic level "0". However, the other delay flip-flops remain at the logic level "0". Therefore, "1" of the delay amount instruction signal is shifted to the 2-bit delay side.
【０１３２】今はｎ段目を基準に遅れ側へのシフトを説
明したが、（ｎ＋２）段目が論理レベル“１”のＱn+2
を出力している時に１ＬＡＥＤ又は２ＬＥＡＤの論理レ
ベルが“１”に遷移すれば、遅延量指示信号の“１”は
１ビット又は２ビット進み側にシフトする。Although the shift to the delay side has been described with reference to the n-th stage, the (n + 2) -th stage is the logical level “1” Q n + 2
When the logic level of 1LAED or 2LEAD transits to "1" while outputting "1", "1" of the delay amount indication signal shifts by one or two bits.
【０１３３】図１５は、データの位相を１又は２ステッ
プ前後させることを想定した回路であるが、例えば３ス
テップ前後させるには、位相判定信号の数を３×２＝６
とし、上記位相判定信号と前後３段ずつの遅延フリップ
・フロップとの論理積をとると共に、上記位相判定信号
の反転と当該段の遅延フリップ・フロップの出力との論
理積をとる構成にすればよい。このようにすれば、同じ
位相判定信号であっても検出範囲指定信号の違いによっ
て位相補正の幅を変えることが可能になる。これは、検
出範囲指定信号の論理レベルが“０”の時にはデータ位
相判定部が出力する１ＬＡＧと１ＬＥＡＤによって２段
シフトさせ、２ＬＡＧと２ＬＥＡＤによって３段シフト
させ、検出範囲指定信号の論理レベルが“１”の時には
データ位相判定部が出力する１ＬＡＧと１ＬＥＡＤによ
って１段シフトさせ、２ＬＡＧと２ＬＥＡＤによって２
段シフトさせるというように応用できる。FIG. 15 shows a circuit assuming that the data phase is shifted by one or two steps. For example, in order to shift the data phase by three steps, the number of phase determination signals must be 3 × 2 = 6.
And the logical AND of the phase determination signal and the delay flip-flops of three stages before and after each stage, and the logical AND of the inversion of the phase determination signal and the output of the delay flip-flop of the stage are taken. Good. By doing so, it is possible to change the width of the phase correction depending on the difference in the detection range designation signal even for the same phase determination signal. This is because when the logic level of the detection range designation signal is “0”, the data phase determination unit outputs two stages by 1LAG and 1LEAD and shifts by two stages by 2LAG and 2LEAD, and the logic level of the detection range designation signal is “ When it is 1 ", the data is shifted one stage by 1LAG and 1LEAD output from the data phase determination unit, and 2 stages by 2LAG and 2LEAD.
It can be applied to shift the stage.
【０１３４】これで、本発明のビット同期回路全てに関
する説明を終了したので、ここで、図１の構成における
遅延回路の遅延量Ｘと図２の構成における遅延量Ｙにつ
いて少しく考察しておきたい。Now that the description of all the bit synchronization circuits of the present invention has been completed, it is necessary to consider a little about the delay amount X of the delay circuit in the configuration of FIG. 1 and the delay amount Y in the configuration of FIG. .
【０１３５】例えば、図５の（１）の状態のように入力
クロックの立ち上がりによってデータＤ０乃至Ｄ１０の
同一のタイムスロットのデータを読み込むことができる
ためには、クロック周期をτ、データの切り替わり点前
後のセット・アップ時間とホールド時間の和をδとし
て、データＤ０からデータＤ１０までのトータルの遅延
量１４Ｙが次の式を満足する必要がある。For example, in order to read the data in the same time slot of data D0 to D10 at the rising edge of the input clock as in the state of (1) in FIG. 5, the clock cycle is set to τ, and the data switching point is set. Assuming that the sum of the set-up time and the hold time before and after is δ, the total delay amount 14Y from the data D0 to the data D10 needs to satisfy the following expression.
【０１３６】１４Ｙ＜τ−２δ これをＹについて解くと Ｙ＜（τ−２δ）／１４ の関係を満たす必要がある。14Y <τ−2δ If this is solved for Y, it is necessary to satisfy the relationship of Y <(τ−2δ) / 14.
【０１３７】そして、図１において遅延回路を１４段に
した場合には Ｘ＝Ｙ と設定することも可能である。If the number of delay circuits is 14 in FIG. 1, it is possible to set X = Y.
【０１３８】この場合、位相関係の許容限界を検出した
後の位相補正はＹである可能性があり、このＹの補正で
位相関係の許容限界から脱出できる必要があるので、Ｙ
には次の制約が付く。In this case, the phase correction after detecting the allowable limit of the phase relationship may be Y, and it is necessary to escape from the allowable limit of the phase relationship by this Y correction.
Has the following restrictions.
【０１３９】Ｙ＞δ 従って、 （τ−２δ）／１４＞Ｙ＝Ｘ＞δ となる。Y> δ Therefore, (τ−2δ) / 14> Y = X> δ.
【０１４０】又、図１における遅延回路の段数を図２に
おける遅延回路の段数より少なくする場合にはＸをＹよ
り大きく設定することが可能になるが、この時には一度
の位相補正でシフトする量が（τ／２−δ）を超えては
ならないので、これを参考にしてＸを設定する必要があ
る。When the number of stages of the delay circuit in FIG. 1 is made smaller than the number of stages of the delay circuit in FIG. 2, X can be set to be larger than Y. Must not exceed (τ / 2−δ), so it is necessary to set X with reference to this.
【０１４１】さて、図２のデータ位相検出部の構成や図
９のデータ位相判定部の構成は唯一のものではない。遅
延回路の段数やそれに伴う位相検出信号の数が異なる場
合にはそれに対応する回路が存在する。そこで、データ
位相検出部やデータ位相判定部について、図１及び図９
の構成とは異なる構成について触れて、図１又は図９の
構成が特殊な構成ではないことを示しておきたい。The configuration of the data phase detector in FIG. 2 and the configuration of the data phase detector in FIG. 9 are not the only ones. When the number of stages of the delay circuit and the number of phase detection signals associated therewith are different, there is a circuit corresponding thereto. Therefore, the data phase detection unit and the data phase determination unit will be described with reference to FIGS.
It should be noted that the configuration shown in FIG. 1 or FIG. 9 is not a special configuration.
【０１４２】図１６は、データ位相検出部の他の構成
で、遅延回路の段数を６段とし、位相検出信号の数を４
とする場合の構成を示している。FIG. 16 shows another configuration of the data phase detection unit. The number of stages of the delay circuit is six and the number of phase detection signals is four.
Is shown.
【０１４３】図１６において、２−１ａ乃至２−２ｆは
遅延回路で、このうち遅延回路２−１ａ、２−１ｆの遅
延量を２Ｙ、他の遅延回路の遅延量をＹとしている。In FIG. 16, reference numerals 2-1a to 2-2f denote delay circuits, of which the delay amounts of the delay circuits 2-1a and 2-1f are 2Y, and the delay amounts of the other delay circuits are Y.
【０１４４】ここで、選択データそのものをＤ０、遅延
回路をｎ段（ここでは、ｎは１乃至６の整数である。）
通過した選択データをＤｎと呼ぶことにする。そして、
この場合には遅延回路を３段通過したＤ３を遅延フリッ
プ・フロップに読み込んだものが出力データとなり、デ
ータＤ３以前のデータがクロックに対する位相進みを検
出するデータで、データＤ３以降のデータがクロックに
対する位相遅れを検出するデータである。従って、位相
進みと位相遅れを対称に検出するためにはデータＤ３を
中心としてそれ以前の遅延回路とそれ以降の遅延回路の
段数と遅延量を対称にしておく必要がある。Here, the selection data itself is D0, and the delay circuit is n stages (here, n is an integer of 1 to 6).
The passed selection data is called Dn. And
In this case, the data obtained by reading D3, which has passed through the three stages of the delay circuit, into the delay flip-flop becomes the output data. This is data for detecting a phase delay. Therefore, in order to detect the phase advance and the phase delay symmetrically, the number of delay stages and the delay amount of the delay circuit before and after the data D3 need to be symmetrical.
【０１４５】又、２−２ａ乃至２−２ｇはデータＤ０乃
至Ｄ６の各々を読み込む遅延フリップ・フロップであ
る。Further, 2-2a to 2-2g are delay flip-flops for reading each of the data D0 to D6.
【０１４６】次に、２−３ａ乃至２−３ｆは複数のデー
タのうちの特定の２つのデータの位相を比較する排他的
論理和回路である。Next, reference numerals 2-3a to 2-3f denote exclusive OR circuits for comparing the phases of two specific data among a plurality of data.
【０１４７】更に、２−４ａ乃至２−４ｄはセレクタ
で、セレクタ２−４ａ乃至２−４ｈには選択信号として
クロックに対するデータの位相の変化を検出する範囲を
可変に設定するための検出範囲指定信号が供給される。
即ち、セレクタ２−４ａ乃至２−４ｄを配置することに
より、図１６の場合には遅延量の差がＹであるデータの
位相比較結果と、遅延量の差が２Ｙであるデータの位相
比較結果を選択して位相検出信号として出力できるよう
になっている。Further, reference numerals 2-4a to 2-4d denote selectors, and selectors 2-4a to 2-4h designate detection ranges for variably setting a range for detecting a change in data phase with respect to a clock as a selection signal. A signal is provided.
That is, by arranging the selectors 2-4a to 2-4d, in the case of FIG. 16, the phase comparison result of the data whose delay amount difference is Y and the phase comparison result of the data whose delay amount difference is 2Y Can be selected and output as a phase detection signal.
【０１４８】そして、この場合には位相検出信号はＤＥ
Ｔ＃０乃至ＤＥＴ＃３の４つで、ＤＥＴ＃０とＤＥＴ＃
４が位相変動の履歴を示す位相検出信号、ＤＥＴ＃１と
ＤＥＴ＃２が位相変動の許容限界を示す位相検出信号で
ある。そして、図１６の構成は、位相変動の履歴を表わ
す位相検出信号ＤＥＴ＃０とＤＥＴ＃３を出力できる最
小のデータ位相検出部を与えるものである。In this case, the phase detection signal is DE
DET # 0 and DET # in four of T # 0 to DET # 3
Reference numeral 4 denotes a phase detection signal indicating a history of the phase fluctuation, and DET # 1 and DET # 2 denote phase detection signals indicating an allowable limit of the phase fluctuation. The configuration shown in FIG. 16 provides a minimum data phase detector capable of outputting the phase detection signals DET # 0 and DET # 3 representing the history of the phase fluctuation.
【０１４９】図１７は、データ位相判定部の他の構成
で、図１６のデータ位相検出部の構成に整合するもので
ある。FIG. 17 shows another configuration of the data phase determination unit, which matches the configuration of the data phase detection unit of FIG.
【０１５０】図１７において、３−１ａは位相検出信号
ＤＥＴ＃０をラッチするセット・リセット・フリップ・
フロップ、３−１ｂは位相検出信号ＤＥＴ＃３によって
セットされるセット・リセット・フリップ・フロップで
ある。即ち、セット・リセット・フリップ・フロップ３
−１ａと３−１ｂは位相変動の履歴を記憶するために配
置されている。In FIG. 17, reference numeral 3-1a denotes a set / reset flip / latch for latching the phase detection signal DET # 0.
The flop 3-1b is a set / reset flip-flop set by the phase detection signal DET # 3. That is, set / reset / flip / flop 3
-1a and 3-1b are arranged to store the history of the phase fluctuation.
【０１５１】３−２ａは位相検出信号ＤＥＴ＃１を読み
込んでセット・リセット・フリップ・フロップ３−１ａ
をリセットする遅延フリップ・フロップ、３−２ｂは位
相検出信号ＤＥＴ＃２を読み込んでセット・リセット・
フリップ・フロップ３−１ｂをリセットする遅延フリッ
プ・フロップである。3-2a reads the phase detection signal DET # 1 and sets / resets the flip-flop 3-1a.
The delay flip-flop 3-2b reads the phase detection signal DET # 2 and sets, resets,
This is a delay flip-flop for resetting the flip-flop 3-1b.
【０１５２】３−４ａはセット・リセット・フリップ・
フロップ３−１ａの出力と位相検出信号ＤＥＴ＃１の論
理積演算をする論理積回路、３−４ｂはセット・リセッ
ト・フリップ・フロップ３−１ａの出力の反転と位相検
出信号ＤＥＴ＃２の論理積演算をする論理積回路、３−
４ｃは位相検出信号ＤＥＴ＃１とセット・リセット・フ
リップ・フロップ３−１ｂの出力の反転の論理積演算を
することを特徴とする論理積回路、３−４ｄはセット・
リセット・フリップ・フロップ３−１ｂの出力と位相検
出信号ＤＥＴ＃２の論理積演算をする論理積回路、３−
５ａは論理積回路３−４ａの出力を受ける論理和回路、
３−５ｂは論理積回路３−４ｂの出力を受ける論理和回
路、３−５ｃは論理積回路３−４ｃの出力を受ける論理
和回路、３−５ｄは論理積回路３−４ｄの出力を受ける
論理和回路である。3-4a is set / reset / flip /
An AND circuit for performing an AND operation of the output of the flop 3-1a and the phase detection signal DET # 1 and 3-4b are the inversion of the output of the set / reset flip-flop 3-1a and the logic of the phase detection signal DET # 2. AND circuit for performing product operation, 3-
An AND circuit 4c performs an AND operation of the phase detection signal DET # 1 and the inversion of the output of the set / reset flip-flop 3-1b.
An AND circuit for performing an AND operation on the output of the reset flip-flop 3-1b and the phase detection signal DET # 2;
5a is a logical sum circuit receiving the output of the logical product circuit 3-4a,
3-5b is an OR circuit receiving the output of the AND circuit 3-4b, 3-5c is an OR circuit receiving the output of the AND circuit 3-4c, and 3-5d is receiving the output of the AND circuit 3-4d. It is an OR circuit.
【０１５３】ここで、論理積回路３−４ａ乃び３−４
ｂ、論理和回路３−５ａ及び３−５ｂより成る回路は、
位相検出信号ＤＥＴ＃０乃びＤＥＴ＃１の履歴によって
位相遅れ量を選択するための回路であり、同様に、論理
積回路３−４ｃ乃び３−４ｄ、論理和回路３−５ｃ及び
３−５ｄより成る回路は、位相検出信号ＤＥＴ＃２乃び
ＤＥＴ＃３の履歴によって位相進み量を選択するための
回路である。Here, the AND circuit 3-4a and 3-4
b, a circuit composed of the OR circuits 3-5a and 3-5b,
This is a circuit for selecting the amount of phase delay based on the history of the phase detection signals DET # 0 and DET # 1. Similarly, AND circuits 3-4c and 3-4d, OR circuits 3-5c and 3-5 The circuit composed of 5d is a circuit for selecting the amount of phase advance based on the history of the phase detection signals DET # 2 and DET # 3.
【０１５４】３−２ｃは排他的論理和回路３−３ａの出
力を読み込む遅延フリップ・フロップ、３−２ｄは論理
和回路３−５ｂの出力を読み込む遅延フリップ・フロッ
プ、３−２ｅは論理和回路３−５ｃの出力を読み込む遅
延フリップ・フロップ、３−２ｆは論理和回路３−５ｄ
の出力を読み込む遅延フリップ・フロップである。3-2c is a delay flip-flop reading the output of the exclusive OR circuit 3-3a, 3-2d is a delay flip-flop reading the output of the OR circuit 3-5b, and 3-2e is the OR circuit 3-5f is an OR circuit 3-5d
Is a delayed flip-flop that reads the output of
【０１５５】３−４ｅは遅延フリップ・フロップ３−２
ｃの出力Ａと、遅延フリップ・フロップ３−２ｄの出力
Ｂ、遅延フリップ・フロップ３−２ｅの出力Ｃ及び遅延
フリップ・フロップ３−２ｆの出力Ｄの反転の論理積演
算をする論理積回路、３−４ｆは遅延フリップ・フロッ
プ３−２ｄの出力Ｂと、遅延フリップ・フロップ３−２
ｃの出力Ａ、遅延フリップ・フロップ３−２ｅの出力Ｃ
及び遅延フリップ・フロップ３−２ｆの出力Ｄの反転の
論理積演算をする論理積回路、３−４ｇは遅延フリップ
・フロップ３−２ｅの出力Ｃと、遅延フリップ・フロッ
プ３−２ｃの出力Ａ、遅延フリップ・フロップ３−２ｄ
の出力Ｂ及び遅延フリップ・フロップ３−２ｆの出力Ｄ
の反転の論理積演算をする論理積回路、３−４ｈは遅延
フリップ・フロップ３−２ｆの出力Ｄと、遅延フリップ
・フロップ３−２ｃの出力Ａ、遅延フリップ・フロップ
３−２ｄの出力Ｂ及び遅延フリップ・フロップ３−２ｅ
の出力Ｃの反転の論理積演算をする論理積回路である。3-4e is a delay flip-flop 3-2
an AND circuit for performing an AND operation of the output A of the output c, the output B of the delay flip-flop 3-2d, the output C of the delay flip-flop 3-2e, and the output D of the delay flip-flop 3-2f. 3-4f is the output B of the delay flip-flop 3-2d and the delay flip-flop 3-2.
output A of output c, output C of delay flip-flop 3-2e
And an AND circuit for performing an AND operation of the output D of the delay flip-flop 3-2f, and 3-4g an output C of the delay flip-flop 3-2e and an output A of the delay flip-flop 3-2c; Delay flip-flop 3-2d
B of the output and the output D of the delay flip-flop 3-2f
AND circuit 3-4h performs an output D of the delay flip-flop 3-2f, an output A of the delay flip-flop 3-2c, an output B of the delay flip-flop 3-2d, and Delay flip-flop 3-2e
And an AND circuit for performing a logical AND operation of the inversion of the output C of FIG.
【０１５６】即ち、論理積回路３−４ｅ乃至３−４ｈは
特定の位相検出信号の組み合わせに対して位相進み又は
位相遅れを指示する位相判定信号を重複して出力しない
ための排他論理回路を構成している。That is, the AND circuits 3-4e to 3-4h constitute an exclusive logic circuit for preventing the redundant output of a phase determination signal indicating a phase advance or a phase delay for a specific combination of phase detection signals. are doing.
【０１５７】３−２ｇは論理積回路３−４ｅの出力を読
み込む遅延フリップ・フロップ、３−２ｈは論理積回路
３−４ｆの出力を読み込む遅延フリップ・フロップ、３
−２ｉは論理積回路３−４ｇの出力を読み込む遅延フリ
ップ・フロップ、３−２ｊは論理積回路４−４ｈの出力
を読み込む遅延フリップ・フロップである。Reference numeral 3-2g denotes a delay flip-flop for reading the output of the AND circuit 3-4e, and reference numeral 3-2h denotes a delay flip-flop for reading the output of the AND circuit 3-4f.
Reference numeral -2i denotes a delay flip-flop for reading the output of the AND circuit 3-4g, and reference numeral 3-2j denotes a delay flip-flop for reading the output of the AND circuit 4-4h.
【０１５８】そして、遅延フリップ・フロップ３−２ｇ
の出力が１ステップ位相を遅らせる位相判定信号である
１ＬＡＧ、遅延フリップ・フロップ３−２ｈの出力が２
ステップ位相を遅らせる位相判定信号である２ＬＡＧ、
遅延フリップ・フロップ３−２ｉの出力が２ステップ位
相を進ませる位相判定信号である２ＬＥＡＤ、遅延フリ
ップ・フロップ３−２ｊの出力が１ステップ位相を進ま
せる位相判定信号である１ＬＥＡＤとなることは図９と
おなじである。Then, the delayed flip-flop 3-2g
Is 1LAG which is a phase determination signal for delaying the phase of one step, and the output of the delay flip-flop 3-2h is 2
2LAG which is a phase determination signal for delaying the step phase,
It can be seen that the output of the delay flip-flop 3-2i becomes 2LEAD which is a phase determination signal for advancing the two-step phase, and the output of the delay flip-flop 3-2j becomes 1LEAD which is a phase determination signal for advancing the one-step phase. It is the same as 9.
【０１５９】最後に、３−５ｅは位相判定信号が出力さ
れてデータの位相を変化させる時の誤動作を防ぐため
に、位相判定信号１ＬＡＧ、２ＬＡＧ、２ＬＥＡＤ、１
ＬＥＡＤが出力された直後には遅延量の判定動作を一時
停止する信号を遅延フリップ・フロップ３−２ｃ乃至３
−２ｆのクリア端子に供給する論理和回路、３−６ａは
遅延フリップ・フロップ３−２ｃ乃至３−２ｆに供給す
るクロックを反転させる論理反転回路である。Finally, reference numerals 3-5e denote phase determination signals 1LAG, 2LAG, 2LEAD, and 1LEG in order to prevent malfunction when the phase determination signal is output and the data phase is changed.
Immediately after LEAD is output, a signal for temporarily suspending the operation of determining the amount of delay is supplied to the delay flip-flops 3-2c to 3-2c to 3-3c.
An OR circuit for supplying the clear terminal of -2f, and a logic inverting circuit 3-6a for inverting the clock supplied to the delay flip-flops 3-2c to 3-2f.
【０１６０】上記の如く、データ位相検出部やデータ位
相判定部は設計パラメタの設定に対応して柔軟に設計可
能である。As described above, the data phase detecting section and the data phase determining section can be flexibly designed according to the setting of the design parameter.
【０１６１】さて、図２のデータ位相検出部と図９のデ
ータ位相判定部によってデータの位相変動を補正する場
合、遅延回路の段数が多いために一回の位相補正によっ
て補正される量が少なく、位相進みの場合には許容限界
からは離れるけれども位相進みの状態に止まっており、
位相遅れの場合には許容限界からは離れるけれども位相
遅れの状態に止まっている。これでクロックとデータの
位相関係上問題が生ずることはないが、更に位相余裕が
大きい状態へ位相補正することが望まれることもある。
このような場合には次のような技術を適用すればよい。When the data phase fluctuation is corrected by the data phase detector of FIG. 2 and the data phase determiner of FIG. 9, the amount of correction by one phase correction is small because the number of stages of the delay circuits is large. In the case of phase advance, it is far from the allowable limit, but remains in the state of phase advance,
In the case of a phase lag, the phase departs from the allowable limit but remains in a phase lag state. Although this does not cause a problem in the phase relationship between the clock and the data, it may be desired to correct the phase to a state where the phase margin is further increased.
In such a case, the following technique may be applied.
【０１６２】図１８は、更に位相余裕が大きい状態へ位
相補正することが可能なデータ位相判定部の構成（その
１）で、図９の構成に対応するものである。FIG. 18 shows a configuration (No. 1) of a data phase determining section capable of correcting the phase to a state where the phase margin is further increased, and corresponds to the configuration of FIG.
【０１６３】図１８において、３−１ａは位相検出信号
ＤＥＴ＃０をラッチするセット・リセット・フリップ・
フロップ、３−１ｂは位相検出信号ＤＥＴ＃１によって
セットされるセット・リセット・フリップ・フロップ、
３−１ｃは位相検出信号ＤＥＴ＃４によってセットされ
るセット・リセット・フリップ・フロップ、３−１ｄは
位相検出信号ＤＥＴ＃５によってセットされるセット・
リセット・フリップ・フロップである。即ち、セット・
リセット・フリップ・フロップ３−１ａ乃至３−１ｄが
位相変動の履歴を記憶するために配置されているのは図
９と同じである。In FIG. 18, reference numeral 3-1a denotes a set / reset flip / latch for latching the phase detection signal DET # 0.
The flop 3-1b is a set / reset flip-flop set by the phase detection signal DET # 1,
A set / reset flip-flop 3-1c is set by the phase detection signal DET # 4, and a set / reset flip-flop 3-1d is set by the phase detection signal DET # 5.
Reset flip-flop. That is, the set
The reset flip-flops 3-1a to 3-1d are arranged to store the history of the phase fluctuation as in FIG.
【０１６４】３−２ａは後述する論理和回路３−５ｈの
出力を読み込んでセット・リセット・フリップ・フロッ
プ３−１ａ及び３−１ｂをリセットする遅延フリップ・
フロップ、３−２ｂは後述する論理和回路３−５ｈの出
力を読み込んでセット・リセット・フリップ・フロップ
３−１ｃ及び３−１ｄをリセットする遅延フリップ・フ
ロップである。A delay flip-flop 3-2a reads an output of an OR circuit 3-5h described later and resets the set / reset flip-flops 3-1a and 3-1b.
A flop 3-2b is a delay flip-flop that reads an output of an OR circuit 3-5h to be described later and resets the set / reset flip-flops 3-1c and 3-1d.
【０１６５】３−３ａはセット・リセット・フリップ・
フロップ３−１ａ及び３−１ｂの出力を比較する排他的
論理和回路、３−３ｂはセット・リセット・フリップ・
フロップ３−１ｃ及び３−１ｄの出力を比較する排他的
論理和回路である。3-3a is set / reset / flip /
An exclusive OR circuit for comparing the outputs of the flops 3-1a and 3-1b, and a set-reset flip-flop 3-3b.
This is an exclusive OR circuit that compares the outputs of the flops 3-1c and 3-1d.
【０１６６】３−４ａはセット・リセット・フリップ・
フロップ３−１ａ及び３−１ｂの出力と後述する第一の
位相補正起動信号の論理積演算をする論理積回路、３−
４ｂはセット・リセット・フリップ・フロップ３−１ａ
及び３−１ｂの出力の反転と該第一の位相補正起動信号
の論理積演算をする論理積回路、３−４ｃは排他的論理
和回路３−３ａの出力と該第一の位相補正起動信号の論
理積演算をする論理積回路、３−５ａは論理積回路３−
４ａの出力を受ける論理和回路、３−５ｂは論理積回路
３−４ｂの出力と論理積回路３−４ｃの出力を受ける論
理和回路である。3-4a is set / reset / flip /
An AND circuit for performing an AND operation on the outputs of the flops 3-1a and 3-1b and a first phase correction start signal described later;
4b is set / reset / flip / flop 3-1a
AND circuit for performing an AND operation of the output of the first phase correction start signal and the inversion of the output of the first phase correction start signal, and an output of the exclusive OR circuit 3-3a and the first phase correction start signal AND circuit 3-5a is a logical AND circuit 3-
An OR circuit receiving the output of 4a, and 3-5b is an OR circuit receiving the output of the AND circuit 3-4b and the output of the AND circuit 3-4c.
【０１６７】３−４ｆはセット・リセット・フリップ・
フロップ３−１ｄ及び３−１ｃの出力と後述する第二の
位相補正起動信号の論理積演算をする論理積回路、３−
４ｅはセット・リセット・フリップ・フロップ３−１ｄ
及び３−１ｃの出力の反転と該位相補正起動信号の論理
積演算をする論理積回路、３−４ｄは排他的論理和回路
３−３ｂの出力と該第二の位相補正起動信号の論理積演
算をする論理積回路、３−５ｄは論理積回路３−４ｆの
出力を受ける論理和回路、３−５ｃは論理積回路３−４
ｄの出力と論理積回路３−４ｅの出力を受ける論理和回
路である。3-4f is set / reset / flip /
An AND circuit for performing an AND operation on the outputs of the flops 3-1d and 3-1c and a second phase correction start signal described later;
4e is set / reset / flip / flop 3-1d
AND circuit 3-1c for inverting the output of 3-1c and performing an AND operation on the phase correction start signal, and 3-4d performs an AND operation on the output of the exclusive OR circuit 3-3b and the second phase correction start signal. An AND circuit for performing an operation, 3-5d is an OR circuit receiving the output of the AND circuit 3-4f, and 3-5c is an AND circuit 3-4
This is an OR circuit that receives the output of d and the output of the AND circuit 3-4e.
【０１６８】ここで、排他的論理和回路３−３ａ、論理
積回路３−４ａ乃至３−４ｃ、論理和回路３−５ａ及び
３−５ｂより成る回路は、位相検出信号ＤＥＴ＃０乃至
ＤＥＴ＃２の履歴によって位相遅れ量を選択するための
回路であり、同様に、排他的論理和回路３−３ｂ、論理
積回路３−４ｄ乃至３−４ｆ、論理和回路３−５ｃ及び
３−５ｄより成る回路は、位相検出信号ＤＥＴ＃３乃至
ＤＥＴ＃５の履歴によって位相進み量を選択するための
回路である。Here, the circuit composed of the exclusive OR circuit 3-3a, the AND circuits 3-4a to 3-4c, and the OR circuits 3-5a and 3-5b is a phase detection signal DET # 0 to DET #. 2 is a circuit for selecting the amount of phase delay according to the history of 2. Similarly, the exclusive OR circuit 3-3b, the AND circuits 3-4d to 3-4f, and the OR circuits 3-5c and 3-5d This circuit is a circuit for selecting the amount of phase advance based on the history of the phase detection signals DET # 3 to DET # 5.
【０１６９】３−２ｃは排他的論理和回路３−３ａの出
力を読み込む遅延フリップ・フロップ、３−２ｄは論理
和回路３−５ｂの出力を読み込む遅延フリップ・フロッ
プ、３−２ｅは論理和回路３−５ｃの出力を読み込む遅
延フリップ・フロップ、３−２ｆは論理和回路３−５ｄ
の出力を読み込む遅延フリップ・フロップである。3-2c is a delay flip-flop reading the output of the exclusive OR circuit 3-3a, 3-2d is a delay flip-flop reading the output of the OR circuit 3-5b, and 3-2e is the OR circuit. 3-5f is an OR circuit 3-5d
Is a delayed flip-flop that reads the output of
【０１７０】３−４ｇは遅延フリップ・フロップ３−２
ｃの出力Ａと、遅延フリップ・フロップ３−２ｄの出力
Ｂ、遅延フリップ・フロップ３−２ｅの出力Ｃ及び遅延
フリップ・フロップ３−２ｆの出力Ｄの反転の論理積演
算をする論理積回路、３−４ｈは遅延フリップ・フロッ
プ３−２ｄの出力Ｂと、遅延フリップ・フロップ３−２
ｃの出力Ａ、遅延フリップ・フロップ３−２ｅの出力Ｃ
及び遅延フリップ・フロップ３−２ｆの出力Ｄの反転の
論理積演算をする論理積回路、３−４ｉは遅延フリップ
・フロップ３−２ｅの出力Ｃと、遅延フリップ・フロッ
プ３−２ｃの出力Ａ、遅延フリップ・フロップ３−２ｄ
の出力Ｂ及び遅延フリップ・フロップ３−２ｆの出力Ｄ
の反転の論理積演算をする論理積回路、３−４ｊは遅延
フリップ・フロップ３−２ｆの出力Ｄと、遅延フリップ
・フロップ３−２ｃの出力Ａ、遅延フリップ・フロップ
３−２ｄの出力Ｂ及び遅延フリップ・フロップ３−２ｅ
の出力Ｃの反転の論理積演算をする論理積回路である。3-4g is the delayed flip-flop 3-2
an AND circuit for performing an AND operation of the output A of the output c, the output B of the delay flip-flop 3-2d, the output C of the delay flip-flop 3-2e, and the output D of the delay flip-flop 3-2f. 3-4h is the output B of the delay flip-flop 3-2d and the delay flip-flop 3-2.
output A of output c, output C of delay flip-flop 3-2e
And an AND circuit for performing an AND operation of the output D of the delay flip-flop 3-2f, 3-4i denotes an output C of the delay flip-flop 3-2e and an output A of the delay flip-flop 3-2c, Delay flip-flop 3-2d
B of the output and the output D of the delay flip-flop 3-2f
AND circuit 3-4j performs an output of the delay flip-flop 3-2f, an output A of the delay flip-flop 3-2c, an output B of the delay flip-flop 3-2d, and Delay flip-flop 3-2e
And an AND circuit for performing a logical AND operation of the inversion of the output C of FIG.
【０１７１】即ち、論理積回路３−４ｇ乃至３−４ｊは
特定の位相検出信号の組み合わせに対して位相進み又は
位相遅れを指示する位相判定信号を重複して出力しない
ための排他論理回路を構成している。That is, the AND circuits 3-4g to 3-4j constitute an exclusive logic circuit for preventing the redundant output of the phase determination signal indicating the phase advance or phase delay for a specific combination of phase detection signals. are doing.
【０１７２】３−２ｇは論理積回路４−４ｇの出力を読
み込む遅延フリップ・フロップ、３−２ｈは論理積回路
４−４ｈの出力を読み込む遅延フリップ・フロップ、３
−２ｉは論理積回路４−４ｉの出力を読み込む遅延フリ
ップ・フロップ、３−２ｊは論理積回路４−４ｊの出力
を読み込む遅延フリップ・フロップである。Reference numeral 3-2g denotes a delay flip-flop for reading the output of the AND circuit 4-4g, and reference numeral 3-2h denotes a delay flip-flop for reading the output of the AND circuit 4-4h.
-2i is a delay flip-flop that reads the output of the AND circuit 4-4i, and 3-2j is a delay flip-flop that reads the output of the AND circuit 4-4j.
【０１７３】そして、詳細な理由は後で説明するが、遅
延フリップ・フロップ３−２ｇの出力が１ステップ位相
を遅らせる位相判定信号（１ＬＡＧ）、遅延フリップ・
フロップ３−２ｈの出力が２ステップ位相を遅らせる位
相判定信号（２ＬＡＧ）、遅延フリップ・フロップ３−
２ｉの出力が２ステップ位相を進ませる位相判定信号
（２ＬＥＡＤ）、遅延フリップ・フロップ３−２ｊの出
力が１ステップ位相を進ませる位相判定信号（１ＬＥＡ
Ｄ）となる。As will be described in detail later, the output of the delay flip-flop 3-2g is a phase determination signal (1LAG) for delaying the phase of one step,
The output of the flop 3-2h delays the two-step phase by a phase determination signal (2LAG), a delayed flip-flop 3-2.
The output of 2i advances the phase by two steps (2LEAD), and the output of the delay flip-flop 3-2j advances the phase by one step (1LEA).
D).
【０１７４】更に、３−５ｅは位相判定信号が出力され
てデータの位相を変化させる時の誤動作を防ぐために、
位相判定信号１Ｌａｇ、２ＬＡＧ、２ＬＥＡＤ、１ＬＥ
ＡＤが出力された直後には遅延量の判定動作を一時停止
する信号を遅延フリップ・フロップ３−２ｃ乃至３−２
ｆのクリア端子に供給する論理和回路、３−６ａは遅延
フリップ・フロップ３−２ｃ乃至３−２ｆに供給するク
ロックを反転させる論理反転回路である。Further, 3-5e is to prevent a malfunction when the phase determination signal is output and the data phase is changed.
Phase determination signals 1Lag, 2LAG, 2LEAD, 1LE
Immediately after the output of AD, a signal for temporarily suspending the operation of determining the amount of delay is sent to the delay flip-flops 3-2c to 3-2
An OR circuit 3-6a for supplying the signal to the clear terminal of f, and a logic inverting circuit 3-6a for inverting the clock supplied to the delay flip-flops 3-2c to 3-2f.
【０１７５】最後に、３−５ｆは遅延量指示信号生成部
が出力する位相遅れ側の遅延量指示信号の論理和演算を
する論理和回路、３−５ｇは遅延量指示信号生成部が出
力する位相進み側の遅延量指示信号の論理和演算をする
論理和回路、３−７ａは論理和回路３−５ｆの出力をシ
フトさせるシフト・レジスタ、３−７ｂは論理和回路３
−５ｇの出力をシフトさせるシフト・レジスタ、３−４
ｋは論理和回路３−５ｆの出力とシフト・レジスタ３−
７ａの出力との論理積演算をする論理積回路、３−４ｍ
は論理和回路３−５ｇの出力とシフト・レジスタ３−７
ｂの出力との論理積演算をする論理積回路、３−５ｈは
位相検出信号ＤＥＴ＃２と論理積回路３−４ｋの出力と
の論理和演算をする論理和回路、３−５ｉは位相検出信
号ＤＥＴ＃３と論理積回路３−４ｍの出力との論理和演
算をする論理和回路である。そして、論理和回路３−５
ｈの出力が上記第一の位相補正起動信号、論理和回路３
−５ｉの出力が上記第二の位相補正起動信号である。Finally, 3-5f is a logical sum circuit for performing a logical sum operation of the delay amount instruction signal on the phase delay side output from the delay amount instruction signal generation unit, and 3-5g is output from the delay amount instruction signal generation unit. An OR circuit that performs an OR operation on the delay amount instruction signal on the phase advance side, 3-7a is a shift register that shifts the output of the OR circuit 3-5f, and 3-7b is an OR circuit 3
Shift register for shifting −5 g output, 3-4
k is the output of the OR circuit 3-5f and the shift register 3-
AND circuit for performing an AND operation with the output of 7a, 3-4m
Is the output of the OR circuit 3-5g and the shift register 3-7
An AND circuit for performing an AND operation with the output of b, 3-5h is an OR circuit for performing an OR operation of the phase detection signal DET # 2 and the output of the AND circuit 3-4k, and 3-5i is a phase detection circuit This is an OR circuit that performs an OR operation on the signal DET # 3 and the output of the AND circuit 3-4m. And the OR circuit 3-5
h is the first phase correction start signal, the OR circuit 3
The output of -5i is the second phase correction start signal.
【０１７６】第一の位相補正起動信号は、遅延量指示信
号生成部が遅れ位相側の遅延量指示信号を所定時間以上
出力し続けた場合に論理積回路３−４ｋがその旨を示し
て出力する論理レベル“１”の信号と位相検出信号ＤＥ
Ｔ＃２の論理和演算で求められる。従って、図１８の構
成によれば、位相検出信号ＤＥＴ＃２が入力されなくて
も遅延量指示信号生成部が遅れ位相側の遅延量指示信号
を所定時間以上出力し続けた場合に位相補正を行なうこ
とができる。この場合、セット・リセット・フリップ・
フロップ３−１ａ又は３−１ｂの出力の論理レベルとの
組み合わせによって位相補正量が決定されることは図９
の構成と同じである。そして、上記補正によってデータ
の位相が進み側にシフトした場合には、論理和回路３−
５ｇを介してその旨の入力があるので、上記補正によっ
て過剰に位相補正する恐れはない。The first phase correction start signal is output when the AND circuit 3-4k indicates that the delay amount instruction signal generation unit has continuously output the delay amount instruction signal on the delay phase side for a predetermined time or more. Logic level "1" signal and the phase detection signal DE
It is obtained by the OR operation of T # 2. Therefore, according to the configuration of FIG. 18, even when the phase detection signal DET # 2 is not input, the phase correction is performed when the delay amount instruction signal generation unit continues to output the delay amount instruction signal on the delay phase side for a predetermined time or more. Can do it. In this case, set, reset, flip,
FIG. 9 shows that the phase correction amount is determined by a combination with the logic level of the output of the flop 3-1a or 3-1b.
The configuration is the same as When the data phase shifts to the leading side due to the above correction, the logical sum circuit 3-
Since there is an input to that effect via 5g, there is no danger of excessive phase correction by the above correction.
【０１７７】尚、上においては、例えば、論理和回路３
−５ｆに対して「遅延量指示信号生成部が出力する位相
遅れ側の遅延量指示信号を供給する」旨記載している
が、遅延量指示信号生成部が出力する位相遅れ側の全て
の遅延量指示信号を供給する必要はなく、中心の遅延量
指示信号に近い遅延量指示信号だけを供給してもよい。
そして、中心の遅延量指示信号に近い遅延量指示信号だ
けを供給する方が上記補正によって過剰に位相補正する
恐れが少なくなる。In the above, for example, the OR circuit 3
-5f is described as "supplying a delay amount instruction signal on the phase delay side output from the delay amount instruction signal generation unit", but all delays on the phase delay side output from the delay amount instruction signal generation unit are described. It is not necessary to supply the amount indication signal, and only the delay amount indication signal close to the center delay amount indication signal may be supplied.
Then, when only the delay amount indication signal close to the center delay amount indication signal is supplied, the risk of excessively correcting the phase by the above correction is reduced.
【０１７８】上記は第一の位相補正起動信号による位相
遅れ側における制御についての説明であるが、第二の位
相補正起動信号による位相進み側における制御について
も全く同様である。The above is the description of the control on the phase delay side by the first phase correction start signal, but the control on the phase advance side by the second phase correction start signal is completely the same.
【０１７９】図１９は、更に位相余裕が大きい状態へ位
相補正することが可能なデータ位相判定部の構成（その
２）で、図９の構成に対応するものである。FIG. 19 shows a configuration (No. 2) of the data phase determining section capable of correcting the phase to a state where the phase margin is further increased, and corresponds to the configuration of FIG.
【０１８０】図１９の構成は、図１８の構成が図９の構
成に少数の素子を付加したものであるのと同様であるの
で、構成については図９の構成に付加した素子のみにつ
いて説明する。The configuration shown in FIG. 19 is similar to the configuration shown in FIG. 18 in which a small number of elements are added to the configuration shown in FIG. 9. Therefore, only the elements added to the configuration shown in FIG. 9 will be described. .
【０１８１】３−１ｇは遅延フリップ・フロップ３−２
ｇの出力によってセットされるセット・リセット・フリ
ップ・フロップ、３−１ｈは遅延フリップ・フロップ３
−２ｈの出力によってセットされるセット・リセット・
フリップ・フロップ、３−５ｆはセット・リセット・フ
リップ・フロップ３−１ｇ及び３−１ｈの出力の論理和
演算をする論理和回路、３−７ａは論理和回路３−５ｆ
の出力をシフトするシフト・レジスタ、３−４ｋは論理
和回路３−５ｆの出力とシフト・レジスタ３−７ａの出
力の論理積演算をする論理積回路、３−５ｈは論理積回
路３−４ｋの出力と位相検出信号ＤＥＴ＃２の論理和演
算をする論理和回路で、論理和回路３−５ｈの出力が上
記第一の位相補正起動信号である。そして、該第一の位
相補正起動信号によってセット・リセット・フリップ・
フロップ３−１ｇ及び３−１ｈをリセットするようにな
っている。3-1g is a delayed flip-flop 3-2
g, the set-reset flip-flop 3-1h is the delay flip-flop 3
-Set / reset set by -2h output
The flip-flop, 3-5f is a logical sum circuit for performing a logical sum operation of the outputs of the set / reset flip-flops 3-1g and 3-1h, and 3-7a is a logical sum circuit 3-5f.
3-4k is an AND circuit for performing an AND operation of the output of the OR circuit 3-5f and the output of the shift register 3-7a, and 3-5h is an AND circuit 3-4k And the output of the OR circuit 3-5h is the first phase correction start signal. The set / reset / flip / reset operation is performed by the first phase correction start signal.
The flops 3-1g and 3-1h are reset.
【０１８２】同様に、３−１ｉは遅延フリップ・フロッ
プ３−２ｉの出力によってセットされるセット・リセッ
ト・フリップ・フロップ、３−１ｊは遅延フリップ・フ
ロップ３−２ｊの出力によってセットされるセット・リ
セット・フリップ・フロップ、３−５ｇはセット・リセ
ット・フリップ・フロップ３−１ｉ及び３−１ｊの出力
の論理和演算をする論理和回路、３−７ｂは論理和回路
３−５ｇの出力をシフトするシフト・レジスタ、３−４
ｍは論理和回路３−５ｇの出力とシフト・レジスタ３−
７ｂの出力の論理積演算をする論理積回路、３−５ｉは
論理積回路３−４ｍの出力と位相検出信号ＤＥＴ＃３の
論理和演算をする論理和回路で、論理和回路３−５ｉの
出力が上記第二の位相補正起動信号である。そして、該
第二の位相補正起動信号によってセット・リセット・フ
リップ・フロップ３−１ｉ及び３−１ｊをリセットする
ようになっている。Similarly, 3-1i is a set / reset flip-flop set by the output of the delay flip-flop 3-2i, and 3-1j is a set / reset set by the output of the delay flip-flop 3-2j. The reset flip-flop, 3-5g is an OR circuit for performing an OR operation of the outputs of the set / reset flip-flops 3-1i and 3-1j, and 3-7b is a shift circuit for the output of the OR circuit 3-5g. Shift register, 3-4
m is the output of the OR circuit 3-5g and the shift register 3-
An AND circuit for performing an AND operation of the output of 7b, 3-5i is an OR circuit for performing an OR operation of the output of the AND circuit 3-4m and the phase detection signal DET # 3, The output is the second phase correction start signal. Then, the set / reset flip-flops 3-1i and 3-1j are reset by the second phase correction start signal.
【０１８３】図１９の構成においては、セット・リセッ
ト・フリップ・フロップ３−１ｇ及び３−１ｈの出力が
位相進み状態を示し、セット・リセット・フリップ・フ
ロップ３−１ｉ及び３−１ｊの出力が位相遅れ状態を示
す。その他は図１８の構成と同様であるので、図１９の
構成によってもデータとクロックの位相を更に精細に補
正することが可能である。In the configuration of FIG. 19, the outputs of the set / reset flip-flops 3-1g and 3-1h indicate the phase advance state, and the outputs of the set / reset flip-flops 3-1i and 3-1j are This shows a phase delay state. The other configuration is the same as that of FIG. 18, and therefore, the data and clock phases can be more finely corrected by the configuration of FIG.
【０１８４】尚、位相検出信号ＤＥＴ３乃至ＤＥＴ＃５
の論理和によってセット・リセット・フリップ・フロッ
プ３−１ｇ及び３−１ｈをリセットし、位相検出信号Ｄ
ＥＴ０乃至ＤＥＴ＃２の論理和によってセット・リセッ
ト・フリップ・フロップ３−１ｉ及び３−１ｊをリセッ
トするようにしているので、過剰に位相補正する恐れは
ない。The phase detection signals DET3 to DET # 5
Resets the set / reset flip-flops 3-1g and 3-1h by the logical sum of
Since the set / reset flip-flops 3-1i and 3-1j are reset by the logical sum of ET0 to DET # 2, there is no possibility of excessive phase correction.
【０１８５】更に、論理和回路３−５ｈで位相検出信号
ＤＥＴ＃２と論理和演算する信号と、論理和回路３−５
ｉで位相検出信号ＤＥＴ＃２と論理和演算する信号を外
部から例えばマニュアルで供給することも可能である。
この場合にはデータとクロックの位相関係を運用者が確
かめながら位相補正するので、やはり、過剰な位相補正
の起動がかけられることはない。Further, a signal for performing a logical sum operation on the phase detection signal DET # 2 in the logical sum circuit 3-5h, and a logical sum circuit 3-5h
It is also possible to externally supply, for example, a signal for performing a logical sum operation with the phase detection signal DET # 2 at i.
In this case, the operator corrects the phase while confirming the phase relationship between the data and the clock, so that excessive activation of the phase correction is not performed.
【０１８６】以上で、クロックを基準としてデータの位
相を補正するものとした場合の本発明のビット同期回路
に関する全ての説明を終了して、データを基準としてク
ロックの位相を補正するものとした場合について補充説
明する。The description of the bit synchronization circuit of the present invention in which the phase of data is corrected based on the clock has been completed, and the phase of the clock is corrected based on data. Will be described.
【０１８７】この場合の一般的なビット同期回路の構成
は、簡単にいえば図２０に示した構成において入力デー
タと入力クロックとを入れ替えればよい。即ち、遅延量
選択部の入力端子に入力クロックを供給して適切な遅延
のクロック（選択クロック）を出力してデータ位相検出
部に供給し、該データ位相検出部においては、該選択ク
ロックを所定の間隔で遅延させた複数の波形を生成して
該複数の波形とデータとの位相関係を検出して位相検出
信号を出力し、データ位相判定部において、該位相検出
信号によってクロックとデータの位相関係を判定してク
ロックとデータの位相関係を補正するため判定信号を出
力し、該遅延量選択部において、該位相判定信号に応じ
た遅延量指示信号を生成してクロックの選択を行なえば
よい。The configuration of a general bit synchronization circuit in this case may simply be such that input data and input clock are interchanged in the configuration shown in FIG. That is, an input clock is supplied to the input terminal of the delay amount selection unit, a clock with a proper delay (selected clock) is output and supplied to the data phase detection unit. A plurality of waveforms delayed by an interval are generated, a phase relationship between the plurality of waveforms and the data is detected, and a phase detection signal is output. A determination signal may be output to determine the relationship and correct the phase relationship between the clock and the data, and the delay amount selection unit may generate a delay amount instruction signal corresponding to the phase determination signal and select a clock. .
【０１８８】従って、本質的に、遅延量選択部とデータ
位相判定部及び遅延量指示信号生成部の構成は、クロッ
クを基準にしてもデータを基準にしても同じで、若干の
変更を要するのはデータ位相検出部のみである。Therefore, the configurations of the delay amount selection unit, data phase determination unit, and delay amount instruction signal generation unit are essentially the same whether the clock is used or the data is used, and a slight change is required. Is only the data phase detector.
【０１８９】即ち、クロックを基準にした場合には、遅
延量選択部が出力する選択データを所定の間隔で遅延さ
せた複数のデータを生成し、該複数のデータと共通のク
ロックとの位相関係から位相検出信号を生成するのに対
して、データを基準にした場合には、遅延量選択部が出
力する選択クロックを所定の間隔で遅延させた複数のク
ロックを生成し、該複数のクロックと共通のデータとの
位相関係から位相検出信号を生成すればよい。尚、図２
のデータ位相検出部の構成を上記の如く変更することは
当業者には容易なことであるので図示は省略する。That is, when the clock is used as a reference, a plurality of data is generated by delaying the selected data output from the delay amount selection unit at predetermined intervals, and the phase relationship between the plurality of data and the common clock is generated. On the other hand, when the phase detection signal is generated from the data, when the data is used as a reference, a plurality of clocks are generated by delaying the selected clock output from the delay amount selection unit at predetermined intervals, and the plurality of clocks are generated. What is necessary is just to generate a phase detection signal from the phase relationship with common data. FIG.
It is easy for those skilled in the art to change the configuration of the data phase detection unit as described above, so that the illustration is omitted.
【０１９０】このように、データを基準にしてクロック
の位相を補正する場合も包含すると、課題を解決するた
めの手段の欄における第一の発明は「入力データと入力
クロックのいずれか一方の波形を所定の間隔で遅延させ
た複数の波形の中から１つの波形を選択して出力する遅
延量選択部、該遅延量選択部の出力を所定の間隔で遅延
させた複数の波形を生成し、該複数の波形と遅延させな
かった方の波形との位相関係を検出して位相検出信号を
出力するデータ位相検出部、該位相検出信号によってク
ロックとデータの位相関係を判定してクロックとデータ
の位相関係を補正するため判定信号を出力するデータ位
相判定部、該位相判定信号に応じた遅延量指示信号を生
成して該遅延量選択部に供給して出力波形の位相を変化
させる遅延量指示信号生成部より成るビット同期回路に
おいて、該データ位相検出部が検出した位相変動の履歴
を記憶してクロックとデータの位相関係の補正量を可変
にする位相判定信号を出力するデータ位相判定部を備え
るビット同期回路。」であるといえる。又、第二乃至第
四の発明についてはデータを基準にしてクロックの位相
を補正する場合も包含しても記載を変更する必要はな
い。As described above, when the case where the phase of the clock is corrected based on the data is also included, the first invention in the section of the means for solving the problem is described as “a waveform of one of the input data and the input clock”. A delay amount selecting unit for selecting and outputting one waveform from a plurality of waveforms delayed at predetermined intervals, generating a plurality of waveforms obtained by delaying the output of the delay amount selecting unit at predetermined intervals, A data phase detection unit that detects a phase relationship between the plurality of waveforms and a waveform that has not been delayed and outputs a phase detection signal; a data phase detection unit that determines a phase relationship between a clock and data based on the phase detection signal and A data phase determination unit that outputs a determination signal for correcting a phase relationship, a delay amount instruction that generates a delay amount instruction signal corresponding to the phase determination signal and supplies the signal to the delay amount selection unit to change the phase of an output waveform A data phase determination unit that stores a history of the phase variation detected by the data phase detection unit and outputs a phase determination signal that makes the correction amount of the phase relationship between the clock and data variable. Provided bit synchronization circuit. " Further, the description of the second to fourth inventions does not need to be changed even if the case where the clock phase is corrected based on the data is included.
【０１９１】（付記１） 入力データと入力クロックの
いずれか一方の波形を所定の間隔で遅延させた複数の波
形の中から１つの波形を選択して出力する遅延量選択
部、該遅延量選択部の出力を所定の間隔で遅延させた複
数の波形を生成し、該複数の波形と遅延させなかった方
の波形との位相関係を検出して位相検出信号を出力する
データ位相検出部、該位相検出信号によってクロックと
データの位相関係を判定してクロックとデータの位相関
係を補正するため判定信号を出力するデータ位相判定
部、該位相判定信号に応じた遅延量指示信号を生成して
該遅延量選択部に供給して出力波形の位相を変化させる
遅延量指示信号生成部より成るビット同期回路におい
て、該データ位相検出部が検出した位相変動の履歴を記
憶してクロックとデータの位相関係の補正量を可変にす
る位相判定信号を出力するデータ位相判定部を備えるビ
ット同期回路。(Supplementary Note 1) A delay amount selection unit for selecting and outputting one waveform from a plurality of waveforms obtained by delaying one of input data and input clock at predetermined intervals, and selecting the delay amount A data phase detection unit that generates a plurality of waveforms in which the output of the unit is delayed at predetermined intervals, detects a phase relationship between the plurality of waveforms and the waveform that is not delayed, and outputs a phase detection signal; A data phase determination unit that determines a phase relationship between the clock and the data based on the phase detection signal and outputs a determination signal to correct the phase relationship between the clock and the data, and generates a delay amount indication signal corresponding to the phase determination signal and In a bit synchronization circuit comprising a delay amount indication signal generation unit for supplying a delay amount selection unit and changing a phase of an output waveform, a history of a phase change detected by the data phase detection unit is stored to store a clock and data. A bit synchronization circuit including a data phase determination unit that outputs a phase determination signal that makes a correction amount of a phase relationship variable.
【０１９２】（付記２） 付記１記載のビット同期回路
において、クロックに対するデータの位相変動を検出す
る範囲を可変に設定できるデータ位相検出部を備えるこ
とを特徴とするビット同期回路。(Supplementary Note 2) The bit synchronization circuit according to Supplementary Note 1, further comprising a data phase detection unit that can variably set a range for detecting a phase variation of data with respect to a clock.
【０１９３】（付記３） 付記１又は付記２のいずれか
に記載のビット同期回路において、位相補正後の進み又
は遅れ状態を示す信号と特定のタイミングに位相補正を
した後に位相補正なしに所定時間経過した旨を示す信号
との論理積と、上記データ位相検出部が出力する位相検
出信号のうちクロックとデータの位相関係が許容限界で
あることを示す特定検出信号との論理和を、該特定検出
信号を入力すべき端子に供給する構成を付加したデータ
位相判定部を備えることを特徴とするビット同期回路。(Supplementary Note 3) In the bit synchronization circuit according to any one of Supplementary Notes 1 and 2, a signal indicating an advanced or delayed state after the phase correction and a predetermined time without phase correction after performing phase correction at a specific timing. The logical sum of the logical product of the signal indicating that the time has elapsed and the specific detection signal indicating that the phase relationship between the clock and the data among the phase detection signals output by the data phase detection unit is at an allowable limit is determined. A bit synchronization circuit comprising a data phase determination unit to which a configuration for supplying a detection signal to a terminal to be input is added.
【０１９４】（付記４） 付記１又は付記２のいずれか
に記載のビット同期回路において、外部から入力する信
号と、上記データ位相検出部が出力する位相検出信号の
うちクロックとデータの位相関係が許容限界であること
を示す特定の位相検出信号との論理積を、該特定の位相
検出信号を入力すべき端子に供給する構成を付加したデ
ータ位相判定部を備えることを特徴とするビット同期回
路。(Supplementary Note 4) In the bit synchronization circuit according to any one of Supplementary Notes 1 and 2, the phase relationship between the clock and data in the signal input from the outside and the phase detection signal output by the data phase detection unit may be different. A bit synchronization circuit comprising: a data phase determination unit having a configuration for supplying a logical product of a specific phase detection signal indicating a permissible limit and a terminal to which the specific phase detection signal is to be input. .
【０１９５】[0195]
【発明の効果】以上詳述した如く、本発明によれば、ク
ロックに対するデータの変化を検出する時間幅、クロッ
クに対するデータの変化履歴に応じた位相補正量を選択
することが可能なビット同期回路を実現することが可能
になり、デジタル伝送方式の伝送品質改善に寄与するこ
とができる。As described above in detail, according to the present invention, a bit synchronization circuit capable of selecting a time width for detecting a change in data with respect to a clock and a phase correction amount according to a history of change in data with respect to a clock. Can be realized, which can contribute to the improvement of the transmission quality of the digital transmission system.
【０１９６】即ち、第一の発明によれば、該データ位相
判定部が記憶した位相変動の履歴に対応したクロックと
データの位相関係の補正量を可変にする位相判定信号を
出力し、該遅延量指示信号生成部が異なる位相判定信号
に対応して異なる延量指示信号を出力して該遅延量選択
部に供給してデータを補正する。従って、クロックに対
するデータ変動の履歴によって該遅延量選択部が出力す
る選択データ補正量を可変に制御することができ、位相
変動の速度に応じた位相補正を行なうことが可能にな
る。That is, according to the first aspect, the data phase determination section outputs a phase determination signal for varying the correction amount of the phase relationship between the clock and the data corresponding to the history of the phase variation stored in the history, and The amount indication signal generator outputs different extension indication signals corresponding to the different phase determination signals and supplies the same to the delay amount selector to correct the data. Therefore, the selected data correction amount output from the delay amount selection unit can be variably controlled based on the history of data fluctuation with respect to the clock, and phase correction according to the speed of phase fluctuation can be performed.
【０１９７】又、第二の発明によれば、データ位相検出
部が位相変動の速度に応じた位相検出信号を生成し、デ
ータ位相判定部が該位相検出信号に応じた位相判定信号
を生成することができるので、更に精細に位相補正を行
なうことが可能になる。According to the second aspect, the data phase detecting section generates a phase detecting signal corresponding to the speed of the phase fluctuation, and the data phase determining section generates a phase determining signal corresponding to the phase detecting signal. Therefore, phase correction can be performed more precisely.
【０１９８】更に、第三の発明によれば、位相補正結果
の進み遅れを示す信号と特定補正後に位相補正なしに所
定時間経過した旨の信号との論理積と、上記データ位相
検出部が出力する位相検出信号のうちクロックとデータ
の位相関係が許容限界であることを示す特定検出信号と
の論理和を、上記データ位相判定部における該特定検出
信号を入力すべき端子に供給する構成を上記データ位相
判定部が備えているので、例えば位相補正結果が進みで
所定時間経過した場合には該特定検出信号の論理レベル
を位相補正を行なうべく変化させることができ、クロッ
クとデータの位相関係を更に改善することができる。Further, according to the third invention, the logical product of the signal indicating the advance / delay of the phase correction result and the signal indicating that a predetermined time has passed without phase correction after the specific correction, and the data phase detection unit outputs A configuration in which a logical sum of a specific detection signal indicating that a phase relationship between a clock and data is an allowable limit among phase detection signals to be supplied to a terminal to which the specific detection signal is input in the data phase determination unit is provided. Since the data phase determination unit is provided, for example, when a predetermined time has elapsed after the phase correction result has advanced, the logic level of the specific detection signal can be changed to perform the phase correction, and the phase relationship between the clock and the data can be changed. Further improvements can be made.
【図１】 遅延量選択部の構成。FIG. 1 shows a configuration of a delay amount selection unit.
【図２】 データ位相検出部の構成。FIG. 2 is a configuration of a data phase detection unit.
【図３】 検出範囲指定信号が“０”の時の位相検出信
号を示す図。FIG. 3 is a diagram showing a phase detection signal when a detection range designation signal is “0”.
【図４】 検出範囲指定信号が“１”の時の位相検出信
号を示す図。FIG. 4 is a diagram showing a phase detection signal when a detection range designation signal is “1”.
【図５】 図２の構成の動作を説明する図（その１）。FIG. 5 is a diagram (part 1) for explaining the operation of the configuration of FIG. 2;
【図６】 図２の構成の動作を説明する図（その２）。FIG. 6 is a diagram (part 2) for explaining the operation of the configuration in FIG. 2;
【図７】 図２の構成の動作を説明する図（その３）。FIG. 7 is a diagram (part 3) for explaining the operation of the configuration in FIG. 2;
【図８】 図２の構成の動作を説明する図（その４）。FIG. 8 is a view for explaining the operation of the configuration of FIG. 2 (part 4);
【図９】 データ位相判定部の構成。FIG. 9 shows a configuration of a data phase determination unit.
【図１０】 図９の構成の動作を説明する図（その
１）。FIG. 10 is a view for explaining the operation of the configuration of FIG. 9 (part 1);
【図１１】 図９の構成の動作を説明する図（その
２）。FIG. 11 is a view for explaining the operation of the configuration of FIG. 9 (part 2);
【図１２】 図９の構成の動作を説明する図（その
３）。FIG. 12 is a diagram (part 3) for explaining the operation of the configuration in FIG. 9;
【図１３】 図９の構成の動作を説明する図（その
４）。FIG. 13 is a view for explaining the operation of the configuration in FIG. 9 (part 4);
【図１４】 遅延量指示信号生成部の構成。FIG. 14 shows a configuration of a delay amount instruction signal generation unit.
【図１５】 遅延量指示信号生成部の詳細構成（部
分）。FIG. 15 is a detailed configuration (part) of a delay amount instruction signal generation unit.
【図１６】 データ位相検出部の他の構成。FIG. 16 shows another configuration of the data phase detection unit.
【図１７】 データ位相判定部の他の構成。FIG. 17 shows another configuration of the data phase determination unit.
【図１８】 更に位相余裕が大きい状態へ位相補正する
ことが可能なデータ位相判定部の構成（その１）。FIG. 18 shows a configuration of a data phase determining unit capable of correcting the phase to a state where the phase margin is further increased (part 1).
【図１９】 更に位相余裕が大きい状態へ位相補正する
ことが可能なデータ位相判定部の構成（その２）。FIG. 19 is a diagram illustrating a configuration of a data phase determination unit capable of performing phase correction to a state where the phase margin is further increased (part 2).
【図２０】 一般的なビット同期回路の構成。FIG. 20 shows a configuration of a general bit synchronization circuit.
【図２１】 従来のビット同期回路の構成。FIG. 21 shows a configuration of a conventional bit synchronization circuit.
【図２２】 図２１の構成の動作を説明する図。FIG. 22 is a view for explaining the operation of the configuration of FIG. 21;
１ 遅延量選択部 １−１ａ、１−１ｂ、１−１ｃ、１−１ｄ、１−１ｅ、
１−１ｆ、１−１ｇ遅延回路 １−２ａ、１−２ｂ、１−２ｃ、１−２ｄ、１−２ｅ、
１−２ｆ、１−２ｇ、１−２ｈ 論理積回路 １−３ａ、１−３ｂ 論理和回路 ２ データ位相検出部 ２−１ａ、２−１ｂ、２−１ｃ、２−１ｄ、２−１ｅ、
２−１ｆ、２−１ｇ、２−１ｈ、２−１ｉ、２−１ｊ、
２−１ｋ、２−１ｍ 遅延回路 ２−２ａ、２−２ｂ、２−２ｃ、２−２ｄ、２−２ｅ、
２−２ｆ、２−２ｇ、２−２ｈ、２−２ｉ、２−２ｊ、
２−２ｋ、２−２ｍ、２−２ｎ、２−２ｐ遅延フリップ
・フロップ ２−３ａ、２−３ｂ、２−３ｃ、２−３ｄ、２−３ｅ、
２−３ｆ、２−３ｇ、２−３ｈ、２−３ｉ、２−３ｊ、
２−３ｋ、２−３ｍ 排他的論理和回路 ２−４ａ、２−４ｂ、２−４ｃ、２−４ｄ、２−４ｅ、
２−４ｆ、２−４ｇ、２−４ｈ セレクタ ３ データ位相判定部 ３−１ａ、３−１ｂ、３−１ｃ、３−１ｄ、３−１ｅ、
３−１ｆ、３−１ｇ、３−１ｈ、３−１ｉ、３−１ｊ
セット・リセット・フリップ・フロップ ３−２ａ、３−２ｂ、３−２ｃ、３−２ｄ、３−２ｅ、
３−２ｆ 遅延フリップ・フロップ ３−３ａ、３−３ｂ 排他的論理和回路 ３−４ａ、３−４ｂ、３−４ｃ、３−４ｄ、３−４ｅ、
３−４ｆ、３−４ｇ、３−４ｈ、３−４ｉ、３−４ｊ、
３−４ｋ、３−４ｍ 論理積回路 ３−５ａ、３−５ｂ、３−５ｃ、３−５ｄ、３−５ｅ、
３−５ｆ、３−５ｇ、３−５ｈ、３−５ｉ 論理和回路 ３−６ａ 論理反転回路 ３−７ａ、３−７ｂ シフト・レジスタ ４ 遅延量指示信号生成部 ４−１ａ、４−１ｂ、４−１ｃ、４−１ｄ、４−１ｅ、
４−１ｆ、４−１ｇ、４−１ｈ、４−１ｉ、４−１ｊ、
４−１ｋ、４−１ｍ、４−１ｎ、４−１ｐ、４−１ｑ、
４−１ｒ 論理積回路 ４−２ａ、４−２ｂ、４−２ｃ 論理和回路 ４−３ａ 拡張リング・カウンタ ４−４ａ、４−４ｂ、４−４ｃ、４−４ｄ 遅延フリッ
プ・フロップ1 delay amount selection unit 1-1a, 1-1b, 1-1c, 1-1d, 1-1e,
1-1f, 1-1g delay circuit 1-2a, 1-2b, 1-2c, 1-2d, 1-2e,
1-2f, 1-2g, 1-2h AND circuit 1-3a, 1-3b OR circuit 2 Data phase detector 2-1a, 2-1b, 2-1c, 2-1d, 2-1e,
2-1f, 2-1g, 2-1h, 2-1i, 2-1j,
2-1k, 2-1m delay circuit 2-2a, 2-2b, 2-2c, 2-2d, 2-2e,
2-2f, 2-2g, 2-2h, 2-2i, 2-2j,
2-2k, 2-2m, 2-2n, 2-2p delay flip-flops 2-3a, 2-3b, 2-3c, 2-3d, 2-3e,
2-3f, 2-3g, 2-3h, 2-3i, 2-3j,
2-3k, 2-3m exclusive OR circuit 2-4a, 2-4b, 2-4c, 2-4d, 2-4e,
2-4f, 2-4g, 2-4h selector 3 data phase determination unit 3-1a, 3-1b, 3-1c, 3-1d, 3-1e,
3-1f, 3-1g, 3-1h, 3-1i, 3-1j
Set / reset / flip-flop 3-2a, 3-2b, 3-2c, 3-2d, 3-2e,
3-2f Delay flip-flop 3-3a, 3-3b Exclusive OR circuit 3-4a, 3-4b, 3-4c, 3-4d, 3-4e,
3-4f, 3-4g, 3-4h, 3-4i, 3-4j,
3-4k, 3-4m AND circuit 3-5a, 3-5b, 3-5c, 3-5d, 3-5e,
3-5f, 3-5g, 3-5h, 3-5i OR circuit 3-6a Logical inversion circuit 3-7a, 3-7b Shift register 4 Delay amount instruction signal generation unit 4-1a, 4-1b, 4 -1c, 4-1d, 4-1e,
4-1f, 4-1g, 4-1h, 4-1i, 4-1j,
4-1k, 4-1m, 4-1n, 4-1p, 4-1q,
4-1r AND circuit 4-2a, 4-2b, 4-2c OR circuit 4-3a Expansion ring counter 4-4a, 4-4b, 4-4c, 4-4d Delayed flip-flop
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 稔 神奈川県横浜市港北区新横浜３丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内 Ｆターム(参考） 5J106 AA03 CC26 CC58 CC59 DD43 KK02 KK05 5K047 AA01 AA06 AA11 GG03 GG41 MM02 MM11 MM28 MM36 MM52 MM53 MM60 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Minoru Sato 3-9-18 Shin-Yokohama, Kohoku-ku, Yokohama-shi, Kanagawa Prefecture F-Term in Fujitsu Communication Systems Limited (Reference) 5J106 AA03 CC26 CC58 CC59 DD43 KK02 KK05 5K047 AA01 AA06 AA11 GG03 GG41 MM02 MM11 MM28 MM36 MM52 MM53 MM60
Claims (3)
方の波形を所定の間隔で遅延させた複数の波形の中から
１つの波形を選択して出力する遅延量選択部、該遅延量
選択部の出力を所定の間隔で遅延させた複数の波形を生
成し、該複数の波形と遅延させなかった方の波形との位
相関係を検出して位相検出信号を出力するデータ位相検
出部、該位相検出信号によってクロックとデータの位相
関係を判定してクロックとデータの位相関係を補正する
ため判定信号を出力するデータ位相判定部、該位相判定
信号に応じた遅延量指示信号を生成して該遅延量選択部
に供給して出力波形の位相を変化させる遅延量指示信号
生成部より成るビット同期回路において、該データ位相
検出部が検出した位相変動の履歴を記憶してクロックと
データの位相関係の補正量を可変にする位相判定信号を
出力するデータ位相判定部を備えることを特徴とするビ
ット同期回路。1. A delay amount selector for selecting and outputting one waveform from a plurality of waveforms obtained by delaying one of input data and input clock at a predetermined interval, and a delay amount selector. A data phase detection unit that generates a plurality of waveforms whose outputs are delayed at predetermined intervals, detects a phase relationship between the plurality of waveforms and a waveform that is not delayed, and outputs a phase detection signal; A data phase determining unit that determines a phase relationship between clock and data by a signal and outputs a determination signal to correct the phase relationship between clock and data, and generates a delay amount instruction signal corresponding to the phase determination signal and generates the delay amount In a bit synchronization circuit comprising a delay amount indication signal generation unit for supplying a selection unit and changing a phase of an output waveform, a history of a phase variation detected by the data phase detection unit is stored to store a phase relationship between a clock and data. A bit synchronization circuit comprising a data phase determination unit that outputs a phase determination signal that makes a correction amount variable.
て、 クロックに対するデータの位相の変化を検出する範囲を
可変に設定できるデータ位相検出部を備えることを特徴
とするビット同期回路。2. The bit synchronization circuit according to claim 1, further comprising a data phase detection unit capable of variably setting a range for detecting a change in data phase with respect to a clock.
のビット同期回路において、 位相補正後の進み又は遅れ状態を示す信号と特定のタイ
ミングに位相補正した後に位相補正なしに所定時間経過
した旨を示す信号との論理積と、上記データ位相検出部
が出力する位相検出信号のうちクロックとデータの位相
関係が許容限界であることを示す特定の位相検出信号と
の論理和を、該特定の位相検出信号を入力すべき端子に
供給する構成を付加したデータ位相判定部を備えること
を特徴とするビット同期回路。3. The bit synchronization circuit according to claim 1, wherein a signal indicating a leading or lag state after the phase correction and a predetermined time elapse without phase correction after phase correction at a specific timing. The logical product of the logical product of the signal and the specific phase detection signal indicating that the phase relationship between the clock and the data among the phase detection signals output by the data phase detection unit is at an allowable limit is calculated. A bit synchronization circuit comprising a data phase determination unit to which a configuration for supplying a specific phase detection signal to a terminal to be input is added.
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181857A (en) * | 2015-03-25 | 2016-10-13 | ラピスセミコンダクタ株式会社 | Skew adjustment device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000244469A (en) * | 1999-02-23 | 2000-09-08 | Nippon Telegr & Teleph Corp <Ntt> | Bit synchronization circuit |
-
2001
- 2001-04-13 JP JP2001114727A patent/JP2002314519A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000244469A (en) * | 1999-02-23 | 2000-09-08 | Nippon Telegr & Teleph Corp <Ntt> | Bit synchronization circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016181857A (en) * | 2015-03-25 | 2016-10-13 | ラピスセミコンダクタ株式会社 | Skew adjustment device |
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