JP2008079041A - Clock adjusting apparatus and clock adjusting method of high-speed serial bus - Google Patents

Clock adjusting apparatus and clock adjusting method of high-speed serial bus Download PDF

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a clock adjusting apparatus and a clock adjusting method of a high-speed serial bus which determines the best clocking point during an operation without stopping the operation and also obtains a clock margin. <P>SOLUTION: A clock adjusting portion 100 has a best-point determining means to determine the best point among clock points in a high-speed serial data, a determining point setting means to set one or two or more from among the clocking points to the determining point for determining an effective range to receive the high-speed serial data correctly during the operation, a comparison means to compare input data of the best point with the input data of the deciding point, a point updating means to update the determining point based on the compared results, and a holding means to hold the effective range based on the updated determining point. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、高速データ通信を行える高速シリアルバスのクロック調整装置およびクロック調整方法に関する。   The present invention relates to a clock adjustment device and a clock adjustment method for a high-speed serial bus capable of performing high-speed data communication.

従来、データ通信には複数のデータ線を用いるパラレル通信方式と、１本のデータ線を用いるシリアル通信方式とがあった。このうち、シリアル通信方式では、半導体製造技術の微細化が進み動作周波数が向上したことから、高速伝送が実現できるようになっている。   Conventionally, data communication includes a parallel communication method using a plurality of data lines and a serial communication method using a single data line. Among these, in the serial communication system, since the semiconductor manufacturing technology has been miniaturized and the operating frequency has been improved, high-speed transmission can be realized.

シリアル通信方式で１Gbps（Bits per second）以上の伝送速度が実現できる規格としては、PCI Express、シリアルATAなどがある。   PCI Express, serial ATA, and the like are standards that can realize a transmission rate of 1 Gbps (Bits per second) or more in the serial communication system.

ところで、データをシリアル通信方式により高速伝送する高速シリアルバスの中には、データの受信側にクロックポイントを決めるクロック調整装置が備えられているものもある。クロック調整装置は、決まったデータパターンを出力することにより、入力（送信）側のクロックポイントの中で最良のポイントを決定する機能(キャリブレーション)を備えている。   Incidentally, some high-speed serial buses that transmit data at high speed by a serial communication method include a clock adjusting device that determines a clock point on the data receiving side. The clock adjusting device has a function (calibration) for determining the best point among clock points on the input (transmission) side by outputting a predetermined data pattern.

また、クロック調整装置は、実際の動作中は決められた１つのクロックポイントだけで作動するが、デバッグやマージン評価のためにクロックポイントを常時固定する機能や、レジスタ設定でクロックポイントを移動させる機能を有していることがあった。
特開２００４−４６３９５号公報 In addition, the clock adjustment device operates at a single fixed clock point during actual operation. However, the clock point is always fixed for debugging and margin evaluation, and the clock point is moved by register settings. Have had.
JP 2004-46395 A

しかし、従来のクロック調整装置は、高速シリアルデータにおいて、キャリブレーションを行ってクロックポイントを決めてしまうと、それ以後の実動作中にクロックポイントの見直しを行わなかった。   However, the conventional clock adjusting device does not review the clock point during the subsequent actual operation when the clock point is determined by performing calibration in the high-speed serial data.

そのため、従来のクロック調整装置では、動作中における温度や電圧の変動、また、シリコンの経年変化やデータパターンの組み合わせといった変動要因のため、最良のクロックポイントが決められたクロックポイントからずれることがあった。最良のクロックポイントがずれると、データの通信エラーをおこす頻度が上がるため、再度キャリブレーションを行いクロックポイントを決める必要があるが、そのためには、クロック調整装置の動作を停止しなければならなかった。   For this reason, in conventional clock adjustment devices, the best clock point may deviate from the determined clock point due to fluctuation factors such as temperature and voltage fluctuations during operation, silicon aging and data pattern combinations. It was. If the best clock point is deviated, the frequency of data communication errors increases, so it is necessary to perform calibration again to determine the clock point, but for that purpose, the operation of the clock adjustment device had to be stopped. .

また、従来のクロック調整装置では、変動の許されるクロックマージンがどれだけあるかを把握することもできなかった。   Further, the conventional clock adjusting device cannot grasp how much the clock margin is allowed to fluctuate.

この点、クロックの調整技術については例えば特許文献１にも開示されているが、この技術はクロック信号の遅延量を決められたタイミングでチューニングするものであり、この技術では本発明の課題を解決することはできなかった。   In this regard, for example, Patent Document 1 discloses a clock adjustment technique, but this technique tunes the delay amount of the clock signal at a predetermined timing, and this technique solves the problem of the present invention. I couldn't.

そこで、本発明は上記課題を解決するためになされたもので、動作中における最良のクロックポイントを動作を停止させずに決めることができ、しかもクロックマージンを把握可能な高速シリアルバスのクロック調整装置およびクロック調整方法を提供することを目的とする。   Accordingly, the present invention has been made to solve the above-described problems, and can determine the best clock point during operation without stopping the operation, and can also determine the clock margin and can adjust the clock margin of the high-speed serial bus. An object of the present invention is to provide a clock adjustment method.

上記課題を解決するため、本発明は、高速シリアルバスにおける入力データのクロックを調整するクロック調整装置であって、入力データにおけるクロックポイントのうちの最良ポイントを決定する最良ポイント決定手段と、クロックポイントのうちの１または２以上を、入力データを動作中に正しく受信できる有効範囲を決定するための決定用ポイントに設定する決定用ポイント設定手段と、最良ポイント決定手段により決定された最良ポイントの入力データと決定用ポイント設定手段により設定された決定用ポイントの入力データとを比較する比較手段と、その比較手段による比較結果に基づき決定用ポイントを更新するポイント更新手段と、そのポイント更新手段により更新された決定用ポイントに基づいて、有効範囲を保持する保持手段とを有するクロック調整装置を特徴とする。   In order to solve the above-mentioned problems, the present invention provides a clock adjusting device for adjusting a clock of input data in a high-speed serial bus, comprising: a best point determining means for determining a best point among clock points in input data; 1 or 2 or more of them is set as a decision point for determining an effective range in which input data can be correctly received during operation, and a best point input determined by the best point determination unit Comparing means for comparing the data with the input data of the decision point set by the decision point setting means, point updating means for updating the decision point based on the comparison result by the comparison means, and updating by the point update means Retain effective range based on determined decision points Wherein the clock adjustment apparatus and a stage.

また、本発明は、高速シリアルバスにおける入力データのクロックを調整するクロック調整方法であって、入力データにおけるクロックポイントのうちの最良ポイントを決定し、クロックポイントのうちの１または２以上を、入力データを動作中に正しく受信できる有効範囲を決定するための決定用ポイントに設定し、決定された最良ポイントの入力データと設定された決定用ポイントの前記入力データとを比較し、その比較結果に基づき前記決定用ポイントを更新し、その更新された決定用ポイントに基づいて、有効範囲を保持するクロック調整方法を提供する。   The present invention is also a clock adjustment method for adjusting a clock of input data in a high-speed serial bus, wherein the best point of clock points in input data is determined, and one or more of the clock points are input. It is set as a decision point for determining an effective range in which data can be correctly received during operation, the input data of the determined best point is compared with the input data of the set decision point, and the comparison result is A clock adjustment method is provided that updates the determination point based on the updated determination point and maintains an effective range based on the updated determination point.

以上詳述したように、本発明によれば、動作中における最良のクロックポイントを動作を停止させずに決めることができ、しかもクロックマージンを把握可能な高速シリアルバスのクロック調整装置およびクロック調整方法が得られる。   As described above in detail, according to the present invention, the best clock point during operation can be determined without stopping the operation, and the clock adjustment device and clock adjustment method for a high-speed serial bus capable of grasping the clock margin. Is obtained.

以下、本発明の実施の形態について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。   Embodiments of the present invention will be described below. In addition, the same code | symbol is used for the same element and the overlapping description is abbreviate | omitted.

図１は、本発明の実施の形態に係るクロック調整装置が組み込まれた送受信処理モジュール３００の主な構成を示すブロック図である。送受信処理モジュール３００は、コーディングモジュール２５０と、メディアアタッチメントモジュール２６０とを有している。この送受信処理モジュール３００は、ＬＳＩ（チップ）とメモリとにおける高速データ通信に適用される。   FIG. 1 is a block diagram showing a main configuration of a transmission / reception processing module 300 in which a clock adjustment device according to an embodiment of the present invention is incorporated. The transmission / reception processing module 300 includes a coding module 250 and a media attachment module 260. The transmission / reception processing module 300 is applied to high-speed data communication between an LSI (chip) and a memory.

コーディングモジュール２５０は、デコーダ１６０と、ＥＬＡＳＴＩＣバッファ１９０と、ＣＲＣ部２００と、コード処理部２１０とを有している。   The coding module 250 includes a decoder 160, an ELASTIC buffer 190, a CRC unit 200, and a code processing unit 210.

デコーダ１６０は、メディアアタッチメントモジュール２６０に組み込まれているクロック調整部１００から出力されるデータを受けとってデコード処理を行い、復号化データをＥＬＡＳＴＩＣバッファ１９０に出力する。ＥＬＡＳＴＩＣバッファ１９０はデコーダ１６０から出力される復号化データを送信側デバイスの処理速度に応じて出力する。ＣＲＣ２００はＥＬＡＳＴＩＣバッファ１９０に記憶されている復号化データにＣＲＣコードを付加する。コード処理部２１０は送信側デバイスから出力される送信データ（ＴＸＤＡＴＡ）にエラーコードを付加して符号化処理（エンコード処理）を行い、メディアアタッチメントモジュール２６０に出力する。   The decoder 160 receives data output from the clock adjustment unit 100 incorporated in the media attachment module 260, performs decoding processing, and outputs the decoded data to the ELASTIC buffer 190. The ELASTIC buffer 190 outputs the decoded data output from the decoder 160 according to the processing speed of the transmitting device. The CRC 200 adds a CRC code to the decoded data stored in the ELASTIC buffer 190. The code processing unit 210 adds an error code to transmission data (TXDATA) output from the transmission side device, performs encoding processing (encoding processing), and outputs the encoded data to the media attachment module 260.

メディアアタッチメントモジュール２６０は、クロック調整部１００と、受信バッファ１１０と、送信部２７０とを有している。   The media attachment module 260 includes a clock adjustment unit 100, a reception buffer 110, and a transmission unit 270.

クロック調整部１００は、受信バッファ１１０から入力される高速シリアルデータについて、動作中における後述のクロックポイント調整を行って動作中における最良のクロックポイント（最良クロックポイント）を決定し、決定した最良クロックポイントに応じて受信バッファ１１０から入力される高速シリアルデータをパラレルデータに変換して出力する。   The clock adjustment unit 100 determines the best clock point (best clock point) during operation by performing clock point adjustment described later during operation on the high-speed serial data input from the reception buffer 110, and determines the determined best clock point. Accordingly, the high-speed serial data input from the reception buffer 110 is converted into parallel data and output.

受信バッファ１１０は受信側デバイスから出力される高速シリアルデータ（ＲＸ＋、ＲＸ−）を記憶し、記憶した高速シリアルデータをクロック調整部１００の処理速度に応じて出力する。送信部２７０は、コーディングモジュール２５０から出力されるデータ（ＴＸ＋、ＴＸ−）を順次出力する。 The reception buffer 110 stores high-speed serial data (RX + , RX − ) output from the reception-side device, and outputs the stored high-speed serial data according to the processing speed of the clock adjustment unit 100. The transmission unit 270 sequentially outputs data (TX + , TX − ) output from the coding module 250.

次に、クロック調整部１００について、図２を参照して説明する。図２は、クロック調整部１００の内部構成の一例を示すブロック図である。クロック調整部１００は、クロック生成部１２０と、フリップフロップ１３１、１３２、１３３と、変換器１４１，１４２，１４３と、比較器１５１，１５２とを有している。クロック調整部１００の動作は図２に示したコントローラ９０により制御されている。   Next, the clock adjustment unit 100 will be described with reference to FIG. FIG. 2 is a block diagram illustrating an example of the internal configuration of the clock adjustment unit 100. The clock adjustment unit 100 includes a clock generation unit 120, flip-flops 131, 132, and 133, converters 141, 142, and 143, and comparators 151 and 152. The operation of the clock adjustment unit 100 is controlled by the controller 90 shown in FIG.

このクロック調整部１００は、受信バッファ１１０から入力される高速シリアルデータをフリップフロップ１３２で受け取ってクロックＣＬＫ２に応じて出力し、フリップフロップ１３２から出力される高速シリアルデータを変換器１４２によりパラレルデータに変換し、デコーダ１６０に出力するようになっている。   The clock adjusting unit 100 receives the high-speed serial data input from the reception buffer 110 by the flip-flop 132 and outputs it according to the clock CLK2, and converts the high-speed serial data output from the flip-flop 132 into parallel data by the converter 142. The data is converted and output to the decoder 160.

クロック調整部１００は、フリップフロップ１３２および変換器１４２からなるデータ処理ラインに対し、フリップフロップ１３１、１３３と、変換器１４１，１４３とが追加され、さらに、比較器１５１，１５２が追加された構成を有している。これらの追加された構成によって、動作中におけるクロックポイントを調整し得るようになっている。   The clock adjustment unit 100 has a configuration in which flip-flops 131 and 133 and converters 141 and 143 are added to the data processing line including the flip-flop 132 and the converter 142, and further, comparators 151 and 152 are added. have. With these added configurations, the clock point during operation can be adjusted.

そして、クロック生成部１２０はＰＬＬ回路１２１と、レジスタ１２２とを有している。ＰＬＬ回路１２１はフリップフロップ１３２、変換器１４２に出力されるクロックＣＬＫ２と、これと周波数の異なるクロックＣＬＫ１、ＣＬＫ３を生成して、それぞれをフリップフロップ１３１、１３３、変換器１４１，１４３に出力する。レジスタ１２２は、最初のキャリブレーションで検出した後述するＦＰ（ｆａｉｌ−ｐａｓｓ）ポイント、ＰＦ（ｐａｓｓ−ｆａｉｌ）ポイントなどのデータが記憶される（詳しくは後述する）各種の記憶手段としての機能を有している。   The clock generation unit 120 includes a PLL circuit 121 and a register 122. The PLL circuit 121 generates a clock CLK2 output to the flip-flop 132 and the converter 142, and clocks CLK1 and CLK3 having frequencies different from those of the clock CLK2 and outputs them to the flip-flops 131 and 133 and the converters 141 and 143, respectively. The register 122 stores data such as FP (fail-pass) points and PF (pass-fail) points, which will be described later, detected by the initial calibration, and functions as various storage means (described in detail later). is doing.

フリップフロップ１３１、１３３は、それぞれクロックＣＬＫ１、ＣＬＫ３を保持し、そのクロックＣＬＫ１、ＣＬＫ３に応じて受信バッファ１１０から入力される高速シリアルデータを出力する。変換器１４１，１４３は、それぞれフリップフロップ１３１、１３３から出力される高速シリアルデータをパラレルデータに変換して出力する。   The flip-flops 131 and 133 hold clocks CLK1 and CLK3, respectively, and output high-speed serial data input from the reception buffer 110 according to the clocks CLK1 and CLK3. Converters 141 and 143 convert the high-speed serial data output from flip-flops 131 and 133, respectively, into parallel data and output the parallel data.

比較器１５１は、変換器１４１，１４２で変換され、それぞれから出力されるパラレルデータを比較してその比較結果をレジスタ１２２に出力する。比較器１５２は、変換器１４２，１４３で変換され、それぞれから出力されるパラレルデータを比較してその比較結果をレジスタ１２２に出力する。   The comparator 151 compares the parallel data converted by the converters 141 and 142, and outputs the comparison result to the register 122. The comparator 152 is converted by the converters 142 and 143, compares the parallel data output from each, and outputs the comparison result to the register 122.

図３は、レジスタ１２２の内部の構成を模式的に示した図である。レジスタ１２２には、レジスタユニット１２２０がパラレルデータのｂｉｔ幅に応じて複数個(図では０からｎまでのｎ＋１個)設けられている。また、レジスタ１２２は、自動設定レジスタ１２３０と、オールシフト用レジスタ１２３１と、最狭ポイントレジスタ１２３２とを有している。   FIG. 3 is a diagram schematically showing the internal configuration of the register 122. A plurality of register units 1220 are provided in the register 122 according to the bit width of the parallel data (n + 1 from 0 to n in the figure). The register 122 includes an automatic setting register 1230, an all shift register 1231, and a narrowest point register 1232.

各レジスタユニット１２２０は、図３に示すように、初回ＦＰレジスタ１２２００と、初回ＰＦレジスタ１２２０１と、初回ＣＣＰレジスタ１２２０２とを有している。さらに、各レジスタユニット１２２０は、自動検出ＦＰレジスタ１２２０３と、自動検出ＰＦレジスタ１２２０４と、ＣＣＰ設定レジスタ１２２０５とを有している。   Each register unit 1220 has an initial FP register 12200, an initial PF register 12201, and an initial CCP register 12202, as shown in FIG. Further, each register unit 1220 includes an automatic detection FP register 12203, an automatic detection PF register 12204, and a CCP setting register 12205.

初回ＦＰレジスタ１２２００は、初回キャリブレーションで検出したＦＰポイントを読み出すレジスタである。初回ＰＦレジスタ１２２０１は、初回キャリブレーションで検出したＰＦポイントを読み出すレジスタである。   The initial FP register 12200 is a register that reads an FP point detected by the initial calibration. The initial PF register 12201 is a register for reading out the PF point detected by the initial calibration.

初回ＣＣＰレジスタ１２２０２は、初回キャリブレーションで設定したセンタークロックポイント（ＣＣＰといい、詳しくは後述する）を読み出すレジスタである。初回ＣＣＰレジスタ１２２０２は読み出し専用であり、ＣＣＰをずらす場合にはＣＣＰ設定レジスタ１２２０５に書き込むことによって安全なタイミングで初回ＣＣＰレジスタ１２２０２の値が変更されるようになっている。   The initial CCP register 12202 is a register for reading a center clock point (referred to as CCP, which will be described later in detail) set in the initial calibration. The initial CCP register 12202 is read-only. When the CCP is shifted, the value of the initial CCP register 12202 is changed at a safe timing by writing to the CCP setting register 12205.

自動検出ＦＰレジスタ１２２０３には、動作中に検出されるＦＰポイントが格納され、決定用ポイント記憶手段としての機能を有している。自動検出ＦＰレジスタ１２２０３の値は、動作中にＦＰポイントを移動させた場合における現在のＦＰポイントを示している。また、自動検出ＦＰレジスタ１２２０３は、ＦＰポイントが後述する有効範囲の縮小方向に移動したときにだけ値が変更されるように設定することができる。このようにすることにより、自動検出ＦＰレジスタ１２２０３から、動作中における有効範囲が最も狭くなるＦＰポイントの実績が読み出せるようにすることができる。   The automatic detection FP register 12203 stores FP points detected during operation, and has a function as a determination point storage unit. The value of the automatic detection FP register 12203 indicates the current FP point when the FP point is moved during the operation. In addition, the automatic detection FP register 12203 can be set so that the value is changed only when the FP point moves in the reduction direction of the effective range described later. By doing so, it is possible to read from the automatic detection FP register 12203 the results of FP points with the narrowest effective range during operation.

自動検出ＰＦレジスタ１２２０４には、動作中に検出されるＰＦポイントが格納され、決定用ポイント記憶手段としての機能を有している。自動検出ＰＦレジスタ１２２０４の値は、動作中にＰＦポイントを移動させた場合における現在のＰＦポイントを示している。また、自動検出ＰＦレジスタ１２２０４は、ＰＦポイントが有効範囲の縮小方向に移動したときにだけ値が変更されるように設定することができる。このようにすることにより、自動検出ＰＦレジスタ１２２０４から、動作中における有効範囲が最も狭くなるＰＦポイントの実績が読み出せるようにすることができる。   The automatic detection PF register 12204 stores PF points detected during operation, and has a function as a determination point storage unit. The value of the automatic detection PF register 12204 indicates the current PF point when the PF point is moved during operation. The automatic detection PF register 12204 can be set so that the value is changed only when the PF point moves in the reduction direction of the effective range. By doing in this way, it is possible to read from the automatic detection PF register 12204 the record of the PF point with the narrowest effective range during operation.

ＣＣＰ設定レジスタ１２２０５には、動作中にＣＣＰを変更する場合のＣＣＰが読み書きされる。ＣＣＰ設定レジスタ１２２０５は高速シリアルデータが途切れたタイミングで更新される。   The CCP setting register 12205 is read and written when the CCP is changed during operation. The CCP setting register 12205 is updated when the high-speed serial data is interrupted.

自動設定レジスタ１２３０には、最良ポイントを動作中に変更するか否かを示すデータ（自動変更可否データ）が設定手段としてのコントローラ９０によって設定される。コントローラ９０はユーザの指示にしたがって自動変更可否データを設定している。自動設定レジスタ１２３０に自動変更可を示すデータが設定されていると、コントローラ９０が決定用ポイント更新処理を行い、最良ポイントを動作中に変更する。   In the automatic setting register 1230, data (automatic change availability data) indicating whether or not the best point is changed during operation is set by the controller 90 as setting means. The controller 90 sets automatic change permission / inhibition data in accordance with a user instruction. If data indicating that automatic change is possible is set in the automatic setting register 1230, the controller 90 performs a decision point update process and changes the best point during operation.

オールシフト用レジスタ１２３１は、シフト値記憶手段であって、（ｎ＋１）ｂｉｔのパラレルデータにおいて、各ＣＣＰを一斉にプラスまたはマイナス方向にシフトするためのデータ（シフト用データ）が設定される。ここにシフト用データが設定されていると、その設定されているシフト用データに基づき、シフト手段としてのコントローラ９０がパラレルデータの各ｂｉｔをシフトさせる。最狭ポイントレジスタ１２３２には、動作中おける有効範囲が最も狭かったときのＦＰポイントおよびＰＦポイントがセットされる。   The all shift register 1231 is a shift value storage means, and data (shift data) is set in the (n + 1) bit parallel data to shift the CCPs simultaneously in the plus or minus direction. If shift data is set here, the controller 90 as a shift means shifts each bit of the parallel data based on the set shift data. The narrowest point register 1232 is set with the FP point and the PF point when the effective range during operation is the narrowest.

ここで、図４は、高速シリアルデータのアイパタン（高速シリアルデータを動作中に正しく受信できるクロックポイントの範囲、有効範囲ともいう）の一例をＦＰポイント、ＰＦポイントとともに示す図である。本実施の形態では、高速シリアルデータの１周期に複数のクロックポイントを任意に設定できることを前提としている。なお、図４では１周期に１〜１５まで１５個のクロックポイントを設定しているが、１５個とは別の個数のクロックポイントを設定してもよい。   Here, FIG. 4 is a diagram showing an example of an eye pattern of high-speed serial data (also referred to as a clock point range in which high-speed serial data can be correctly received during operation, also referred to as an effective range) together with the FP point and the PF point. In the present embodiment, it is assumed that a plurality of clock points can be arbitrarily set in one cycle of high-speed serial data. In FIG. 4, 15 clock points are set from 1 to 15 in one cycle, but a number of clock points different from 15 may be set.

そして、図４では、“４”で示すクロックポイントがＦａｉｌ（エラーの可能性がある領域）からＰａｓｓ（エラーの可能性がない領域）へ切り替わる点を示しており、これがＦＰポイントである。また、“１２”で示すクロックポイントがＰａｓｓからＦａｉｌへの切り替わる点を示しており、これがＰＦポイントである。ＦＰポイントとＰＦポイントは、実動作中に変動する有効範囲を決めるための決定ポイントとなっている。   FIG. 4 shows a point where the clock point indicated by “4” is switched from Fail (an area with a possibility of error) to Pass (an area with no possibility of an error), which is an FP point. In addition, the clock point indicated by “12” indicates a point at which the clock is switched from Pass to Fail, and this is the PF point. The FP point and the PF point are decision points for determining an effective range that varies during actual operation.

ＦＰポイントとＰＦポイントの中間点がＦＰポイントおよびＰＦポイントまでのマージンが等しく、高速シリアルデータを正しく受信するために最良のクロックポイントとなるので、これを本実施の形態ではセンタークロックポイント（ＣＣＰともいう）としている。   Since the intermediate point between the FP point and the PF point has the same margin to the FP point and the PF point and is the best clock point for correctly receiving high-speed serial data, this is the center clock point (also called CCP) in this embodiment. Say).

次に、図５は、自動検出ＦＰレジスタ１２２０３および自動検出ＰＦレジスタ１２２０４を動作中に自動更新する決定用ポイント更新処理の動作手順を示すフローチャートである。   Next, FIG. 5 is a flowchart showing an operation procedure of a decision point update process for automatically updating the automatic detection FP register 12203 and the automatic detection PF register 12204 during operation.

このフローチャートは、コントローラ９０の制御にしたがって実行されるが、図示の都合上、後述するＦＰコードが“１”の場合の動作手順と“０”の場合の動作手順とがひとつの図として示されている。   This flowchart is executed in accordance with the control of the controller 90. For convenience of illustration, an operation procedure when the FP code described later is "1" and an operation procedure when "0" is shown is shown as one figure. ing.

図５では、以下に述べるステップ１において、ＦＰコードが“１”に設定され、ＦＰポイントを検索する場合を示しているが、ＰＦポイントを検索する場合はステップ２からステップ９に進むようになっている。ＦＰポイントの検索と、ＰＦポイントの検索は、コントローラ９０の制御で切り替えている。   FIG. 5 shows the case where the FP code is set to “1” in step 1 described below and the FP point is searched. However, when searching for the PF point, the process proceeds from step 2 to step 9. ing. The search for the FP point and the search for the PF point are switched under the control of the controller 90.

そして、決定用ポイント更新処理は、最初のキャリブレーションが終了すると開始される。処理開始後ステップ１に処理が進み、ｎ＋１個のレジスタユニットのうちの処理対象のレジスタユニットを示す指標データｉを“０”にしてレジスタユニット１２２０について、自動検出ＦＰレジスタ１２２０３に初回ＦＰレジスタ１２２００をセットし、自動検出ＰＦレジスタ１２２０４に初回ＰＦレジスタ１２２０１をセットする。また、２つの探索モード（比較器１５１によるパラレルデータの比較結果に基づいてＦＰポイントを探す探索モードと、比較器１５２によるパラレルデータの比較結果に基づいてＰＦポイントを探す探索モード）のどちらでデータの比較を行うかを示すＦＰコードに“１”をセットする。   Then, the determination point update process is started when the first calibration is completed. After the start of processing, the process proceeds to step 1 where the index data i indicating the processing target register unit among the n + 1 register units is set to “0”, and the initial detection FP register 12200 is set in the automatic detection FP register 12203 for the register unit 1220. The initial PF register 12201 is set in the automatic detection PF register 12204. Further, data is transmitted in either of two search modes (search mode for searching for FP points based on the comparison result of parallel data by the comparator 151 and search mode for searching for PF points based on the comparison result of the parallel data by the comparator 152). “1” is set in the FP code indicating whether or not the comparison is performed.

次に、ステップ２に処理が進み、ＦＰポイント検索が行われるのかどうかを判定し、その場合はステップ３、そうでなければ（ＰＦポイント検索が行われるとき）はステップ９に処理が進む。   Next, the process proceeds to step 2, and it is determined whether or not the FP point search is performed. In that case, the process proceeds to step 3, and otherwise (when the PF point search is performed), the process proceeds to step 9.

処理がステップ３に進むと、パラレルデータの準備が完了するまで待機し、続くステップ４では、第１の比較用データ（ｄａｔａ１）に対し、ＦＰコードが“１”のときは（探索モード１のときは）変換器１４１のパラレルデータがセットされ、それ以外（探索モード２）では変換器１４３のパラレルデータがセットされる。また、第２の比較用データ（ｄａｔａ２）には変換器１４２のパラレルデータがセットされる。   When the process proceeds to step 3, the process waits until the parallel data preparation is completed, and in step 4, when the FP code is “1” for the first comparison data (data 1) (in search mode 1). When the parallel data of the converter 141 is set, otherwise (search mode 2), the parallel data of the converter 143 is set. Further, the parallel data of the converter 142 is set in the second comparison data (data2).

続くステップ５では、ｄａｔａ１とｄａｔａ２が一致するか否かを判定し、一致するときは処理がステップ６に進むが、そうでなければステップ１０を実行してステップ３に戻る。   In the subsequent step 5, it is determined whether or not data1 and data2 match. If they match, the process proceeds to step 6. If not, step 10 is executed and the process returns to step 3.

ステップ６では、指標データｉが閾値（ｂｉｔ幅に応じた値が設定されている）を超えているか否かが判定され、超えているときはステップ８、そうでなければステップ７に処理が進む。ステップ７では、指標データｉに“１”を加算する。その後、処理がステップ３に戻り、上記処理が繰り返される。   In step 6, it is determined whether or not the index data i exceeds a threshold value (a value corresponding to the bit width is set). If it exceeds, the process proceeds to step 8; otherwise, the process proceeds to step 7. . In step 7, “1” is added to the index data i. Thereafter, the processing returns to step 3 and the above processing is repeated.

ステップ８では、ＦＰコードが“１”のときは（探索モード１のときは）、読出手段としてのコントローラ９０が自動検出ＰＦレジスタ１２２０４にセットされているＰＦポイントを読み出し、そのＰＦポイントをひとつ後にずらしたクロックポイントを自動検出ＰＦレジスタ１２２０４にセットする。   In step 8, when the FP code is “1” (in the search mode 1), the controller 90 as the reading means reads the PF point set in the automatic detection PF register 12204, and the PF point is moved back by one. The shifted clock point is set in the automatic detection PF register 12204.

それ以外（探索モード２）では自動検出ＦＰレジスタ１２２０３にセットされているＦＰポイントが読み出され、そのＦＰポイントをひとつ前にずらしたクロックポイントが自動検出ＦＰレジスタ１２２０３にセットされる。また、指標データｉに“０”をセットする。その後、処理がステップ３に戻る。   In other cases (search mode 2), the FP point set in the automatic detection FP register 12203 is read, and the clock point obtained by shifting the FP point to the previous position is set in the automatic detection FP register 12203. Further, “0” is set in the index data i. Thereafter, the process returns to step 3.

こうして、クロック調整部１００はｄａｔａ１とｄａｔａ２が全ｂｉｔについて一致して高速シリアルデータを正しく受信できることが確認できたときにステップ８を実行している。クロック調整部１００はステップ８を実行することによって、ポイント更新手段としてのコントローラ９０がＦＰポイントおよびＰＦポイントを更新し、高速シリアルデータを正しく受信できる範囲（有効範囲）を拡張するようにしている。   In this way, the clock adjustment unit 100 executes Step 8 when it is confirmed that data1 and data2 match for all the bits and high-speed serial data can be received correctly. The clock adjustment unit 100 executes step 8 so that the controller 90 as the point update means updates the FP point and the PF point, and extends the range (effective range) in which high-speed serial data can be received correctly.

そして、ステップ２からステップ９に処理が進むと、ＦＰコードに“０”をセットして探索モードを探索モード２に変更する。   Then, when the processing proceeds from step 2 to step 9, “0” is set in the FP code and the search mode is changed to search mode 2.

ステップ１０では、ＦＰコードが“１”のときは（探索モード１のときは）自動検出ＰＦレジスタ１２２０４にセットされているＰＦポイントが読み出され、そのＰＦポイントをひとつ前にずらしたクロックポイントが自動検出ＰＦレジスタ１２２０４にセットされる。   In step 10, when the FP code is “1” (in the search mode 1), the PF point set in the automatic detection PF register 12204 is read, and the clock point obtained by shifting the PF point to the previous one is obtained. It is set in the automatic detection PF register 12204.

それ以外（探索モード２）では自動検出ＦＰレジスタ１２２０３にセットされているＦＰポイントが読み出され、そのＦＰポイントをひとつ後にずらしたクロックポイントが自動検出ＦＰレジスタ１２２０３にセットされる。   In other cases (search mode 2), the FP point set in the automatic detection FP register 12203 is read, and a clock point shifted by one FP point is set in the automatic detection FP register 12203.

こうして、ｄａｔａ１とｄａｔａ２に不一致のｂｉｔが含まれ、高速シリアルデータを正しく受信できないことが確認できたときはステップ１０が実行され、ポイント更新手段としてのコントローラ９０によってＦＰポイントおよびＰＦポイントが更新され、有効範囲が縮小されている。その後、処理がステップ３に戻る。   Thus, when data1 and data2 contain mismatched bits and it is confirmed that high-speed serial data cannot be received correctly, step 10 is executed, and the FP point and the PF point are updated by the controller 90 as a point update means. The effective range has been reduced. Thereafter, the process returns to step 3.

以上のように、この決定用ポイント更新処理では、ステップ３〜７を繰り返し行い指標データｉが閾値を超える前にｄａｔａ１がｄａｔａ２からずれる不一致点を探している。   As described above, in this determination point update process, steps 3 to 7 are repeated to search for a mismatch point where data1 deviates from data2 before the index data i exceeds the threshold value.

そして、不一致点が見つからないまま指標データｉが閾値を超えるとステップ８を実行して、自動検出ＦＰレジスタ１２２０３と自動検出ＦＰレジスタ１２２０４を有効範囲が拡張される方向に更新している。   Then, when the index data i exceeds the threshold without finding a mismatch point, step 8 is executed to update the automatic detection FP register 12203 and the automatic detection FP register 12204 in a direction in which the effective range is expanded.

また、ｄａｔａ１とｄａｔａ２が不一致になったときは、ステップ１０を実行して自動検出ＦＰレジスタ１２２０３と自動検出ＦＰレジスタ１２２０４を有効範囲が縮小される方向に更新している。   When data1 and data2 do not match, step 10 is executed to update the automatic detection FP register 12203 and the automatic detection FP register 12204 in the direction in which the effective range is reduced.

このように、クロック調整部１００は、コントローラ９０が更新手段として作動して比較器１５１，１５２の比較結果に基づき、自動検出ＦＰレジスタ１２２０３、自動検出ＰＦレジスタ１２２０４を更新し（ステップ８，１０）、この更新を行うことによって保持手段としてのコントローラ９０が有効範囲を保持するようにしている。   As described above, in the clock adjustment unit 100, the controller 90 operates as an updating unit, and updates the automatic detection FP register 12203 and the automatic detection PF register 12204 based on the comparison results of the comparators 151 and 152 (steps 8 and 10). By performing this update, the controller 90 as the holding means holds the effective range.

ここで、図６は、高速シリアルデータ受信時のアイパタンの範囲の変化を模式的に示した図である。例えば、初回キャリブレーションによりクロックポイントを決定した時点で、“Ａ”で示したラインのように、クロックポイント“４”から“１２”の範囲が有効範囲であったとする。   Here, FIG. 6 is a diagram schematically showing changes in the range of eye patterns when high-speed serial data is received. For example, when the clock point is determined by the initial calibration, it is assumed that the range from the clock point “4” to “12” is an effective range as indicated by the line indicated by “A”.

しかしながら、実際の動作中は、温度や電圧の変動、シリコンの経年変化やデータパターンの組み合わせに応じ、“Ｂ１”、“Ｂ２”、“Ｂ３”で示したラインのように、有効範囲(アイパタン)がずれることがよくある。ここで、“Ｂ１”で示したラインは時間軸に対し後ろ方向へずれた場合を示し、“Ｂ２”で示したラインは時間軸に対し前方向へずれた場合を示し、“Ｂ３”で示したラインは時間軸に対し前方向へずれ、しかも有効範囲が若干狭まった場合を示している。   However, during actual operation, the effective range (eye pattern) as shown by the lines indicated by “B1”, “B2”, and “B3” according to changes in temperature and voltage, aging of silicon, and combinations of data patterns. Often shifts. Here, the line indicated by “B1” indicates a case where the time axis is shifted backward, the line indicated by “B2” indicates the case where the time axis is shifted forward, and is indicated by “B3”. These lines show a case where the time range is shifted forward and the effective range is slightly narrowed.

“Ｂ１”、“Ｂ２”、“Ｂ３”で示した各ラインのようになると、いずれも初回に設定したＣＣＰでは高速シリアルデータを有効に受信できるものの、変動の許されるクロックの範囲(クロックマージン)が非常に少なくなるため、図示した以上に有効範囲がずれると受信エラーになりかねない。   When each of the lines indicated by “B1”, “B2”, and “B3” is used, the CCP set for the first time can effectively receive high-speed serial data, but the range of clocks allowed to fluctuate (clock margin) Therefore, if the effective range deviates more than shown, a reception error may occur.

その一方で、“Ｂ１”、“Ｂ２”、“Ｂ３”で示した各ラインのいずれの場合も、有効範囲は時間軸に対し前方または後方へずれただけである。そのため、実際の動作中に上述の更新処理を行い、ＦＰポイントとＰＦポイントを常時更新すると、算出手段としてのコントローラ９０がその更新したＦＰポイントとＰＦポイントに基づき、中間値を算出して新たなＣＣＰ（新ＣＣＰ）を求めることができる。   On the other hand, in any case of each line indicated by “B1”, “B2”, and “B3”, the effective range is only shifted forward or backward with respect to the time axis. Therefore, when the above update process is performed during actual operation and the FP point and the PF point are constantly updated, the controller 90 as the calculation means calculates an intermediate value based on the updated FP point and the PF point, and creates a new value. CCP (new CCP) can be determined.

すると、その新ＣＣＰは実際の動作中の変動を反映した最良ポイントとなるから、最良ポイント変更手段としてのコントローラ９０がＣＣＰを新ＣＣＰに変更することによって、常時クロックマージンを確保することができ、高速シリアルデータを誤りなく安定して受信することが可能になる。また、ＦＰポイント、ＰＦポイントおよびＣＣＰによって、クロックマージンがどれだけあるかを把握することもできる。   Then, since the new CCP becomes the best point reflecting the fluctuation during the actual operation, the controller 90 as the best point changing means can change the CCP to the new CCP, so that the clock margin can always be secured. High-speed serial data can be stably received without errors. In addition, it is possible to grasp how much clock margin is present from the FP point, the PF point, and the CCP.

（変形例）
図７は、別のクロック調整部１０１の内部構成の一例を示すブロック図である。このクロック調整部１０１は、クロック生成部１２０からのクロックの出力系統を１系統とし、この出力系統を複数設ける代わりに、遅延素子１７０を複数設けて構成されている。 (Modification)
FIG. 7 is a block diagram illustrating an example of the internal configuration of another clock adjustment unit 101. The clock adjustment unit 101 is configured by providing a single clock output system from the clock generation unit 120 and providing a plurality of delay elements 170 instead of providing a plurality of output systems.

そして、クロック調整部１０１では、受信バッファ１１０から入力された高速シリアルデータが複数の遅延素子１７０によってデータ遅延が挿入され、任意の遅延データが挿入されたデータをＣＬＫ１に応じてフリップフロップ１３１，１３２，１３３から出力するように構成されている。レジスタ１２２はクロック生成部１２０とは独立し（ただし、構造上クロック生成部１２０の中に設けられていてもよいが）、遅延データが挿入された高速シリアルデータのうちどのデータを選択するかを定める。   In the clock adjustment unit 101, the high-speed serial data input from the reception buffer 110 is inserted with data delays by a plurality of delay elements 170, and the data with arbitrary delay data inserted is flip-flops 131 and 132 according to CLK1. , 133 are configured to output. The register 122 is independent of the clock generation unit 120 (however, although it may be provided in the clock generation unit 120 due to the structure), the register 122 selects which data is selected from the high-speed serial data into which the delay data is inserted. Determine.

このクロック調整部１０１では、クロックが１系統に限定され、クロック調整部１００のようにクロックを複数系統設けることを要しない。そのため、クロック調整部１００よりも製造が容易である。   In this clock adjustment unit 101, the clock is limited to one system, and it is not necessary to provide a plurality of clocks unlike the clock adjustment unit 100. Therefore, manufacture is easier than the clock adjustment unit 100.

なお、クロック調整部１００では、ＦＰポイント，ＰＦポイントのいずれか一方を更新しないでおき、他方だけを更新するようにして有効範囲を保持するようにしてもよい。   Note that the clock adjustment unit 100 may maintain the effective range by not updating one of the FP point and the PF point and updating only the other.

また、コントローラ９０がレジスタ１２２をリセットするリセット手段として作動するようにすることもできる。こうすると、レジスタ１２２にセットされるＦＰポイントなどを取り直すことができる。   Further, the controller 90 can be operated as a reset means for resetting the register 122. Thus, the FP point set in the register 122 can be taken again.

以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。   The above description is the description of the embodiment of the present invention, and does not limit the apparatus and method of the present invention, and various modifications can be easily implemented. In addition, an apparatus or method configured by appropriately combining components, functions, features, or method steps in each embodiment is also included in the present invention.

本発明の実施の形態に係るクロック調整装置が組み込まれた送受信処理モジュールの主な構成を示すブロック図である。It is a block diagram which shows the main structures of the transmission / reception processing module in which the clock adjustment apparatus which concerns on embodiment of this invention was integrated. クロック調整部の内部構成の一例を示すブロック図である。It is a block diagram which shows an example of an internal structure of a clock adjustment part. レジスタの内部構成を模式的に示した図である。It is the figure which showed the internal structure of the register typically. 高速シリアルデータのアイパタンの一例をＦＰポイント、ＰＦポイントとともに示す図である。It is a figure which shows an example of the eye pattern of high-speed serial data with FP point and PF point. 決定用ポイント更新処理の動作手順を示すフローチャートである。It is a flowchart which shows the operation | movement procedure of the point update process for determination. 高速シリアルデータ受信時のアイパタンの範囲の変化を模式的に示した図である。It is the figure which showed typically the change of the range of the eye pattern at the time of high-speed serial data reception. 別の高速シリアルバス調整部の内部構成の一例を示すブロックである。It is a block which shows an example of an internal structure of another high-speed serial bus adjustment part.

符号の説明Explanation of symbols

９０…コントローラ、１００，１０１…クロック調整部
１２０…クロック生成部、１２２…レジスタ
１５１，１５２…比較器、１２２０…レジスタユニット
１２３０…自動設定レジスタ、１２３１…オールシフト用レジスタ
１２３２…最狭ポイントレジスタ、１２２００…初回ＦＰレジスタ
１２２０１…初回ＰＦレジスタ、１２２０２…初回ＣＣＰレジスタ
１２２０３…自動検出ＦＰレジスタ、１２２０４…自動検出ＰＦレジスタ
１２２０５…ＣＣＰ設定レジスタ DESCRIPTION OF SYMBOLS 90 ... Controller, 100, 101 ... Clock adjustment part 120 ... Clock generation part, 122 ... Register 151, 152 ... Comparator, 1220 ... Register unit 1230 ... Automatic setting register, 1231 ... All shift register 1232 ... Narrowest point register, 12200 ... Initial FP register 12201 ... Initial PF register, 12202 ... Initial CCP register 12203 ... Automatic detection FP register, 12204 ... Automatic detection PF register 12205 ... CCP setting register

Claims (8)

高速シリアルバスにおける入力データのクロックを調整するクロック調整装置であって、
前記入力データにおけるクロックポイントのうちの最良ポイントを決定する最良ポイント決定手段と、
前記クロックポイントのうちの１または２以上を、前記入力データを動作中に正しく受信できる有効範囲を決定するための決定用ポイントに設定する決定用ポイント設定手段と、
前記最良ポイント決定手段により決定された前記最良ポイントの前記入力データと前記決定用ポイント設定手段により設定された前記決定用ポイントの前記入力データとを比較する比較手段と、
該比較手段による比較結果に基づき前記決定用ポイントを更新するポイント更新手段と、
該ポイント更新手段により更新された前記決定用ポイントに基づいて、前記有効範囲を保持する保持手段とを有することを特徴とするクロック調整装置。 A clock adjustment device for adjusting a clock of input data in a high-speed serial bus,
A best point determining means for determining a best point among clock points in the input data;
Decision point setting means for setting one or more of the clock points to a decision point for determining an effective range in which the input data can be correctly received during operation;
A comparison means for comparing the input data of the best point determined by the best point determination means with the input data of the determination point set by the determination point setting means;
Point update means for updating the determination point based on the comparison result by the comparison means;
A clock adjusting apparatus comprising: holding means for holding the effective range based on the determination point updated by the point update means. 前記有効範囲の中心値を算出する算出手段と、
該算出手段の算出結果に基づいて、前記最良ポイント決定手段により決定された前記最良ポイントを動作中に変更する最良ポイント変更手段とを更に有することを特徴とする請求項１記載のクロック調整装置。 Calculating means for calculating a center value of the effective range;
2. The clock adjusting apparatus according to claim 1, further comprising: best point changing means for changing the best point determined by the best point determining means during operation based on a calculation result of the calculating means. 前記決定用ポイント設定手段により設定された前記決定用ポイントを記憶する記憶手段と、
該記憶手段に記憶されている前記決定用ポイントを読み出す読出手段とを更に有することを特徴とする請求項１または２記載のクロック調整装置。 Storage means for storing the determination points set by the determination point setting means;
3. The clock adjusting apparatus according to claim 1, further comprising reading means for reading out the determination point stored in the storage means. 前記最良ポイント変更手段によって前記最良ポイントを動作中に変更するか否かを設定する設定手段を更に有することを特徴とする請求項１〜３のいずれか一項記載のクロック調整装置。   4. The clock adjustment device according to claim 1, further comprising setting means for setting whether or not the best point is changed during operation by the best point changing means. 前記入力データが複数ｂｉｔにより構成され、
前記入力データの各ｂｉｔをシフトさせるシフト値を記憶するシフト値記憶手段を更に有し、
該シフト値記憶手段に記憶されている前記シフト値に応じて、前記最良ポイントがシフトするように構成されている請求項１〜４のいずれか一項記載のクロック調整装置。 The input data is composed of multiple bits,
A shift value storing means for storing a shift value for shifting each bit of the input data;
The clock adjustment device according to any one of claims 1 to 4, wherein the best point is shifted in accordance with the shift value stored in the shift value storage means. 前記更新手段は、前記有効範囲を狭める方向に前記決定用ポイントを更新し、前記有効範囲を広げる方向に前記決定用ポイントを更新しないように構成され、
前記有効範囲が最も狭かったときの前記決定用ポイントが最狭ポイントとして記憶される最狭ポイント記憶手段を更に有することを特徴とする請求項１〜５のいずれか一項記載のクロック調整装置。 The update means is configured to update the determination point in a direction to narrow the effective range, and not to update the determination point in a direction to widen the effective range,
6. The clock adjustment apparatus according to claim 1, further comprising a narrowest point storage unit that stores the determination point when the effective range is the narrowest as the narrowest point. 前記最狭ポイント記憶手段をリセットするリセット手段を更に有することを特徴とする請求項６記載のクロック調整装置。   7. The clock adjusting apparatus according to claim 6, further comprising reset means for resetting the narrowest point storage means. 高速シリアルバスにおける入力データのクロックを調整するクロック調整方法であって、
前記入力データにおけるクロックポイントのうちの最良ポイントを決定し、
前記クロックポイントのうちの１または２以上を、前記入力データを動作中に正しく受信できる有効範囲を決定するための決定用ポイントに設定し、
決定された前記最良ポイントの前記入力データと設定された前記決定用ポイントの前記入力データとを比較し、
該比較結果に基づき前記決定用ポイントを更新し、
該更新された前記決定用ポイントに基づいて、前記有効範囲を保持することを特徴とするクロック調整方法。 A clock adjustment method for adjusting a clock of input data in a high-speed serial bus,
Determining the best of the clock points in the input data;
One or more of the clock points are set as decision points for determining an effective range in which the input data can be correctly received during operation,
Comparing the input data of the determined best point with the input data of the set decision point;
Updating the decision point based on the comparison result;
A clock adjustment method, wherein the effective range is held based on the updated determination point.
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