JP2002314069A - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】
【課題】 高周波動作可能なドレイン耐圧の高い半導体
装置を得る。 【解決手段】 本発明に係る半導体装置は、第１導電型
の半導体基板(12)と、半導体基板(12)上に形成されたゲ
ート電極(3)と、ゲート電極(3)における一方の側の半導
体基板に形成された第２導電型の拡散層からなるソース
領域(41)と、ゲート電極(3)におけるもう一方の側の半
導体基板(12)に形成された第２導電型の拡散層からなる
ドレイン領域(44)と、ソース領域(41)とドレイン領域(4
4)の周囲にわたって設けられた分離用絶縁膜(11)および
分離用絶縁膜(11)下に形成された第１導電型の拡散層(1
5)からなる素子間分離領域とを備え、ゲート長方向にお
けるドレイン領域の第２導電型の拡散層(44)の長さをソ
ース領域の第２導電型の拡散層(41)の長さより長く、か
つ第１導電型の拡散層(15)でドレイン領域(44)に対向し
た端部の不純物濃度を１×１０１６ｃｍ−３以上２×１
０１８ｃｍ−３以下の範囲内としている。
装置を得る。 【解決手段】 本発明に係る半導体装置は、第１導電型
の半導体基板(12)と、半導体基板(12)上に形成されたゲ
ート電極(3)と、ゲート電極(3)における一方の側の半導
体基板に形成された第２導電型の拡散層からなるソース
領域(41)と、ゲート電極(3)におけるもう一方の側の半
導体基板(12)に形成された第２導電型の拡散層からなる
ドレイン領域(44)と、ソース領域(41)とドレイン領域(4
4)の周囲にわたって設けられた分離用絶縁膜(11)および
分離用絶縁膜(11)下に形成された第１導電型の拡散層(1
5)からなる素子間分離領域とを備え、ゲート長方向にお
けるドレイン領域の第２導電型の拡散層(44)の長さをソ
ース領域の第２導電型の拡散層(41)の長さより長く、か
つ第１導電型の拡散層(15)でドレイン領域(44)に対向し
た端部の不純物濃度を１×１０１６ｃｍ−３以上２×１
０１８ｃｍ−３以下の範囲内としている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特に
高周波信号を増幅するトランジスタに関するものであ
る。
高周波信号を増幅するトランジスタに関するものであ
る。
【０００２】
【従来の技術】携帯電話等の１〜２GHｚ程度の高周波信
号を０．１〜１００W程度の電力に増幅し、アンテナを
介して電波として空中に発信するためのトランジスタと
して、シリコンのMOＳ技術を応用したLDMOS（Laterally
Diffused Metal Oxide Semiconductor）トランジ
スタが使用されている。
号を０．１〜１００W程度の電力に増幅し、アンテナを
介して電波として空中に発信するためのトランジスタと
して、シリコンのMOＳ技術を応用したLDMOS（Laterally
Diffused Metal Oxide Semiconductor）トランジ
スタが使用されている。
【０００３】図５は、従来のLDMOSトランジスタの平面
図である。図中、１は活性層（シリコン）、１１は活性
層１の外側に設けられた分離用酸化膜（厚さ１μｍのSi
O2）、２はＰ型のソースワイヤレス拡散層（ボロン
（B）が１×１０１７cm−３程度含まれているシリコ
ン）、３はゲート電極（厚さ１００ｎｍの多結晶シリコ
ン上に厚さ３００ｎｍのタングステンシリサイド（ＷＳ
ｉ）が積層された多層膜からなる）、４１はソース領域
側のＮ＋拡散層（砒素（As）が１×１０２１cm−３程度
含まれているシリコン、”＋”の記号は不純物が相対的
に高濃度であることを示す）、４２はドレイン領域側の
Ｎ＋拡散層（砒素（As）が１×１０２１cm−３程度含ま
れているシリコン）、である。ここで活性層１とは分離
用酸化膜１１で覆われた部分以外の領域を指す。
図である。図中、１は活性層（シリコン）、１１は活性
層１の外側に設けられた分離用酸化膜（厚さ１μｍのSi
O2）、２はＰ型のソースワイヤレス拡散層（ボロン
（B）が１×１０１７cm−３程度含まれているシリコ
ン）、３はゲート電極（厚さ１００ｎｍの多結晶シリコ
ン上に厚さ３００ｎｍのタングステンシリサイド（ＷＳ
ｉ）が積層された多層膜からなる）、４１はソース領域
側のＮ＋拡散層（砒素（As）が１×１０２１cm−３程度
含まれているシリコン、”＋”の記号は不純物が相対的
に高濃度であることを示す）、４２はドレイン領域側の
Ｎ＋拡散層（砒素（As）が１×１０２１cm−３程度含ま
れているシリコン）、である。ここで活性層１とは分離
用酸化膜１１で覆われた部分以外の領域を指す。
【０００４】図６は、図５中のＢ−Ｂ’線に沿った断面
構造を示している。図中、１２は比抵抗１０ｍΩ・ｃｍ
のＰ型シリコン基板、１３はＰ型シリコン基板１２上に
エピタキシャル成長によって形成された比抵抗１０Ω・
ｃｍのシリコン層、１４は分離用酸化膜１１下に形成さ
れたＰ型分離拡散層（ボロン（Ｂ）が４×１０１５cm
−３程度含まれているシリコン）、４３はＰ型拡散層
（ボロン（Ｂ）が１×１０ １７cm−３程度含まれている
シリコン）、44はドレイン領域側に設けられたＮ−拡散
層（リン（Ｐ）が５×１０１７cm−３程度含まれている
シリコン、”−”は不純物がＮ＋より低濃度であること
を示す）、５は第１アルミニウム配線（厚さ５００ｎ
ｍ）、６は第２アルミニウム配線（厚さ２μm）、７
ａ、７ｂは層間絶縁膜（SiO２）、をそれぞれ示す。
構造を示している。図中、１２は比抵抗１０ｍΩ・ｃｍ
のＰ型シリコン基板、１３はＰ型シリコン基板１２上に
エピタキシャル成長によって形成された比抵抗１０Ω・
ｃｍのシリコン層、１４は分離用酸化膜１１下に形成さ
れたＰ型分離拡散層（ボロン（Ｂ）が４×１０１５cm
−３程度含まれているシリコン）、４３はＰ型拡散層
（ボロン（Ｂ）が１×１０ １７cm−３程度含まれている
シリコン）、44はドレイン領域側に設けられたＮ−拡散
層（リン（Ｐ）が５×１０１７cm−３程度含まれている
シリコン、”−”は不純物がＮ＋より低濃度であること
を示す）、５は第１アルミニウム配線（厚さ５００ｎ
ｍ）、６は第２アルミニウム配線（厚さ２μm）、７
ａ、７ｂは層間絶縁膜（SiO２）、をそれぞれ示す。
【０００５】次に、従来のLDMOSトランジスタの構造お
よび動作について簡単に説明する。ソース領域側のＮ＋
拡散層４１は、第１アルミニウム配線５、および第２ア
ルミニウム配線６を介してソースワイヤレス拡散層２に
接続されている。ソースワイヤレス拡散層２はさらに比
抵抗１０mΩ・cmのシリコン基板１２に接続されてい
る。従って、LDMOSトランジスタのソース領域はシリコ
ン基板１２を接地することで半導体パッケージのリード
と電気的接続が可能となるため、半導体チップ上でソー
スに対するボンディングワイヤが不要となる。ちなみ
に、これがソースワイヤレスという理由である。ボンデ
ィングワイヤをソース側にだけ設けないようにして、ボ
ンディングワイヤのインダクタンス成分（抵抗）を減ら
すことにより、高周波帯での安定な動作を可能としてい
る。
よび動作について簡単に説明する。ソース領域側のＮ＋
拡散層４１は、第１アルミニウム配線５、および第２ア
ルミニウム配線６を介してソースワイヤレス拡散層２に
接続されている。ソースワイヤレス拡散層２はさらに比
抵抗１０mΩ・cmのシリコン基板１２に接続されてい
る。従って、LDMOSトランジスタのソース領域はシリコ
ン基板１２を接地することで半導体パッケージのリード
と電気的接続が可能となるため、半導体チップ上でソー
スに対するボンディングワイヤが不要となる。ちなみ
に、これがソースワイヤレスという理由である。ボンデ
ィングワイヤをソース側にだけ設けないようにして、ボ
ンディングワイヤのインダクタンス成分（抵抗）を減ら
すことにより、高周波帯での安定な動作を可能としてい
る。
【０００６】ドレイン領域のＮ＋拡散層４２はゲート電
極３の端部より７μm程度離して設けられており、ドレ
イン領域における活性層１内でＮ＋拡散層４２以外の領
域にはＮ−拡散層４４が設けられている。また、Ｎ＋拡
散層４２は、第１アルミニウム配線５、及び第２アルミ
ニウム配線６を介して外部のボンディングワイヤ（図示
せず）に接続されている。
極３の端部より７μm程度離して設けられており、ドレ
イン領域における活性層１内でＮ＋拡散層４２以外の領
域にはＮ−拡散層４４が設けられている。また、Ｎ＋拡
散層４２は、第１アルミニウム配線５、及び第２アルミ
ニウム配線６を介して外部のボンディングワイヤ（図示
せず）に接続されている。
【０００７】さて、ゲート電極３の電圧を０V、ソース
電極、すなわちシリコン基板１２の電圧を０V、ドレイ
ン端子（ドレイン領域に接続されたボンディングワイヤ
（図示せず））に正の電圧を印加する場合を考える。こ
の場合、ゲート電極３の電圧が０Vであるためトランジ
スタはオフ状態で、ソース・ドレイン間に電流（ドレイ
ン電流）は流れない。
電極、すなわちシリコン基板１２の電圧を０V、ドレイ
ン端子（ドレイン領域に接続されたボンディングワイヤ
（図示せず））に正の電圧を印加する場合を考える。こ
の場合、ゲート電極３の電圧が０Vであるためトランジ
スタはオフ状態で、ソース・ドレイン間に電流（ドレイ
ン電流）は流れない。
【０００８】ここでドレイン電圧が増加すると、ドレイ
ン空乏層（図示せず）がドレイン領域側からゲート電極
３下にまで伸長し、ソース領域側Ｎ＋拡散層４１に接し
て、Ｎ＋拡散層４１の電位障壁を下げることによりソー
ス・ドレイン間にいわゆるパンチスルー電流が流れる。
このパンチスルー電流が流れるドレイン電圧をソース・
ドレイン間耐圧と定義している。
ン空乏層（図示せず）がドレイン領域側からゲート電極
３下にまで伸長し、ソース領域側Ｎ＋拡散層４１に接し
て、Ｎ＋拡散層４１の電位障壁を下げることによりソー
ス・ドレイン間にいわゆるパンチスルー電流が流れる。
このパンチスルー電流が流れるドレイン電圧をソース・
ドレイン間耐圧と定義している。
【０００９】LDMOSトランジスタでは、ソース領域のＮ
＋拡散層４１に比べてゲート長方向において相対的に長
い低濃度Ｎ−拡散層44が存するため、ドレイン空乏層
（図示せず）がソース領域側Ｎ＋拡散層４１に接するに
は大きなドレイン電圧が必要となる結果、ソース・ドレ
イン間耐圧が向上する。
＋拡散層４１に比べてゲート長方向において相対的に長
い低濃度Ｎ−拡散層44が存するため、ドレイン空乏層
（図示せず）がソース領域側Ｎ＋拡散層４１に接するに
は大きなドレイン電圧が必要となる結果、ソース・ドレ
イン間耐圧が向上する。
【００１０】Ｐ型拡散層４３は、ＬＤＭＯＳトランジス
タの閾値電圧（Vth）を1V程度に設定するために設けら
れている。ドレイン領域側にこのようなＰ型拡散層が設
けられていないのは、ドレイン領域側Ｎ＋拡散層42やＮ
−拡散層44に接するＰ型不純物領域（図では１３）の不
純物濃度をできるだけ増加させないようにするためであ
る。
タの閾値電圧（Vth）を1V程度に設定するために設けら
れている。ドレイン領域側にこのようなＰ型拡散層が設
けられていないのは、ドレイン領域側Ｎ＋拡散層42やＮ
−拡散層44に接するＰ型不純物領域（図では１３）の不
純物濃度をできるだけ増加させないようにするためであ
る。
【００１１】ドレイン領域側のＰ型不純物の濃度が増加
すると、ドレイン領域のＰＮ接合の空乏層が狭くなり、
空乏層容量が増加、すなわち、ドレイン−シリコン基板
間容量が増加して高周波動作に悪影響を与える。ちなみ
に、Ｐ型拡散層４３がドレイン領域側に設けられていな
いこと、すなわちゲート長方向に濃度勾配が存すること
がLDMOSのLaterally Diffusedという理由である。
すると、ドレイン領域のＰＮ接合の空乏層が狭くなり、
空乏層容量が増加、すなわち、ドレイン−シリコン基板
間容量が増加して高周波動作に悪影響を与える。ちなみ
に、Ｐ型拡散層４３がドレイン領域側に設けられていな
いこと、すなわちゲート長方向に濃度勾配が存すること
がLDMOSのLaterally Diffusedという理由である。
【００１２】このように、LDMOSトランジスタはゲート
長を短くする（たとえば０．５μm）、ソースワイヤレ
ス構造を採用する、しきい値電圧（Vth）設定用Ｐ型拡
散層をドレイン領域に設けない等の工夫により高周波特
性の向上を図り、また、ソース領域のＮ＋拡散層４１に
比べてゲート長方向において相対的に長い低濃度Ｎ−拡
散層44が存するため、ドレイン空乏層（図示せず）がソ
ース領域側Ｎ＋拡散層４１に接するには大きなドレイン
電圧が必要となることによりソース・ドレイン間耐圧を
向上させていた。
長を短くする（たとえば０．５μm）、ソースワイヤレ
ス構造を採用する、しきい値電圧（Vth）設定用Ｐ型拡
散層をドレイン領域に設けない等の工夫により高周波特
性の向上を図り、また、ソース領域のＮ＋拡散層４１に
比べてゲート長方向において相対的に長い低濃度Ｎ−拡
散層44が存するため、ドレイン空乏層（図示せず）がソ
ース領域側Ｎ＋拡散層４１に接するには大きなドレイン
電圧が必要となることによりソース・ドレイン間耐圧を
向上させていた。
【００１３】
【発明が解決しようとする課題】ところが近年、より高
出力動作可能なトランジスタ実現の要望から、電源電圧
を２５V以上に向上させる必要（たとえば５０V）が生じ
た。高周波用トランジスタのソース・ドレイン間耐圧は
電源電圧の３倍の値が必要であることから、LDMOSトラ
ンジスタのソース・ドレイン間耐圧のさらなる向上（従
来の８０Vから１５０Ｖへ）が不可欠となってきた。
出力動作可能なトランジスタ実現の要望から、電源電圧
を２５V以上に向上させる必要（たとえば５０V）が生じ
た。高周波用トランジスタのソース・ドレイン間耐圧は
電源電圧の３倍の値が必要であることから、LDMOSトラ
ンジスタのソース・ドレイン間耐圧のさらなる向上（従
来の８０Vから１５０Ｖへ）が不可欠となってきた。
【００１４】今までは、ソース・ドレイン間耐圧は、ド
レイン電圧の増加に従ってドレイン空乏層がドレイン領
域側Ｎ＋拡散層４２からソース領域側Ｎ＋拡散層４１へ
向かって伸長し、ソース領域側Ｎ＋拡散層４１に達する
ことにより決定されると考えられていた。従来のＬＤＭ
ＯＳ構造でも、ソース領域側Ｎ＋拡散層４１に比べてゲ
ート長方向において長いドレイン領域側Ｎ−拡散層44を
設けてドレイン空乏層が長く伸びるようにしており、理
論的には１５０Ｖ程度のソース・ドレイン耐圧が得られ
るはずだった。しかしながら、実際には７５−８０Ｖ程
度の耐圧しか得られなかった。
レイン電圧の増加に従ってドレイン空乏層がドレイン領
域側Ｎ＋拡散層４２からソース領域側Ｎ＋拡散層４１へ
向かって伸長し、ソース領域側Ｎ＋拡散層４１に達する
ことにより決定されると考えられていた。従来のＬＤＭ
ＯＳ構造でも、ソース領域側Ｎ＋拡散層４１に比べてゲ
ート長方向において長いドレイン領域側Ｎ−拡散層44を
設けてドレイン空乏層が長く伸びるようにしており、理
論的には１５０Ｖ程度のソース・ドレイン耐圧が得られ
るはずだった。しかしながら、実際には７５−８０Ｖ程
度の耐圧しか得られなかった。
【００１５】そこで、本発明者は、その原因を追求した
ところ、ドレイン領域側Ｎ＋拡散層４２→ドレイン領域
側Ｎ−拡散層44→分離拡散層１４→ソース領域側Ｎ＋拡
散層４１というルートで電流がリークする経路ができて
いて、これが本来のソース・ドレイン間耐圧が得られな
い原因であることが判明した。 [ソース・ドレイン間耐圧決定要因の検討]以下、LDMOS
のソース・ドレイン間耐圧を決める要因について調査し
た結果を説明する。
ところ、ドレイン領域側Ｎ＋拡散層４２→ドレイン領域
側Ｎ−拡散層44→分離拡散層１４→ソース領域側Ｎ＋拡
散層４１というルートで電流がリークする経路ができて
いて、これが本来のソース・ドレイン間耐圧が得られな
い原因であることが判明した。 [ソース・ドレイン間耐圧決定要因の検討]以下、LDMOS
のソース・ドレイン間耐圧を決める要因について調査し
た結果を説明する。
【００１６】ドレイン領域側Ｎ＋拡散層４２に正の高電
圧（ドレイン電圧）を印加すると、前述したように、ド
レイン空乏層がゲート電極３下に、つまり、ソース領域
側Ｎ ＋拡散層４１の方向に伸長する。それと同時に、シ
リコン基板１２、Ｐ型シリコン層１３は接地されている
ためドレイン空乏層は分離用酸化膜11の下の分離拡散層
１４の方向にも伸長する。ちなみに、分離用酸化膜１１
はLOCOS（Local Oxidation of Silicon）法で形成さ
れている。
圧（ドレイン電圧）を印加すると、前述したように、ド
レイン空乏層がゲート電極３下に、つまり、ソース領域
側Ｎ ＋拡散層４１の方向に伸長する。それと同時に、シ
リコン基板１２、Ｐ型シリコン層１３は接地されている
ためドレイン空乏層は分離用酸化膜11の下の分離拡散層
１４の方向にも伸長する。ちなみに、分離用酸化膜１１
はLOCOS（Local Oxidation of Silicon）法で形成さ
れている。
【００１７】LOCOS法では分離用酸化膜１１の端部下の
シリコン層１３中に応力に起因した微小欠陥が発生す
る。図７は図５中のＣ−Ｃ’線に沿った断面構造を示し
ており、図中の×印はかかる微少欠陥の発生箇所を表し
ている。ドレイン空乏層が分離拡散層１４まで伸長し、
微小欠陥がドレイン空乏層内に入って微小欠陥の領域の
電界が一定値以上になると微小欠陥から電子・正孔対が
発生する。発生した電子、正孔は電界によって加速され
アバランシェ崩壊を起こす。増加した電子はドレイン領
域側Ｎ＋拡散層４２に向かい（図５中の矢印Ｄとは逆の
方向）、正孔はゲート電極３の下部を通過し、ソース領
域側Ｎ＋拡散層４１に向かって流れる（図５中の矢印E
の方向）。
シリコン層１３中に応力に起因した微小欠陥が発生す
る。図７は図５中のＣ−Ｃ’線に沿った断面構造を示し
ており、図中の×印はかかる微少欠陥の発生箇所を表し
ている。ドレイン空乏層が分離拡散層１４まで伸長し、
微小欠陥がドレイン空乏層内に入って微小欠陥の領域の
電界が一定値以上になると微小欠陥から電子・正孔対が
発生する。発生した電子、正孔は電界によって加速され
アバランシェ崩壊を起こす。増加した電子はドレイン領
域側Ｎ＋拡散層４２に向かい（図５中の矢印Ｄとは逆の
方向）、正孔はゲート電極３の下部を通過し、ソース領
域側Ｎ＋拡散層４１に向かって流れる（図５中の矢印E
の方向）。
【００１８】微小欠陥からは比較的低い電界で電荷が発
生するので、活性層１中でのドレイン領域側Ｎ＋拡散層
４２とゲート電極３の距離で決定されるドレイン電圧で
ドレイン・ソース間に電流（図５のＤ、Ｅの矢印が電流
の方向を示す）が流れてしまうが、かかるドレイン電圧
はソース・ドレイン間耐圧に比べて低い。すなわち、LD
MOSのソース・ドレイン間耐圧は分離拡散層１４中にあ
る微小欠陥によって決定されることが判明した。さら
に、ソース・ドレイン間耐圧はドレイン領域側Ｎ ＋拡散
層４２と分離用酸化膜１１との距離（図７中Hで示した
距離、７μm）が短くなるにつれて低下することも明ら
かとなった。
生するので、活性層１中でのドレイン領域側Ｎ＋拡散層
４２とゲート電極３の距離で決定されるドレイン電圧で
ドレイン・ソース間に電流（図５のＤ、Ｅの矢印が電流
の方向を示す）が流れてしまうが、かかるドレイン電圧
はソース・ドレイン間耐圧に比べて低い。すなわち、LD
MOSのソース・ドレイン間耐圧は分離拡散層１４中にあ
る微小欠陥によって決定されることが判明した。さら
に、ソース・ドレイン間耐圧はドレイン領域側Ｎ ＋拡散
層４２と分離用酸化膜１１との距離（図７中Hで示した
距離、７μm）が短くなるにつれて低下することも明ら
かとなった。
【００１９】本発明は、以上の研究結果に基づき、ＬＤ
ＭＯＳにおける耐圧を上述のような分離拡散層１４内に
発生した微小欠陥に起因するドレイン耐圧で支配される
状態から本来のソース・ドレイン間耐圧まで向上させる
べく、分離拡散層１４中の不純物濃度の高濃度化による
分離拡散層１４中へのドレイン空乏層の伸長防止によっ
てドレイン耐圧の向上を図った素子構造を提供するもの
である。
ＭＯＳにおける耐圧を上述のような分離拡散層１４内に
発生した微小欠陥に起因するドレイン耐圧で支配される
状態から本来のソース・ドレイン間耐圧まで向上させる
べく、分離拡散層１４中の不純物濃度の高濃度化による
分離拡散層１４中へのドレイン空乏層の伸長防止によっ
てドレイン耐圧の向上を図った素子構造を提供するもの
である。
【００２０】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型の半導体基板と、半導体基板上に形成さ
れたゲート電極と、ゲート電極における一方の側の半導
体基板に形成された第２導電型の拡散層からなるソース
領域と、ゲート電極における他方の側の半導体基板に形
成された第２導電型の拡散層からなるドレイン領域と、
ゲート電極、ソース領域およびドレイン領域の外側に設
けられた分離用絶縁膜および分離用絶縁膜下の半導体基
板中に形成された第１導電型の拡散層からなる素子間分
離領域と、を備え、ゲート長方向におけるドレイン領域
の第２導電型の拡散層の長さがソース領域の第２導電型
の拡散層の長さより長く、かつ第１導電型の拡散層でド
レイン領域に対向した端部の不純物濃度が１×１０１６
ｃｍ−３以上としたものである。
は、第１導電型の半導体基板と、半導体基板上に形成さ
れたゲート電極と、ゲート電極における一方の側の半導
体基板に形成された第２導電型の拡散層からなるソース
領域と、ゲート電極における他方の側の半導体基板に形
成された第２導電型の拡散層からなるドレイン領域と、
ゲート電極、ソース領域およびドレイン領域の外側に設
けられた分離用絶縁膜および分離用絶縁膜下の半導体基
板中に形成された第１導電型の拡散層からなる素子間分
離領域と、を備え、ゲート長方向におけるドレイン領域
の第２導電型の拡散層の長さがソース領域の第２導電型
の拡散層の長さより長く、かつ第１導電型の拡散層でド
レイン領域に対向した端部の不純物濃度が１×１０１６
ｃｍ−３以上としたものである。
【００２１】また、本発明に係る半導体装置は、上述の
ドレイン領域の第２導電型の拡散層が、低濃度拡散層
と、低濃度拡散層の内側に設けられ低濃度拡散層より不
純物濃度の高い高濃度拡散層とを備え、ゲート幅方向に
おける高濃度拡散層と分離用絶縁膜との互いに対向した
端部間の距離をゲート長方向における高濃度拡散層とゲ
ート電極間の互いに対向した端部間の距離よりも大きく
したものである。
ドレイン領域の第２導電型の拡散層が、低濃度拡散層
と、低濃度拡散層の内側に設けられ低濃度拡散層より不
純物濃度の高い高濃度拡散層とを備え、ゲート幅方向に
おける高濃度拡散層と分離用絶縁膜との互いに対向した
端部間の距離をゲート長方向における高濃度拡散層とゲ
ート電極間の互いに対向した端部間の距離よりも大きく
したものである。
【００２２】また、本発明に係る半導体装置は、上述の
ゲート幅方向における高濃度拡散層と分離用絶縁膜との
互いに対向した端部間の距離とゲート長方向における高
濃度拡散層とゲート電極との互いに対向した端部間の距
離の差を２μｍ以上６μｍ以下としたものである。
ゲート幅方向における高濃度拡散層と分離用絶縁膜との
互いに対向した端部間の距離とゲート長方向における高
濃度拡散層とゲート電極との互いに対向した端部間の距
離の差を２μｍ以上６μｍ以下としたものである。
【００２３】また、本発明に係る半導体装置は、上述の
素子分離領域の境界に所定の幅をもって設けられた第１
のゲート長を有する部分とこの部分以外の第２のゲート
長を有する部分からなるゲート電極と、このゲート電極
直下の半導体基板中に形成されこのゲート電極のゲート
長と略一致した長さを有する第２の第１導電型の拡散層
と、を備え、第１のゲート長が第２のゲート長より大き
いこととしたものである。
素子分離領域の境界に所定の幅をもって設けられた第１
のゲート長を有する部分とこの部分以外の第２のゲート
長を有する部分からなるゲート電極と、このゲート電極
直下の半導体基板中に形成されこのゲート電極のゲート
長と略一致した長さを有する第２の第１導電型の拡散層
と、を備え、第１のゲート長が第２のゲート長より大き
いこととしたものである。
【００２４】また、本発明に係る半導体装置は、上述の
前記第１のゲート長と前記第２のゲート長の差を０．１
μｍ以上０．６μｍ以下としたものである。
前記第１のゲート長と前記第２のゲート長の差を０．１
μｍ以上０．６μｍ以下としたものである。
【００２５】
【発明の実施の形態】実施例１．図１は、本発明におけ
る実施例１のLDMOSトランジスタの構造を示す平面図で
ある。図中、１は活性層（シリコン）、１１は活性層１
の外側に設けられた分離用酸化膜（厚さ１μｍのSi
O2）、２はＰ型のソースワイヤレス拡散層（ボロン
（B）が１×１０１７cm−３程度含まれているシリコ
ン）、３はゲート電極（厚さ１００ｎｍの多結晶シリコ
ン上に厚さ３００ｎｍのタングステン・シリサイド（Ｗ
Ｓｉ）が積層された多層膜からなる）、４１はソース領
域側のＮ＋拡散層（砒素（As）が１×１０２１cm−３程
度含まれているシリコン、”＋”の記号は不純物が相対
的に高濃度であることを示す）、４２はドレイン領域側
のＮ＋拡散層（砒素（As）が１×１０２１cm−３程度含
まれているシリコン）、をそれぞれ示す。
る実施例１のLDMOSトランジスタの構造を示す平面図で
ある。図中、１は活性層（シリコン）、１１は活性層１
の外側に設けられた分離用酸化膜（厚さ１μｍのSi
O2）、２はＰ型のソースワイヤレス拡散層（ボロン
（B）が１×１０１７cm−３程度含まれているシリコ
ン）、３はゲート電極（厚さ１００ｎｍの多結晶シリコ
ン上に厚さ３００ｎｍのタングステン・シリサイド（Ｗ
Ｓｉ）が積層された多層膜からなる）、４１はソース領
域側のＮ＋拡散層（砒素（As）が１×１０２１cm−３程
度含まれているシリコン、”＋”の記号は不純物が相対
的に高濃度であることを示す）、４２はドレイン領域側
のＮ＋拡散層（砒素（As）が１×１０２１cm−３程度含
まれているシリコン）、をそれぞれ示す。
【００２６】また、図２は図１のＡ−Ａ’線に沿った断
面図である。図中、１２は比抵抗１０ｍΩ・ｃｍのＰ型
シリコン基板、１３はＰ型シリコン基板１２上にエピタ
キシャル成長によって形成された比抵抗１０Ω・ｃｍの
シリコン層、１５は分離用酸化膜１１下に形成されたＰ
型分離拡散層（ボロン（Ｂ）が１×１０１７cm−3程度
含まれているシリコン）、４３はＰ型拡散層（ボロン
（Ｂ）が１×１０１７cm −３程度含まれているシリコ
ン）、44はドレイン領域側に設けられたＮ−拡散層（リ
ン（Ｐ）が５×１０１７cm−３程度含まれているシリコ
ン、”−”は不純物がＮ＋より低濃度であることを示
す）、５は第１アルミニウム配線（厚さ５００ｎｍ）、
６は第２アルミニウム配線（厚さ２μm）、をそれぞれ
示す。本構造では従来のＬＤＭＯＳトランジスタと同
様、ソース領域のＮ＋拡散層４１に比べてゲート長方向
において相対的に長い低濃度Ｎ−拡散層44が存する。
面図である。図中、１２は比抵抗１０ｍΩ・ｃｍのＰ型
シリコン基板、１３はＰ型シリコン基板１２上にエピタ
キシャル成長によって形成された比抵抗１０Ω・ｃｍの
シリコン層、１５は分離用酸化膜１１下に形成されたＰ
型分離拡散層（ボロン（Ｂ）が１×１０１７cm−3程度
含まれているシリコン）、４３はＰ型拡散層（ボロン
（Ｂ）が１×１０１７cm −３程度含まれているシリコ
ン）、44はドレイン領域側に設けられたＮ−拡散層（リ
ン（Ｐ）が５×１０１７cm−３程度含まれているシリコ
ン、”−”は不純物がＮ＋より低濃度であることを示
す）、５は第１アルミニウム配線（厚さ５００ｎｍ）、
６は第２アルミニウム配線（厚さ２μm）、をそれぞれ
示す。本構造では従来のＬＤＭＯＳトランジスタと同
様、ソース領域のＮ＋拡散層４１に比べてゲート長方向
において相対的に長い低濃度Ｎ−拡散層44が存する。
【００２７】実施例１のＬＤＭＯＳトランジスタの分離
用拡散層１５（図２中）にはＰ型不純物であるボロンが
１×１０１７cm−3含まれている。ここで不純物濃度は
分離用拡散層１５の最表面（ソース・ドレイン領域側に
面し分離用酸化膜11と近接した部分、図２中の×の部
分）における濃度を指す。実施例１におけるＬＤＭＯＳ
トランジスタでは分離用拡散層１５の不純物濃度が従来
のＬＤＭＯＳトランジスタ（４×１０１５cm−３程度）
より高濃度であるために、ドレイン空乏層が分離用拡散
層１５内に存在する微小欠陥にまで到達する際のドレイ
ン電圧が従来構造の場合より高くなる。
用拡散層１５（図２中）にはＰ型不純物であるボロンが
１×１０１７cm−3含まれている。ここで不純物濃度は
分離用拡散層１５の最表面（ソース・ドレイン領域側に
面し分離用酸化膜11と近接した部分、図２中の×の部
分）における濃度を指す。実施例１におけるＬＤＭＯＳ
トランジスタでは分離用拡散層１５の不純物濃度が従来
のＬＤＭＯＳトランジスタ（４×１０１５cm−３程度）
より高濃度であるために、ドレイン空乏層が分離用拡散
層１５内に存在する微小欠陥にまで到達する際のドレイ
ン電圧が従来構造の場合より高くなる。
【００２８】この結果、従来の４×１０１５cm−３程度
の不純物濃度の分離拡散層の存在によって８０Ｖ程度と
低耐圧であったソース・ドレイン間耐圧が、本構造にお
けるソース領域のＮ＋拡散層４１に比べてゲート長方向
において相対的に長い低濃度Ｎ−拡散層44が存すること
によって生じる本来のソース・ドレイン間耐圧、すなわ
ち、１５０Ｖ程度にまで向上させることが可能となっ
た。
の不純物濃度の分離拡散層の存在によって８０Ｖ程度と
低耐圧であったソース・ドレイン間耐圧が、本構造にお
けるソース領域のＮ＋拡散層４１に比べてゲート長方向
において相対的に長い低濃度Ｎ−拡散層44が存すること
によって生じる本来のソース・ドレイン間耐圧、すなわ
ち、１５０Ｖ程度にまで向上させることが可能となっ
た。
【００２９】このような改善効果は、分離用拡散層１５
の最表面のＰ型不純物濃度が１×１０１６cm−3以上、
より好ましくは５×１０１６cm−3で生じる。これは、
空乏層の伸びは不純物濃度に反比例するので、不純物濃
度を高めることにより、分離用拡散層１５内でのドレイ
ン空乏層の伸長が顕著に抑制されるからである。
の最表面のＰ型不純物濃度が１×１０１６cm−3以上、
より好ましくは５×１０１６cm−3で生じる。これは、
空乏層の伸びは不純物濃度に反比例するので、不純物濃
度を高めることにより、分離用拡散層１５内でのドレイ
ン空乏層の伸長が顕著に抑制されるからである。
【００３０】実施例２．本発明における実施例２のＬＤ
ＭＯＳトランジスタについて、図３を使用して説明す
る。実施例２のＬＤＭＯＳトランジスタでは、分離用拡
散層１５にはＰ型不純物であるボロンが５×１０１６cm
−3含まれている。これに加えてゲート幅方向における
ドレイン領域のＮ＋拡散層４２と分離用酸化膜１１間の
距離（図３中のＦ）が１０μm程度と、ゲート長方向に
おいて対向しているゲート電極３端部とドレイン領域側
Ｎ＋拡散層４２端部間の距離（図３中のＧ、５μｍ）よ
りも長く設定されている。よって、ドレイン空乏層が分
離用拡散層１５内に存在する微小欠陥まで到達する際の
ドレイン電圧が実施例１の場合よりさらに高くなる。こ
の結果、ソース・ドレイン間耐圧が向上する。なお、こ
の両者の距離の差が２μｍ以上の場合にソース・ドレイ
ン間耐圧向上の効果が生じる。
ＭＯＳトランジスタについて、図３を使用して説明す
る。実施例２のＬＤＭＯＳトランジスタでは、分離用拡
散層１５にはＰ型不純物であるボロンが５×１０１６cm
−3含まれている。これに加えてゲート幅方向における
ドレイン領域のＮ＋拡散層４２と分離用酸化膜１１間の
距離（図３中のＦ）が１０μm程度と、ゲート長方向に
おいて対向しているゲート電極３端部とドレイン領域側
Ｎ＋拡散層４２端部間の距離（図３中のＧ、５μｍ）よ
りも長く設定されている。よって、ドレイン空乏層が分
離用拡散層１５内に存在する微小欠陥まで到達する際の
ドレイン電圧が実施例１の場合よりさらに高くなる。こ
の結果、ソース・ドレイン間耐圧が向上する。なお、こ
の両者の距離の差が２μｍ以上の場合にソース・ドレイ
ン間耐圧向上の効果が生じる。
【００３１】一方、両者の距離の差が１０μｍを超える
とドレイン領域のＮ＋拡散層４２と活性層１間の距離F
が大きくなり、これはドレイン抵抗の増大をもたらすの
で、素子特性が劣化してしてまう。よって、本発明に係
るＬＤＭＯＳトランジスタを良好に動作させるために
は、両者の距離の差を２μｍ以上１０μｍ以下の範囲内
に設定する必要がある。
とドレイン領域のＮ＋拡散層４２と活性層１間の距離F
が大きくなり、これはドレイン抵抗の増大をもたらすの
で、素子特性が劣化してしてまう。よって、本発明に係
るＬＤＭＯＳトランジスタを良好に動作させるために
は、両者の距離の差を２μｍ以上１０μｍ以下の範囲内
に設定する必要がある。
【００３２】ＬＤＭＯＳトランジスタにおいて分離用拡
散層１５のボロン濃度を高くすれば、実施例１で説明し
たように、その効果のみでソース・ドレイン間耐圧は向
上する。しかしながら、分離用拡散層１５の濃度を高く
すれば、ドレイン空乏層の伸長が抑えられ、その結果、
ドレイン空乏層の幅が減少してドレイン−シリコン基板
間の寄生容量が増大する。この寄生容量の増大はＬＤＭ
ＯＳトランジスタの高周波特性を劣化させる。実施例１
ではソース・ドレイン間耐圧は１５０Vにまで向上する
利点を有するものの、２GHz動作時におけるトランジス
タの利得が３dB低下してしまうため、用途によっては不
都合が生じる場合もある。
散層１５のボロン濃度を高くすれば、実施例１で説明し
たように、その効果のみでソース・ドレイン間耐圧は向
上する。しかしながら、分離用拡散層１５の濃度を高く
すれば、ドレイン空乏層の伸長が抑えられ、その結果、
ドレイン空乏層の幅が減少してドレイン−シリコン基板
間の寄生容量が増大する。この寄生容量の増大はＬＤＭ
ＯＳトランジスタの高周波特性を劣化させる。実施例１
ではソース・ドレイン間耐圧は１５０Vにまで向上する
利点を有するものの、２GHz動作時におけるトランジス
タの利得が３dB低下してしまうため、用途によっては不
都合が生じる場合もある。
【００３３】そこで、実施例２のＬＤＭＯＳトランジス
タではゲート幅方向におけるドレイン領域側Ｎ＋拡散層
42と分離用酸化膜１１間の距離Ｆをゲート長方向におけ
るゲート電極３とドレイン領域側Ｎ＋拡散層42間の距離
Ｇに対して相対的に長くしつつ、さらに分離用拡散層１
５のボロン濃度を従来構造よりは高濃度化するが、実施
例１の素子構造より抑えることによって寄生容量を低減
して、高周波特性の向上（利得の低下がほとんどなし）
とソース・ドレイン間耐圧の向上（１５０V）の両立を
実現している。
タではゲート幅方向におけるドレイン領域側Ｎ＋拡散層
42と分離用酸化膜１１間の距離Ｆをゲート長方向におけ
るゲート電極３とドレイン領域側Ｎ＋拡散層42間の距離
Ｇに対して相対的に長くしつつ、さらに分離用拡散層１
５のボロン濃度を従来構造よりは高濃度化するが、実施
例１の素子構造より抑えることによって寄生容量を低減
して、高周波特性の向上（利得の低下がほとんどなし）
とソース・ドレイン間耐圧の向上（１５０V）の両立を
実現している。
【００３４】実施例３．本発明における実施例３のＬＤ
ＭＯＳトランジスタについて、図４を用いて説明する。
ＭＯＳトランジスタについて、図４を用いて説明する。
【００３５】実施例３のＬＤＭＯＳトランジスタでは実
施例２と同様、分離用拡散層１５には不純物であるボロ
ンが５×１０１６cm−3含まれている。これに加えて、
ゲート幅方向における分離用酸化膜１１と活性層１との
境界近傍のゲート電極３１のゲート長（第１のゲート
長）が１μmと活性層１内部のゲート電極３のゲート長
（第２のゲート長）である０．５μmより長くなってい
る。なお、ゲート電極３１下部に位置するＰ型拡散層４
３（第２の第１導電型の拡散層）もゲート電極３１に略
一致した幅を有する。
施例２と同様、分離用拡散層１５には不純物であるボロ
ンが５×１０１６cm−3含まれている。これに加えて、
ゲート幅方向における分離用酸化膜１１と活性層１との
境界近傍のゲート電極３１のゲート長（第１のゲート
長）が１μmと活性層１内部のゲート電極３のゲート長
（第２のゲート長）である０．５μmより長くなってい
る。なお、ゲート電極３１下部に位置するＰ型拡散層４
３（第２の第１導電型の拡散層）もゲート電極３１に略
一致した幅を有する。
【００３６】一般に、分離用拡散層１５内の微小欠陥か
ら発生した正孔は分離用酸化膜１１と活性層１との境界
近傍のゲート電極３１の下部を通過してソース領域側Ｎ
＋拡散層４１に流れる。この流入電流は、ドレイン領域
側Ｎ＋拡散層４２をコレクタ、ゲート電極３１の下部の
Ｐ型拡散層４３をベース、ソース領域側Ｎ＋拡散層４１
をエミッタとした寄生バイポーラトランジスタのベース
電流となる。従って、かかる寄生バイポーラトランジス
タがオンしてドレイン−ソース間に流入電流の（寄生バ
イポーラトランジスタの）利得倍の電流が流れることに
よってもソース・ドレイン間耐圧が劣化してしまう。
ら発生した正孔は分離用酸化膜１１と活性層１との境界
近傍のゲート電極３１の下部を通過してソース領域側Ｎ
＋拡散層４１に流れる。この流入電流は、ドレイン領域
側Ｎ＋拡散層４２をコレクタ、ゲート電極３１の下部の
Ｐ型拡散層４３をベース、ソース領域側Ｎ＋拡散層４１
をエミッタとした寄生バイポーラトランジスタのベース
電流となる。従って、かかる寄生バイポーラトランジス
タがオンしてドレイン−ソース間に流入電流の（寄生バ
イポーラトランジスタの）利得倍の電流が流れることに
よってもソース・ドレイン間耐圧が劣化してしまう。
【００３７】実施例３のＬＤＭＯＳトランジスタでは、
分離用酸化膜１１と活性層１との境界における微小欠陥
から発生した流入電流が流れる領域のゲート電極３１の
ゲート長が活性層１上のゲート電極３のゲート長より長
くなっているために、実効的に寄生バイポーラトランジ
スタのベース幅を長くした効果が生じる。その結果、寄
生バイポーラトランジスタの利得が低下するためにドレ
イン・ソース間の電流が抑えられ、ソース・ドレイン間
耐圧が１７０Ｖ程度とさらに向上する。なお、かかる効
果は両者のゲート長の差が０．１μｍ以上の場合に生じ
る。
分離用酸化膜１１と活性層１との境界における微小欠陥
から発生した流入電流が流れる領域のゲート電極３１の
ゲート長が活性層１上のゲート電極３のゲート長より長
くなっているために、実効的に寄生バイポーラトランジ
スタのベース幅を長くした効果が生じる。その結果、寄
生バイポーラトランジスタの利得が低下するためにドレ
イン・ソース間の電流が抑えられ、ソース・ドレイン間
耐圧が１７０Ｖ程度とさらに向上する。なお、かかる効
果は両者のゲート長の差が０．１μｍ以上の場合に生じ
る。
【００３８】一方、活性層１上のゲート電極３のゲート
長を過度に長くしても、ドレイン耐圧は飽和する傾向に
あり、上述の効果が有効に生じるのは両者のゲート長の
差が０．６μｍ以下の範囲である。
長を過度に長くしても、ドレイン耐圧は飽和する傾向に
あり、上述の効果が有効に生じるのは両者のゲート長の
差が０．６μｍ以下の範囲である。
【００３９】なお、本発明は上述した実施の形態に限定
されるものではない。また、上述の実施の形態では、NM
OSを用いたが、PMOSを使用しても良い。
されるものではない。また、上述の実施の形態では、NM
OSを用いたが、PMOSを使用しても良い。
【００４０】さらに、上述の実施例ではＬＤＭＯＳトラ
ンジスタを一例として説明したが、かかる構造に限定さ
れるものではなく、ゲート長方向のソース領域とドレイ
ン領域の長さが非対称な構造であれば、同様の効果が発
現する。かかる構造では、一般的なソース領域とドレイ
ン領域の長さが対称な構造に比べてソース−ドレイン間
耐圧が高耐圧になり、分離用絶縁膜下の拡散層中の微少
欠陥によるドレイン耐圧の影響を防止することが可能と
なるからである。
ンジスタを一例として説明したが、かかる構造に限定さ
れるものではなく、ゲート長方向のソース領域とドレイ
ン領域の長さが非対称な構造であれば、同様の効果が発
現する。かかる構造では、一般的なソース領域とドレイ
ン領域の長さが対称な構造に比べてソース−ドレイン間
耐圧が高耐圧になり、分離用絶縁膜下の拡散層中の微少
欠陥によるドレイン耐圧の影響を防止することが可能と
なるからである。
【００４１】また、ゲート電極の材料も多結晶シリコン
とWSiの積層膜を一例として説明したが、低抵抗でトラ
ンジスタ形成時の熱処理に耐えうる物質であれば特にか
かる材料に限定されるものではない。
とWSiの積層膜を一例として説明したが、低抵抗でトラ
ンジスタ形成時の熱処理に耐えうる物質であれば特にか
かる材料に限定されるものではない。
【００４２】
【発明の効果】本発明に係る半導体装置では、第１導電
型の半導体基板と、半導体基板上に形成されたゲート電
極と、ゲート電極における一方の側の半導体基板に形成
された第２導電型の拡散層からなるソース領域と、ゲー
ト電極における他方の側の半導体基板に形成された第２
導電型の拡散層からなるドレイン領域と、ゲート電極、
ソース領域およびドレイン領域の外側に設けられた分離
用絶縁膜および分離用絶縁膜下の半導体基板中に形成さ
れた第１導電型の拡散層からなる素子間分離領域と、を
備え、ゲート長方向におけるドレイン領域の第２導電型
の拡散層の長さがソース領域の第２導電型の拡散層の長
さより長く、かつ第１導電型の拡散層でドレイン領域に
対向した端部の不純物濃度が１×１０１６ｃｍ−３以上
としたので、ドレイン空乏層が分離用拡散層内に存在す
る微小欠陥にまで到達する際のドレイン電圧が高くなる
ため、ソース・ドレイン間耐圧が向上する結果、ソース
・ドレイン間耐圧が向上した半導体装置が実現できる。
型の半導体基板と、半導体基板上に形成されたゲート電
極と、ゲート電極における一方の側の半導体基板に形成
された第２導電型の拡散層からなるソース領域と、ゲー
ト電極における他方の側の半導体基板に形成された第２
導電型の拡散層からなるドレイン領域と、ゲート電極、
ソース領域およびドレイン領域の外側に設けられた分離
用絶縁膜および分離用絶縁膜下の半導体基板中に形成さ
れた第１導電型の拡散層からなる素子間分離領域と、を
備え、ゲート長方向におけるドレイン領域の第２導電型
の拡散層の長さがソース領域の第２導電型の拡散層の長
さより長く、かつ第１導電型の拡散層でドレイン領域に
対向した端部の不純物濃度が１×１０１６ｃｍ−３以上
としたので、ドレイン空乏層が分離用拡散層内に存在す
る微小欠陥にまで到達する際のドレイン電圧が高くなる
ため、ソース・ドレイン間耐圧が向上する結果、ソース
・ドレイン間耐圧が向上した半導体装置が実現できる。
【００４３】また、本発明に係る半導体装置では、上述
のドレイン領域の第２導電型の拡散層が、低濃度拡散層
と、低濃度拡散層の内側に設けられ低濃度拡散層より不
純物濃度の高い高濃度拡散層とを備え、ゲート幅方向に
おける高濃度拡散層と分離用絶縁膜との互いに対向した
端部間の距離をゲート長方向における高濃度拡散層とゲ
ート電極との互いに対向した端部間の距離よりも大きく
したので、寄生容量を小さくして、高周波特性の向上と
ソース・ドレイン間耐圧の向上の両立を実現している。
のドレイン領域の第２導電型の拡散層が、低濃度拡散層
と、低濃度拡散層の内側に設けられ低濃度拡散層より不
純物濃度の高い高濃度拡散層とを備え、ゲート幅方向に
おける高濃度拡散層と分離用絶縁膜との互いに対向した
端部間の距離をゲート長方向における高濃度拡散層とゲ
ート電極との互いに対向した端部間の距離よりも大きく
したので、寄生容量を小さくして、高周波特性の向上と
ソース・ドレイン間耐圧の向上の両立を実現している。
【００４４】また、本発明に係る半導体装置では、上述
の素子分離領域の境界に所定の幅をもって設けられた第
１のゲート長を有する部分とこの部分以外の第２のゲー
ト長を有する部分からなるゲート電極と、このゲート電
極直下の半導体基板中に形成されこのゲート電極のゲー
ト長と略一致した長さを有する第２の第１導電型の拡散
層と、を備え、第１のゲート長が第２のゲート長より大
きいこととしたので、寄生バイポーラトランジスタの利
得が低下するためにドレイン・ソース間の電流が抑えら
れ、ソース・ドレイン間耐圧がさらに向上する。
の素子分離領域の境界に所定の幅をもって設けられた第
１のゲート長を有する部分とこの部分以外の第２のゲー
ト長を有する部分からなるゲート電極と、このゲート電
極直下の半導体基板中に形成されこのゲート電極のゲー
ト長と略一致した長さを有する第２の第１導電型の拡散
層と、を備え、第１のゲート長が第２のゲート長より大
きいこととしたので、寄生バイポーラトランジスタの利
得が低下するためにドレイン・ソース間の電流が抑えら
れ、ソース・ドレイン間耐圧がさらに向上する。
【図１】 本発明に係る半導体装置のＬＤＭＯＳトラン
ジスタにおける実施例１の平面図である。
ジスタにおける実施例１の平面図である。
【図２】 本発明に係る半導体装置のＬＤＭＯＳトラン
ジスタにおける図１中のＡ−Ａ’線に沿った断面図であ
る。
ジスタにおける図１中のＡ−Ａ’線に沿った断面図であ
る。
【図３】 本発明に係る半導体装置のＬＤＭＯＳトラン
ジスタにおける実施例２の平面図である。
ジスタにおける実施例２の平面図である。
【図４】 本発明に係る半導体装置のＬＤＭＯＳトラン
ジスタにおける実施例３の平面図である。
ジスタにおける実施例３の平面図である。
【図５】 従来のＬＤＭＯＳトランジスタの平面図であ
る。
る。
【図６】 従来のＬＤＭＯＳトランジスタにおける図５
中のＢ−Ｂ’に沿った断面図である。
中のＢ−Ｂ’に沿った断面図である。
【図７】 従来のＬＤＭＯＳトランジスタにおける図５
中のＣ−Ｃ’に沿った断面図である。
中のＣ−Ｃ’に沿った断面図である。
１ 活性層、 １１ 分離用酸化膜、 １２ シリコン
基板、 １３ Ｐ型シリコン層、 １４ 分離用酸化膜
１１の下に形成されたＰ型分離拡散層、 １５分離用拡
散層、 ２ ソースワイヤレスＰ型拡散層、 ３、３１
ゲート電極、４１ ソース領域側Ｎ＋拡散層、 ４２
ドレイン領域側Ｎ＋拡散層、 ４３Ｐ型拡散層、 ４
４ ドレイン領域側Ｎ−拡散層、 ５ 第１アルミニウ
ム配線、 ６ 第２アルミニウム配線、 ７ａ、７ｂ
層間絶縁膜。
基板、 １３ Ｐ型シリコン層、 １４ 分離用酸化膜
１１の下に形成されたＰ型分離拡散層、 １５分離用拡
散層、 ２ ソースワイヤレスＰ型拡散層、 ３、３１
ゲート電極、４１ ソース領域側Ｎ＋拡散層、 ４２
ドレイン領域側Ｎ＋拡散層、 ４３Ｐ型拡散層、 ４
４ ドレイン領域側Ｎ−拡散層、 ５ 第１アルミニウ
ム配線、 ６ 第２アルミニウム配線、 ７ａ、７ｂ
層間絶縁膜。
フロントページの続き Ｆターム(参考） 5F032 AA13 AC01 BA01 CA17 CA24 DA12 5F140 AA24 AA25 AC21 BA01 BA16 BF04 BF11 BF18 BF51 BF53 BH12 BH13 BH30 BH49 BJ05 BJ11 BJ15 CB01 CB03 CB10 CC03
Claims (5)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板上に形成されたゲート電極と、前記ゲート電極にお
ける一方の側の前記半導体基板に形成された第２導電型
の拡散層からなるソース領域と、前記ゲート電極におけ
る他方の側の前記半導体基板に形成された第２導電型の
拡散層からなるドレイン領域と、前記ゲート電極、前記
ソース領域および前記ドレイン領域の外側に設けられた
分離用絶縁膜および前記分離用絶縁膜下の前記半導体基
板中に形成された第１導電型の拡散層からなる素子間分
離領域と、を備え、前記ゲート長方向における前記ドレ
イン領域の第２導電型の拡散層の長さが前記ソース領域
の第２導電型の拡散層の長さより長く、かつ前記第１導
電型の拡散層で前記ドレイン領域に対向した端部の不純
物濃度が１×１０１６ｃｍ−３以上であることを特徴と
する半導体装置。 - 【請求項２】 前記ドレイン領域の第２導電型の拡散層
が、低濃度拡散層と、前記低濃度拡散層の内側に設けら
れ前記低濃度拡散層より不純物濃度の高い高濃度拡散層
とを備え、前記ゲート幅方向における前記高濃度拡散層
と前記分離用絶縁膜との互いに対向した端部間の距離が
前記ゲート長方向における前記高濃度拡散層と前記ゲー
ト電極との互いに対向した端部間の距離よりも大きいこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記ゲート幅方向における前記高濃度拡
散層と前記分離用絶縁膜との互いに対向した端部間の距
離と前記ゲート長方向における前記高濃度拡散層と前記
ゲート電極との互いに対向した端部間の距離の差が２μ
ｍ以上１０μｍ以下であることを特徴とする請求項２記
載の半導体装置。 - 【請求項４】 前記素子分離領域の境界に所定の幅をも
って設けられた第１のゲート長を有する部分と前記部分
以外の第２のゲート長を有する部分からなる前記ゲート
電極と、前記ゲート電極直下の前記半導体基板中に形成
され前記ゲート電極のゲート長と略一致した長さを有す
る第２の第１導電型の拡散層と、を備え、前記第１のゲ
ート長が前記第２のゲート長より大きいことを特徴とす
る請求項１ないし３のいずれか１項記載の半導体装置。 - 【請求項５】 前記第１のゲート長と前記第２のゲート
長の差が０．１μｍ以上０．６μｍ以下であることを特
徴とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117131A JP2002314069A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001117131A JP2002314069A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314069A true JP2002314069A (ja) | 2002-10-25 |
Family
ID=18967756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001117131A Pending JP2002314069A (ja) | 2001-04-16 | 2001-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156990A (ja) * | 2004-11-29 | 2006-06-15 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体デバイスおよび半導体デバイスの製造方法 |
-
2001
- 2001-04-16 JP JP2001117131A patent/JP2002314069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006156990A (ja) * | 2004-11-29 | 2006-06-15 | Taiwan Semiconductor Manufacturing Co Ltd | 半導体デバイスおよび半導体デバイスの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040708 |