JP2002313970A - Semiconductor storage - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する利用分野】本発明は、半導体記憶装置に
係わり、例えば電荷蓄積層と制御ゲートを積層した不揮
発性メモリセルを用いた不揮発性半導体記憶装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, for example, to a nonvolatile semiconductor memory device using a nonvolatile memory cell in which a charge storage layer and a control gate are stacked.
【０００２】[0002]
【従来の技術】近年、半導体記憶装置の一種として、半
導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）
と制御ゲートを積層した不揮発性半導体メモリセルを用
いた不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が注目さ
れている。このＥＥＰＲＯＭでは、ワード線とビット線
の各交差部にメモリセルを配置することにより、メモリ
セルはマトリッリス状に配置される。このとき、一般に
制御ゲートによってワード線を形成し、Ａｌ配線を各セ
ルのドレイン部にコンタクトすることによってビット線
を形成する。しかし、マトリックス状にメモリセルをつ
なぎ合せたＥＥＰＲＯＭにおいては、その微細化によっ
て種々の問題点が起こっている。2. Description of the Related Art In recent years, as one type of semiconductor memory device, a floating gate (charge storage layer) is provided on a semiconductor substrate via an insulating film.
A nonvolatile semiconductor memory device (EEPROM) using a nonvolatile semiconductor memory cell in which a control gate and a control gate are stacked has attracted attention. In this EEPROM, the memory cells are arranged in a matrix manner by arranging the memory cells at each intersection of a word line and a bit line. At this time, a word line is generally formed by a control gate, and a bit line is formed by contacting an Al wiring with a drain portion of each cell. However, in an EEPROM in which memory cells are connected in a matrix, various problems occur due to miniaturization.
【０００３】例えば、ＮＡＮＤセル型ＥＥＰＲＯＭを例
にとって説明を以下に行う。ＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、複数のメモリセルを直列に接続してＮＡＮＤセル
を構成したものであり、各メモリセルの制御ゲートは、
素子分離を挟んで隣り側のメモリセルと共通化されワー
ド線となっている。また、各ＮＡＮＤセルのドレイン側
には選択トランジスタを介して配線が接続されており、
この配線はワード線と直交する方向に共通化されてビッ
ト線を構成している。さらに、各ＮＡＮＤセルのソース
側は、選択トランジスタを介してワード線と平行方向の
ソース線に接続されている。For example, a description will be given below by taking a NAND cell type EEPROM as an example. NAND cell type EEPROM
M is a NAND cell formed by connecting a plurality of memory cells in series, and the control gate of each memory cell is
The word line is shared with the memory cells on the adjacent side across the element isolation. A wiring is connected to the drain side of each NAND cell via a selection transistor.
This wiring is shared in a direction orthogonal to the word line to form a bit line. Further, the source side of each NAND cell is connected to a source line parallel to the word line via a selection transistor.
【０００４】ここで、マトリックスを組んでいるＮＡＮ
Ｄセルアレイにおいては、各々のＮＡＮＤセルのドレイ
ンへのコンタクト部（ビット線コンタクト部）は、ワー
ド線方向に隣り合ったＮＡＮＤセルに対して真横に位置
している。コンタクト部ではＰＥＰのずれを見越して余
裕を設ける必要があり、コンタクト部の拡散層領域は大
きくせざるを得ない。このため、隣り合うビット線コン
タクト部の拡散層領域は隣接するビット線間隔以上に近
づくことになり、この部分での耐圧によりワード線方向
に隣り合うＮＡＮＤセル間の耐圧が律速し、ワード線方
向の素子分離領域の微細化が困難になるという欠点があ
った。Here, the NAN forming the matrix
In the D cell array, the contact portion (bit line contact portion) to the drain of each NAND cell is located right beside the NAND cell adjacent in the word line direction. In the contact portion, it is necessary to provide a margin in anticipation of the shift of the PEP, and the diffusion layer region of the contact portion has to be enlarged. For this reason, the diffusion layer region of the adjacent bit line contact portion approaches the distance between adjacent bit lines or more, and the withstand voltage in this portion limits the withstand voltage between the NAND cells adjacent in the word line direction. However, there is a disadvantage that miniaturization of the element isolation region becomes difficult.
【０００５】このような問題は、複数のメモリセルが直
列接続されてメモリセルユニットを構成する他の半導体
記憶装置、例えばＮＡＮＤ型ＤＲＡＭセルにおいても同
様に生じる。例えば、ＮＡＮＤ型ＤＲＡＭセルのビット
線コンタクト位置に関しては特開平4-147490号公報の第
３図，第１３図，第１４図に示すように、従来は、隣接
するビット線コンタクトは、ワード線方向に平行に配置
されている。Such a problem similarly occurs in other semiconductor memory devices, such as NAND type DRAM cells, which form a memory cell unit by connecting a plurality of memory cells in series. For example, regarding the bit line contact position of a NAND type DRAM cell, as shown in FIGS. 3, 13 and 14 of JP-A-4-147490, conventionally, adjacent bit line contacts are Are arranged in parallel.
【０００６】また、ＮＡＮＤセル型ＥＥＰＲＯＭにおい
ては、各々のＮＡＮＤセルは同じカラムに属するもの同
士でビット線を共有し、同じロウに属するもの同士でソ
ース線を共用する形でアレイを構成している。このと
き、従来の場合には、共通ソース線の部分には素子分離
領域がなく、隣り合う同一ロウに属するＮＡＮＤセルの
ソース側選択トランジスタのソース拡散層がつながって
いるような構造になっており、素子分離領域は共通ソー
ス線によって分断されている。In the NAND cell type EEPROM, an array is formed in such a manner that each NAND cell belonging to the same column shares a bit line and one belonging to the same row shares a source line. . At this time, in the conventional case, there is no element isolation region in the portion of the common source line, and the source diffusion layer of the source-side selection transistor of the NAND cell belonging to the same row is connected. , The element isolation region is separated by a common source line.
【０００７】このような構成においては、素子分離領域
の端がソース側選択トランジスタにかかることがあり、
これが選択トランジスタの耐圧を落とす原因となってい
た。図６に従来のＮＡＮＤセルアレイを示すが、図中破
線のように共通ソース線の屈曲部がだれると、この部分
がソース側選択トランジスタにかかることになる。これ
を防止するために、共通ソースとソース側選択トランジ
スタのゲート間距離を長くすることは、集積度の低下に
つながる。In such a configuration, the end of the element isolation region may be applied to the source side select transistor,
This causes a drop in the breakdown voltage of the selection transistor. FIG. 6 shows a conventional NAND cell array. If a bent portion of the common source line is broken as shown by a broken line in the figure, this portion will be applied to the source-side selection transistor. To prevent this, increasing the distance between the common source and the gate of the source-side select transistor leads to a reduction in integration.
【０００８】また、素子分離領域形成のためのレジスト
パターン形成のプロセスにおいて、位相シフト法を用い
る場合にも、共通ソース線のところで位相シフタがアブ
ノーマル配置となるため、位相シフト法が用いにくいと
いう欠点があった。Also, in the process of forming a resist pattern for forming an element isolation region, even when a phase shift method is used, the phase shifter has an abnormal arrangement at the common source line, so that the phase shift method is difficult to use. was there.
【０００９】[0009]
【発明が解決しようとする課題】このように従来、マト
リックス状にアレイを組んだＮＡＮＤセル型の半導体記
憶装置においては、隣接するビット線コンタクトの部分
でメモリセル間の耐圧が律速され、これによりメモリセ
ル間の素子分離領域の縮小（ワード線方向）が困難にな
るという問題があった。As described above, conventionally, in a NAND cell type semiconductor memory device in which an array is formed in a matrix, the breakdown voltage between memory cells is rate-determined at a portion of an adjacent bit line contact. There is a problem that it is difficult to reduce the element isolation region between the memory cells (in the word line direction).
【００１０】また、メモリセル同士を分けている素子分
離領域が共通ソース線のところで途切れており、ＮＡＮ
Ｄセルを用いた場合は素子分離領域の端がソース側選択
トランジスタにかかることがあり、これが選択トランジ
スタの耐圧を落とす原因となっていた。In addition, an element isolation region separating memory cells is interrupted at a common source line, and NAN
When a D cell is used, the end of the element isolation region may be applied to the source-side selection transistor, which causes a drop in the breakdown voltage of the selection transistor.
【００１１】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、共通ソース線によるメ
モリセルの信頼性低下を防止することができ、集積度の
向上及び信頼性の向上をはかり得る半導体記憶装置を提
供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to prevent a reduction in the reliability of a memory cell due to a common source line, thereby improving the degree of integration and the reliability. An object of the present invention is to provide a semiconductor memory device that can be improved.
【００１２】[0012]
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。In order to solve the above problems, the present invention employs the following configuration.
【００１３】即ち、本発明は、半導体基板上に電荷蓄積
層と制御ゲートを積層して不揮発性メモリセルを形成
し、このメモリセルをマトリックス状に配置してなる半
導体記憶装置において、複数の不揮発性メモリセルに渡
って、素子分離領域が共通ソース線によって分断される
ことなく連続に形成されていることを特徴とする。That is, the present invention provides a semiconductor memory device having a nonvolatile memory cell formed by laminating a charge storage layer and a control gate on a semiconductor substrate and arranging the memory cells in a matrix. Element isolation regions are continuously formed without being divided by a common source line over the non-volatile memory cells.
【００１４】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。Here, preferred embodiments of the present invention include the following.
【００１５】(1) メモリセルは、単一セルを複数個直列
に接続したＮＡＮＤセル構造を有すること。(1) The memory cell has a NAND cell structure in which a plurality of single cells are connected in series.
【００１６】(2) メモリセルは、ワード線とビット線の
交差部毎に配置されていること。(2) A memory cell is arranged at each intersection of a word line and a bit line.
【００１７】(3) 共通ソース線をポリシリコン又はＡｌ
配線で取るようにして、メモリセルアレイ中の素子分離
領域が共通ソース線で途切れることなく続くようになっ
ていること。(3) The common source line is made of polysilicon or Al
The element isolation region in the memory cell array should be connected by a common source line without interruption.
【００１８】(4) セルアレイ中の素子分離領域が、いか
なる部分をとっても必ずメモリセルの制御ゲート或いは
ワード線と直交するように作られていること。(4) The element isolation region in the cell array must be made to be orthogonal to the control gate or the word line of the memory cell regardless of the part.
【００１９】(5) メモリセルは、不揮発性メモリセルで
もよいし、他のメモリセル、例えばＤＲＡＭ、特にＮＡ
ＮＤ型ＤＲＡＭセルでもよい。(5) The memory cell may be a nonvolatile memory cell or another memory cell, for example, a DRAM,
ND type DRAM cells may be used.
【００２０】[0020]
【作用】本発明においては、アレイ中の素子分離領域が
共通ソース線で途切れることが無いため、素子分離領域
の端がメモリセルアレイの一部（例えば、ＮＡＮＤセル
ではソース側選択トランジスタ）にかかったりすること
がなく、素子特性が劣化（選択トランジスタの耐圧が悪
化）したりすることはない。また、素子分離領域形成の
ためのレジストパターン形式のプロセスでも、共通ソー
ス線による途切れに起因する、位相シフタのアブノーマ
ル配置が現れることはなく、位相シフト法が使い易い。In the present invention, since the element isolation region in the array is not interrupted by the common source line, the end of the element isolation region may be applied to a part of the memory cell array (for example, a source-side selection transistor in a NAND cell). Therefore, the device characteristics do not deteriorate (the breakdown voltage of the selection transistor deteriorates). Further, even in a resist pattern type process for forming an element isolation region, an abnormal arrangement of phase shifters due to interruption by a common source line does not appear, and the phase shift method is easy to use.
【００２１】[0021]
【実施例】以下、本発明の実施例を図面を参照して説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００２２】（参考例）図１は、本発明の一参考例に係
わるＮＡＮＤセル型ＥＥＰＲＯＭのアレイ構成を示す平
面図である。図中１はビット線、２はビット線コンタク
ト、３はソース線、４はメモリセル、５はドレイン側選
択トランジスタ、６はソース側選択トランジスタを示し
ている。(Reference Example) FIG. 1 is a plan view showing an array configuration of a NAND cell type EEPROM according to a reference example of the present invention. In the figure, 1 is a bit line, 2 is a bit line contact, 3 is a source line, 4 is a memory cell, 5 is a drain side select transistor, and 6 is a source side select transistor.
【００２３】メモリセル４は、半導体基板上にトンネル
酸化膜（例えば１０ｎｍ）を介してｐ型ポリシリコンか
らなる浮遊ゲート（電荷蓄積層）ＦＧを形成し、その上
にゲート酸化膜（例えば膜厚２０ｎｍ）を介してポリシ
リコンからなる制御ゲートＣＧを形成したものである。
制御ゲートＣＧはワード線となる。このメモリセル４を
８個直列に接続し、さらにその前後に選択トランジスタ
５，６を接続して１つのＮＡＮＤセルとする。In the memory cell 4, a floating gate (charge storage layer) FG made of p-type polysilicon is formed on a semiconductor substrate via a tunnel oxide film (eg, 10 nm), and a gate oxide film (eg, film thickness) is formed thereon. 20 nm) to form a control gate CG made of polysilicon.
The control gate CG becomes a word line. The eight memory cells 4 are connected in series, and the selection transistors 5 and 6 are connected before and after the memory cells 4 to form one NAND cell.
【００２４】そして、上側の選択トランジスタ５のドレ
イン部にコンタクト（ビット線コンタクト）２をとり、
ワード線と直交する方向のＡｌ配線を行い、これをビッ
ト線（ＢＬ）１とする。下側の選択トランジスタ６のソ
ース部は、ワード線と平行方向のソース線３に接続す
る。Then, a contact (bit line contact) 2 is made at the drain of the upper selection transistor 5, and
Al wiring is performed in a direction orthogonal to the word line, and this is set as a bit line (BL) 1. The source of the lower selection transistor 6 is connected to the source line 3 in the direction parallel to the word line.
【００２５】ここで本参考例では、ビット線コンタクト
２をワード線方向に揃えるのではなく、ビット線方向に
交互にずらしている。このようにすることで、各コンタ
クト間距離は、従来のようにコンタクトをとるよりも、
より小さい素子分離領域で実現が可能である。なお、参
考のために図７に、従来のＮＡＮＤ型ＥＥＰＲＯＭのア
レイ平面図を示す。この図に示すように、ビット線コン
タクト２がワード線方向に揃えて配置されている。In this embodiment, the bit line contacts 2 are not aligned in the word line direction but are alternately shifted in the bit line direction. By doing so, the distance between each contact is smaller than the conventional case of making contacts.
This can be realized with a smaller element isolation region. FIG. 7 shows a plan view of an array of a conventional NAND type EEPROM for reference. As shown in the figure, bit line contacts 2 are arranged in the word line direction.
【００２６】本参考例のように構成した場合のセル縮小
を見積もってみる。まず、素子分離幅をＬ1 ，ＮＡＮＤ
セルのビット線方向の長さをＬ2 ，セルの幅をＬ3 とす
る。従来のＮＡＮＤセルアレイだと、素子分離領域を含
めた１つのＮＡＮＤセルの面積Ｓ1 は、図７に示すよう
に、 Ｓ1 ＝（Ｌ1 ＋Ｌ3 ）×Ｌ2 となる。本参考例のＮＡＮＤセルアレイだと、図１に示
すように、 Ｓ2 ＝（Ｌ1 cos θ＋Ｌ3 ）×（Ｌ2 ＋Ｌ1 sin θ） となる。従ってＬ1 ，Ｌ2 ，Ｌ3 ，θを、例えばＬ1 ＝
１．８μｍ，Ｌ2 ＝１６μｍ，Ｌ3 ＝０．７μｍ，θ＝
４５°とすると、本参考例と従来例との面積の差は、 Ｓ1 −Ｓ2 ＝４０．０−３４．０＝６．０ となり、６．０μｍ2 だけ縮小される。The cell reduction in the case of the configuration as in the present embodiment will be estimated. First, the element isolation width is set to L1, NAND
The length of the cell in the bit line direction is L2, and the width of the cell is L3. In the conventional NAND cell array, the area S1 of one NAND cell including the element isolation region is S1 = (L1 + L3) .times.L2, as shown in FIG. In the NAND cell array of the present embodiment, as shown in FIG. 1, S2 = (L1 cos θ + L3) × (L2 + L1 sin θ). Therefore, L1, L2, L3, .theta.
1.8 μm, L2 = 16 μm, L3 = 0.7 μm, θ =
If the angle is 45 °, the difference between the area of the reference example and the area of the conventional example is S1−S2 = 40.0−34.0 = 6.0, which is reduced by 6.0 μm 2 .
【００２７】なお、上記説明では、従来例のＬ1 を隣接
ビット線間の長さ、参考例のＬ1 を隣接ビット線のコン
タクト中心間を結ぶ長さとしたが、より正確に見積もる
には従来例のＬ1'を隣接ビット線コンタクト間の長さ、
参考例のＬ1'を隣接ビット線コンタクトのエッジ間最短
長として計算すればよい。In the above description, L1 in the conventional example is the length between the adjacent bit lines, and L1 in the reference example is the length connecting the contact centers of the adjacent bit lines. L1 'is the length between adjacent bit line contacts,
L1 'of the reference example may be calculated as the shortest distance between edges of adjacent bit line contacts.
【００２８】（実施例１）図２は、本発明の第１の実施
例に係わるＥＥＰＲＯＭのアレイ構成を示す平面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。(Embodiment 1) FIG. 2 is a plan view showing an array structure of an EEPROM according to a first embodiment of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００２９】この実施例は、ビット線コンタクト２を交
互にずらしたことに合わせて、制御ゲートＣＧ及び選択
ゲートＳＧを交互に曲げて配設したことにある。このよ
うな構成にすれば、ビット線コンタクト２から選択ゲー
トＳＧD までの距離を各々のＮＡＮＤセルで等しく（コ
ンタクトから選択トランジスタまでの抵抗を等しく）す
ることができるので、セル特性の均一化に有効である。In this embodiment, the control gate CG and the selection gate SG are alternately bent in accordance with the fact that the bit line contacts 2 are alternately shifted. With such a configuration, the distance from the bit line contact 2 to the selection gate SGD can be equalized (the resistance from the contact to the selection transistor is equal) in each NAND cell, which is effective in making the cell characteristics uniform. It is.
【００３０】また、本実施例では、ソース線として共通
ソース線（拡散層）３を用いる代わりに、後述する実施
例で説明するようにソースコンタクトを設けてワード線
方向に隣接するソースを接続している。勿論これも、第
１の実施例と同様に共通ソース線３を設けてもよい。In this embodiment, instead of using the common source line (diffusion layer) 3 as a source line, a source contact is provided to connect adjacent sources in the word line direction as described in an embodiment described later. ing. Of course, also in this case, the common source line 3 may be provided as in the first embodiment.
【００３１】なお、参考例及び第１の実施例におけるレ
イアウトは、セルフアラインコンタクトプロセスを適用
するにも適している。また、参考例，第１の実施例では
ＮＡＮＤセルを用いたが、これに限らず不揮発性メモリ
セルを用いたＥＥＰＲＯＭに適用することができる。前
記従来の技術で述べた特開平4-147940号公報に示された
構成のＮＡＮＤ型セルに対しても、本発明の実施例を適
用することができる。The layouts in the reference example and the first embodiment are also suitable for applying a self-aligned contact process. In the reference example and the first embodiment, the NAND cell is used. However, the present invention is not limited to this, and the present invention can be applied to an EEPROM using a nonvolatile memory cell. The embodiment of the present invention can also be applied to a NAND cell having the configuration disclosed in Japanese Patent Application Laid-Open No. HEI 4-47940 described in the above prior art.
【００３２】（実施例２）図３は本発明の第２の実施例
に係わるＮＡＮＤセル型ＥＥＰＲＯＭのアレイ構成を示
す平面図であり、図４（ａ）（ｂ）はその矢視Ａ−
Ａ’，Ｂ−Ｂ’の断面図である。また、図５はＮＡＮＤ
セルの等価回路である。(Embodiment 2) FIG. 3 is a plan view showing an array configuration of a NAND cell type EEPROM according to a second embodiment of the present invention, and FIGS.
It is sectional drawing of A 'and BB'. Also, FIG.
It is an equivalent circuit of a cell.
【００３３】この実施例では、４個のメモリセルＭ1 〜
Ｍ4 がそれらのソース，ドレイン拡散層を隣接するもの
同士で共用する形で直列接線されていてＮＡＮＤセルを
構成している。このようなＮＡＮＤセルがマトリックス
配列されてＮＡＮＤセルアレイが構成される。In this embodiment, four memory cells M1 to M1
M4 is connected in series in such a manner that the source and drain diffusion layers are shared between adjacent ones, thereby forming a NAND cell. Such NAND cells are arranged in a matrix to form a NAND cell array.
【００３４】ＮＡＮＤセルの一端のドレイン側は、選択
ゲートＳＧD を介してビット線ＢＬに接続され、他端の
ソースは選択ゲートＳＧS を通じてポリシリコン配線等
からる共通ソース線（接地線）に接続されている。各メ
モリセルの制御ゲートＣＧ1〜ＣＧ4 は、ビット線ＢＬ
と交差する方向に配設されてワード線ＷＬとなる。The drain side of one end of the NAND cell is connected via a selection gate SG D to the bit line BL, and the polysilicon wires and the like Calalou common source line source at the other end through the selection gate SG S (ground line) It is connected. The control gate CG 1 ~CG 4 of each memory cell, the bit lines BL
And a word line WL.
【００３５】この実施例では、４個のメモリセルで１つ
のＮＡＮＤセルを構成しているが、一般に２のｎ乗個
（ｎ＝１，２，…）のメモリセルで１つのＮＡＮＤセル
を構成することができる。In this embodiment, one NAND cell is constituted by four memory cells. In general, one NAND cell is constituted by 2 n (n = 1, 2,...) Memory cells. can do.
【００３６】具体的なメモリセル構造は、図４（ａ）
（ｂ）に示す通りである。ｎ型シリコン基板１１にｐ型
ウェル１１’が形成され、このｐ型ウェル１１’にメモ
リセルが配列形成されている。周辺回路は、メモリセル
とは別のｐ型ウェルに形成されることになる。ｐ型ウェ
ル１１’の素子分離絶縁膜１２で囲まれた領域に４個の
メモリセルと２個の選択ゲートが形成されている。FIG. 4A shows a specific memory cell structure.
This is as shown in FIG. A p-type well 11 'is formed in an n-type silicon substrate 11, and memory cells are arranged and formed in the p-type well 11'. The peripheral circuit is formed in a different p-type well from the memory cell. Four memory cells and two select gates are formed in a region of the p-type well 11 'surrounded by the element isolation insulating film 12.
【００３７】各メモリセルは、ｐ型ウェル１１’上に５
〜２０ｎｍの熱酸化膜からなる第１ゲート絶縁膜１３1
を介して形成された５０〜４００ｎｍの第１層多結晶シ
リコンにより浮遊ゲート１４（１４2 〜１４5 ）が形成
され、この上に１５〜４０ｎｍの熱酸化膜からなる第２
ゲート絶縁膜１５を介して形成された１００〜４００ｎ
ｍの第２層多結晶シリコンにより制御ゲート１６（１６
1 〜１６5 ）が形成されている。各メモリセルのソー
ス，ドレイン拡散層となるｎ型層１９は、隣接するもの
同士で共用する形で、４個のメモリセルが直列接続され
ている。Each memory cell is placed on the p-type well 11 '.
The first gate insulating film made of a thermal oxide film to 20 nm 13 1
Is the floating gate 14 by a first layer polysilicon 50~400nm formed through a (14 2 to 14 5) is formed, the second consisting of a thermal oxide film 15~40nm on this
100 to 400 n formed via the gate insulating film 15
m of the control gate 16 (16
1 to 16 5 ) are formed. Four memory cells are connected in series so that adjacent n-type layers 19 serving as source and drain diffusion layers of each memory cell are shared.
【００３８】ＮＡＮＤセルのソース側端部には、ｐ型ウ
ェル１１’上に５〜４０ｎｍの熱酸化膜からなるゲート
絶縁膜１３2 を介して第１層多結晶シリコンにより形成
されたゲート電極１４1 を持つ選択ゲート（ＳＧD ）
と、ゲート電極１４6 を持つ選択ゲート（ＳＧS ）が形
成されている。ここで、ゲート絶縁膜１３2 は第１のゲ
ート絶縁膜１３1 と同じでもよい。ゲート電極１４1 と
１４6 には第２多結晶シリコンによる配線１６1 と１６
6 が重ねて配設されている。これらゲート電極１４1 と
配線１６1 及び１４6 と１６6 は、所定間隔毎にスルー
ホールで接続されて低抵抗化される。[0038] The source-side end of the NAND cell, p-type well 11 'through the gate insulating film 13 2 of a thermally oxidized film of 5~40nm on the first layer polysilicon gate formed by the electrode 141 Select gate with (SG D )
When the selection gate having a gate electrode 14 6 (SG S) is formed. Here, the gate insulating film 13 2 may be the same as the first gate insulating film 13 1. The gate electrodes 14 1 and 14 6 are provided with wirings 16 1 and 16
6 are arranged one on top of the other. These gate electrodes 14 1 and the wiring 16 1 and 14 6 and 16 6 are low resistance are connected in the through-holes at predetermined intervals.
【００３９】ここで、各メモリセルの浮遊ゲート１４2
〜１４5 と制御ゲート１６2 〜１６ 5 、及び選択ゲート
のゲート電極１４1 ，１４6 、配線１６1 ，１６6 は、
チャンネル長方向については同一エッチングマスクを用
いてパターニングして揃えられている。ソース，ドレイ
ン拡散層となるｎ型層１９は、これらの電極をマスクと
して、砒素又はリンのイオン注入により形成されてい
る。Here, the floating gate 14 of each memory cellTwo
~ 14FiveAnd control gate 16Two~ 16 Five, And select gate
Gate electrode 141, 146, Wiring 161, 166Is
Use the same etching mask in the channel length direction
And patterned. Source, Dray
The n-type layer 19 serving as a diffusion layer uses these electrodes as a mask.
Is formed by ion implantation of arsenic or phosphorus.
You.
【００４０】素子形成された基板上は、ＣＶＤ絶縁膜１
７により覆われ、この上に第３層多結晶シリコンにより
共通ソース線２０が形成され、ソース拡散層とはコンタ
クトホール２１により接続される。またさらにこの上
は、ＣＶＤ絶縁膜１７’により覆われこの上にＡｌ膜に
よりビット線１８が配設される。On the substrate on which the elements are formed, a CVD insulating film 1 is formed.
7, a common source line 20 is formed of third-layer polycrystalline silicon thereon, and is connected to the source diffusion layer by a contact hole 21. Further, the upper portion is covered with a CVD insulating film 17 ', and a bit line 18 is provided thereon with an Al film.
【００４１】このように構成されたＮＡＮＤセルアレイ
の動作は、従来のものと全く同様である。しかし、この
実施例の構造では、ソース側選択ゲートの信頼性を従来
の場合に比べて向上させることができる。The operation of the NAND cell array thus configured is exactly the same as the conventional one. However, with the structure of this embodiment, the reliability of the source-side select gate can be improved as compared with the conventional case.
【００４２】従来の場合には、前記図６に示すように共
通ソース線によりＮＡＮＤセルを分離している素子分離
領域が分断されている。素子分離領域が共通ソース線に
より切れている部分は、実際の場合には破線のように丸
まっており、この丸みを帯びた部分がソース側選択ゲー
トにかかってしまい、これにより耐圧が劣化する。この
傾向は、素子が微細化されソース側選択ゲートから共通
ソース線までの距離が縮まるにつれて顕著になる。In the conventional case, as shown in FIG. 6, the element isolation region separating the NAND cells by the common source line is divided. The part where the element isolation region is cut off by the common source line is actually rounded as shown by a broken line, and this rounded part is applied to the source side selection gate, thereby deteriorating the breakdown voltage. This tendency becomes remarkable as the element is miniaturized and the distance from the source side select gate to the common source line is reduced.
【００４３】これに対し本実施例の場合には、素子分離
領域が共通ソース線２０により分断されないので、上記
のような問題は起こらず、従来のものに対してソース側
選択ゲートの耐圧が改善される。また本実施例では、素
子分離領域が分断されることなく連続していることか
ら、素子分離領域形成のためのレジストパターンをライ
ン＆スペースに近いパターンで形成することができる。
このため、位相シフト法を効果的に用いることが可能と
なり、パターン精度の向上をはかることも可能となる。On the other hand, in the case of this embodiment, since the element isolation region is not divided by the common source line 20, the above-mentioned problem does not occur, and the withstand voltage of the source side select gate is improved as compared with the conventional one. Is done. Further, in this embodiment, since the element isolation region is continuous without being divided, a resist pattern for forming the element isolation region can be formed in a pattern close to a line & space.
For this reason, the phase shift method can be effectively used, and the pattern accuracy can be improved.
【００４４】なお、本実施例では共通ソース線として第
３多結晶シリコン線を用いたが、これは別に第２層Ａｌ
線等でもよいし、またビット線の材質を変えることによ
り第１層Ａｌ配線でもよい。また、実施例ではＮＡＮＤ
セルを用いたが、これに限らず不揮発性メモリセルを用
いたＥＥＰＲＯＭに適用することができる。In this embodiment, the third polycrystalline silicon line is used as the common source line.
Alternatively, the first layer Al wiring may be used by changing the material of the bit line. In the embodiment, the NAND
Although a cell is used, the present invention is not limited to this, and the present invention can be applied to an EEPROM using a nonvolatile memory cell.
【００４５】[0045]
【発明の効果】以上詳述したように本発明によれば、複
数の不揮発性メモリセルに渡って、素子分離領域を共通
ソース線によって分断されることなく連続的に形成して
いるので、ソース側選択ゲートの耐圧を向上させ、信頼
性の高いＮＡＮＤセル型ＥＥＰＲＯＭを実現することが
できる。また、位相シフト法も用い易くなり、高集積化
もより容易になる。As described above in detail, according to the present invention, element isolation regions are formed continuously without being divided by a common source line over a plurality of nonvolatile memory cells. The withstand voltage of the side select gate can be improved, and a highly reliable NAND cell type EEPROM can be realized. In addition, the phase shift method can be easily used, and high integration can be easily achieved.
【図１】本発明の一参考例に係わるＥＥＰＲＯＭのアレ
イ構成を示す平面図。FIG. 1 is a plan view showing an array configuration of an EEPROM according to a reference example of the present invention.
【図２】第１の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。FIG. 2 is a plan view showing an array configuration of the EEPROM according to the first embodiment.
【図３】第２の実施例に係わるＥＥＰＲＯＭのアレイ構
成を示す平面図。FIG. 3 is a plan view showing an array configuration of an EEPROM according to a second embodiment.
【図４】図３のＮＡＮＤセルの矢視Ａ−Ａ’，Ｂ−Ｂ’
の断面図。FIG. 4 is a view taken along arrows AA ′ and BB ′ of the NAND cell of FIG. 3;
FIG.
【図５】図３のＮＡＮＤセルの等価回路図。FIG. 5 is an equivalent circuit diagram of the NAND cell in FIG. 3;
【図６】従来のＮＡＮＤセルのアレイ構成を示す平面
図。FIG. 6 is a plan view showing an array configuration of a conventional NAND cell.
【図７】従来のＮＡＮＤセルのアレイ構成を示す平面
図。FIG. 7 is a plan view showing an array configuration of a conventional NAND cell.
１…ビット線（ＢＬ） ２…ビット線コンタクト ３…ソース線 ４…メモリセル ５…ドレイン側選択トランジスタ ６…ソース側選択トランジスタ ＣＧ（ＣＧ1 〜ＣＧ8 ）…制御ゲート ＦＧ…浮遊ゲート（電荷蓄積層） ＳＧ（ＳＧD ，ＳＧS ）…選択ゲート1 ... bit lines (BL) 2 ... bit line contact 3 ... source line 4 ... memory cell 5 ... drain side select transistor 6 ... source-side selection transistor CG (CG 1 ~CG 8) ... control gate FG ... floating gate (charge storage Layer) SG (SG D , SG S ) ... select gate
フロントページの続き (72)発明者 有留 誠一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 5F083 EP02 EP23 EP33 EP34 EP76 GA09 JA36 KA13 LA12 LA16 LA20 LA21 NA02 PR01 5F101 BA01 BB05 BD10 BD22 BD34 BD37 Continuing from the front page (72) Inventor Seiichi Aridome 1 Tokoba R & D Center, Komukai Toshiba-cho, Saitama-ku, Kawasaki-shi, Kanagawa F-term (reference) 5F083 EP02 EP23 EP33 EP34 EP76 GA09 JA36 KA13 LA12 LA16 LA20 LA21 NA02 PR01 5F101 BA01 BB05 BD10 BD22 BD34 BD37
Claims (2)
積層して不揮発性メモリセルを形成し、このメモリセル
をマトリックス状に配置してなる半導体記憶装置におい
て、 複数の不揮発性メモリセルに渡って、素子分離領域が共
通ソース線によって分断されることなく連続に形成され
ていることを特徴とする半導体記憶装置。1. A semiconductor memory device comprising: a non-volatile memory cell formed by stacking a charge storage layer and a control gate on a semiconductor substrate; and arranging the memory cells in a matrix. A semiconductor memory device wherein element isolation regions are formed continuously without being separated by a common source line.
数個直列に接続したＮＡＮＤセル構造を有することを特
徴とする請求項１に記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said nonvolatile memory cell has a NAND cell structure in which a plurality of single cells are connected in series.
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