JP2002300012A - 半導体集積回路装置及びパルス幅変更回路 - Google Patents
半導体集積回路装置及びパルス幅変更回路Info
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Abstract
でパルス幅を縮小することが可能な半導体集積回路装置
を提供すること。 【解決手段】 等価回路として容量(C)、及び抵抗
(R)が互いに並列接続された回路要素(4)を含むゲ
ートを有したMISトランジスタ(2、3)を用いて構
成された基本ユニット素子(1)を含む集積回路部を具
備する。
Description
置に係わり、特に入力パルスのパルス幅を縮小する半導
体集積回路装置に関する。
ス幅を変えるために、ロジックゲート回路を用いてパル
ス幅を変更するパルス幅変更回路を組み上げていた。こ
のようなパルス幅変更回路の例を、図13、図14に示
す。
を示す回路図で、図13Bはその動作を示す動作波形図
である。同じく図14Aは入力のパルス幅を拡大する回
路を示す回路図で、図14Bはその動作を示す動作波形
図である。
と、ANDゲート102とによって構成される。遅延回
路101は、偶数個のインバータ回路103によって構
成されるのが普通である。従って、遅延回路101の遅
延dの量は、インバータ回路103のゲート遅延量の整
数倍である。
inが“0”から“1”になって遅延回路101の遅延dが
経過すると、ANDゲート102の入力がともに“1”
になる。この後、ANDゲート102のゲート遅延量が
経過すると、出力outが“1”となる。
NDゲート102のゲート遅延量が経過すると、出力ou
tは“0”に戻る。
パルスの前縁部が、遅延回路101の遅延dだけ遅れる
ので、入力inのパルス幅を遅延dだけ縮小することがで
きる。
遅延回路101と、ORゲート104とによって構成さ
れる。
inが“0”から“1”になると、ORゲート104の一方
の入力が“1”になる。このため、ORゲート104の
ゲート遅延量が経過すると、出力outが“1”になる。
延回路101の遅延dが経過すると、ORゲート104
の入力がともに“0”になる。このため、ORゲート1
04のゲート遅延量が経過した後、出力outは“0”に戻
る。
ば、パルスの後縁部が、遅延回路101の遅延dだけ遅
れるので、入力パルスのパルス幅を遅延dだけ拡大する
ことができる。
15に示す。
3Aに示した回路を縦続接続したもので、各々が遅延回
路101の遅延dだけパルス幅を縮小する。このため、
適当なところからパルスを取り出せば、様々なパルス幅
を入力パルスから作ることができる。図15Bに各ノー
ド(NODE0〜NODE2)での出力パルスを、遅延の様子と合
わせて示しておく。
4、及び図15に示した従来回路は、いずれも遅延回路
101の遅延dよりもパルス幅が大きい入力パルスに対
してのみ有効である。かつ遅延dの量は、インバータ回
路103等のロジックゲート回路のゲート遅延量と同等
以上の大きさである。
延d以下でパルス幅を細かく縮小すること、即ちロジッ
クゲート回路のゲート遅延量よりも小さい量でパルス幅
を縮小することは、原理的に不可能であった。
よりも小さい量でパルス幅を縮小することが可能になれ
ば、従来、不可能であった、より細かなパルス幅の設定
や、回路システムのより細かなチューニングを実現する
ことができ、例えば今後、さらに動作の高速化の進展が
予想される回路システムにとって大変有用である。
ト回路を含む遅延回路101と、ANDゲート、もしく
はORゲートとの組み合わせによって構成されるため、
回路素子数が増えて大規模である。このため、半導体集
積回路装置の高集積化や、チップ面積の縮小化を妨げて
いる。
ので、その目的は、ロジックゲート回路のゲート遅延量
よりも小さい量でパルス幅を縮小することが可能な半導
体集積回路装置及びパルス幅変更回路を提供することに
ある。
に、この発明に係る半導体集積回路装置は、等価回路と
して容量及び抵抗が互いに並列接続された回路要素を含
むゲートを有したMISトランジスタを用いて構成され
た集積回路部を具備することを特徴とする。
トに含まれる容量の大きさと抵抗の大きさとにより決ま
るあるパルス幅以下のパルスが入力されたとき、その前
縁部は従来のロジックゲート回路と同等のゲート遅延を
受ける。しかし、その後縁部は従来のロジックゲート回
路より少ない遅延を受ける。この特性から、入力された
パルスのパルス幅は、上記集積回路部を伝播するに従っ
て、前縁部の遅延と後縁部の遅延と差に応じた量、縮小
されていく。これにより、従来、原理的に不可能であっ
た、ロジックゲート回路の遅延量よりも小さい量でパル
ス幅を縮小することが可能になる。
ば、入力のパルス幅に応じて、この入力のパルス幅をロ
ジックゲート回路の遅延量よりも小さい量でパルス幅を
縮小する機能、入力パルスを消滅させる機能、入力され
たパルス幅を維持する機能、さらには入力されたパルス
幅を維持しつつ上記ロジックゲート回路のゲート遅延量
に応じて遅延させる機能などの機能を様々に組み合わせ
て有する半導体集積回路装置も得ることができる。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
1実施形態に係るパルス幅変更回路を構成する基本ユニ
ット素子の等価回路図である。
は、基本的に従来のインバータ回路と同様、高電位電源
Vddと低電位電源Vss(例えば接地電位)との間
に、Nチャネル型MOSトランジスタ(以下NMOS)
2、及びPチャネル型MOSトランジスタ(以下PMO
S)3をそれぞれ、直列に接続した構成を持つ。
は、そのNMOS2のゲート、及びPMOS3のゲート
それぞれが、等価回路として容量C及び抵抗Rが並列接
続された回路要素4を含んでおり、NMOS2及びPM
OS3のそれぞれが、回路要素4との複合素子として構
成されているところが、従来のインバータ回路と異なっ
ている。本明細書において、基本ユニット素子1を表す
記号を図1Bに示しておく。
S3側複合素子の動作を、それぞれ説明する。
図2Bはその動作波形図である。同じく図3AはPMO
S3側複合素子を示す図、図3Bはその動作波形図であ
る。なお、図2B及び図3Bの動作波形図はそれぞれ、
十分長い入力パルスを受ける場合を想定して示してい
る。十分長い入力パルスを受ける場合を想定し、その入
力パルスの前縁部と後縁部の動作から、入力パルスが正
で短い場合でも、逆に負で短い場合でもそれぞれ予測が
できるためである。
示すように、まず、入力inが“0”から“1”に遷移す
る。このとき、NMOS2はオンしていないので、その
ゲート容量Cgは非常に軽い。このため、ゲート電位Vg
は、容量Cによるカップリングによって、NMOS2の
しきい値Vthまで、入力inに従っていっきに上昇する。
からなる、とみなせる。
い値Vthに達し、NMOS2がオンすると、そのゲート
容量Cgが大きく見え、かつ出力outの電位が放電により
下がり始める。これによるカップリングは、上昇しよう
とするゲート電位Vgを、反対に引き下げる方向に働く
ために、そのゲート容量Cgはますます大きく見えてく
る。このときのゲート電位Vgの上昇は、抵抗Rとゲー
ト容量CgとによるRCg時定数で決まるような振舞いと
なる。
視でき、抵抗RとNMOS2のゲート容量Cgとからな
る、とみなせる。
レベルになるまでには、十分な時間が必要であり、この
間、入力inも“1”を保持していなければならない。こ
のため、入力inの正パルスが短いと、ゲート電位Vgは
十分上昇しないことになる。
る。このとき、NMOS2がオフするまでは、そのゲー
ト容量Cgが見えるので、ゲート電位Vgは、抵抗Rとゲ
ート容量CgとによるRCg時定数で決まるような振舞い
で下降する。
線で示されるように、PMOS3側複合素子から充電さ
れて上昇する。この上昇によるカップリングもあるが、
しかし、NMOS2がオンする場合に比べて、オフに向
かう場合のNMOS2の抵抗は急激に上昇するので、上
記カップリングは急速に減少する。よって、ゲート容量
Cgを見かけ上大きくする効果は小さい。従って、RCg
時定数は、ゲート電位Vgが上昇する場合に比べて実効
的に小さくなり、このため、ゲート電位Vgの変化も急
となる。
い値Vthよりも下がり、NMOS2がオフすると、その
ゲート容量Cgは無視できるようになる。このため、容
量Cに残っている電荷は、抵抗Rを介して放電するのみ
になり、ゲート電位Vgは、急速に“0”に向かって下が
ることになる。
示すように、まず、入力inが“0”から“1”に遷移す
る。このとき、PMOS3はオンしているので、そのゲ
ート容量Cgが見え、ゲート電位Vgは、抵抗Rとゲート
容量CgとによるRCg時定数で決まる振舞いで上昇す
る。
線で示されるように、NMOS2側複合素子から放電さ
れて下降するので、カップリングによりゲート容量Cg
を大きく見せる。しかし、ゲート電位Vgは、PMOS
3をオフさせるように上昇しているので、このカップリ
ングは比較的小さく、ゲート電位Vgの上昇はPMOS
3をオフさせる場合に比べて早い。
ート容量Cgのみからなる、とみなせる。
い値Vthを超え、PMOS3がオフすると、そのゲート
容量Cgが見えなくなる。よって、ゲート電位Vgは、抵
抗Rを介して容量Cを充電するように上昇するようにな
る。この抵抗Rと容量CとによるRC時定数は小さく、
ゲート電位Vgは、急激に“1”に向かって上昇する。
と、PMOS3がオンするまでは、そのゲート容量Cg
が見えない。このため、ゲート電位Vgは、容量Cによ
るカップリングによって、PMOS3のしきい値Vthま
で、入力inに従って下降する。
い値Vthに達し、PMOS3がオンすると、そのゲート
容量Cgが見え、かつ出力outの充電が始まる。これによ
るカップリングは、下降しようとするゲート電位Vg
を、反対に引き上げる方向に働くので、見かけ上のゲー
ト容量Cgは大きくなり、実効的なRCg時定数も大きく
なる。従って、ゲート電位Vgの下降は、比較的ゆっく
りしたものとなる。
には、十分長い時間、入力inを“0”レベルに保持して
おく必要がある。このため、入力inに短い負パルスを与
えた場合には、ゲート電位Vgは、十分に“0”まで下が
り切らないことになる。
S3側複合素子それぞれのゲート電位Vgの振舞いに基
づき、入力inのパルス幅が短い場合について、基本ユニ
ット素子1の出力outがどうなるのかを示したのが図4
である。
の部分に示すように、NMOS2のゲート電位Vgは、
そのしきい値まで、回路要素4の容量Cによるカップリ
ングによって、入力inと同じように上昇する。よって、
出力outが“0”に向かって下降される時点は、従来のイ
ンバータ回路と変わらないゲート遅延D1を持つ。その
後、入力パルスinのパルス幅が短く、十分な時間“1”
レベル状態を保持していないために、NMOS2のゲー
ト電位Vg、及びPMOS3のゲート電位Vgの双方と
も、十分な“1”に達することなく“0”に遷移する。
3のゲート電位Vgは、回路要素4の容量Cによるカッ
プリングにより、入力inと同じに変化するが、ゲート電
位Vgが十分に“1”になっていない状態から変化が始ま
るので、PMOS3のしきい値にすぐに達し、出力out
は、従来のインバータ回路の場合に比べて少ない遅延D
2で“1”へ向かって変化を始める。
outの負パルスの前縁部は、従来のインバータ回路とほ
ぼ同じゲート遅延D1で下降するが、その後縁部は、従
来のインバータ回路より短い遅延D2で上昇する。
D2と入力パルスのパルス幅との関係を示した図であ
る。
パルス幅が“1”である時間が短くなるに従って急速に
小さくなる。そして、あるパルス幅W0以下では、PM
OS3はオフすることが無くなる。
間が十分に長いパルス幅W1以上である場合には、PM
OS3のゲート電位Vgが十分に“1”になった状態から
下降するので、遅延D2は、ゲート遅延D1と実質的に
等しくなる。
の部分に示すように、PMOS3のゲート電位Vgは、
そのしきい値まで、回路要素4の容量Cによるカップリ
ングによって、入力inと同じに下降するので、出力out
が“1”に向かって上昇される時点は、従来のインバー
タ回路と変わらないゲート遅延D1を持つ。その後、正
パルスの場合と同様に、パルス幅が短く、十分な時間
“0”"レベル状態を保持していないために、NMOS2
のゲート電位Vg、及びPMOS3のゲート電位Vgの双
方ともが十分な“0”に達することなく、入力inが“1”
に遷移する。
では、そのゲート電位Vgが、回路要素4の容量Cによ
るカップリングにより、入力inと同じに変化するが、ゲ
ート電位Vgが十分に“0”になっていない状態から変化
が始まるので、NMOS2のしきい値にすぐに達し、出
力outは、従来のインバータ回路の場合に比べて少ない
遅延D2で“0”へ向かって変化を始める。
outの正パルスの前縁部は、従来のインバータ回路とほ
ぼ同じ遅延D1で出力されるが、その後縁部は、従来の
インバータ回路より短い遅延D2で出力される。
のように、入力パルスの“0”の部分が少なくなるに従
って急速に小さくなり、あるパルス幅W0以下ではNM
OS2はオフすることが無くなる。
ルスの後縁部において、従来のインバータ回路よりも遅
延が少なくなる。これにより、パルス幅の縮小量は、ゲ
ート遅延D1よりも小さくすることができる。
つれ、パルスの前縁部とその後縁部とでの遅延差が大き
くなり、パルス幅の縮小率は大きくなる。これにより、
パルス幅の縮小率は、基本ユニット素子1を何段通させ
るかによって調節することもできる。
ルス幅以下となると、パルスを消滅させることもでき
る。
を何段か縦続接続すれば、従来、原理的に不可能であっ
た、インバータ回路(ロジックゲート回路)のゲート遅
延よりも小さい遅延でパルス幅を縮小できるパルス幅変
更回路を作ることができる。図6及び図7に、このパル
ス幅変更回路の一例を示す。
ルス幅変更回路の一例を示す回路図である。
変更回路5は、基本ユニット素子1を6個縦続接続した
ものである。初段の基本ユニット素子1の入力(NODE
0)には入力inが入力され、2段目、4段目、6段目の
基本ユニット素子1の出力(NODE1〜NODE3)からは、出
力out1〜out3がそれぞれ出力される。
更回路5における入力inのパルス幅と出力out1〜out3の
パルス幅との関係を概略的に示した図である。
がどのように縮小するのかについてのみ着目しており、
基本ユニット素子1のゲート遅延による遅延については
無視している。
ように、本ケースでは、NODE0に、遅延D1と遅延D2
とが実質的に等しくなるパルス幅W1(図5参照)以上
のパルス幅Waを持つ入力inを入力する。
入力inのパルス幅Waと同じパルス幅Waを持つ出力ou
t1〜out3が出力される。
記パルス幅W1以上のパルス幅Waを持つ入力inを入力
すると、該パルス幅Waを維持した出力out1〜out3を出
力することができる。
<Wa〕図6Cに示すように、本ケースでは、NODE0
に、上記パルス幅W1未満、かつ遅延D2が無くなるパ
ルス幅W0を超えるパルス幅Wbを持つ入力inを入力す
る。
れ、入力inのパルス幅Wbより短いパルス幅Wb1〜W
b3を持つ出力out1〜out3が出力される。さらに、これ
らパルス幅Wb1〜Wb3は“Wb3<Wb2<Wb1
<Wb”なる関係を持つ。
記パルス幅W1未満かつ上記パルス幅W0を超えるパル
ス幅Wbを持つ入力inを入力すると、該パルス幅Wbを
縮小した出力out1〜out3を出力することができる。
Wb1〜Wb3は“Wb3<Wb2<Wb1<Wb”な
る関係を持つので、入力inのパルス幅Wbを段階的に縮
小することができる。
することができるので、段階的に縮小されたパルス幅W
b1〜Wb3をそれぞれ任意に抽出することができる。
このため、上記パルス幅変更回路5では、パルス幅Wb
1〜Wb3を任意に選択し、また、いくつでも得ること
ができる。
<Wb〕図6Dに示すように、本ケースは、図6Cに示
したケースと同様に、NODE0に、上記パルス幅W1未満
かつ上記パルス幅W0を超えるパルス幅Wcを持つ入力
inを入力するものである。異なるところは、パルス幅W
cがパルス幅Wbよりも小さいことである。
力inのパルス幅Wbより短いパルス幅Wc1、Wc2を
持つ出力out1、out2が出力されるが、NODE3では、パル
スが消滅する。
パルス幅W0を超え、かつパルス幅W1未満の範囲内
で、入力パルス幅を変化させることにより、本ケースの
ように、パルスを消滅させることもできる。
t2のパルス幅Wc1、Wc2は、図6Cに示したケース
と同様、“Wc2<Wc1<Wc”なる関係を持つの
で、入力inのパルス幅Wbを段階的に縮小することがで
きる。
ができるので、図6Cに示したケースと同様、段階的に
縮小されたパルス幅Wc1、Wc2をそれぞれ任意に抽
出することができる。
ように、本ケースでは、NODE0に、上記パルス幅W0以
下のパルス幅Wdを持つ入力inを入力する。
いても、パルスが消滅する。
入力パルス幅が、上記パルス幅W0以下のとき、NODE1
〜NODE3のいずれからもパルスが消滅する。
ス幅変更回路5は、パルス幅を縮小する機能ばかりでな
く、フィルタ機能を有することが分かる。
て構成された回路は、フィルタ機能を有するパルス幅変
更回路として、あるいは単にフィルタ回路としても使用
することができる。
更回路の特徴を、従来のインバータ回路を縦続接続した
遅延回路と比較して示した図である。
来の遅延回路101の回路図、図7Bは本第1実施形態
に係るパルス幅変更回路5の回路図である。
ス幅を持つ入力を、図7Aに示す遅延回路101のNODE
0と、図7Bに示すパルス幅変更回路5のNODE0とにそれ
ぞれ入力したときの各段(NODE0〜NODE3)での波形を比
べたものである。
体的にはW0<パルス幅<W1(図5参照)を持つ入力
を、遅延回路101のNODE0に入力しても、パルスが変形さ
れることは無く、一定の遅延を受けるだけである。
小さいパルス幅を持つ入力をパルス幅変更回路5のNODE
0に入力した場合には、パルスが遅延される量は遅延回
路101と変わらないが、そのパルス幅は急速に縮小さ
れる。
る程度大きい、具体的にはW1≦パルス幅(図5参照)
を持つ入力を、遅延回路101及びパルス幅変更回路5
に入力した場合には、いずれも区別無くパルスが遅延さ
れるだけで、パルス幅が縮小することは無い。
回路で組み上げたパルス幅変換回路では実現できない特
徴である。
ルス幅変更回路5は、パルス幅を縮小する機能及びフィ
ルタ機能ばかりでなく、遅延機能を有することが分か
る。
て構成された回路は、遅延機能を有するパルス幅変更回
路として、あるいは遅延機能、フィルタ機能を有するパ
ルス幅変更回路として、あるいは遅延機能を有するフィ
ルタ回路として、あるいは単に遅延回路や遅延線として
も使用することができる。
子1を構成する複合素子は、容量や抵抗を用いた複合回
路として組んでも良いが、それでは単純な素子で構成で
きる特徴が十分発揮できない。複合素子が持つ特徴を、
単体のトランジスタのゲートの電気的な特性として実現
するのが、本第2実施形態である。
トランジスタの断面図、図8Bはその等価回路図であ
る。
のゲート構造として、ポリシリコン(POLY-Si)に、タ
ングステンなどのメタル(METAL)を積層したものを用
いる。このようなゲート構造は、従来のゲート特性であ
りながら、メタルの低抵抗を利用できるのでゲートの抵
抗が減り、高速なトランジスタを作ることができる。さ
らに、ポリシリコンとメタルとの界面に薄い酸化膜(TH
IN OXIDE)を形成することができる。
MOSトランジスタのチャンネル領域(CHANNEL)に向
かって見ると、MIS構造になっている。この構造の電
気特性を表す等価回路は、容量Cと抵抗Rとを並列にし
たものとなる。
態で説明した複合素子が持つ回路要素4の等価回路と同
じである。容量Cは、メタル及びポリシリコンをそれぞ
れ一方/他方電極とし、薄い酸化膜を誘電体膜とするこ
とで生じ、また、抵抗Rは、メタルとポリシリコンとの
間の薄い酸化膜を介したトンネル効果によって生じる。
スタのゲートを作る工程で、ポリシリコンとメタルとの
界面に薄い酸化膜を形成するのみであり、その形成過程
は通常のMOSトランジスタとほとんど変わらず、形状
もまた、全く同じである。
うに、トランジスタのゲート中に回路要素4を作り込ん
で複合素子を得た場合、その特性を見るために、ICチ
ップ内にモニターを設ける必要がある場合がある。この
構成を示したのが、本第3実施形態である。
導体集積回路装置のブロック図である。
ンジスタを一部でも用いたICのトランジスタの特性を
見るために、ICチップ6の一部に、基本ユニット素子
1を縦続接続した遅延線7を含むモニター回路8を形成
し、遅延線7にパルス幅の短いパルスを通すことによっ
てパルスの縮小率をモニターできるようにする。
なっているか、などをモニターすることで得られた情報
は、ICの製造工程にフィードバックしたり、回路シス
テムの調節に利用したりすることができる。
のような素子を用いて回路の切り替えを行ったり、レジ
スタにプログラムをしたりして、回路システムに、基本
ユニット素子1や複合素子等の特性に合った動作を選択
すればよい。
4中の容量C及び抵抗Rの値を変えたときのパルスの縮
小率を、ある遅延線で全ての基本ユニット素子1の容量
Cと抵抗Rを一斉に変えてみた結果を示す。
た時のパルスの減少率を%で示したもので、100%は
パルスが消滅することを表す。横軸は容量Cを酸化膜圧
換算(Teffect@SiO2)し、オングストローム単位
で示している。各抵抗Rはコンタクト抵抗として単位面
積(μm2)での抵抗kΩとして示している。面積が大
きくなれば抵抗は小さくなる。
Rが10kΩ・μm2以下の抵抗であると、容量Cによ
らずパルスの減少率は小さく、基本ユニット素子1とし
ての特性が弱いことが分かる。反対に抵抗Rが10kΩ
・μm2を超える抵抗であれば、基本ユニット素子1と
しての特性が強い。
は異なるが、この計算から値によっていろいろな減少率
が得られることが分かり、図9に示したような遅延線7
を含むモニター回路8を入れておくことで特性を有効に
把握できることが分かる。
や、LSIについてはモニター回路8でパルス幅縮小効
果を調べ、製造プロセスを制御して容量Cや抵抗Rの値
を調節し、パルス幅縮小が無視できるようなシステムを
作るようにすることもできる。
部分で異なるようなシステムを構成することも可能とな
る。
と、それぞれ下記のような効果を得ることができる。
して容量C及び抵抗Rが互いに並列接続された回路要素
4を含むゲートを有したNMOS2、PMOS3を用い
て、基本ユニット素子1を構成する。この基本ユニット
素子1は、入力のパルス幅に応じて、その後縁部の遅延
D2を、パルスの前縁部の遅延D1よりも小さくするこ
とができる。この特性を利用することにより、従来、原
理的に不可能であった、ロジックゲート回路のゲート遅
延量よりも小さい量でパルス幅を縮小するパルス幅変更
回路5を構成することが可能となる。
不可能であった、より細かなパルス幅の設定や、回路シ
ステムのより細かなチューニングを実現させることがで
き、例えば今後、さらに動作の高速化の進展が予想され
る回路システムにとって、大変有用である。さらに、上
記パルス幅変更回路5を用いれば、アナログ的な微少な
量のパルス幅減少を行うシステムを構成することも可能
となり、さらには、第1実施形態で述べたように、パル
ス幅を選択して減少させたり、パルス自体を消滅させた
りすることも可能になる。
3、図14、及び図15に示したように、複数のロジッ
クゲート回路を含む遅延回路101と、ANDゲート、
もしくはORゲートとの組み合わせによって構成される
ため、回路素子数が増えて大規模である。
ルス幅変更回路5は、基本ユニット素子1を縦続接続す
ることで得られるため、従来のパルス幅変更回路に比べ
て、回路素子数を削減することができる。従って、第1
実施形態で説明したパルス幅変更回路5は、従来のパル
ス幅変更回路に比べて、半導体集積回路装置の高集積化
や、チップ面積の縮小化にも有利である。
ンジスタのゲートを、導電性ポリシリコン層と金属層と
の積層構造とし、かつ導電性ポリシリコン層と金属層と
の界面に、容量成分及び抵抗成分を持たせるようにし
た。
ジスタによれば、等価回路として容量C及び抵抗Rが互
いに並列接続された回路要素4を、単にゲートを形成す
るだけで得ることができる。従って、第1実施形態によ
り説明されたパルス幅変更回路5を、余分な回路を付加
することなく、得ることができる。
実施形態により説明されたMISトランジスタにより構
成されたモニター回路8を、ICチップ6の一部の領域
に設け、モニター回路8を構成するMISトランジスタ
の容量C及び抵抗Rをモニターする。そして、このモニ
ター結果、即ちモニター回路8から得た情報に基づき、
ICチップ6内に設けられるパルス遅延線のパルス幅の
減少量を制御する。
ップ6によれば、モニター回路8から得た情報に基づ
き、パルス幅減少が無視できるようにもコントロールす
ることが可能になる。
り説明したが、この発明は、これら実施形態に限定され
るものではなく、その実施に際しては、発明の要旨を逸
脱しない範囲で種々に変形することが可能である。
うに、基本ユニット素子1を従来のインバータ回路と同
様の構成としたが、基本ユニット素子1は、図11に示
すように、NANDゲートと同様の構成としても良い
し、図12に示すように、NORゲートと同様の構成と
しても良い。
MOS(Metal-Oxide-Semiconductor)トランジスタとし
たが、そのゲート絶縁膜は酸化膜に限られるものではな
く、ゲートとチャネルとを絶縁できるものであれば何で
も良い。つまり、トランジスタはMIS(Metal-Insulat
or-Semiconductor)トランジスタであれば良い。
施することもできる。
発明が含まれており、上記実施形態において開示した複
数の構成要件の適宜な組み合わせにより、種々の段階の
発明を抽出することも可能である。
ば、ロジックゲート回路の遅延量よりも小さい量でパル
ス幅を縮小することが可能な半導体集積回路装置及びパ
ルス幅変更回路を提供できる。
ス幅変更回路を構成する基本ユニット素子の等価回路
図、図1Bは図1Aの基本ユニット素子を本明細書にお
いて表す記号を示す図。
2Bはその動作波形図(入力パルスが長い場合)。
3Bはその動作波形図(入力パルスが長い場合)。
形図。
のパルス幅との関係を示す図。
ス幅変更回路の一例を示す回路図、図6B〜図6Eはそ
れぞれ入力のパルス幅と出力のパルス幅との関係を概略
的に示した図。
施形態に係るパルス幅変更回路の特徴を従来のインバー
タ回路を縦続接続した遅延回路と比較して示した図。
るMOSトランジスタの断面図、図8Bはその等価回路
図。
集積回路装置のブロック図。
ルス減少率との関係を抵抗R毎に示した図。
価回路図。
価回路図。
回路図、図13Bはその動作波形図。
回路図、図14Bはその動作波形図。
を示す回路図、図15Bは図15Aに示す回路の各ノー
ドでの出力パルスを示す図。
Claims (22)
- 【請求項1】 等価回路として容量及び抵抗が互いに並
列接続された回路要素を含むゲートを有したMISトラ
ンジスタを用いて構成された集積回路部を具備すること
を特徴とする半導体集積回路装置。 - 【請求項2】 前記MISトランジスタには、Pチャネ
ル型及びNチャネル型の双方があり、 前記集積回路部は、前記Pチャネル型MISトランジス
タと前記Nチャネル型MISトランジスタとを用いて構
成されたインバータ、NANDゲート、及びNORゲー
トの少なくともいずれか一つのロジックゲート回路を含
むことを特徴とする請求項1に記載の半導体集積回路装
置。 - 【請求項3】 前記集積回路部は、入力のパルス幅に応
じて、この入力のパルス幅を変更するパルス幅変更機能
を有することを特徴とする請求項2に記載の半導体集積
回路装置。 - 【請求項4】 前記集積回路部は、入力のパルス幅に応
じて、この入力のパルス幅を縮小するか、該パルスを消
滅させるかのいずれかを選択可能なパルス幅変更機能を
有することを特徴とする請求項2に記載の半導体集積回
路装置。 - 【請求項5】 前記集積回路部は、入力のパルス幅に応
じて、この入力のパルス幅を維持するか、該パルス幅を
縮小するかのいずれかを選択可能なパルス幅変更機能を
有することを特徴とする請求項2に記載の半導体集積回
路装置。 - 【請求項6】 前記集積回路部は、入力のパルス幅に応
じて、この入力のパルス幅を維持するか、該パルス幅を
縮小するか、該パルスを消滅させるかのいずれかを選択
可能なパルス幅変更機能を有することを特徴とする請求
項2に記載の半導体集積回路装置。 - 【請求項7】 前記集積回路部は、入力のパルス幅に応
じて、このパルスを通すか、該パルスを消滅させるかの
いずれかを選択可能なフィルタ機能を有することを特徴
とする請求項2に記載の半導体集積回路装置。 - 【請求項8】 前記集積回路部は、入力のパルス幅に応
じて、このパルスの幅を縮小して通すか、該パルスを消
滅させるかのいずれかを選択可能なパルス幅変更機能及
びフィルタ機能を有することを特徴とする請求項2に記
載の半導体集積回路装置。 - 【請求項9】 前記集積回路部は、入力のパルス幅に応
じて、このパルスのパルス幅を維持して通すか、該パル
スのパルス幅を縮小して通すか、該パルスを消滅させる
かのいずれかを選択可能なパルス幅変更機能及びフィル
タ機能を有することを特徴とする請求項2に記載の半導
体集積回路装置。 - 【請求項10】 前記集積回路部は、入力のパルス幅に
応じて、この入力のパルス幅を維持しつつ前記ロジック
ゲート回路のゲート遅延量に応じて遅延させるか、該パ
ルスを消滅させるかのいずれかを選択可能な遅延機能及
びフィルタ機能を有することを特徴とする請求項2に記
載の半導体集積回路装置。 - 【請求項11】 前記集積回路部は、入力のパルス幅に
応じて、この入力のパルス幅を維持しつつ前記ロジック
ゲート回路のゲート遅延量に応じて遅延させるか、該パ
ルスのパルス幅を縮小して通すかのいずれかを選択可能
な遅延機能及びパルス幅変更機能を有することを特徴と
する請求項2に記載の半導体集積回路装置。 - 【請求項12】 前記集積回路部は、入力のパルス幅に
応じて、この入力のパルス幅を維持しつつ前記ロジック
ゲート回路のゲート遅延量に応じて遅延させるか、該パ
ルスのパルス幅を縮小して通すか、該パルスを消滅させ
るかのいずれかを選択可能な遅延機能、パルス幅変更機
能及びフィルタ機能を有することを特徴とする請求項2
に記載の半導体集積回路装置。 - 【請求項13】 前記パルス幅変更機能は、前記ロジッ
クゲート回路のゲート遅延量よりも小さい量でパルス幅
を縮小すること特徴とする請求項3乃至請求項6、請求
項8、請求項9、請求項11及び請求項12いずれか一
項に記載の半導体集積回路装置。 - 【請求項14】 前記パルス幅変更機能は、前記入力の
パルス幅を段階的に縮小する機能を有することを特徴と
する請求項13に記載の半導体集積回路装置。 - 【請求項15】 前記段階的に縮小されたパルス幅は、
任意に抽出可能であることを特徴とする請求項14に記
載の半導体集積回路装置。 - 【請求項16】 前記ロジックゲート回路は、縦続接続
されていることを特徴とする請求項2乃至請求項15い
ずれか一項に記載の半導体集積回路装置。 - 【請求項17】 前記MISトランジスタのゲートは、
導電性ポリシリコン層と金属層との積層構造であり、か
つ前記導電性ポリシリコン層と前記金属層との界面に、
容量成分及び抵抗成分を持つことを特徴とする請求項1
に記載の半導体集積回路装置。 - 【請求項18】 前記容量成分及び抵抗成分は、前記導
電性ポリシリコン層と前記金属層との界面に存在する絶
縁層により得ることを特徴とする請求項17に記載の半
導体集積回路装置。 - 【請求項19】 前記MISトランジスタにより構成さ
れたモニター回路を半導体集積回路の一部の領域に設
け、前記モニター回路を構成する前記MISトランジス
タの容量成分及び抵抗成分をモニターし、このモニター
結果に基づき、前記半導体集積回路に設けられるパルス
遅延線のパルス幅の減少量を制御することを特徴とする
請求項17及び請求項18いずれかに記載の半導体集積
回路装置。 - 【請求項20】 前記抵抗成分の抵抗は、10kΩ・μ
m2を超えることを特徴とする請求項17乃至請求項1
9いずれか一項に記載の半導体集積回路装置。 - 【請求項21】 前記抵抗成分の抵抗は、10kΩ・μ
m2以下であること特徴とする請求項17乃至請求項1
9いずれか一項に記載の半導体集積回路装置。 - 【請求項22】 ロジックゲート回路が縦続接続されて
構成されるパルス幅変更回路であって、前記ロジックゲ
ート回路のゲート遅延量よりも小さい量でパルス幅を縮
小すること特徴とするパルス幅変更回路。
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