JP2002300012A - 半導体集積回路装置及びパルス幅変更回路 - Google Patents

半導体集積回路装置及びパルス幅変更回路

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JP2002300012A JP2001095310A JP2001095310A JP2002300012A JP 2002300012 A JP2002300012 A JP 2002300012A JP 2001095310 A JP2001095310 A JP 2001095310A JP 2001095310 A JP2001095310 A JP 2001095310A JP 2002300012 A JP2002300012 A JP 2002300012A
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pulse
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賢二 土田
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Abstract

(57)【要約】 【課題】 ロジックゲート回路の遅延量よりも小さい量
でパルス幅を縮小することが可能な半導体集積回路装置
を提供すること。 【解決手段】 等価回路として容量（Ｃ）、及び抵抗
（Ｒ）が互いに並列接続された回路要素（４）を含むゲ
ートを有したＭＩＳトランジスタ（２、３）を用いて構
成された基本ユニット素子（１）を含む集積回路部を具
備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置に係わり、特に入力パルスのパルス幅を縮小する半導
体集積回路装置に関する。
【０００２】
【従来の技術】従来、回路システム内で使用されるパル
ス幅を変えるために、ロジックゲート回路を用いてパル
ス幅を変更するパルス幅変更回路を組み上げていた。こ
のようなパルス幅変更回路の例を、図１３、図１４に示
す。
【０００３】図１３Ａは入力のパルス幅を縮小する回路
を示す回路図で、図１３Ｂはその動作を示す動作波形図
である。同じく図１４Ａは入力のパルス幅を拡大する回
路を示す回路図で、図１４Ｂはその動作を示す動作波形
図である。
【０００４】図１３Ａに示す回路は、遅延回路１０１
と、ＡＮＤゲート１０２とによって構成される。遅延回
路１０１は、偶数個のインバータ回路１０３によって構
成されるのが普通である。従って、遅延回路１０１の遅
延ｄの量は、インバータ回路１０３のゲート遅延量の整
数倍である。
【０００５】その動作は、図１３Ｂに示すように、入力
inが“0”から“1”になって遅延回路１０１の遅延ｄが
経過すると、ＡＮＤゲート１０２の入力がともに“1”
になる。この後、ＡＮＤゲート１０２のゲート遅延量が
経過すると、出力outが“1”となる。
【０００６】次に、入力inが“1”から“0”に戻り、Ａ
ＮＤゲート１０２のゲート遅延量が経過すると、出力ou
tは“0”に戻る。
【０００７】このように図１３Ａに示す回路によれば、
パルスの前縁部が、遅延回路１０１の遅延ｄだけ遅れる
ので、入力inのパルス幅を遅延ｄだけ縮小することがで
きる。
【０００８】図１４Ａに示す回路は、図１３Ａと同様な
遅延回路１０１と、ＯＲゲート１０４とによって構成さ
れる。
【０００９】その動作は、図１４Ｂに示すように、入力
inが“0”から“1”になると、ＯＲゲート１０４の一方
の入力が“1”になる。このため、ＯＲゲート１０４の
ゲート遅延量が経過すると、出力outが“1”になる。
【００１０】次に、入力inが“1”から“0”に戻り、遅
延回路１０１の遅延ｄが経過すると、ＯＲゲート１０４
の入力がともに“0”になる。このため、ＯＲゲート１
０４のゲート遅延量が経過した後、出力outは“0”に戻
る。
【００１１】このように、図１４Ａに示す回路によれ
ば、パルスの後縁部が、遅延回路１０１の遅延ｄだけ遅
れるので、入力パルスのパルス幅を遅延ｄだけ拡大する
ことができる。
【００１２】長い入力パルスを縮小する従来の回路を図
１５に示す。
【００１３】この回路は、図１５Ａに示すように、図１
３Ａに示した回路を縦続接続したもので、各々が遅延回
路１０１の遅延ｄだけパルス幅を縮小する。このため、
適当なところからパルスを取り出せば、様々なパルス幅
を入力パルスから作ることができる。図１５Ｂに各ノー
ド（NODE0〜NODE2）での出力パルスを、遅延の様子と合
わせて示しておく。
【００１４】
【発明が解決しようとする課題】しかし、図１３、図１
４、及び図１５に示した従来回路は、いずれも遅延回路
１０１の遅延ｄよりもパルス幅が大きい入力パルスに対
してのみ有効である。かつ遅延ｄの量は、インバータ回
路１０３等のロジックゲート回路のゲート遅延量と同等
以上の大きさである。
【００１５】このため、従来では、遅延回路１０１の遅
延ｄ以下でパルス幅を細かく縮小すること、即ちロジッ
クゲート回路のゲート遅延量よりも小さい量でパルス幅
を縮小することは、原理的に不可能であった。
【００１６】もし、ロジックゲート回路のゲート遅延量
よりも小さい量でパルス幅を縮小することが可能になれ
ば、従来、不可能であった、より細かなパルス幅の設定
や、回路システムのより細かなチューニングを実現する
ことができ、例えば今後、さらに動作の高速化の進展が
予想される回路システムにとって大変有用である。
【００１７】また、従来の回路は、複数のロジックゲー
ト回路を含む遅延回路１０１と、ＡＮＤゲート、もしく
はＯＲゲートとの組み合わせによって構成されるため、
回路素子数が増えて大規模である。このため、半導体集
積回路装置の高集積化や、チップ面積の縮小化を妨げて
いる。
【００１８】この発明は、上記の事情に鑑み為されたも
ので、その目的は、ロジックゲート回路のゲート遅延量
よりも小さい量でパルス幅を縮小することが可能な半導
体集積回路装置及びパルス幅変更回路を提供することに
ある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置は、等価回路と
して容量及び抵抗が互いに並列接続された回路要素を含
むゲートを有したＭＩＳトランジスタを用いて構成され
た集積回路部を具備することを特徴とする。
【００２０】このようなＭＩＳトランジスタでは、ゲー
トに含まれる容量の大きさと抵抗の大きさとにより決ま
るあるパルス幅以下のパルスが入力されたとき、その前
縁部は従来のロジックゲート回路と同等のゲート遅延を
受ける。しかし、その後縁部は従来のロジックゲート回
路より少ない遅延を受ける。この特性から、入力された
パルスのパルス幅は、上記集積回路部を伝播するに従っ
て、前縁部の遅延と後縁部の遅延と差に応じた量、縮小
されていく。これにより、従来、原理的に不可能であっ
た、ロジックゲート回路の遅延量よりも小さい量でパル
ス幅を縮小することが可能になる。
【００２１】上記知見に基づき、さらにこの発明によれ
ば、入力のパルス幅に応じて、この入力のパルス幅をロ
ジックゲート回路の遅延量よりも小さい量でパルス幅を
縮小する機能、入力パルスを消滅させる機能、入力され
たパルス幅を維持する機能、さらには入力されたパルス
幅を維持しつつ上記ロジックゲート回路のゲート遅延量
に応じて遅延させる機能などの機能を様々に組み合わせ
て有する半導体集積回路装置も得ることができる。
【００２２】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００２３】（第１実施形態）図１Ａは、この発明の第
１実施形態に係るパルス幅変更回路を構成する基本ユニ
ット素子の等価回路図である。
【００２４】図１Ａに示すように、基本ユニット素子１
は、基本的に従来のインバータ回路と同様、高電位電源
Ｖｄｄと低電位電源Ｖｓｓ（例えば接地電位）との間
に、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ）
２、及びＰチャネル型ＭＯＳトランジスタ（以下ＰＭＯ
Ｓ）３をそれぞれ、直列に接続した構成を持つ。
【００２５】しかし、本発明に係る基本ユニット素子１
は、そのＮＭＯＳ２のゲート、及びＰＭＯＳ３のゲート
それぞれが、等価回路として容量Ｃ及び抵抗Ｒが並列接
続された回路要素４を含んでおり、ＮＭＯＳ２及びＰＭ
ＯＳ３のそれぞれが、回路要素４との複合素子として構
成されているところが、従来のインバータ回路と異なっ
ている。本明細書において、基本ユニット素子１を表す
記号を図１Ｂに示しておく。
【００２６】次に、ＮＭＯＳ２側複合素子、及びＰＭＯ
Ｓ３側複合素子の動作を、それぞれ説明する。
【００２７】図２ＡはＮＭＯＳ２側複合素子を示す図、
図２Ｂはその動作波形図である。同じく図３ＡはＰＭＯ
Ｓ３側複合素子を示す図、図３Ｂはその動作波形図であ
る。なお、図２Ｂ及び図３Ｂの動作波形図はそれぞれ、
十分長い入力パルスを受ける場合を想定して示してい
る。十分長い入力パルスを受ける場合を想定し、その入
力パルスの前縁部と後縁部の動作から、入力パルスが正
で短い場合でも、逆に負で短い場合でもそれぞれ予測が
できるためである。
【００２８】〔ＮＭＯＳ２側複合素子の動作〕図２Ｂに
示すように、まず、入力inが“0”から“1”に遷移す
る。このとき、ＮＭＯＳ２はオンしていないので、その
ゲート容量Ｃgは非常に軽い。このため、ゲート電位Ｖg
は、容量Ｃによるカップリングによって、ＮＭＯＳ２の
しきい値Ｖthまで、入力inに従っていっきに上昇する。
【００２９】この状態における等価回路は、容量Ｃのみ
からなる、とみなせる。
【００３０】次に、ゲート電位ＶgがＮＭＯＳ２のしき
い値Ｖthに達し、ＮＭＯＳ２がオンすると、そのゲート
容量Ｃgが大きく見え、かつ出力outの電位が放電により
下がり始める。これによるカップリングは、上昇しよう
とするゲート電位Ｖgを、反対に引き下げる方向に働く
ために、そのゲート容量Ｃgはますます大きく見えてく
る。このときのゲート電位Ｖgの上昇は、抵抗Ｒとゲー
ト容量ＣgとによるＲＣg時定数で決まるような振舞いと
なる。
【００３１】この状態における等価回路は、容量Ｃを無
視でき、抵抗ＲとＮＭＯＳ２のゲート容量Ｃgとからな
る、とみなせる。
【００３２】なお、ゲート電位Ｖgが入力inと同じ“1”
レベルになるまでには、十分な時間が必要であり、この
間、入力inも“1”を保持していなければならない。こ
のため、入力inの正パルスが短いと、ゲート電位Ｖgは
十分上昇しないことになる。
【００３３】次に、入力inが“1”から“0”に遷移す
る。このとき、ＮＭＯＳ２がオフするまでは、そのゲー
ト容量Ｃgが見えるので、ゲート電位Ｖgは、抵抗Ｒとゲ
ート容量ＣgとによるＲＣg時定数で決まるような振舞い
で下降する。
【００３４】この間、出力outの電位は、図２Ｂ中に点
線で示されるように、ＰＭＯＳ３側複合素子から充電さ
れて上昇する。この上昇によるカップリングもあるが、
しかし、ＮＭＯＳ２がオンする場合に比べて、オフに向
かう場合のＮＭＯＳ２の抵抗は急激に上昇するので、上
記カップリングは急速に減少する。よって、ゲート容量
Ｃgを見かけ上大きくする効果は小さい。従って、ＲＣg
時定数は、ゲート電位Ｖgが上昇する場合に比べて実効
的に小さくなり、このため、ゲート電位Ｖgの変化も急
となる。
【００３５】次に、ゲート電位ＶgがＮＭＯＳ２のしき
い値Ｖthよりも下がり、ＮＭＯＳ２がオフすると、その
ゲート容量Ｃgは無視できるようになる。このため、容
量Ｃに残っている電荷は、抵抗Ｒを介して放電するのみ
になり、ゲート電位Ｖgは、急速に“0”に向かって下が
ることになる。
【００３６】〔ＰＭＯＳ３側複合素子の動作〕図３Ｂに
示すように、まず、入力inが“0”から“1”に遷移す
る。このとき、ＰＭＯＳ３はオンしているので、そのゲ
ート容量Ｃgが見え、ゲート電位Ｖgは、抵抗Ｒとゲート
容量ＣgとによるＲＣg時定数で決まる振舞いで上昇す
る。
【００３７】この間、出力outの電位は、図３Ｂ中に点
線で示されるように、ＮＭＯＳ２側複合素子から放電さ
れて下降するので、カップリングによりゲート容量Ｃg
を大きく見せる。しかし、ゲート電位Ｖgは、ＰＭＯＳ
３をオフさせるように上昇しているので、このカップリ
ングは比較的小さく、ゲート電位Ｖgの上昇はＰＭＯＳ
３をオフさせる場合に比べて早い。
【００３８】この状態における等価回路は、抵抗Ｒとゲ
ート容量Ｃgのみからなる、とみなせる。
【００３９】次に、ゲート電位ＶgがＰＭＯＳ３のしき
い値Ｖthを超え、ＰＭＯＳ３がオフすると、そのゲート
容量Ｃgが見えなくなる。よって、ゲート電位Ｖgは、抵
抗Ｒを介して容量Ｃを充電するように上昇するようにな
る。この抵抗Ｒと容量ＣとによるＲＣ時定数は小さく、
ゲート電位Ｖgは、急激に“1”に向かって上昇する。
【００４０】次に、入力inが“1”から“0”に遷移する
と、ＰＭＯＳ３がオンするまでは、そのゲート容量Ｃg
が見えない。このため、ゲート電位Ｖgは、容量Ｃによ
るカップリングによって、ＰＭＯＳ３のしきい値Ｖthま
で、入力inに従って下降する。
【００４１】次に、ゲート電位ＶgがＰＭＯＳ３のしき
い値Ｖthに達し、ＰＭＯＳ３がオンすると、そのゲート
容量Ｃgが見え、かつ出力outの充電が始まる。これによ
るカップリングは、下降しようとするゲート電位Ｖg
を、反対に引き上げる方向に働くので、見かけ上のゲー
ト容量Ｃgは大きくなり、実効的なＲＣg時定数も大きく
なる。従って、ゲート電位Ｖgの下降は、比較的ゆっく
りしたものとなる。
【００４２】ゲート電位Ｖgが入力inと同じ“0”になる
には、十分長い時間、入力inを“0”レベルに保持して
おく必要がある。このため、入力inに短い負パルスを与
えた場合には、ゲート電位Ｖgは、十分に“0”まで下が
り切らないことになる。
【００４３】以上のＮＭＯＳ２側複合素子、及びＰＭＯ
Ｓ３側複合素子それぞれのゲート電位Ｖgの振舞いに基
づき、入力inのパルス幅が短い場合について、基本ユニ
ット素子１の出力outがどうなるのかを示したのが図４
である。
【００４４】〔正パルスの場合〕図４中の“正パルス”
の部分に示すように、ＮＭＯＳ２のゲート電位Ｖgは、
そのしきい値まで、回路要素４の容量Ｃによるカップリ
ングによって、入力inと同じように上昇する。よって、
出力outが“0”に向かって下降される時点は、従来のイ
ンバータ回路と変わらないゲート遅延Ｄ１を持つ。その
後、入力パルスinのパルス幅が短く、十分な時間“1”
レベル状態を保持していないために、ＮＭＯＳ２のゲー
ト電位Ｖg、及びＰＭＯＳ３のゲート電位Ｖgの双方と
も、十分な“1”に達することなく“0”に遷移する。
【００４５】入力inが“0”に遷移したとき、ＰＭＯＳ
３のゲート電位Ｖgは、回路要素４の容量Ｃによるカッ
プリングにより、入力inと同じに変化するが、ゲート電
位Ｖgが十分に“1”になっていない状態から変化が始ま
るので、ＰＭＯＳ３のしきい値にすぐに達し、出力out
は、従来のインバータ回路の場合に比べて少ない遅延Ｄ
２で“1”へ向かって変化を始める。
【００４６】このように基本ユニット素子１では、出力
outの負パルスの前縁部は、従来のインバータ回路とほ
ぼ同じゲート遅延Ｄ１で下降するが、その後縁部は、従
来のインバータ回路より短い遅延Ｄ２で上昇する。
【００４７】図５は、基本ユニット素子１の遅延Ｄ１、
Ｄ２と入力パルスのパルス幅との関係を示した図であ
る。
【００４８】図５に示すように、遅延Ｄ２は、入力inの
パルス幅が“1”である時間が短くなるに従って急速に
小さくなる。そして、あるパルス幅Ｗ０以下では、ＰＭ
ＯＳ３はオフすることが無くなる。
【００４９】なお、入力inのパルス幅が“1”である時
間が十分に長いパルス幅Ｗ１以上である場合には、ＰＭ
ＯＳ３のゲート電位Ｖgが十分に“1”になった状態から
下降するので、遅延Ｄ２は、ゲート遅延Ｄ１と実質的に
等しくなる。
【００５０】〔負パルスの場合〕図４中の“負パルス”
の部分に示すように、ＰＭＯＳ３のゲート電位Ｖgは、
そのしきい値まで、回路要素４の容量Ｃによるカップリ
ングによって、入力inと同じに下降するので、出力out
が“1”に向かって上昇される時点は、従来のインバー
タ回路と変わらないゲート遅延Ｄ１を持つ。その後、正
パルスの場合と同様に、パルス幅が短く、十分な時間
“0”"レベル状態を保持していないために、ＮＭＯＳ２
のゲート電位Ｖg、及びＰＭＯＳ３のゲート電位Ｖgの双
方ともが十分な“0”に達することなく、入力inが“1”
に遷移する。
【００５１】入力inが“1”に遷移すると、ＮＭＯＳ２
では、そのゲート電位Ｖgが、回路要素４の容量Ｃによ
るカップリングにより、入力inと同じに変化するが、ゲ
ート電位Ｖgが十分に“0”になっていない状態から変化
が始まるので、ＮＭＯＳ２のしきい値にすぐに達し、出
力outは、従来のインバータ回路の場合に比べて少ない
遅延Ｄ２で“0”へ向かって変化を始める。
【００５２】従って、入力inの負パルスに比べて、出力
outの正パルスの前縁部は、従来のインバータ回路とほ
ぼ同じ遅延Ｄ１で出力されるが、その後縁部は、従来の
インバータ回路より短い遅延Ｄ２で出力される。
【００５３】この遅延Ｄ２もまた、図５に示される関係
のように、入力パルスの“0”の部分が少なくなるに従
って急速に小さくなり、あるパルス幅Ｗ０以下ではＮＭ
ＯＳ２はオフすることが無くなる。
【００５４】以上のように、正パルス、負パルスともパ
ルスの後縁部において、従来のインバータ回路よりも遅
延が少なくなる。これにより、パルス幅の縮小量は、ゲ
ート遅延Ｄ１よりも小さくすることができる。
【００５５】また、入力パルスのパルス幅が短くなるに
つれ、パルスの前縁部とその後縁部とでの遅延差が大き
くなり、パルス幅の縮小率は大きくなる。これにより、
パルス幅の縮小率は、基本ユニット素子１を何段通させ
るかによって調節することもできる。
【００５６】さらに、入力パルスのパルス幅が、あるパ
ルス幅以下となると、パルスを消滅させることもでき
る。
【００５７】このような特性を持つ基本ユニット素子１
を何段か縦続接続すれば、従来、原理的に不可能であっ
た、インバータ回路（ロジックゲート回路）のゲート遅
延よりも小さい遅延でパルス幅を縮小できるパルス幅変
更回路を作ることができる。図６及び図７に、このパル
ス幅変更回路の一例を示す。
【００５８】図６Ａはこの発明の第１実施形態に係るパ
ルス幅変更回路の一例を示す回路図である。
【００５９】図６Ａに示すように、一例に係るパルス幅
変更回路５は、基本ユニット素子１を６個縦続接続した
ものである。初段の基本ユニット素子１の入力（NODE
0）には入力inが入力され、２段目、４段目、６段目の
基本ユニット素子１の出力（NODE1〜NODE3）からは、出
力out1〜out3がそれぞれ出力される。
【００６０】図６Ｂ〜図６Ｅはそれぞれ上記パルス幅変
更回路５における入力inのパルス幅と出力out1〜out3の
パルス幅との関係を概略的に示した図である。
【００６１】なお、図６Ｂ〜図６Ｅでは、特にパルス幅
がどのように縮小するのかについてのみ着目しており、
基本ユニット素子１のゲート遅延による遅延については
無視している。
【００６２】〔Ｗ１≦入力パルス幅Ｗａ〕図６Ｂに示す
ように、本ケースでは、NODE0に、遅延Ｄ１と遅延Ｄ２
とが実質的に等しくなるパルス幅Ｗ１（図５参照）以上
のパルス幅Ｗａを持つ入力inを入力する。
【００６３】この場合、NODE1〜NODE3のいずれからも、
入力inのパルス幅Ｗａと同じパルス幅Ｗａを持つ出力ou
t1〜out3が出力される。
【００６４】このように上記パルス幅変更回路５に、上
記パルス幅Ｗ１以上のパルス幅Ｗａを持つ入力inを入力
すると、該パルス幅Ｗａを維持した出力out1〜out3を出
力することができる。
【００６５】〔Ｗ０＜入力パルス幅Ｗｂ＜Ｗ１; Ｗｂ
＜Ｗａ〕図６Ｃに示すように、本ケースでは、NODE0
に、上記パルス幅Ｗ１未満、かつ遅延Ｄ２が無くなるパ
ルス幅Ｗ０を超えるパルス幅Ｗｂを持つ入力inを入力す
る。
【００６６】この場合には、NODE1〜NODE3からそれぞ
れ、入力inのパルス幅Ｗｂより短いパルス幅Ｗｂ１〜Ｗ
ｂ３を持つ出力out1〜out3が出力される。さらに、これ
らパルス幅Ｗｂ１〜Ｗｂ３は“Ｗｂ３＜Ｗｂ２＜Ｗｂ１
＜Ｗｂ”なる関係を持つ。
【００６７】このように上記パルス幅変更回路５に、上
記パルス幅Ｗ１未満かつ上記パルス幅Ｗ０を超えるパル
ス幅Ｗｂを持つ入力inを入力すると、該パルス幅Ｗｂを
縮小した出力out1〜out3を出力することができる。
【００６８】さらに、これら出力out1〜out3のパルス幅
Ｗｂ１〜Ｗｂ３は“Ｗｂ３＜Ｗｂ２＜Ｗｂ１＜Ｗｂ”な
る関係を持つので、入力inのパルス幅Ｗｂを段階的に縮
小することができる。
【００６９】また、出力out1〜out3はそれぞれ適宜抽出
することができるので、段階的に縮小されたパルス幅Ｗ
ｂ１〜Ｗｂ３をそれぞれ任意に抽出することができる。
このため、上記パルス幅変更回路５では、パルス幅Ｗｂ
１〜Ｗｂ３を任意に選択し、また、いくつでも得ること
ができる。
【００７０】〔Ｗ０＜入力パルス幅Ｗｃ＜Ｗ１; Ｗｃ
＜Ｗｂ〕図６Ｄに示すように、本ケースは、図６Ｃに示
したケースと同様に、NODE0に、上記パルス幅Ｗ１未満
かつ上記パルス幅Ｗ０を超えるパルス幅Ｗｃを持つ入力
inを入力するものである。異なるところは、パルス幅Ｗ
ｃがパルス幅Ｗｂよりも小さいことである。
【００７１】この場合、NODE1、NODE2からそれぞれ、入
力inのパルス幅Ｗｂより短いパルス幅Ｗｃ１、Ｗｃ２を
持つ出力out1、out2が出力されるが、NODE3では、パル
スが消滅する。
【００７２】このように上記パルス幅変更回路５では、
パルス幅Ｗ０を超え、かつパルス幅Ｗ１未満の範囲内
で、入力パルス幅を変化させることにより、本ケースの
ように、パルスを消滅させることもできる。
【００７３】また、本ケースにおいても、出力out1、ou
t2のパルス幅Ｗｃ１、Ｗｃ２は、図６Ｃに示したケース
と同様、“Ｗｃ２＜Ｗｃ１＜Ｗｃ”なる関係を持つの
で、入力inのパルス幅Ｗｂを段階的に縮小することがで
きる。
【００７４】また、出力out1、out2は適宜抽出すること
ができるので、図６Ｃに示したケースと同様、段階的に
縮小されたパルス幅Ｗｃ１、Ｗｃ２をそれぞれ任意に抽
出することができる。
【００７５】〔入力パルス幅Ｗｄ＜Ｗ０〕図６Ｅに示す
ように、本ケースでは、NODE0に、上記パルス幅Ｗ０以
下のパルス幅Ｗｄを持つ入力inを入力する。
【００７６】この場合には、NODE1〜NODE3のいずれにお
いても、パルスが消滅する。
【００７７】このように上記パルス幅変更回路５では、
入力パルス幅が、上記パルス幅Ｗ０以下のとき、NODE1
〜NODE3のいずれからもパルスが消滅する。
【００７８】また、図６Ｅに示した特性から、上記パル
ス幅変更回路５は、パルス幅を縮小する機能ばかりでな
く、フィルタ機能を有することが分かる。
【００７９】つまり、基本ユニット素子１を縦続接続し
て構成された回路は、フィルタ機能を有するパルス幅変
更回路として、あるいは単にフィルタ回路としても使用
することができる。
【００８０】図７は、本第１実施形態に係るパルス幅変
更回路の特徴を、従来のインバータ回路を縦続接続した
遅延回路と比較して示した図である。
【００８１】図７Ａはインバータ回路を縦続接続した従
来の遅延回路１０１の回路図、図７Ｂは本第１実施形態
に係るパルス幅変更回路５の回路図である。
【００８２】図７Ｃ及び図７Ｄはそれぞれ、小さいパル
ス幅を持つ入力を、図７Ａに示す遅延回路１０１のNODE
0と、図７Ｂに示すパルス幅変更回路５のNODE0とにそれ
ぞれ入力したときの各段（NODE0〜NODE3）での波形を比
べたものである。
【００８３】図７Ｃに示すように、小さいパルス幅、具
体的にはＷ０＜パルス幅＜Ｗ１（図５参照）を持つ入力
を、遅延回路101のNODE0に入力しても、パルスが変形さ
れることは無く、一定の遅延を受けるだけである。
【００８４】これに対し、図７Ｄに示すように、同様に
小さいパルス幅を持つ入力をパルス幅変更回路５のNODE
0に入力した場合には、パルスが遅延される量は遅延回
路１０１と変わらないが、そのパルス幅は急速に縮小さ
れる。
【００８５】また、図７Ｅに示すように、パルス幅があ
る程度大きい、具体的にはＷ１≦パルス幅（図５参照）
を持つ入力を、遅延回路１０１及びパルス幅変更回路５
に入力した場合には、いずれも区別無くパルスが遅延さ
れるだけで、パルス幅が縮小することは無い。
【００８６】このような特徴は、従来のロジックゲート
回路で組み上げたパルス幅変換回路では実現できない特
徴である。
【００８７】さらに、図７Ｅに示した特性から、上記パ
ルス幅変更回路５は、パルス幅を縮小する機能及びフィ
ルタ機能ばかりでなく、遅延機能を有することが分か
る。
【００８８】つまり、基本ユニット素子１を縦続接続し
て構成された回路は、遅延機能を有するパルス幅変更回
路として、あるいは遅延機能、フィルタ機能を有するパ
ルス幅変更回路として、あるいは遅延機能を有するフィ
ルタ回路として、あるいは単に遅延回路や遅延線として
も使用することができる。
【００８９】（第２実施形態）本発明の基本ユニット素
子１を構成する複合素子は、容量や抵抗を用いた複合回
路として組んでも良いが、それでは単純な素子で構成で
きる特徴が十分発揮できない。複合素子が持つ特徴を、
単体のトランジスタのゲートの電気的な特性として実現
するのが、本第２実施形態である。
【００９０】図８Ａは第２実施形態に用いられるＭＯＳ
トランジスタの断面図、図８Ｂはその等価回路図であ
る。
【００９１】図８Ａに示すように、ＭＯＳトランジスタ
のゲート構造として、ポリシリコン（POLY-Si）に、タ
ングステンなどのメタル（METAL）を積層したものを用
いる。このようなゲート構造は、従来のゲート特性であ
りながら、メタルの低抵抗を利用できるのでゲートの抵
抗が減り、高速なトランジスタを作ることができる。さ
らに、ポリシリコンとメタルとの界面に薄い酸化膜（TH
IN OXIDE）を形成することができる。
【００９２】このような構造のゲートを、メタル側から
ＭＯＳトランジスタのチャンネル領域（CHANNEL）に向
かって見ると、ＭＩＳ構造になっている。この構造の電
気特性を表す等価回路は、容量Ｃと抵抗Ｒとを並列にし
たものとなる。
【００９３】つまり、図８Ｂに示すように、第１実施形
態で説明した複合素子が持つ回路要素４の等価回路と同
じである。容量Ｃは、メタル及びポリシリコンをそれぞ
れ一方／他方電極とし、薄い酸化膜を誘電体膜とするこ
とで生じ、また、抵抗Ｒは、メタルとポリシリコンとの
間の薄い酸化膜を介したトンネル効果によって生じる。
【００９４】このようなゲート構造は、ＭＯＳトランジ
スタのゲートを作る工程で、ポリシリコンとメタルとの
界面に薄い酸化膜を形成するのみであり、その形成過程
は通常のＭＯＳトランジスタとほとんど変わらず、形状
もまた、全く同じである。
【００９５】（第３実施形態）例えば第２実施形態のよ
うに、トランジスタのゲート中に回路要素４を作り込ん
で複合素子を得た場合、その特性を見るために、ＩＣチ
ップ内にモニターを設ける必要がある場合がある。この
構成を示したのが、本第３実施形態である。
【００９６】図９は、この発明の第３実施形態に係る半
導体集積回路装置のブロック図である。
【００９７】図８に示したゲート構造を持つＭＯＳトラ
ンジスタを一部でも用いたＩＣのトランジスタの特性を
見るために、ＩＣチップ６の一部に、基本ユニット素子
１を縦続接続した遅延線７を含むモニター回路８を形成
し、遅延線７にパルス幅の短いパルスを通すことによっ
てパルスの縮小率をモニターできるようにする。
【００９８】このようにパルスの縮小率が所望のものに
なっているか、などをモニターすることで得られた情報
は、ＩＣの製造工程にフィードバックしたり、回路シス
テムの調節に利用したりすることができる。
【００９９】回路システムを調節する際には、フューズ
のような素子を用いて回路の切り替えを行ったり、レジ
スタにプログラムをしたりして、回路システムに、基本
ユニット素子１や複合素子等の特性に合った動作を選択
すればよい。
【０１００】図１０に、基本ユニット素子１の回路要素
４中の容量Ｃ及び抵抗Ｒの値を変えたときのパルスの縮
小率を、ある遅延線で全ての基本ユニット素子１の容量
Ｃと抵抗Ｒを一斉に変えてみた結果を示す。
【０１０１】縦軸は、２ｎｓのパルスを遅延線に入力し
た時のパルスの減少率を％で示したもので、１００％は
パルスが消滅することを表す。横軸は容量Ｃを酸化膜圧
換算（Ｔeffect＠ＳｉＯ2）し、オングストローム単位
で示している。各抵抗Ｒはコンタクト抵抗として単位面
積（μｍ2）での抵抗ｋΩとして示している。面積が大
きくなれば抵抗は小さくなる。
【０１０２】この計算結果から、この遅延線では、抵抗
Ｒが１０ｋΩ・μｍ2以下の抵抗であると、容量Ｃによ
らずパルスの減少率は小さく、基本ユニット素子１とし
ての特性が弱いことが分かる。反対に抵抗Ｒが１０ｋΩ
・μｍ2を超える抵抗であれば、基本ユニット素子１と
しての特性が強い。
【０１０３】遅延線の構成によって容量Ｃや抵抗Ｒの値
は異なるが、この計算から値によっていろいろな減少率
が得られることが分かり、図９に示したような遅延線７
を含むモニター回路８を入れておくことで特性を有効に
把握できることが分かる。
【０１０４】パルス幅縮小の効果を用いたくない回路
や、ＬＳＩについてはモニター回路８でパルス幅縮小効
果を調べ、製造プロセスを制御して容量Ｃや抵抗Ｒの値
を調節し、パルス幅縮小が無視できるようなシステムを
作るようにすることもできる。
【０１０５】また、パルス幅縮小の効果がＬＳＩの部分
部分で異なるようなシステムを構成することも可能とな
る。
【０１０６】以上説明した第１〜第３実施形態である
と、それぞれ下記のような効果を得ることができる。
【０１０７】まず、第１実施形態によれば、等価回路と
して容量Ｃ及び抵抗Ｒが互いに並列接続された回路要素
４を含むゲートを有したＮＭＯＳ２、ＰＭＯＳ３を用い
て、基本ユニット素子１を構成する。この基本ユニット
素子１は、入力のパルス幅に応じて、その後縁部の遅延
Ｄ２を、パルスの前縁部の遅延Ｄ１よりも小さくするこ
とができる。この特性を利用することにより、従来、原
理的に不可能であった、ロジックゲート回路のゲート遅
延量よりも小さい量でパルス幅を縮小するパルス幅変更
回路５を構成することが可能となる。
【０１０８】このようなパルス幅変更回路５は、従来、
不可能であった、より細かなパルス幅の設定や、回路シ
ステムのより細かなチューニングを実現させることがで
き、例えば今後、さらに動作の高速化の進展が予想され
る回路システムにとって、大変有用である。さらに、上
記パルス幅変更回路５を用いれば、アナログ的な微少な
量のパルス幅減少を行うシステムを構成することも可能
となり、さらには、第１実施形態で述べたように、パル
ス幅を選択して減少させたり、パルス自体を消滅させた
りすることも可能になる。
【０１０９】また、従来のパルス幅変更回路は、図１
３、図１４、及び図１５に示したように、複数のロジッ
クゲート回路を含む遅延回路１０１と、ＡＮＤゲート、
もしくはＯＲゲートとの組み合わせによって構成される
ため、回路素子数が増えて大規模である。
【０１１０】しかし、第１実施形態により説明されたパ
ルス幅変更回路５は、基本ユニット素子１を縦続接続す
ることで得られるため、従来のパルス幅変更回路に比べ
て、回路素子数を削減することができる。従って、第１
実施形態で説明したパルス幅変更回路５は、従来のパル
ス幅変更回路に比べて、半導体集積回路装置の高集積化
や、チップ面積の縮小化にも有利である。
【０１１１】また、第２実施形態によれば、ＭＯＳトラ
ンジスタのゲートを、導電性ポリシリコン層と金属層と
の積層構造とし、かつ導電性ポリシリコン層と金属層と
の界面に、容量成分及び抵抗成分を持たせるようにし
た。
【０１１２】このようなゲート構造を持つＭＯＳトラン
ジスタによれば、等価回路として容量Ｃ及び抵抗Ｒが互
いに並列接続された回路要素４を、単にゲートを形成す
るだけで得ることができる。従って、第１実施形態によ
り説明されたパルス幅変更回路５を、余分な回路を付加
することなく、得ることができる。
【０１１３】また、第３実施形態によれば、例えば第２
実施形態により説明されたＭＩＳトランジスタにより構
成されたモニター回路８を、ＩＣチップ６の一部の領域
に設け、モニター回路８を構成するＭＩＳトランジスタ
の容量Ｃ及び抵抗Ｒをモニターする。そして、このモニ
ター結果、即ちモニター回路８から得た情報に基づき、
ＩＣチップ６内に設けられるパルス遅延線のパルス幅の
減少量を制御する。
【０１１４】このようなモニター回路８を有したＩＣチ
ップ６によれば、モニター回路８から得た情報に基づ
き、パルス幅減少が無視できるようにもコントロールす
ることが可能になる。
【０１１５】以上、この発明を第１〜第３実施形態によ
り説明したが、この発明は、これら実施形態に限定され
るものではなく、その実施に際しては、発明の要旨を逸
脱しない範囲で種々に変形することが可能である。
【０１１６】例えば上記実施形態では、図１に示したよ
うに、基本ユニット素子１を従来のインバータ回路と同
様の構成としたが、基本ユニット素子１は、図１１に示
すように、ＮＡＮＤゲートと同様の構成としても良い
し、図１２に示すように、ＮＯＲゲートと同様の構成と
しても良い。
【０１１７】また、上記実施形態では、トランジスタを
ＭＯＳ(Metal-Oxide-Semiconductor)トランジスタとし
たが、そのゲート絶縁膜は酸化膜に限られるものではな
く、ゲートとチャネルとを絶縁できるものであれば何で
も良い。つまり、トランジスタはＭＩＳ(Metal-Insulat
or-Semiconductor)トランジスタであれば良い。
【０１１８】また、上記実施形態は適宜組み合わせて実
施することもできる。
【０１１９】さらに、上記実施形態には、種々の段階の
発明が含まれており、上記実施形態において開示した複
数の構成要件の適宜な組み合わせにより、種々の段階の
発明を抽出することも可能である。
【０１２０】
【発明の効果】以上説明したように、この発明によれ
ば、ロジックゲート回路の遅延量よりも小さい量でパル
ス幅を縮小することが可能な半導体集積回路装置及びパ
ルス幅変更回路を提供できる。
【図面の簡単な説明】
【図１】 図１Ａはこの発明の第１実施形態に係るパル
ス幅変更回路を構成する基本ユニット素子の等価回路
図、図１Ｂは図１Ａの基本ユニット素子を本明細書にお
いて表す記号を示す図。
【図２】 図２ＡはＮＭＯＳ２側複合素子を示す図、図
２Ｂはその動作波形図（入力パルスが長い場合）。
【図３】 図３ＡはＰＭＯＳ３側複合素子を示す図、図
３Ｂはその動作波形図（入力パルスが長い場合）。
【図４】 図４は基本ユニット素子の動作を示す動作波
形図。
【図５】 図５は基本ユニット素子の遅延と入力パルス
のパルス幅との関係を示す図。
【図６】 図６Ａはこの発明の第１実施形態に係るパル
ス幅変更回路の一例を示す回路図、図６Ｂ〜図６Ｅはそ
れぞれ入力のパルス幅と出力のパルス幅との関係を概略
的に示した図。
【図７】 図７Ａ〜図７Ｅはそれぞれこの発明の第１実
施形態に係るパルス幅変更回路の特徴を従来のインバー
タ回路を縦続接続した遅延回路と比較して示した図。
【図８】 図８Ａはこの発明の第２実施形態に用いられ
るＭＯＳトランジスタの断面図、図８Ｂはその等価回路
図。
【図９】 図９はこの発明の第３実施形態に係る半導体
集積回路装置のブロック図。
【図１０】 図１０は酸化膜厚換算で表した容量Ｃとパ
ルス減少率との関係を抵抗Ｒ毎に示した図。
【図１１】 図１１は基本ユニット素子の他例を示す等
価回路図。
【図１２】 図１２は基本ユニット素子の他例を示す等
価回路図。
【図１３】 図１３Ａは従来のパルス幅変更回路を示す
回路図、図１３Ｂはその動作波形図。
【図１４】 図１４Ａは従来のパルス幅拡大回路を示す
回路図、図１４Ｂはその動作波形図。
【図１５】 図１５Ａは従来のパルス幅変更回路の他例
を示す回路図、図１５Ｂは図１５Ａに示す回路の各ノー
ドでの出力パルスを示す図。
【符号の説明】
１…基本ユニット素子、 ２…Ｎチャネル型ＭＯＳトランジスタ、 ３…Ｐチャネル型ＭＯＳトランジスタ、 ４…並列に接続された容量及び抵抗を含む回路要素、 ５…パルス幅変更回路、 ６…ＩＣチップ、 ７…遅延線、 ８…モニター回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土田 賢二 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 川畑 邦範 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F048 AB03 AB04 AB10 AC03 AC10 BB05 BB09 BB11 BB12 5F140 AA00 AB03 AB09 AB10 AC33 BA01 BF04 BF13 BF21 BF27 BF35 5J001 AA04 AA11 BB10 BB11 BB12 DD01 DD05 DD09

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 等価回路として容量及び抵抗が互いに並
    列接続された回路要素を含むゲートを有したＭＩＳトラ
    ンジスタを用いて構成された集積回路部を具備すること
    を特徴とする半導体集積回路装置。
  2. 【請求項２】 前記ＭＩＳトランジスタには、Ｐチャネ
    ル型及びＮチャネル型の双方があり、 前記集積回路部は、前記Ｐチャネル型ＭＩＳトランジス
    タと前記Ｎチャネル型ＭＩＳトランジスタとを用いて構
    成されたインバータ、ＮＡＮＤゲート、及びＮＯＲゲー
    トの少なくともいずれか一つのロジックゲート回路を含
    むことを特徴とする請求項１に記載の半導体集積回路装
    置。
  3. 【請求項３】 前記集積回路部は、入力のパルス幅に応
    じて、この入力のパルス幅を変更するパルス幅変更機能
    を有することを特徴とする請求項２に記載の半導体集積
    回路装置。
  4. 【請求項４】 前記集積回路部は、入力のパルス幅に応
    じて、この入力のパルス幅を縮小するか、該パルスを消
    滅させるかのいずれかを選択可能なパルス幅変更機能を
    有することを特徴とする請求項２に記載の半導体集積回
    路装置。
  5. 【請求項５】 前記集積回路部は、入力のパルス幅に応
    じて、この入力のパルス幅を維持するか、該パルス幅を
    縮小するかのいずれかを選択可能なパルス幅変更機能を
    有することを特徴とする請求項２に記載の半導体集積回
    路装置。
  6. 【請求項６】 前記集積回路部は、入力のパルス幅に応
    じて、この入力のパルス幅を維持するか、該パルス幅を
    縮小するか、該パルスを消滅させるかのいずれかを選択
    可能なパルス幅変更機能を有することを特徴とする請求
    項２に記載の半導体集積回路装置。
  7. 【請求項７】 前記集積回路部は、入力のパルス幅に応
    じて、このパルスを通すか、該パルスを消滅させるかの
    いずれかを選択可能なフィルタ機能を有することを特徴
    とする請求項２に記載の半導体集積回路装置。
  8. 【請求項８】 前記集積回路部は、入力のパルス幅に応
    じて、このパルスの幅を縮小して通すか、該パルスを消
    滅させるかのいずれかを選択可能なパルス幅変更機能及
    びフィルタ機能を有することを特徴とする請求項２に記
    載の半導体集積回路装置。
  9. 【請求項９】 前記集積回路部は、入力のパルス幅に応
    じて、このパルスのパルス幅を維持して通すか、該パル
    スのパルス幅を縮小して通すか、該パルスを消滅させる
    かのいずれかを選択可能なパルス幅変更機能及びフィル
    タ機能を有することを特徴とする請求項２に記載の半導
    体集積回路装置。
  10. 【請求項１０】 前記集積回路部は、入力のパルス幅に
    応じて、この入力のパルス幅を維持しつつ前記ロジック
    ゲート回路のゲート遅延量に応じて遅延させるか、該パ
    ルスを消滅させるかのいずれかを選択可能な遅延機能及
    びフィルタ機能を有することを特徴とする請求項２に記
    載の半導体集積回路装置。
  11. 【請求項１１】 前記集積回路部は、入力のパルス幅に
    応じて、この入力のパルス幅を維持しつつ前記ロジック
    ゲート回路のゲート遅延量に応じて遅延させるか、該パ
    ルスのパルス幅を縮小して通すかのいずれかを選択可能
    な遅延機能及びパルス幅変更機能を有することを特徴と
    する請求項２に記載の半導体集積回路装置。
  12. 【請求項１２】 前記集積回路部は、入力のパルス幅に
    応じて、この入力のパルス幅を維持しつつ前記ロジック
    ゲート回路のゲート遅延量に応じて遅延させるか、該パ
    ルスのパルス幅を縮小して通すか、該パルスを消滅させ
    るかのいずれかを選択可能な遅延機能、パルス幅変更機
    能及びフィルタ機能を有することを特徴とする請求項２
    に記載の半導体集積回路装置。
  13. 【請求項１３】 前記パルス幅変更機能は、前記ロジッ
    クゲート回路のゲート遅延量よりも小さい量でパルス幅
    を縮小すること特徴とする請求項３乃至請求項６、請求
    項８、請求項９、請求項１１及び請求項１２いずれか一
    項に記載の半導体集積回路装置。
  14. 【請求項１４】 前記パルス幅変更機能は、前記入力の
    パルス幅を段階的に縮小する機能を有することを特徴と
    する請求項１３に記載の半導体集積回路装置。
  15. 【請求項１５】 前記段階的に縮小されたパルス幅は、
    任意に抽出可能であることを特徴とする請求項１４に記
    載の半導体集積回路装置。
  16. 【請求項１６】 前記ロジックゲート回路は、縦続接続
    されていることを特徴とする請求項２乃至請求項１５い
    ずれか一項に記載の半導体集積回路装置。
  17. 【請求項１７】 前記ＭＩＳトランジスタのゲートは、
    導電性ポリシリコン層と金属層との積層構造であり、か
    つ前記導電性ポリシリコン層と前記金属層との界面に、
    容量成分及び抵抗成分を持つことを特徴とする請求項１
    に記載の半導体集積回路装置。
  18. 【請求項１８】 前記容量成分及び抵抗成分は、前記導
    電性ポリシリコン層と前記金属層との界面に存在する絶
    縁層により得ることを特徴とする請求項１７に記載の半
    導体集積回路装置。
  19. 【請求項１９】 前記ＭＩＳトランジスタにより構成さ
    れたモニター回路を半導体集積回路の一部の領域に設
    け、前記モニター回路を構成する前記ＭＩＳトランジス
    タの容量成分及び抵抗成分をモニターし、このモニター
    結果に基づき、前記半導体集積回路に設けられるパルス
    遅延線のパルス幅の減少量を制御することを特徴とする
    請求項１７及び請求項１８いずれかに記載の半導体集積
    回路装置。
  20. 【請求項２０】 前記抵抗成分の抵抗は、１０ｋΩ・μ
    ｍ2を超えることを特徴とする請求項１７乃至請求項１
    ９いずれか一項に記載の半導体集積回路装置。
  21. 【請求項２１】 前記抵抗成分の抵抗は、１０ｋΩ・μ
    ｍ2以下であること特徴とする請求項１７乃至請求項１
    ９いずれか一項に記載の半導体集積回路装置。
  22. 【請求項２２】 ロジックゲート回路が縦続接続されて
    構成されるパルス幅変更回路であって、前記ロジックゲ
    ート回路のゲート遅延量よりも小さい量でパルス幅を縮
    小すること特徴とするパルス幅変更回路。
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