JP2002289704A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
を超える高耐圧系のMOSFET形成用のN−ウエル領
域の接合耐圧を高耐圧化し、隣り合うN−ウエル領域間
を微細に分離し、ウエル領域間耐圧が所望値となるよう
に実現する。 【解決手段】P型シリコン基板101上で所定幅の領域
を挟んで2つ以上の隣り合うN−ウエル領域107を有
する半導体装置において、隣り合うN−ウエル領域に対
してオフセット領域Aを介してP−ウエル領域108を
設ける。
Description
その製造方法に係り、特に隣り合うウエル領域間の耐圧
およびウエル領域と半導体基板の接合耐圧としてそれぞ
れ所定の高耐圧を必要とする半導体装置およびその製造
工程に関するもので、例えばNAND型フラッシュメモ
リ等の不揮発性メモリに適用される。
性メモリでは、メモリセルの書込み消去動作の際に20
[V]程度の高い電源電圧が必要となるので、高耐圧を
必要とする素子(以下、HV系素子と称す)が存在す
る。また、コスト低減を図るためにチップサイズを削減
するには、前記HV系素子を高密度に搭載する必要があ
る。
バックバイアス効果により閾値(以下、Vthと称す
る)が上昇する。そこで、HV系素子のトランジスタが
例えば20[V]で動作する場合、HV系トランジスタ
の接合は、20[V]の動作電源に加え、Vth+(V
thの上昇分)(ほぼ4[V]程度)の印加を避けられ
なくなるのは周知の事実である。また、上記HV系トラ
ンジスタは、低電圧動作時における接合耐圧の低下があ
るので、HV系トランジスタを構成する拡散層の耐圧と
しては25[V]を充分に超えるものであることが必要
である。
ウエル領域が半導体基板(通常はシリコン基板)とは逆
導電型である場合は、ウエル領域とシリコン基板間の接
合耐圧も前記25[V]を充分に超えるものが必要とな
る。
導電型であるウエル領域の場合は、隣り合うウエル領域
間に25[V]程度と大きな電位差を伴う回路構成を採
用せざるを得ない場合がある。
メモリにおいて、シリコン基板に基板とは逆導電型の2
つのウエル領域が隣り合うように形成されている構造を
示す断面図である。
表層部に選択的に2つのN−ウエル領域507が隣り合
うように形成されている。なお、509は基板表面に形
成されたシリコン酸化膜である。
ッシュメモリの回路構成上、N−ウエル領域507とP
型シリコン基板501との接合耐圧(以下、N−ウエル
領域接合耐圧と称する)が25[V]を超えることが要
求(第1の要求)される。
7間は25[V]のように高い電位差を持って動作する
必要があり、ウエル領域間耐圧>25[V]であること
が要求(第2の要求)される。
N−ウエル領域507とP型シリコン基板501とのP
N接合を緩やかなものにする必要がある。このために
は、周知のように、N−ウエル領域507およびP型シ
リコン基板501のそれぞれに存在する導電性を支配す
る不純物濃度を低濃度化させることが必要である。
SFETを形成することになるが、周知の通り、PMO
SFETの微細化にはPMOSFETを構成するN−ウ
エル領域507の高濃度化が不可欠となるので、N−ウ
エル領域507の濃度を低濃度化することには限界があ
る。
SFETを形成する場合も、上記と同様の理由により、
微細なNMOSFETを形成するには、P型シリコン基
板501の濃度を充分に高いものにする必要がある。し
かし、特に微細なNMOSFETを形成する場合は、P
型シリコン基板501上に同一導電型の高濃度のP−ウ
エル領域を形成し、この高濃度のP−ウエル領域にNM
OSFETを形成することができるので、P型シリコン
基板501を低濃度に設定することが可能となる。この
場合、低濃度に設定されたP型シリコン基板501とN
−ウエル領域507との接合耐圧は30[V]以上と高
く設定することができる。
隣り合うN−ウエル領域107間に素子分離のために7
[μm]程度の距離(図8中H)を確保することによ
り、隣り合うN−ウエル領域507間の耐圧が所望値と
なるように実現してきた。
の距離Hが7[μm]程度のように膨大な値であると、
チップサイズの拡大をまねき、製造コストを上昇させる
結果を招く。
AND型フラッシュメモリにおいて、隣り合うN−ウエ
ル領域607間にP−ウエル領域608を設けることに
より、N−ウエル領域607間の分離能力を飛躍的に高
めることが行われている。なお、図9中、609は基板
表面に形成されたシリコン酸化膜である。
領域607とP−ウエル領域608とのPN接合が急峻
になり、N−ウエル領域607の接合耐圧の大幅な落ち
込みが発生する。
ウエル領域507の耐圧特性と、従来例2におけるN−
ウエル領域607の耐圧特性を対比して示している。
NAND型フラッシュメモリなどにおいて、シリコン基
板に形成される25[V]程度を超える高耐圧系のMO
SFET形成用のウエル領域がシリコン基板とは逆導電
型の場合に、ウエル領域接合耐圧を高くし、かつ、隣り
合う同一導電型のウエル領域間の耐圧(ウエル領域間耐
圧)が所望値となるように実現すると、チップサイズの
拡大をまねき、チップコストを上昇させる結果を招くと
いう問題があった。
たもので、半導体基板に形成される25[V]程度を超
える高耐圧系のMOSFET形成用のウエル領域が半導
体基板とは逆導電型の場合に、ウエル領域接合耐圧の高
耐圧化とMOSFETの微細化の両立が容易になり、隣
り合うウエル領域間を微細に分離し、かつ、ウエル領域
間耐圧が所望値となるように実現し得る半導体装置およ
びその製造方法を提供することを目的とする。
置は、第1導電型の半導体基板と、前記半導体基板の表
層部に選択的に形成され、所定幅の領域を挟んで隣り合
う第2導電型の2つのウエル領域と、前記所定幅の領域
において前記隣り合う第2導電型の2つのウエル領域の
少なくとも一方のウエル領域に対してオフセット領域を
あけて形成された第1導電型のウエル領域とを具備した
ことを特徴とする。
の半導体基板と、前記半導体基板の表層部に選択的に形
成され、第1の所定幅の領域を挟んで隣り合う第2導電
型の第1の対をなす2つのウエル領域と、前記半導体基
板の表層部に選択的に形成され、第2の所定幅の領域を
挟んで隣り合う第2導電型の第2の対をなす2つのウエ
ル領域と、前記第1の所定幅の領域において前記隣り合
う第2導電型の2つのウエル領域の少なくとも一方のウ
エル領域に対して第1のオフセット領域をあけて形成さ
れ、その表層部には拡散層が形成されていない第1導電
型の第1のウエル領域と、前記第2の所定幅の領域にお
いて前記隣り合う第2導電型の2つのウエル領域の少な
くとも一方のウエル領域に対して第2のオフセット領域
をあけて形成され、その表層部には第1導電型の拡散層
が形成されている第1導電型の第2のウエル領域とを具
備することを特徴とする。
電型の半導体基板上に酸化膜を形成する工程と、前記半
導体基板の表層部で所定幅の領域を挟んで隣り合う第2
導電型の2つの拡散層形成予定領域に第2導電型の不純
物を導入する工程と、前記所定幅の領域において前記隣
り合う第2導電型の2つの拡散層形成予定領域の少なく
と一方の領域に対してオフセット領域をあけて第1導電
型の不純物を導入する工程とを具備する。
施の形態を詳細に説明する。
を用いたNAND型フラッシュメモリにおいて、メモリ
セルアレイの周辺回路の素子が形成されるN−ウエル領
域は、隣り合うウエル領域間が高耐圧を持つように分離
される必要がある。そこで、第1の実施形態では、高耐
圧が必要とされる隣り合うN−ウエル領域間(HV系N
−ウエル領域間)の分離を微細に実現した例を説明す
る。
実施形態に係るNAND型フラッシュメモリの製造工程
の一部を示す断面図である。
ン)濃度が5×1014程度のP型シリンコン基板(P−
Sub)101上に厚さ20nm程度の熱酸化膜(シリ
コン酸化膜)102を形成する。次に、隣り合う少なく
とも2つのHV系N−ウエル(Well)形成予定領域
上に対応する開口を有するようにレジストパターン10
3を形成し、これをマスクとして、加速エネルギー1.
5MeVの加速電圧で3×1013/cm2 程度のドーズ
量のP(燐)イオン104を注入する。
PMOSFETを形成する必要があるので、PMOSF
ETのチャネル制御のために、10KeVの加速電圧で
3×1012/cm2 程度のドーズ量のBイオンを打ち込
むと同時に、PMOSFETのチャネルプロファイル制
御のためのPイオンの打ち込みを加速エネルギーおよび
ドーズ量を変えながら、複数回実施してもよい。
HV系N−ウエル形成予定領域上をカバーするととも
に、隣り合うHV系N−ウエル形成予定領域間の所定幅
の領域の両端部へN−ウエル形成予定領域から少なくと
も1.0μm程度延長した領域上をカバーするレジスト
パターン105を形成する。換言すれば、隣り合うHV
系N−ウエル形成予定領域間(所定幅の領域)の中央部
の素子分離用のP−ウエル形成予定領域領域上に対応す
る開口を有するようにレジストパターン105を形成す
る。
ストパターン105をマスクとして、260KeVの加
速電圧で1.5×1013/cm2 程度のドーズ量のBイ
オン106を注入し、さらに、25KeVの加速電圧で
1.5×1013/cm2 程度のドーズ量のBイオンをイ
オン注入する。
ーン105をマスクとして加速エネルギーを変えながら
複数回実行しているが、HV系N−ウエル領域107の
分離に支障がない限り、上記Bイオンの注入工程を1回
だけに止めてもよい。
D型フラッシュメモリの形成に必要な熱工程を経て、図
1(c)に示すように、隣り合うN−ウエル領域107
間にオフセット領域Aを介して素子分離用のP―ウエル
領域108が存在する構造が形成される。換言すれば、
隣り合うHV系N−ウエル領域107がオフセット領域
Aを介してP−ウエル領域108を挟むように配置され
た構造が形成される。なお、図中、109はシリコン酸
化膜である。
m程度であり、オフセット領域Aは1μm程度である。
また、高耐圧での分離が必要なN−ウエル領域107と
P−ウエル領域108との接合耐圧を確保するために、
P−ウエル領域108の表層部には高濃度の拡散層が存
在しないように形成されている。
−ウエル領域107の耐圧特性を、従来例1および従来
例2におけるN−ウエル領域の耐圧特性と対比して示し
ている。
び製造工程によれば、P型シリコン基板に25[V]程
度を超える高耐圧系のMOSFET形成用のN−ウエル
領域107を隣り合うように形成する際、隣り合うN−
ウエル領域107間の所定幅の領域において、N−ウエ
ル領域107に対して1μm程度の距離のオフセット領
域Aを介してP―ウエル領域108を形成した。
領域108とN−ウエル領域107のPN接合が緩和さ
れ、30[V]以上のN−ウエル領域接合耐圧を確保す
ることができた。また、P―ウエル領域108により、
2つのN−ウエル領域107間のリークを完全に遮断
し、30[V]以上のN−ウエル領域間耐圧を確保する
ことができた。
うN−ウエル領域107間の距離は僅か5μm程度であ
り、図8を参照して示した従来例1の隣り合うN−ウエ
ル領域507間の距離H(=7μm)より充分小さい。
これにより、N−ウエル領域107間を微細に分離し、
N−ウエル領域107間のパターン面積を従来例1と比
較して削減することができた。
度は×1017オーダーであり、P−ウエル領域108の
B濃度も×1017オーダーに達するので、もし、HV系
N−ウエル領域107とP−ウエル領域108がオフセ
ット領域Aを介さずにPN接合する場合は、接合耐圧が
15[V]程度に低下してしまう。しかし、オフセット
領域AのP型シリンコン基板101の濃度が5×1015
/cm3 程度であるので、P型シリンコン基板101と
HV系N−ウエル領域107とのPN接合は、30
[V]以上の充分に高い接合耐圧が達成されている。
は、図7中に示す特性から分かるように、従来例1に示
した構造の耐圧と比べて大きな落ち込みはなく、NAN
D型フラッシュメモリの動作に問題はない。
圧での分離が必要なHV系N−ウエル領域107の深さ
BとP−ウエル領域108の深さCは、B<Cの関係と
なるように設定してある。この理由は、隣り合うN−ウ
エル領域107間のリークをP型シリコン基板101の
深い領域においても充分に抑制するためである。この
際、P−ウエル領域108を形成するためのP型不純物
イオンとしてBイオンを使用しているので、Bイオンを
深く注入することが可能であり、P−ウエル領域108
を深く形成することが可能である。具体例としては、B
=2.0μm程度、C=2.2μm程度であり、CはB
よりも10%以上深い。
1およびP−ウエル領域108に拡散されている不純物
はBであり、N−ウエル領域107に拡散されている不
純物はPであり、P−ウエル領域108のB濃度および
N−ウエル領域107のP濃度は、P型シリコン基板1
01のB濃度よりも2桁以上濃いことによって、所望の
耐圧特性が実現されている。
にラッチアップ動作防止のためのP+ 型拡散層を形成し
てもよい。この場合、N−ウエル領域接合耐圧が低下す
るおそれがあるので、P+ 拡散層を設けない場合に比べ
て、オフセット領域を僅かながら大きくする必要があ
り、その一例について第2の実施形態で後述する。
の実施形態の長所を統合するために、分離構造を使い分
けるように2つの実施形態を組み合わせた一例につい
て、第3の実施形態で後述する。この場合、チップ面積
に影響しない範囲でP−ウエル領域の表層部にP+ 拡散
層を設けた構造と、さらに、微細化が要求される領域
で、かつ、ラッチアップ等の発生がない限り、P−ウエ
ル領域の表層部には拡散層を設けない構造を混在させる
ことで、ラッチアップ動作による故障がなく、微細なN
AND型フラッシュメモリを実現することができる。
れる回路で使用されているような高い耐圧が必要とされ
る素子が形成されるHV系N−ウエル領域と高い耐圧が
必要とされない素子が形成されるN−ウエル領域とが混
在する部分への適用例について、第4の実施形態で後述
する。
コン基板の表層部に設けられたNMOSFET構成用の
P−ウエル領域と同時に形成することにより、工程の増
加を伴うことなく、微細なNAND型フラッシュメモリ
を実現する一例について、第5の実施形態で後述する。
問題として注意する必要があるラッチアップ現象は、特
に高電源を扱うNAND型フラッシュメモリでは一層注
意することが必要である。ラッチアップ現象の解決手法
として、寄生トランジスタの一部となる領域の寄生抵抗
を下げることが有効であることは周知の事実である。
フラッシュメモリでは、第1の実施形態で示した構成例
に加えて、P型シリコン基板の寄生抵抗を少しでも削減
するために素子分離用のP−ウエル領域の表層部に選択
的に高濃度のP型拡散層を設けることにより、ラッチア
ップ現象を解決する。
AND型フラッシュメモリの一部を示す断面図である。
程により、P型シリコン基板201の表層部に選択的に
隣り合うHV系N−ウエル領域207およびそれぞれか
らオフセット領域Fを介して位置するP−ウエル領域2
08を形成する。この後、P−ウエル領域208中に2
5KeVの加速電圧で5×1015/cm2 程度のドーズ
量のBF2 イオンを注入した後、熱工程を経てP+ 拡散
層210を形成する。なお、図中、209はシリコン酸
化膜である。
08の寄生抵抗がP+ 拡散層210によって充分に低減
され、ラッチアップ現象の発生を皆無にすることがで
き、回路設計を容易にすることができた。
V系N−ウエル領域207からそれぞれオフセット領域
Fを介して形成されたP−ウエル領域208の表層部に
選択的にP+ 拡散層210を設けた場合には、HV系N
−ウエル領域207に高電位を加えた時に、空乏層が広
がってP+ 拡散層210とぶつかり、接合耐圧が低下す
る場合もある。
高く確保するためには、オフセット領域Fの値を、第1
の実施形態で図1(c)中に示したオフセット領域Aの
値(約1μm)に比べて僅かに大きい1.25μm程度
に設定する必要がある。
07間の距離Eは5.5μm程度となり、第1の実施形
態よりは微細な構造にはならないが、図8を参照して示
した従来例1の隣り合うN−ウエル領域507間の距離
H(=7μm)よりは充分小さく、微細である。
第1の実施形態の長所および第2の実施形態の長所を統
合するために、分離構造を使い分けるように第1の実施
形態と第2の実施形態の組み合わせた例について説明す
る。
第2の実施形態で図2中に示したようにP−ウエル領域
の表層部に選択的にP+ 拡散層を設けるが、特に微細な
分離が必要な部分では、第1の実施形態で図1(c)中
に示したようにP−ウエル領域の表層部に高濃度のP型
拡散層を設けない構造とすることにより、ラッチアップ
現象の抑制とN−ウエル領域の微細な分離とを両立する
ことができた。
た第3の実施形態の分離構造の使い分けについて、本願
出願人の提案に係る特願2000−173715号ある
いは特願2000−330972号(文献1)に示され
ているNAND型フラッシュメモリにおける具体的な回
路パターンを参照して説明する。
AND型フラッシュメモリのチップ上のパターン配置
(レイアウト構成)の一部を、メモリセルトランジスタ
形成領域とメモリセル制御素子形成領域(ロウデコーダ
部)に区分して示している。
のブロックBlock0〜Block3に分離して配置され、各ブロ
ックの縦方向のサイズは、一対の選択ゲートトランジス
タと、この一対の選択ゲートトランジスタに挟まれて直
列配置される複数(通常、8個)のセルトランジスタ
(以下、8NAND stringと称する)のサイズで決定され
る。
ウデコーダ部は、ブロックBlock0〜Block3をそれぞれ異
なる専用のロウデコーダで制御する。
を各ブロックBlock0〜Block3の両端に配置する場合、ロ
ウデコーダ部の縦方向のサイズは、8NAND stringの長さ
の倍以内のサイズに収めなければならない。
ス緩和とチップサイズの縮小を可能とする手法として、
前記文献1では、それぞれN−ウエル領域に形成される
PMOSFETを使用したロウデコーダ回路が用いられ
ている。この場合、PMOSFETが形成されるN−ウ
エル領域は、P型シリコン基板との接合耐圧が25
[V]程度必要であり、かつ、隣り合うN−ウエル領域
間の耐圧が25[V]程度必要となる。
ーダ回路の縦方向のサイズを決定する8NAND stringの長
さが急激に小さくなっており、ロウデコーダ回路がそれ
ぞれ形成されるN−ウエル領域間には、25[V]程度
のウエル領域接合耐圧とウエル領域間耐圧が必要になっ
てくる。
コーダ回路が形成されるN−ウエル領域のパターン配置
の一具体例を示す。
板、707a〜707cはN−ウエル領域であり、縦方
向に隣り合うように配置されている。さらに、これらの
N−ウエル領域707a〜707cに横方向に隣り合う
ようにそれぞれ別のN−ウエル領域(図示せず)が配置
されている。708は前記N−ウエル領域間にオフセッ
ト領域を介して存在するP−ウエル領域、710はP+
拡散層である。
のブロックBlock1を制御するロウデコーダ回路が形成さ
れ、N−ウエル領域707bは、図3中の第2のブロッ
クBlock2を制御するロウデコーダ回路が形成され、N−
ウエル領域707cは、図3中の第3のブロックBlock3
を制御するロウデコーダ回路が形成されている。
したように各ブロックを制御するロウデコーダ回路の縦
方向のサイズは、最大で8NAND stringの長さの倍以内に
収めなければならない制約がある。セルの目覚しい微細
化技術に伴い、ロウデコーダを構成するN−ウエル領域
も、縦方向の幅とN−ウエル領域間を小さくする必要が
あることは当然である。
1に示した第1の実施形態および図2に示した第2の実
施形態を使い分けることにより、セルの微細化に伴う効
率的なレイアウト構成を組み、チップサイズを最小限に
することができた。
でP型シリコン基板701のオフセット領域を介して存
在するP−ウエル領域708には第2の実施形態を適用
してP+ 拡散層710を形成し、縦方向に隣り合うN−
ウエル領域707a〜707c間でP型シリコン基板7
01のオフセット領域を介して存在するP−ウエル領域
708には第1の実施形態を適用してP+ 拡散層を形成
しないようにしたものである。
方向に隣り合うN−ウエル領域間でオフセット領域を介
して存在するP−ウエル領域708に第2の実施形態を
適用してP+ 拡散層を形成するように変更してもよい。
メモリにおけるメモリセルの周辺素子の中には、データ
の書込み/消去動作が行われる回路で使用されているよ
うな高い耐圧が必要とされる素子以外に、高い耐圧が必
要とされない素子があり、このような高い耐圧が必要と
されない素子が形成されるN−ウエル領域は高耐圧での
分離が必要とされない。
フラッシュメモリでは、高耐圧での分離が必要とされる
N−ウエル領域と高耐圧での分離が必要とされないN−
ウエル領域とが混在する部分への本発明の適用例につい
て説明する。
AND型フラッシュメモリの一部を示す断面図である。
おいては、基板間接合耐圧がさほど大きいものを必要と
されないN−ウエル領域(以下、LV系N−ウエル領域
と称する)311と、高耐圧での分離が必要で高い接合
耐圧が必要とされるHV系N−ウエル領域307とが混
在している。なお、図中、309はシリコン酸化膜であ
る。
V系N−ウエル領域307が隣り合い、両者間にはHV
系N−ウエル領域307にオフセット領域Gを介して分
離用のP−ウエル領域308を設ける必要があるとして
も、上記分離用のP−ウエル領域308とLV系N−ウ
エル領域311との間にはオフセット領域を設ける必要
はない。
は、通常、3[V]〜5[V]程度のデータ読み出し電
源での動作に使用されるPMOSFETしか形成されな
いので、接合耐圧は7[V]程度の低いものでよく、P
−ウエル領域308とぶつかった構造でも15[V]程
度の接合耐圧は実現できる。
ウエル領域308と高い接合耐圧が必要なHV系N−ウ
エル領域307との間にはオフセット領域Gが存在する
ので、HV系N−ウエル領域307は所望の接合耐圧が
実現されている。
ラッチアップ抑制のために、P−ウエル領域308の表
層部に選択的にP+拡散層を形成してもよい。
NAND型フラッシュメモリでは、高い接合耐圧が必要
なHV系N−ウエル領域に対してオフセット領域を介し
て設けられたP−ウエル領域は、不純物濃度のプロファ
イルとして特に最適化されたプロファイルを用いること
はない点に鑑みて実施した。
AND型フラッシュメモリの一部を示す断面図である。
は、図1(c)を参照して前述した第1の実施形態のN
AND型フラッシュメモリと比べて、P型シリコン基板
401の表層部に選択的に形成された隣り合うHV系N
−ウエル領域407の相互間でオフセット領域を介して
設けられたP−ウエル領域408aは、同じくP型シリ
コン基板401の表層部に選択的に形成されたN型MO
SFETを構成するためのP−ウエル領域408bと同
じ不純物濃度プロファイルを持つように形成されてい
る。なお、図中、412はシリコン酸化膜である。
ウエル領域408bと同じ工程で形成することが可能で
あるので、P−ウエル領域408aを形成するための工
程を特に増加する必要はない。従って、本実施形態を採
用することによるコストの増加は生じない。
びその製造方法によれば、半導体基板に形成される25
[V]程度を超える高耐圧系のMOSFET形成用のウ
エル領域が半導体基板とは逆導電型の場合に、ウエル領
域接合耐圧を高耐圧化し、隣り合うウエル領域間を微細
に分離し、かつ、ウエル領域間耐圧が所望値となるよう
に実現することができる。
ッシュメモリの製造工程の一部を示す断面図。
モリの一部を示す断面図。
ッシュメモリのチップ上のパターン配置の一部をメモリ
セルトランジスタ形成領域とメモリセル制御素子形成領
域(ロウデコーダ部)に区分して表現した図。
形成されるN−ウエル領域のパターン配置の一具体例を
示す図。
モリの一部を示す断面図。
モリの一部を示す断面図。
特性を従来例1および従来例2におけるN−ウエル領域
の耐圧特性と対比して示す特性図。
てシリコン基板に基板とは逆導電型の2つのウエル領域
が隣り合うように形成された構造を示す断面図。
てシリコン基板に基板とは逆導電型の2つのウエル領域
間にシリコン基板と同一導電型のウエル領域が形成され
た構造を示す断面図。
Claims (16)
- 【請求項1】 第1導電型の半導体基板と、 前記半導体基板の表層部に選択的に形成され、所定幅の
領域を挟んで隣り合う第2導電型の2つのウエル領域
と、 前記所定幅の領域において前記隣り合う第2導電型の2
つのウエル領域の少なくとも一方のウエル領域に対して
オフセット領域をあけて形成された第1導電型のウエル
領域とを具備したことを特徴とする半導体装置。 - 【請求項2】 前記第1導電型のウエル領域の表層部に
選択的に形成され、前記第1導電型のウエル領域よりも
高濃度の第1導電型の拡散層とを具備することを特徴と
する請求項1記載の半導体装置。 - 【請求項3】 前記第2導電型の2つのウエル領域の少
なくとも一方はオフセット領域を介して前記第1導電型
のウエル領域に取り囲まれていることを特徴とする請求
項1記載の半導体装置。 - 【請求項4】 データ書込み/消去電源とデータ読み出
し電源が異なる場合、前記第2導電型のウエル領域には
データ書込み/消去電源を駆動する回路素子が形成され
ていることを特徴とする請求項1記載の半導体装置。 - 【請求項5】 前記第2導電型のウエル領域は、前記半
導体基板との接合耐圧が25[V]以上であることを特
徴とする請求項4記載の半導体装置。 - 【請求項6】 前記第2導電型のウエル領域には、不揮
発性半導体メモリセル領域に近接して配置されるロウデ
コーダ部を構成する回路素子が形成されることを特徴と
する請求項1記載の半導体装置。 - 【請求項7】 第1導電型の半導体基板と、 前記半導体基板の表層部に選択的に形成され、第1の所
定幅の領域を挟んで隣り合う第2導電型の第1の対をな
す2つのウエル領域と、 前記半導体基板の表層部に選択的に形成され、第2の所
定幅の領域を挟んで隣り合う第2導電型の第2の対をな
す2つのウエル領域と、 前記第1の所定幅の領域において前記隣り合う第2導電
型の2つのウエル領域の少なくとも一方のウエル領域に
対して第1のオフセット領域をあけて形成され、その表
層部には拡散層が形成されていない第1導電型の第1の
ウエル領域と、 前記第2の所定幅の領域において前記隣り合う第2導電
型の2つのウエル領域の少なくとも一方のウエル領域に
対して第2のオフセット領域をあけて形成され、その表
層部には第1導電型の拡散層が形成されている第1導電
型の第2のウエル領域とを具備することを特徴とする半
導体装置。 - 【請求項8】 前記第1のオフセット領域は、前記第2
のオフセット領域よりも短いことを特徴とする請求項7
記載半導体装置。 - 【請求項9】 前記第1導電型のウエル領域が第2導電
型のウエル領域よりも深いことを特徴とする請求項1乃
至8のいずれか1項に記載の半導体装置。 - 【請求項10】 前記第1導電型のウエル領域の深さ
は、前記第2導電型のウエル領域の深さよりも10%以
上深いことを特徴とする請求項9記載の半導体装置。 - 【請求項11】 前記第1導電型のウエル領域は、前記
半導体基板上に設けられた第2導電型MOSFET形成
用の少なくとも一部のウエル領域と同じ不純物濃度を有
することを特徴とする請求項1乃至10のいずれか1項
に半導体装置。 - 【請求項12】 前記第1導電型の半導体基板およびウ
エル領域に拡散されている不純物はB(ボロン)であ
り、前記第2導電型のウエル領域に拡散されている不純
物はP(燐)であり、 前記第1導電型のウエル領域のB濃度および前記第2導
電型のウエル領域のP濃度は、前記第1導電型の半導体
基板のB濃度よりも2桁以上濃いことを特徴とする請求
項1乃至11のいずれか1項に半導体装置。 - 【請求項13】 第1導電型の半導体基板上に酸化膜を
形成する工程と、 前記半導体基板の表層部で所定幅の領域を挟んで隣り合
う第2導電型の2つの拡散層形成予定領域に第2導電型
の不純物を導入する工程と、 前記所定幅の領域において前記隣り合う第2導電型の2
つの拡散層形成予定領域の少なくと一方の領域に対して
オフセット領域をあけて第1導電型の不純物を導入する
工程とを具備する半導体装置の製造方法。 - 【請求項14】 前記第1導電型の不純物を導入する
際、表面濃度を補うために少なくとも2つ以上の異なる
加速エネルギーでイオン注入することを特徴とする請求
項13記載の半導体装置の製造方法。 - 【請求項15】 前記第1導電型の不純物を導入する工
程は、前記半導体基板上のMOSFET形成予定領域の
少なくとも一部に対して同時に同じ種類の不純物を導入
することを特徴とする請求項14記載の半導体装置の製
造方法。 - 【請求項16】 前記第1導電型の不純物はB(ボロ
ン)であり、前記第2導電型の不純物はP(燐)である
ことを特徴とする請求項13乃至15のいずれか1項に
半導体装置の製造方法。
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- 2001-03-23 JP JP2001084992A patent/JP2002289704A/ja active Pending
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