JP2002287709A - 液晶表示装置 - Google Patents
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Abstract
ータを扱う際に、単純な下位ビット削減の減色処理で
は、下位bitで構成されていた階調成分(輝度成分)
が無くなってしまうことから、階調差がはっきり等高線
として表われ、画質は極端に劣化していた。 【解決手段】液晶ディスプレイを構成する液晶駆動回路
において、表示メモリの前段に液晶ディスプレイの表示
可能色よりも、多くの階調情報を有する画像データを最
適に減色処理するディザ処理回路もしくは、誤差拡散回
路を設けることで、下位bitで構成されていた階調成
分(輝度成分)を隣接画素に分配し、高画質表示を実現
する。
Description
ータの色数と異なる色数で表示することが可能な液晶表
示装置に係り、特に、携帯電話や携帯情報端末に好適な
液晶表示装置に関する。
例として、特開平11−311980号公報がある。こ
こで携帯電話用液晶ディスプレイの表示システムについ
て、以下に説明する。
ータを、携帯電話内の受信部で受信する。この受信した
画像データは、携帯電話内のMPU(マイクロプロセッ
サユニット)で、赤(以下、Rと呼ぶ。)、緑(以下、
Gと呼ぶ。)、青(以下、Bと呼ぶ。)のデジタル表示
データに変換される。MPUでは、これらの表示データ
のうち表示装置である液晶ディスプレイの表示可能な色
数だけ、前記液晶ディスプレイに出力し、液晶ディスプ
レイの液晶駆動回路に設けた表示メモリに一時的に保持
される。ここで例とし、液晶ディスプレイの表示色数が
R、G、B各16階調の4096色であった場合、MP
Uから液晶ディスプレイに出力される表示データはR、
G、B各4bitの合計12ビットデータになる。 そ
して、液晶駆動回路では、表示メモリに一時的に保持さ
れていた表示データを画像として液晶パネルに表示させ
るため、前記表示データを対応する階調電圧並びに階調
電圧波形に変換し、液晶パネルに出力する。これによ
り、MPUから液晶ディスプレイに転送した表示データ
を、液晶パネルに画像として表示することが可能にな
る。
にMPUでは、液晶ディスプレイの表示可能色数の表示
データを液晶ディスプレイに転送し、液晶ディスプレイ
の液晶駆動回路では、この表示データを前記表示メモリ
へ書き込む動作を行なっていた。
表示可能色以上の色数で構成された画像データが送信さ
れてきた場合、MPUでは、前記画像データの下位bi
tを切り捨てる減色(単純減色)処理を施した表示デー
タに変換して、この減色処理された表示データを液晶デ
ィスプレイに転送し、液晶駆動回路内の表示メモリに書
き込む制御を行なっていた。
れた表示データを液晶ディスプレイに表示すると、表示
される画像は、下位bitで構成されていた階調成分
(輝度成分)が無くなってしまうことから、階調差がは
っきり等高線として表われ、画質は極端に劣化すること
になる。
像データの色数に依存することなく、液晶駆動回路又は
液晶パネルの能力に適した色数で画像データを処理又は
表すことができる液晶表示装置を提供することである。
レイを駆動する液晶駆動回路内に、液晶ディスプレイの
表示色数に合った最適な減色処理を行える手段を設ける
ことで、ホストまたはMPUの処理負荷を軽減させ、高
速処理を行えるようにしつつ、液晶ディスプレイに表示
する画像を擬似的に多色化させ、高画質表示を実現す
る。
た画像データが送信されてきた場合においても、携帯電
話内のMPUでその画像が、減色処理を行ったものか、
そうでないかを判別する手段を設けることで、前述した
液晶駆動回路内の最適な減色処理機能を有効にするか、
無効にするかを切り換えることが出来るので、ホストか
らMPUに転送される各種色数の画像データへの対応が
容易になる。
帯電話用液晶表示装置の構成について、図1から図16
を用いて説明する。
ブロック図であり、101は各種表示データの送信元で
あるホストであり、102はホスト101から送信され
る各種画像データであり、103は携帯電話機である。
ここで携帯電話機103内において、104は各種画像
データ102を受信する受信部であり、105は受信部
104にて受信した各種画像データを液晶ディスプレイ
に表示させるための各種処理、制御を行うMPU(マイ
クロプロセッサユニット)であり、106は表示部とな
る液晶パネルであり、107は液晶駆動回路であり、こ
こでは、液晶パネル106と、液晶駆動回路107を総
じて液晶ディスプレイと呼ぶ。また、MPU105内に
おいて、108は減色処理を行なうか否かを判定する減
色処理ON/OFF判別部である。
09はMPU105との表示データ並びに制御データの
やりとりを行うシステムインターフェースであり、11
0は液晶駆動回路内107の各ブロックの動作を制御す
る制御レジスタであり、111は減色処理部であり、1
12は表示データを一時保存しておくための表示メモリ
であり、113はその表示メモリ112のアドレスを生
成する表示メモリアドレス生成回路であり、114は液
晶駆動回路107内で使用する基本クロックを生成する
クロック生成部であり、115はクロック生成部114
にて生成されたクロック(以下、CLKとも呼ぶ。)か
ら各種制御タイミング信号を生成するタイミング生成回
路であり、116はバッテリなどのシステム電源から液
晶ディスプレイを駆動するための電源電圧を生成する液
晶電圧生成回路であり、117は液晶パネル106の走
査ライン(図示せず)を走査する走査線駆動回路であ
り、118は液晶パネル105の信号線(図示せず)に
表示データに対応した階調電圧を出力する信号線駆動回
路である。尚、本実施例では、液晶パネル106は画素
部にスイッチング素子を有するアクティブマトリックス
型液晶パネルを用いることを前提に、本発明の動作を進
めて行く。
レイの動作を詳細に説明する。
タ102を携帯電話機103内の受信部104で受信す
る。ここで前記各種画像データ102内には、その画像
データの1画素あたりの色数を含む。
02は、携帯電話機103内のMPU106でデジタル
表示データに変換される。また、それと同時に上記した
1画素あたりの色数情報を受け、表示データの色数情報
が、該液晶ディスプレイの表示色数よりも、多いか否か
を、減色処理ON/OFF判別部108で、判別する。
表示データおよび、減色処理ON/OFF判別情報、更
に液晶ディスプレイの液晶駆動回路107で、液晶パネ
ル106を駆動するための電圧設定や表示領域の設定な
どを各種動作制御データを液晶駆動回路107内のシス
テムインターフェース109に送信する。
ターフェース109間のデータ送信について図2、図3
を用いて詳細に説明する。図2はMPU106および液
晶駆動回路107内のシステムインターフェース10
9、制御レジスタ110、減色処理回部111のブロッ
ク図を示し、図3はMPU106とシステムインターフ
ェース109間のデータ送信のタイミング図を記載した
ものである。
ェース109間は、例えば汎用MPUである68系16
bitのバスインタフェースに準拠しており、チップ選
択を示すCS(chip Select)信号、制御レ
ジスタ110のアドレスを指定するのかデータを指定す
るのかを選択するRS(Register Selec
t)信号、処理動作の起動を指示するE(Enabl
e)信号、データの書込みまたは読出しを選択するR/
W(Read/Write)信号、制御レジスタ110
のアドレスまたはデータの実際の設定値である16bi
tのData信号で構成される。これらの制御信号によ
り、制御レジスタ110の各アドレスに対し上述した表
示データ、減色処理ON/OFF判別情報、各種動作制
御データが割振られ、制御レジスタ110のレジスタ内
に各割り当てられたアドレスごと書き込みまたは読み出
し動作を行う。
タにおいて、表示データは減色処理部111へ転送さ
れ、その他の各種動作制御データは液晶駆動回路107
内の各ブロックへ転送される。
ターフェース109間の各制御信号の動作について説明
する。
スタ110をアクセス可能状態とする。RS信号を“ロ
ー”時にはアドレス指定期間を意味し、RS信号“ハ
イ”時にはデータ指定期間を意味する。ここで制御レジ
スタ110への書き込み動作を行う場合、R/W信号を
“ロー”とし、先のアドレス指定期間にData信号に
所定のアドレス値を設定し、データ指定期間にそのアド
レスのレジスタに書き込むデータ(上述での表示デー
タ、減色処理ON/OFF判別情報、各種動作制御デー
タ等々)を設定する。その設定後E信号を一定期間“ハ
イ”にすることで制御レジスタ110にデータを書き込
む。
タを読み出す際には、上記と同様にCS、RS信号を設
定し、R/W信号を“ハイ”とし、アドレス期間に所定
のアドレスを設定し、上記同様、設定後E信号を一定期
間“ハイ”とすることで、データ指定期間にレジスタ内
に書き込まれたデータが読み出される。
表示データについて、図4、図5を用いて説明する。図
4はMPU105から出力される表示データ例であり、
MPU105のデータバス幅を16bitとし、R、
G、B各5bit、6bit、5bitの構成とし、表
示色数を約6万5千色とした。これを1画素(1ドッ
ト)分の表示データとする。また、液晶ディスプレイの
表示可能色数を4096色と想定した。図5は制御レジ
スタ111から表示メモリ112までの表示データの流
れを説明する図である。
能色4096色よりも多くの1画素データを有する16
ビットの表示データを、液晶駆動回路107に転送す
る。また、この際、減色処理ON/OFF判別部108
では液晶ディスプレイの表示可能色4096色以上の表
示データを液晶ディスプレイに転送することから、減色
処理ON情報を液晶ディスプレイに転送することにな
る。この減色処理ON情報を元に、制御レジスタ110
の出力する表示データはR、G、B各5bit、6bi
t、5bitであるが、減色処理部111で、R、G、
B各4bitの表示データに減色され、表示メモリ11
2に書き込まれることになる。この減色後のbit数
は、表示メモリの能力(容量)により決定される。この
減色後のbit数は、ユーザや製造者によって、減色処
理部111に設定されるのが好ましい。
ことで、MPU105から下位ビット情報を削減した表
示データを受け取るのではなくなるので、極端な画質劣
化を抑え、減色処理部111にて最適な減色処理が行な
えることになり、疑似多色化で高画質表示が可能にな
る。また、本発明によれば、この表示データの減色処理
を表示メモリ112への書き込み前に行うことで、表示
メモリ112の容量も小規模に抑えられ、小型化及び低
コスト化が実現する。
手段として、回路規模が小規模なディザ処理法を例に挙
げ、図6から図10を用いて説明する。
ーンである。ここでは一例とし、2×2ドットで構成さ
れるディザパターンを示す。図中の値はバイナリ表示で
あり、1画素(1ドット)に2bit(00、01、1
0、11)のデータで構成する。この2×2ドット(4
画素)のディザパターンを図7に示すように液晶パネル
106の全体に、割り振り構成する。このようにディザ
パターンを液晶パネル106の各ドットに割り振り、そ
の各ドットにおける表示データの下位ビットに2ビット
のディザパターン値を加える。そして、表示データを所
望のbit数に削減する、つまり下位ビットを削ること
で、擬似的に多色効果が得られる。
詳しく説明する。
tデータで構成された表示画像の一例を示している。こ
こで図8の6bitデータを4bitデータにするた
め、6bitデータの下位2bitを切り捨て、単純減
色を行った場合の画像Aから画像Eの表示画像を図9に
示す。図9のように単純減色行った場合、下位2bit
で表現していた階調情報が捨てられ、図8では画像Aか
ら画像Eで5階調表示していたものが画像Aから画像D
が同データ(同階調)となり、画像Eとの2階調のみし
か表示できなくなる。
に対して行い、4bitに減色させた場合の画像Aから
画像Eの表示画像を図10に示す。図10に示すよう
に、画像B、画像C、画像Dにおいて、下位2bit
に、各ドットに割り振られた2bitのディザパターン
を加算した後、下位2bitを削る。そこれにより、画
像B、画像C、画像Dには、4画素に2つの階調を混在
させることが可能になり、その2つの階調の出現頻度を
元画像データ情報によって変化させることが可能になる
ので、複数画素に着目した場合、画像Bと画像Cと画像
Eを擬似的に異なる階調データとして表現することがで
きる。
したディザ処理法を用いた場合の減色処理部111の構
成図を図11を用いて説明する。
1内のディザパターン生成部、1102は同じく減色処
理部111内の下位bit切り捨て部を示している。
ここで、制御レジスタ110から出力される表示データ
は、表示メモリアドレス生成回路113により、液晶パ
ネル105の表示位置に合ったアドレスに割り当てら
れ、表示メモリ112に書き込まれる。ここで、図7に
示したようにディザパターン構成も上述同様に構成する
必要がある。つまり、表示データの書き込みを行なう表
示アドレスに合致したディザパターンが必要になるから
である。従って、この表示メモリアドレス生成部113
で生成するアドレスを利用し、そのアドレスに対応した
ディザパターンをディザパターン生成回路1101にて
生成することになる。尚、表示データが4096色情報
しか無い場合は、制御レジスタ110より、前記したデ
ィザ処理ON/OFF情報のOFF情報を受け、ディザ
処理を行わない場合、ディザパターンを“0”固定のパ
ターンとし、ディザ処理を行わないようにする。このデ
ィザパターン生成回路1101で生成されたディザパタ
ーンは、制御レジスタ110から出力される図4で示し
たR、G、B各5bit、6bit、5bitフォーマ
ットの表示データの下位bitに加算される。そのディ
ザパターン加算後の表示データは、下位bit切り捨て
部1102で液晶ディスプレイの表示色数に応じた色数
に減色され(ここでは例とし、R、G、B各4bi
t)、表示メモリ112に書き込まれる。ここで上記し
た表示メモリアドレス生成部113のアドレスマップを
図12に示す。
画素数が横128×縦160ドットで構成されているも
のとする。アドレス値はヘキサ表示であり、図4に示し
たように、1画素(ドット)のデータを1アドレスと
し、各表示位置ごとにアドレスを指定する。尚、この場
合、水平方向のディザパターン選択用としてアドレスの
最下位ビットが、垂直方向のディザパターン選択用とし
て、bit7の情報がディザパターン生成回路1101
に出力されることになる。
示データは、図13、図14のタイミングで表示メモリ
112に書き込まれる。尚、ここでは、図10の画像A
と画像Cの表示データを例とし、タイミングを示す。
からの減色処理ON/OFF情報がON情報の時(減色
処理を行う)におけるタイミング関係を示したものであ
る。
クロックにより表示メモリアドレスが生成され、各画素
におけるアドレスが割り振られる。このアドレスに応
じ、2bitのディザパターンを生成し、表示データ
(ここでは例とし、6bitとする)の下位2bitに
加算され、減色(ここでは例とし、6bitの下位2b
itを減色して4bitに減色)され、表示メモリに書
き込まれる。このようなタイミングで図10の画像A、
画像Cのようにディザ処理を用いて、4ドットで2bi
t切り捨てた分の階調を補正する。
OFF時(減色処理を行わない)におけるタイミングを
示したものである。ここで上記に示したように、減色処
理を行わない場合、図11のディザパターン生成回路1
101ではディザパターンを“0”固定とするので、2
bitディザパターンも“0”[HEX]としている。こ
の場合図13同様に図10の画像A、画像Cを表示デー
タとした場合、図9の画像A、画像Cのように単純減色
した形となる。以上の図13、図14で説明したタイミ
ングで表示メモリ112に減色処理を行った表示データ
は書き込まれることになる。
タが読み出された後の構成について図15に示す。ここ
で本実施例は画素部にスイッチング素子を有するアクテ
ィブマトリクス型の液晶パネル105を適用しており、
ライン毎に順次選択する線順次駆動としている。従っ
て、図15において、上述した液晶パネル105並びに
表示メモリ112に割り振られたアドレスごとに、表示
メモリ112から表示データは読み出され、表示メモリ
112からの読み出しは、液晶パネル105の横方向の
画素数、例えば、図12に示す構成である場合128画
素であるが、ライン信号に同期して一斉に出力する。こ
れらの表示データは、各表示データにあった階調電圧レ
ベルを信号線駆動回路118で選択し、信号線に印加す
る。表示データと階調電圧の関係を図16に示す。
ス“0000[HEX]”、“0080[HEX]”に記憶
された各々4bit表示データ“0[HEX]”、“F
[HEX]”が階調電圧に変換される状態と、各々信号線
“0”に印加され、走査線“0”、“1”で選択される
様子を示している。ここで上述したように信号線“0”
は図15の信号線駆動回路118で、表示データ“0
[HEX]”の時には“0”階調レベルの電圧を、表示デ
ータ“F[HEX]”の時には“15”階調レベルの電圧
を選択する。その時、図15記載の走査線駆動回路11
0からは各走査線に応じた走査電圧を出力する。つま
り、図16に示す様に1ライン毎に走査線“0”、走査
線“1”と走査電圧を印加する。これにより、液晶パネ
ル105の該当するライン上に配置された画素部に前記
表示データに対応した階調電圧を印加し、画像表示が実
現出来る。
ディスプレイに関して説明する。第2の実施形態は、減
色処理回路に誤差拡散法を採用したものである。誤差拡
散法に関して、図17、図18を用いて説明する。
ンの合計8画素を記載したものであり、各画素内部に記
載しているG(i,j)からG(i+3,j+1)は、
各画素の表示データである。また、ここでは、この表示
データを6bitとして説明する。
例えば、G(i,j)を当該画素データとするとG
(i,j)の6bitデータを4bitデータ(ここで
は、H(i.j)とする。)にまるめこむ際に発生する
誤差:G(i,j)−H(i,j)*4(ここでの、*
4は4bitデータの下位2bitに‘00’を追加し
て、G(i,j)と等価のビット数にする為である。)
で求められる値を、隣接する画素、例えば、右横のG
(i+1,j)、下のG(i,j+1)、右下のG(i
+1,j+1)にある重み付ける処理を施して、加算す
る方式である。
数を3/8、下画素の重み付け定数を3/8、右下画素
の重み付け定数を1/4とする。この重み付け定数の合
計が‘1’に成るように設定する必要がある。
式(1)から求まる誤差データを含むデータになる。 G‘(i+1,j) =G(i+1,j)+{G(i,j)―H(i,j)*4}*3/8…式( 1) 同様に、下のG(i,j+1)は、 G‘(i,j+1) =G(i,j+1)+{G(i,j)―H(i,j)*4}*3/8…式( 2) 同様に、右下のG(i+1,j+1)は、 G‘(i+1,j+1) =G(i+1,j+1)+{G(i,j)―H(i,j)*4}*1/4… 式(2) となる。
示データは、図18に記載する様な表示データに変換さ
れる。
となる場合、図18に記載する様に、まるめこみによっ
て発生する誤差を右横のG(i+2,j)、下のG(i
+1,j+1)、右下のG(i+2,j+1)に重み付
ける処理を施して、加算する。この動作は、図17にて
説明した動作と同様であり、元表示データは、図17で
記載したG(i,j)で発生した誤差値を含む表示デー
タを基準に算出されることになる。
処理が可能になる。
8記載の画像Aから画像Eを用いて、この誤差拡散処理
を施した場合の例を図19に記載する。
の図10と同様に、各画素毎に階調データが分布するこ
とになり、その2つの階調の出現頻度を元画像データ情
報によって変化させることが可能になるので、複数画素
に着目した場合、画像Bと画像Cと画像Eを擬似的に異
なる階調データとして表現することができる。
形態の図17で異なる点は、再生される階調データが出
現する画素が、原階調データによって異なってくる点で
ある。図10に着目すると、画像Bから画像Dに関し
て、階調データ‘0001’が出現する画素部は右上の
画素に固定されている。これに対して、図17は、階調
データ‘0001’が出現する画素部が原階調データに
よって変化している。これにより、ディザ法に対して、
更に良好な会長表示を実現することが可能になる。
部のブロック図を図20を用いて説明する。図20にお
いて、2001は画像データを記憶するレジスタファイ
ルであり、2002、2003はレジスタファイルに記
憶された各画像データを転送するデータバスである。2
004はデータセレクタであり、画像データのまるめこ
みを実現する当該画像データを選択し、2005のデー
タバスに画像データを転送する。2006はデータセレ
クタであり、前記データセレクタ2004で選択された
画像データの右横、下、右下の画像データを選択する機
能を有し、2007のデータバスで右横の画像データを
転送し、2008のデータバスで下の画像データを転送
し、2008のデータバスで右下の画像データを転送す
る。2010は下位ビット削減回路であり、6ビットの
画像データを4ビットの画像データに変換する。尚、こ
の際の変換手段として、下位2ビット目が‘1’の時、
ビットの繰り上げ処理を行ない、下位2ビット目が
‘0’の時、ビットの削減処理を行なう。例えば、画像
データが‘000010’の場合、下位2ビット目が
‘1’なので、‘0001’に変換し、画像データが
‘000011’の場合、下位2ビット目が‘0’なの
で、‘0000’に変換する。この変換された画像デー
タは、2011のデータバスで表示データとして、本減
色処理部ブロックの外部に転送される。2012は引算
回路であり、原画像データと、変換後の画像データの差
分を算出し、2013のデータバスで転送する。201
4は演算回路であり、演算回路2014の内部で、20
15は右横の画像データに加算する誤差データを算出す
る演算器であり、2016は下の画像データに加算する
誤差データを算出する演算器であり、2017は右下の
画像データに加算する誤差データを算出する演算器であ
る。この各演算器2015、2016、2017で算出
した誤差配分データは2018、2019、2020で
転送される。2021、2022、2023は各々右
横、下、右下の画像データに誤差配分データを加算する
加算回路であり、2024のデータバスに出力される。
2025はデータセレクタであり、データバス2024
で転送される画像データを2026のデータバスを介し
て、レジスタファイル2001に再書込みする動作を行
なう。また、2026は演算回路2014が生成する誤
差データを算出する際の重み付け定数を転送するデータ
バスである。
動作を詳細に説明する。
データと、当該画素の右横、下、右下の画像データが画
像データを記憶しているレジスタファイルから読み込ま
れ、当該画素の画像データは、ビット変換処理が下位ビ
ット削減回路2010で施される。そして、この下位ビ
ット削減が施された画像データは、データバス2011
で表示データとして、本減色処理部ブロックの外部に転
送される。また、この下位ビット削減が施された画像デ
ータは、引算回路2012で、原画像データと、変換後
の画像データの差分が算出され、誤差データが生成され
る。この誤差データは、演算回路2014で、当該画素
に対して右横、下、右下の画素に分配される誤差分配デ
ータに変換される。そして、この誤差分配データは加算
回路2021、2022、2023で、当該画素に対し
て右横、下、右下の画素の原画像データに加算され、再
度レジスタファイル2001に記憶されることになる。
これを、順次繰り返すことで、レジスタファイル200
1内部の画像データに誤差拡散処理を施すことが可能に
なる。
2001を図17、図18では横方向4画素、縦方向2
ラインとして、説明してきたが、この処理ブロックザイ
スは、横方向8画素、縦方向8ライン等と大きくして
も、同様の効果がある。更に、誤差データの配分を隣接
する3画素に配分してきたが、回路規模の増加が懸念さ
れるが、より多くの画素に配分しても、同様な効果が得
られる。
を有する液晶ディスプレイのブロック図を図21を用い
て説明する。本ブロック図によれば、第1の実施形態
と、ほぼ同じ機能ブロックの構成になっており、210
1の減色処理部が、図20で記載した減色処理部に変更
になるだけである。また、本実施形態では、MPUから
転送される表示データは、前記レジスタファイル200
1の容量以下の画像数単位で転送されることが望まし
い。
形態で、液晶パネル106を画素部にスイッチング素子
を有するアクティブマトリクス形液晶パネルとして、説
明してきたが、液晶パネル106が画素部にスイッチン
グ素子を持たない単純マトリクス形液晶パネルにおいて
も、走査駆動回路117並びに信号駆動回路118を単
純マトリクス形液晶パネルに対応させることで、容易に
対応可能である。
り機能を実現しているが、ソフトウェアにより同等の機
能を実現してもよい。
情報端末、ノート型パソコン、ネットワークに接続して
使用されるパソコン、テレビにも適用可能である。
らず、プラズマディスプレイ、ELディスプレイにも適
用可能である。
処理を行うため、ホストから転送された画像データの色
数に依存することなく、液晶駆動回路又は液晶パネルに
適した色数で画像データを処理又は表示することができ
るという効果を奏する。
で減色処理を行うことで、表示メモリ容量を小規模で構
成することが可能になり、低消費電力、低コストを実現
できる効果がある。
に依存しない減色処理が可能になるので、汎用性のある
回路構成が構築できる効果がある。
図。
図。
チャート図。
図。
図。
図。
図。
図。
像データ図。
図。
Claims (8)
- 【請求項1】 液晶パネルと、 前記液晶パネルに表示データに対応した階調電圧を印加
する液晶駆動回路を、備える液晶ディスプレイにおい
て、 前記液晶駆動回路は、 表示データを一時記憶する表示メモリと、 前記表示メモリの有する1画素当たりの記憶容量よりも
多くの画像データを入力する入力手段と、 前記入力手段から入力される画像データを、前記表示メ
モリの1画素あたりの記憶容量に変換する減色処理手段
とを、有することを特徴とする液晶表示装置。 - 【請求項2】 請求項1の液晶表示装置において、 減色処理手段は、 特定のパターン情報と、前記入力手段から入力する画像
データを加算する演算手段と、 前記演算した結果の画像データの下位ビットを削減する
手段と、で構成することを特徴とする液晶表示装置。 - 【請求項3】 請求項1の液晶表示装置において、 減色処理手段は、 特定領域の画像データを一時記憶する記憶手段と、 特定画素の画像データを、前記表示メモリの有する1画
素当たりの記憶容量データに近似変換する手段と、 前記原画像データと、前記変換後の画像データの差分を
隣接する画素部の画像データにある定数を掛け算し、振
り分ける演算手段と、で構成することを特徴とする液晶
表示装置。 - 【請求項4】 請求項1の液晶表示装置において、 前記液晶パネルは、 画素部にスイッチング素子を有する液晶パネルであるこ
とを特徴とする液晶表示装置。 - 【請求項5】 請求項1の液晶表示装置において、 前記液晶パネルは、 画素部以外にスイッチング素子を有する液晶パネルであ
ることを特徴とする液晶表示装置。 - 【請求項6】 液晶パネルと、 前記液晶パネルに表示データに対応した階調電圧を印加
する液晶駆動回路と、 装置外部から画像データを取り込み前記液晶駆動回路に
画像データを転送する中央演算手段と、を備える情報端
末において、 前記液晶駆動回路は、 表示データを一時記憶する表示メモリと、 前記表示メモリの有する1画素当たりの記憶容量よりも
多くの画像データを入力する入力手段と、 前記入力手段から入力される画像データを、前記表示メ
モリの1画素あたりの記憶容量に変換する減色処理手段
とを、有することを特徴とする情報端末。 - 【請求項7】 請求項6の情報端末において、 前記中央演算手段は、 装置外部から取り込む画像データが前記液晶駆動回路の
表示メモリの有する1画素当たりの記憶容量よりも多く
の画像データであるか否かを判別する手段と、 前記判別手段の判別した情報を前記液晶駆動回路に伝達
する手段とを有し、 前記液晶駆動回路は、 前記判別手段の判別情報を元に、減色処理をするか否か
を切り換える手段を有することを特徴とする情報端末。 - 【請求項8】 液晶パネルと、 前記液晶パネルに表示データに対応した階調電圧を印加
する液晶駆動回路を、備える液晶ディスプレイにおい
て、 前記液晶駆動回路は、 表示データを一時記憶する表示メモリと、 前記表示メモリの有する1画素当たりの記憶容量よりも
多くの画像データを入力する入力手段と、 前記入力手段から入力される画像データを、前記表示メ
モリの1画素あたりの記憶容量に変換する減色処理手段
と、 前記表示メモリから読み出した画像データを対応する階
調データに変換する手段と、を有し、 これらを、一つの半導体に集積化していることを特徴と
する液晶ディスプレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001091630A JP2002287709A (ja) | 2001-03-28 | 2001-03-28 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001091630A JP2002287709A (ja) | 2001-03-28 | 2001-03-28 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002287709A true JP2002287709A (ja) | 2002-10-04 |
Family
ID=18946212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001091630A Pending JP2002287709A (ja) | 2001-03-28 | 2001-03-28 | 液晶表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002287709A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100630646B1 (ko) | 2003-10-02 | 2006-10-02 | 엔이씨 일렉트로닉스 가부시키가이샤 | 디스플레이 패널을 구동하는 콘트롤러/드라이버 |
KR100731882B1 (ko) | 2006-03-09 | 2007-06-25 | 김규태 | 영상신호의 계조데이터 변환방법 |
JP2008180950A (ja) * | 2007-01-25 | 2008-08-07 | Seiko Epson Corp | 画像表示システム、画像供給装置、画像表示装置及びプロジェクタ |
WO2014122812A1 (ja) | 2013-02-06 | 2014-08-14 | Eizo株式会社 | 画像処理装置、フレームレートコントロール処理判定装置またはその方法 |
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-
2001
- 2001-03-28 JP JP2001091630A patent/JP2002287709A/ja active Pending
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