JP2002271031A - Printed wiring board and manufacturing method therefor - Google Patents

Printed wiring board and manufacturing method therefor

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JP2002271031A JP2001070225A JP2001070225A JP2002271031A JP 2002271031 A JP2002271031 A JP 2002271031A JP 2001070225 A JP2001070225 A JP 2001070225A JP 2001070225 A JP2001070225 A JP 2001070225A JP 2002271031 A JP2002271031 A JP 2002271031A
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

PROBLEM TO BE SOLVED: To provide a printed wiring board which can reduce its loop resistance and further reduce in the number of inter-layer insulating layers and to provide a manufacturing method for the printed wiring board. SOLUTION: A core board 30 is formed by laminating 1st, 2nd, and 3rd resin boards 30a, 30b, and 30c where conductor circuits 32 are formed. In which a chip capacitor 20 is arranged. Consequently, the loop inductance is reduced and the number of the inter-layer insulating layers is decreased. Further, the surfaces of metallized electrodes 21 and 22 are coated with conductive paste 26, so the surfaces of the electrodes 21 and 22 can be made flat and the connectivity to a via hole 60 can be increased.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、ＩＣチップなど
の電子部品を載置するプリント基板に関し、特にコンデ
ンサを内蔵するプリント配線板及びプリント配線板の製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a printed circuit board on which electronic components such as IC chips are mounted, and more particularly to a printed circuit board having a built-in capacitor and a method of manufacturing the printed circuit board.

【０００２】[0002]

【従来の技術】現在、パッケージ基板用のプリント配線
板では、ＩＣチップへの電力の供給を円滑にする等の目
的のため、チップコンデンサを表面実装することがあ
る。2. Description of the Related Art At present, in a printed wiring board for a package substrate, a chip capacitor is sometimes mounted on a surface for the purpose of smoothly supplying power to an IC chip.

【０００３】チップコンデンサからＩＣチップまでの配
線のリアクタンス分は周波数に依存するため、ＩＣチッ
プの駆動周波数の増加に伴い、チップコンデンサを表面
実装させても十分な効果を得ることができなかった。こ
のため、本出願人は、特願平１１−２４８３１１号に
て、コア基板に凹部を形成し、凹部にチップコンデンサ
を収容させる技術を提案した。また、コンデンサを基板
に埋め込む技術としては、特開平６−３２６４７２号、
特開平７−２６３６１９号、特開平１０−２５６４２９
号、特開平１１−４５９５５号、特開平１１−１２６９
７８号、特開平１１−３１２８６８号等がある。Since the reactance of the wiring from the chip capacitor to the IC chip depends on the frequency, a sufficient effect cannot be obtained even if the chip capacitor is surface-mounted with the increase in the driving frequency of the IC chip. For this reason, the present applicant has proposed a technique in Japanese Patent Application No. 11-248311 in which a recess is formed in a core substrate and a chip capacitor is accommodated in the recess. Further, as a technique for embedding a capacitor in a substrate, JP-A-6-326472,
JP-A-7-263519, JP-A-10-256429
JP-A-11-45555 and JP-A-11-1269
No. 78 and JP-A-11-31868.

【０００４】特開平６−３２６４７２号には、ガラスエ
ポキシからなる樹脂基板に、コンデンサを埋め込む技術
が開示されている。この構成により、電源ノイズを低減
し、かつ、チップコンデンサを実装するスペースが不要
になり、絶縁性基板を小型化できる。また、特開平７−
２６３６１９号には、セラミック、アルミナなどの基板
にコンデンサを埋め込む技術が開示されている。この構
成により、電源層及び接地層の間に接続することで、配
線長を短くし、配線のインダクタンスを低減している。Japanese Patent Application Laid-Open No. 6-326472 discloses a technique for embedding a capacitor in a resin substrate made of glass epoxy. With this configuration, power supply noise is reduced, and a space for mounting a chip capacitor is not required, and the size of the insulating substrate can be reduced. Further, Japanese Unexamined Patent Publication No.
No. 263619 discloses a technique for embedding a capacitor in a substrate made of ceramic, alumina, or the like. With this configuration, by connecting between the power supply layer and the ground layer, the wiring length is shortened and the wiring inductance is reduced.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、上述し
た特開平６−３２６４７２号、特開平７−２６３６１９
号は、ＩＣチップからコンデンサの距離をあまり短くで
きず、ＩＣチップの更なる高周波数領域においては、現
在必要とされるようにインダクタンスを低減することが
できなかった。特に、樹脂製の多層ビルドアップ配線板
においては、セラミックから成るコンデンサと、樹脂か
らなるコア基板及び層間樹脂絶縁層の熱膨張率の違いか
ら、チップコンデンサの端子とビアとの間に断線、チッ
プコンデンサと層間樹脂絶縁層との間で剥離、層間樹脂
絶縁層にクラックが発生し、長期に渡り高い信頼性を達
成することができなかった。However, the above-mentioned Japanese Patent Application Laid-Open No. 6-326472 and Japanese Patent Application Laid-Open No.
Cannot reduce the distance of the capacitor from the IC chip too much, and could not reduce the inductance in the higher frequency range of the IC chip as is currently required. In particular, in the case of a resin-made multilayer build-up wiring board, disconnection between a terminal of a chip capacitor and a via due to a difference in the coefficient of thermal expansion between a capacitor made of ceramic and a core substrate made of resin and an interlayer resin insulating layer. Peeling occurred between the capacitor and the interlayer resin insulation layer, cracks occurred in the interlayer resin insulation layer, and high reliability could not be achieved for a long period of time.

【０００６】一方、特願平１１−２４８３１１号の発明
では、コンデンサの配設位置ずれがあったとき、コンデ
ンサの端子とビアとの接続が正確にできず、コンデンサ
からＩＣチップへの電力供給ができなくなる恐れがあっ
た。On the other hand, according to the invention of Japanese Patent Application No. 11-248313, when the disposition of the capacitor is displaced, the connection between the terminal of the capacitor and the via cannot be made accurately, and the power supply from the capacitor to the IC chip is not performed. There was a fear that it would not be possible.

【０００７】また、パッケージ基板として用いられる多
層ビルドアップ配線板は、各層間樹脂絶縁層を以下の工
程を経てビルドアップしていく。まず、ロールーコータ
ーや印刷により層間絶縁樹脂を塗布、露光、現像して、
層間導通のためのバイアホール開口部を形成させて、Ｕ
Ｖ硬化、本硬化を経て層間樹脂絶縁層を形成する。さら
に、その層間絶縁層に酸や酸化剤などにより粗化処理を
施した粗化面にパラジウムなどの触媒を付ける。そし
て、薄い無電解めっき膜を形成し、そのめっき膜上にド
ライフィルムにてパターンを形成し、電解めっきで厚付
けしたのち、アルカリでドライフィルムを剥離除去し、
エッチングして導体回路を作り出させる。即ち、１層を
形成する毎に上述した工程を繰り返すこと必要があり、
層数が増大すると、工程数が増すと共に歩留まりが低下
する。In a multilayer build-up wiring board used as a package substrate, each interlayer resin insulation layer is built up through the following steps. First, apply, expose, and develop interlayer insulating resin using a roll coater or printing,
By forming a via hole opening for interlayer conduction,
After V curing and main curing, an interlayer resin insulating layer is formed. Further, a catalyst such as palladium is applied to the roughened surface obtained by subjecting the interlayer insulating layer to a roughening treatment using an acid, an oxidizing agent, or the like. Then, a thin electroless plating film is formed, a pattern is formed on the plating film with a dry film, and after thickening by electrolytic plating, the dry film is peeled and removed with alkali,
Etching to create conductor circuits. That is, it is necessary to repeat the above-described steps each time one layer is formed,
As the number of layers increases, the number of steps increases and the yield decreases.

【０００８】本発明は、上述した課題を解決するために
なされたものであり、その目的は、コンデンサを内蔵
し、接続信頼性を高めたプリント配線板及びプリント配
線板の製造方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a printed wiring board having a built-in capacitor and improved connection reliability, and a method of manufacturing the printed wiring board. It is in.

【０００９】また、本発明は、ループインダクタンスを
低減でき、なおかつ、層間樹脂絶縁層の層数を削減した
プリント配線板およびプリント配線板の製造方法を提供
することにある。Another object of the present invention is to provide a printed wiring board and a method for manufacturing the printed wiring board, wherein the loop inductance can be reduced and the number of interlayer resin insulating layers is reduced.

【００１０】[0010]

【課題を解決するための手段】上述した問題を解決する
ため、請求項１では、コア基板上に、樹脂絶縁層と導体
回路とを積層してなるプリント配線板であって、前記コ
ア基板は、導体回路を形成した複数枚の樹脂基板を貼り
合わせてなり、前記コア基板内に、コンデンサが収容さ
れ、前記コンデンサのメタライズからなる電極の表面に
は、導電性ペーストが塗布されていることを技術的特徴
とする。According to a first aspect of the present invention, there is provided a printed wiring board having a resin insulating layer and a conductive circuit laminated on a core substrate. A plurality of resin substrates each having a conductive circuit formed thereon are bonded together, a capacitor is accommodated in the core substrate, and a conductive paste is applied to a surface of an electrode formed by metallizing the capacitor. Technical features.

【００１１】請求項２の発明では、コア基板上に、樹脂
絶縁層と導体回路とを積層してなるプリント配線板であ
って、前記コア基板は、導体回路を形成した複数枚の樹
脂基板を貼り合わせてなり、前記コア基板内に形成され
た凹部中にコンデンサが収容され、前記コンデンサのメ
タライズからなる電極の表面には、導電性ペーストが塗
布されていることを技術的特徴とする。According to a second aspect of the present invention, there is provided a printed wiring board in which a resin insulating layer and a conductive circuit are laminated on a core substrate, wherein the core substrate comprises a plurality of resin substrates on which conductive circuits are formed. A technical feature is that the capacitor is housed in a recess formed in the core substrate, and a conductive paste is applied to the surface of the electrode formed by metallizing the capacitor.

【００１２】請求項１および請求項２では、コア基板内
にコンデンサを収容することが可能となり、ＩＣチップ
とコンデンサとの距離が短くなるため、プリント配線板
のループインダクタンスを低減できる。また、導体回路
が形成された樹脂基板を複数枚積層してコア基板を形成
しているため、コア基板内の配線密度が高まり、層間樹
脂絶縁層の層数を減らすことが可能となる。In the first and second aspects, the capacitor can be accommodated in the core substrate, and the distance between the IC chip and the capacitor is shortened, so that the loop inductance of the printed wiring board can be reduced. Further, since the core substrate is formed by laminating a plurality of resin substrates on which conductive circuits are formed, the wiring density in the core substrate is increased, and the number of interlayer resin insulating layers can be reduced.

【００１３】コア基板上に層間樹脂絶縁層を設けて、該
層間樹脂絶縁層にバイアホールもしくはスルーホールを
施して、導電層である導体回路を形成するビルドアップ
法によって形成する回路を意味している。それらには、
セミアディティブ法、フルアディティブ法のいずれかを
用いることができる。A circuit formed by a build-up method in which an interlayer resin insulating layer is provided on a core substrate, a via hole or a through hole is formed in the interlayer resin insulating layer, and a conductive circuit as a conductive layer is formed. I have. They include
Either a semi-additive method or a full-additive method can be used.

【００１４】空隙には、樹脂を充填させることが望まし
い。コンデンサ、コア基板間の空隙をなくすことによっ
て、内蔵されたコンデンサが、挙動することが小さくな
るし、コンデンサを起点とする応力が発生したとして
も、該充填された樹脂により緩和することができる。ま
た、該樹脂には、コンデンサとコア基板との接着やマイ
グレーションの低下させるという効果も有する。It is desirable to fill the void with a resin. By eliminating the gap between the capacitor and the core substrate, the built-in capacitor is less likely to behave, and even if a stress originating from the capacitor is generated, the stress can be reduced by the filled resin. The resin also has an effect of reducing adhesion and migration between the capacitor and the core substrate.

【００１５】また、コンデンサのメタライズからなる電
極の表面に導電性ペーストが塗布されているため、表面
が完全にフラットになる。このため、樹脂層にレーザで
開口を穿設した際に、電極の表面に樹脂が残ることが無
くなり、該電極とめっきによるバイアホールとの接続信
頼性を高めることができる。Further, since the conductive paste is applied to the surface of the electrode formed by metallizing the capacitor, the surface becomes completely flat. Therefore, when an opening is formed in the resin layer by a laser, the resin does not remain on the surface of the electrode, and the connection reliability between the electrode and the via hole by plating can be improved.

【００１６】請求項３では、コンデンサの電極の導電性
ペースト上に金属層を設けてあるため、電極でのマイグ
レーションの発生を防止することができ、また、接続抵
抗を更に低減することができる。According to the third aspect of the present invention, since the metal layer is provided on the conductive paste of the electrode of the capacitor, it is possible to prevent the occurrence of migration at the electrode and to further reduce the connection resistance.

【００１７】請求項４では、コンデンサの表面に、粗化
処理を施す。これにより、セラミックからなるチップコ
ンデンサと樹脂からなる接着層、層間樹脂絶縁層との密
着性が高くなり、ヒートサイクル試験を実施しても界面
での接着層、層間樹脂絶縁層の剥離が発生することがな
い。According to a fourth aspect, the surface of the capacitor is subjected to a roughening treatment. Thereby, the adhesion between the ceramic chip capacitor and the adhesive layer made of resin and the interlayer resin insulating layer is increased, and the adhesive layer and interlayer resin insulating layer are peeled off at the interface even when the heat cycle test is performed. Nothing.

【００１８】請求項５では、コンデンサの表面に、シラ
ンカップリング、樹脂被膜の塗布等の濡れ性改善処理を
施す。これにより、セラミックからなるチップコンデン
サと樹脂からなる接着層、層間樹脂絶縁層との密着性が
高くなり、ヒートサイクル試験を実施しても界面での接
着層、層間樹脂絶縁層の剥離が発生することがない。According to a fifth aspect, the surface of the capacitor is subjected to a wettability improving treatment such as silane coupling or application of a resin film. Thereby, the adhesion between the ceramic chip capacitor and the adhesive layer made of resin and the interlayer resin insulating layer is increased, and the adhesive layer and interlayer resin insulating layer are peeled off at the interface even when the heat cycle test is performed. Nothing.

【００１９】請求項６では、複数枚の樹脂基板を、接着
板を介在させて貼り合わせるため、強固に接着させるこ
とができる。According to the sixth aspect, since a plurality of resin substrates are bonded together with an adhesive plate interposed therebetween, they can be firmly bonded.

【００２０】請求項７では、接着板が心材に熱硬化性樹
脂を含浸させてなるため、コア基板に高い強度を持たせ
ることができる。According to the present invention, the core plate is made of a core material impregnated with a thermosetting resin, so that the core substrate can have high strength.

【００２１】請求項８では、樹脂基板は、心材に樹脂を
含浸させてなるため、コア基板に高い強度を持たせるこ
とができる。According to the eighth aspect, the resin substrate is obtained by impregnating the core material with the resin, so that the core substrate can have high strength.

【００２２】請求項９では、コア基板内に複数個のコン
デンサを収容するため、コンデンサの高集積化が可能と
なる。According to the ninth aspect, since a plurality of capacitors are accommodated in the core substrate, high integration of the capacitors becomes possible.

【００２３】請求項１０では、基板内に収容したコンデ
ンサに加えて表面にコンデンサを配設してある。プリン
ト配線板内にコンデンサが収容してあるために、ＩＣチ
ップとコンデンサとの距離が短くなり、ループインダク
タンスを低減し、瞬時に電源を供給することができ、一
方、プリント配線板の表面にもコンデンサが配設してあ
るので、大容量のコンデンサを取り付けることができ、
ＩＣチップに大電力を容易に供給することが可能とな
る。In the tenth aspect, a capacitor is provided on the surface in addition to the capacitor housed in the substrate. Since the capacitor is housed in the printed wiring board, the distance between the IC chip and the capacitor is shortened, the loop inductance is reduced, and power can be supplied instantaneously. Since capacitors are provided, large capacity capacitors can be attached,
Large power can be easily supplied to the IC chip.

【００２４】請求項１１では、表面のコンデンサの静電
容量は、内層のコンデンサの静電容量以上であるため、
高周波領域における電源供給の不足がなく、所望のＩＣ
チップの動作が確保される。According to the eleventh aspect, the capacitance of the capacitor on the surface is larger than the capacitance of the capacitor in the inner layer.
There is no shortage of power supply in the high frequency range, and the desired IC
The operation of the chip is ensured.

【００２５】請求項１２では、表面のコンデンサのイン
ダクタンスは、内層のコンデンサのインダクタンス以上
であるため、高周波領域における電源供給の不足がな
く、所望のＩＣチップの動作が確保される。According to the twelfth aspect, since the inductance of the capacitor on the surface is equal to or greater than the inductance of the capacitor in the inner layer, there is no shortage of power supply in a high-frequency region, and a desired operation of the IC chip is ensured.

【００２６】請求項１３では、絶縁性接着剤の熱膨張率
を、コア基板よりも小さく、即ち、セラミックからなる
コンデンサに近いように設定してある。このため、ヒー
トサイクル試験において、コア基板とコンデンサとの間
に熱膨張率差から内応力が発生しても、コア基板にクラ
ック、剥離等が生じ難く、高い信頼性を達成できる。In the thirteenth aspect, the coefficient of thermal expansion of the insulating adhesive is set to be smaller than that of the core substrate, that is, close to that of a capacitor made of ceramic. For this reason, in the heat cycle test, even if internal stress is generated due to a difference in the coefficient of thermal expansion between the core substrate and the capacitor, cracks, peeling, and the like hardly occur on the core substrate, and high reliability can be achieved.

【００２７】請求項１４では、外縁の内側に電極の形成
されたチップコンデンサを用いるため、バイアホールを
経て導通を取っても外部電極が大きく取れ、アライメン
トの許容範囲が広がるために、接続不良がなくなる。According to the fourteenth aspect, since a chip capacitor having an electrode formed inside the outer edge is used, a large external electrode can be obtained even when conduction is established through a via hole, and the allowable range of alignment is widened. Gone.

【００２８】請求項１５では、マトリクス状に電極が形
成されたコンデンサを用いるので、大判のチップコンデ
ンサをコア基板に収容することが容易になる。そのた
め、静電容量を大きくできるので、電気的な問題を解決
することができる。さらに、種々の熱履歴などを経ても
プリント配線板に反りが発生し難くなる。In the fifteenth aspect, since a capacitor having electrodes formed in a matrix is used, it is easy to accommodate a large chip capacitor in the core substrate. Therefore, the capacitance can be increased, so that an electric problem can be solved. Furthermore, the printed wiring board is less likely to warp even after various thermal histories and the like.

【００２９】請求項１６では、コンデンサに多数個取り
用のチップコンデンサを複数連結させてもよい。それに
よって、静電容量を適宜調整することができ、適切にＩ
Ｃチップを動作させることができる。According to the sixteenth aspect, a plurality of chip capacitors for multi-cavity may be connected to the capacitor. As a result, the capacitance can be adjusted appropriately, and I
The C chip can be operated.

【００３０】請求項１７のプリント配線板の製造方法
は、少なくとも以下（ａ）〜（ｅ）の工程を備えること
を技術的特徴とする： （ａ）複数枚の樹脂基板に、導体回路を形成する工程； （ｂ）接着板を介して複数枚の前記樹脂基板を積層する
工程； （ｃ）前記樹脂基板同士を、前記接着板を介して接着し
コア基板とする工程； （ｄ）前記コア基板に、凹部を形成する工程； （ｅ）前記凹部にメタライズ電極の上に導電性ペースト
を塗布したコンデンサを収容する工程。According to a seventeenth aspect of the present invention, there is provided a method for manufacturing a printed wiring board, which comprises at least the following steps (a) to (e): (a) forming a conductor circuit on a plurality of resin substrates; (B) laminating a plurality of the resin substrates via an adhesive plate; (c) bonding the resin substrates to each other via the adhesive plate to form a core substrate; (d) the core Forming a recess in the substrate; and (e) housing a capacitor in which a conductive paste is applied on the metallized electrode in the recess.

【００３１】請求項１８のプリント配線板の製造方法
は、少なくとも以下（ａ）〜（ｅ）の工程を備えること
を技術的特徴とする： （ａ）通孔を備え、表面に導体回路を配設した樹脂基板
を形成する工程； （ｂ）通孔を備えず、表面に導体回路を配設した樹脂基
板を形成する工程； （ｃ）前記通孔を備える樹脂基板と前記通孔を備えない
樹脂基板とを接着板を介して積層する工程； （ｄ）前記樹脂基板同士を、前記接着板を介して接着し
コア基板とする工程； （ｅ）前記通孔にメタライズ電極の上に導電性ペースト
を塗布したコンデンサを収容する工程。A technical feature of the method for manufacturing a printed wiring board according to the eighteenth aspect is to provide at least the following steps (a) to (e): (a) A through hole is provided, and a conductor circuit is provided on the surface. Forming a resin substrate provided; (b) forming a resin substrate provided with a conductive circuit on a surface without a through hole; (c) a resin substrate having the through hole and not including the through hole. A step of laminating a resin substrate with an adhesive plate; (d) a step of bonding the resin substrates to each other via the adhesive plate to form a core substrate; and (e) a conductive layer on the metalized electrode in the through hole. A step of housing the capacitor coated with the paste.

【００３２】請求項１７および請求項１８では、コア基
板内にコンデンサを収容することが可能となり、ＩＣチ
ップとコンデンサとの距離が短くなるため、プリント配
線板のループインダクタンスを低減できる。また、導体
回路が形成された樹脂基板を複数枚積層してコア基板を
形成しているため、コア基板内の配線密度が高まり、層
間樹脂絶縁層の層数を減らすことが可能となる。In the seventeenth and eighteenth aspects, the capacitor can be accommodated in the core substrate, and the distance between the IC chip and the capacitor is shortened, so that the loop inductance of the printed wiring board can be reduced. Further, since the core substrate is formed by laminating a plurality of resin substrates on which conductive circuits are formed, the wiring density in the core substrate is increased, and the number of interlayer resin insulating layers can be reduced.

【００３３】また、コンデンサの電極の表面に導電性ペ
ーストを塗布してあるため、表面が完全にフラットにな
る。このため、樹脂層にレーザで開口を穿設した際に、
電極の表面に樹脂が残ることが無くなり、該電極とめっ
きによるバイアホールとの接続信頼性を高めることがで
きる。Further, since a conductive paste is applied to the surface of the electrode of the capacitor, the surface becomes completely flat. For this reason, when an opening is formed in the resin layer with a laser,
Resin does not remain on the surface of the electrode, and the connection reliability between the electrode and the via hole formed by plating can be improved.

【００３４】本発明のにおいて層間樹脂絶縁層、接続層
として使用する樹脂フィルムは、酸または酸化剤に可溶
性の粒子（以下、可溶性粒子という）が酸または酸化剤
に難溶性の樹脂（以下、難溶性樹脂という）中に分散し
たものである。なお、本発明で使用する「難溶性」「可
溶性」という語は、同一の酸または酸化剤からなる溶液
に同一時間浸漬した場合に、相対的に溶解速度の早いも
のを便宜上「可溶性」と呼び、相対的に溶解速度の遅い
ものを便宜上「難溶性」と呼ぶ。In the present invention, the resin film used as the interlayer resin insulating layer and the connection layer is made of a resin which is soluble in an acid or an oxidizing agent (hereinafter referred to as a soluble particle). (Referred to as a soluble resin). The terms "sparingly soluble" and "soluble" used in the present invention are referred to as "soluble" for the sake of convenience, when they are immersed in a solution containing the same acid or oxidizing agent for the same period of time. Those having a relatively low dissolution rate are referred to as "poorly soluble" for convenience.

【００３５】上記可溶性粒子としては、例えば、酸また
は酸化剤に可溶性の樹脂粒子（以下、可溶性樹脂粒
子）、酸または酸化剤に可溶性の無機粒子（以下、可溶
性無機粒子）、酸または酸化剤に可溶性の金属粒子（以
下、可溶性金属粒子）等が挙げられる。これらの可溶性
粒子は、単独で用いても良いし、２種以上併用してもよ
い。Examples of the soluble particles include resin particles soluble in an acid or an oxidizing agent (hereinafter referred to as “soluble resin particles”), inorganic particles soluble in an acid or an oxidizing agent (hereinafter referred to as “soluble inorganic particles”), and an acid or an oxidizing agent. Soluble metal particles (hereinafter referred to as “soluble metal particles”) and the like. These soluble particles may be used alone or in combination of two or more.

【００３６】上記可溶性粒子の形状は特に限定されず、
球状、破砕状等が挙げられる。また、上記可溶性粒子の
形状は、一様な形状であることが望ましい。均一な粗さ
の凹凸を有する粗化面を形成することができるからであ
る。The shape of the soluble particles is not particularly limited.
Spherical, crushed and the like. The shape of the soluble particles is desirably a uniform shape. This is because a roughened surface having unevenness with a uniform roughness can be formed.

【００３７】上記可溶性粒子の平均粒径としては、０．
１〜１０μｍが望ましい。この粒径の範囲であれば、２
種類以上の異なる粒径のものを含有してもよい。すなわ
ち、平均粒径が０．１〜０．５μｍの可溶性粒子と平均
粒径が１〜３μｍの可溶性粒子とを含有する等である。
これにより、より複雑な粗化面を形成することができ、
導体回路との密着性にも優れる。なお、本発明におい
て、可溶性粒子の粒径とは、可溶性粒子の一番長い部分
の長さである。The average particle size of the above-mentioned soluble particles is 0.1.
1 to 10 μm is desirable. Within this particle size range, 2
More than one kind of particles having different particle sizes may be contained. That is, it contains soluble particles having an average particle size of 0.1 to 0.5 μm and soluble particles having an average particle size of 1 to 3 μm.
Thereby, a more complicated roughened surface can be formed,
Excellent adhesion to conductor circuits. In the present invention, the particle size of the soluble particles is the length of the longest portion of the soluble particles.

【００３８】上記可溶性樹脂粒子としては、熱硬化性樹
脂、熱可塑性樹脂等からなるものが挙げられ、酸あるい
は酸化剤からなる溶液に浸漬した場合に、上記難溶性樹
脂よりも溶解速度が速いものであれば特に限定されな
い。上記可溶性樹脂粒子の具体例としては、例えば、エ
ポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリフ
ェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂等から
なるものが挙げられ、これらの樹脂の一種からなるもの
であってもよいし、２種以上の樹脂の混合物からなるも
のであってもよい。Examples of the soluble resin particles include those made of a thermosetting resin, a thermoplastic resin, and the like. When immersed in a solution containing an acid or an oxidizing agent, the soluble resin particles have a higher dissolution rate than the hardly soluble resin. If it is, there is no particular limitation. Specific examples of the soluble resin particles include, for example, those made of epoxy resin, phenol resin, polyimide resin, polyphenylene resin, polyolefin resin, fluororesin, and the like, and may be made of one of these resins. Alternatively, it may be composed of a mixture of two or more resins.

【００３９】また、上記可溶性樹脂粒子としては、ゴム
からなる樹脂粒子を用いることもできる。上記ゴムとし
ては、例えば、ポリブタジエンゴム、エポキシ変性、ウ
レタン変性、（メタ）アクリロニトリル変性等の各種変
性ポリブタジエンゴム、カルボキシル基を含有した（メ
タ）アクリロニトリル・ブタジエンゴム等が挙げられ
る。これらのゴムを使用することにより、可溶性樹脂粒
子が酸あるいは酸化剤に溶解しやすくなる。つまり、酸
を用いて可溶性樹脂粒子を溶解する際には、強酸以外の
酸でも溶解することができ、酸化剤を用いて可溶性樹脂
粒子を溶解する際には、比較的酸化力の弱い過マンガン
酸塩でも溶解することができる。また、クロム酸を用い
た場合でも、低濃度で溶解することができる。そのた
め、酸や酸化剤が樹脂表面に残留することがなく、後述
するように、粗化面形成後、塩化パラジウム等の触媒を
付与する際に、触媒が付与されなたかったり、触媒が酸
化されたりすることがない。As the soluble resin particles, resin particles made of rubber can be used. Examples of the rubber include polybutadiene rubber, various modified polybutadiene rubbers such as epoxy-modified, urethane-modified, (meth) acrylonitrile-modified, and (meth) acrylonitrile-butadiene rubber containing a carboxyl group. By using these rubbers, the soluble resin particles are easily dissolved in an acid or an oxidizing agent. In other words, when dissolving the soluble resin particles using an acid, an acid other than a strong acid can be dissolved, and when dissolving the soluble resin particles using an oxidizing agent, permanganese having a relatively weak oxidizing power is used. Acid salts can also be dissolved. Even when chromic acid is used, it can be dissolved at a low concentration. Therefore, the acid or the oxidizing agent does not remain on the resin surface, and as described later, when a catalyst such as palladium chloride is applied after forming the roughened surface, the catalyst is not applied or the catalyst is oxidized. Or not.

【００４０】上記可溶性無機粒子としては、例えば、ア
ルミニウム化合物、カルシウム化合物、カリウム化合
物、マグネシウム化合物およびケイ素化合物からなる群
より選択される少なくとも一種からなる粒子等が挙げら
れる。Examples of the soluble inorganic particles include particles made of at least one selected from the group consisting of aluminum compounds, calcium compounds, potassium compounds, magnesium compounds and silicon compounds.

【００４１】上記アルミニウム化合物としては、例え
ば、アルミナ、水酸化アルミニウム等が挙げられ、上記
カルシウム化合物としては、例えば、炭酸カルシウム、
水酸化カルシウム等が挙げられ、上記カリウム化合物と
しては、炭酸カリウム等が挙げられ、上記マグネシウム
化合物としては、マグネシア、ドロマイト、塩基性炭酸
マグネシウム等が挙げられ、上記ケイ素化合物として
は、シリカ、ゼオライト等が挙げられる。これらは単独
で用いても良いし、２種以上併用してもよい。Examples of the aluminum compound include alumina and aluminum hydroxide. Examples of the calcium compound include calcium carbonate and
Examples of the potassium compound include potassium carbonate.Examples of the magnesium compound include magnesia, dolomite, and basic magnesium carbonate.Examples of the silicon compound include silica and zeolite. Is mentioned. These may be used alone or in combination of two or more.

【００４２】上記可溶性金属粒子としては、例えば、
銅、ニッケル、鉄、亜鉛、鉛、金、銀、アルミニウム、
マグネシウム、カルシウムおよびケイ素からなる群より
選択される少なくとも一種からなる粒子等が挙げられ
る。また、これらの可溶性金属粒子は、絶縁性を確保す
るために、表層が樹脂等により被覆されていてもよい。Examples of the soluble metal particles include, for example,
Copper, nickel, iron, zinc, lead, gold, silver, aluminum,
Examples include particles made of at least one selected from the group consisting of magnesium, calcium, and silicon. These soluble metal particles may have a surface layer coated with a resin or the like in order to ensure insulation.

【００４３】上記可溶性粒子を、２種以上混合して用い
る場合、混合する２種の可溶性粒子の組み合わせとして
は、樹脂粒子と無機粒子との組み合わせが望ましい。両
者とも導電性が低くいため樹脂フィルムの絶縁性を確保
することができるとともに、難溶性樹脂との間で熱膨張
の調整が図りやすく、樹脂フィルムからなる層間樹脂絶
縁層にクラックが発生せず、層間樹脂絶縁層と導体回路
との間で剥離が発生しないからである。When two or more of the above-mentioned soluble particles are used in combination, the combination of the two types of soluble particles to be mixed is preferably a combination of resin particles and inorganic particles. Both have low conductivity, so the insulation of the resin film can be ensured, and the thermal expansion can be easily adjusted with the poorly soluble resin, and no crack occurs in the interlayer resin insulation layer made of the resin film. This is because peeling does not occur between the interlayer resin insulating layer and the conductor circuit.

【００４４】上記難溶性樹脂としては、層間樹脂絶縁層
に酸または酸化剤を用いて粗化面を形成する際に、粗化
面の形状を保持できるものであれば特に限定されず、例
えば、熱硬化性樹脂、熱可塑性樹脂、これらの複合体等
が挙げられる。また、これらの樹脂に感光性を付与した
感光性樹脂であってもよい。感光性樹脂を用いることに
より、層間樹脂絶縁層に露光、現像処理を用いてバイア
ホール用開口を形成することできる。これらのなかで
は、熱硬化性樹脂を含有しているものが望ましい。それ
により、めっき液あるいは種々の加熱処理によっても粗
化面の形状を保持することができるからである。The hardly soluble resin is not particularly limited as long as it can maintain the shape of the roughened surface when the roughened surface is formed on the interlayer resin insulating layer using an acid or an oxidizing agent. Examples thereof include thermosetting resins, thermoplastic resins, and composites thereof. Further, photosensitive resins obtained by imparting photosensitivity to these resins may be used. By using a photosensitive resin, an opening for a via hole can be formed in an interlayer resin insulating layer by using exposure and development processes. Among these, those containing a thermosetting resin are desirable. Thereby, the shape of the roughened surface can be maintained even by the plating solution or various heat treatments.

【００４５】上記難溶性樹脂の具体例としては、例え
ば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、
ポリフェニレン樹脂、ポリオレフィン樹脂、フッ素樹脂
等が挙げられる。これらの樹脂は単独で用いてもよい
し、２種以上を併用してもよい。さらには、１分子中
に、２個以上のエポキシ基を有するエポキシ樹脂がより
望ましい。前述の粗化面を形成することができるばかり
でなく、耐熱性等にも優れてるため、ヒートサイクル条
件下においても、金属層に応力の集中が発生せず、金属
層の剥離などが起きにくいからである。Specific examples of the hardly soluble resin include, for example, epoxy resin, phenol resin, polyimide resin,
Examples thereof include polyphenylene resin, polyolefin resin, and fluorine resin. These resins may be used alone or in combination of two or more. Further, an epoxy resin having two or more epoxy groups in one molecule is more preferable. Not only can the above-described roughened surface be formed, but also excellent in heat resistance, etc., even under heat cycle conditions, stress concentration does not occur in the metal layer, and peeling of the metal layer does not easily occur. Because.

【００４６】上記エポキシ樹脂としては、例えば、クレ
ゾールノボラック型エポキシ樹脂、ビスフェノールＡ型
エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、フェ
ノールノボラック型エポキシ樹脂、アルキルフェノール
ノボラック型エポキシ樹脂、ビフェノールＦ型エポキシ
樹脂、ナフタレン型エポキシ樹脂、ジシクロペンタジエ
ン型エポキシ樹脂、フェノール類とフェノール性水酸基
を有する芳香族アルデヒドとの縮合物のエポキシ化物、
トリグリシジルイソシアヌレート、脂環式エポキシ樹脂
等が挙げられる。これらは、単独で用いてもよく、２種
以上を併用してもよい。それにより、耐熱性等に優れる
ものとなる。Examples of the epoxy resin include cresol novolak type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, phenol novolak type epoxy resin, alkylphenol novolak type epoxy resin, biphenol F type epoxy resin, and naphthalene type epoxy resin. Resin, dicyclopentadiene type epoxy resin, epoxidized product of a condensate of a phenol and an aromatic aldehyde having a phenolic hydroxyl group,
Triglycidyl isocyanurate, alicyclic epoxy resin and the like. These may be used alone or in combination of two or more. Thereby, it becomes excellent in heat resistance and the like.

【００４７】本発明で用いる樹脂フィルムにおいて、上
記可溶性粒子は、上記難溶性樹脂中にほぼ均一に分散さ
れていることが望ましい。均一な粗さの凹凸を有する粗
化面を形成することができ、樹脂フィルムにバイアホー
ルやスルーホールを形成しても、その上に形成する導体
回路の金属層の密着性を確保することができるからであ
る。また、粗化面を形成する表層部だけに可溶性粒子を
含有する樹脂フィルムを用いてもよい。それによって、
樹脂フィルムの表層部以外は酸または酸化剤にさらされ
ることがないため、層間樹脂絶縁層を介した導体回路間
の絶縁性が確実に保たれる。In the resin film used in the present invention, it is desirable that the soluble particles are substantially uniformly dispersed in the hardly-soluble resin. It is possible to form a roughened surface with unevenness of uniform roughness, and even if via holes and through holes are formed in the resin film, it is possible to secure the adhesion of the metal layer of the conductor circuit formed thereon. Because you can. Alternatively, a resin film containing soluble particles only in the surface layer forming the roughened surface may be used. Thereby,
Since the portions other than the surface layer of the resin film are not exposed to the acid or the oxidizing agent, the insulation between the conductor circuits via the interlayer resin insulating layer is reliably maintained.

【００４８】上記樹脂フィルムにおいて、難溶性樹脂中
に分散している可溶性粒子の配合量は、樹脂フィルムに
対して、３〜４０重量％が望ましい。可溶性粒子の配合
量が３重量％未満では、所望の凹凸を有する粗化面を形
成することができない場合があり、４０重量％を超える
と、酸または酸化剤を用いて可溶性粒子を溶解した際
に、樹脂フィルムの深部まで溶解してしまい、樹脂フィ
ルムからなる層間樹脂絶縁層を介した導体回路間の絶縁
性を維持できず、短絡の原因となる場合がある。In the above resin film, the compounding amount of the soluble particles dispersed in the poorly soluble resin is desirably 3 to 40% by weight based on the resin film. If the blending amount of the soluble particles is less than 3% by weight, a roughened surface having desired irregularities may not be formed. If the blending amount exceeds 40% by weight, when the soluble particles are dissolved using an acid or an oxidizing agent. In addition, the resin may be melted to a deep portion of the resin film, failing to maintain the insulating property between the conductor circuits via the interlayer resin insulating layer made of the resin film, which may cause a short circuit.

【００４９】上記樹脂フィルムは、上記可溶性粒子、上
記難溶性樹脂以外に、硬化剤、その他の成分等を含有し
ていることが望ましい。上記硬化剤としては、例えば、
イミダゾール系硬化剤、アミン系硬化剤、グアニジン系
硬化剤、これらの硬化剤のエポキシアダクトやこれらの
硬化剤をマイクロカプセル化したもの、トリフェニルホ
スフィン、テトラフェニルホスフォニウム・テトラフェ
ニルボレート等の有機ホスフィン系化合物等が挙げられ
る。The resin film desirably contains a curing agent and other components in addition to the soluble particles and the hardly-soluble resin. As the curing agent, for example,
Imidazole-based curing agents, amine-based curing agents, guanidine-based curing agents, epoxy adducts of these curing agents and microcapsules of these curing agents, and organic materials such as triphenylphosphine, tetraphenylphosphonium, and tetraphenylborate. And phosphine compounds.

【００５０】上記硬化剤の含有量は、樹脂フィルムに対
して０．０５〜１０重量％であることが望ましい。０．
０５重量％未満では、樹脂フィルムの硬化が不十分であ
るため、酸や酸化剤が樹脂フィルムに侵入する度合いが
大きくなり、樹脂フィルムの絶縁性が損なわれることが
ある。一方、１０重量％を超えると、過剰な硬化剤成分
が樹脂の組成を変性させることがあり、信頼性の低下を
招いたりしてしまうことがある。The content of the above curing agent is desirably 0.05 to 10% by weight based on the resin film. 0.
If the amount is less than 05% by weight, the resin film is insufficiently cured, so that the degree of penetration of acid or oxidizing agent into the resin film is increased, and the insulating property of the resin film may be impaired. On the other hand, when the content exceeds 10% by weight, an excessive curing agent component may modify the composition of the resin, which may cause a decrease in reliability.

【００５１】上記その他の成分としては、例えば、粗化
面の形成に影響しない無機化合物あるいは樹脂等のフィ
ラーが挙げられる。上記無機化合物としては、例えば、
シリカ、アルミナ、ドロマイト等が挙げられ、上記樹脂
としては、例えば、ポリイミド樹脂、ポリアクリル樹
脂、ポリアミドイミド樹脂、ポリフェニレン樹脂、メラ
ニン樹脂、オレフィン系樹脂等が挙げられる。これらの
フィラーを含有させることによって、熱膨脹係数の整合
や耐熱性、耐薬品性の向上などを図りプリント配線板の
性能を向上させることができる。Examples of the other components include fillers such as inorganic compounds or resins which do not affect the formation of the roughened surface. As the inorganic compound, for example,
Examples of the resin include silica, alumina, and dolomite. Examples of the resin include a polyimide resin, a polyacryl resin, a polyamideimide resin, a polyphenylene resin, a melanin resin, and an olefin resin. By including these fillers, the performance of the printed wiring board can be improved by matching the thermal expansion coefficient, improving heat resistance and chemical resistance, and the like.

【００５２】また、上記樹脂フィルムは、溶剤を含有し
ていてもよい。上記溶剤としては、例えば、アセトン、
メチルエチルケトン、シクロヘキサノン等のケトン類、
酢酸エチル、酢酸ブチル、セロソルブアセテートやトル
エン、キシレン等の芳香族炭化水素等が挙げられる。こ
れらは単独で用いてもよいし、２種類以上併用してもよ
い。Further, the resin film may contain a solvent. As the solvent, for example, acetone,
Ketones such as methyl ethyl ketone and cyclohexanone,
Ethyl acetate, butyl acetate, cellosolve acetate, and aromatic hydrocarbons such as toluene and xylene. These may be used alone or in combination of two or more.

【００５３】[0053]

【発明の実施の形態】以下、本発明の実施形態について
図を参照して説明する。先ず、本発明の第１実施形態に
係るプリント配線板の構成について、図７及び図８を参
照して説明する。図７は、プリント配線板１０の断面を
示し、図８は、図７に示すプリント配線板１０にＩＣチ
ップ９０を搭載し、ドータボード９５側へ取り付けた状
態を示している。Embodiments of the present invention will be described below with reference to the drawings. First, the configuration of the printed wiring board according to the first embodiment of the present invention will be described with reference to FIGS. FIG. 7 shows a cross section of the printed wiring board 10, and FIG. 8 shows a state where the IC chip 90 is mounted on the printed wiring board 10 shown in FIG.

【００５４】図７に示すように、プリント配線板１０
は、チップコンデンサ２０を収容するコア基板３０と、
ビルドアップ配線層８０Ａ、８０Ｂとからなる。ビルド
アップ配線層８０Ａとビルドアップ配線層８０Ｂとは、
スルーホール５６を介して接続されている。ビルドアッ
プ配線層８０Ａ、８０Ｂは、層間樹脂絶縁層４０、１４
０からなる。上側のビルドアップ配線層８０Ａ側の層間
樹脂絶縁層４０には、導体回路５８及びチップコンデン
サ２０の第１電極２１と第２電極２２に接続されたバイ
アホール６０が形成され、層間樹脂絶縁層１４０には、
導体回路１５８及びバイアホール１６０が形成されてい
る。一方、下側のビルドアップ配線層８０Ｂ側の層間樹
脂絶縁層４０には、導体回路５８が形成され、層間樹脂
絶縁層１４０には、導体回路１５８及びバイアホール１
６０が形成されている。ビルドアップ配線層８０Ａ、８
０Ｂの層間樹脂絶縁層１４０の上には、ソルダーレジス
ト層７０が形成されている。As shown in FIG. 7, the printed wiring board 10
Is a core substrate 30 that houses the chip capacitor 20;
It consists of build-up wiring layers 80A and 80B. The build-up wiring layer 80A and the build-up wiring layer 80B
They are connected via through holes 56. The build-up wiring layers 80A, 80B are
Consists of zero. In the interlayer resin insulation layer 40 on the side of the upper buildup wiring layer 80A, via holes 60 connected to the conductor circuit 58 and the first electrode 21 and the second electrode 22 of the chip capacitor 20 are formed. In
Conductive circuits 158 and via holes 160 are formed. On the other hand, the conductor circuit 58 is formed in the interlayer resin insulation layer 40 on the lower build-up wiring layer 80B side, and the conductor circuit 158 and the via hole 1 are formed in the interlayer resin insulation layer 140.
60 are formed. Build-up wiring layers 80A, 8
The solder resist layer 70 is formed on the interlayer resin insulating layer 140 of 0B.

【００５５】チップコンデンサ２０は、図１４（Ａ）に
示すように第１電極２１と第２電極２２と、第１、第２
電極に挟まれた誘電体２３とから成り、誘電体２３に
は、第１電極２１側に接続された第１導電膜２４と、第
２電極２２側に接続された第２導電膜２５とが複数枚対
向配置されている。第１電極２１と第２電極２２の表面
には、導電性ペースト２６を被覆させてある。As shown in FIG. 14A, the chip capacitor 20 includes a first electrode 21 and a second electrode 22, and first and second electrodes 21 and 22.
A first conductive film 24 connected to the first electrode 21 side and a second conductive film 25 connected to the second electrode 22 side. A plurality of sheets are arranged facing each other. The surfaces of the first electrode 21 and the second electrode 22 are coated with a conductive paste 26.

【００５６】ここで、第１電極２１及び第２電極２２
は、Ｎｉ、Ｐｂ、又はＡｇ金属のメタライズからなる。
導電性ペースト２６は、Ｃｕ、Ｎｉ又はＡｇ等の金属粒
子を含むペーストからなる。ここで、金属粒子の粒径
は、０．１〜１０μｍが望ましく、特に、１〜５μｍが
最適である。導電性ペーストとしては、金属粒子に、エ
ポキシ樹脂などの熱硬化性樹脂、ポリフェニレンスルフ
ィド（ＰＰＳ）樹脂を加えた有機系導電性ペーストが望
ましい。この導電性ペースト２６の厚みは、１〜３０μ
ｍが望ましい。１μｍ未満では、電極表面の凹凸を無く
すことができず、一方、３０μｍを越えても、特に効果
が向上しないからである。ここで、５〜２０μｍの厚み
が最も望ましい。なお、２種類以上の径の異なる粒子を
配合したペーストを用いることもでき、更に、２種類以
上の径の異なる金属ペーストを被覆することも可能であ
る。Here, the first electrode 21 and the second electrode 22
Consists of metallization of Ni, Pb or Ag metal.
The conductive paste 26 is made of a paste containing metal particles such as Cu, Ni or Ag. Here, the particle size of the metal particles is desirably 0.1 to 10 μm, and most preferably 1 to 5 μm. As the conductive paste, an organic conductive paste obtained by adding a thermosetting resin such as an epoxy resin or a polyphenylene sulfide (PPS) resin to metal particles is preferable. The thickness of the conductive paste 26 is 1 to 30 μm.
m is desirable. If the thickness is less than 1 μm, unevenness on the electrode surface cannot be eliminated, while if it exceeds 30 μm, the effect is not particularly improved. Here, a thickness of 5 to 20 μm is most desirable. Note that a paste in which two or more kinds of particles having different diameters are mixed can be used, and further, a metal paste having two or more kinds of different diameters can be coated.

【００５７】チップコンデンサの電極２１，２２は、メ
タライズからなり表面に凹凸がある。このため、金属層
を剥き出した状態で用いると、層間樹脂絶縁層４０にレ
ーザでバイアホール用開口４２を穿設する工程におい
て、該凹凸に樹脂が残ることがある。この際には、当該
樹脂残さにより第１、第２電極２１，２２とバイアホー
ル６０との接続不良が発生する。本実施形態において
は、導電性ペースト２６によって第１、第２電極２１，
２２の表面が平滑になり、電極上に被覆されたバイアホ
ール用開口４２を穿設した際に、樹脂残さが残らず、バ
イアホール６０を形成した際の電極２１，２２との接続
信頼性を高めることができる。The electrodes 21 and 22 of the chip capacitor are made of metallized and have irregularities on the surface. Therefore, when the metal layer is used in a state where the metal layer is exposed, the resin may remain on the unevenness in the step of forming the via hole opening 42 in the interlayer resin insulating layer 40 by laser. At this time, a connection failure between the first and second electrodes 21 and 22 and the via hole 60 occurs due to the resin residue. In the present embodiment, the first and second electrodes 21 and
When the via hole opening 42 is formed on the electrode and the via hole 60 is formed, the resin remains, and the connection reliability with the electrodes 21 and 22 when the via hole 60 is formed is improved. Can be enhanced.

【００５８】更に、チップコンデンサ２０のセラミック
から成る誘電体２３の表面には粗化層２３ａが設けられ
ている。このため、セラミックから成るチップコンデン
サ２０と層間樹脂絶縁層４０との密着性が高く、ヒート
サイクル試験を実施しても界面での層間樹脂絶縁層４０
の剥離が発生することがない。この粗化層２３ａは、焼
成後に、チップコンデンサ２０の表面を研磨することに
より、また、焼成前に、粗化処理を施すことにより形成
できる。Further, a roughened layer 23a is provided on the surface of the dielectric 23 made of ceramic of the chip capacitor 20. Therefore, the adhesion between the chip capacitor 20 made of ceramic and the interlayer resin insulating layer 40 is high, and even if a heat cycle test is performed, the interlayer resin insulating layer 40 at the interface is not damaged.
Does not occur. The roughened layer 23a can be formed by polishing the surface of the chip capacitor 20 after firing, or by performing a roughening process before firing.

【００５９】図８に示すように、上側のビルドアップ配
線層８０Ａには、ＩＣチップ９０のパッド９２Ｅ，９２
Ｐ、９２Ｓへ接続するための半田バンプ７６Ｕが配設さ
れている。一方、下側のビルドアップ配線層８０Ｂに
は、ドータボード９５のパッド９４Ｅ、９４Ｐ、９４Ｓ
へ接続するための半田バンプ７６Ｄが配設されている。As shown in FIG. 8, pads 92E and 92 of IC chip 90 are provided on upper build-up wiring layer 80A.
A solder bump 76U for connection to P, 92S is provided. On the other hand, pads 94E, 94P, 94S of daughter board 95 are provided on lower build-up wiring layer 80B.
A solder bump 76D is provided for connection to the substrate.

【００６０】図８中に示すＩＣチップ９０の信号用のパ
ッド９２Ｓは、バンプ７６Ｕ−導体回路１５８−バイア
ホール１６０−スルーホール５６−バイアホール１６０
−バンプ７６Ｄを介して、ドータボード９５の信号用の
パッド９４Ｓに接続されている。The signal pad 92S of the IC chip 90 shown in FIG. 8 includes bumps 76U, conductor circuits 158, via holes 160, through holes 56, and via holes 160.
-Connected to the signal pads 94S of the daughter board 95 via the bumps 76D.

【００６１】ＩＣチップ９０の接地用パッド９２Ｅは、
バンプ７６Ｕ−バイアホール１６０−導体回路５８−バ
イアホール６０を介してチップコンデンサ２０の第１電
極２１へ接続されている。一方、ドータボード９５の接
地用パッド９４Ｅは、バンプ７６Ｄ−バイアホール１６
０−スルーホール５６−バイアホール６０を介してチッ
プコンデンサ２０の第１電極２１へ接続されている。The ground pad 92E of the IC chip 90
It is connected to the first electrode 21 of the chip capacitor 20 via the bump 76U, the via hole 160, the conductor circuit 58, and the via hole 60. On the other hand, the ground pad 94E of the daughter board 95 is connected to the bump 76D-via hole 16D.
It is connected to the first electrode 21 of the chip capacitor 20 via the 0-through hole 56-the via hole 60.

【００６２】ＩＣチップ９０の電源用パッド９２Ｐは、
バンプ７６Ｕ−バイアホール１６０−導体回路５８−バ
イアホール６０を介してチップコンデンサ２０の第２電
極２２へ接続されている。一方、ドータボード９５の電
源用パッド９４Ｐは、バンプ７６Ｄ−バイアホール１６
０−スルーホール５６−バイアホール６０を介してチッ
プコンデンサ２０の第２電極２２へ接続されている。The power supply pad 92P of the IC chip 90
It is connected to the second electrode 22 of the chip capacitor 20 via the bump 76U, the via hole 160, the conductor circuit 58, and the via hole 60. On the other hand, the power supply pad 94P of the daughter board 95 is connected to the bump 76D-via hole 16D.
It is connected to the second electrode 22 of the chip capacitor 20 via the 0-through hole 56-the via hole 60.

【００６３】図７に示すように、本実施形態のコア基板
３０は、第１樹脂基板３０ａと、第１樹脂基板３０ａに
接着用樹脂層（接着板）３３ａを介して接続された第２
樹脂基板３０ｂと、第２樹脂基板３０ｂに接着用樹脂層
（接着板）３３ｂを介して接続された第３樹脂基板３０
ｃとからなる。第１樹脂基板３０ａ、第２樹脂基板３０
ｂ、第３樹脂基板３０ｃの両面には、導体回路３２が形
成されている。また、コア基板３０にはザグリ加工によ
ってチップコンデンサ２０を収容可能な凹部３４が形成
され、凹部３４にはチップコンデンサ２０が収容されて
いる。As shown in FIG. 7, the core substrate 30 of the present embodiment includes a first resin substrate 30a and a second resin substrate 30a connected to the first resin substrate 30a via an adhesive resin layer (adhesive plate) 33a.
The resin substrate 30b and the third resin substrate 30 connected to the second resin substrate 30b via an adhesive resin layer (adhesive plate) 33b.
c. First resin substrate 30a, second resin substrate 30
b, Conductive circuits 32 are formed on both surfaces of the third resin substrate 30c. Further, a concave portion 34 capable of accommodating the chip capacitor 20 is formed in the core substrate 30 by counterbore processing, and the concave portion 34 accommodates the chip capacitor 20.

【００６４】これにより、コア基板３０内にチップコン
デンサ２０を収容することができるため、ＩＣチップ９
０とチップコンデンサ２０との距離が短くなり、プリン
ト配線板１０のループインダクタンスを低減させれる。
また、両面に導体回路３２が配設された第１、第２、第
３樹脂基板３０ａ、３０ｂ、３０ｃを積層してコア基板
３０を形成しているため、コア基板３０内での配線密度
が高まり、層間樹脂絶縁層の層数を減らすことが可能と
なる。As a result, the chip capacitor 20 can be accommodated in the core substrate 30, so that the IC chip 9
The distance between 0 and the chip capacitor 20 is reduced, and the loop inductance of the printed wiring board 10 is reduced.
Further, since the core substrate 30 is formed by laminating the first, second, and third resin substrates 30a, 30b, and 30c having the conductor circuits 32 disposed on both surfaces, the wiring density in the core substrate 30 is reduced. As a result, the number of interlayer resin insulating layers can be reduced.

【００６５】更に、第１実施形態では、図２（Ａ）に示
すようにコア基板３０の通孔３４の下面とチップコンデ
ンサ２０との間に接着剤３６を介在させ、通孔３７の側
面とチップコンデンサ２０との間に樹脂充填剤３８を充
填してある。ここで、接着剤３６及び樹脂充填剤３８の
熱膨張率を、コア基板３０よりも小さく、即ち、セラミ
ックからなるチップコンデンサ２０に近いように設定し
てある。このため、ヒートサイクル試験において、コア
基板３０とチップコンデンサ２０との間に熱膨張率差か
ら内応力が発生しても、コア基板３０にクラック、剥離
等が生じ難く、高い信頼性を達成できる。また、マイグ
レーションの発生を防止することも出来る。Further, in the first embodiment, an adhesive 36 is interposed between the lower surface of the through hole 34 of the core substrate 30 and the chip capacitor 20 as shown in FIG. A resin filler 38 is filled between the chip capacitor 20. Here, the thermal expansion coefficients of the adhesive 36 and the resin filler 38 are set to be smaller than that of the core substrate 30, that is, close to the chip capacitor 20 made of ceramic. For this reason, in the heat cycle test, even if internal stress is generated due to a difference in thermal expansion coefficient between the core substrate 30 and the chip capacitor 20, cracks, peeling, and the like are not easily generated in the core substrate 30, and high reliability can be achieved. . Further, the occurrence of migration can be prevented.

【００６６】引き続き、図７を参照して上述したプリン
ト配線板の製造方法について、図１〜図７を参照して説
明する。Next, a method of manufacturing the printed wiring board described above with reference to FIG. 7 will be described with reference to FIGS.

【００６７】（１）厚さ０．３ｍｍのガラスクロス等の
心材にＢＴ（ビスマレイミドトリアジン）樹脂を含浸さ
せ硬化させた樹脂基板３１ａの両面に銅箔３１ｂがラミ
ネートされている銅張積層板３１Ｍを出発材料とする
（図１（Ａ）参照）。この銅貼積層板３１Ｍの銅箔３１
ｂを、パターン状にエッチングすることにより、両面に
導体回路３２を備える第１、第２、第３樹脂基板３０
ａ、３０ｂ、３０ｃを形成する（図１（Ｂ）参照）。そ
して、第３樹脂基板３０ｃと第２樹脂基板３０ｂとをガ
ラスクロス等の心材にエポキシ樹脂を含浸させたプリプ
レグ３３ｂを介して積層する。同様に、第２樹脂基板３
０ｂと第１樹脂基板３０ａとをプリプレグ３３ａを介し
て積層する（図１（Ｃ）参照）。(1) A copper-clad laminate 31M in which copper foil 31b is laminated on both surfaces of a resin substrate 31a in which a core material such as a glass cloth having a thickness of 0.3 mm is impregnated with a BT (bismaleimide triazine) resin and cured. (See FIG. 1A). Copper foil 31 of this copper-clad laminate 31M
b, by etching in a pattern, the first, second, and third resin substrates 30 having the conductor circuits 32 on both surfaces.
a, 30b, and 30c are formed (see FIG. 1B). Then, the third resin substrate 30c and the second resin substrate 30b are laminated via a prepreg 33b in which a core material such as a glass cloth is impregnated with an epoxy resin. Similarly, the second resin substrate 3
0b and the first resin substrate 30a are laminated via the prepreg 33a (see FIG. 1C).

【００６８】なお、コア基板として、セラミックやＡＩ
Ｎなどの基板を用いることはできなかった。該基板は外
形加工性が悪く、コンデンサを収容することができない
ことがあり、樹脂で充填させても空隙が生じてしまうた
めである。The core substrate is made of ceramic or AI.
A substrate such as N could not be used. This is because the substrate has poor external formability, and may not be able to accommodate a capacitor, and may cause voids even when filled with resin.

【００６９】（２）そして、重ね合わせた基板を熱プレ
スを用いて加圧プレスすることにより、第１、第２、第
３樹脂基板３０ａ、３０ｂ、３０ｃを多層状に一体化
し、コア基板３０を形成する（図１（Ｄ）参照）。ここ
では先ず、加圧されることでプリプレグ３３ａ、３３ｂ
のエポキシ樹脂（絶縁性樹脂）を周囲に押し出し、エポ
キシ樹脂を第１、第２、第３樹脂基板３０ａ、３０ｂ、
３０ｃに密着させる。更に、加圧と同時に加熱されるこ
とで、エポキシ樹脂が硬化し、プリプレグ３３ａ、３３
ｂを接着板として介在させることで、第１樹脂基板３０
ａと第２樹脂基板３０ｂと第３樹脂基板３０ｃとを強固
に接着させる。(2) Then, the first, second, and third resin substrates 30a, 30b, and 30c are integrated in a multilayer shape by pressing the superposed substrates by using a hot press. Is formed (see FIG. 1D). Here, first, the prepregs 33a, 33b
Of epoxy resin (insulating resin) is extruded around, and the epoxy resin is first, second, and third resin substrates 30a, 30b,
30c. Furthermore, the epoxy resin is cured by being heated simultaneously with the pressurization, and the prepregs 33a, 33
b as an adhesive plate, the first resin substrate 30
a, the second resin substrate 30b, and the third resin substrate 30c are firmly bonded to each other.

【００７０】（３）次に、コア基板３０に、ザグリ加工
でチップコンデンサ２０収容用の凹部３４を形成する
（図１（Ｅ）参照）。ここでは、ザグリ加工によりコン
デンサ収容用の凹部を設けているが、開口を設けた絶縁
樹脂基板と開口を設けない樹脂絶縁基板とを張り合わせ
ることで、収容部を備えるコア基板を形成することも可
能である。(3) Next, a recess 34 for accommodating the chip capacitor 20 is formed in the core substrate 30 by counterboring (see FIG. 1E). Here, the concave portion for accommodating the capacitor is provided by counterboring, but a core substrate having an accommodating portion may be formed by bonding an insulating resin substrate having an opening and a resin insulating substrate having no opening. It is possible.

【００７１】（４）その後、凹部３４の底面に、印刷機
を用いて熱硬化系もしくはＵＶ硬化系の接着材料３６を
塗布する（図２（Ａ）参照）。このとき、塗布以外に
も、ポッティングなどをしてもよい。次に、チップコン
デンサ２０を接着材料３６上に載置する（図２（Ｂ）参
照）。チップコンデンサ２０は、１個でも複数個でもよ
いが、複数個のチップコンデンサ２０を用いることによ
り、コンデンサの高集積化が可能となる。(4) Thereafter, a thermosetting or UV-curable adhesive material 36 is applied to the bottom surface of the concave portion 34 using a printing machine (see FIG. 2A). At this time, potting may be performed in addition to the application. Next, the chip capacitor 20 is placed on the adhesive material 36 (see FIG. 2B). One or a plurality of chip capacitors 20 may be used, but using a plurality of chip capacitors 20 enables high integration of the capacitors.

【００７２】（５）その後、凹部３４内に、熱硬化性樹
脂を充填し、加熱硬化して樹脂層３８を形成する（図２
（Ｃ）参照）。このとき、熱硬化性樹脂としては、エポ
キシ、フェノール、ポリイミド、トリアジンが好まし
い。これにより、凹部３４内のチップコンデンサ２０を
固定し、チップコンデンサ２０と凹部３４の壁面との隙
間を充填する。(5) Thereafter, the recess 34 is filled with a thermosetting resin, and is cured by heating to form a resin layer 38 (FIG. 2).
(C)). At this time, as the thermosetting resin, epoxy, phenol, polyimide, and triazine are preferable. Thereby, the chip capacitor 20 in the concave portion 34 is fixed, and the gap between the chip capacitor 20 and the wall surface of the concave portion 34 is filled.

【００７３】（６）上記工程を経た基板３０に、熱硬化
型樹脂フィルムを温度５０〜１５０℃まで昇温しながら
圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間樹脂
絶縁層４０を設ける（図２（Ｄ）参照）。真空圧着時の
真空度は、１０ｍｍＨｇである。(6) A thermosetting resin film is vacuum-press-laminated at a pressure of 5 kg / cm 2 while the temperature is raised to a temperature of 50 to 150 ° C. on the substrate 30 having undergone the above steps, thereby providing an interlayer resin insulating layer 40 (FIG. 9). 2 (D)). The degree of vacuum during vacuum compression is 10 mmHg.

【００７４】（７）次いで、樹脂基板３０ａ側の層間樹
脂絶縁層４０に、レーザにより、チップコンデンサ２０
の第１端子２１，第２端子２２へ至るバイアホール用開
口４２を形成する（図２（Ｅ）参照）。この際に、導電
性ペースト２６によりチップコンデンサ２０の電極２
１，２２の表面が平滑であるため、樹脂が電極上に残る
ことがない。(7) Next, the chip capacitor 20 is formed on the interlayer resin insulation layer 40 on the resin substrate 30a side by laser.
Then, a via hole opening 42 reaching the first terminal 21 and the second terminal 22 is formed (see FIG. 2E). At this time, the electrode 2 of the chip capacitor 20 is
Since the surfaces of 1 and 22 are smooth, no resin remains on the electrodes.

【００７５】（８）そして、コア基板３０にドリル又は
レーザにより、スルーホール用貫通孔４４を形成する
（図３（Ａ）参照）。この後、酸素プラズマを用いてデ
スミア処理を行う。(8) Then, through holes 44 for through holes are formed in the core substrate 30 by using a drill or a laser (see FIG. 3A). Thereafter, a desmear process is performed using oxygen plasma.

【００７６】（９）次に、日本真空技術株式会社製のＳ
Ｖ−４５４０を用いてプラズマ処理を行い、コア基板３
０の全表面に粗化面４６を形成する（図３（Ｂ）参
照）。この際、不活性ガスとしてはアルゴンガスを使用
し、電力２００Ｗ、ガス圧０．６Ｐａ、温度７０℃の条
件で、２分間プラズマ処理を実施する。(9) Next, S manufactured by Japan Vacuum Engineering Co., Ltd.
Plasma processing is performed using V-4540, and core substrate 3
Then, a roughened surface 46 is formed on the entire surface of No. 0 (see FIG. 3B). At this time, an argon gas is used as an inert gas, and plasma processing is performed for 2 minutes under the conditions of power 200 W, gas pressure 0.6 Pa, and temperature 70 ° C.

【００７７】（１０）その後、Ｎｉ及びＣｕをターゲッ
トにしたスパッタリングを行い、Ｎｉ／Ｃｕ金属層４８
を層間樹脂絶縁層４０の表面に形成する（図３（Ｃ）参
照）。ここでは、スパッタを用いているが、無電解めっ
きにより、銅、ニッケル等の金属層を形成してもよい。
また、場合によってはスパッタで形成した後に、無電解
めっき膜を形成させてもよい。酸あるいは酸化剤によっ
て粗化処理を施してもよい。また、粗化層は、０．１〜
５μｍが望ましい。この際に、チップコンデンサ２０の
電極２１，２２の表面に樹脂が残っていないため、電極
２１，２２に適正にＮｉ／Ｃｕ金属層４８を形成するこ
とができる。(10) Thereafter, sputtering using Ni and Cu as targets is performed, and the Ni / Cu metal layer 48 is formed.
Is formed on the surface of the interlayer resin insulation layer 40 (see FIG. 3C). Here, sputtering is used, but a metal layer such as copper or nickel may be formed by electroless plating.
In some cases, the electroless plating film may be formed after the formation by sputtering. Roughening treatment may be performed with an acid or an oxidizing agent. Further, the roughened layer is 0.1 to
5 μm is desirable. At this time, since no resin remains on the surfaces of the electrodes 21 and 22 of the chip capacitor 20, the Ni / Cu metal layer 48 can be appropriately formed on the electrodes 21 and 22.

【００７８】（１１）次に、Ｎｉ／Ｃｕ金属層４８の表
面に感光性ドライフィルムを貼り付け、マスクを載置し
て、露光・現像処理し、所定パターンのレジスト５０を
形成する。そして、電解めっき液にコア基板３０を浸漬
し、Ｎｉ／Ｃｕ金属層４８を介して電流を流し、レジス
ト５０非形成部に以下の条件で電解めっきを施し、電解
めっき膜５２を形成する（図３（Ｄ）参照）。(11) Next, a photosensitive dry film is stuck on the surface of the Ni / Cu metal layer 48, a mask is placed, and exposure and development are performed to form a resist 50 having a predetermined pattern. Then, the core substrate 30 is immersed in an electrolytic plating solution, an electric current is passed through the Ni / Cu metal layer 48, and an electrolytic plating is performed on a portion where the resist 50 is not formed under the following conditions to form an electrolytic plating film 52 (FIG. 3 (D)).

【００７９】 〔電解めっき水溶液〕 硫酸 ２．２４ ｍｏｌ／ｌ 硫酸銅 ０．２６ ｍｏｌ／ｌ 添加剤（アトテックジャパン製、カパラシドＨＬ） １９．５ ｍｌ／ｌ 〔電解めっき条件〕 電流密度 １Ａ／ｄｍ2 時間 １２０分 温度 ２２±２℃[Electrolytic plating aqueous solution] Sulfuric acid 2.24 mol / l Copper sulfate 0.26 mol / l Additive (captoside HL, manufactured by Atotech Japan) 19.5 ml / l [Electroplating conditions] Current density 1 A / dm 2 Time 120 minutes Temperature 22 ± 2 ℃

【００８０】（１２）レジスト５０を５％ＮａＯＨで剥
離除去した後、そのレジスト５０下のＮｉ−Ｃｕ合金層
４８を硝酸および硫酸と過酸化水素の混合液を用いるエ
ッチングにて溶解除去し、Ｎｉ−Ｃｕ合金層４８と電解
めっき膜５２からなる厚さ１６μｍのスルーホール５６
及び導体回路５８（バイアホール６０を含む）を形成す
る。そして、基板を水洗いし、乾燥した後、エッチング
液を基板の両面にスプレイで吹きつけて、スルーホール
５６及び導体回路５８（バイアホール６０を含む）の表
面をエッチングすることにより、スルーホール５６及び
導体回路５８（バイアホール６０を含む）の全表面に粗
化面６２を形成する（図４（Ａ）参照）。エッチング液
として、イミダゾール銅（ＩＩ）錯体１０重量部、グリ
コール酸７重量部、塩化カリウム５重量部およびイオン
交換水７８重量部を混合したものを使用する。(12) After removing and removing the resist 50 with 5% NaOH, the Ni-Cu alloy layer 48 under the resist 50 is dissolved and removed by etching using a mixed solution of nitric acid, sulfuric acid and hydrogen peroxide. 16-μm-thick through-hole 56 composed of Cu alloy layer 48 and electrolytic plating film 52
And a conductor circuit 58 (including the via hole 60). Then, the substrate is washed with water and dried, and then an etching solution is sprayed onto both surfaces of the substrate by spraying to etch the surfaces of the through-hole 56 and the conductor circuit 58 (including the via-hole 60). A roughened surface 62 is formed on the entire surface of the conductor circuit 58 (including the via hole 60) (see FIG. 4A). As an etching solution, a mixture of 10 parts by weight of imidazole copper (II) complex, 7 parts by weight of glycolic acid, 5 parts by weight of potassium chloride, and 78 parts by weight of ion-exchanged water is used.

【００８１】（１３）エポキシ系樹脂を主成分とする樹
脂充填剤６４を、スルーホール５６内に充填し、加熱乾
燥を行う。（図４（Ｂ）参照）。(13) A resin filler 64 containing an epoxy resin as a main component is filled in the through hole 56, and heated and dried. (See FIG. 4B).

【００８２】（１４）その後、（６）の工程で用いた熱
硬化型樹脂フィルムを温度５０〜１５０℃まで昇温しな
がら圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、層間
樹脂絶縁層１４０を設ける（図４（Ｃ）参照）。真空圧
着時の真空度は、１０ｍｍＨｇである。ここでは、エポ
キシ系樹脂を用いるが、シクロオレフィン系樹脂フィル
ムを用いることも可能である。(14) Thereafter, the thermosetting resin film used in the step (6) is vacuum-press-laminated at a pressure of 5 kg / cm 2 while the temperature is raised to a temperature of 50 to 150 ° C., and an interlayer resin insulating layer 140 is provided. (See FIG. 4C). The degree of vacuum during vacuum compression is 10 mmHg. Here, an epoxy resin is used, but a cycloolefin resin film can also be used.

【００８３】（１５）次いで、層間樹脂絶縁層１４０に
レーザによりバイアホール用開口１４２を形成する（図
４（Ｄ）参照）。(15) Next, a via hole opening 142 is formed in the interlayer resin insulating layer 140 by laser (see FIG. 4D).

【００８４】（１６）（９）の工程と同様に日本真空技
術株式会社製のＳＶ−４５４０を用いてプラズマ処理を
行い、層間樹脂絶縁層１４０の全表面に粗化面１４６を
形成する（図５（Ａ）参照）。酸あるいは酸化剤によっ
て粗化処理を施してもよい。また、粗化層は、０．１〜
５μｍが望ましい。(16) In the same manner as in the step (9), plasma treatment is performed using SV-4540 manufactured by Japan Vacuum Engineering Co., Ltd. to form a roughened surface 146 on the entire surface of the interlayer resin insulating layer 140 (FIG. 5 (A)). Roughening treatment may be performed with an acid or an oxidizing agent. Further, the roughened layer is 0.1 to
5 μm is desirable.

【００８５】（１７）その後、（１０）〜（１２）の工
程を繰り返すことにより、層間樹脂絶縁層１４０上に、
Ｎｉ−Ｃｕ合金層１４８と電解めっき膜１５２からなる
厚さ１６μｍの導体回路１５８（バイアホール１６０を
含む）及び粗化面１６２を形成する（図５（Ｂ）参
照）。(17) Thereafter, the steps (10) to (12) are repeated, whereby the interlayer resin insulating layer 140 is
A 16 μm-thick conductive circuit 158 (including the via hole 160) and a roughened surface 162 composed of the Ni—Cu alloy layer 148 and the electrolytic plating film 152 are formed (see FIG. 5B).

【００８６】（１８）次に、ジエチレングリコールジメ
チルエーテル（ＤＭＤＧ）に６０重量％の濃度になるよ
うに溶解させた、クレゾールノボラック型エポキシ樹脂
（日本化薬社製）のエポキシ基５０％をアクリル化した
感光性付与のオリゴマー（分子量４０００）４６．６７
重量部、メチルエチルケトンに溶解させた８０重量％の
ビスフェノールＡ型エポキシ樹脂（油化シェル社製、商
品名：エピコート１００１）１５重量部、イミダゾール
硬化剤（四国化成社製、商品名：２Ｅ４ＭＺ−ＣＮ）
１．６重量部、感光性モノマーである多官能アクリルモ
ノマー（共栄化学社製、商品名：Ｒ６０４）３重量部、
同じく多価アクリルモノマー（共栄化学社製、商品名：
ＤＰＥ６Ａ）１．５重量部、分散系消泡剤（サンノプコ
社製、商品名：Ｓ−６５）０．７１重量部を容器にと
り、攪拌、混合して混合組成物を調整し、この混合組成
物に対して光重量開始剤としてベンゾフェノン（関東化
学社製）２．０重量部、光増感剤としてのミヒラーケト
ン（関東化学社製）０．２重量部を加えて、粘度を２５
℃で２．０Ｐａ・ｓに調整したソルダーレジスト組成物
（有機樹脂絶縁材料）を得る。なお、粘度測定は、Ｂ型
粘度計（東京計器社製、ＤＶＬ−Ｂ型）で６０ｒｐｍの
場合はローターＮｏ.４、６ｒｐｍの場合はローターＮ
ｏ.３によった。(18) Next, a cresol novolak type epoxy resin (manufactured by Nippon Kayaku Co., Ltd.) dissolved in diethylene glycol dimethyl ether (DMDG) so as to have a concentration of 60% by weight was used. Oligomer for imparting properties (molecular weight: 4000) 46.67
15 parts by weight of a bisphenol A type epoxy resin (trade name: Epicoat 1001 manufactured by Yuka Shell Co., Ltd.) 80% by weight dissolved in methyl ethyl ketone, imidazole curing agent (trade name: 2E4MZ-CN manufactured by Shikoku Chemicals Co., Ltd.)
1.6 parts by weight, 3 parts by weight of a polyfunctional acrylic monomer (manufactured by Kyoei Chemical Co., Ltd., trade name: R604) as a photosensitive monomer,
Also polyvalent acrylic monomer (Kyoei Chemical Co., Ltd., trade name:
1.5 parts by weight of DPE6A) and 0.71 part by weight of a dispersion defoaming agent (manufactured by San Nopco Co., trade name: S-65) are placed in a container, stirred and mixed to prepare a mixed composition. Of benzophenone (manufactured by Kanto Kagaku) and 0.2 parts by weight of Michler's ketone (manufactured by Kanto Kagaku) as a photosensitizer were added to the mixture to give a viscosity of 25.
A solder resist composition (organic resin insulating material) adjusted to 2.0 Pa · s at ° C is obtained. The viscosity was measured by a B-type viscometer (DVL-B type, manufactured by Tokyo Keiki Co., Ltd.) at 60 rpm with rotor No. 4, and at 6 rpm with rotor N.
o.3.

【００８７】（１９）次に、基板３０の両面に、上記ソ
ルダーレジスト組成物を２０μｍの厚さで塗布し、７０
℃で２０分間、７０℃で３０分間の条件で乾燥処理を行
った後、ソルダーレジスト開口部のパターンが描画され
た厚さ５ｍｍのフォトマスクをソルダーレジスト層７０
に密着させて１０００ｍＪ／ｃｍ2の紫外線で露光し、
ＤＭＴＧ溶液で現像処理し、開口７１Ｕ、７１Ｄを形成
する（図６（Ａ）参照）。(19) Next, the above-mentioned solder resist composition is applied on both surfaces of the substrate 30 to a thickness of 20 μm.
After performing a drying process at 20 ° C. for 20 minutes and at 70 ° C. for 30 minutes, a 5 mm-thick photomask on which a pattern of the solder resist opening is drawn is applied to the solder resist layer 70.
And exposed to ultraviolet light of 1000 mJ / cm 2 ,
Openings 71U and 71D are formed by developing with a DMTG solution (see FIG. 6A).

【００８８】（２０）次に、ソルダーレジスト層（有機
樹脂絶縁層）７０を形成した基板を、塩化ニッケル
（２．３×１０-1ｍｏｌ／ｌ）、次亞リン酸ナトリウム
（２．８×１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム
（１．６×１０-1ｍｏｌ／ｌ）を含むｐＨ＝４．５の無
電解ニッケルめっき液に２０分間浸漬して、開口部７１
Ｕ、７１Ｄに厚さ５μｍのニッケルめっき層７２を形成
する。さらに、その基板を、シアン化金カリウム（７．
６×１０-3ｍｏｌ／ｌ）、塩化アンモニウム（１．９×
１０-1ｍｏｌ／ｌ）、クエン酸ナトリウム（１．２×１
０-1ｍｏｌ／ｌ）、次亜リン酸ナトリウム（１．７×１
０-1ｍｏｌ／ｌ）を含む無電解めっき液に８０℃の条件
で７．５分間浸漬して、ニッケルめっき層７２上に厚さ
０．０３μｍの金めっき層７４を形成する（図６（Ｂ）
参照）。(20) Next, the substrate on which the solder resist layer (organic resin insulating layer) 70 is formed is coated with nickel chloride (2.3 × 10 −1 mol / l) and sodium hypophosphite (2.8 × 10 −1 mol / l). 10 -1 mol / l) and an electroless nickel plating solution having a pH of 4.5 containing sodium citrate (1.6 × 10 -1 mol / l) for 20 minutes.
A nickel plating layer 72 having a thickness of 5 μm is formed on U and 71D. Further, the substrate was coated with potassium potassium cyanide (7.
6 × 10 −3 mol / l), ammonium chloride (1.9 × 10 −3 mol / l)
10 -1 mol / l), sodium citrate (1.2 × 1
0 -1 mol / l), sodium hypophosphite (1.7 × 1
(0 -1 mol / l) of the electroless plating solution at 80 ° C. for 7.5 minutes to form a gold plating layer 74 having a thickness of 0.03 μm on the nickel plating layer 72 (FIG. 6 ( B)
reference).

【００８９】（２１）この後、ソルダーレジスト層７０
の開口部７１Ｕ、７１Ｄに、はんだペーストを印刷し
て、２００℃でリフローすることにより、はんだバンプ
（半田体）７６Ｕ、７６Ｄを形成する。これにより、半
田バンプ７６Ｕ、７６Ｄを有するプリント配線板１０を
得ることができる（図７参照）。(21) Thereafter, the solder resist layer 70
The solder bumps (solder bodies) 76U and 76D are formed by printing a solder paste in the openings 71U and 71D of the above and reflowing the solder paste at 200 ° C. Thereby, the printed wiring board 10 having the solder bumps 76U and 76D can be obtained (see FIG. 7).

【００９０】次に、上述した工程で完成したプリント配
線板１０へのＩＣチップ９０の載置および、ドータボー
ド９５への取り付けについて、図８を参照して説明す
る。完成したプリント配線板１０の半田バンプ７６Ｕに
ＩＣチップ９０の半田パッド９２Ｅ、９２Ｐ、９２Ｓが
対応するように、ＩＣチップ９０を載置し、リフローを
行うことでＩＣチップ９０の取り付けを行う。同様に、
プリント配線板１０の半田バンプ７６Ｄにドータボード
９５のパッド９４Ｅ、９４Ｐ、９４Ｓが対応するよう
に、リフローすることで、ドータボード９５へプリント
配線板１０を取り付ける。Next, mounting of the IC chip 90 on the printed wiring board 10 completed in the above-described steps and mounting on the daughter board 95 will be described with reference to FIG. The IC chip 90 is placed so that the solder pads 92E, 92P, and 92S of the IC chip 90 correspond to the solder bumps 76U of the completed printed wiring board 10, and the IC chip 90 is mounted by performing reflow. Similarly,
The printed wiring board 10 is attached to the daughter board 95 by reflowing so that the pads 94E, 94P, 94S of the daughter board 95 correspond to the solder bumps 76D of the printed wiring board 10.

【００９１】次に、本発明の第２実施形態に係るプリン
ト配線板１１０について、図１１を参照して説明する。
上述した第１実施形態では、ＢＧＡ（ボールグリッドア
レー）を配設した。この第２実施形態のプリント配線板
の構成は、図１１に示すように導電性接続ピン９６を介
して接続を取るＰＧＡ方式に構成されている。Next, a printed wiring board 110 according to a second embodiment of the present invention will be described with reference to FIG.
In the first embodiment described above, a BGA (ball grid array) is provided. The configuration of the printed wiring board according to the second embodiment is a PGA system in which connection is established via conductive connection pins 96 as shown in FIG.

【００９２】図１４（Ｂ）に第２実施形態に係るチップ
コンデンサ２０の断面を示す。第１実施形態では、コン
デンサの表面に粗化処理を施し、樹脂との密着性を高め
たが、第２実施形態では、この代わりに、ポリイミド膜
２３ｂを形成しておくことで、表面濡れ性を改善してあ
る。ポリイミド膜の代わりに、コンデンサの表面にシラ
ンカップリング処理を施すことも可能である。FIG. 14B shows a cross section of a chip capacitor 20 according to the second embodiment. In the first embodiment, the surface of the capacitor is subjected to a roughening treatment to increase the adhesiveness with the resin. However, in the second embodiment, instead of this, the polyimide film 23b is formed to improve the surface wettability. Has been improved. Instead of the polyimide film, the surface of the capacitor may be subjected to a silane coupling treatment.

【００９３】また、第２実施形態では、導電性ペースト
２６の上に、無電解銅めっき膜２８ａ及び電解銅めっき
膜２８ｂからなる複合金属膜２８を形成されている。複
合金属膜２８の厚みは、０．１〜１０μｍが望ましく、
１〜５μｍが最適である。複合金属膜の代わりに、１層
の金属膜を形成することも可能である。In the second embodiment, a composite metal film 28 composed of an electroless copper plating film 28a and an electrolytic copper plating film 28b is formed on the conductive paste 26. The thickness of the composite metal film 28 is desirably 0.1 to 10 μm,
1 to 5 μm is optimal. Instead of a composite metal film, it is also possible to form a single-layer metal film.

【００９４】第２実施形態では、コンデンサ２０の電極
２１，２２の導電性ペースト２６上に金属層２８を設け
てあるため、電極２１、２２でのマイグレーションの発
生を防止することができ、また、接続抵抗を更に低減す
ることができる。メタライズからなる電極２１、２２
は、表面に凹凸があるが、導電性ペースト２６を塗布
し、更に、金属層２８を設けることで凹凸を完全に無く
すことができ、バイアホール６０との密着性を高め、接
続抵抗を下げることができる。In the second embodiment, since the metal layer 28 is provided on the conductive paste 26 of the electrodes 21 and 22 of the capacitor 20, migration can be prevented from occurring at the electrodes 21 and 22. The connection resistance can be further reduced. Electrodes 21 and 22 made of metallized
Has irregularities on the surface, but by applying the conductive paste 26 and further providing the metal layer 28, the irregularities can be completely eliminated, and the adhesion to the via hole 60 can be increased, and the connection resistance can be reduced. Can be.

【００９５】また、上述した第１実施形態では、コア基
板３０にザグリ加工によりチップコンデンサ２０を収容
する凹部３４を設け、チップコンデンサ２０を収容し
た。第２実施形態では、通孔３０Ａを設けた第１樹脂基
板３０ａおよび通孔を設けない第２、第３樹脂基板３０
ｂ、３０ｃとをプリプレグ（接着板）３３ａ、３３ｂを
介して貼り合わせることで、チップコンデンサ２０を収
容する凹部３５を備えるコア基板３０を形成し、凹部３
５内に複数個のチップコンデンサ２０を収容する。In the first embodiment described above, the recesses 34 for accommodating the chip capacitors 20 are provided in the core substrate 30 by counterboring to accommodate the chip capacitors 20. In the second embodiment, the first resin substrate 30a having the through hole 30A and the second and third resin substrates 30 not having the through hole are provided.
b and 30c are bonded together via prepregs (adhesive plates) 33a and 33b to form a core substrate 30 having a recess 35 for accommodating the chip capacitor 20.
A plurality of chip capacitors 20 are accommodated in 5.

【００９６】本発明の第２実施形態に係るプリント配線
板の製造工程について、図９及び図１０を参照して説明
する。 （１）厚さ０．３ｍｍのガラスクロス等の心材にＢＴ
（ビスマレイミドトリアジン）樹脂を含浸させ硬化させ
た樹脂基板３１ａの両面に銅箔３１ｂがラミネートされ
ている銅張積層板３１Ｍを出発材料とする（図９（Ａ）
参照）。この銅貼積層板３１Ｍの銅箔３１ｂをパターン
状にエッチングすることにより両面に導体回路３２を備
える第２、第３樹脂基板３０ｂ、３０ｃを形成する。ま
た、パターン状にエッチングすると共に、通孔３０Ａを
形成することで導体回路３２を備える第１樹脂基板３０
ａを形成する（図９（Ｂ）参照）。そして、第３樹脂基
板３０ｃと第２樹脂基板３０ｂとをガラスクロス等の心
材にエポキシ樹脂を含浸させたプリプレグ（接着板）３
３ｂを介して積層する。同様に、第２樹脂基板３０ｂと
通孔３０Ａが形成された第１樹脂基板３０ａとを通孔３
３Ａの形成されたプリプレグ（接着板）３３ａを介して
積層する（図９（Ｃ）参照）。The manufacturing process of the printed wiring board according to the second embodiment of the present invention will be described with reference to FIGS. (1) BT for core material such as glass cloth 0.3mm thick
A starting material is a copper-clad laminate 31M in which copper foils 31b are laminated on both surfaces of a resin substrate 31a impregnated with (bismaleimide triazine) resin and cured (FIG. 9A)
reference). The copper foil 31b of the copper-clad laminate 31M is etched in a pattern to form the second and third resin substrates 30b and 30c having the conductor circuits 32 on both surfaces. Further, the first resin substrate 30 having the conductor circuit 32 is formed by etching in a pattern and forming a through hole 30A.
a is formed (see FIG. 9B). Then, a prepreg (adhesive plate) 3 in which a third resin substrate 30c and a second resin substrate 30b are impregnated with a core material such as a glass cloth and an epoxy resin.
3b. Similarly, the second resin substrate 30b and the first resin substrate 30a in which the through hole 30A is formed have the through hole 3
Lamination is performed via the prepreg (adhesive plate) 33a on which the 3A is formed (see FIG. 9C).

【００９７】（２）そして、重ね合わせた基板を熱プレ
スを用いて加圧プレスすることにより、第１、第２、第
３樹脂基板３０ａ、３０ｂ、３０ｃを多層状に一体化
し、チップコンデンサ２０を収容する凹部３５を備える
コア基板３０を形成する（図９（Ｄ）参照）。ここで
は、先ず、加圧されることでプリプレグ３３ａ、３３ｂ
のエポキシ樹脂（絶縁性樹脂）を周囲に押し出し、エポ
キシ樹脂を第１、第２、第３樹脂基板３０ａ、３０ｂ、
３０ｃに密着させる。更に、加圧と同時に加熱されるこ
とで、エポキシ樹脂が硬化し、プリプレグ３３ａ、３３
ｂを接着板として介在させることで、第１樹脂基板３０
ａと第２樹脂基板３０ｂと第３樹脂基板３０ｃとを強固
に接着させる。(2) Then, the first, second, and third resin substrates 30a, 30b, and 30c are integrated in a multilayer shape by pressing the superposed substrates by using a hot press. The core substrate 30 having the concave portion 35 for accommodating is formed (see FIG. 9D). Here, first, the prepregs 33a, 33b
Of epoxy resin (insulating resin) is extruded around, and the epoxy resin is first, second, and third resin substrates 30a, 30b,
30c. Furthermore, the epoxy resin is cured by being heated simultaneously with the pressurization, and the prepregs 33a, 33
b as an adhesive plate, the first resin substrate 30
a, the second resin substrate 30b, and the third resin substrate 30c are firmly bonded to each other.

【００９８】（３）その後、凹部３５の底面に、印刷機
を用いて熱硬化系もしくはＵＶ硬化系の接着材料３６を
塗布する（図９（Ｅ）参照）。このとき、塗布以外に
も、ポッティングなどをしてもよい。(3) Then, a thermosetting or UV-curable adhesive material 36 is applied to the bottom surface of the concave portion 35 using a printing machine (see FIG. 9E). At this time, potting may be performed in addition to the application.

【００９９】（４）次に、複数個のチップコンデンサ２
０を接着材料３６上に載置する（図１０（Ａ）参照）。
コア基板に複数個のチップコンデンサ２０を収容するこ
とにより、コンデンサの高集積化が可能となる。(4) Next, a plurality of chip capacitors 2
0 is placed on the adhesive material 36 (see FIG. 10A).
By accommodating a plurality of chip capacitors 20 in the core substrate, high integration of the capacitors becomes possible.

【０１００】（５）その後、凹部３５内のチップコンデ
ンサ２０間に、熱硬化性樹脂を充填し、加熱硬化して樹
脂層３８を形成する（図１０（Ｂ）参照）。このとき、
熱硬化性樹脂としては、エポキシ、フェノール、ポリイ
ミド、トリアジンが好ましい。これにより、凹部３５内
のチップコンデンサ２０を固定し、チップコンデンサ２
０と凹部３５の壁面との隙間を充填する。(5) After that, a thermosetting resin is filled between the chip capacitors 20 in the concave portions 35 and heat-cured to form a resin layer 38 (see FIG. 10B). At this time,
As the thermosetting resin, epoxy, phenol, polyimide, and triazine are preferable. Thereby, the chip capacitor 20 in the recess 35 is fixed, and the chip capacitor 2
The gap between 0 and the wall of the recess 35 is filled.

【０１０１】（６）上記工程を経た基板３０に、熱硬化
型樹脂フィルムを温度５０〜１５０℃まで昇温しながら
圧力５ｋｇ／ｃｍ2で真空圧着ラミネートし、エポキシ
系樹脂からなる層間樹脂絶縁層４０を設ける（図１０
（Ｃ）参照）。(6) A thermosetting resin film is vacuum-compressed and laminated at a pressure of 5 kg / cm 2 on the substrate 30 having undergone the above steps at a temperature of 50 to 150 ° C. to form an interlayer resin insulating layer made of an epoxy resin. 40 (see FIG. 10).
(C)).

【０１０２】（７）次いで、樹脂基板３０ａ側の層間樹
脂絶縁層４０に、レーザにより、チップコンデンサ２０
の第１端子２１，第２端子２２へ至るバイアホール用開
口４２を形成する（図１０（Ｄ）参照）。(7) Next, the chip capacitor 20 is formed on the interlayer resin insulation layer 40 on the resin substrate 30a side by laser.
Then, a via hole opening 42 reaching the first terminal 21 and the second terminal 22 is formed (see FIG. 10D).

【０１０３】（８）そして、コア基板３０にドリル又は
レーザにより、スルーホール用貫通孔４４を形成する
（図１０（Ｅ）参照）。この後、酸素プラズマを用いて
デスミア処理を行う。あるいは、過マンガン酸などの薬
液によるデスミヤ処理を行ってもよい。以降の工程は、
上述した第１実施形態の（９）〜（２１）と同様である
ため、説明を省略する。(8) Then, through holes 44 for through holes are formed in the core substrate 30 by a drill or a laser (see FIG. 10E). Thereafter, a desmear process is performed using oxygen plasma. Alternatively, desmear treatment with a chemical such as permanganate may be performed. The subsequent steps are:
Since it is the same as (9) to (21) of the first embodiment described above, the description is omitted.

【０１０４】引き続き、本発明の第２実施形態の改変例
に係るプリント配線板について、図１２を参照して説明
する。改変例のプリント配線板は、上述した第２実施形
態とほぼ同様である。但し、第２実施形態では、コア基
板３０に収容されるチップコンデンサ２０のみを備えて
いたが、改変例では、表面及び裏面に大容量のチップコ
ンデンサ８６が実装されている。なお、電極には、第１
実施形態と同様に導電性ペースト、あるいは、第2実施
形態と同様に導電性ペースト及び複合金属層が形成され
ている。Subsequently, a printed wiring board according to a modification of the second embodiment of the present invention will be described with reference to FIG. The printed wiring board of the modified example is almost the same as the above-described second embodiment. However, in the second embodiment, only the chip capacitors 20 housed in the core substrate 30 are provided, but in a modified example, a large-capacity chip capacitor 86 is mounted on the front and back surfaces. In addition, the first electrode
A conductive paste is formed as in the embodiment, or a conductive paste and a composite metal layer are formed as in the second embodiment.

【０１０５】また、上述した第１実施形態では、コア基
板３０に収容されるチップコンデンサ２０のみを備えて
いたが、第１改変例では、表面及び裏面に大容量のチッ
プコンデンサ８６が実装されている。In the first embodiment described above, only the chip capacitor 20 housed in the core substrate 30 is provided. However, in the first modification, a large-capacity chip capacitor 86 is mounted on the front and back surfaces. I have.

【０１０６】ＩＣチップは、瞬時的に大電力を消費して
複雑な演算処理を行う。ここで、ＩＣチップ側に大電力
を供給するために、改変例では、プリント配線板に電源
用のチップコンデンサ２０及びチップコンデンサ８６を
備えてある。このチップコンデンサによる効果につい
て、図１３を参照して説明する。The IC chip instantaneously consumes a large amount of power and performs complicated arithmetic processing. Here, in order to supply a large power to the IC chip side, in a modified example, a chip capacitor 20 and a chip capacitor 86 for power supply are provided on the printed wiring board. The effect of the chip capacitor will be described with reference to FIG.

【０１０７】図１３は、縦軸にＩＣチップへ供給される
電圧を、横軸に時間を取ってある。ここで、二点鎖線Ｃ
は、電源用コンデンサを備えないプリント配線板の電圧
変動を示している。電源用コンデンサを備えない場合に
は、大きく電圧が減衰する。破線Ａは、表面にチップコ
ンデンサを実装したプリント配線板の電圧変動を示して
いる。上記二点鎖線Ｃと比較して電圧は大きく落ち込ま
ないが、ループ長さが長くなるので、律速の電源供給が
十分に行えていない。即ち、電力の供給開始時に電圧が
降下している。また、二点鎖線Ｂは、図１１を参照して
上述したチップコンデンサを内蔵するプリント配線板の
電圧降下を示している。ループ長さは短縮できている
が、コア基板３０に容量の大きなチップコンデンサを収
容することができないため、電圧が変動している。ここ
で、実線Ｅは、図１２を参照して上述したコア基板内の
チップコンデンサ２０を、また表面に大容量のチップコ
ンデンサ８６を実装する改変例のプリント配線板の電圧
変動を示している。ＩＣチップの近傍にチップコンデン
サ２０を、また、大容量（及び相対的に大きなインダク
タンス）のチップコンデンサ８６を備えることで、電圧
変動を最小に押さえている。FIG. 13 shows the voltage supplied to the IC chip on the vertical axis and the time on the horizontal axis. Here, the two-dot chain line C
Indicates voltage fluctuation of a printed wiring board without a power supply capacitor. When the power supply capacitor is not provided, the voltage is greatly attenuated. A broken line A indicates a voltage fluctuation of a printed wiring board having a chip capacitor mounted on the surface. Although the voltage does not drop much compared to the two-dot chain line C, the rate-limiting power supply cannot be performed sufficiently because the loop length is long. That is, the voltage drops at the start of power supply. The two-dot chain line B indicates the voltage drop of the printed wiring board incorporating the chip capacitor described above with reference to FIG. Although the loop length can be shortened, the voltage fluctuates because a large-capacity chip capacitor cannot be accommodated in the core substrate 30. Here, the solid line E indicates the voltage fluctuation of the printed wiring board of the modified example in which the chip capacitor 20 in the core substrate described above with reference to FIG. 12 and the large-capacity chip capacitor 86 are mounted on the surface. By providing the chip capacitor 20 near the IC chip and the chip capacitor 86 having a large capacity (and a relatively large inductance), voltage fluctuation is minimized.

【０１０８】引き続き、本発明の第３実施形態に係るプ
リント配線板の構成について図１５を参照して説明す
る。この第３実施形態のプリント配線板の構成は、上述
した第１実施形態とほぼ同様である。但し、コア基板３
０への収容されるチップコンデンサ２０が異なる。図１
５は、チップコンデンサの平面図を示している。図１５
（Ａ）は、多数個取り用の裁断前のチップコンデンサを
示し、図中で一点鎖線は、裁断線を示している。上述し
た第１実施形態のプリント配線板では、図１５（Ｂ）に
平面図を示すようにチップコンデンサの側縁に第１電極
２１及び第２電極２２を配設してある。図１５（Ｃ）
は、第３実施形態の多数個取り用の裁断前のチップコン
デンサを示し、図中で一点鎖線は、裁断線を示してい
る。第３実施形態のプリント配線板では、図１５（Ｄ）
に平面図を示すようにチップコンデンサの側縁の内側に
第１電極２１及び第２電極２２を配設してある。なお、
電極には、第１実施形態と同様に導電性ペースト、ある
いは、第2実施形態と同様に導電性ペースト及び複合金
属層が形成されている。Next, the configuration of the printed wiring board according to the third embodiment of the present invention will be described with reference to FIG. The configuration of the printed wiring board of the third embodiment is almost the same as that of the above-described first embodiment. However, the core substrate 3
The chip capacitors 20 housed to 0 are different. FIG.
5 shows a plan view of the chip capacitor. FIG.
(A) shows a chip capacitor for multi-piece cutting before cutting, and a dashed line in the drawing shows a cutting line. In the printed wiring board of the first embodiment described above, the first electrode 21 and the second electrode 22 are provided on the side edges of the chip capacitor as shown in the plan view of FIG. FIG. 15 (C)
Indicates a chip capacitor for multi-piece cutting according to the third embodiment before cutting, and a dashed line in the drawing indicates a cutting line. In the printed wiring board according to the third embodiment, FIG.
As shown in the plan view, a first electrode 21 and a second electrode 22 are provided inside the side edge of the chip capacitor. In addition,
A conductive paste is formed on the electrode as in the first embodiment, or a conductive paste and a composite metal layer are formed as in the second embodiment.

【０１０９】この第３実施形態のプリント配線板では、
外縁の内側に電極の形成されたチップコンデンサ２０を
用いるため、容量の大きなチップコンデンサを用いるこ
とができる。In the printed wiring board according to the third embodiment,
Since the chip capacitor 20 having the electrode formed inside the outer edge is used, a large-capacity chip capacitor can be used.

【０１１０】引き続き、第３実施形態の第１改変例に係
るプリント配線板図１６を参照して説明する。図１６
は、第１改変例に係るプリント配線板のコア基板に収容
されるチップコンデンサ２０の平面図を示している。上
述した第１実施形態では、複数個の小容量のチップコン
デンサをコア基板に収容したが、第１改変例では、大容
量の大判のチップコンデンサ２０をコア基板に収容して
ある。ここで、チップコンデンサ２０は、第１電極２１
と第２電極２２と、誘電体２３と、第１電極２１へ接続
された第１導電膜２４と、第２電極２２側に接続された
第２導電膜２５と、第１導電膜２４及び第２導電膜２５
へ接続されていないチップコンデンサの上下面の接続用
の電極２７とから成る。この電極２７を介してＩＣチッ
プ側とドータボード側とが接続されている。Next, a printed wiring board according to a first modification of the third embodiment will be described with reference to FIG. FIG.
Shows a plan view of the chip capacitor 20 housed in the core substrate of the printed wiring board according to the first modification. In the above-described first embodiment, a plurality of small-capacity chip capacitors are housed in the core substrate. In the first modification, a large-capacity large-format chip capacitor 20 is housed in the core substrate. Here, the chip capacitor 20 is connected to the first electrode 21.
, The second electrode 22, the dielectric 23, the first conductive film 24 connected to the first electrode 21, the second conductive film 25 connected to the second electrode 22, the first conductive film 24 and the first conductive film 24. 2 conductive film 25
And a connection electrode 27 on the upper and lower surfaces of the chip capacitor not connected to the chip capacitor. The IC chip side and the daughter board side are connected via the electrodes 27.

【０１１１】この第１改変例のプリント配線板では、大
判のチップコンデンサ２０を用いるため、容量の大きな
チップコンデンサを用いることができる。また、大判の
チップコンデンサ２０を用いるため、ヒートサイクルを
繰り返してもプリント配線板に反りが発生することがな
い。なお、電極には、第１実施形態と同様に導電性ペー
スト、あるいは、第2実施形態と同様に導電性ペースト
及び複合金属層が形成されている。In the printed wiring board of the first modification, a large-sized chip capacitor 20 is used, so that a large-capacity chip capacitor can be used. Further, since the large-sized chip capacitor 20 is used, the printed wiring board does not warp even when the heat cycle is repeated. Note that a conductive paste is formed on the electrode as in the first embodiment, or a conductive paste and a composite metal layer are formed as in the second embodiment.

【０１１２】図１７を参照して第２改変例に係るプリン
ト配線板について説明する。図１７（Ａ）は、多数個取
り用の裁断前のチップコンデンサを示し、図中で一点鎖
線は、通常の裁断線を示し、図１７（Ｂ）は、チップコ
ンデンサの平面図を示している。図１７（Ｂ）に示すよ
うに、この第２改変例では、多数個取り用のチップコン
デンサを複数個（図中の例では３枚）連結させて大判で
用いている。A printed wiring board according to a second modification will be described with reference to FIG. FIG. 17A shows a chip capacitor before cutting for multi-cavity production, in which a dashed line indicates a normal cutting line, and FIG. 17B shows a plan view of the chip capacitor. . As shown in FIG. 17B, in the second modification, a plurality of (three in the example in the figure) multi-chip chip capacitors are connected and used in a large format.

【０１１３】この第２改変例では、大判のチップコンデ
ンサ２０を用いるため、容量の大きなチップコンデンサ
を用いることができる。また、大判のチップコンデンサ
２０を用いるため、ヒートサイクルを繰り返してもプリ
ント配線板に反りが発生することがない。なお、電極に
は、第１実施形態と同様に導電性ペースト、あるいは、
第2実施形態と同様に導電性ペースト及び複合金属層が
形成されている。In the second modification, a large-sized chip capacitor 20 is used, so that a large-capacity chip capacitor can be used. Further, since the large-sized chip capacitor 20 is used, the printed wiring board does not warp even when the heat cycle is repeated. In addition, as in the first embodiment, a conductive paste, or
As in the second embodiment, a conductive paste and a composite metal layer are formed.

【０１１４】上述した第３実施形態では、チップコンデ
ンサをプリント配線板に内蔵させたが、チップコンデン
サの代わりに、セラミック板に導電体膜を設けてなる板
状のコンデンサを用いることも可能である。In the above-described third embodiment, the chip capacitor is built in the printed wiring board. However, instead of the chip capacitor, it is also possible to use a plate-like capacitor in which a conductor film is provided on a ceramic plate. .

【０１１５】[0115]

【発明の効果】以上説明したように、本発明によれば、
コア基板内にコンデンサを収容することが可能となり、
ＩＣチップとコンデンサとの距離が短くなるため、プリ
ント配線板のループインダクタンスを低減できる。ま
た、導体回路が形成された樹脂基板を複数個積層してコ
ア基板を形成しているため、コア基板内の配線密度が高
まり、層間樹脂絶縁層の層数を減らすことが可能とな
る。また、コンデンサの電極の表面に導電性ペーストを
塗布してあるため、表面が完全にフラットになる。この
ため、樹脂層にレーザで開口を穿設した際に、電極の表
面に樹脂が残ることが無くなり、該電極とめっきによる
バイアホールとの接続性を高めることができる。更に、
コア基板とコンデンサの間に樹脂が充填されているの
で、コンデンサなどが起因する応力が発生しても緩和さ
れるし、マイグレーションの発生がない。そのために、
コンデンサの電極とバイアホールの接続部への剥離や溶
解などの影響がない。そのために、信頼性試験を実施し
ても所望の性能を保つことができるのである。また、コ
ンデンサを銅によって被覆されている場合にも、マイグ
レーションの発生を防止することができる。As described above, according to the present invention,
Capacitors can be accommodated in the core board,
Since the distance between the IC chip and the capacitor is shortened, the loop inductance of the printed wiring board can be reduced. Further, since the core substrate is formed by laminating a plurality of resin substrates on which conductive circuits are formed, the wiring density in the core substrate is increased, and the number of interlayer resin insulating layers can be reduced. In addition, since the conductive paste is applied to the surface of the electrode of the capacitor, the surface becomes completely flat. Therefore, when an opening is formed in the resin layer by a laser, the resin does not remain on the surface of the electrode, and the connectivity between the electrode and the via hole formed by plating can be improved. Furthermore,
Since the resin is filled between the core substrate and the capacitor, even if stress due to the capacitor or the like is generated, the stress is reduced and migration does not occur. for that reason,
There is no influence such as peeling or melting at the connection between the capacitor electrode and via hole. Therefore, desired performance can be maintained even if a reliability test is performed. Also, even when the capacitor is covered with copper, the occurrence of migration can be prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、
本発明の第１実施形態に係るプリント配線板の製造工程
図である。FIG. 1 (A), (B), (C), (D), (E)
It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention.

【図２】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、
本発明の第１実施形態に係るプリント配線板の製造工程
図である。FIG. 2 (A), (B), (C), (D), (E)
It is a manufacturing process figure of the printed wiring board concerning a 1st embodiment of the present invention.

【図３】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第１実施形態に係るプリント配線板の製造工程図であ
る。FIGS. 3A, 3B, 3C, and 3D are manufacturing process diagrams of the printed wiring board according to the first embodiment of the present invention.

【図４】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、本発明の
第１実施形態に係るプリント配線板の製造工程図であ
る。FIGS. 4A, 4B, 4C, and 4D are manufacturing process diagrams of the printed wiring board according to the first embodiment of the present invention.

【図５】（Ａ）、（Ｂ）は、本発明の第１実施形態に係
るプリント配線板の製造工程図である。FIGS. 5A and 5B are manufacturing process diagrams of the printed wiring board according to the first embodiment of the present invention.

【図６】（Ａ）、（Ｂ）は、本発明の第１実施形態に係
るプリント配線板の製造工程図である。FIGS. 6A and 6B are manufacturing process diagrams of the printed wiring board according to the first embodiment of the present invention.

【図７】本発明の第１実施形態に係るプリント配線板の
断面図である。FIG. 7 is a sectional view of the printed wiring board according to the first embodiment of the present invention.

【図８】図７中のプリント配線板にＩＣチップを搭載
し、ドータボードへ取り付けた状態を示す断面図であ
る。8 is a cross-sectional view showing a state where an IC chip is mounted on the printed wiring board in FIG. 7 and attached to a daughter board.

【図９】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）は、
本発明の第２実施形態に係るプリント配線板の製造工程
図である。FIG. 9 (A), (B), (C), (D), (E)
It is a manufacturing process figure of the printed wiring board concerning a 2nd embodiment of the present invention.

【図１０】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）
は、本発明の第２実施形態に係るプリント配線板の製造
工程図である。FIG. 10 (A), (B), (C), (D), (E)
FIG. 7 is a manufacturing process diagram of the printed wiring board according to the second embodiment of the present invention.

【図１１】本発明の第２実施形態に係るプリント配線板
にＩＣチップを搭載した状態を示す断面図である。FIG. 11 is a sectional view showing a state in which an IC chip is mounted on a printed wiring board according to a second embodiment of the present invention.

【図１２】本発明の第２実施形態の改変例に係るプリン
ト配線板にＩＣチップを搭載した状態を示す断面図であ
る。FIG. 12 is a cross-sectional view showing a state in which an IC chip is mounted on a printed wiring board according to a modification of the second embodiment of the present invention.

【図１３】ＩＣチップへの供給電圧と時間との変化を示
すグラフである。FIG. 13 is a graph showing changes in supply voltage to an IC chip and time.

【図１４】本発明の第２実施形態の改変例のチップコン
デンサを示す断面図である。FIG. 14 is a cross-sectional view illustrating a chip capacitor according to a modification of the second embodiment of the present invention.

【図１５】（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は、第３実
施形態のプリント配線板のチップコンデンサの平面図で
ある。FIGS. 15A, 15B, 15C, and 15D are plan views of a chip capacitor of a printed wiring board according to a third embodiment.

【図１６】第３実施形態に係るプリント配線板のチップ
コンデンサの平面図である。FIG. 16 is a plan view of a chip capacitor of a printed wiring board according to a third embodiment.

【図１７】第３実施形態の改変例に係るプリント配線板
のチップコンデンサの平面図である。FIG. 17 is a plan view of a chip capacitor of a printed wiring board according to a modification of the third embodiment.

【符号の説明】[Explanation of symbols]

２０ チップコンデンサ ２１ 第１電極 ２２ 第２電極 ２３ 誘電体 ２３ａ 粗化面 ２３ｂ ポイリミド膜 ２６ 導電性ペースト ２８ａ 無電解銅めっき膜 ２８ｂ 電解銅めっき膜 ２８ 複合金属膜 ３０ コア基板 ３０ａ 第１樹脂基板 ３０ｂ 第２樹脂基板 ３０ｃ 第３樹脂基板 ３０Ａ 通孔 ３２ 導体回路 ３３ａ、３３ｂ 接着用樹脂層（接着板） ３３Ａ 開口部 ３４ 凹部 ３５ 凹部 ３６ 接着材料 ３８ 樹脂充填剤 ４０ 層間樹脂絶縁層 ５６ スルーホール ５８ 導体回路 ６０ バイアホール ７０ ソルダーレジスト層 ７１Ｕ、７１Ｄ 開口部 ７２ ニッケルめっき層 ７４ 金めっき層 ７６Ｕ、７６Ｄ 半田バンプ ８０Ａ、８０Ｂ ビルドアップ配線層 ９０ ＩＣチップ ９２Ｅ 接地用半田パッド ９２Ｓ 信号用半田パッド ９２Ｐ 電源用半田パッド ９４Ｅ 接地用半田パッド ９４Ｓ 信号用半田パッド ９４Ｐ 電源用半田パッド ９５ ドータボード ９６ 導電性接続ピン １４０ 層間樹脂絶縁層 １５８ 導体回路 １６０ バイアホール Reference Signs List 20 chip capacitor 21 first electrode 22 second electrode 23 dielectric 23a roughened surface 23b polyimide film 26 conductive paste 28a electroless copper plating film 28b electrolytic copper plating film 28 composite metal film 30 core substrate 30a first resin substrate 30b first 2 resin substrate 30c third resin substrate 30A through hole 32 conductive circuit 33a, 33b adhesive resin layer (adhesive plate) 33A opening 34 concave 35 concave 36 adhesive material 38 resin filler 40 interlayer resin insulating layer 56 through hole 58 conductor circuit Reference Signs List 60 via hole 70 solder resist layer 71U, 71D opening 72 nickel plating layer 74 gold plating layer 76U, 76D solder bump 80A, 80B build-up wiring layer 90 IC chip 92E grounding solder pad 92S signal soldering pad 92P power supply soldering pad 94E contact Ground solder pad 94S Signal solder pad 94P Power solder pad 95 Daughter board 96 Conductive connection pin 140 Interlayer resin insulation layer 158 Conductor circuit 160 Via hole

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5E336 AA04 AA08 AA16 BB03 BB15 BC12 BC14 BC15 BC16 BC26 CC32 CC36 CC43 CC53 CC55 DD28 EE03 EE07 EE08 GG05 GG09 GG11 GG16 5E346 AA04 AA12 AA15 AA22 AA32 AA43 BB16 BB20 CC04 CC08 CC09 CC32 DD02 DD03 DD12 DD22 DD23 DD24 DD33 DD34 EE06 EE09 EE13 EE18 EE31 FF04 FF07 FF13 FF14 FF45 GG15 GG17 GG18 GG19 GG22 GG25 GG27 GG28 HH02 HH11 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5E336 AA04 AA08 AA16 BB03 BB15 BC12 BC14 BC15 BC16 BC26 CC32 CC36 CC43 CC53 CC55 DD28 EE03 EE07 EE08 GG05 GG09 GG11 GG16 5E346 AA04 AA12 AA15 AA22 CC16 CC02 DD03 DD12 DD22 DD23 DD24 DD33 DD34 EE06 EE09 EE13 EE18 EE31 FF04 FF07 FF13 FF14 FF45 GG15 GG17 GG18 GG19 GG22 GG25 GG27 GG28 HH02 HH11

Claims (18)

【特許請求の範囲】[Claims] 【請求項１】 コア基板上に、樹脂絶縁層と導体回路と
を積層してなるプリント配線板であって、 前記コア基板は、導体回路を形成した複数枚の樹脂基板
を貼り合わせてなり、 前記コア基板内に、コンデンサが収容され、 前記コンデンサのメタライズからなる電極の表面には、
導電性ペーストが塗布されていることを特徴とするプリ
ント配線板。1. A printed wiring board comprising a resin insulating layer and a conductive circuit laminated on a core substrate, wherein the core substrate is formed by bonding a plurality of resin substrates on which a conductive circuit is formed, A capacitor is accommodated in the core substrate, and a surface of an electrode formed by metallizing the capacitor is
A printed wiring board, to which a conductive paste is applied. 【請求項２】 コア基板上に、樹脂絶縁層と導体回路と
を積層してなるプリント配線板であって、 前記コア基板は、導体回路を形成した複数枚の樹脂基板
を貼り合わせてなり、 前記コア基板内に形成された凹部中にコンデンサが収容
され、 前記コンデンサのメタライズからなる電極の表面には、
導電性ペーストが塗布されていることを特徴とするプリ
ント配線板。2. A printed wiring board comprising a resin insulating layer and a conductive circuit laminated on a core substrate, wherein the core substrate is formed by bonding a plurality of resin substrates on which a conductive circuit is formed, A capacitor is accommodated in a concave portion formed in the core substrate, and a surface of an electrode formed by metallizing the capacitor includes:
A printed wiring board, to which a conductive paste is applied. 【請求項３】 前記コンデンサの電極の導電性ペースト
上に金属層を設けたことを特徴とする請求項１または請
求項２に記載のプリント配線板。3. The printed wiring board according to claim 1, wherein a metal layer is provided on the conductive paste of the electrodes of the capacitor. 【請求項４】 前記コンデンサの表面に、粗化処理を施
したことを特徴とする請求項１〜請求項３のいずれか１
に記載のプリント配線板。4. The capacitor according to claim 1, wherein the surface of the capacitor is subjected to a roughening treatment.
A printed wiring board according to claim 1. 【請求項５】 前記コンデンサの表面に、表面の濡れ性
改善処理を施したことを特徴とする請求項１〜請求項３
のいずれか１に記載のプリント配線板。5. The capacitor according to claim 1, wherein a surface of the capacitor is subjected to a wettability improving treatment.
The printed wiring board according to any one of the above. 【請求項６】 前記複数枚の樹脂基板は、接着板を介在
させて貼り合わせてあることを特徴とする請求項１又は
請求項２に記載のプリント配線板。6. The printed wiring board according to claim 1, wherein the plurality of resin substrates are bonded together with an adhesive plate interposed therebetween. 【請求項７】 前記接着板は、心材に熱硬化性樹脂を含
浸させてなることを特徴とする請求項６のプリント配線
板。7. The printed wiring board according to claim 6, wherein the adhesive plate is formed by impregnating a core material with a thermosetting resin. 【請求項８】 前記樹脂基板は、心材に樹脂を含浸させ
てなることを特徴とする請求項１〜請求項７のいずれか
１に記載のプリント配線板。8. The printed wiring board according to claim 1, wherein the resin substrate is obtained by impregnating a resin into a core material. 【請求項９】 前記コンデンサは、複数個であることを
特徴とする請求項１〜請求項８のいずれか１に記載のプ
リント配線板の製造方法。9. The method for manufacturing a printed wiring board according to claim 1, wherein a plurality of said capacitors are provided. 【請求項１０】 前記プリント配線板の表面にコンデン
サを実装したことを特徴とする請求項１〜請求項８の内
１に記載のプリント配線板。10. The printed wiring board according to claim 1, wherein a capacitor is mounted on a surface of the printed wiring board. 【請求項１１】 前記表面のチップコンデンサの静電容
量は、内層のチップコンデンサの静電容量以上であるこ
とを特徴とする請求項１０に記載のプリント配線板。11. The printed wiring board according to claim 10, wherein the capacitance of the chip capacitor on the front surface is equal to or larger than the capacitance of the chip capacitor in the inner layer. 【請求項１２】 前記表面のチップコンデンサのインダ
クタンスは、内層のチップコンデンサのインダクタンス
以上であることを特徴とする請求項１０に記載のプリン
ト配線板。12. The printed wiring board according to claim 10, wherein the inductance of the chip capacitor on the front surface is equal to or larger than the inductance of the chip capacitor in the inner layer. 【請求項１３】 前記コア基板にコンデンサは絶縁性接
着剤により接合され、絶縁性接着剤は、前記コア基板よ
りも熱膨張率が小さいことを特徴とする請求項１または
請求項２に記載のプリント配線板。13. The capacitor according to claim 1, wherein the capacitor is bonded to the core substrate with an insulating adhesive, and the insulating adhesive has a smaller coefficient of thermal expansion than the core substrate. Printed wiring board. 【請求項１４】 前記コンデンサとして、外縁の内側に
電極が形成されたチップコンデンサを用いたことを特徴
とする請求項１〜請求項１３の内１に記載のプリント配
線板。14. The printed wiring board according to claim 1, wherein a chip capacitor having an electrode formed inside an outer edge is used as the capacitor. 【請求項１５】 前記コンデンサとして、マトリクス状
に電極を形成されたチップコンデンサを用いたことを特
徴とする請求項１〜請求項１４の内１に記載のプリント
配線板15. The printed wiring board according to claim 1, wherein a chip capacitor having electrodes formed in a matrix is used as said capacitor. 【請求項１６】 前記コンデンサとして、多数個取り用
のチップコンデンサを複数個連結させて用いたことを特
徴とする請求項１〜請求項１５の内１に記載のプリント
配線板。16. The printed wiring board according to claim 1, wherein a plurality of chip capacitors for multi-cavity are connected and used as the capacitor. 【請求項１７】 少なくとも以下（ａ）〜（ｅ）の工程
を備えることを特徴とするプリント配線板の製造方法： （ａ）複数枚の樹脂基板に、導体回路を形成する工程； （ｂ）接着板を介して複数枚の前記樹脂基板を積層する
工程； （ｃ）前記樹脂基板同士を、前記接着板を介して接着し
コア基板とする工程； （ｄ）前記コア基板に、凹部を形成する工程； （ｅ）前記凹部にメタライズ電極の上に導電性ペースト
を塗布したコンデンサを収容する工程。17. A method for manufacturing a printed wiring board, comprising at least the following steps (a) to (e): (a) a step of forming a conductor circuit on a plurality of resin substrates; (b) Laminating a plurality of the resin substrates via an adhesive plate; (c) bonding the resin substrates to each other via the adhesive plate to form a core substrate; and (d) forming a recess in the core substrate. (E) housing a capacitor in which a conductive paste is applied on the metallized electrode in the recess. 【請求項１８】 少なくとも以下（ａ）〜（ｅ）の工程
を備えることを特徴とするプリント配線板の製造方法： （ａ）通孔を備え、表面に導体回路を配設した樹脂基板
を形成する工程； （ｂ）通孔を備えず、表面に導体回路を配設した樹脂基
板を形成する工程； （ｃ）前記通孔を備える樹脂基板と前記通孔を備えない
樹脂基板とを接着板を介して積層する工程； （ｄ）前記樹脂基板同士を、前記接着板を介して接着し
コア基板とする工程； （ｅ）前記通孔にメタライズ電極の上に導電性ペースト
を塗布したコンデンサを収容する工程。18. A method for manufacturing a printed wiring board, comprising at least the following steps (a) to (e): (a) forming a resin substrate provided with through holes and having conductor circuits disposed on the surface; (B) forming a resin substrate having no through-hole and having a conductor circuit disposed on the surface thereof; and (c) bonding the resin substrate having the through-hole and the resin substrate not having the through-hole. (D) bonding the resin substrates to each other via the bonding plate to form a core substrate; and (e) forming a capacitor in which a conductive paste is applied to the through holes on a metallized electrode. The process of containing.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288607A (en) * 2008-07-04 2008-11-27 Shinko Electric Ind Co Ltd Method for manufacturing electronic parts packaging structure
JP2010171414A (en) * 2008-12-26 2010-08-05 Ngk Spark Plug Co Ltd Method of manufacturing wiring board with built-in component
JP2011124257A (en) * 2009-12-08 2011-06-23 Ngk Spark Plug Co Ltd Component built in wiring board, method of manufacturing the same, and the wiring board
JP2017098404A (en) * 2015-11-24 2017-06-01 京セラ株式会社 Wiring substrate and manufacturing method of the same
JP2018533226A (en) * 2015-11-06 2018-11-08 武漢光谷創元電子有限公司Ｒｉｃｈｖｉｅｗ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． Single-layer circuit board, multilayer circuit board, and manufacturing method thereof

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6454720A (en) * 1987-08-26 1989-03-02 Matsushita Electric Ind Co Ltd Manufacture of laminated type ceramic chip capacitor
JPH05299808A (en) * 1992-04-24 1993-11-12 Hitachi Chem Co Ltd Production of printed wiring board
JPH06120670A (en) * 1991-03-12 1994-04-28 Japan Radio Co Ltd Multilayer wiring board
JPH07235632A (en) * 1994-02-21 1995-09-05 Hitachi Ltd Capacitor unit and capacitor unit built-in electronic circuit device
JPH0846085A (en) * 1994-08-02 1996-02-16 Fujitsu Ltd Semiconductor device and method of manufacture
JPH08162359A (en) * 1994-12-08 1996-06-21 Murata Mfg Co Ltd Chip type ceramic electronic part
JPH08236393A (en) * 1995-02-22 1996-09-13 Tokin Corp Manufacture of laminated ceramic capacitor
JPH09199824A (en) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd Printed wiring board and its mounting body
JPH11144904A (en) * 1997-11-05 1999-05-28 Hokuriku Electric Ind Co Ltd Chip electronic component
JP2000100647A (en) * 1998-09-24 2000-04-07 Kyocera Corp Laminate ceramic capacitor and manufacture thereof
JP2000260902A (en) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd Wiring board
JP2001024090A (en) * 1999-07-08 2001-01-26 Ibiden Co Ltd Package substrate

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6454720A (en) * 1987-08-26 1989-03-02 Matsushita Electric Ind Co Ltd Manufacture of laminated type ceramic chip capacitor
JPH06120670A (en) * 1991-03-12 1994-04-28 Japan Radio Co Ltd Multilayer wiring board
JPH05299808A (en) * 1992-04-24 1993-11-12 Hitachi Chem Co Ltd Production of printed wiring board
JPH07235632A (en) * 1994-02-21 1995-09-05 Hitachi Ltd Capacitor unit and capacitor unit built-in electronic circuit device
JPH0846085A (en) * 1994-08-02 1996-02-16 Fujitsu Ltd Semiconductor device and method of manufacture
JPH08162359A (en) * 1994-12-08 1996-06-21 Murata Mfg Co Ltd Chip type ceramic electronic part
JPH08236393A (en) * 1995-02-22 1996-09-13 Tokin Corp Manufacture of laminated ceramic capacitor
JPH09199824A (en) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd Printed wiring board and its mounting body
JPH11144904A (en) * 1997-11-05 1999-05-28 Hokuriku Electric Ind Co Ltd Chip electronic component
JP2000100647A (en) * 1998-09-24 2000-04-07 Kyocera Corp Laminate ceramic capacitor and manufacture thereof
JP2000260902A (en) * 1999-03-05 2000-09-22 Ngk Spark Plug Co Ltd Wiring board
JP2001024090A (en) * 1999-07-08 2001-01-26 Ibiden Co Ltd Package substrate

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008288607A (en) * 2008-07-04 2008-11-27 Shinko Electric Ind Co Ltd Method for manufacturing electronic parts packaging structure
JP2010171414A (en) * 2008-12-26 2010-08-05 Ngk Spark Plug Co Ltd Method of manufacturing wiring board with built-in component
JP2011124257A (en) * 2009-12-08 2011-06-23 Ngk Spark Plug Co Ltd Component built in wiring board, method of manufacturing the same, and the wiring board
JP2018533226A (en) * 2015-11-06 2018-11-08 武漢光谷創元電子有限公司Ｒｉｃｈｖｉｅｗ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． Single-layer circuit board, multilayer circuit board, and manufacturing method thereof
US10757821B2 (en) 2015-11-06 2020-08-25 Richview Electronics Co., Ltd. Single-layer circuit board, multi-layer circuit board, and manufacturing methods therefor
US10757820B2 (en) 2015-11-06 2020-08-25 Richview Electronics Co., Ltd. Single-layer circuit board, multi-layer circuit board, and manufacturing methods therefor
JP2020145465A (en) * 2015-11-06 2020-09-10 武漢光谷創元電子有限公司Ｒｉｃｈｖｉｅｗ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． Single-layer circuit board, multi-layer circuit board, and manufacturing methods thereof
US11032915B2 (en) 2015-11-06 2021-06-08 Richview Electronics Co., Ltd. Single-layer circuit board, multi-layer circuit board, and manufacturing methods therefor
US11266027B2 (en) 2015-11-06 2022-03-01 Richview Electronics Co., Ltd. Single-layer circuit board, multi-layer circuit board, and manufacturing methods therefor
US11917768B2 (en) 2015-11-06 2024-02-27 Richview Electronics Co., Ltd. Single-layer circuit board, multi-layer circuit board, and manufacturing methods therefor
JP7443159B2 (en) 2015-11-06 2024-03-05 武漢光谷創元電子有限公司 Single layer circuit board, multilayer circuit board and their manufacturing method
JP2017098404A (en) * 2015-11-24 2017-06-01 京セラ株式会社 Wiring substrate and manufacturing method of the same

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