JP2002270509A - 単結晶基板の製作方法およびその基板を含む集積回路 - Google Patents

単結晶基板の製作方法およびその基板を含む集積回路

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Abstract

(57)【要約】 【課題】結晶欠陥のないシリコンエピタキシャル層をそ
の後に形成することができる単結晶基板を製作する。 【解決手段】少なくとも１つの結晶格子の不連続性を局
所的に表面に有する初期単結晶基板が形成される。初期
基板の不連続性の所に凹部が設けられる。凹部の周囲の
結晶格子が非晶質化される。初期基板と同じ化学的組成
を有するアモルファス材料の層が、得られた構造上に堆
積される。この得られた構造が、初期基板の単結晶格子
と連続になるようにアモルファスを再結晶化するため
に、熱的にアニールされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は集積回路に関し、よ
り具体的には、均質な単結晶シリコン層をエピタキシャ
ル成長させるため、埋込みトレンチのような結晶格子の
不連続性を有する、例えばシリコンで作られた初期の単
結晶基板の製作に関する。また、本発明は、そのような
基板に形成された半導体デバイスに関する。
【０００２】
【従来の技術】半導体部品を製作する方法は、初期の単
結晶半導体基板の一部の表面の結晶連続性を破壊するこ
とがある。このことは、誘電体絶縁、コンデンサ、また
は接合を形成するように埋め込まれるトレンチの形成中
に特に起こりうる。半導体基板は、トレンチの場所に、
何らの結晶構造も有しない別の材料を持つ。その結果、
トレンチ、またはより一般的には何らかの他の局所的な
結晶欠陥で占められる基板のその部分の表面を、半導体
デバイス、特に接合または薄い熱酸化物を形成するのに
使用することができない。
【０００３】
【発明が解決しようとする課題】何らかの局所的な結晶
欠陥で占められる基板のその部分の表面を、半導体デバ
イスを形成するのに使用することができない理由は、結
晶欠陥が通る接合には漏れ電流があるからである。結晶
欠陥から成長した酸化物は、低い破壊電圧または短絡を
呈する。
【０００４】本発明は、これらの問題を解決するもので
あり、その目的は、結晶欠陥の無いシリコンのエピタキ
シャル層を形成することができる単結晶基板を製作する
ことである。
【０００５】より具体的には、本発明の目的は、局所な
表面欠陥を修復すること、平坦性および表面均質性を保
証すること、およびこの表面の結晶格子の連続性を保証
することができる単結晶基板を製作することである。
【０００６】
【課題を解決するための手段】したがって、本発明は半
導体単結晶基板を製造する方法を提供する。この方法で
は、 ａ）少なくとも１つの結晶格子の不連続性を表面に局所
的に有する初期単結晶基板を形成し、 ｂ）その初期基板の不連続性の所に凹部を形成し、 ｃ）その凹部の周囲の結晶格子を非晶質化し、 ｄ）初期基板と同じ化学的組成を有するアモルファス材
料の層を、ステップｃ）で得られた構造の上に堆積し、 ｅ）初期基板の単結晶格子と連続になるようにアモルフ
ァス材料を再結晶化するために、ステップｄ）で得られ
た構造を熱的にアニールする。
【０００７】したがって、本発明は、例えば、初期シリ
コン基板のその他の部分と連続性があり、かつ結晶欠陥
のない単結晶シリコン層をエピタキシで成長させること
ができる完全に平坦で一様な表面を有する単結晶シリコ
ン層を、表面に形成することを可能にする。
【０００８】本方法は、ステップｅ）の前または後に、
表面平坦化ステップ、例えば化学機械研磨ステップを含
むことができる。
【０００９】ステップｃ）において、非晶質化は局所的
に実施され、さらに不連続性の所にセルフアライン（自
己整合）されて実施されるのが有利である。
【００１０】初期基板は、例えば、シリコン、ゲルマニ
ウム、炭化シリコン（炭化ケイ素）、ヒ化ガリウム、お
よび上記要素の少なくともいくつかの合金で形成される
グループのうちの少なくとも１つの材料で構成される。
【００１１】非晶質化のステップは、マスク工程による
凹部の周りの局所的なイオン打込みを含む。イオン打込
みでは、重い粒子、例えばフッ化物イオンを使用するこ
とができる。
【００１２】本発明は、結晶格子の不連続性がトレンチ
によって形成される場合に有利に適用される。
【００１３】したがって、この発明の一実施形態による
と、ステップａ）において、第１の材料、例えば二酸化
シリコンの第１の層、および第２の材料、例えば窒化シ
リコンの第２の層を連続して初期基板上に堆積し、次
に、トレンチをエッチングし、これを充填材料で満た
す。該充填されたトレンチは、上記の結晶格子の不連続
性を形成する。
【００１４】ステップｂ）において、結晶の不連続性の
所に水平方向の空所および前記凹部を形成するように、
第１の層およびトレンチ充填材料の上部を、前記第２の
層に対して選択的にエッチングし、さらに前記第２の層
を除去する。
【００１５】充填材料は、シリコン、酸化シリコン、お
よび窒化シリコンで形成されるグループのうちの少なく
とも１つの要素で構成されることができる。充填は、不
均一であってもよく、さらにいくつかの種類の絶縁物を
使用してもよい。また、充填は、導電材料、例えばドー
プされたまたはドープされないポリシリコン、または空
気を中心に含んでもよく、または周囲の空気とともに絶
縁充填材料で部分的に充填されてもよい。
【００１６】充填は、コンフォーマル・コーティングと
して酸化シリコンを堆積することで、またはシリコンの
熱酸化で実施することができる。
【００１７】ステップａ）において、埋込みコンデンサ
をトレンチ内に形成することができる。この場合、トレ
ンチ充填工程は次のステップを含むことができる。
【００１８】１）トレンチの壁を熱酸化による酸化物で
覆い、 ２）トレンチを満たすように、高ドープ多結晶シリコン
をトレンチ内に堆積し、 ３）トレンチの充填レベル（充填高さ）が初期基板の表
面よりも下になるように、前に堆積された多結晶シリコ
ンをエッチングする。
【００１９】ステップａ）において、トレンチ内に埋込
みダイオードを形成することができる。この場合、トレ
ンチ充填工程は次のステップを含むことができる。
【００２０】１）トレンチを満たすように、高ドープ多
結晶シリコンをトレンチ内に堆積し、 ２）トレンチの充填レベル（充填高さ）が初期基板の表
面よりも下になるように、前に堆積された多結晶シリコ
ンをエッチングする。
【００２１】一般に、本発明によれば、トレンチを単結
晶材料（例えば、シリコン）の「栓」で塞ぐことによ
り、形成されるトレンチの幅および性質に関して、さら
により大きな自由度を可能にする。
【００２２】本出願人によれば、この付加的な自由度に
よって、基板に埋め込まれた電子部品を効果的に形成す
ることが可能になることがわかった。コンデンサまたは
ダイオードのような埋込み電子部品を形成するというこ
とは、一様な表面を持った基板上にその後に形成される
半導体デバイスがより小さな占有面積でより大きな性能
および機能を持つことを意味している。
【００２３】また、本発明の目的は、上に定義された方
法に従って形成された単結晶シリコン基板を含む集積回
路を提供することである。
【００２４】この回路は、例えばＣＭＯＳまたはＢｉＣ
ＭＯＳ技術に基づく少なくとも２つの隣接するトランジ
スタを有することができる。該トランジスタは基板内に
形成され、該基板は、少なくとも１つの埋込みトレンチ
を含み、かつその表面が上記の方法に従って一様にされ
ている。該トレンチは、トランジスタの連続する埋込み
層を隔てる分離トレンチを形成する。
【００２５】全く限定されないいくつかの実施形態につ
いての詳細な説明を参照することで、本発明の他の効果
および特徴は明らかになるであろう。これらの実施形態
は、図を参照して説明される。この図は、本発明に従っ
て基板を製作する方法の実施形態の主な工程を概略的に
示す。
【００２６】
【発明の実施の形態】本発明の方法を開始する際の基
板、すなわち初期基板１は、図１の（ａ）に示されてお
り、この実施例では少なくとも１つの狭いトレンチを有
する。このトレンチは深いこともあり、または浅いこと
もある。本発明の方法を実現する１つの方法に従うと、
最初に、初期の単結晶シリコン基板１に酸化シリコン層
２を堆積することにより、このトレンチを形成すること
ができる。この層２の厚さを０．０１ミクロンから１ミ
クロンの間で変化させることができ、好ましくは約２０
００Åである。
【００２７】次に、窒化シリコン層３を酸化物２の上に
堆積する。この層３の厚さも０．０１ミクロンから１ミ
クロンの間で変化させることができ、好ましくは、約２
０００Åである。
【００２８】次に、フォトリソグラフィ工程を使用する
従来方法で、最初に窒化物３、次に酸化物２、そして最
後に基板１の単結晶シリコンを異方性エッチングして、
トレンチ４を形成する。
【００２９】トレンチ４は、１から１５μｍの間の深さ
を持ち、様々な幅、好ましくは１μｍより狭い幅を持
つ。
【００３０】本発明の方法に従って、このようにエッチ
ングされたトレンチ４は、次に、このトレンチの所望の
用途のために、適切な充填材料で充填される。
【００３１】本発明の第１の実施例によれば、例えば、
反対の導電性の連続する埋込み層を分離するために、分
離トレンチが形成される。
【００３２】このように、本発明の方法のこの実施例に
よれば、トレンチ４は誘電体材料で充填される。誘電体
材料としては、酸化シリコンを選ぶのが好ましい。トレ
ンチを酸化シリコン５で充填することは、様々な従来方
法で行うことができる。
【００３３】図１の（ｂ）に示すように、コンフォーマ
ル（conformal）なコーティングとして酸化シリコンを
堆積することが考えられる。したがって、酸化物はウェ
ハの表面全体にわたって堆積される。
【００３４】しかし、図１の（ｃ）に示すように、熱酸
化による酸化シリコンの堆積を使用するのが好ましい。
第１に、これは、狭いトレンチの場合にはより適した方
法である。第２に、コンフォーマル・コーティングを用
いたものよりも高密度の酸化物が得られる。さらに、シ
リコン上にだけ酸化シリコンが成長する場合、壁のシリ
コンの酸化で僅かに広くなったトレンチ４のみが酸化物
で埋められる。
【００３５】本発明の方法に従って、次に、制御された
脱酸素（還元）処理を行い、図１の（ｄ）に示すよう
に、窒化シリコン層３の下であって、酸化物層２内に所
与の幅の２つの水平方向の空所を形成する。本発明の方
法の第１の実施例の場合、トレンチ４内におけるいくら
かの酸化シリコン５、および、適切である場合にはウェ
ハ表面の酸化シリコン層を除去する。この脱酸素処理
は、フッ化水素酸を用いた等方性エッチング、またはフ
ッ素を用いた等方性プラズマエッチングによって行われ
る。次に、窒化シリコン層を従来方法で除去する。
【００３６】本発明の方法の次の工程は、図２の（ａ）
に示されており、露出されたシリコンを非晶質化するこ
とである。これは、脱酸素処理のステップによって露出
された初期基板１の単結晶シリコンに対して行われる。
この領域が参照番号６で表されている。非晶質化は、ト
レンチを基準として局所的かつセルフアライン的（self
-aligned：自己整合）に行われ、例えばイオンのような
重い粒子の打ち込みによって、シリコンの結晶格子を破
壊することで従来通りに行われる。本発明の実施例にお
いては、フッ化物イオンを注入するのが特に好ましい。
【００３７】本発明の方法に従うと、また図２の（ｂ）
に示すように、次に、水平方向の空所およびトレンチ４
上の凹所を少なくとも満たすように、アモルファス(非
晶質)シリコン層７を堆積する。アモルファスシリコン
は、従来方法で低温で堆積する。例えば、ＬＰＣＶＤ
（低圧化学気相成長）炉を使用して、例えば６００℃よ
り低い、典型的には４００℃より低い十分な低温で、シ
ランを注入することができる。
【００３８】図２の（ｃ）は、本発明を実現する１つの
特定の方法を示す。この方法では、基板の表面を一様に
する工程の前に、アニール工程を行う。熱アニールによ
って、初期基板１の単結晶シリコンから始まるアモルフ
ァスシリコン６および７のエピタキシャル再成長によっ
て、アモルファスシリコンを再結晶化させることができ
る。単結晶シリコン格子の再組織化によって、図２の
（ｃ）となり、ここでは、以前のアモルファスシリコン
層が今や基板１の単結晶シリコンと一体化している。
【００３９】本発明によれば、領域６は空間的に限界が
あり、該領域６と基板１の間の境界は、イオン注入によ
って容易に局所化されることができる。この境界は、さ
らに「ソフト」境界であり、すなわち、単結晶Ｓｉ状態
からアモルファスＳｉ状態への遷移は非常になだらかで
ある。これらの特性により、領域６は、いかなる欠陥も
有することなく、非常に効率的に再結晶化されることが
できるようになる。これらは、再結晶化されるべき領域
が大きいと容易に得られることはできない。
【００４０】次に、ウェハ表面の再結晶シリコン層を除
去するために、酸化シリコン層２上まで化学機械研磨工
程を行う。次に、酸化シリコン層２を従来方法で除去す
る。表面を平坦化するために、ウェハを、最終的な化学
機械研磨工程に供する。
【００４１】この連続した工程の後、本発明の方法の第
１の実施例に従うと、最終単結晶シリコン基板１が得ら
れる。この最終単結晶基板は、完全に平らで一様な単結
晶表面を有し、その表面に、欠陥の無いエピタキシを実
施することが可能である。この半導体基板は、図２の
（ｄ）の参照番号５で示される埋込み分離トレンチを含
む。
【００４２】第２の実施例によれば、本発明の方法に従
って一様にされた表面を有し、かつトレンチ内に形成さ
れた埋め込みコンデンサを含むシリコン基板を製作する
ことができる。
【００４３】そのような基板を製作するために、図１の
（ａ）に示すように、最初に基板１に前述したようにし
てトレンチ４を形成する。次に、４０から１０００Åの
間の厚さ、好ましくは５０から３００Åの間の厚さを持
つ酸化シリコン層８をトレンチ４の壁に形成するよう
に、制御された熱酸化を実施する。こうして、図３の
（ａ）に示されるようなデバイスが得られる。
【００４４】次に、トレンチ４を満たすように、ウェハ
に高ドープ多結晶シリコン（ポリシリコン）９を堆積す
る。シリコンのドーピングは、インサイチュウ（in-sit
u）で行われる（in-situドーピング）。こうして、図３
の（ｂ）に示すようなデバイスが得られる。
【００４５】次に、本発明の方法に従って、前に堆積さ
れた多結晶シリコン９をエッチングして、少なくともウ
ェハの表面から多結晶シリコンを取り除く。さらに、こ
のエッチングは、トレンチ４内の多結晶シリコンのレベ
ル（高さ）が初期基板１の表面より下になるまで行う。
【００４６】次の工程は、第１の実施例の場合に上で述
べたのと同様な制御された脱酸素（還元）処理を含む。
その後、図３の（ｃ）に示すようなデバイスが得られ、
ここでは、トレンチは酸化シリコン層８で覆われてお
り、この酸化シリコン層の高さは、トレンチ４内のドー
プ多結晶シリコン層９の高さよりも低い。所与の幅の２
つの水平方向の空所が、窒化シリコン層３の下であって
酸化シリコン層２内に現れる。
【００４７】次に、窒化シリコンのマスク３を従来の方
法で取り除く。本発明の方法に従うと、次に、露出され
たシリコンを非晶質化する。
【００４８】本発明の方法のこの第２の実施例において
は、該方法のこの段階で露出したシリコンは、トレンチ
４内のドープ多結晶シリコン９の露出部と基板１の単結
晶シリコンである。こうして、参照番号６および６ａで
示されたアモルファスシリコン領域が形成される。非晶
質化は、トレンチ４に対して局所的かつセルフアライン
的に実施される。
【００４９】次に、第１の実施例のところで前述したの
と同じ方法で、ウェハの表面全体にアモルファスシリコ
ン層７を堆積する。これによって、図３の（ｄ）に示さ
れるデバイスとなり、ここでは、基板１にエッチングさ
れたトレンチ４内で、多結晶シリコンのブロック９が、
部分的に酸化シリコン層８に包まれている。このブロッ
クの高さは、トレンチ４の高さよりも低く、また酸化シ
リコンの外被８の高さよりも低い。この要素の上には、
アモルファスシリコン領域６および６ａと、堆積された
アモルファスシリコン７とから成るアモルファスシリコ
ン領域がある。したがって、この実施例では、堆積され
たアモルファス層７は、領域６および６ａの間のリンク
（結合部）として、かつ表面の充填手段として働く。
【００５０】本発明の方法を実施する１つの特定の方法
によれば、また第１の実施例のところで説明したよう
に、アモルファスシリコンの結晶構造を元に回復させる
ために、熱アニール工程を行う。図３の（ｅ）に示すよ
うに、再結晶化されたシリコンが基板１の単結晶シリコ
ンと一体化する。非晶質な領域６ａにより、結晶欠陥が
多結晶シリコンから単結晶シリコンに「現れる」ことが
回避される。
【００５１】第１の実施例と同じである基板の表面を一
様にする工程の後で、図３の（ｆ）に示される単結晶シ
リコン基板が得られ、この基板の完全に平らで一様な単
結晶表面は、単結晶シリコンの欠陥のないエピタキシャ
ル成長を可能にする。さらに、この基板は、高ドープ多
結晶シリコン９０から成る埋込みコンデンサを含み、こ
の高ドープ多結晶シリコン９０は、これを側部で基板１
から分離する酸化シリコンの壁８で部分的に覆われてい
る。この埋込みコンデンサの上の基板１内には、多結晶
シリコン９０と同じ伝導性の高ドープ領域１ｂが残って
いる。この領域は、アモルファス多結晶シリコン領域６
ａおよびアニール中にドーパントの拡散によってドープ
されたシリコン部分７に相当する。
【００５２】本発明に従う結晶格子の、再組織化前の局
所的な破壊は、コンデンサのトレンチの場合特に有利で
ある。なぜならば、これにより、付加的な酸化物を要す
ることなく、側壁８の酸化物の制御されたエッチングに
よって多結晶シリコン９０（コンデンサ全体）を埋め込
むことが可能になるからである。
【００５３】第３の実施例によれば、シリコン基板内に
埋込みダイオードを形成することも可能であり、このシ
リコン基板の表面は、電子部品の製作を可能にする均質
なエピタキシのための本発明の方法によって平坦化され
る。
【００５４】この実施例に従って、前述したようにして
形成されたトレンチ内に、高ドープ多結晶シリコン１０
を堆積する。図４の（ａ）に示される実施形態による
と、ｎドープ基板１およびｐ＋ドープ多結晶シリコン１
０がイメージされるが、反対の導電性もまた本発明の範
囲に入る。
【００５５】次に、表面に形成された多結晶シリコン層
１０を標準的な方法を使用して除去する。基板１の表面
より下の充填レベル（充填高さ）が得られるまで、多結
晶シリコン１０の除去を続ける。
【００５６】本発明の方法に従うと、この工程の後に、
制御された脱酸素（還元）処理が続く。この脱酸素処理
についてはは、第１の実施例のところで詳しく説明し
た。その後、図４の（ｂ）に示されるようなデバイスが
得られる。
【００５７】本発明の方法に従うと、次に、従来方法を
使用して窒化シリコン層３を取り除く。次に、露出シリ
コンを非晶質化する。この第３の実施例の場合、脱酸素
処理と、トレンチを充填する多結晶シリコンのエッチン
グとによって見えるようになった基板１の単結晶シリコ
ン領域６、およびトレンチ内の多結晶シリコンの上部６
ｂで、この露出シリコンは構成されている。ここで再
び、非晶質化は、トレンチを基準として局所的かつセル
フアライン的に実施される。
【００５８】次に、トレンチ４内の多結晶シリコン１０
と反対の導電性を有するアモルファスシリコン層７を、
従来方法を使用して堆積する。この層は、アモルファス
シリコン領域６および６ｂと一体になる。こうして、図
４の（ｃ）に示される基板が得られる。
【００５９】本発明の方法に従って、次に、熱アニール
工程が行われ、これによって、アモルファスシリコンを
再結晶化することが可能になる。ここで再び、前の実施
例の場合について前述したように、結晶欠陥が形成され
るのが回避される。この第３の実施例の場合、アニール
によって、ｐ＋ドーパントはｎ型基板に拡散し、高ｐ ＋
ドープ多結晶シリコン１０の周りにｐドープ単結晶シリ
コンの外被１１を形成することが可能になる。
【００６０】次に、本発明の方法を実施する１つの特定
の方法に従って、酸化シリコン層２の除去およびウェハ
の化学機械研磨によって、基板１の表面を平坦化する。
【００６１】その後、図４の（ｄ）に示される基板が得
られ（断面が示されている）、この基板は、均質な単結
晶シリコンエピタキシを可能にする完全に平らで一様な
単結晶表面を有する。さらに、基板は、所与の厚さのｐ
ドープの外被で完全に囲まれた高ｐ＋ドープ領域を有す
る埋込みダイオードを含む。
【００６２】埋込み分離トレンチまたは埋込み部品を含
み、その表面が完全に平らで一様なシリコン基板を製作
することができるということによって、半導体デバイス
の製作に新局面が開かれる。
【００６３】上で既に述べたように、分離トレンチを含
む基板を、いくつかの隣接するトランジスタを含む半導
体デバイスを製作するために使用するのが効果的であ
る。これらのデバイスにおいて、破壊電圧の低下または
埋込み層のパンチスルー現象の危険が全く無いかほんの
僅かであるばかりでなく、結晶欠陥のないトランジスタ
が形成されるエピタキシャル単結晶シリコン層は、任意
の種類のアーキテクチャ・モジュールを製作するのに適
している。
【００６４】本発明に従って、トレンチに形成された埋
込み要素を含んだ基板の表面を一様化することは、その
ような基板上に、非常に信頼性が高く、高機能で、かつ
占有面積が比較的小さいデバイスを製作することができ
るという効果を有する。高レベルの集積化とともに、集
積回路の一定サイズの縮小を考えるとき、この２つめの
側面は特に有利である。
【００６５】
【発明の効果】結晶欠陥の無いシリコンのエピタキシャ
ル層を形成することができる単結晶基板を製作すること
ができる。
【図面の簡単な説明】
【図１】少なくとも１つの分離トレンチを有する半導体
基板を製作する方法の主な工程を概略的に示す図。
【図２】少なくとも１つの分離トレンチを有する半導体
基板を製作する方法の主な工程を概略的に示す図であっ
て、図１に示される工程の続きの工程を示す図。
【図３】少なくとも１つの埋込みコンデンサを有する半
導体基板を製作する方法の主な工程を概略的に示す図。
【図４】少なくとも１つの埋込みダイオードを有する半
導体基板を製作する方法の主な工程を概略的に示す図。
【符号の説明】
１ 初期基板 ２ 酸化シリコン層 ３ 窒化シリコン層 ４ トレンチ ８ 酸化物 ９ 高ドープ多結晶シリコン
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 29/91 Ｃ 29/861 Ｆターム(参考） 5F032 AA35 AA44 AA45 AA48 AA70 AC04 BA01 BB04 CA05 CA06 CA09 CA10 CA17 DA01 DA03 DA23 DA24 DA25 DA26 DA33 DA53 DA60 DA74 5F038 AC10 EZ20 5F045 AA06 AB03 AB04 AC01 AD07 AF02 AF04 AF08 BB12 5F052 AA11 AA17 DA02 GC01 HA04 HA06 JA01 KA01

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】半導体単結晶基板を製作する方法であっ
    て、 ａ）少なくとも１つの結晶格子の不連続性を表面に局所
    的に有する初期の単結晶基板を形成するステップと、 ｂ）前記初期基板の前記不連続性の所に凹部を設けるス
    テップと、 ｃ）前記凹部の周囲の前記結晶格子を非晶質化するステ
    ップと、 ｄ）前記初期基板と同じ化学的組成を有するアモルファ
    ス材料の層を、前記ステップｃ）で得られた構造上に堆
    積するステップと、 ｅ）前記初期基板の単結晶格子と連続になるように前記
    アモルファス材料を再結晶化するため、前記ステップ
    ｄ）で得られた構造を熱的にアニールするステップと、 を含む半導体単結晶基板を製作する方法。
  2. 【請求項２】前記ステップｅ）の前または後に、表面を
    平坦化するステップを含む、請求項１に記載の半導体単
    結晶基板を製作する方法。
  3. 【請求項３】前記平坦化するステップは、化学機械研磨
    するステップを含む、請求項２に記載の半導体単結晶基
    板を製作する方法。
  4. 【請求項４】前記初期基板は、シリコン、ゲルマニウ
    ム、炭化シリコン、ヒ化ガリウム、およびこれらの要素
    のうちの少なくともいくつかの合金、から形成されるグ
    ループのうち、少なくとも１つの材料を含む、請求項１
    から３のいずれかに記載の半導体単結晶基板を製作する
    方法。
  5. 【請求項５】前記非晶質化するステップは、マスク工程
    によって前記凹部の周りに局所的にイオン打込みを行う
    ことを含む、請求項１から４のいずれかに記載の半導体
    単結晶基板を製作する方法。
  6. 【請求項６】前記ステップａ）において、第１の材料の
    第１の層および第２の材料の第２の層は、前記初期基板
    に連続して堆積され、次にトレンチがエッチングされて
    充填材料で満たされ、該充填されたトレンチが前記結晶
    格子不連続性を形成し、さらに、 前記ステップｂ）において、前記第１の層および前記ト
    レンチ充填材料の上部が、水平方向の空所および結晶不
    連続性の前記凹部を形成するように、前記第２の層に対
    して選択的にエッチングされ、さらに、前記第２の層が
    除去される、請求項１から５のいずれかに記載の半導体
    単結晶基板を製作する方法。
  7. 【請求項７】前記充填材料が、シリコン、酸化シリコ
    ン、および窒化シリコンで形成されるグループのうちの
    少なくとも１つの要素を含む、請求項６に記載の半導体
    単結晶基板を製作する方法。
  8. 【請求項８】前記トレンチは、少なくとも部分的に、絶
    縁充填材料で充填される、請求項６に記載の半導体単結
    晶基板を製作する方法。
  9. 【請求項９】前記充填は、コンフォーマル・コーティン
    グとして酸化シリコンを堆積することによって行われ
    る、請求項６に記載の半導体単結晶基板を製作する方
    法。
  10. 【請求項１０】前記充填は、前記シリコンの熱酸化で行
    われる、請求項６に記載の半導体単結晶基板を製作する
    方法。
  11. 【請求項１１】前記ステップａ）において、埋込みコン
    デンサが前記トレンチ内に形成される、請求項６から１
    ０のいずれかに記載の半導体単結晶基板を製作する方
    法。
  12. 【請求項１２】前記ステップａ）において、前記トレン
    チを充填するステップは、さらに、 熱酸化による酸化物で前記トレンチの壁を覆うステップ
    と、 前記トレンチを満たすように該トレンチ内に高ドープ多
    結晶シリコンを堆積するステップと、 前記堆積された多結晶シリコンを、前記トレンチの充填
    レベルが前記初期基板の表面よりも下になるようにエッ
    チングするステップと、を含む、請求項１１に記載の半
    導体単結晶基板を製作する方法。
  13. 【請求項１３】前記ステップａ）において、埋込みダイ
    オードが前記トレンチ内に形成される、請求項６から１
    ０のいずれかに記載の半導体単結晶基板を製作する方
    法。
  14. 【請求項１４】前記ステップａ）において、前記トレン
    チを充填するステップは、さらに、 前記トレンチを満たすように該トレンチ内に高ドープ多
    結晶シリコンを堆積するステップと、 前記堆積された多結晶シリコンを、前記トレンチの充填
    レベルが前記初期基板の表面よりも下になるようにエッ
    チングするステップと、を含む、請求項１３に記載の半
    導体単結晶基板を製作する方法。
  15. 【請求項１５】前記非晶質化するステップは、前記トレ
    ンチに対してセルフアラインされる、請求項６から１４
    のいずれかに記載の半導体単結晶基板を製作する方法。
  16. 【請求項１６】請求項１から１５のいずれかの方法で形
    成された単結晶シリコン基板を含む集積回路。
  17. 【請求項１７】少なくとも１つの埋め込みトレンチを有
    する基板内に形成された少なくとも２つの隣接するトラ
    ンジスタを有し、該基板の表面は、請求項６から１０の
    いずれかの方法に従って一様にされ、該トレンチは、該
    トランジスタの連続した埋め込み層を隔てる分離トレン
    チを形成する、請求項１６に記載の集積回路。
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