JP2002270509A - 単結晶基板の製作方法およびその基板を含む集積回路 - Google Patents
単結晶基板の製作方法およびその基板を含む集積回路Info
- Publication number
- JP2002270509A JP2002270509A JP2001394184A JP2001394184A JP2002270509A JP 2002270509 A JP2002270509 A JP 2002270509A JP 2001394184 A JP2001394184 A JP 2001394184A JP 2001394184 A JP2001394184 A JP 2001394184A JP 2002270509 A JP2002270509 A JP 2002270509A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- single crystal
- silicon
- substrate
- crystal substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02488—Insulating materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02502—Layer structure consisting of two layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02587—Structure
- H01L21/0259—Microstructure
- H01L21/02598—Microstructure monocrystalline
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
の後に形成することができる単結晶基板を製作する。 【解決手段】少なくとも1つの結晶格子の不連続性を局
所的に表面に有する初期単結晶基板が形成される。初期
基板の不連続性の所に凹部が設けられる。凹部の周囲の
結晶格子が非晶質化される。初期基板と同じ化学的組成
を有するアモルファス材料の層が、得られた構造上に堆
積される。この得られた構造が、初期基板の単結晶格子
と連続になるようにアモルファスを再結晶化するため
に、熱的にアニールされる。
Description
り具体的には、均質な単結晶シリコン層をエピタキシャ
ル成長させるため、埋込みトレンチのような結晶格子の
不連続性を有する、例えばシリコンで作られた初期の単
結晶基板の製作に関する。また、本発明は、そのような
基板に形成された半導体デバイスに関する。
結晶半導体基板の一部の表面の結晶連続性を破壊するこ
とがある。このことは、誘電体絶縁、コンデンサ、また
は接合を形成するように埋め込まれるトレンチの形成中
に特に起こりうる。半導体基板は、トレンチの場所に、
何らの結晶構造も有しない別の材料を持つ。その結果、
トレンチ、またはより一般的には何らかの他の局所的な
結晶欠陥で占められる基板のその部分の表面を、半導体
デバイス、特に接合または薄い熱酸化物を形成するのに
使用することができない。
欠陥で占められる基板のその部分の表面を、半導体デバ
イスを形成するのに使用することができない理由は、結
晶欠陥が通る接合には漏れ電流があるからである。結晶
欠陥から成長した酸化物は、低い破壊電圧または短絡を
呈する。
あり、その目的は、結晶欠陥の無いシリコンのエピタキ
シャル層を形成することができる単結晶基板を製作する
ことである。
表面欠陥を修復すること、平坦性および表面均質性を保
証すること、およびこの表面の結晶格子の連続性を保証
することができる単結晶基板を製作することである。
導体単結晶基板を製造する方法を提供する。この方法で
は、 a)少なくとも1つの結晶格子の不連続性を表面に局所
的に有する初期単結晶基板を形成し、 b)その初期基板の不連続性の所に凹部を形成し、 c)その凹部の周囲の結晶格子を非晶質化し、 d)初期基板と同じ化学的組成を有するアモルファス材
料の層を、ステップc)で得られた構造の上に堆積し、 e)初期基板の単結晶格子と連続になるようにアモルフ
ァス材料を再結晶化するために、ステップd)で得られ
た構造を熱的にアニールする。
コン基板のその他の部分と連続性があり、かつ結晶欠陥
のない単結晶シリコン層をエピタキシで成長させること
ができる完全に平坦で一様な表面を有する単結晶シリコ
ン層を、表面に形成することを可能にする。
表面平坦化ステップ、例えば化学機械研磨ステップを含
むことができる。
に実施され、さらに不連続性の所にセルフアライン(自
己整合)されて実施されるのが有利である。
ウム、炭化シリコン(炭化ケイ素)、ヒ化ガリウム、お
よび上記要素の少なくともいくつかの合金で形成される
グループのうちの少なくとも1つの材料で構成される。
凹部の周りの局所的なイオン打込みを含む。イオン打込
みでは、重い粒子、例えばフッ化物イオンを使用するこ
とができる。
によって形成される場合に有利に適用される。
と、ステップa)において、第1の材料、例えば二酸化
シリコンの第1の層、および第2の材料、例えば窒化シ
リコンの第2の層を連続して初期基板上に堆積し、次
に、トレンチをエッチングし、これを充填材料で満た
す。該充填されたトレンチは、上記の結晶格子の不連続
性を形成する。
所に水平方向の空所および前記凹部を形成するように、
第1の層およびトレンチ充填材料の上部を、前記第2の
層に対して選択的にエッチングし、さらに前記第2の層
を除去する。
よび窒化シリコンで形成されるグループのうちの少なく
とも1つの要素で構成されることができる。充填は、不
均一であってもよく、さらにいくつかの種類の絶縁物を
使用してもよい。また、充填は、導電材料、例えばドー
プされたまたはドープされないポリシリコン、または空
気を中心に含んでもよく、または周囲の空気とともに絶
縁充填材料で部分的に充填されてもよい。
して酸化シリコンを堆積することで、またはシリコンの
熱酸化で実施することができる。
をトレンチ内に形成することができる。この場合、トレ
ンチ充填工程は次のステップを含むことができる。
覆い、 2)トレンチを満たすように、高ドープ多結晶シリコン
をトレンチ内に堆積し、 3)トレンチの充填レベル(充填高さ)が初期基板の表
面よりも下になるように、前に堆積された多結晶シリコ
ンをエッチングする。
みダイオードを形成することができる。この場合、トレ
ンチ充填工程は次のステップを含むことができる。
結晶シリコンをトレンチ内に堆積し、 2)トレンチの充填レベル(充填高さ)が初期基板の表
面よりも下になるように、前に堆積された多結晶シリコ
ンをエッチングする。
晶材料(例えば、シリコン)の「栓」で塞ぐことによ
り、形成されるトレンチの幅および性質に関して、さら
により大きな自由度を可能にする。
よって、基板に埋め込まれた電子部品を効果的に形成す
ることが可能になることがわかった。コンデンサまたは
ダイオードのような埋込み電子部品を形成するというこ
とは、一様な表面を持った基板上にその後に形成される
半導体デバイスがより小さな占有面積でより大きな性能
および機能を持つことを意味している。
法に従って形成された単結晶シリコン基板を含む集積回
路を提供することである。
MOS技術に基づく少なくとも2つの隣接するトランジ
スタを有することができる。該トランジスタは基板内に
形成され、該基板は、少なくとも1つの埋込みトレンチ
を含み、かつその表面が上記の方法に従って一様にされ
ている。該トレンチは、トランジスタの連続する埋込み
層を隔てる分離トレンチを形成する。
いての詳細な説明を参照することで、本発明の他の効果
および特徴は明らかになるであろう。これらの実施形態
は、図を参照して説明される。この図は、本発明に従っ
て基板を製作する方法の実施形態の主な工程を概略的に
示す。
板、すなわち初期基板1は、図1の(a)に示されてお
り、この実施例では少なくとも1つの狭いトレンチを有
する。このトレンチは深いこともあり、または浅いこと
もある。本発明の方法を実現する1つの方法に従うと、
最初に、初期の単結晶シリコン基板1に酸化シリコン層
2を堆積することにより、このトレンチを形成すること
ができる。この層2の厚さを0.01ミクロンから1ミ
クロンの間で変化させることができ、好ましくは約20
00Åである。
堆積する。この層3の厚さも0.01ミクロンから1ミ
クロンの間で変化させることができ、好ましくは、約2
000Åである。
従来方法で、最初に窒化物3、次に酸化物2、そして最
後に基板1の単結晶シリコンを異方性エッチングして、
トレンチ4を形成する。
を持ち、様々な幅、好ましくは1μmより狭い幅を持
つ。
ングされたトレンチ4は、次に、このトレンチの所望の
用途のために、適切な充填材料で充填される。
反対の導電性の連続する埋込み層を分離するために、分
離トレンチが形成される。
よれば、トレンチ4は誘電体材料で充填される。誘電体
材料としては、酸化シリコンを選ぶのが好ましい。トレ
ンチを酸化シリコン5で充填することは、様々な従来方
法で行うことができる。
ル(conformal)なコーティングとして酸化シリコンを
堆積することが考えられる。したがって、酸化物はウェ
ハの表面全体にわたって堆積される。
化による酸化シリコンの堆積を使用するのが好ましい。
第1に、これは、狭いトレンチの場合にはより適した方
法である。第2に、コンフォーマル・コーティングを用
いたものよりも高密度の酸化物が得られる。さらに、シ
リコン上にだけ酸化シリコンが成長する場合、壁のシリ
コンの酸化で僅かに広くなったトレンチ4のみが酸化物
で埋められる。
脱酸素(還元)処理を行い、図1の(d)に示すよう
に、窒化シリコン層3の下であって、酸化物層2内に所
与の幅の2つの水平方向の空所を形成する。本発明の方
法の第1の実施例の場合、トレンチ4内におけるいくら
かの酸化シリコン5、および、適切である場合にはウェ
ハ表面の酸化シリコン層を除去する。この脱酸素処理
は、フッ化水素酸を用いた等方性エッチング、またはフ
ッ素を用いた等方性プラズマエッチングによって行われ
る。次に、窒化シリコン層を従来方法で除去する。
に示されており、露出されたシリコンを非晶質化するこ
とである。これは、脱酸素処理のステップによって露出
された初期基板1の単結晶シリコンに対して行われる。
この領域が参照番号6で表されている。非晶質化は、ト
レンチを基準として局所的かつセルフアライン的(self
-aligned:自己整合)に行われ、例えばイオンのような
重い粒子の打ち込みによって、シリコンの結晶格子を破
壊することで従来通りに行われる。本発明の実施例にお
いては、フッ化物イオンを注入するのが特に好ましい。
に示すように、次に、水平方向の空所およびトレンチ4
上の凹所を少なくとも満たすように、アモルファス(非
晶質)シリコン層7を堆積する。アモルファスシリコン
は、従来方法で低温で堆積する。例えば、LPCVD
(低圧化学気相成長)炉を使用して、例えば600℃よ
り低い、典型的には400℃より低い十分な低温で、シ
ランを注入することができる。
特定の方法を示す。この方法では、基板の表面を一様に
する工程の前に、アニール工程を行う。熱アニールによ
って、初期基板1の単結晶シリコンから始まるアモルフ
ァスシリコン6および7のエピタキシャル再成長によっ
て、アモルファスシリコンを再結晶化させることができ
る。単結晶シリコン格子の再組織化によって、図2の
(c)となり、ここでは、以前のアモルファスシリコン
層が今や基板1の単結晶シリコンと一体化している。
あり、該領域6と基板1の間の境界は、イオン注入によ
って容易に局所化されることができる。この境界は、さ
らに「ソフト」境界であり、すなわち、単結晶Si状態
からアモルファスSi状態への遷移は非常になだらかで
ある。これらの特性により、領域6は、いかなる欠陥も
有することなく、非常に効率的に再結晶化されることが
できるようになる。これらは、再結晶化されるべき領域
が大きいと容易に得られることはできない。
去するために、酸化シリコン層2上まで化学機械研磨工
程を行う。次に、酸化シリコン層2を従来方法で除去す
る。表面を平坦化するために、ウェハを、最終的な化学
機械研磨工程に供する。
1の実施例に従うと、最終単結晶シリコン基板1が得ら
れる。この最終単結晶基板は、完全に平らで一様な単結
晶表面を有し、その表面に、欠陥の無いエピタキシを実
施することが可能である。この半導体基板は、図2の
(d)の参照番号5で示される埋込み分離トレンチを含
む。
って一様にされた表面を有し、かつトレンチ内に形成さ
れた埋め込みコンデンサを含むシリコン基板を製作する
ことができる。
(a)に示すように、最初に基板1に前述したようにし
てトレンチ4を形成する。次に、40から1000Åの
間の厚さ、好ましくは50から300Åの間の厚さを持
つ酸化シリコン層8をトレンチ4の壁に形成するよう
に、制御された熱酸化を実施する。こうして、図3の
(a)に示されるようなデバイスが得られる。
に高ドープ多結晶シリコン(ポリシリコン)9を堆積す
る。シリコンのドーピングは、インサイチュウ(in-sit
u)で行われる(in-situドーピング)。こうして、図3
の(b)に示すようなデバイスが得られる。
れた多結晶シリコン9をエッチングして、少なくともウ
ェハの表面から多結晶シリコンを取り除く。さらに、こ
のエッチングは、トレンチ4内の多結晶シリコンのレベ
ル(高さ)が初期基板1の表面より下になるまで行う。
べたのと同様な制御された脱酸素(還元)処理を含む。
その後、図3の(c)に示すようなデバイスが得られ、
ここでは、トレンチは酸化シリコン層8で覆われてお
り、この酸化シリコン層の高さは、トレンチ4内のドー
プ多結晶シリコン層9の高さよりも低い。所与の幅の2
つの水平方向の空所が、窒化シリコン層3の下であって
酸化シリコン層2内に現れる。
法で取り除く。本発明の方法に従うと、次に、露出され
たシリコンを非晶質化する。
は、該方法のこの段階で露出したシリコンは、トレンチ
4内のドープ多結晶シリコン9の露出部と基板1の単結
晶シリコンである。こうして、参照番号6および6aで
示されたアモルファスシリコン領域が形成される。非晶
質化は、トレンチ4に対して局所的かつセルフアライン
的に実施される。
と同じ方法で、ウェハの表面全体にアモルファスシリコ
ン層7を堆積する。これによって、図3の(d)に示さ
れるデバイスとなり、ここでは、基板1にエッチングさ
れたトレンチ4内で、多結晶シリコンのブロック9が、
部分的に酸化シリコン層8に包まれている。このブロッ
クの高さは、トレンチ4の高さよりも低く、また酸化シ
リコンの外被8の高さよりも低い。この要素の上には、
アモルファスシリコン領域6および6aと、堆積された
アモルファスシリコン7とから成るアモルファスシリコ
ン領域がある。したがって、この実施例では、堆積され
たアモルファス層7は、領域6および6aの間のリンク
(結合部)として、かつ表面の充填手段として働く。
によれば、また第1の実施例のところで説明したよう
に、アモルファスシリコンの結晶構造を元に回復させる
ために、熱アニール工程を行う。図3の(e)に示すよ
うに、再結晶化されたシリコンが基板1の単結晶シリコ
ンと一体化する。非晶質な領域6aにより、結晶欠陥が
多結晶シリコンから単結晶シリコンに「現れる」ことが
回避される。
様にする工程の後で、図3の(f)に示される単結晶シ
リコン基板が得られ、この基板の完全に平らで一様な単
結晶表面は、単結晶シリコンの欠陥のないエピタキシャ
ル成長を可能にする。さらに、この基板は、高ドープ多
結晶シリコン90から成る埋込みコンデンサを含み、こ
の高ドープ多結晶シリコン90は、これを側部で基板1
から分離する酸化シリコンの壁8で部分的に覆われてい
る。この埋込みコンデンサの上の基板1内には、多結晶
シリコン90と同じ伝導性の高ドープ領域1bが残って
いる。この領域は、アモルファス多結晶シリコン領域6
aおよびアニール中にドーパントの拡散によってドープ
されたシリコン部分7に相当する。
所的な破壊は、コンデンサのトレンチの場合特に有利で
ある。なぜならば、これにより、付加的な酸化物を要す
ることなく、側壁8の酸化物の制御されたエッチングに
よって多結晶シリコン90(コンデンサ全体)を埋め込
むことが可能になるからである。
埋込みダイオードを形成することも可能であり、このシ
リコン基板の表面は、電子部品の製作を可能にする均質
なエピタキシのための本発明の方法によって平坦化され
る。
形成されたトレンチ内に、高ドープ多結晶シリコン10
を堆積する。図4の(a)に示される実施形態による
と、nドープ基板1およびp+ドープ多結晶シリコン1
0がイメージされるが、反対の導電性もまた本発明の範
囲に入る。
10を標準的な方法を使用して除去する。基板1の表面
より下の充填レベル(充填高さ)が得られるまで、多結
晶シリコン10の除去を続ける。
制御された脱酸素(還元)処理が続く。この脱酸素処理
についてはは、第1の実施例のところで詳しく説明し
た。その後、図4の(b)に示されるようなデバイスが
得られる。
使用して窒化シリコン層3を取り除く。次に、露出シリ
コンを非晶質化する。この第3の実施例の場合、脱酸素
処理と、トレンチを充填する多結晶シリコンのエッチン
グとによって見えるようになった基板1の単結晶シリコ
ン領域6、およびトレンチ内の多結晶シリコンの上部6
bで、この露出シリコンは構成されている。ここで再
び、非晶質化は、トレンチを基準として局所的かつセル
フアライン的に実施される。
と反対の導電性を有するアモルファスシリコン層7を、
従来方法を使用して堆積する。この層は、アモルファス
シリコン領域6および6bと一体になる。こうして、図
4の(c)に示される基板が得られる。
工程が行われ、これによって、アモルファスシリコンを
再結晶化することが可能になる。ここで再び、前の実施
例の場合について前述したように、結晶欠陥が形成され
るのが回避される。この第3の実施例の場合、アニール
によって、p+ドーパントはn型基板に拡散し、高p +
ドープ多結晶シリコン10の周りにpドープ単結晶シリ
コンの外被11を形成することが可能になる。
の方法に従って、酸化シリコン層2の除去およびウェハ
の化学機械研磨によって、基板1の表面を平坦化する。
られ(断面が示されている)、この基板は、均質な単結
晶シリコンエピタキシを可能にする完全に平らで一様な
単結晶表面を有する。さらに、基板は、所与の厚さのp
ドープの外被で完全に囲まれた高p+ドープ領域を有す
る埋込みダイオードを含む。
み、その表面が完全に平らで一様なシリコン基板を製作
することができるということによって、半導体デバイス
の製作に新局面が開かれる。
む基板を、いくつかの隣接するトランジスタを含む半導
体デバイスを製作するために使用するのが効果的であ
る。これらのデバイスにおいて、破壊電圧の低下または
埋込み層のパンチスルー現象の危険が全く無いかほんの
僅かであるばかりでなく、結晶欠陥のないトランジスタ
が形成されるエピタキシャル単結晶シリコン層は、任意
の種類のアーキテクチャ・モジュールを製作するのに適
している。
込み要素を含んだ基板の表面を一様化することは、その
ような基板上に、非常に信頼性が高く、高機能で、かつ
占有面積が比較的小さいデバイスを製作することができ
るという効果を有する。高レベルの集積化とともに、集
積回路の一定サイズの縮小を考えるとき、この2つめの
側面は特に有利である。
ル層を形成することができる単結晶基板を製作すること
ができる。
基板を製作する方法の主な工程を概略的に示す図。
基板を製作する方法の主な工程を概略的に示す図であっ
て、図1に示される工程の続きの工程を示す図。
導体基板を製作する方法の主な工程を概略的に示す図。
導体基板を製作する方法の主な工程を概略的に示す図。
Claims (17)
- 【請求項1】半導体単結晶基板を製作する方法であっ
て、 a)少なくとも1つの結晶格子の不連続性を表面に局所
的に有する初期の単結晶基板を形成するステップと、 b)前記初期基板の前記不連続性の所に凹部を設けるス
テップと、 c)前記凹部の周囲の前記結晶格子を非晶質化するステ
ップと、 d)前記初期基板と同じ化学的組成を有するアモルファ
ス材料の層を、前記ステップc)で得られた構造上に堆
積するステップと、 e)前記初期基板の単結晶格子と連続になるように前記
アモルファス材料を再結晶化するため、前記ステップ
d)で得られた構造を熱的にアニールするステップと、 を含む半導体単結晶基板を製作する方法。 - 【請求項2】前記ステップe)の前または後に、表面を
平坦化するステップを含む、請求項1に記載の半導体単
結晶基板を製作する方法。 - 【請求項3】前記平坦化するステップは、化学機械研磨
するステップを含む、請求項2に記載の半導体単結晶基
板を製作する方法。 - 【請求項4】前記初期基板は、シリコン、ゲルマニウ
ム、炭化シリコン、ヒ化ガリウム、およびこれらの要素
のうちの少なくともいくつかの合金、から形成されるグ
ループのうち、少なくとも1つの材料を含む、請求項1
から3のいずれかに記載の半導体単結晶基板を製作する
方法。 - 【請求項5】前記非晶質化するステップは、マスク工程
によって前記凹部の周りに局所的にイオン打込みを行う
ことを含む、請求項1から4のいずれかに記載の半導体
単結晶基板を製作する方法。 - 【請求項6】前記ステップa)において、第1の材料の
第1の層および第2の材料の第2の層は、前記初期基板
に連続して堆積され、次にトレンチがエッチングされて
充填材料で満たされ、該充填されたトレンチが前記結晶
格子不連続性を形成し、さらに、 前記ステップb)において、前記第1の層および前記ト
レンチ充填材料の上部が、水平方向の空所および結晶不
連続性の前記凹部を形成するように、前記第2の層に対
して選択的にエッチングされ、さらに、前記第2の層が
除去される、請求項1から5のいずれかに記載の半導体
単結晶基板を製作する方法。 - 【請求項7】前記充填材料が、シリコン、酸化シリコ
ン、および窒化シリコンで形成されるグループのうちの
少なくとも1つの要素を含む、請求項6に記載の半導体
単結晶基板を製作する方法。 - 【請求項8】前記トレンチは、少なくとも部分的に、絶
縁充填材料で充填される、請求項6に記載の半導体単結
晶基板を製作する方法。 - 【請求項9】前記充填は、コンフォーマル・コーティン
グとして酸化シリコンを堆積することによって行われ
る、請求項6に記載の半導体単結晶基板を製作する方
法。 - 【請求項10】前記充填は、前記シリコンの熱酸化で行
われる、請求項6に記載の半導体単結晶基板を製作する
方法。 - 【請求項11】前記ステップa)において、埋込みコン
デンサが前記トレンチ内に形成される、請求項6から1
0のいずれかに記載の半導体単結晶基板を製作する方
法。 - 【請求項12】前記ステップa)において、前記トレン
チを充填するステップは、さらに、 熱酸化による酸化物で前記トレンチの壁を覆うステップ
と、 前記トレンチを満たすように該トレンチ内に高ドープ多
結晶シリコンを堆積するステップと、 前記堆積された多結晶シリコンを、前記トレンチの充填
レベルが前記初期基板の表面よりも下になるようにエッ
チングするステップと、を含む、請求項11に記載の半
導体単結晶基板を製作する方法。 - 【請求項13】前記ステップa)において、埋込みダイ
オードが前記トレンチ内に形成される、請求項6から1
0のいずれかに記載の半導体単結晶基板を製作する方
法。 - 【請求項14】前記ステップa)において、前記トレン
チを充填するステップは、さらに、 前記トレンチを満たすように該トレンチ内に高ドープ多
結晶シリコンを堆積するステップと、 前記堆積された多結晶シリコンを、前記トレンチの充填
レベルが前記初期基板の表面よりも下になるようにエッ
チングするステップと、を含む、請求項13に記載の半
導体単結晶基板を製作する方法。 - 【請求項15】前記非晶質化するステップは、前記トレ
ンチに対してセルフアラインされる、請求項6から14
のいずれかに記載の半導体単結晶基板を製作する方法。 - 【請求項16】請求項1から15のいずれかの方法で形
成された単結晶シリコン基板を含む集積回路。 - 【請求項17】少なくとも1つの埋め込みトレンチを有
する基板内に形成された少なくとも2つの隣接するトラ
ンジスタを有し、該基板の表面は、請求項6から10の
いずれかの方法に従って一様にされ、該トレンチは、該
トランジスタの連続した埋め込み層を隔てる分離トレン
チを形成する、請求項16に記載の集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0100414 | 2001-01-12 | ||
FR0100414A FR2819631B1 (fr) | 2001-01-12 | 2001-01-12 | Procede de fabrication d'un substrat monocristallin, et circuit integre comportant un tel substrat |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002270509A true JP2002270509A (ja) | 2002-09-20 |
JP2002270509A5 JP2002270509A5 (ja) | 2005-07-14 |
Family
ID=8858764
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001394184A Pending JP2002270509A (ja) | 2001-01-12 | 2001-12-26 | 単結晶基板の製作方法およびその基板を含む集積回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7060596B2 (ja) |
EP (1) | EP1223614B1 (ja) |
JP (1) | JP2002270509A (ja) |
DE (1) | DE60216646T2 (ja) |
FR (1) | FR2819631B1 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2819632B1 (fr) * | 2001-01-12 | 2003-09-26 | St Microelectronics Sa | Circuit integre comportant un dispositif analogique de stockage de charges, et procede de fabrication |
US6784072B2 (en) * | 2002-07-22 | 2004-08-31 | International Business Machines Corporation | Control of buried oxide in SIMOX |
FR3099964B1 (fr) * | 2019-08-14 | 2024-03-29 | St Microelectronics Crolles 2 Sas | Procédé de réalisation d’une électrode dans un substrat de base et dispositif électronique |
CN112768509B (zh) * | 2021-02-03 | 2022-07-08 | 杭州中瑞宏芯半导体有限公司 | 一种反向恢复时间短的frd二极管及制备方法 |
CN117568912A (zh) * | 2023-11-21 | 2024-02-20 | 松山湖材料实验室 | 一种单晶复合衬底及其制备方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6292365A (ja) * | 1985-10-18 | 1987-04-27 | Fuji Photo Film Co Ltd | 半導体装置およびその製造方法 |
US4649625A (en) * | 1985-10-21 | 1987-03-17 | International Business Machines Corporation | Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor |
JPS62293759A (ja) * | 1986-06-13 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置 |
US4942554A (en) * | 1987-11-26 | 1990-07-17 | Siemens Aktiengesellschaft | Three-dimensional, one-transistor cell arrangement for dynamic semiconductor memories comprising trench capacitor and method for manufacturing same |
KR100197648B1 (ko) * | 1995-08-26 | 1999-06-15 | 김영환 | 반도체소자의 소자분리 절연막 형성방법 |
FR2756104B1 (fr) | 1996-11-19 | 1999-01-29 | Sgs Thomson Microelectronics | Fabrication de circuits integres bipolaires/cmos |
JP3502531B2 (ja) * | 1997-08-28 | 2004-03-02 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
US5891763A (en) * | 1997-10-22 | 1999-04-06 | Wanlass; Frank M. | Damascene pattering of SOI MOS transistors |
US6001706A (en) * | 1997-12-08 | 1999-12-14 | Chartered Semiconductor Manufacturing, Ltd. | Method for making improved shallow trench isolation for semiconductor integrated circuits |
US6074954A (en) * | 1998-08-31 | 2000-06-13 | Applied Materials, Inc | Process for control of the shape of the etch front in the etching of polysilicon |
US6214653B1 (en) * | 1999-06-04 | 2001-04-10 | International Business Machines Corporation | Method for fabricating complementary metal oxide semiconductor (CMOS) devices on a mixed bulk and silicon-on-insulator (SOI) substrate |
FR2819636B1 (fr) * | 2001-01-12 | 2003-09-26 | St Microelectronics Sa | Circuit integre comportant un point memoire de type dram, et procede de fabrication |
-
2001
- 2001-01-12 FR FR0100414A patent/FR2819631B1/fr not_active Expired - Fee Related
- 2001-12-26 JP JP2001394184A patent/JP2002270509A/ja active Pending
-
2002
- 2002-01-09 EP EP02290038A patent/EP1223614B1/fr not_active Expired - Lifetime
- 2002-01-09 DE DE60216646T patent/DE60216646T2/de not_active Expired - Lifetime
- 2002-01-11 US US10/044,402 patent/US7060596B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
FR2819631A1 (fr) | 2002-07-19 |
EP1223614A1 (fr) | 2002-07-17 |
US20020094678A1 (en) | 2002-07-18 |
EP1223614B1 (fr) | 2006-12-13 |
DE60216646D1 (de) | 2007-01-25 |
DE60216646T2 (de) | 2007-10-11 |
FR2819631B1 (fr) | 2003-04-04 |
US7060596B2 (en) | 2006-06-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109075167B (zh) | 用于修复衬底晶格以及选择性外延处理的方法 | |
JP4051413B2 (ja) | 珪化物層を有する層構造物の製造方法 | |
EP0856197A2 (en) | Novel shallow trench isolation technique | |
US20070128776A1 (en) | Isolated fully depleted silicon-on-insulator regions by selective etch | |
TWI253114B (en) | Semiconductor device with trench isolation structure and method for fabricating the same | |
KR0157875B1 (ko) | 반도체 장치의 제조방법 | |
JP3974286B2 (ja) | 浅いトレンチアイソレーション方法 | |
US6340624B1 (en) | Method of forming a circuitry isolation region within a semiconductive wafer | |
US5854121A (en) | Semiconductor fabrication employing barrier atoms incorporated at the edges of a trench isolation structure | |
JP2000208746A (ja) | 自己整合トレンチを有するパタ―ン付きシリコン・オン・インシュレ―タ基板および製造方法 | |
KR100555472B1 (ko) | 선택적 에피택셜 성장을 이용한 트렌치 소자 분리 방법 | |
JP2002270509A (ja) | 単結晶基板の製作方法およびその基板を含む集積回路 | |
JP2000058802A (ja) | Soiウェハの製造方法 | |
US6537873B2 (en) | Integrated circuit comprising a memory cell of the DRAM type, and fabrication process | |
US7112461B2 (en) | Fabrication process for integrated circuit having photodiode device | |
KR100475025B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
US5994718A (en) | Trench refill with selective polycrystalline materials | |
JP2002270509A5 (ja) | ||
JP2004193205A (ja) | 半導体装置および半導体装置の製造方法 | |
KR100295671B1 (ko) | 반도체소자의격리방법 | |
KR100569510B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
JP3321527B2 (ja) | 半導体装置の製造方法 | |
KR100344771B1 (ko) | 반도체장치의 소자격리방법 | |
JPH10144780A (ja) | 半導体装置の製造方法 | |
KR19990074726A (ko) | 반도체소자의 격리막 및 이의 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041117 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081114 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090519 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091020 |