JP2002258954A - Voltage regulator - Google Patents
Voltage regulatorInfo
- Publication number
- JP2002258954A JP2002258954A JP2001060175A JP2001060175A JP2002258954A JP 2002258954 A JP2002258954 A JP 2002258954A JP 2001060175 A JP2001060175 A JP 2001060175A JP 2001060175 A JP2001060175 A JP 2001060175A JP 2002258954 A JP2002258954 A JP 2002258954A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- voltage
- mirror circuit
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、ボルテージレギュ
レータに関し、特に低電圧動作及び低消費電流が要求さ
れる携帯機器等に使用されるボルテージレギュレータに
関する。[0001] 1. Field of the Invention [0002] The present invention relates to a voltage regulator, and more particularly, to a voltage regulator used for portable equipment or the like that requires low voltage operation and low current consumption.
【０００２】[0002]
【従来の技術】図３は、従来のボルテージレギュレータ
の回路例を示した図である。図３のボルテージレギュレ
ータ１００では、基準電圧発生回路１０１からの基準電
圧ＶＲＥＦと、出力電圧ＶＯＵＴの検出を行う検出回路
１０４の抵抗１０２及び１０３で出力電圧ＶＯＵＴが分
圧された分圧電圧ＶＦＢは、差動増幅段１０５で電圧比
較され、該比較結果に応じて出力段１０６をなすＰチャ
ネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジス
タと呼ぶ）１０７の制御を行って一定の出力電圧ＶＯＵ
Ｔが出力される。差動増幅段１０５は、カレントミラー
回路を形成するＰチャネル型ＭＯＳトランジスタ１１
１，１１２と、差動対をなすＮチャネル型ＭＯＳトラン
ジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１３，
１１４と、定電流源１１５とで構成されている。2. Description of the Related Art FIG. 3 is a diagram showing a circuit example of a conventional voltage regulator. In the voltage regulator 100 of FIG. 3, the reference voltage VREF from the reference voltage generation circuit 101 and the divided voltage VFB obtained by dividing the output voltage VOUT by the resistors 102 and 103 of the detection circuit 104 for detecting the output voltage VOUT are represented by: The voltage is compared by the differential amplifying stage 105, and a P-channel MOS transistor (hereinafter, referred to as a PMOS transistor) 107 forming the output stage 106 is controlled in accordance with the comparison result, so that a constant output voltage VOU is obtained.
T is output. The differential amplification stage 105 includes a P-channel MOS transistor 11 forming a current mirror circuit.
1, 112 and an N-channel MOS transistor (hereinafter referred to as an NMOS transistor) 113 forming a differential pair.
114 and a constant current source 115.
【０００３】一方、図４は、従来のボルテージレギュレ
ータの他の回路例を示した図であり、図４のボルテージ
レギュレータ１００ａは、図３の差動増幅段１０５と出
力段１０６との間に、ＰＭＯＳトランジスタ１１６及び
定電流源１１７で構成された増幅段１２０を追加した３
段の増幅段を備えるレギュレータであり、出力電圧ＶＯ
ＵＴの高速な制御を行うことができる。FIG. 4 is a diagram showing another example of a circuit of a conventional voltage regulator. The voltage regulator 100a shown in FIG. 4 is provided between a differential amplifier stage 105 and an output stage 106 shown in FIG. 3. Added amplification stage 120 composed of PMOS transistor 116 and constant current source 117
A regulator having a plurality of amplification stages, the output voltage VO
High-speed control of the UT can be performed.
【０００４】[0004]
【発明が解決しようとする課題】しかし、図３のボルテ
ージレギュレータ１００では、出力電圧ＶＯＵＴが印加
される負荷ＲＬの抵抗値が小さい場合、ＰＭＯＳトラン
ジスタ１０７のゲート電圧が、差動増幅段１０５によっ
て、ゲート−ソース間電圧Ｖｇｓを確保するために低い
値に制御される。However, in the voltage regulator 100 of FIG. 3, when the resistance value of the load RL to which the output voltage VOUT is applied is small, the gate voltage of the PMOS transistor 107 is increased by the differential amplification stage 105. It is controlled to a low value to secure the gate-source voltage Vgs.
【０００５】この場合、ＮＭＯＳトランジスタ１１３に
おける、しきい値をＶｔｈとすると共にドレイン−ソー
ス間電圧をＶｄｓとすると、定電流源１１５の両端に必
要な電圧とＮＭＯＳトランジスタ１１３における（ＶＲ
ＥＦ−Ｖｔｈ＋Ｖｄｓ）を加えた電圧よりも、ＰＭＯＳ
トランジスタ１０７のゲート電圧を低くすることができ
なかった。このため、電源電圧ＶＤＤが低下したとき
等、ＰＭＯＳトランジスタ１０７に十分なゲート−ソー
ス間電圧Ｖｇｓが確保することができなくなると、出力
電圧ＶＯＵＴは低下していく。すなわち、低電源電圧で
の正常な動作ができないという問題があった。In this case, assuming that the threshold value of the NMOS transistor 113 is Vth and the drain-source voltage is Vds, the voltage required across the constant current source 115 and (VR
EF−Vth + Vds), the PMOS
The gate voltage of the transistor 107 could not be reduced. Therefore, when a sufficient gate-source voltage Vgs cannot be ensured in the PMOS transistor 107, for example, when the power supply voltage VDD decreases, the output voltage VOUT decreases. That is, there is a problem that normal operation at a low power supply voltage cannot be performed.
【０００６】これに対して、図４のボルテージレギュレ
ータの場合、出力段１０６におけるＰＭＯＳトランジス
タ１０７のゲート電圧は、ほぼ電源電圧ＶＤＤから接地
電圧ＧＮＤまで制御できる。しかし、差動増幅段１０
５、増幅段１２０及び出力段１０６の３段の増幅段を備
えているため、特に低消費電流で動作させる場合、位相
設計が難しくなることから、定電流源１１５及び１１７
の各電流を合わせると、数十μＡ以上の電流が必要にな
り、低消費電流のボルテージレギュレータが必要な場合
には消費電流が大きいという問題があった。On the other hand, in the case of the voltage regulator of FIG. 4, the gate voltage of the PMOS transistor 107 in the output stage 106 can be controlled almost from the power supply voltage VDD to the ground voltage GND. However, the differential amplifier stage 10
5, the amplification stage 120 and the output stage 106 have three amplification stages, so that the phase design becomes difficult particularly when operated with low current consumption. Therefore, the constant current sources 115 and 117 are used.
When the above currents are combined, a current of several tens of μA or more is required, and when a voltage regulator with low current consumption is required, the current consumption is large.
【０００７】本発明は、上記のような問題を解決するた
めになされたものであり、低消費電流で、かつ低電源電
圧動作が可能であるボルテージレギュレータを得ること
を目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has as its object to obtain a voltage regulator that can operate with low current consumption and low power supply voltage.
【０００８】[0008]
【課題を解決するための手段】この発明に係るボルテー
ジレギュレータは、あらかじめ設定された基準電圧を基
に所定の電圧を生成して出力端子から出力するボルテー
ジレギュレータにおいて、出力端子からの出力電圧の検
出を行い、該検出した出力電圧に応じた電圧を生成して
出力する検出回路部と、該検出回路部の出力電圧と上記
基準電圧との差動増幅を行う１対のトランジスタからな
る差動対と、該差動対に対して所定のバイアス電流の供
給を行う定電流源と、一方の出力端に接続された差動対
における基準電圧が入力されるトランジスタに対して負
荷をなすと共に該トランジスタに流れる電流に応じた電
流を他方の出力端から出力する第１カレントミラー回路
部と、一方の出力端に接続された差動対における検出回
路部からの出力電圧が入力されるトランジスタに対して
負荷をなすと共に該トランジスタに流れる電流に応じた
電流を他方の出力端から出力する第２カレントミラー回
路部と、第１カレントミラー回路部及び第２カレントミ
ラー回路部の各他方の出力端に接続された第３カレント
ミラー回路部と、第２カレントミラー回路部と該第３カ
レントミラー回路部との接続部の電圧に応じた電流を出
力端子から出力する出力回路部とを備えるものである。SUMMARY OF THE INVENTION A voltage regulator according to the present invention generates a predetermined voltage based on a preset reference voltage and outputs the voltage from an output terminal. And a differential circuit comprising a pair of transistors for performing differential amplification of the output voltage of the detection circuit unit and the reference voltage by generating and outputting a voltage corresponding to the detected output voltage. A constant current source for supplying a predetermined bias current to the differential pair, and a load for a transistor to which a reference voltage is input in the differential pair connected to one output terminal, and A first current mirror circuit for outputting a current corresponding to a current flowing through the other output terminal, and an output voltage from a detection circuit unit of a differential pair connected to one output terminal. A second current mirror circuit unit that forms a load on a transistor to which is input and outputs a current corresponding to a current flowing through the transistor from the other output terminal; a first current mirror circuit unit and a second current mirror circuit unit And a third current mirror circuit connected to the other output terminals of the first and second output mirrors, and an output circuit for outputting a current corresponding to a voltage of a connection between the second current mirror circuit and the third current mirror circuit from an output terminal. Unit.
【０００９】具体的には、上記第３カレントミラー回路
部は、第１カレントミラー回路部の他方の出力端から流
れる電流に応じた電流を第２カレントミラー回路部の他
方の出力端に流すように動作する。Specifically, the third current mirror circuit section causes a current corresponding to the current flowing from the other output terminal of the first current mirror circuit section to flow to the other output terminal of the second current mirror circuit section. Works.
【００１０】また、上記第１カレントミラー回路部は、
差動対の負荷をなす第１トランジスタと、該第１トラン
ジスタに流れる電流に応じた電流を他方の出力端から出
力する第２トランジスタとで構成され、上記第２カレン
トミラー回路部は、差動対の負荷をなす第３トランジス
タと、該第３トランジスタに流れる電流に応じた電流を
他方の出力端から出力する第４トランジスタとで構成さ
れ、更に、第３カレントミラー回路部は、第１カレント
ミラー回路部の他方の出力端に接続された第５トランジ
スタと、第２カレントミラー回路部の他方の出力端に接
続された第６トランジスタとで構成され、第１トランジ
スタの電流供給能力に対する第２トランジスタの電流供
給能力の割合と、第３トランジスタの電流供給能力に対
する第４トランジスタの電流供給能力の割合との比は、
第５トランジスタの電流供給能力と第６トランジスタの
電流供給能力との比に等しくなるようにした。[0010] Further, the first current mirror circuit section includes:
A first transistor forming a load of the differential pair; and a second transistor outputting a current corresponding to a current flowing through the first transistor from the other output terminal. A third transistor forming a pair of loads, and a fourth transistor outputting a current corresponding to a current flowing through the third transistor from the other output terminal. Further, the third current mirror circuit unit includes a first current mirror circuit. A fifth transistor connected to the other output terminal of the mirror circuit unit and a sixth transistor connected to the other output terminal of the second current mirror circuit unit. The ratio of the ratio of the current supply capability of the transistor to the ratio of the current supply capability of the fourth transistor to the current supply capability of the third transistor is:
The current supply capability of the fifth transistor is set equal to the ratio of the current supply capability of the sixth transistor.
【００１１】[0011]
【発明の実施の形態】次に、図面に示す実施の形態に基
づいて、本発明を詳細に説明する。図１は、本発明の実
施の形態におけるボルテージレギュレータの構成例を示
したブロック図である。図１において、ボルテージレギ
ュレータ１は、所定の基準電圧ＶＲＥＦを生成して出力
する基準電圧発生回路２と、出力電圧ＶＯＵＴの検出を
行い該検出した出力電圧ＶＯＵＴに応じた電圧ＶＦＢを
生成して出力する検出回路３と、基準電圧ＶＲＥＦと該
検出回路３からの出力電圧ＶＦＢとの差動増幅を行う１
対のトランジスタで構成された差動対４とを備えてい
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described in detail based on an embodiment shown in the drawings. FIG. 1 is a block diagram illustrating a configuration example of a voltage regulator according to an embodiment of the present invention. In FIG. 1, a voltage regulator 1 generates and outputs a predetermined reference voltage VREF, and a reference voltage generation circuit 2, which detects an output voltage VOUT and generates and outputs a voltage VFB corresponding to the detected output voltage VOUT. 1 that performs differential amplification of the reference voltage VREF and the output voltage VFB from the detection circuit 3
And a differential pair 4 composed of a pair of transistors.
【００１２】また、ボルテージレギュレータ１は、電源
電圧ＶＤＤと差動対４の一方のトランジスタとの間に一
方の出力端が接続された第１カレントミラー回路５と、
電源電圧ＶＤＤと差動対４の他方のトランジスタとの間
に一方の出力端が接続された第２カレントミラー回路６
と、差動対４と接地との間に接続された定電流源７とを
備えている。更に、ボルテージレギュレータ１は、第１
カレントミラー回路５の他方の出力端及び第２カレント
ミラー回路６の他方の出力端が接続された第３カレント
ミラー回路８と、第２カレントミラー回路６と第３カレ
ントミラー回路８との接続部の電圧に応じた電流を負荷
ＲＬに出力する出力回路９とを備えている。The voltage regulator 1 includes a first current mirror circuit 5 having one output terminal connected between the power supply voltage VDD and one transistor of the differential pair 4;
A second current mirror circuit 6 having one output terminal connected between the power supply voltage VDD and the other transistor of the differential pair 4
And a constant current source 7 connected between the differential pair 4 and the ground. Further, the voltage regulator 1 has the first
A third current mirror circuit 8 to which the other output terminal of the current mirror circuit 5 and the other output terminal of the second current mirror circuit 6 are connected, and a connection portion between the second current mirror circuit 6 and the third current mirror circuit 8 And an output circuit 9 for outputting a current corresponding to the voltage of the load RL to the load RL.
【００１３】図２は、図１で示したボルテージレギュレ
ータ１をＣＭＯＳで形成した場合を例にして示した回路
図である。図２において、検出回路３は、出力電圧ＶＯ
ＵＴと接地との間に接続された抵抗Ｒ１とＲ２との直列
回路で構成されており、差動対４は、一対のＮチャネル
型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと
呼ぶ）ＱＮ１及びＱＮ２で構成されている。検出回路３
は、出力電圧ＶＯＵＴを抵抗Ｒ１とＲ２で分圧して分圧
電圧ＶＦＢを生成し出力する。ＮＭＯＳトランジスタＱ
Ｎ１のゲートには基準電圧ＶＲＥＦが、ＮＭＯＳトラン
ジスタＱＮ２のゲートには分圧電圧ＶＦＢがそれぞれ入
力されている。ＮＭＯＳトランジスタＱＮ１及びＱＮ２
の各ソースは接続され、該接続部は定電流源７を介して
接地されている。FIG. 2 is a circuit diagram showing a case where the voltage regulator 1 shown in FIG. 1 is formed by CMOS. In FIG. 2, the detection circuit 3 includes an output voltage VO
The differential pair 4 is configured by a series circuit of resistors R1 and R2 connected between the UT and the ground, and the differential pair 4 is configured by a pair of N-channel MOS transistors (hereinafter, referred to as NMOS transistors) QN1 and QN2. Have been. Detection circuit 3
Generates and outputs a divided voltage VFB by dividing the output voltage VOUT by the resistors R1 and R2. NMOS transistor Q
The reference voltage VREF is input to the gate of N1, and the divided voltage VFB is input to the gate of the NMOS transistor QN2. NMOS transistors QN1 and QN2
Are connected, and the connection is grounded via a constant current source 7.
【００１４】また、第１カレントミラー回路５は、Ｐチ
ャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジ
スタと呼ぶ）ＱＰ１及びＱＰ２で形成されている。ＰＭ
ＯＳトランジスタＱＰ１のゲート及びドレイン並びにＰ
ＭＯＳトランジスタＱＰ２のゲートは接続され、ＰＭＯ
ＳトランジスタＱＰ１及びＱＰ２の各ソースはそれぞれ
電源電圧ＶＤＤに接続されている。更に、ＰＭＯＳトラ
ンジスタＱＰ１のドレインは、差動対４をなすＮＭＯＳ
トランジスタＱＮ１のドレインに接続され、ＰＭＯＳト
ランジスタＱＰ２のドレインは、第３カレントミラー回
路８に接続されている。The first current mirror circuit 5 is formed by P-channel MOS transistors (hereinafter, referred to as PMOS transistors) QP1 and QP2. PM
Gate and drain of OS transistor QP1 and P
The gate of the MOS transistor QP2 is connected, and the PMO
Each source of the S transistors QP1 and QP2 is connected to the power supply voltage VDD. Further, the drain of the PMOS transistor QP1 is connected to an NMOS
The drain of the transistor QN1 is connected, and the drain of the PMOS transistor QP2 is connected to the third current mirror circuit 8.
【００１５】同様に、第２カレントミラー回路６は、Ｐ
ＭＯＳトランジスタＱＰ３及びＱＰ４で形成されてい
る。ＰＭＯＳトランジスタＱＰ３のゲート及びドレイン
並びにＰＭＯＳトランジスタＱＰ４のゲートは接続さ
れ、ＰＭＯＳトランジスタＱＰ３及びＱＰ４の各ソース
はそれぞれ電源電圧ＶＤＤに接続されている。更に、Ｐ
ＭＯＳトランジスタＱＰ３のドレインは、差動対４をな
すＮＭＯＳトランジスタＱＮ２のドレインに接続され、
ＰＭＯＳトランジスタＱＰ４のドレインは、第３カレン
トミラー回路８に接続されている。Similarly, the second current mirror circuit 6
It is formed by MOS transistors QP3 and QP4. The gate and drain of the PMOS transistor QP3 and the gate of the PMOS transistor QP4 are connected, and each source of the PMOS transistors QP3 and QP4 is connected to the power supply voltage VDD. Furthermore, P
The drain of the MOS transistor QP3 is connected to the drain of the NMOS transistor QN2 forming the differential pair 4,
The drain of the PMOS transistor QP4 is connected to the third current mirror circuit 8.
【００１６】第３カレントミラー回路８は、カレントミ
ラー回路を形成する同一特性のＮＭＯＳトランジスタＱ
Ｎ３及びＱＮ４で構成されている。ＮＭＯＳトランジス
タＱＮ３のゲート及びドレイン並びにＮＭＯＳトランジ
スタＱＮ４のゲートは接続され、ＮＭＯＳトランジスタ
ＱＮ３及びＱＮ４の各ソースはそれぞれ接地されてい
る。更に、ＮＭＯＳトランジスタＱＮ３のドレインは、
第１カレントミラー回路５を形成するＰＭＯＳトランジ
スタＱＰ２のドレインに接続され、ＮＭＯＳトランジス
タＱＮ４のドレインは、第２カレントミラー回路６を形
成するＰＭＯＳトランジスタＱＰ４のドレインに接続さ
れている。The third current mirror circuit 8 includes NMOS transistors Q having the same characteristics forming a current mirror circuit.
N3 and QN4. The gate and drain of the NMOS transistor QN3 and the gate of the NMOS transistor QN4 are connected, and the sources of the NMOS transistors QN3 and QN4 are grounded. Further, the drain of the NMOS transistor QN3 is
The drain of the PMOS transistor QP2 forming the first current mirror circuit 5 is connected, and the drain of the NMOS transistor QN4 is connected to the drain of the PMOS transistor QP4 forming the second current mirror circuit 6.
【００１７】ＮＭＯＳトランジスタＱＮ４とＰＭＯＳト
ランジスタＱＰ４との接続部は、出力回路９をなすＰＭ
ＯＳトランジスタＱＰ５のゲートに接続されている。出
力回路９のＰＭＯＳトランジスタＱＰ５において、ソー
スは電源電圧ＶＤＤに接続され、ドレインは検出回路３
の抵抗Ｒ１に接続され、該接続部から出力電圧ＶＯＵＴ
が出力される。該出力電圧ＶＯＵＴは、負荷抵抗ＲＬに
印加される。The connection between the NMOS transistor QN4 and the PMOS transistor QP4 is connected to the PM
It is connected to the gate of OS transistor QP5. In the PMOS transistor QP5 of the output circuit 9, the source is connected to the power supply voltage VDD, and the drain is
Of the output voltage VOUT
Is output. The output voltage VOUT is applied to the load resistance RL.
【００１８】ここで、差動対４において、基準電圧ＶＲ
ＥＦと分圧電圧ＶＦＢが釣り合っている状態から、何ら
かの原因で出力電圧ＶＯＵＴが低下した場合の各部の動
作について説明する。出力電圧ＶＯＵＴが低下すると分
圧電圧ＶＦＢは低下し、ＮＭＯＳトランジスタＱＮ２の
ドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイ
ン電流よりも低下する。このため、ＰＭＯＳトランジス
タＱＰ２のゲート電圧は低下すると共に、ＰＭＯＳトラ
ンジスタＱＰ４のゲート電圧は上昇し、ＮＭＯＳトラン
ジスタＱＮ４において、ゲート−ソース電圧Ｖｇｓは上
昇するがドレイン電流は低下することからドレイン−ソ
ース電圧Ｖｄｓは低下する。従って、出力回路９のＰＭ
ＯＳトランジスタＱＰ５のゲート電圧は低下してＰＭＯ
ＳトランジスタＱＰ５の電流駆動能力が大きくなること
により、出力電圧ＶＯＵＴを上昇させることができる。Here, in the differential pair 4, the reference voltage VR
The operation of each unit when the output voltage VOUT drops for some reason from the state where EF and the divided voltage VFB are balanced will be described. When the output voltage VOUT drops, the divided voltage VFB drops, and the drain current of the NMOS transistor QN2 drops below the drain current of the NMOS transistor QN1. As a result, the gate voltage of the PMOS transistor QP2 decreases and the gate voltage of the PMOS transistor QP4 increases. In the NMOS transistor QN4, the gate-source voltage Vgs increases but the drain current decreases, so that the drain-source voltage Vds Drops. Therefore, the PM of the output circuit 9
The gate voltage of the OS transistor QP5 decreases and the PMO
The output voltage VOUT can be increased by increasing the current driving capability of the S transistor QP5.
【００１９】次に、差動対４において、基準電圧ＶＲＥ
Ｆと分圧電圧ＶＦＢが釣り合っている状態から、何らか
の原因で出力電圧ＶＯＵＴが上昇した場合の各部の動作
について説明する。出力電圧ＶＯＵＴが上昇すると分圧
電圧ＶＦＢは上昇し、ＮＭＯＳトランジスタＱＮ２のド
レイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイン
電流よりも増加する。このため、ＰＭＯＳトランジスタ
ＱＰ２のゲート電圧は上昇すると共に、ＰＭＯＳトラン
ジスタＱＰ４のゲート電圧は低下し、ＮＭＯＳトランジ
スタＱＮ４において、ゲート−ソース電圧Ｖｇｓは低下
するがドレイン電流は増加することからドレイン−ソー
ス電圧Ｖｄｓは上昇する。従って、出力回路９のＰＭＯ
ＳトランジスタＱＰ５のゲート電圧は上昇してＰＭＯＳ
トランジスタＱＰ５の電流駆動能力が小さくなることに
より、出力電圧ＶＯＵＴを低下させることができる。Next, in the differential pair 4, the reference voltage VRE
The operation of each unit when the output voltage VOUT rises for some reason from the state where F and the divided voltage VFB are balanced will be described. When the output voltage VOUT rises, the divided voltage VFB rises, and the drain current of the NMOS transistor QN2 increases more than the drain current of the NMOS transistor QN1. For this reason, the gate voltage of the PMOS transistor QP2 increases, the gate voltage of the PMOS transistor QP4 decreases, and the gate-source voltage Vgs decreases but the drain current increases in the NMOS transistor QN4. Rises. Therefore, the PMO of the output circuit 9
The gate voltage of the S transistor QP5 rises and the PMOS
The output voltage VOUT can be reduced by reducing the current driving capability of the transistor QP5.
【００２０】一方、差動対４において、基準電圧ＶＲＥ
Ｆと分圧電圧ＶＦＢが釣り合っている状態の各部の動作
について説明する。基準電圧ＶＲＥＦと分圧電圧ＶＦＢ
が釣り合っている場合、ＮＭＯＳトランジスタＱＮ１，
ＱＮ２の各ドレイン電流及びＰＭＯＳトランジスタＱＰ
１，ＱＰ３の各ドレイン電流はそれぞれ等しくなる。従
って、ＰＭＯＳトランジスタＱＰ１とカレントミラー回
路を形成するＰＭＯＳトランジスタＱＰ２のドレイン電
流は、ＰＭＯＳトランジスタＱＰ１とＱＰ２とのサイズ
比に応じた値となる。同様に、ＰＭＯＳトランジスタＱ
Ｐ３とカレントミラー回路を形成するＰＭＯＳトランジ
スタＱＰ４のドレイン電流は、ＰＭＯＳトランジスタＱ
Ｐ３とＱＰ４とのサイズ比に応じた値となる。On the other hand, in the differential pair 4, the reference voltage VRE
The operation of each unit in a state where F and the divided voltage VFB are balanced will be described. Reference voltage VREF and divided voltage VFB
Are balanced, the NMOS transistors QN1,
Each drain current of QN2 and PMOS transistor QP
1 and QP3 have the same drain current. Therefore, the drain current of the PMOS transistor QP2 forming the current mirror circuit with the PMOS transistor QP1 has a value corresponding to the size ratio between the PMOS transistors QP1 and QP2. Similarly, the PMOS transistor Q
The drain current of the PMOS transistor QP4 forming a current mirror circuit with P3 is
The value corresponds to the size ratio between P3 and QP4.
【００２１】ＰＭＯＳトランジスタＱＰ１〜ＱＰ４は、
同じサイズのトランジスタを使用するが、例えば消費電
流を低下させたい場合は、ＰＭＯＳトランジスタＱＰ１
とＱＰ２のサイズ比及びＰＭＯＳトランジスタＱＰ３と
ＱＰ４とのサイズ比を共に小さくして調整する。また、
例えば出力電圧ＶＯＵＴの変動に対する動作速度を速く
したい場合は、ＰＭＯＳトランジスタＱＰ１とＱＰ２の
サイズ比及びＰＭＯＳトランジスタＱＰ３とＱＰ４との
サイズ比を共に大きくして調整する。なお、サイズ比と
は、ＭＯＳトランジスタのゲート幅の比又はゲート長の
比を示している。The PMOS transistors QP1 to QP4 are
Although transistors of the same size are used, for example, if it is desired to reduce current consumption, the PMOS transistor QP1
And the size ratio between the PMOS transistors QP3 and QP4 are both reduced. Also,
For example, when it is desired to increase the operation speed with respect to the fluctuation of the output voltage VOUT, the size ratio between the PMOS transistors QP1 and QP2 and the size ratio between the PMOS transistors QP3 and QP4 are both increased. Note that the size ratio indicates the ratio of the gate width or the gate length of the MOS transistor.
【００２２】また、ＰＭＯＳトランジスタＱＰ１のサイ
ズＰ１に対するＰＭＯＳトランジスタＱＰ２のサイズＰ
２の割合と、ＰＭＯＳトランジスタＱＰ３のサイズＰ３
に対するＰＭＯＳトランジスタＱＰ４のサイズＰ４の割
合との比は、ＮＭＯＳトランジスタＱＮ３のサイズＮ３
とＮＭＯＳトランジスタＱＮ４のサイズＮ４との比に等
しくなるように各ＭＯＳトランジスタを形成するとよ
い。すなわち、下記（１）式が成り立つように各ＭＯＳ
トランジスタを形成するとよい。 (Ｐ２／Ｐ１)：(Ｐ４／Ｐ３)＝Ｎ３：Ｎ４………………（１）The size P1 of the PMOS transistor QP2 with respect to the size P1 of the PMOS transistor QP1
2 and the size P3 of the PMOS transistor QP3
And the ratio of the size P4 of the PMOS transistor QP4 to the ratio of the size N3 of the NMOS transistor QN3
It is preferable that each MOS transistor is formed so as to have a ratio equal to the size N4 of the NMOS transistor QN4. That is, each MOS transistor is set so that the following equation (1) holds.
A transistor may be formed. (P2 / P1): (P4 / P3) = N3: N4 (1)
【００２３】このような構成にすることによって、出力
回路９のＰＭＯＳトランジスタＱＰ５のゲート電圧をほ
ぼ電源電圧ＶＤＤから接地電圧まで制御することがで
き、より低い電源電圧ＶＤＤまでレギュレーション動作
を行うことができる。例えば、定電流源７の両端に０.
２Ｖ、差動対４をなすＮＭＯＳトランジスタＱＮ１，Ｑ
Ｎ２の各しきい値を０.３Ｖ、基準電圧ＶＲＥＦを０.６
Ｖとすると、図３で示した従来のボルテージレギュレー
タよりも０.５Ｖ以上の低電圧化を行うことができる。
また、ＰＭＯＳトランジスタＱＰ１とＱＰ２、及びＰＭ
ＯＳトランジスタＱＰ３とＱＰ４は、それぞれカレント
ミラー回路を構成し増幅段ではないことから、図３で示
した従来のボルテージレギュレータと同様、２段の増幅
段を備えたレギュレータであるため、消費電流を例えば
数十μＡから数ｕＡに抑えて、位相設計をすることが可
能となる。With such a configuration, the gate voltage of the PMOS transistor QP5 of the output circuit 9 can be controlled almost from the power supply voltage VDD to the ground voltage, and the regulation operation can be performed down to the lower power supply voltage VDD. . For example, a voltage of 0.
2V, NMOS transistors QN1, QN forming differential pair 4
Each threshold value of N2 is 0.3 V, and the reference voltage VREF is 0.6.
Assuming that the voltage is V, the voltage can be reduced to 0.5 V or more as compared with the conventional voltage regulator shown in FIG.
Further, the PMOS transistors QP1 and QP2, and PM
The OS transistors QP3 and QP4 each constitute a current mirror circuit and are not an amplification stage. Therefore, like the conventional voltage regulator shown in FIG. 3, the OS transistors QP3 and QP4 have a two-stage amplification stage. It is possible to design the phase while suppressing it from several tens μA to several uA.
【００２４】[0024]
【発明の効果】上記の説明から明らかなように、本発明
のボルテージレギュレータによれば、出力端子からの出
力電圧に応じた電圧を生成して出力する検出回路部と、
該検出回路部の出力電圧と所定の基準電圧との差動増幅
を行う差動対と、該差動対に対して所定のバイアス電流
の供給を行う定電流源と、一方の出力端に接続された差
動対の基準電圧が入力されるトランジスタの負荷をなす
と共に該トランジスタに流れる電流に応じた電流を他方
の出力端から出力する第１カレントミラー回路部と、一
方の出力端に接続された差動対の検出回路部の出力電圧
が入力されるトランジスタの負荷をなすと共に該トラン
ジスタに流れる電流に応じた電流を他方の出力端から出
力する第２カレントミラー回路部と、第１カレントミラ
ー回路部及び第２カレントミラー回路部の各他方の出力
端に接続された第３カレントミラー回路部と、第２カレ
ントミラー回路部と該第３カレントミラー回路部との接
続部の電圧に応じた電流を出力端子から出力する出力回
路部とを備えるようにした。このことから、低消費電流
動作時における位相設計を容易にすることができるため
消費電流の低減を図ることができると共に、低電源電圧
での正常な動作を行うことができる。As is apparent from the above description, according to the voltage regulator of the present invention, a detection circuit for generating and outputting a voltage corresponding to the output voltage from the output terminal;
A differential pair for differentially amplifying an output voltage of the detection circuit unit and a predetermined reference voltage, a constant current source for supplying a predetermined bias current to the differential pair, and a connection to one output terminal A first current mirror circuit unit that forms a load on a transistor to which the reference voltage of the differential pair is input and outputs a current corresponding to a current flowing through the transistor from the other output terminal, and one output terminal. A second current mirror circuit unit that forms a load on a transistor to which an output voltage of the detection circuit unit of the differential pair is input and outputs a current corresponding to a current flowing through the transistor from the other output terminal; A third current mirror circuit connected to each of the other output terminals of the circuit unit and the second current mirror circuit, and a voltage applied to a connection between the second current mirror circuit and the third current mirror circuit. And to an output circuit section for outputting the current from the output terminal. Accordingly, the phase design at the time of low current consumption operation can be facilitated, so that current consumption can be reduced, and normal operation can be performed at a low power supply voltage.
【００２５】具体的には、第３カレントミラー回路部
が、第１カレントミラー回路部の他方の出力端から流れ
る電流に応じた電流を第２カレントミラー回路部の他方
の出力端に流すようにした。このことから、２段の増幅
段を備えた構成にすることができ、消費電流を抑えて位
相設計を容易に行うことができる。Specifically, the third current mirror circuit unit causes a current corresponding to the current flowing from the other output terminal of the first current mirror circuit unit to flow to the other output terminal of the second current mirror circuit unit. did. Thus, a configuration having two amplification stages can be provided, and current consumption can be suppressed and phase design can be easily performed.
【００２６】また、第１トランジスタの電流供給能力に
対する第２トランジスタの電流供給能力の割合と、第３
トランジスタの電流供給能力に対する第４トランジスタ
の電流供給能力の割合との比は、第５トランジスタの電
流供給能力と第６トランジスタの電流供給能力との比に
等しくなるようにした。このことから、低電源電圧時に
おいても、出力電圧を所定の電圧で一定にすることがで
きる。Further, the ratio of the current supply capability of the second transistor to the current supply capability of the first transistor, and the third
The ratio of the current supply capability of the fourth transistor to the current supply capability of the transistor was set to be equal to the ratio of the current supply capability of the fifth transistor to the current supply capability of the sixth transistor. Thus, the output voltage can be kept constant at the predetermined voltage even at the time of the low power supply voltage.
【図１】 本発明の実施の形態におけるボルテージレギ
ュレータの構成例を示したブロック図である。FIG. 1 is a block diagram illustrating a configuration example of a voltage regulator according to an embodiment of the present invention.
【図２】 図１のボルテージレギュレータをＣＭＯＳで
形成した場合を例にして示した回路図である。FIG. 2 is a circuit diagram showing an example in which the voltage regulator of FIG. 1 is formed of CMOS.
【図３】 従来のボルテージレギュレータの回路例を示
した図である。FIG. 3 is a diagram illustrating a circuit example of a conventional voltage regulator.
【図４】 従来のボルテージレギュレータの他の回路例
を示した図である。FIG. 4 is a diagram showing another circuit example of a conventional voltage regulator.
１ ボルテージレギュレータ ２ 基準電圧発生回路 ３ 検出回路 ４ 差動対 ５ 第１カレントミラー回路 ６ 第２カレントミラー回路 ７ 定電流源 ８ 第３カレントミラー回路 ９ 出力回路 ＲＬ 負荷 REFERENCE SIGNS LIST 1 voltage regulator 2 reference voltage generation circuit 3 detection circuit 4 differential pair 5 first current mirror circuit 6 second current mirror circuit 7 constant current source 8 third current mirror circuit 9 output circuit RL load
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H420 BB12 CC02 DD02 EA14 EA18 EA23 EA24 EB15 EB37 FF03 NA31 NB02 NB25 NC02 NC03 NC14 NC23 NC26 NE26 NE28 5H430 BB03 BB11 EE06 FF01 HH03 5J066 AA01 AA12 CA36 CA37 FA20 HA10 HA16 HA17 HA25 KA05 KA09 KA11 MA21 ND01 ND12 ND22 ND23 PD02 TA01 5J092 AA01 AA12 CA36 CA37 FA20 HA10 HA16 HA17 HA25 KA05 KA09 KA11 MA21 TA01 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5H420 BB12 CC02 DD02 EA14 EA18 EA23 EA24 EB15 EB37 FF03 NA31 NB02 NB25 NC02 NC03 NC14 NC23 NC26 NE26 NE28 5H430 BB03 BB11 EE06 FF01 HH03 5J066 AA01 HA25 HA36 KA09 KA11 MA21 ND01 ND12 ND22 ND23 PD02 TA01 5J092 AA01 AA12 CA36 CA37 FA20 HA10 HA16 HA17 HA25 KA05 KA09 KA11 MA21 TA01
Claims (3)
定の電圧を生成して出力端子から出力するボルテージレ
ギュレータにおいて、 上記出力端子からの出力電圧の検出を行い、該検出した
出力電圧に応じた電圧を生成して出力する検出回路部
と、 該検出回路部の出力電圧と上記基準電圧との差動増幅を
行う１対のトランジスタからなる差動対と、 該差動対に対して所定のバイアス電流の供給を行う定電
流源と一方の出力端に接続された上記差動対における基
準電圧が入力されるトランジスタに対して負荷をなすと
共に、該トランジスタに流れる電流に応じた電流を他方
の出力端から出力する第１カレントミラー回路部と、 一方の出力端に接続された上記差動対における上記検出
回路部からの出力電圧が入力されるトランジスタに対し
て負荷をなすと共に、該トランジスタに流れる電流に応
じた電流を他方の出力端から出力する第２カレントミラ
ー回路部と、 上記第１カレントミラー回路部及び第２カレントミラー
回路部の各他方の出力端に接続された第３カレントミラ
ー回路部と、 上記第２カレントミラー回路部と該第３カレントミラー
回路部との接続部の電圧に応じた電流を上記出力端子か
ら出力する出力回路部と、を備えることを特徴とするボ
ルテージレギュレータ。1. A voltage regulator for generating a predetermined voltage based on a preset reference voltage and outputting the generated voltage from an output terminal, wherein the output voltage from the output terminal is detected, and a voltage corresponding to the detected output voltage is detected. A detection circuit unit for generating and outputting a voltage; a differential pair including a pair of transistors for differentially amplifying an output voltage of the detection circuit unit and the reference voltage; A load is applied to a constant current source for supplying a bias current and a transistor to which a reference voltage in the differential pair connected to one output terminal is input, and a current corresponding to a current flowing through the transistor is applied to the other transistor. A first current mirror circuit section that outputs from an output terminal; and a transistor that receives an output voltage from the detection circuit section in the differential pair that is connected to one output terminal. And a second current mirror circuit for outputting a current corresponding to a current flowing through the transistor from the other output terminal, and a second current mirror circuit unit and a second current mirror circuit unit. A third current mirror circuit connected thereto; and an output circuit outputting a current corresponding to a voltage of a connection between the second current mirror circuit and the third current mirror circuit from the output terminal. A voltage regulator characterized by that:
カレントミラー回路部の上記他方の出力端から流れる電
流に応じた電流を第２カレントミラー回路部の上記他方
の出力端に流すように動作することを特徴とする請求項
１記載のボルテージレギュレータ。2. The first current mirror circuit section according to claim 1, wherein
2. The voltage regulator according to claim 1, wherein the voltage regulator operates so that a current corresponding to a current flowing from the other output terminal of the current mirror circuit unit flows to the other output terminal of the second current mirror circuit unit.
対の負荷をなす第１トランジスタと、該第１トランジス
タに流れる電流に応じた電流を他方の出力端から出力す
る第２トランジスタとで構成され、上記第２カレントミ
ラー回路部は、差動対の負荷をなす第３トランジスタ
と、該第３トランジスタに流れる電流に応じた電流を他
方の出力端から出力する第４トランジスタとで構成さ
れ、更に、第３カレントミラー回路部は、第１カレント
ミラー回路部の上記他方の出力端に接続された第５トラ
ンジスタと、第２カレントミラー回路部の上記他方の出
力端に接続された第６トランジスタとで構成され、上記
第１トランジスタの電流供給能力に対する上記第２トラ
ンジスタの電流供給能力の割合と、上記第３トランジス
タの電流供給能力に対する上記第４トランジスタの電流
供給能力の割合との比が、上記第５トランジスタの電流
供給能力と上記第６トランジスタの電流供給能力との比
に等しいことを特徴とする請求項１又は２記載のボルテ
ージレギュレータ。3. The first current mirror circuit section includes a first transistor forming a load of a differential pair and a second transistor outputting a current corresponding to a current flowing through the first transistor from the other output terminal. The second current mirror circuit section includes a third transistor forming a load of the differential pair, and a fourth transistor outputting a current corresponding to a current flowing through the third transistor from the other output terminal. Further, the third current mirror circuit unit includes a fifth transistor connected to the other output terminal of the first current mirror circuit unit and a sixth transistor connected to the other output terminal of the second current mirror circuit unit. And a ratio of the current supply capability of the second transistor to the current supply capability of the first transistor and the current supply capability of the third transistor. The ratio of the current supply capability of the fourth transistor to the current supply capability of the fourth transistor is equal to the ratio of the current supply capability of the fifth transistor to the current supply capability of the sixth transistor. Voltage regulator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060175A JP3673479B2 (en) | 2001-03-05 | 2001-03-05 | Voltage regulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001060175A JP3673479B2 (en) | 2001-03-05 | 2001-03-05 | Voltage regulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002258954A true JP2002258954A (en) | 2002-09-13 |
| JP3673479B2 JP3673479B2 (en) | 2005-07-20 |
Family
ID=18919631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001060175A Expired - Lifetime JP3673479B2 (en) | 2001-03-05 | 2001-03-05 | Voltage regulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3673479B2 (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012791B2 (en) | 2003-10-21 | 2006-03-14 | Rohm Co., Ltd. | Constant-voltage power supply unit |
| JP2006079517A (en) * | 2004-09-13 | 2006-03-23 | Sony Corp | Constant voltage power supply circuit |
| JP2006309569A (en) * | 2005-04-28 | 2006-11-09 | Ricoh Co Ltd | Constant voltage power supply circuit |
| KR100834592B1 (en) * | 2006-12-27 | 2008-06-05 | 재단법인서울대학교산학협력재단 | Low drop-out regulator circuit with over-voltage and reverse-voltage protection and the method thereof |
| JP2009003660A (en) * | 2007-06-21 | 2009-01-08 | Seiko Instruments Inc | Voltage regulator |
| US7492137B2 (en) | 2005-05-16 | 2009-02-17 | Fuji Electric Device Technology Co., Ltd. | Series regulator and differential amplifier circuit thereof |
| JP2009037303A (en) * | 2007-07-31 | 2009-02-19 | Ricoh Co Ltd | Arithmetic amplifier circuit, constant voltage circuit using the arithmetic amplifier circuit and equipment using the constant voltage circuit |
-
2001
- 2001-03-05 JP JP2001060175A patent/JP3673479B2/en not_active Expired - Lifetime
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7012791B2 (en) | 2003-10-21 | 2006-03-14 | Rohm Co., Ltd. | Constant-voltage power supply unit |
| KR101061286B1 (en) | 2003-10-21 | 2011-08-31 | 로무 가부시키가이샤 | Constant voltage power supply |
| JP2006079517A (en) * | 2004-09-13 | 2006-03-23 | Sony Corp | Constant voltage power supply circuit |
| JP4552569B2 (en) * | 2004-09-13 | 2010-09-29 | ソニー株式会社 | Constant voltage power circuit |
| JP2006309569A (en) * | 2005-04-28 | 2006-11-09 | Ricoh Co Ltd | Constant voltage power supply circuit |
| JP4616067B2 (en) * | 2005-04-28 | 2011-01-19 | 株式会社リコー | Constant voltage power circuit |
| US7492137B2 (en) | 2005-05-16 | 2009-02-17 | Fuji Electric Device Technology Co., Ltd. | Series regulator and differential amplifier circuit thereof |
| KR100834592B1 (en) * | 2006-12-27 | 2008-06-05 | 재단법인서울대학교산학협력재단 | Low drop-out regulator circuit with over-voltage and reverse-voltage protection and the method thereof |
| JP2009003660A (en) * | 2007-06-21 | 2009-01-08 | Seiko Instruments Inc | Voltage regulator |
| JP2009037303A (en) * | 2007-07-31 | 2009-02-19 | Ricoh Co Ltd | Arithmetic amplifier circuit, constant voltage circuit using the arithmetic amplifier circuit and equipment using the constant voltage circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3673479B2 (en) | 2005-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7609106B2 (en) | Constant current circuit | |
| US7932707B2 (en) | Voltage regulator with improved transient response | |
| JP4834347B2 (en) | Constant current circuit | |
| KR101739290B1 (en) | Differential amplifier circuit and series regulator | |
| JP2002312043A (en) | Voltage regulator | |
| US7714645B2 (en) | Offset cancellation of a single-ended operational amplifier | |
| JP2004005670A (en) | Low dropout regulator comprising current feedback amplifier and compound feedback loop | |
| US8207789B2 (en) | Differential amplifier circuit | |
| JP4118562B2 (en) | Low voltage current mirror circuit | |
| US11340643B2 (en) | Linear regulator circuit and signal amplifier circuit having fast transient response | |
| US11894817B2 (en) | Slew boost circuit for an operational amplifier | |
| JP2002258954A (en) | Voltage regulator | |
| JP3523462B2 (en) | MOS semiconductor integrated circuit | |
| US7570113B2 (en) | Overload recovery circuit for folded cascode amplifiers | |
| JP2007004581A (en) | Regulator circuit | |
| JP7177720B2 (en) | Load current detection circuit | |
| JP2021072033A (en) | Power supply circuit | |
| JP2002268758A (en) | Voltage regulator | |
| JP2008258849A (en) | Source follower circuit | |
| JP2011049945A (en) | Push-pull amplification circuit and operational amplification circuit employing the same | |
| US7233171B1 (en) | Apparatus and method for transconductance stage with high current response to large signals | |
| US20100237932A1 (en) | Intermediate potential generation circuit | |
| JP2003202925A (en) | Constant current source circuit for high voltage application | |
| JP6837894B2 (en) | Step-down circuit and semiconductor integrated circuit | |
| JPH04315895A (en) | Reference voltage generation circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040517 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20040930 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20041018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041102 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041228 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050201 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050401 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050422 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3673479 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080428 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090428 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100428 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120428 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140428 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |