JP2008258849A - Source follower circuit - Google Patents
Source follower circuit Download PDFInfo
- Publication number
- JP2008258849A JP2008258849A JP2007097784A JP2007097784A JP2008258849A JP 2008258849 A JP2008258849 A JP 2008258849A JP 2007097784 A JP2007097784 A JP 2007097784A JP 2007097784 A JP2007097784 A JP 2007097784A JP 2008258849 A JP2008258849 A JP 2008258849A
- Authority
- JP
- Japan
- Prior art keywords
- source
- transistor
- conductivity type
- type mos
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Logic Circuits (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Abstract
Description
本発明はソースフォロワ回路に関するものである。 The present invention relates to a source follower circuit.
ＭＯＳトランジスタによって構成されたソースフォロワ回路は、ＭＯＳトランジスタのゲート・ソース間電圧の温度特性により、出力電圧にも温度特性が発生する。
そこで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート・ソース間電圧の温度特性が異なることを利用し、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧の温度特性を平坦化させ、温度特性に起因する出力電圧の変動を低減させるようにしたソースフォロワ回路が提案されている。
In the source follower circuit constituted by the MOS transistor, the temperature characteristic of the output voltage is also generated due to the temperature characteristic of the gate-source voltage of the MOS transistor.
Therefore, by utilizing the fact that the temperature characteristics of the gate-source voltage of the NMOS transistor and the PMOS transistor are different, and combining the NMOS transistor and the PMOS transistor and complementing the temperature characteristics of both, it is configured with only one MOS transistor. Compared to the source follower circuit, there has been proposed a source follower circuit in which the temperature characteristic of the output voltage is flattened and the fluctuation of the output voltage due to the temperature characteristic is reduced.
例えば、特許文献１には、ＮＭＯＳトランジスタのソースフォロワとＰＭＯＳトランジスタのソースフォロワとを組み合わせた回路を２段にシリーズ接続した２段構成のソースフォロワ回路が開示されている。
尚、特許文献１のソースフォロワ回路は、周波数発生回路で用いられる温度特性変換回路（５ａ）に適用されるため、出力電圧の温度特性を平坦化させることを目的とするものではなく、逆に、所要の温度特性をもつ出力電圧を得ることを目的とするものである。
For example, Patent Document 1 discloses a two-stage source follower circuit in which a circuit combining a source follower of an NMOS transistor and a source follower of a PMOS transistor is connected in series in two stages.
Since the source follower circuit of Patent Document 1 is applied to the temperature characteristic conversion circuit (5a) used in the frequency generation circuit, it is not intended to flatten the temperature characteristic of the output voltage. The purpose is to obtain an output voltage having a required temperature characteristic.
すなわち、特許文献１のソースフォロワ回路（５ａ）は、その請求項１１に記載されているように、第１及び第２のＮＭＯＳトランジスタと、第１及び第２のＰＭＯＳトランジスタと、第２、第３、第４及び第５の電流源回路とを具備し、前記第１のＮＭＯＳトランジスタ（ＮＭ１）は、ドレインが第１の電源電圧（Ｖ１）に接続され、ソースが前記第１のＰＭＯＳトランジスタ（ＰＭ２）のゲートに接続されると共に前記第２の電流源回路（ＩＭ１）を介して第２の電源電圧（Ｖ２）に接続され、前記第１の電源電圧（Ｖ１）に接続される前記第３の電流源回路（ＩＭ２）の出力は、前記第２のＮＭＯＳトランジスタ（ＮＭ３）のゲートに接続されると共に前記第１のＰＭＯＳトランジスタ（ＰＭ２）のソース・ドレイン経路を介して第２の電源電圧（Ｖ２）に接続され、前記第２のＮＭＯＳトランジスタ（ＮＭ３）は、ドレインが前記第１の電源電圧（Ｖ１）に接続され、ソースが前記第２のＰＭＯＳトランジスタ（ＰＭ４）のゲートに接続されると共に前記第４の電流源回路（ＩＭ３）を介して前記第２の電源電圧（Ｖ２）に接続され、前記第１の電源電圧（Ｖ１）に接続される前記第５の電流源回路（ＩＭ４）の出力は前記第２のＰＭＯＳトランジスタ（ＰＭ４）のソース・ドレイン経路を介して前記第２の電源電圧（Ｖ２）に接続されることによって構成されている。
そして、前記第１のＮＭＯＳトランジスタ（ＮＭ１）のゲートには、基準電圧源回路（４ａ）の出力（１０１ａ）がソースフォロワ回路（５ａ）の入力電圧として入力される。また、前記第２のＰＭＯＳトランジスタ（ＰＭ４）のソースの出力（１０２ａ）がソースフォロワ回路（５ａ）の出力電圧として出力される。
The output (101a) of the reference voltage source circuit (4a) is input to the gate of the first NMOS transistor (NM1) as the input voltage of the source follower circuit (5a). The output (102a) of the source of the second PMOS transistor (PM4) is output as the output voltage of the source follower circuit (5a).
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート・ソース間電圧の温度特性には、完全な相補性があるわけではない。
従って、特許文献１のソースフォロワ回路では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの組み合わせで温度特性を相補しきれないため、出力電圧の温度特性を完全に平坦化させることができず、温度特性に起因する出力電圧の変動をゼロにはできないという問題があった。
The temperature characteristics of the gate-source voltage of the NMOS transistor and the PMOS transistor are not completely complementary.
Therefore, in the source follower circuit of Patent Document 1, since the temperature characteristics cannot be completely complemented by the combination of the NMOS transistor and the PMOS transistor, the temperature characteristics of the output voltage cannot be completely flattened, and the output caused by the temperature characteristics is not possible. There was a problem that voltage fluctuation could not be zero.
そのため、例えば、特許文献１のソースフォロワ回路を自動車の車載ＬＡＮ（Local Area Network）のバスドライバに適用した場合、自動車の周囲温度は−４０〜＋１５０℃の温度範囲で使用されることから、温度特性に起因する出力電圧の変動が１ｍＶ／℃であったとすると、全温度範囲で出力電圧が０．１９Ｖも変動することになる。 Therefore, for example, when the source follower circuit of Patent Document 1 is applied to a bus driver for an in-vehicle LAN (Local Area Network) of an automobile, the ambient temperature of the automobile is used in a temperature range of −40 to + 150 ° C. If the fluctuation of the output voltage due to the characteristics is 1 mV / ° C., the output voltage fluctuates by 0.19 V over the entire temperature range.
ところで、特許文献１のソースフォロワ回路では、第１のＮＭＯＳトランジスタ（ＮＭ１）と第１のＰＭＯＳトランジスタ（ＰＭ２）から成る１段目の回路と、第２のＮＭＯＳトランジスタ（ＮＭ３）と第２のＰＭＯＳトランジスタ（ＰＭ４）から成る２段目の回路とがシリーズ接続されて２段構成になっている。 By the way, in the source follower circuit of Patent Document 1, a first-stage circuit including a first NMOS transistor (NM1) and a first PMOS transistor (PM2), a second NMOS transistor (NM3), and a second PMOS are provided. A second-stage circuit composed of a transistor (PM4) is connected in series to form a two-stage configuration.
このように２段構成にしている理由は、特許文献１には明示されていないが、所要の出力電流を得るためであるか、または、所要の温度特性をもつ出力電圧を得るためであると推考される。
尚、１段目の回路または２段目の回路のいずれか一方のみを用いて１段構成にすることについて、特許文献１には一切記載されておらず示唆すらもされていない。
しかし、２段構成では、１段目の回路と２段目の回路で生じた温度特性に起因する出力電圧の変動が加算されるため、１段構成に比べて出力電圧の変動が更に増大することになる。
Although the reason why the two-stage configuration is used in this way is not specified in Patent Document 1, it is for obtaining a required output current or for obtaining an output voltage having a required temperature characteristic. Inferred.
In addition, it is not described at all in Patent Document 1 and does not even suggest that only one of the first-stage circuit and the second-stage circuit is used for the one-stage configuration.
However, in the two-stage configuration, fluctuations in the output voltage due to the temperature characteristics generated in the first-stage circuit and the second-stage circuit are added, so the output voltage fluctuations further increase compared to the one-stage configuration. It will be.
本発明は上記問題を解決するためになされたものであって、その目的は、ＭＯＳトランジスタの温度特性に起因する出力電圧の変動を低減することが可能なソースフォロワ回路を低コストに提供することにある。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a source follower circuit capable of reducing fluctuations in output voltage caused by temperature characteristics of a MOS transistor at a low cost. It is in.
請求項１に記載の発明は、
入力電圧（ＶＩＮ）から出力電圧（ＶＯＵＴ）を生成する出力回路（１２、４２）と、
その出力回路の温度特性を補正するための温度特性補正回路（１１、４１）と
を備えたソースフォロワ回路（１０、４０）であって、
前記温度特性補正回路（１１、４１）は、
第１の第１導電型ＭＯＳトランジスタ（ＭＮ１、ＭＰ１１）と、第１〜第３の第２導電型ＭＯＳトランジスタ（ＭＰ１〜ＭＰ３、ＭＮ１１〜ＭＮ１３）と、第１抵抗（Ｒ１、Ｒ１１）および第２抵抗（Ｒ２、Ｒ１２）とから構成され、
第１の第１導電型ＭＯＳトランジスタ（ＭＮ１、ＭＰ１１）はゲートとドレインを結合したダイオード接続にされ、
第１および第３の第２導電型ＭＯＳトランジスタ（ＭＰ１，ＭＰ３、ＭＮ１１，ＭＮ１３）はワイドラー型のカレントミラー回路を構成し、第１および第３の第２導電型ＭＯＳトランジスタのソースは第１電源（ＶＣＣ、ＧＮＤ）に接続され、
第１の第２導電型ＭＯＳトランジスタ（ＭＰ１、ＭＮ１１）のゲートは第３の第２導電型ＭＯＳトランジスタ（ＭＰ３、ＭＮ１３）のゲートに接続され、
第１の第２導電型ＭＯＳトランジスタ（ＭＰ１、ＭＮ１１）はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗（Ｒ１、Ｒ１１）から第２の第２導電型ＭＯＳトランジスタ（ＭＰ２、ＭＮ１２）のソース・ドレイン経路を介して第２電源（ＧＮＤ、ＶＣＣ）に接続され、
第３の第２導電型ＭＯＳトランジスタ（ＭＰ３、ＭＮ１３）のドレインは、第２抵抗（Ｒ２、Ｒ１２）から第１の第１導電型ＭＯＳトランジスタ（ＭＮ１、ＭＰ１１）のドレイン・ソース経路を介して第２電源（ＧＮＤ、ＶＣＣ）に接続され、
前記出力回路（１２、４２）は、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）から成るソースフォロワ回路と、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）から成るソースフォロワ回路とが組み合わされて構成され、
第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のゲートは第３の第２導電型ＭＯＳトランジスタ（ＭＰ３、ＭＮ１３）のドレインに接続され、
第２の第２導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のゲートには入力電圧（ＶＩＮ）が入力され、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のソースから出力電圧（ＶＯＵＴ）が出力され、
前記第１導電型ＭＯＳトランジスタと前記第２導電型ＭＯＳトランジスタとは導電型が異なり、
前記第１電源（ＶＣＣ、ＧＮＤ）と前記第２電源（ＧＮＤ、ＶＣＣ）とは電源電圧が異なることを技術的特徴とする。
The invention described in claim 1
An output circuit (12, 42) for generating an output voltage (VOUT) from the input voltage (VIN);
A source follower circuit (10, 40) comprising a temperature characteristic correction circuit (11, 41) for correcting the temperature characteristic of the output circuit,
The temperature characteristic correction circuit (11, 41)
First first conductivity type MOS transistor (MN1, MP11), first to third second conductivity type MOS transistors (MP1 to MP3, MN11 to MN13), first resistor (R1, R11) and second Resistors (R2, R12),
The first first-conductivity-type MOS transistors (MN1, MP11) are diode-connected with the gate and drain coupled,
The first and third second-conductivity type MOS transistors (MP1, MP3, MN11, MN13) constitute a Wideler-type current mirror circuit, and the sources of the first and third second-conductivity type MOS transistors are the first power source. (VCC, GND)
The gate of the first second conductivity type MOS transistor (MP1, MN11) is connected to the gate of the third second conductivity type MOS transistor (MP3, MN13),
The first second conductivity type MOS transistor (MP1, MN11) has a diode connection in which the gate and the drain are coupled, and the gate and drain are connected from the first resistor (R1, R11) to the second second conductivity type MOS transistor. It is connected to the second power supply (GND, VCC) via the source / drain path of the transistors (MP2, MN12),
The drain of the third second conductivity type MOS transistor (MP3, MN13) is connected to the second resistor (R2, R12) through the drain / source path of the first first conductivity type MOS transistor (MN1, MP11). Connected to two power sources (GND, VCC)
The output circuit (12, 42)
A source follower circuit composed of a second first conductivity type MOS transistor (MN2, MP12) and a source follower circuit composed of a fourth second conductivity type MOS transistor (MP4, MN14);
The gate of the fourth second conductivity type MOS transistor (MP4, MN14) is connected to the drain of the third second conductivity type MOS transistor (MP3, MN13),
The input voltage (VIN) is input to the gate of the second second conductivity type MOS transistor (MN2, MP12),
The output voltage (VOUT) is output from the source of the second first conductivity type MOS transistor (MN2, MP12),
The first conductivity type MOS transistor and the second conductivity type MOS transistor have different conductivity types,
The first power supply (VCC, GND) and the second power supply (GND, VCC) are technically characterized in that the power supply voltages are different.
請求項２に記載の発明は、
請求項１に記載のソースフォロワ回路において、
前記出力回路（１２、４２）は、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）と、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）と、第１定電流源（１３、４３）および第２定電流源（１４、４４）とから構成され、
第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）はソースフォロワ回路を構成し、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のソースは第１定電流源（１３、４３）を介して第１電源（ＶＣＣ、ＧＮＤ）に接続され、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のドレインは第２電源（ＧＮＤ、ＶＣＣ）に接続され、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）はソースフォロワ回路を構成し、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のゲートは第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のソースに接続され、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のソースは第２定電流源（１４、４４）を介して第２電源（ＧＮＤ、ＶＣＣ）に接続され、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のドレインは第１電源（ＶＣＣ、ＧＮＤ）に接続され、
第１定電流源（１３、４３）は第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のソース・ドレイン経路に一定電流を供給し、
第２定電流源（１４、４４）は第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のソース・ドレイン経路に一定電流を供給することを技術的特徴とする。
The invention described in
The source follower circuit according to claim 1.
The output circuit (12, 42)
Second first conductivity type MOS transistor (MN2, MP12), fourth second conductivity type MOS transistor (MP4, MN14), first constant current source (13, 43) and second constant current source (14 44), and
The fourth second conductivity type MOS transistor (MP4, MN14) constitutes a source follower circuit, and the source of the fourth second conductivity type MOS transistor (MP4, MN14) is the first constant current source (13, 43). The drain of the fourth second conductivity type MOS transistor (MP4, MN14) is connected to the second power supply (GND, VCC),
The second first conductivity type MOS transistors (MN2, MP12) constitute a source follower circuit, and the gate of the second first conductivity type MOS transistor (MN2, MP12) is the second conductivity type MOS transistor (MP4, MN14). The source of the second first conductivity type MOS transistor (MN2, MP12) is connected to the second power source (GND, VCC) via the second constant current source (14, 44), and the second The drains of the first conductivity type MOS transistors (MN2, MP12) are connected to the first power supply (VCC, GND),
The first constant current source (13, 43) supplies a constant current to the source / drain path of the fourth second conductivity type MOS transistor (MP4, MN14),
The second constant current source (14, 44) is technically characterized in that it supplies a constant current to the source / drain path of the second first conductivity type MOS transistor (MN2, MP12).
請求項３に記載の発明は、
請求項１または請求項２に記載のソースフォロワ回路において、
前記出力回路（３１）は、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとが組み合わされた回路（３１ａ，３１ｂ）が複数個シリーズ接続された多段構成であることを技術的特徴とする。
The invention described in
The source follower circuit according to
The output circuit (31) is technically characterized in that it has a multi-stage configuration in which a plurality of circuits (31a, 31b) in which a first conductivity type MOS transistor and a second conductivity type MOS transistor are combined are connected in series. .
請求項４に記載の発明は、
請求項１〜３のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路（１１、４１）および前記出力回路（１２、４２）が１個の半導体チップ上に集積化されていることを技術的特徴とする。
The invention according to claim 4
The source follower circuit according to any one of claims 1 to 3,
The temperature characteristic correction circuit (11, 41) and the output circuit (12, 42) are technically characterized in that they are integrated on a single semiconductor chip.
請求項５に記載の発明は、
請求項１〜４のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路（１１）は、
第１ＮＭＯＳトランジスタ（ＭＮ１）と、第１〜第３ＰＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１）および第２抵抗（Ｒ２）とから構成され、
第１ＮＭＯＳトランジスタ（ＭＮ１）はゲートとドレインを結合したダイオード接続にされ、
第１および第３ＰＭＯＳトランジスタ（ＭＰ１，ＭＰ３）はワイドラー型のカレントミラー回路を構成し、第１および第３ＰＭＯＳトランジスタのソースは高電位側電源（ＶＣＣ）に接続され、
第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートは第３ＰＭＯＳトランジスタ（ＭＰ３）のゲートに接続され、
第１ＰＭＯＳトランジスタ（ＭＰ１）はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗（Ｒ１）から第２ＰＭＯＳトランジスタ（ＭＰ２）のソース・ドレイン経路を介して低電位側電源（ＧＮＤ）に接続され、
第３ＰＭＯＳトランジスタ（ＭＰ３）のドレインは、第２抵抗（Ｒ２）から第１ＮＭＯＳトランジスタ（ＭＮ１）のドレイン・ソース経路を介して低電位側電源（ＧＮＤ）に接続されていることを特徴とするソースフォロワ回路（１０）。
The invention described in claim 5
The source follower circuit according to any one of claims 1 to 4,
The temperature characteristic correction circuit (11)
A first NMOS transistor (MN1), first to third PMOS transistors (MP1 to MP3), a first resistor (R1) and a second resistor (R2);
The first NMOS transistor (MN1) has a diode connection in which a gate and a drain are combined.
The first and third PMOS transistors (MP1, MP3) constitute a wideler type current mirror circuit, and the sources of the first and third PMOS transistors are connected to a high potential side power supply (VCC),
The gate of the first PMOS transistor (MP1) is connected to the gate of the third PMOS transistor (MP3),
The first PMOS transistor (MP1) has a diode connection in which the gate and the drain are coupled, and the gate and the drain are connected to the low potential side power source from the first resistor (R1) through the source / drain path of the second PMOS transistor (MP2). (GND)
The drain of the third PMOS transistor (MP3) is connected to the low potential side power supply (GND) from the second resistor (R2) through the drain / source path of the first NMOS transistor (MN1). Circuit (10).
請求項６に記載の発明は、
請求項１〜４のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路（１１）は、
第１ＰＭＯＳトランジスタ（ＭＰ１１）と、第１〜第３ＮＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１１）および第２抵抗（Ｒ１２）とから構成され、
第１ＰＭＯＳトランジスタ（ＭＰ１１）はゲートとドレインを結合したダイオード接続にされ、
第１および第３ＮＭＯＳトランジスタ（ＭＮ１１，ＭＮ１３）はワイドラー型のカレントミラー回路を構成し、第１および第３ＮＭＯＳトランジスタのソースは低電位側電源（ＧＮＤ）に接続され、
第１ＮＭＯＳトランジスタ（ＭＰ１１）のゲートは第３ＮＭＯＳトランジスタ（ＭＰ３）のゲートに接続され、
第１ＮＭＯＳトランジスタ（ＭＰ１１）はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗（Ｒ１１）から第２ＮＭＯＳトランジスタ（ＭＰ１２）のソース・ドレイン経路を介して高電位側電源（ＶＣＣ）に接続され、
第３ＮＭＯＳトランジスタ（ＭＮ１３）のドレインは、第２抵抗（Ｒ１２）から第１ＰＭＯＳトランジスタ（ＭＰ１１）のドレイン・ソース経路を介して高電位側電源（ＶＣＣ）に接続されていることを特徴とするソースフォロワ回路（４０）。
The invention described in claim 6
The source follower circuit according to any one of claims 1 to 4,
The temperature characteristic correction circuit (11)
A first PMOS transistor (MP11), first to third NMOS transistors (MP1 to MP3), a first resistor (R11) and a second resistor (R12);
The first PMOS transistor (MP11) has a diode connection in which a gate and a drain are coupled,
The first and third NMOS transistors (MN11, MN13) form a wideler type current mirror circuit, and the sources of the first and third NMOS transistors are connected to a low potential side power supply (GND),
The gate of the first NMOS transistor (MP11) is connected to the gate of the third NMOS transistor (MP3),
The first NMOS transistor (MP11) has a diode connection in which a gate and a drain are coupled, and the gate and drain of the first NMOS transistor (MP11) are connected to the high potential side power source from the first resistor (R11) via the source / drain path of the second NMOS transistor (MP12). (VCC)
The drain of the third NMOS transistor (MN13) is connected to the high potential side power supply (VCC) from the second resistor (R12) through the drain / source path of the first PMOS transistor (MP11). Circuit (40).
請求項７に記載の発明は、
請求項５に記載のソースフォロワ回路（１０）と、請求項６に記載のソースフォロワ回路（４０）とがトーテムポール型に接続されることによって構成され、請求項５に記載の高電位側電源（ＶＣＣ）と請求項６に記載の低電位側電源（ＧＮＤ）とが共通電源（ＦＰ５ＶＣＣ）になっていることを特徴とするソースフォロワ回路（５０）。
The invention described in claim 7
6. The high potential side power source according to claim 5, wherein the source follower circuit (10) according to claim 5 and the source follower circuit (40) according to claim 6 are connected in a totem pole type. A source follower circuit (50) characterized in that (VCC) and the low potential side power supply (GND) according to claim 6 are a common power supply (FP5VCC).
＜請求項１：第１実施形態（図１）または第３実施形態（図６）に該当＞
請求項１において、出力回路（１２、４２）は、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）と第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のゲート・ソース間電圧の温度特性が異なることを利用し、第２の第１導電型ＭＯＳトランジスタから成るソースフォロワ回路と第４の第２導電型ＭＯＳトランジスタから成るソースフォロワ回路とを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧（ＶＯＵＴ）の温度特性を平坦化させ、温度特性に起因する出力電圧（ＶＯＵＴ）の変動を低減させるようにしたソースフォロワ回路である。
<Claim 1: Corresponding to the first embodiment (FIG. 1) or the third embodiment (FIG. 6)>
3. The output circuit according to claim 1, wherein the output circuit includes a gate-source voltage of the second first conductivity type MOS transistor (MN2, MP12) and the fourth second conductivity type MOS transistor (MP4, MN14). Utilizing the fact that the temperature characteristics are different, combining the source follower circuit composed of the second first conductivity type MOS transistor and the source follower circuit composed of the fourth second conductivity type MOS transistor to complement the temperature characteristics of both. As a result, the temperature characteristic of the output voltage (VOUT) is flattened and the fluctuation of the output voltage (VOUT) due to the temperature characteristic is reduced as compared with the source follower circuit composed of only one MOS transistor. Source follower circuit.
そして、請求項１では、出力回路（１２、４２）の前段に、その出力回路の温度特性を補正するための温度特性補正回路（１１、４１）が接続されている。
この温度特性補正回路を構成する第１抵抗（Ｒ１、Ｒ１１）と第２抵抗（Ｒ２、Ｒ１２）の抵抗値の比（抵抗比）を適切に設定することにより、ソースフォロワ回路（１０、４０）の出力電圧（ＶＯＵＴ）の温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧（ＶＯＵＴ）の変動を無くすことができる。
また、温度特性補正回路（１１、４１）は簡単な構成であるため、請求項１の発明は低コストに実現できる。
In claim 1, the temperature characteristic correction circuit (11, 41) for correcting the temperature characteristic of the output circuit is connected to the preceding stage of the output circuit (12, 42).
By appropriately setting the ratio (resistance ratio) of the resistance values of the first resistor (R1, R11) and the second resistor (R2, R12) constituting this temperature characteristic correction circuit, the source follower circuit (10, 40) The output voltage (VOUT) temperature characteristic can be flattened, and the fluctuation of the output voltage (VOUT) due to the temperature characteristic of the MOS transistor can be eliminated.
Further, since the temperature characteristic correction circuit (11, 41) has a simple configuration, the invention of claim 1 can be realized at low cost.
＜請求項２＞
請求項１における前記出力回路（１２、４２）は、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）と、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）と、第１定電流源（１３、４３）および第２定電流源（１４、４４）とを用い、請求項２のように構成すればよい。
<Claim 2>
The output circuit (12, 42) according to claim 1 includes a second first conductivity type MOS transistor (MN2, MP12), a fourth second conductivity type MOS transistor (MP4, MN14), and a first constant current. The power source (13, 43) and the second constant current source (14, 44) may be used and configured as in
＜請求項３：第２実施形態（図５）に該当＞
請求項３では、出力回路（３１）が多段構成であるため、１段構成の出力回路（１２）に比べて、出力端子（ＶＯＵＴ）から出力される出力電流を増大させることができる。
ところで、多段構成の出力回路（３１）では、各段の回路（３１ａ，３１ｂ）で生じた温度特性に起因する出力電圧の変動が加算されるため、１段構成の出力回路（１２）に比べて出力電圧（ＶＯＵＴ）の変動が更に増大することになる。
しかし、請求項３のように多段構成の出力回路（３１）を備えた場合でも、第１抵抗（Ｒ１）と第２抵抗（Ｒ２）の抵抗比を適切に設定することにより、請求項１と同様の作用・効果を得ることができる。
<Claim 3: Corresponds to Second Embodiment (FIG. 5)>
According to the third aspect, since the output circuit (31) has a multi-stage configuration, the output current output from the output terminal (VOUT) can be increased as compared with the single-stage output circuit (12).
By the way, in the output circuit (31) having a multi-stage configuration, fluctuations in the output voltage due to the temperature characteristics generated in the circuits (31a, 31b) at each stage are added. As a result, the fluctuation of the output voltage (VOUT) further increases.
However, even when the multi-stage output circuit (31) is provided as in
＜請求項４＞
請求項４では、温度特性補正回路（１１、４１）および出力回路（１２、４２）が１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣによって構成されている。
この場合には、各抵抗（Ｒ１，Ｒ２、Ｒ１１，Ｒ１２）を形成する配線パターンの全長・幅・折れ曲がり数・材質を同一に設定したり、各抵抗を形成する配線パターンの配置を適宜設定することにより、各抵抗の抵抗比を高精度に所望の値に設定できる。
<Claim 4>
According to a fourth aspect of the present invention, the temperature characteristic correction circuit (11, 41) and the output circuit (12, 42) are constituted by a monolithic IC integrated on one semiconductor chip (one chip).
In this case, the wiring pattern forming each resistor (R1, R2, R11, R12) is set to have the same total length, width, number of bendings, and material, and the wiring pattern forming each resistor is appropriately set. Thus, the resistance ratio of each resistor can be set to a desired value with high accuracy.
加えて、モノリシックＩＣ上に形成された各抵抗は、その抵抗比を微調整しやすいため、ソースフォロワ回路（１０、４０）を構成する各トランジスタの温度特性に差がある場合でも、その温度特性の差に起因する出力電圧の変動を容易に補正することができる。
そして、ソースフォロワ回路（１０、４０）をモノリシックＩＣによって構成すれば、ソースフォロワ回路を小型化できると共に低コストに提供できる。
In addition, each resistor formed on the monolithic IC can be finely adjusted in its resistance ratio. Therefore, even when there is a difference in the temperature characteristics of the transistors constituting the source follower circuit (10, 40), the temperature characteristics thereof. The fluctuation of the output voltage due to the difference can be easily corrected.
If the source follower circuit (10, 40) is constituted by a monolithic IC, the source follower circuit can be reduced in size and provided at low cost.
＜請求項５：第１実施形態（図１）に該当＞
請求項１における前記温度特性補正回路（１１）は、第１ＮＭＯＳトランジスタ（ＭＮ１）と、第１〜第３ＰＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１）および第２抵抗（Ｒ２）とを用い、請求項５のように構成すればよい。
<Claim 5: Corresponds to the first embodiment (FIG. 1)>
The temperature characteristic correction circuit (11) in claim 1 includes a first NMOS transistor (MN1), first to third PMOS transistors (MP1 to MP3), a first resistor (R1), and a second resistor (R2). Use may be made as in claim 5.
＜請求項６：第３実施形態（図６）に該当＞
請求項１における前記温度特性補正回路（１１）は、第１ＰＭＯＳトランジスタ（ＭＰ１１）と、第１〜第３ＮＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１１）および第２抵抗（Ｒ１２）とを用い、請求項６のように構成すればよい。
つまり、請求項６のソースフォロワ回路（４０）は、請求項５のソースフォロワ回路（１０）を構成する各トランジスタの導電型（極性）を逆にして構成したものである。
<Claim 6: Corresponds to the third embodiment (FIG. 6)>
The temperature characteristic correction circuit (11) in claim 1 includes a first PMOS transistor (MP11), first to third NMOS transistors (MP1 to MP3), a first resistor (R11), and a second resistor (R12). Use may be made as in claim 6.
That is, the source follower circuit (40) of claim 6 is configured by reversing the conductivity type (polarity) of each transistor constituting the source follower circuit (10) of claim 5.
＜請求項７：第４実施形態（図７）に該当＞
請求項７のソースフォロワ回路（５０）は、請求項５に記載のソースフォロワ回路（１０）と、請求項６に記載のソースフォロワ回路（４０）とがトーテムポール型に接続されることによって構成され、例えば、車載ＬＡＮのバスドライバとして使用されるものである。
<Claim 7: Corresponds to the fourth embodiment (FIG. 7)>
The source follower circuit (50) according to claim 7 is configured by connecting the source follower circuit (10) according to claim 5 and the source follower circuit (40) according to claim 6 to a totem pole type. For example, it is used as a bus driver for an in-vehicle LAN.
ここで、グランド電位（ＧＮＤ＝０Ｖ）を基準とした場合に、トーテムポール型接続された各ソースフォロワ回路（１０、４０）の各出力電圧（ＶＯＵＴＡ，ＶＯＵＴＢ）のグランド電位に対する電位変動がコモンモード電圧（Ｖcom）である。
例えば、車載ＬＡＮのバスドライバでは、ラジオノイズなどによる影響を回避するため、コモンモード電圧Ｖcomを例えば数十ｍＶ以下にする必要があると言われている。
Here, when the ground potential (GND = 0V) is used as a reference, the potential fluctuation with respect to the ground potential of each output voltage (VOUTA, VOUTB) of each source follower circuit (10, 40) connected in a totem pole type is common mode. Voltage (Vcom).
For example, in an in-vehicle LAN bus driver, it is said that the common mode voltage Vcom needs to be, for example, several tens of mV or less in order to avoid the influence of radio noise or the like.
請求項７では、請求項５に記載の前記温度特性補正回路（１１）を構成する各抵抗（Ｒ１，Ｒ２）の抵抗比を０．５に設定すると共に、請求項６に記載の前記温度特性補正回路（４１）を構成する各抵抗（Ｒ１１，Ｒ１２）の抵抗比を０．５に設定することにより、トーテムポール型接続された各ソースフォロワ回路（１０、４０）の各出力電圧（ＶＯＵＴＡ，ＶＯＵＴＢ）の温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧（ＶＯＵＴＡ，ＶＯＵＴＢ）の変動を無くすことができる。 In Claim 7, while setting the resistance ratio of each resistance (R1, R2) which comprises the said temperature characteristic correction circuit (11) of Claim 5 to 0.5, the said temperature characteristic of Claim 6 is set. By setting the resistance ratio of each resistor (R11, R12) constituting the correction circuit (41) to 0.5, each output voltage (VOUTA, V) of each source follower circuit (10, 40) connected to the totem pole type is connected. The temperature characteristics of VOUTB) can be flattened, and fluctuations in the output voltages (VOUTA, VOUTB) due to the temperature characteristics of the MOS transistor can be eliminated.
従って、請求項７によれば、各抵抗（Ｒ１，Ｒ２、Ｒ１１，Ｒ１２）の抵抗比を調整することにより、コモンモード電圧（Ｖcom）をほぼゼロにすることが可能になる。
その結果、請求項７によれば、ラジオノイズなどによる影響を受けることなく正常な動作を行うことが可能なコモンモード電圧の小さな車載ＬＡＮのバスドライバをソースフォロワ回路によって実現できる。
Therefore, according to the seventh aspect, the common mode voltage (Vcom) can be made substantially zero by adjusting the resistance ratio of each resistor (R1, R2, R11, R12).
As a result, according to the seventh aspect, an in-vehicle LAN bus driver having a small common mode voltage capable of performing normal operation without being affected by radio noise or the like can be realized by the source follower circuit.
＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
<Explanation of terms>
Reference numerals in parentheses described in [Means for Solving the Problems] and [Effects of the Invention] described above are the same as those of the components and components described in [Best Mode for Carrying Out the Invention] described later. It corresponds to a code or the like.
The correspondence between the constituent members and constituent elements described in [Means for Solving the Problems] and [Effects of the Invention] and the constituent members and constituent elements described in [Best Mode for Carrying Out the Invention] is as follows: It is as follows.
「第１の第１導電型ＭＯＳトランジスタ」は、第１実施形態ではＮＭＯＳトランジスタＭＮ１に該当し、第３実施形態ではＰＭＯＳトランジスタＭＰ１１に該当する。
「第２の第１導電型ＭＯＳトランジスタ」は、第１実施形態ではＮＭＯＳトランジスタＭＮ２に該当し、第３実施形態ではＰＭＯＳトランジスタＭＰ１２に該当する。
「第１〜第４の第２導電型ＭＯＳトランジスタ」は、第１実施形態ではＰＭＯＳトランジスタＭＰ１〜ＭＰ４に該当し、第３実施形態ではＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４に該当する。
「第１定電流源」は、第１実施形態では定電流源１３に該当し、第３実施形態では定電流源４３に該当する。
「第２定電流源」は、第１実施形態では定電流源１４に該当し、第３実施形態では定電流源４４に該当する。
「第１電源」は、第１実施形態では高電位側電源ＶＣＣに該当し、第３実施形態ではグランドＧＮＤに該当する。
「第２電源」は、第１実施形態ではグランドＧＮＤに該当し、第３実施形態では高電位側電源ＶＣＣに該当する。
「第１〜第３ＰＭＯＳトランジスタ」は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３に該当する。
「第１〜第３ＮＭＯＳトランジスタ」は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３に該当する。
The “first first conductivity type MOS transistor” corresponds to the NMOS transistor MN1 in the first embodiment, and corresponds to the PMOS transistor MP11 in the third embodiment.
The “second first conductivity type MOS transistor” corresponds to the NMOS transistor MN2 in the first embodiment, and corresponds to the PMOS transistor MP12 in the third embodiment.
The “first to fourth second conductivity type MOS transistors” correspond to the PMOS transistors MP1 to MP4 in the first embodiment, and correspond to the NMOS transistors MN11 to MN14 in the third embodiment.
The “first constant current source” corresponds to the constant
The “second constant current source” corresponds to the constant
The “first power supply” corresponds to the high potential side power supply VCC in the first embodiment, and corresponds to the ground GND in the third embodiment.
The “second power supply” corresponds to the ground GND in the first embodiment, and corresponds to the high potential side power supply VCC in the third embodiment.
The “first to third PMOS transistors” correspond to the PMOS transistors MP1 to MP3.
The “first to third NMOS transistors” correspond to the NMOS transistors MN11 to MN13.
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。 Hereinafter, embodiments embodying the present invention will be described with reference to the drawings. In each embodiment, the same constituent members and constituent elements are denoted by the same reference numerals, and redundant description of the same content is omitted.
＜第１実施形態＞
図１は、第１実施形態のソースフォロワ回路１０の要部構成を示す回路図である。
ソースフォロワ回路１０は、温度特性補正回路１１および出力回路１２から構成され、高電位側電源ＶＣＣ、低電位側電源としてのグランドＧＮＤ、入力端子ＶＩＮ、出力端子ＶＯＵＴに接続されている。
尚、説明を分かりやすくするため、高電位側電源ＶＣＣの電圧（電源電圧）の符号を「ＶＣＣ」、入力端子ＶＩＮの電圧（入力電圧）の符号を「ＶＩＮ」、出力端子ＶＯＵＴの電圧（出力電圧）の符号を「ＶＯＵＴ」と表記する。
<First Embodiment>
FIG. 1 is a circuit diagram showing a main configuration of a
The
For ease of explanation, the sign of the voltage (power supply voltage) of the high potential side power supply VCC is “VCC”, the sign of the voltage (input voltage) of the input terminal VIN is “VIN”, and the voltage of the output terminal VOUT (output) The sign of (voltage) is expressed as “VOUT”.
温度特性補正回路１１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３、ＮＭＯＳトランジスタＭＮ１、抵抗Ｒ１，Ｒ２から構成されている。
トランジスタＭＰ２のゲートは入力端子ＶＩＮに接続されて入力電圧ＶＩＮが印加されている。
トランジスタＭＮ１はゲートとドレインを結合（接続）したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ２からトランジスタＭＰ３のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
The temperature
The gate of the transistor MP2 is connected to the input terminal VIN and applied with the input voltage VIN.
The transistor MN1 has a diode connection in which the gate and the drain are coupled (connected), and the gate and the drain are connected from the resistor R2 to the high potential side power supply VCC through the drain / source path of the transistor MP3.
各トランジスタＭＰ１，ＭＰ３は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＰ１，ＭＰ３のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、入力側トランジスタＭＰ１のゲートは出力側トランジスタＭＰ３のゲートに接続（結合）されている。
入力側トランジスタＭＰ１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ１からトランジスタＭＰ２のソース・ドレイン経路を介してグランドＧＮＤに接続されている。
出力側トランジスタＭＰ３のドレインは、抵抗Ｒ２からトランジスタＭＮ１のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
Each of the transistors MP1 and MP3 forms a wideler type current mirror circuit.
The sources of the transistors MP1 and MP3 are connected to the high-potential-side power supply VCC to apply the power supply voltage VCC, and the gate of the input-side transistor MP1 is connected (coupled) to the gate of the output-side transistor MP3.
The input-side transistor MP1 has a diode connection in which a gate and a drain are coupled, and the gate and drain are connected from a resistor R1 to the ground GND through a source / drain path of the transistor MP2.
The drain of the output side transistor MP3 is connected to the ground GND from the resistor R2 via the drain / source path of the transistor MN1.
出力回路１２は、ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ２、定電流源（ソース電流源、テール電流源）１３，１４から構成されている。
トランジスタＭＰ４はソースフォロワ回路を構成し、トランジスタＭＰ４のゲートはトランジスタＭＰ３のドレインに接続され、トランジスタＭＰ４のソースは定電流源１３を介して高電位側電源ＶＣＣに接続され、トランジスタＭＰ４のドレインはグランドＧＮＤに接続されている。
トランジスタＭＮ２はソースフォロワ回路を構成し、トランジスタＭＮ２のゲートはトランジスタＭＰ４のソースに接続され、トランジスタＭＮ２のソースは出力端子ＶＯＵＴに接続されると共に定電流源１４を介してグランドＧＮＤに接続され、トランジスタＭＮ２のドレインは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加されている。
定電流源１３はトランジスタＭＰ４のソース・ドレイン経路に一定電流を供給し、定電流源１４はトランジスタＭＮ２のドレイン・ソース経路に一定電流を供給する。
The
The transistor MP4 constitutes a source follower circuit, the gate of the transistor MP4 is connected to the drain of the transistor MP3, the source of the transistor MP4 is connected to the high potential side power supply VCC through the constant
The transistor MN2 constitutes a source follower circuit, the gate of the transistor MN2 is connected to the source of the transistor MP4, the source of the transistor MN2 is connected to the output terminal VOUT, and is connected to the ground GND through the constant
The constant
入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成する出力回路１２は、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ４のゲート・ソース間電圧の温度特性が異なることを利用し、トランジスタＭＮ２から成るソースフォロワ回路とトランジスタＭＰ４から成るソースフォロワ回路とを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を低減させるようにしたソースフォロワ回路である。
The
［第１実施形態の作用・効果］
第１実施形態のソースフォロワ回路１０において、トランジスタＭＰ１のゲート・ソース間電圧を「Ｖtp1」、トランジスタＭＰ２のゲート・ソース間電圧を「Ｖtp2」、トランジスタＭＰ４のゲート・ソース間電圧を「Ｖtp4」、トランジスタＭＮ１のゲート・ソース間電圧を「Ｖtn1」、トランジスタＭＮ２のゲート・ソース間電圧を「Ｖtn2」、各抵抗Ｒ１，Ｒ２に流れる電流をそれぞれ「Ｉ１」「Ｉ２」、各抵抗Ｒ１，Ｒ２の抵抗値をそれぞれ「Ｒ１」「Ｒ２」、トランジスタＭＰ３のドレイン電圧（トランジスタＭＰ４のゲート電圧）を「Ｖａ」と表記する。
尚、電圧Ｖａは、温度特性補正回路１１の出力電圧であると共に、出力回路１２の入力電圧である。
また、各トランジスタのゲート・ソース間電圧は、各トランジスタのしきい値電圧である。
[Operations and effects of the first embodiment]
In the
The voltage Va is an output voltage of the temperature
The gate-source voltage of each transistor is the threshold voltage of each transistor.
各トランジスタＭＰ１，ＭＰ３はカレントミラー回路を構成し、各トランジスタＭＰ１，ＭＰ３のゲート長を同じとすると、各トランジスタＭＰ１，ＭＰ３のゲート幅の比で当該カレントミラー回路の入力側電流Ｉ１と出力側電流Ｉ２が決まり、当該ゲート幅の比をＮとすると、Ｉ２＝Ｎ×Ｉ１となるため、Ｎ＝１とすると各電流Ｉ１，Ｉ２は等しくなる。
そして、電流Ｉ１は数式１によって表され、電圧Ｖａは数式２によって表される。
よって、ソースフォロワ回路１０の出力電圧ＶＯＵＴは、数式３によって表される。
Each of the transistors MP1 and MP3 constitutes a current mirror circuit. If the gate lengths of the transistors MP1 and MP3 are the same, the input side current I1 and the output side current of the current mirror circuit are in a ratio of the gate widths of the transistors MP1 and MP3. When I2 is determined and the ratio of the gate width is N, I2 = N × I1. Therefore, when N = 1, the currents I1 and I2 are equal.
The current I1 is expressed by Formula 1, and the voltage Va is expressed by
Therefore, the output voltage VOUT of the
Ｉ１＝（ＶＣＣ−Ｖtp1−Ｖtp2−ＶＩＮ）／Ｒ１ ………（数式１） I1 = (VCC−Vtp1−Vtp2−VIN) / R1 (Equation 1)
Ｖａ＝Ｖtn1＋Ｒ２×Ｉ２＝Ｖtn1＋Ｒ２×Ｉ１ ………（数式２） Va = Vtn1 + R2 × I2 = Vtn1 + R2 × I1 (equation 2)
ＶＯＵＴ＝Ｖａ＋Ｖtp4−Ｖtn2＝Ｖtn1＋Ｒ２×Ｉ２＋Ｖtp4−Ｖtn2＝Ｖtn1＋（ＶＣＣ−Ｖtp1−Ｖtp2−ＶＩＮ）×Ｒ２／Ｒ１＋Ｖtp4−Ｖtn2 ………（数式３） VOUT = Va + Vtp4−Vtn2 = Vtn1 + R2 × I2 + Vtp4−Vtn2 = Vtn1 + (VCC−Vtp1−Vtp2−VIN) × R2 / R1 + Vtp4−Vtn2 (Equation 3)
ここで、電源電圧ＶＣＣおよび入力電圧ＶＩＮに温度特性が無いとすると、出力電圧ＶＯＵＴの温度特性は、数式３を温度Ｔで微分した数式４によって表される。
Here, assuming that the power supply voltage VCC and the input voltage VIN do not have temperature characteristics, the temperature characteristics of the output voltage VOUT are expressed by Expression 4 obtained by differentiating
ｄ／ｄＴ（ＶＯＵＴ）＝ｄ／ｄＴ（Ｖtn1）−｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝×Ｒ２／Ｒ１＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2） ………（数式４） d / dT (VOUT) = d / dT (Vtn1) − {d / dT (Vtp1) + d / dT (Vtp2)} × R2 / R1 + d / dT (Vtp4) −d / dT (Vtn2) (Equation 4) )
従って、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすには、各抵抗Ｒ１，Ｒ２の抵抗値の比（抵抗比）である（Ｒ２／Ｒ１）を数式５に表すように設定すればよい。
そして、各トランジスタＭＰ１，ＭＰ２，ＭＰ４の温度特性を同じに設定すると共に、各トランジスタＭＮ１，ＭＮ２の温度特性を同じに設定した場合には、数式６および数式７が成り立つため、数式５は数式８によって表され、各抵抗Ｒ１，Ｒ２の抵抗比（Ｒ２／Ｒ１）を０．５に設定すればよいことが分かる。
Therefore, in order to flatten the temperature characteristics of the output voltage VOUT and eliminate the fluctuation of the output voltage VOUT due to the temperature characteristics, the ratio (resistance ratio) of the resistance values of the resistors R1 and R2 is (R2 / R1). What is necessary is just to set so that it may represent in Formula 5.
When the temperature characteristics of the transistors MP1, MP2, and MP4 are set to be the same, and the temperature characteristics of the transistors MN1 and MN2 are set to be the same, Expression 6 and Expression 7 hold. It can be seen that the resistance ratio (R2 / R1) of the resistors R1 and R2 may be set to 0.5.
Ｒ２／Ｒ１＝｛ｄ／ｄＴ（Ｖtn1）＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2）｝／｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝ ………（数式５） R2 / R1 = {d / dT (Vtn1) + d / dT (Vtp4) -d / dT (Vtn2)} / {d / dT (Vtp1) + d / dT (Vtp2)} (Equation 5)
ｄ／ｄＴ（Ｖtp1）＝ｄ／ｄＴ（Ｖtp2）＝ｄ／ｄＴ（Ｖtp4） ………（数式６） d / dT (Vtp1) = d / dT (Vtp2) = d / dT (Vtp4) (Equation 6)
ｄ／ｄＴ（Ｖtn1）＝ｄ／ｄＴ（Ｖtn2） ………（数式７） d / dT (Vtn1) = d / dT (Vtn2) (Equation 7)
Ｒ２／Ｒ１＝１／２ ………（数式８） R2 / R1 = 1/2 (Equation 8)
以上詳述したように、第１実施形態のソースフォロワ回路１０は、各トランジスタＭＮ２，ＭＰ４を組み合わせて両者の温度特性を相補させたカレントミラー回路である出力回路１２の前段に、出力回路１２の温度特性を補正するための温度特性補正回路１１が接続されている。
そして、第１実施形態では、温度特性補正回路１１を構成する各抵抗Ｒ１，Ｒ２の抵抗比を０．５に設定することにより、ソースフォロワ回路１０の出力電圧ＶＯＵＴの温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧ＶＯＵＴの変動を無くすことができる。
また、温度特性補正回路１１は簡単な構成であるため、第１実施形態は低コストに実現できる。
As described above in detail, the
In the first embodiment, the temperature characteristic of the output voltage VOUT of the
Moreover, since the temperature
ところで、ソースフォロワ回路１０を１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣ（Integrated Circuit）によって構成した場合には、各抵抗Ｒ１，Ｒ２を形成する配線パターンの全長・幅・折れ曲がり数・材質を同一に設定したり、各抵抗Ｒ１，Ｒ２を形成する配線パターンの配置を適宜設定することにより、各抵抗Ｒ１，Ｒ２の抵抗比を高精度に所望の値に設定できる。
By the way, when the
加えて、モノリシックＩＣ上に形成された各抵抗Ｒ１，Ｒ２は、その抵抗比を微調整しやすいため、ソースフォロワ回路１０を構成する各トランジスタの温度特性に差がある場合でも、その温度特性の差に起因する出力電圧の変動を容易に補正することができる。
そして、ソースフォロワ回路１０をモノリシックＩＣによって構成すれば、ソースフォロワ回路１０を小型化できると共に低コストに提供できる。
In addition, since the resistances R1 and R2 formed on the monolithic IC are easy to finely adjust the resistance ratio, even if there is a difference in the temperature characteristics of the transistors constituting the
If the
図２は、図１に示すソースフォロワ回路１０において、定電流源１３をＰＭＯＳトランジスタＭＰ５によって構成すると共に、定電流源１４をＮＭＯＳトランジスタＭＮ３によって構成した具体例を示す回路図である。
FIG. 2 is a circuit diagram showing a specific example in which the constant
トランジスタＭＰ５のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、トランジスタＭＰ５のドレインはトランジスタＭＰ４のソースに接続され、トランジスタＭＰ５のゲートには制御電圧（バイアス電圧）ＣＧＰが印加されている。
トランジスタＭＮ３のソースはグランドＧＮＤに接続され、トランジスタＭＮ３のドレインはトランジスタＭＮ２のソースに接続され、トランジスタＭＮ３のゲートには制御電圧（バイアス電圧）ＣＧＮが印加されている。
このように、各定電流源１３，１４は各トランジスタＭＰ５，ＭＮ３による簡単な構成で具体化できる。
The source of the transistor MP5 is connected to the high potential side power supply VCC and the power supply voltage VCC is applied, the drain of the transistor MP5 is connected to the source of the transistor MP4, and the control voltage (bias voltage) CGP is applied to the gate of the transistor MP5. ing.
The source of the transistor MN3 is connected to the ground GND, the drain of the transistor MN3 is connected to the source of the transistor MN2, and a control voltage (bias voltage) CGN is applied to the gate of the transistor MN3.
Thus, the constant
図３は、図２に示す各トランジスタＭＰ５，ＭＮ３に供給される制御電圧ＣＧＰ，ＣＧＮを生成するための制御電圧生成回路２０の第１具体例を示す回路図である。
第１具体例の制御電圧生成回路２０は、ＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ４、抵抗Ｒ３から構成されている。
FIG. 3 is a circuit diagram showing a first specific example of the control
The control
各トランジスタＭＰ６，ＭＰ５は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＰ６，ＭＰ５のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、入力側トランジスタＭＰ６のゲートは出力側トランジスタＭＰ５のゲートに接続（結合）されている。
入力側トランジスタＭＰ６はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ３からトランジスタＭＮ１のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
すなわち、トランジスタＭＰ６のゲートおよびドレインの電圧が、制御電圧ＣＧＰとなる。
Each of the transistors MP6 and MP5 constitutes a wideler type current mirror circuit.
The sources of the transistors MP6 and MP5 are connected to the high potential side power supply VCC and applied with the power supply voltage VCC, and the gate of the input side transistor MP6 is connected (coupled) to the gate of the output side transistor MP5.
The input-side transistor MP6 has a diode connection in which a gate and a drain are coupled, and the gate and the drain are connected from the resistor R3 to the ground GND through the drain / source path of the transistor MN1.
That is, the gate and drain voltages of the transistor MP6 become the control voltage CGP.
各トランジスタＭＮ４，ＭＮ３は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＮ４，ＭＮ３のソースはグランドＧＮＤに接続され、入力側トランジスタＭＮ４のゲートは出力側トランジスタＭＮ３のゲートに接続（結合）されている。
入力側トランジスタＭＮ４はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ３からトランジスタＭＰ６のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
すなわち、トランジスタＭＮ４のゲートおよびドレインの電圧が、制御電圧ＣＧＮとなる。
Each of the transistors MN4 and MN3 constitutes a wideler type current mirror circuit.
The sources of the transistors MN4 and MN3 are connected to the ground GND, and the gate of the input side transistor MN4 is connected (coupled) to the gate of the output side transistor MN3.
The input-side transistor MN4 has a diode connection in which a gate and a drain are coupled, and the gate and drain are connected from a resistor R3 to a high-potential-side power supply VCC via a drain / source path of the transistor MP6.
That is, the gate and drain voltages of the transistor MN4 become the control voltage CGN.
図４は、図２に示す各トランジスタＭＰ５，ＭＮ３に供給される制御電圧ＣＧＰ，ＣＧＮを生成するための制御電圧生成回路２０の第２具体例を示す回路図である。
第２具体例の制御電圧生成回路２０は、ＰＭＯＳトランジスタＭＰ７，ＭＰ８、ＮＭＯＳトランジスタＭＮ５，ＭＮ６、抵抗Ｒ４、定電圧生成回路２１から構成されている。
FIG. 4 is a circuit diagram showing a second specific example of the control
The control
各トランジスタＭＰ８，ＭＰ５は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＰ８，ＭＰ５のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、入力側トランジスタＭＰ８のゲートは出力側トランジスタＭＰ５のゲートに接続（結合）されている。
入力側トランジスタＭＰ８はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタＭＮ６のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
すなわち、トランジスタＭＰ８のゲートおよびドレインの電圧が、制御電圧ＣＧＰとなる。
Each of the transistors MP8 and MP5 constitutes a wideler type current mirror circuit.
The sources of the transistors MP8 and MP5 are connected to the high potential side power supply VCC to be applied with the power supply voltage VCC, and the gate of the input side transistor MP8 is connected (coupled) to the gate of the output side transistor MP5.
The input-side transistor MP8 has a diode connection in which the gate and drain are coupled, and the gate and drain are connected to the ground GND via the drain / source path of the transistor MN6.
That is, the voltage at the gate and drain of the transistor MP8 becomes the control voltage CGP.
各トランジスタＭＮ５，ＭＮ６，ＭＮ３は、ワイドラー型の二連出力形カレントミラー回路を構成している。
各トランジスタＭＮ５，ＭＮ６，ＭＮ３のソースはグランドＧＮＤに接続され、入力側トランジスタＭＮ５のゲートは出力側トランジスタＭＮ６，ＭＮ３のゲートに接続（結合）されている。
入力側トランジスタＭＮ５はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ４からトランジスタＭＰ７のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
トランジスタＭＰ７のゲートには定電圧生成回路２１が生成した一定電圧Ｖｒが印加されている。
すなわち、トランジスタＭＮ５のゲートおよびドレインの電圧が、制御電圧ＣＧＮとなる。
Each of the transistors MN5, MN6, and MN3 constitutes a wideler type dual output current mirror circuit.
The sources of the transistors MN5, MN6, and MN3 are connected to the ground GND, and the gate of the input side transistor MN5 is connected (coupled) to the gates of the output side transistors MN6 and MN3.
The input-side transistor MN5 has a diode connection in which a gate and a drain are coupled, and the gate and drain are connected from the resistor R4 to the high-potential-side power supply VCC via the drain / source path of the transistor MP7.
A constant voltage Vr generated by the constant
That is, the voltage at the gate and drain of the transistor MN5 becomes the control voltage CGN.
＜第２実施形態＞
図５は、第２実施形態のソースフォロワ回路３０の要部構成を示す回路図である。
ソースフォロワ回路３０は、温度特性補正回路１１および出力回路３１から構成され、高電位側電源ＶＣＣ、グランドＧＮＤ、入力端子ＶＩＮ、出力端子ＶＯＵＴに接続されている。
Second Embodiment
FIG. 5 is a circuit diagram showing a main configuration of the
The
第２実施形態のソースフォロワ回路３０において、第１実施形態のソースフォロワ回路１０と異なるのは、出力回路３１が１段目の回路３１ａと２段目の回路３１ｂのシリーズ接続による２段構成になっている点だけである。
１段目（前段）の回路３１ａは、第１実施形態のソースフォロワ回路１０における出力回路１２と同一構成であり、ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ２、定電流源１３，１４から構成されている。
The
The first stage (previous stage)
２段目（後段）の回路３１ｂは、１段目の回路３１ａと同様の構成であり、ＰＭＯＳトランジスタＭＰ９、ＮＭＯＳトランジスタＭＮ７、定電流源３２，３３から構成されている。
トランジスタＭＰ９はソースフォロワ回路を構成し、トランジスタＭＰ９のゲートはトランジスタＭＮ２のソースに接続され、トランジスタＭＰ９のソースは定電流源３２を介して高電位側電源ＶＣＣに接続され、トランジスタＭＰ９のドレインはグランドＧＮＤに接続されている。
トランジスタＭＮ７はソースフォロワ回路を構成し、トランジスタＭＮ７のゲートはトランジスタＭＰ９のソースに接続され、トランジスタＭＮ７のソースは出力端子ＶＯＵＴに接続されると共に定電流源３３を介してグランドＧＮＤに接続され、トランジスタＭＮ７のドレインは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加されている。
The second-stage (rear-stage)
The transistor MP9 constitutes a source follower circuit, the gate of the transistor MP9 is connected to the source of the transistor MN2, the source of the transistor MP9 is connected to the high potential side power supply VCC through the constant
The transistor MN7 constitutes a source follower circuit, the gate of the transistor MN7 is connected to the source of the transistor MP9, the source of the transistor MN7 is connected to the output terminal VOUT, and is connected to the ground GND through the constant
［第２実施形態の作用・効果］
ソースフォロワ回路３０において、トランジスタＭＰ９のゲート・ソース間電圧を「Ｖtp9」、トランジスタＭＮ７のゲート・ソース間電圧を「Ｖtn7」と表記する。
すると、ソースフォロワ回路３０の出力電圧ＶＯＵＴは、数式９によって表される。
[Operation and Effect of Second Embodiment]
In the
Then, the output voltage VOUT of the
ＶＯＵＴ＝Ｖtn1＋（ＶＣＣ−Ｖtp1−Ｖtp2−ＶＩＮ）×Ｒ２／Ｒ１＋Ｖtp4−Ｖtn2＋Ｖtp9−Ｖtn7 ………（数式９） VOUT = Vtn1 + (VCC−Vtp1−Vtp2−VIN) × R2 / R1 + Vtp4−Vtn2 + Vtp9−Vtn7 (Equation 9)
ここで、電源電圧ＶＣＣおよび入力電圧ＶＩＮに温度特性が無いとすると、 出力電圧ＶＯＵＴの温度特性は、数式９を温度Ｔで微分した数式１０によって表される。
Here, assuming that the power supply voltage VCC and the input voltage VIN do not have temperature characteristics, the temperature characteristics of the output voltage VOUT are expressed by
ｄ／ｄＴ（ＶＯＵＴ）＝ｄ／ｄＴ（Ｖtn1）−｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝×Ｒ２／Ｒ１＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2）＋ｄ／ｄＴ（Ｖtp9）−ｄ／ｄＴ（Ｖtn7） ………（数式１０） d / dT (VOUT) = d / dT (Vtn1) − {d / dT (Vtp1) + d / dT (Vtp2)} × R2 / R1 + d / dT (Vtp4) −d / dT (Vtn2) + d / dT (Vtp9) -D / dT (Vtn7) (Equation 10)
従って、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすには、各抵抗Ｒ１，Ｒ２の抵抗比（Ｒ２／Ｒ１）を数式１１に表すように設定すればよい。
そして、各トランジスタＭＰ１，ＭＰ２，ＭＰ４，ＭＰ９の温度特性を同じに設定すると共に、各トランジスタＭＮ１，ＭＮ２，ＭＮ７の温度特性を同じに設定した場合には、ＰＭＯＳトランジスタの温度特性を（ｄＶtp／ｄＴ）と表記すると共に、ＮＭＯＳトランジスタの温度特性を（ｄＶtn／ｄＴ）と表記すると、数式１２および数式１３が成り立つため、数式１１は数式１４によって表される。
Therefore, in order to flatten the temperature characteristic of the output voltage VOUT and eliminate the fluctuation of the output voltage VOUT due to the temperature characteristic, the resistance ratio (R2 / R1) of each of the resistors R1 and R2 is set as expressed by
When the temperature characteristics of the transistors MP1, MP2, MP4, and MP9 are set to be the same, and the temperature characteristics of the transistors MN1, MN2, and MN7 are set to be the same, the temperature characteristics of the PMOS transistor are set to (dVtp / dT ) And the temperature characteristics of the NMOS transistor as (dVtn / dT),
Ｒ２／Ｒ１＝｛ｄ／ｄＴ（Ｖtn1）＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2）＋ｄ／ｄＴ（Ｖtp9）−ｄ／ｄＴ（Ｖtn7）｝／｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝ ………（数式１１） R2 / R1 = {d / dT (Vtn1) + d / dT (Vtp4) -d / dT (Vtn2) + d / dT (Vtp9) -d / dT (Vtn7)} / {d / dT (Vtp1) + d / dT ( Vtp2)} (Formula 11)
ｄ／ｄＴ（Ｖtp1）＝ｄ／ｄＴ（Ｖtp2）＝ｄ／ｄＴ（Ｖtp4）＝ｄ／ｄＴ（Ｖtp9）＝ｄ／ｄＴ（Ｖtp） ………（数式１２） d / dT (Vtp1) = d / dT (Vtp2) = d / dT (Vtp4) = d / dT (Vtp9) = d / dT (Vtp) (Equation 12)
ｄ／ｄＴ（Ｖtn1）＝ｄ／ｄＴ（Ｖtn2）＝ｄ／ｄＴ（Ｖtn7）＝ｄ／ｄＴ（Ｖtn） ………（数式１３） d / dT (Vtn1) = d / dT (Vtn2) = d / dT (Vtn7) = d / dT (Vtn) (Equation 13)
Ｒ２／Ｒ１＝１−１／２×｛ｄ／ｄＴ（Ｖtn）／ｄ／ｄＴ（Ｖtp）｝ ………（数式１４） R2 / R1 = 1−1 / 2 × {d / dT (Vtn) / d / dT (Vtp)} (Equation 14)
第２実施形態のソースフォロワ回路３０では、出力回路３１を２段構成にすることにより、１段構成の出力回路１２に比べて、出力端子ＶＯＵＴから出力される出力電流を増大させることができる。
ところで、２段構成の出力回路３１では、１段目の回路３１ａと２段目の回路３１ｂで生じた温度特性に起因する出力電圧の変動が加算されるため、１段構成の出力回路１２に比べて出力電圧ＶＯＵＴの変動が更に増大することになる。
In the
By the way, in the
しかし、第２実施形態においても、出力回路３１の温度特性を補正するための温度特性補正回路１１を接続し、温度特性補正回路１１を構成する各抵抗Ｒ１，Ｒ２の抵抗比を適切に設定することにより、第１実施形態と同様に、ソースフォロワ回路３０の出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすことができる。
従って、第２実施形態によれば、第１実施形態と同様の作用・効果を得ることができる。
However, also in the second embodiment, the temperature
Therefore, according to the second embodiment, the same operation and effect as the first embodiment can be obtained.
＜第３実施形態＞
図６は、第３実施形態のソースフォロワ回路４０の要部構成を示す回路図である。
ソースフォロワ回路４０は、温度特性補正回路４１および出力回路４２から構成され、高電位側電源ＶＣＣ、低電位側電源としてのグランドＧＮＤ、入力端子ＶＩＮ、出力端子ＶＯＵＴに接続されている。
<Third Embodiment>
FIG. 6 is a circuit diagram showing a main configuration of the
The
温度特性補正回路４１は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＰＭＯＳトランジスタＭＰ１１、抵抗Ｒ１１，Ｒ１２から構成されている。
トランジスタＭＮ１２のゲートは入力端子ＶＩＮに接続されて入力電圧ＶＩＮが印加されている。
トランジスタＭＰ１１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ１２からトランジスタＭＮ１３のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
The temperature
The gate of the transistor MN12 is connected to the input terminal VIN and applied with the input voltage VIN.
The transistor MP11 has a diode connection in which a gate and a drain are coupled. The gate and the drain are connected to the ground GND from the resistor R12 through the drain / source path of the transistor MN13.
各トランジスタＭＮ１１，ＭＮ１３は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＮ１１，ＭＮ１３のソースはグランドＧＮＤに接続され、入力側トランジスタＭＮ１１のゲートは出力側トランジスタＭＮ１３のゲートに接続（結合）されている。
入力側トランジスタＭＮ１１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ１１からトランジスタＭＮ１２のソース・ドレイン経路を介して高電位側電源ＶＣＣに接続されている。
出力側トランジスタＭＮ１３のドレインは、抵抗Ｒ１２からトランジスタＭＰ１１のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
Each of the transistors MN11 and MN13 constitutes a wideler type current mirror circuit.
The sources of the transistors MN11 and MN13 are connected to the ground GND, and the gate of the input side transistor MN11 is connected (coupled) to the gate of the output side transistor MN13.
The input-side transistor MN11 has a diode connection in which a gate and a drain are coupled, and the gate and drain are connected from a resistor R11 to a high-potential-side power supply VCC via a source / drain path of the transistor MN12.
The drain of the output side transistor MN13 is connected to the high potential side power supply VCC from the resistor R12 via the drain / source path of the transistor MP11.
出力回路４２は、ＮＭＯＳトランジスタＭＮ１４、ＰＭＯＳトランジスタＭＰ１２、定電流回路４３，４４から構成されている。
トランジスタＭＮ１４はソースフォロワ回路を構成し、トランジスタＭＮ１４のゲートはトランジスタＭＮ１３のドレインに接続され、トランジスタＭＮ１４のソースは定電流回路４３を介してグランドＧＮＤに接続され、トランジスタＭＮ１４のドレインは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加されている。
トランジスタＭＰ１２はソースフォロワ回路を構成し、トランジスタＭＰ１２のゲートはトランジスタＭＮ１４のソースに接続され、トランジスタＭＰ１２のソースは出力端子ＶＯＵＴに接続されると共に定電流回路４４を介して高電位側電源ＶＣＣに接続され、トランジスタＭＰ１２のドレインはグランドＧＮＤに接続されている。
定電流源４３はトランジスタＭＮ１４のドレイン・ソース経路に一定電流を供給し、定電流源４４はトランジスタＭＰ１２のソース・ドレイン経路に一定電流を供給する。
The
The transistor MN14 constitutes a source follower circuit, the gate of the transistor MN14 is connected to the drain of the transistor MN13, the source of the transistor MN14 is connected to the ground GND through the constant
The transistor MP12 forms a source follower circuit, the gate of the transistor MP12 is connected to the source of the transistor MN14, the source of the transistor MP12 is connected to the output terminal VOUT, and is connected to the high potential side power supply VCC through the constant
The constant
入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成する出力回路４２は、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１４のゲート・ソース間電圧の温度特性が異なることを利用し、トランジスタＭＰ１２から成るソースフォロワ回路とトランジスタＭＮ１４から成るソースフォロワ回路とを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を低減させるようにしたソースフォロワ回路である。
The
つまり、第３実施形態のソースフォロワ回路４０は、第１実施形態のソースフォロワ回路１０を構成する各トランジスタの導電型（極性）を逆にして構成したものである。
That is, the
［第３実施形態の作用・効果］
第３実施形態のソースフォロワ回路４０において、トランジスタＭＮ１１のゲート・ソース間電圧を「Ｖtn11」、トランジスタＭＮ１２のゲート・ソース間電圧を「Ｖtn12」、トランジスタＭＮ１４のゲート・ソース間電圧を「Ｖtn14」、トランジスタＭＰ１１のゲート・ソース間電圧を「Ｖtp11」、トランジスタＭＰ１２のゲート・ソース間電圧を「Ｖtp12」、各抵抗Ｒ１１，Ｒ１２に流れる電流をそれぞれ「Ｉ１１」「Ｉ１２」、各抵抗Ｒ１１，Ｒ１２の抵抗値をそれぞれ「Ｒ１１」「Ｒ１２」、トランジスタＭＮ１３のドレイン電圧（トランジスタＭＮ１４のゲート電圧）を「Ｖｂ」と表記する。
尚、電圧Ｖｂは、温度特性補正回路４１の出力電圧であると共に、出力回路４２の入力電圧である。
また、各トランジスタのゲート・ソース間電圧は、各トランジスタのしきい値電圧である。
[Operation and Effect of Third Embodiment]
In the
The voltage Vb is an output voltage of the temperature
The gate-source voltage of each transistor is the threshold voltage of each transistor.
各トランジスタＭＮ１１，ＭＮ１３はカレントミラー回路を構成し、各トランジスタＭＮ１１，ＭＮ１３のゲート長を同じとすると、各トランジスタＭＮ１１，ＭＮ１３のゲート幅の比で当該カレントミラー回路の入力側電流Ｉ１１と出力側電流Ｉ１２が決まり、当該ゲート幅の比をＮとすると、Ｉ１２＝Ｎ×Ｉ１１となるため、Ｎ＝１とすると各電流Ｉ１１，Ｉ１２は等しくなる。
そして、電流Ｉ１１は数式２１によって表され、電圧Ｖｂは数式２２によって表される。
よって、ソースフォロワ回路４０の出力電圧ＶＯＵＴは、数式２３によって表される。
The transistors MN11 and MN13 constitute a current mirror circuit, and assuming that the gate lengths of the transistors MN11 and MN13 are the same, the input side current I11 and the output side current of the current mirror circuit are in the ratio of the gate widths of the transistors MN11 and MN13. When I12 is determined and the ratio of the gate width is N, I12 = N × I11. Therefore, when N = 1, the currents I11 and I12 are equal.
The current I11 is expressed by
Therefore, the output voltage VOUT of the
Ｉ１１＝（ＶＣＣ−Ｖtn12−Ｖtn11−ＶＩＮ）／Ｒ１１ ………（数式２１） I11 = (VCC−Vtn12−Vtn11−VIN) / R11 (Equation 21)
Ｖｂ＝ＶＣＣ−Ｖtp11−Ｒ１２×Ｉ１２＝ＶＣＣ−Ｖtp11−Ｒ１２×Ｉ１１ ………（数式２２） Vb = VCC−Vtp11−R12 × I12 = VCC−Vtp11−R12 × I11 (Equation 22)
ＶＯＵＴ＝Ｖｂ−Ｖtn14＋Ｖtp12＝ＶＣＣ−Ｖtp11−Ｒ１２×Ｉ１２−Ｖtn14＋Ｖtp12＝ＶＣＣ−Ｖtp11−（ＶＣＣ−Ｖtn12−Ｖtn11−ＶＩＮ）×Ｒ１２／Ｒ１１−Ｖtn14＋Ｖtp12 ………（数式２３） VOUT = Vb−Vtn14 + Vtp12 = VCC−Vtp11−R12 × I12−Vtn14 + Vtp12 = VCC−Vtp11− (VCC−Vtn12−Vtn11−VIN) × R12 / R11−Vtn14 + Vtp12 (Equation 23)
ここで、電源電圧ＶＣＣおよび入力電圧ＶＩＮに温度特性が無いとすると、出力電圧ＶＯＵＴの温度特性は、数式２３を温度Ｔで微分した数式２４によって表される。 Here, assuming that the power supply voltage VCC and the input voltage VIN do not have temperature characteristics, the temperature characteristics of the output voltage VOUT are expressed by Expression 24 obtained by differentiating Expression 23 by temperature T.
ｄ／ｄＴ（ＶＯＵＴ）＝−ｄ／ｄＴ（Ｖtp11）＋｛ｄ／ｄＴ（Ｖtn12）＋ｄ／ｄＴ（Ｖtn11）｝×Ｒ１２／Ｒ１１−ｄ／ｄＴ（Ｖtn14）＋ｄ／ｄＴ（Ｖtp12） ………（数式２４） d / dT (VOUT) = − d / dT (Vtp11) + {d / dT (Vtn12) + d / dT (Vtn11)} × R12 / R11−d / dT (Vtn14) + d / dT (Vtp12) (...... Formula 24)
従って、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすには、各抵抗Ｒ１１，Ｒ１２の抵抗比である（Ｒ１２／Ｒ１１）を数式２５に表すように設定すればよい。
そして、各トランジスタＭＮ１１，ＭＮ１２，ＭＮ１４の温度特性を同じに設定すると共に、各トランジスタＭＰ１１，ＭＰ１２の温度特性を同じに設定した場合には、数式２６および数式２７が成り立つため、数式２５は数式２８によって表され、各抵抗Ｒ１１，Ｒ１２の抵抗比（Ｒ１２／Ｒ１１）を０．５に設定すればよいことが分かる。
Therefore, in order to flatten the temperature characteristic of the output voltage VOUT and eliminate the fluctuation of the output voltage VOUT due to the temperature characteristic, the resistance ratio (R12 / R11) of each of the resistors R11 and R12 is expressed by Equation 25. You only have to set it.
When the temperature characteristics of the transistors MN11, MN12, and MN14 are set to be the same, and the temperature characteristics of the transistors MP11 and MP12 are set to be the same, Expressions 26 and 27 hold. It can be seen that the resistance ratio (R12 / R11) of the resistors R11 and R12 may be set to 0.5.
Ｒ１２／Ｒ１１＝｛ｄ／ｄＴ（Ｖtp11）＋ｄ／ｄＴ（Ｖtn14）−ｄ／ｄＴ（Ｖtp12）｝／｛ｄ／ｄＴ（Ｖtn12）＋ｄ／ｄＴ（Ｖtn11）｝ ………（数式２５） R12 / R11 = {d / dT (Vtp11) + d / dT (Vtn14) −d / dT (Vtp12)} / {d / dT (Vtn12) + d / dT (Vtn11)} (Equation 25)
ｄ／ｄＴ（Ｖtn11）＝ｄ／ｄＴ（Ｖtn12）＝ｄ／ｄＴ（Ｖtn14） ………（数式２６） d / dT (Vtn11) = d / dT (Vtn12) = d / dT (Vtn14) (Equation 26)
ｄ／ｄＴ（Ｖtp11）＝ｄ／ｄＴ（Ｖtp12） ………（数式２７） d / dT (Vtp11) = d / dT (Vtp12) (Equation 27)
Ｒ１２／Ｒ１１＝１／２ ………（数式２８） R12 / R11 = 1/2 (Equation 28)
以上詳述したように、第３実施形態のソースフォロワ回路４０は、各トランジスタＭＮ１４，ＭＰ１２を組み合わせて両者の温度特性を相補させたカレントミラー回路である出力回路４２の前段に、出力回路４２の温度特性を補正するための温度特性補正回路４１が接続されている。
そして、第３実施形態では、温度特性補正回路４１を構成する各抵抗Ｒ１１，Ｒ１２の抵抗比を０．５に設定することにより、ソースフォロワ回路４０の出力電圧ＶＯＵＴの温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧ＶＯＵＴの変動を無くすことができる。
従って、第３実施形態においても、第１実施形態と同様の作用・効果が得られる。
As described above in detail, the
In the third embodiment, the temperature characteristic of the output voltage VOUT of the
Therefore, in the third embodiment, the same operation and effect as in the first embodiment can be obtained.
尚、図６に示すソースフォロワ回路４０においても、図２に示すソースフォロワ回路１０と同様に、定電流源４３をＮＭＯＳトランジスタによって構成すると共に、定電流源４４をＰＭＯＳトランジスタによって構成することができる。
そして、各定電流源４３，４４を構成するＭＯＳトランジスタのゲートに供給される制御電圧については、図３または図４に示す制御電圧生成回路２０と同様の制御電圧生成回路を用いて生成すればよい。
In the
The control voltage supplied to the gates of the MOS transistors constituting the constant
＜第４実施形態＞
図７は、第４実施形態のソースフォロワ回路５０の要部構成を示す回路図である。
第４実施形態のソースフォロワ回路５０は、自動車の車載ＬＡＮのバスドライバとして使用されるものであり、第１実施形態のソースフォロワ回路１０と第３実施形態のソースフォロワ回路４０とがトーテムポール型に接続されることによって構成されている。
<Fourth embodiment>
FIG. 7 is a circuit diagram showing the main configuration of the
The
ソースフォロワ回路１０は、高電位側電源としての電源ＦＰ５ＶＣＣ、低電位側電源としてのグランドＦＧＮＤ、入力端子ＶＩＮＢ、出力端子ＶＯＵＴＢに接続されている。
ソースフォロワ回路４０は、高電位側電源としての電源ＦＶＣＣ、低電位側電源としての電源ＦＰ５ＶＣＣ、入力端子ＶＩＮＡ、出力端子ＶＯＵＴＡに接続されている。
The
The
すなわち、電源ＦＶＣＣとグランドＦＧＮＤとの中間電圧である電源ＦＰ５ＶＣＣが設けられ、ソースフォロワ回路１０の高電位側電源（ＶＣＣ）とソースフォロワ回路４０の低電位側電源（ＧＮＤ）とが共通電源ＦＰ５ＶＣＣになっている。
そして、ソースフォロワ回路４０が各電源ＦＶＣＣ，電源ＦＰ５ＶＣＣに接続されると共に、ソースフォロワ回路１０が電源ＦＰ５ＶＣＣおよびグランドＧＮＤに接続され、ソースフォロワ回路１０の高電位側にソースフォロワ回路４０が縦積みされる形式でトーテムポール型接続（トーテムポール回路）が構成されている。
That is, a power supply FP5VCC that is an intermediate voltage between the power supply FVCC and the ground FGND is provided, and the high potential side power supply (VCC) of the
The
尚、ソースフォロワ回路５０において、出力端子ＶＯＵＴＡは一方のバスラインＡ（図示略）に接続され、出力端子ＶＯＵＴＢは他方のバスラインＢ（図示略）に接続されている。
また、説明を分かりやすくするため、各電源ＦＶＣＣ，ＦＰ５ＶＣＣの電圧（電源電圧）の符号をそれぞれ「ＦＶＣＣ」「ＦＰ５ＶＣＣ」、各入力端子ＶＩＮＡ，ＶＩＮＢの電圧（入力電圧）の符号をそれぞれ「ＶＩＮＡ」「ＶＩＮＡ」、出力端子ＶＯＵＴＡ，ＶＯＵＴＢの電圧（出力電圧）の符号をそれぞれ「ＶＯＵＴＡ」「ＶＯＵＴＢ」と表記する。
ちなみに、例えば、電源電圧ＦＶＣＣは１６Ｖ，ＦＰ５ＶＣＣは８Ｖに設定されている。
In the
In addition, for easy understanding of the description, the signs of the voltages (power supply voltages) of the power supplies FVCC and FP5VCC are “FVCC” and “FP5VCC”, respectively, and the signs of the voltages (input voltages) of the input terminals VINA and VINB are “VINA”. The signs of “VINA” and the voltages (output voltages) of the output terminals VOUTA and VOUTB are expressed as “VOUTA” and “VOUTB”, respectively.
Incidentally, for example, the power supply voltage FVCC is set to 16V, and the FP5VCC is set to 8V.
［第４実施形態の作用・効果］
図８は、車載ＬＡＮのバスドライバとして使用される従来のソースフォロワ回路６０の要部構成を示す回路図である。
従来のソースフォロワ回路６０は、第４実施形態のソースフォロワ回路５０から各温度特性補正回路１１，４１が省かれ、各出力回路１２，４２を構成する各トランジスタＭＰ４，ＭＮ１４のゲートにそれぞれ各入力端子ＶＩＮＢ，ＶＩＮＡが接続されることによって構成されている。
[Operations and effects of the fourth embodiment]
FIG. 8 is a circuit diagram showing a main configuration of a conventional
In the conventional
ここで、グランドＧＮＤの電位（０Ｖ）を基準とした場合に、各出力電圧ＶＯＵＴＡ，ＶＯＵＴＢのグランドＧＮＤ電位に対する電位変動がコモンモード電圧Ｖcomである。
車載ＬＡＮのバスドライバでは、ラジオノイズなどによる影響を回避するため、コモンモード電圧Ｖcomを例えば数十ｍＶ以下にする必要があると言われている。
Here, when the potential (0 V) of the ground GND is used as a reference, the potential variation of the output voltages VOUTA and VOUTB with respect to the ground GND potential is the common mode voltage Vcom.
In an in-vehicle LAN bus driver, it is said that the common mode voltage Vcom needs to be tens of mV or less, for example, in order to avoid the influence of radio noise or the like.
従来のソースフォロワ回路６０のコモンモード電圧Ｖcomは、数式３１によって表される。
そして、各入力電圧ＶＩＮａ，ＶＩＮＢに温度特性が無いとすると、コモンモード電圧Ｖcomの温度特性は、数式３１を温度Ｔで微分した数式３２によって表される。
The common mode voltage Vcom of the conventional
If the input voltages VINa and VINB have no temperature characteristic, the temperature characteristic of the common mode voltage Vcom is expressed by
Ｖcom＝１／２×（ＶＯＵＴＡ＋ＶＯＵＴＢ）＝１／２×｛（ＶＩＮＡ−Ｖtn14＋Ｖtp12）＋（ＶＩＮＢ＋Ｖtp4−Ｖtn2）｝ ………（数式３１） Vcom = 1/2 × (VOUTA + VOUTB) = 1/2 × {(VINA−Vtn14 + Vtp12) + (VINB + Vtp4−Vtn2)} (Equation 31)
ｄ／ｄＴ（Ｖcom）＝１／２×ｄ／ｄＴ｛（Ｖtp12−Ｖtn14）＋（Ｖtp4−Ｖtn2）｝ ………（数式３２） d / dT (Vcom) = 1/2 × d / dT {(Vtp12−Vtn14) + (Vtp4−Vtn2)} (Equation 32)
数式３２で表されるように、コモンモード電圧Ｖcomの温度特性は、各出力回路１２，４２を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートソース間電圧（しきい値電圧）の温度特性の差（Ｖtp12−Ｖtn14、Ｖtp4−Ｖtn2）となる。
そのため、例えば、温度特性の差（Ｖtp12−Ｖtn14、Ｖtp4−Ｖtn2）がそれぞれ１ｍＶ／℃であったとすると、自動車の周囲温度は−４０〜＋１５０℃の温度範囲で使用されることから、全温度範囲でコモンモード電圧Ｖcomが０．１９Ｖも変動することになる。
As expressed by
Therefore, for example, if the difference in temperature characteristics (Vtp12−Vtn14, Vtp4−Vtn2) is 1 mV / ° C., the ambient temperature of the automobile is used in the temperature range of −40 to + 150 ° C. Therefore, the common mode voltage Vcom varies by 0.19V.
それに対して、第４実施形態のソースフォロワ回路５０では、温度特性補正回路１１を構成する各抵抗Ｒ１，Ｒ２の抵抗比を０．５に設定すると共に、温度特性補正回路４１を構成する各抵抗Ｒ１１，Ｒ１２の抵抗比を０．５に設定することにより、ソースフォロワ回路５０の出力電圧ＶＯＵＴＡ，ＶＯＵＴＢの温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧ＶＯＵＴＡ，ＶＯＵＴＢの変動を無くすことができる。
On the other hand, in the
従って、第４実施形態のソースフォロワ回路５０のコモンモード電圧Ｖcomは、各抵抗Ｒ１，Ｒ２および各抵抗Ｒ１１，Ｒ１２の抵抗比を調整することにより、ほぼゼロにすることが可能になる。
その結果、第４実施形態によれば、ラジオノイズなどによる影響を受けることなく正常な動作を行うことが可能なコモンモード電圧Ｖcomの小さな車載ＬＡＮのバスドライバをソースフォロワ回路５０によって実現できる。
Therefore, the common mode voltage Vcom of the
As a result, according to the fourth embodiment, an in-vehicle LAN bus driver having a small common mode voltage Vcom that can operate normally without being affected by radio noise or the like can be realized by the
＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
<Another embodiment>
The present invention is not limited to the above-described embodiments, and may be embodied as follows. Even in this case, operations and effects equivalent to or higher than those of the above-described embodiments can be obtained.
［１］第２実施形態のソースフォロワ回路３０は、出力回路３１が１段目の回路３１ａと２段目の回路３１ｂのシリーズ接続による２段構成になっている。
しかし、出力回路３１を３段以上の多段構成にしてもよい。
[1] The
However, the
［２］第３実施形態のソースフォロワ回路４０の出力回路４２についても、第２実施形態の出力回路３１と同様に２段構成にしてもよく、３段以上の多段構成にしてもよい。
[2] The
［３］上記各実施形態のソースフォロワ回路１０，４０，５０では、低電位側電源としてグランドＧＮＤが用いられているが、高電位側電源ＶＣＣの電源電圧ＶＣＣよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
[3] In the
１０，３０，４０，５０…ソースフォロワ回路
１１，４１…温度特性補正回路
１２，３１，４２…出力回路
１３，４３…第１定電流源
１４，４４…第２定電流源
３１ａ…１段目の回路
３１ｂ…２段目の回路
ＶＣＣ，ＦＶＣＣ…高電位側電源（電源電圧）
ＧＮＤ，ＦＧＮＤ…低電位側電源としてのグランド
ＶＩＮ，ＶＩＮＡ，ＶＩＮＢ…入力端子（入力電圧）
ＶＯＵＴ，ＶＯＵＴＡ，ＶＯＵＴＢ…出力端子（出力電圧）
ＭＰ１〜ＭＰ３…第１〜第３ＰＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１３…第１〜第３ＮＭＯＳトランジスタ
Ｒ１，Ｒ１１…第１抵抗
Ｒ２，Ｒ１２…第２抵抗
Ｖcom…コモンモード電圧
10, 30, 40, 50 ...
GND, FGND: Ground as a low potential side power supply VIN, VINA, VINB: Input terminals (input voltage)
VOUT, VOUTA, VOUTB ... Output terminals (output voltage)
MP1 to MP3: first to third PMOS transistors MN11 to MN13: first to third NMOS transistors R1, R11: first resistance R2, R12: second resistance Vcom: common mode voltage
Claims (7)
その出力回路の温度特性を補正するための温度特性補正回路と
を備えたソースフォロワ回路であって、
前記温度特性補正回路は、
第１の第１導電型ＭＯＳトランジスタと、第１〜第３の第２導電型ＭＯＳトランジスタと、第１抵抗および第２抵抗とから構成され、
第１の第１導電型ＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされ、
第１および第３の第２導電型ＭＯＳトランジスタはワイドラー型のカレントミラー回路を構成し、第１および第３の第２導電型ＭＯＳトランジスタのソースは第１電源に接続され、
第１の第２導電型ＭＯＳトランジスタのゲートは第３の第２導電型ＭＯＳトランジスタのゲートに接続され、
第１の第２導電型ＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗から第２の第２導電型ＭＯＳトランジスタのソース・ドレイン経路を介して第２電源に接続され、
第３の第２導電型ＭＯＳトランジスタのドレインは、第２抵抗から第１の第１導電型ＭＯＳトランジスタのドレイン・ソース経路を介して第２電源に接続され、
前記出力回路は、
第２の第１導電型ＭＯＳトランジスタから成るソースフォロワ回路と、第４の第２導電型ＭＯＳトランジスタから成るソースフォロワ回路とが組み合わされて構成され、
第４の第２導電型ＭＯＳトランジスタのゲートは第３の第２導電型ＭＯＳトランジスタのドレインに接続され、
第２の第２導電型ＭＯＳトランジスタのゲートには入力電圧が入力され、
第２の第１導電型ＭＯＳトランジスタのソースから出力電圧が出力され、
前記第１導電型ＭＯＳトランジスタと前記第２導電型ＭＯＳトランジスタとは導電型が異なり、
前記第１電源と前記第２電源とは電源電圧が異なることを特徴とするソースフォロワ回路。 An output circuit for generating an output voltage from the input voltage;
A source follower circuit comprising a temperature characteristic correction circuit for correcting the temperature characteristic of the output circuit,
The temperature characteristic correction circuit includes:
A first first conductivity type MOS transistor; first to third second conductivity type MOS transistors; a first resistor and a second resistor;
The first first-conductivity-type MOS transistor has a diode connection in which a gate and a drain are coupled,
The first and third second-conductivity type MOS transistors constitute a Wideler-type current mirror circuit, and the sources of the first and third second-conductivity type MOS transistors are connected to the first power source,
The gate of the first second conductivity type MOS transistor is connected to the gate of the third second conductivity type MOS transistor,
The first second conductivity type MOS transistor has a diode connection in which the gate and the drain are coupled, and the gate and the drain are connected from the first resistor to the second second conductivity type MOS transistor via the source / drain path. Connected to two power sources,
The drain of the third second conductivity type MOS transistor is connected to the second power source from the second resistor via the drain / source path of the first first conductivity type MOS transistor,
The output circuit is
A source follower circuit composed of a second first conductivity type MOS transistor and a source follower circuit composed of a fourth second conductivity type MOS transistor;
The gate of the fourth second conductivity type MOS transistor is connected to the drain of the third second conductivity type MOS transistor,
An input voltage is input to the gate of the second second conductivity type MOS transistor,
An output voltage is output from the source of the second first conductivity type MOS transistor,
The first conductivity type MOS transistor and the second conductivity type MOS transistor have different conductivity types,
A source follower circuit, wherein the first power supply and the second power supply have different power supply voltages.
前記出力回路は、
第２の第１導電型ＭＯＳトランジスタと、第４の第２導電型ＭＯＳトランジスタと、第１定電流源および第２定電流源とから構成され、
第４の第２導電型ＭＯＳトランジスタはソースフォロワ回路を構成し、第４の第２導電型ＭＯＳトランジスタのソースは第１定電流源を介して第１電源に接続され、第４の第２導電型ＭＯＳトランジスタのドレインは第２電源に接続され、
第２の第１導電型ＭＯＳトランジスタはソースフォロワ回路を構成し、第２の第１導電型ＭＯＳトランジスタのゲートは第２導電型ＭＯＳトランジスタのソースに接続され、第２の第１導電型ＭＯＳトランジスタのソースは第２定電流源を介して第２電源に接続され、第２の第１導電型ＭＯＳトランジスタのドレインは第１電源に接続され、
第１定電流源は第４の第２導電型ＭＯＳトランジスタのソース・ドレイン経路に一定電流を供給し、
第２定電流源は第２の第１導電型ＭＯＳトランジスタのソース・ドレイン経路に一定電流を供給することを特徴とするソースフォロワ回路。 The source follower circuit according to claim 1.
The output circuit is
A second first conductivity type MOS transistor; a fourth second conductivity type MOS transistor; a first constant current source; and a second constant current source.
The fourth second conductivity type MOS transistor constitutes a source follower circuit, and the source of the fourth second conductivity type MOS transistor is connected to the first power source via the first constant current source, and the fourth second conductivity type MOS transistor is connected. The drain of the MOS transistor is connected to a second power source;
The second first conductivity type MOS transistor constitutes a source follower circuit, the gate of the second first conductivity type MOS transistor is connected to the source of the second conductivity type MOS transistor, and the second first conductivity type MOS transistor Is connected to the second power source via the second constant current source, the drain of the second first conductivity type MOS transistor is connected to the first power source,
The first constant current source supplies a constant current to the source / drain path of the fourth second conductivity type MOS transistor,
2. A source follower circuit, wherein the second constant current source supplies a constant current to the source / drain path of the second first conductivity type MOS transistor.
前記出力回路は、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとが組み合わされた回路が複数個シリーズ接続された多段構成であることを特徴とするソースフォロワ回路。 The source follower circuit according to claim 1 or 2,
2. The source follower circuit according to claim 1, wherein the output circuit has a multistage configuration in which a plurality of circuits each including a first conductivity type MOS transistor and a second conductivity type MOS transistor are connected in series.
前記温度特性補正回路および前記出力回路が１個の半導体チップ上に集積化されていることを特徴とするソースフォロワ回路。 The source follower circuit according to any one of claims 1 to 3,
A source follower circuit, wherein the temperature characteristic correction circuit and the output circuit are integrated on a single semiconductor chip.
前記温度特性補正回路は、
第１ＮＭＯＳトランジスタと、第１〜第３ＰＭＯＳトランジスタと、第１抵抗および第２抵抗とから構成され、
第１ＮＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされ、
第１および第３ＰＭＯＳトランジスタはワイドラー型のカレントミラー回路を構成し、第１および第３ＰＭＯＳトランジスタのソースは高電位側電源に接続され、
第１ＰＭＯＳトランジスタのゲートは第３ＰＭＯＳトランジスタのゲートに接続され、
第１ＰＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗から第２ＰＭＯＳトランジスタ（ＭＰ２）のソース・ドレイン経路を介して低電位側電源に接続され、
第３ＰＭＯＳトランジスタのドレインは、第２抵抗から第１ＮＭＯＳトランジスタのドレイン・ソース経路を介して低電位側電源に接続されていることを特徴とするソースフォロワ回路。 The source follower circuit according to any one of claims 1 to 4,
The temperature characteristic correction circuit includes:
A first NMOS transistor; first to third PMOS transistors; a first resistor and a second resistor;
The first NMOS transistor has a diode connection in which a gate and a drain are coupled,
The first and third PMOS transistors constitute a wideler-type current mirror circuit, and the sources of the first and third PMOS transistors are connected to a high potential side power source,
The gate of the first PMOS transistor is connected to the gate of the third PMOS transistor,
The first PMOS transistor has a diode connection in which a gate and a drain are coupled, and the gate and the drain are connected from the first resistor to the low potential side power supply through the source / drain path of the second PMOS transistor (MP2).
A source follower circuit, wherein the drain of the third PMOS transistor is connected from the second resistor to the low potential side power supply via the drain / source path of the first NMOS transistor.
前記温度特性補正回路は、
第１ＰＭＯＳトランジスタと、第１〜第３ＮＭＯＳトランジスタと、第１抵抗および第２抵抗とから構成され、
第１ＰＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされ、
第１および第３ＮＭＯＳトランジスタはワイドラー型のカレントミラー回路を構成し、第１および第３ＮＭＯＳトランジスタのソースは低電位側電源に接続され、
第１ＮＭＯＳトランジスタのゲートは第３ＮＭＯＳトランジスタのゲートに接続され、
第１ＮＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗から第２ＮＭＯＳトランジスタのソース・ドレイン経路を介して高電位側電源に接続され、
第３ＮＭＯＳトランジスタのドレインは、第２抵抗から第１ＰＭＯＳトランジスタのドレイン・ソース経路を介して高電位側電源に接続されていることを特徴とするソースフォロワ回路。 The source follower circuit according to any one of claims 1 to 4,
The temperature characteristic correction circuit includes:
A first PMOS transistor; first to third NMOS transistors; a first resistor and a second resistor;
The first PMOS transistor has a diode connection in which the gate and the drain are coupled,
The first and third NMOS transistors constitute a Wideler-type current mirror circuit, and the sources of the first and third NMOS transistors are connected to a low-potential-side power source,
The gate of the first NMOS transistor is connected to the gate of the third NMOS transistor,
The first NMOS transistor has a diode connection in which a gate and a drain are coupled. The gate and the drain are connected from the first resistor to the high-potential side power source through the source / drain path of the second NMOS transistor,
The source follower circuit, wherein the drain of the third NMOS transistor is connected to the high potential side power source from the second resistor via the drain / source path of the first PMOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007097784A JP2008258849A (en) | 2007-04-03 | 2007-04-03 | Source follower circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007097784A JP2008258849A (en) | 2007-04-03 | 2007-04-03 | Source follower circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008258849A true JP2008258849A (en) | 2008-10-23 |
Family
ID=39981997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007097784A Pending JP2008258849A (en) | 2007-04-03 | 2007-04-03 | Source follower circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008258849A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099929A (en) * | 2010-10-29 | 2012-05-24 | Renesas Electronics Corp | Output buffer circuit |
| US9831665B2 (en) | 2014-04-07 | 2017-11-28 | Denso Corporation | Overcurrent protection circuit |
| CN108075766A (en) * | 2016-11-08 | 2018-05-25 | 意法半导体公司 | Linear high voltage driver with programmable difference and common-mode gain |
| US11728719B2 (en) | 2019-04-12 | 2023-08-15 | Rohm Co., Ltd. | Linear power supply circuit and source follower circuit |
-
2007
- 2007-04-03 JP JP2007097784A patent/JP2008258849A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012099929A (en) * | 2010-10-29 | 2012-05-24 | Renesas Electronics Corp | Output buffer circuit |
| US9831665B2 (en) | 2014-04-07 | 2017-11-28 | Denso Corporation | Overcurrent protection circuit |
| CN108075766A (en) * | 2016-11-08 | 2018-05-25 | 意法半导体公司 | Linear high voltage driver with programmable difference and common-mode gain |
| CN108075766B (en) * | 2016-11-08 | 2021-10-12 | 意法半导体公司 | Linear high voltage driver with programmable differential and common mode gain |
| US11728719B2 (en) | 2019-04-12 | 2023-08-15 | Rohm Co., Ltd. | Linear power supply circuit and source follower circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7514965B2 (en) | Voltage comparator circuit with symmetric circuit topology | |
| US7656199B2 (en) | Fast, low offset ground sensing comparator | |
| US8405459B2 (en) | Folded cascode differential amplifier and semiconductor device | |
| EP2244381B1 (en) | Class AB amplifier systems | |
| JP5690469B2 (en) | Differential amplifier, reference voltage generation circuit, differential amplification method, and reference voltage generation method | |
| US20060202721A1 (en) | Differential comparator with extended common mode voltage range | |
| JP2007116497A (en) | Operational amplifier | |
| JP2010258928A (en) | Semiconductor integrated circuit | |
| US6924702B2 (en) | Low supply voltage and self-biased high speed receiver | |
| JP2008258849A (en) | Source follower circuit | |
| JP2004194124A (en) | Hysteresis comparator circuit | |
| KR20180071988A (en) | Fully balanced differential rail-to-rail second generation current conveyor | |
| JP3673479B2 (en) | Voltage regulator | |
| US7532071B2 (en) | Operational amplifier circuit | |
| JP3855810B2 (en) | Differential amplifier circuit | |
| KR20100089447A (en) | Control voltage generation circuit and operational amplifier with same | |
| JP4782471B2 (en) | Regulator circuit | |
| JP3540946B2 (en) | Voltage detection circuit | |
| JP4819583B2 (en) | OTA circuit | |
| EP1931032B1 (en) | Bias circuit | |
| JPH09116349A (en) | Operational amplifier | |
| JPH11312931A (en) | Gm cell and current interpolation a/d converter using the same | |
| US20070229150A1 (en) | Low-voltage regulated current source | |
| JPH08293745A (en) | Cmis differential amplifier circuit | |
| JP6837894B2 (en) | Step-down circuit and semiconductor integrated circuit |