JP2002237598A - Manufacturing method of thin-film transistor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a continuous process in vacuum which has high throughput. SOLUTION: A continuous process in vacuum of laser crystallization, plasma treatment and formation of an insulation film is executed, while gradually lowering the temperature.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は単結晶半導体基板上
に形成される薄膜トランジスタ、絶縁体上に形成される
薄膜トランジスタおよびこれにより形成したロジック回
路、メモリ回路、液晶表示装置および有機ＥＬ表示装置
の表示画素または表示装置駆動回路の構成素子として利
用される薄膜トランジスタの製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor formed on a single crystal semiconductor substrate, a thin film transistor formed on an insulator, and a logic circuit, a memory circuit, a liquid crystal display and an organic EL display formed by the thin film transistor. The present invention relates to a method for manufacturing a thin film transistor used as a component of a pixel or a display device driving circuit.

【０００２】[0002]

【従来の技術】多結晶シリコン等の半導体膜は薄膜トラ
ンジスタ（以下本願明細書中ではＴＦＴと称する）や太
陽電池に広く利用されている。とりわけ多結晶シリコン
（ｐｏｌｙ−Ｓｉ）ＴＦＴは高移動度化が可能でありな
がらガラス基板のように透明で絶縁性の基板上に作成で
きるという特徴を生かして、液晶表示装置（ＬＣＤ）や
液晶プロジェクターなどの光変調素子あるいは液晶駆動
用内蔵ドライバーの構成素子として広く用いられ、新し
い市場の創出に成功している。2. Description of the Related Art Semiconductor films such as polycrystalline silicon are widely used in thin film transistors (hereinafter referred to as TFTs) and solar cells. In particular, polycrystalline silicon (poly-Si) TFTs can be formed on a transparent and insulative substrate such as a glass substrate while being able to have a high mobility, and are used for a liquid crystal display (LCD) or a liquid crystal projector. It has been widely used as a light modulation element such as, or as a component of a built-in driver for driving a liquid crystal, and has successfully created a new market.

【０００３】ガラス基板上に高性能なＴＦＴを作成する
方法としては高温プロセスと呼ばれる製造方法がすでに
実用化されている。ＴＦＴの製造方法として工程最高温
度が１０００℃程度の高温を用いるプロセスを一般的に
高温プロセスと呼んでいる。高温プロセスの特徴は、シ
リコンの固相成長により比較的良質のｐｏｌｙ−Ｓｉを
作成する事ができることと、熱酸化により良質のゲート
絶縁膜（一般的に二酸化珪素）および清浄なｐｏｌｙ−
Ｓｉとゲート絶縁膜の界面を形成できることである。高
温プロセスではこれらの特徴により、高移動度でしかも
信頼性の高い高性能ＴＦＴを安定的に製造することがで
きる。しかし、高温プロセスを用いるためにはＴＦＴを
作成する基板が１０００℃以上の高温の熱工程に耐え得
る必要がある。この条件を満たす透明な基板は現在のと
ころ石英ガラスしかない。このため昨今のｐｏｌｙ−Ｓ
ｉ ＴＦＴは総て高価で小さい石英ガラス基板上に作成
されており、コストの問題上大型化には向かないとされ
ている。また、固相成長法では十数時間という長時間の
熱処理が必要であり、生産性が極めて低いとの課題があ
る。また、この方法では基板全体が長時間加熱されてい
る事に起因して基板の熱変形が大きな問題と化し実質的
に安価な大型ガラス基板を使用し得ないとの課題が生じ
ており、これもまた低コスト化の妨げとなっている。As a method of forming a high-performance TFT on a glass substrate, a manufacturing method called a high-temperature process has already been put to practical use. As a method of manufacturing a TFT, a process using a high temperature of about 1000 ° C. is generally called a high-temperature process. The features of the high-temperature process are that relatively high-quality poly-Si can be formed by solid-phase growth of silicon, and that a high-quality gate insulating film (generally silicon dioxide) and a clean poly-
That is, an interface between Si and the gate insulating film can be formed. Due to these characteristics in a high-temperature process, a high-performance TFT with high mobility and high reliability can be stably manufactured. However, in order to use a high-temperature process, a substrate on which a TFT is formed must be able to withstand a high-temperature heat process of 1000 ° C. or higher. Currently, the only transparent substrate that meets this condition is quartz glass. For this reason, the recent poly-S
All iTFTs are formed on a small and expensive quartz glass substrate, and are not suitable for a large size due to cost issues. In addition, the solid phase growth method requires a heat treatment for a long time of about ten hours, and there is a problem that productivity is extremely low. In addition, in this method, since the entire substrate is heated for a long time, thermal deformation of the substrate becomes a big problem, and there is a problem that it is not possible to use a substantially inexpensive large glass substrate. Also hinder cost reduction.

【０００４】一方、高温プロセスが持つ上記欠点を解消
し、尚且つ高移動度のｐｏｌｙ−Ｓｉ ＴＦＴを実現し
ようとしているのが低温プロセスと呼ばれる技術であ
る。比較的安価な耐熱性ガラス基板を使うために、工程
最高温度としておおむね６００℃以下のｐｏｌｙ−Ｓｉ
ＴＦＴ製造プロセスを一般に低温プロセスと呼ぶ。低
温プロセスでは発振時間が極短時間のパルスレーザーを
用いてシリコン膜の結晶化をおこなうレーザー結晶化技
術が広く使われている。レーザー結晶化とは、基板上の
シリコン薄膜に高出力のパルスレーザー光を照射するこ
とによって瞬時に溶融させ、これが凝固する過程で結晶
化する性質を利用する技術である。最近ではガラス基板
上のアモルファスシリコン膜にエキシマレーザービーム
を繰り返し照射しながらスキャンすることによって大面
積のｐｏｌｙ−Ｓｉ膜を作成する技術が広く使われるよ
うになった。また、ゲート絶縁膜としてはプラズマＣＶ
Ｄをもちいた成膜方法により二酸化珪素（ＳｉＯ_２）膜
が成膜可能となり実用化への見通しが得られるほどにな
った。これらの技術によって、現在では一辺が数十セン
チほどもある大型のガラス基板上にｐｏｌｙ−Ｓｉ Ｔ
ＦＴが作成可能となっている。On the other hand, a technique called a low-temperature process is intended to solve the above-mentioned disadvantages of the high-temperature process and to realize a poly-Si TFT with high mobility. In order to use a relatively inexpensive heat-resistant glass substrate, poly-Si with a process maximum temperature of approximately 600 ° C or less
The TFT manufacturing process is generally called a low temperature process. In a low-temperature process, a laser crystallization technique for crystallizing a silicon film using a pulse laser having an extremely short oscillation time is widely used. Laser crystallization is a technique that utilizes the property that a silicon thin film on a substrate is instantaneously melted by irradiating it with a high-power pulsed laser beam and then crystallized in the process of solidification. Recently, a technique of forming a large-area poly-Si film by scanning while repeatedly irradiating an amorphous silicon film on a glass substrate with an excimer laser beam has been widely used. Further, as a gate insulating film, plasma CV
A silicon dioxide (SiO ₂ ) film can be formed by the film forming method using D, and the prospect of practical use can be obtained. With these technologies, poly-Si T is now formed on a large glass substrate having a side of several tens of centimeters at present.
FT can be created.

【０００５】しかし、この低温プロセスで問題となるの
は能動層となる半導体層（ｐｏｌｙ−Ｓｉ）内部および
半導体層表面とゲート絶縁膜の界面（以下ＭＯＳ界面）
に高い密度の捕獲準位が発生し、これがＴＦＴの移動度
の低下、閾値電圧の増大を招く。なお且つ、これら移動
度、閾値の値が素子間、基板間およびロット間でバラつ
くという深刻な問題がある。単結晶シリコンを能動層と
して用いた場合、結晶中の捕獲準位密度は１０^１５（ｃ
ｍ^−３）以下という極めて低い値となるが、多結晶シリ
コン膜の場合、膜中には１０^１７〜１０^１８（ｃ
ｍ^−３）の高い密度で捕獲準位が存在する。多結晶シリ
コン膜の場合、半導体層内に結晶粒界や結晶欠陥をはじ
めとする構造的乱れが多く存在し、これらが半導体のバ
ンドギャップ中に準位を形成するため、これが捕獲準位
として悪影響を及ぼすのである。更にもう一つの問題点
は低温プロセスで形成したＭＯＳ界面である。１０００
℃以上の熱酸化によって形成される良好なＭＯＳ界面に
おける界面順位密度は２×１０^{１ ０}（ｃｍ^−２ｅ
Ｖ^−１）程度に低減することができるが、プラズマＣＶ
Ｄなどにより４００℃以下の低温で絶縁膜を形成した場
合、ＭＯＳ界面準位密度は１０^{１ １}〜１０^１２（ｃｍ
^−２ｅＶ^−１）という高い値となる。これら界面順位の
エネルギーも半導体のバンドギャップ中に位置するた
め、これらも捕獲準位として作用し、これもＴＦＴ特性
向上の妨げとなる。However, a problem with this low-temperature process is that the interface between the inside of the semiconductor layer (poly-Si) to be an active layer and the surface of the semiconductor layer and the gate insulating film (hereinafter referred to as MOS interface).
, A high-density trap level is generated, which lowers the mobility of the TFT and increases the threshold voltage. Further, there is a serious problem that the values of the mobility and the threshold value vary among elements, between substrates, and between lots. When single crystal silicon is used as the active layer, the trap level density in the crystal is 10 ¹⁵ (c
m ⁻³ ) or less, but in the case of a polycrystalline silicon film, 10 ¹⁷ to 10 ¹⁸ (c
There are trap levels at a high density of m- ³ ). In the case of a polycrystalline silicon film, there are many structural disturbances such as crystal grain boundaries and crystal defects in the semiconductor layer, and these form levels in the band gap of the semiconductor, which are adversely affected as trap levels. It exerts Still another problem is a MOS interface formed by a low-temperature process. 1000
Interface state density in good MOS interface formed by thermal oxidation of the above ℃ is ^{2 × 10 1 0 (cm -2} e
V ^-1 ), but the plasma CV
Case of forming the low temperature insulating film 400 ° C. or less due D, MOS interface state density is ^{10 1 1 ~10} 12 (cm
⁻² eV ⁻¹ ). Since the energies of these interface orders are also located in the band gap of the semiconductor, they also act as trap levels, which also hinders the improvement of the TFT characteristics.

【０００６】ＴＦＴの場合、ゲート電極に電圧を印加す
るとＭＯＳキャパシタ容量によって決まるキャリアが半
導体層側に誘起される。しかし半導体層側、すなわち能
動層およびＭＯＳ界面に捕獲準位があると、誘起された
キャリアがこれら捕獲準位に捕獲され伝導に寄与できな
い。結果として、より高いゲート電圧を印加し、捕獲準
位密度よりも多くのキャリアを誘起してやらないとドレ
イン電流が得られないことになる。これがＴＦＴの閾値
電圧を高くしている原因である。現状では上記捕獲準位
を積極的に制御する有効な手段がないため、ＴＦＴの移
動度が低い、閾値電圧が高い、ＴＦＴ特性のバラツキが
大きいという結果を招き、これが現在の製造プロセスで
の最大の問題となっている。現状として低温ｐｏｌｙ−
ＳｉＴＦＴの閾値電圧はおおむね３〜４Ｖ程度である。
閾値電圧を例えば１Ｖ程度に下げることができればＴＦ
Ｔで作製した回路の駆動電圧を現在の３分の１以下に下
げることができる。回路の消費電力は駆動電圧の２乗に
比例するので、駆動電圧を３分の１以下に下げることが
できれば消費電力を１０分の１ちかくに飛躍的に下げる
ことが可能となるのである。こうすることによって、例
えば携帯情報機器向けのディスプレイに適した超低消費
電力の液晶ディスプレイが実現できるのである。このよ
うな目的を達成するためには、ｐｏｌｙ−ＳｉおよびＭ
ＯＳ界面の捕獲準位面密度を共に１０^１０（ｃｍ^−２ｅ
Ｖ^−１）程度にまで低減することが求められる。In the case of a TFT, when a voltage is applied to the gate electrode, carriers determined by the capacitance of the MOS capacitor are induced on the semiconductor layer side. However, if there are trap levels on the semiconductor layer side, that is, on the interface between the active layer and the MOS, the induced carriers are trapped by these trap levels and cannot contribute to conduction. As a result, a drain current cannot be obtained unless a higher gate voltage is applied to induce more carriers than the trap level density. This is the reason why the threshold voltage of the TFT is increased. At present, there is no effective means for actively controlling the above-mentioned trap level, which results in low mobility of TFT, high threshold voltage, and large variation in TFT characteristics, which is the largest in the current manufacturing process. Has become a problem. At present, low temperature poly-
The threshold voltage of the SiTFT is approximately 3 to 4V.
If the threshold voltage can be reduced to, for example, about 1 V, TF
The driving voltage of the circuit manufactured in T can be reduced to one third or less of the current level. Since the power consumption of the circuit is proportional to the square of the driving voltage, if the driving voltage can be reduced to one third or less, the power consumption can be drastically reduced to about one tenth. By doing so, for example, an ultra-low power consumption liquid crystal display suitable for a display for a portable information device can be realized. In order to achieve such an object, poly-Si and M
Both the trap level surface densities at the OS interface are 10 ¹⁰ (cm ⁻² e)
V ^-1 ).

【０００７】以上のような問題を解決する低温プロセス
として、真空中連続でｐｏｌｙ−Ｓｉおよび界面形成を
おこなうプロセスが提案されている。具体的にはレーザ
ー結晶化、プラズマ処理、ゲート絶縁膜形成のプロセス
を真空中連続でおこなうものである。この方法は界面制
御に優れておりバラツキ低減に絶大なる効果を発揮する
反面、複数の真空プロセスを単一の真空装置でおこなう
必要があるため、各プロセス間の整合性をとらないと連
続プロセスとしての生産性が低くなるという課題を有す
る。まず各々のプロセスのタクトタイムが同程度でない
と、装置のスループットは最もタクトタイムの長いプロ
セスで決定されてしまう。更に重大な問題は、真空中で
基板加熱するのには時間が必要であるということであ
る。真空装置のヒーター上に乗せた基板は、ガス圧力が
低い場合ほとんど輻射加熱によってしか加熱できないの
で、基板温度を上昇させるのに長時間を要する。さらに
枚様式の装置の場合、各プロセス間をロボットアームに
より基板搬送するので、一般的には搬送中に基板温度が
かならず低下する。よってプロセスが進行するとともに
基板温度が上がるような真空中連続プロセスは装置のス
ループットを下げる結果となってしまう。従来の技術で
はプラズマ処理に２５０〜３００℃の基板温度を用い、
ゲート絶縁膜形成工程で４００℃程度の高い温度を用い
ていたので、ゲート絶縁膜形成工程にて基板温度を上げ
る必要があり、これが真空中連続プロセスのタクトタイ
ム増加という結果を招いていた。結果的にこれが薄膜ト
ランジスタの製造コストの上昇を招くという問題があっ
た。As a low-temperature process for solving the above-mentioned problems, a process for continuously forming poly-Si and an interface in a vacuum has been proposed. Specifically, the processes of laser crystallization, plasma treatment, and gate insulating film formation are continuously performed in a vacuum. Although this method is excellent in controlling the interface and has a great effect on reducing variations, it is necessary to perform multiple vacuum processes with a single vacuum device. Has a problem that the productivity of the product becomes low. First, if the tact time of each process is not the same, the throughput of the apparatus is determined by the process having the longest tact time. A more serious problem is that heating the substrate in a vacuum requires time. Since the substrate placed on the heater of the vacuum device can be heated almost only by radiant heating when the gas pressure is low, it takes a long time to raise the substrate temperature. Further, in the case of a sheet type apparatus, since the substrate is transferred between the processes by the robot arm, the substrate temperature generally decreases during the transfer. Therefore, a continuous process in a vacuum in which the substrate temperature increases as the process progresses results in lowering the throughput of the apparatus. Conventional technology uses a substrate temperature of 250 to 300 ° C. for plasma processing,
Since a high temperature of about 400 ° C. was used in the gate insulating film forming step, it was necessary to increase the substrate temperature in the gate insulating film forming step, which resulted in an increase in the tact time of the continuous process in vacuum. As a result, there is a problem that this raises the manufacturing cost of the thin film transistor.

【０００８】[0008]

【発明が解決しようとする課題】そこで本発明は上述の
諸課題を鑑み、低温プロセスで形成した半導体層および
ＭＯＳ界面の捕獲準位を低減せしめ、ｐｏｌｙ−ＳｉＴ
ＦＴおよび回路の特性向上を実現する薄膜トランジスタ
の製造方法であり、なお且つ製造コストを極めて低くす
ることを可能とする製造方法を与えるものである。SUMMARY OF THE INVENTION In view of the above-mentioned problems, the present invention reduces the trapping level at the interface between a semiconductor layer and a MOS formed by a low-temperature process.
It is a method of manufacturing a thin film transistor that realizes an improvement in the characteristics of an FT and a circuit, and also provides a manufacturing method that enables extremely low manufacturing costs.

【０００９】[0009]

【課題を解決するための手段】上記課題を解決する為に
請求項１記載の発明は、基板上の半導体層に光照射をお
こない半導体層の結晶化をおこなう第一の工程、該半導
体層にプラズマ処理を施す第二の工程、該半導体層上に
ゲート絶縁膜を形成する第三の工程を真空中連続でおこ
なう薄膜トランジスタの製造方法において、前記第一か
ら第三の工程は工程が進むにつれて基板温度を低下させ
ながら処理をおこなうことを特徴とする。ここで結晶化
とは、光照射をおこなう前の半導体層が非晶質、結晶質
のいずれの状態にあるかにかかわらず、光照射により誘
起される構造変化により結晶を形成することを指す。According to a first aspect of the present invention, there is provided a semiconductor device having a first step of irradiating a semiconductor layer on a substrate with light to crystallize the semiconductor layer. In the method of manufacturing a thin film transistor, wherein the second step of performing a plasma treatment and the third step of forming a gate insulating film on the semiconductor layer are continuously performed in a vacuum, the first to third steps are performed as the substrate progresses. The process is performed while lowering the temperature. Here, crystallization means that a crystal is formed by a structural change induced by light irradiation regardless of whether the semiconductor layer before light irradiation is in an amorphous state or a crystalline state.

【００１０】上記課題を解決する為に請求項２記載の発
明は、請求項１記載の薄膜トランジスタの製造方法にお
いて、前記第二の工程は基板温度２００℃以上でおこな
い、且つ、前記第三の工程は基板温度２００℃以下でお
こなうことを特徴とする。According to a second aspect of the present invention, in the method of manufacturing a thin film transistor according to the first aspect, the second step is performed at a substrate temperature of 200 ° C. or higher, and the third step is performed. Is performed at a substrate temperature of 200 ° C. or less.

【００１１】上記課題を解決する為に請求項３記載の発
明は請求項１又は２記載の薄膜トランジスタの製造方法
において、前記第二の工程は基板温度２００℃以上でお
こない、且つ、前記第三の工程は基板温度１００℃以下
でおこなうことを特徴とする。According to a third aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to the first or second aspect, wherein the second step is performed at a substrate temperature of 200 ° C. or higher and the third step is performed. The process is performed at a substrate temperature of 100 ° C. or lower.

【００１２】上記課題を解決する為に請求項４記載の発
明は請求項１又は２記載の薄膜トランジスタの製造方法
において、前記第二の工程は基板温度２００℃以上でお
こない、且つ、前記第三の工程は基板温度が室温以下で
おこなうことを特徴とする。According to a fourth aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to the first or second aspect, wherein the second step is performed at a substrate temperature of 200 ° C. or more and the third step is performed. The process is performed at a substrate temperature of room temperature or lower.

【００１３】上記課題を解決する為に請求項５記載の発
明は請求項１乃至４のいずれかに記載の薄膜トランジス
タの製造方法において、前記第三の工程の後、水分雰囲
気中にて１００℃以上で熱処理をおこなうことを特徴と
する。According to a fifth aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to any one of the first to fourth aspects, wherein after the third step, the temperature is higher than 100 ° C. in a moisture atmosphere. The heat treatment is performed.

【００１４】上記課題を解決する為に請求項６記載の発
明は請求項１乃至４のいずれかに記載の薄膜トランジス
タの製造方法において、前記第三の工程の後、大気圧以
上に加圧した水分雰囲気中にて１００℃以上で熱処理を
おこなうことを特徴とする。According to a sixth aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to any one of the first to fourth aspects, wherein after the third step, the water pressure is increased to an atmospheric pressure or higher. The heat treatment is performed at 100 ° C. or more in an atmosphere.

【００１５】上記課題を解決する為に請求項７記載の薄
膜トランジスタの製造方法は請求項１乃至６のいずれか
に記載の薄膜トランジスタの製造方法において、前記第
三の工程は、プラズマＣＶＤを用いておこなうことを特
徴とする。According to a seventh aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to any one of the first to sixth aspects, wherein the third step is performed by using plasma CVD. It is characterized by the following.

【００１６】上記課題を解決する為に請求項８記載の薄
膜トランジスタの製造方法は請求項１乃至６のいずれか
に記載の薄膜トランジスタの製造方法において、前記第
三の工程は、マイクロ波放電プラズマをもちいておこな
うことを特徴とする。According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor according to any one of claims 1 to 6, wherein the third step uses a microwave discharge plasma. It is characterized by doing.

【００１７】[0017]

【発明の実施の形態】以下、本発明の実施の形態の一例
を図面に基づいて詳述する。図１に工程を追うごとのｐ
ｏｌｙ−Ｓｉ ＴＦＴの構造を図示する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the drawings. FIG. 1 shows that p
The structure of the poly-Si TFT is illustrated.

【００１８】（１．半導体薄膜の形成）本願発明の実施
のためには通常、基板（１０１）の上に下地保護膜（１
０２）を形成しその上に半導体薄膜（１０３）を形成す
るので、この一連の形成方法について説明する。(1. Formation of Semiconductor Thin Film) In order to carry out the present invention, a base protective film (1) is usually formed on a substrate (101).
02) and a semiconductor thin film (103) are formed thereon. A series of forming methods will be described.

【００１９】本発明を適応し得る基板（１０１）として
は金属等の導電性物質、シリコン・カーバイト（Ｓｉ
Ｃ）やアルミナ（Ａｌ_２Ｏ_３）や窒化アルミニウム（Ａ
ｌＮ）等のセラミック材料、溶融石英やガラス等の透明
または非透明絶縁性物質、シリコンウェーハー等の半導
体物質、並びにそれを加工したＬＳＩ基板等が可能であ
る。半導体膜は基板上に直接又は下地保護膜や下部電極
等を介して堆積する。またシリコンウェーハーなどの単
結晶基板はこれをそのまま能動層となる半導体層（１０
３）として使用する。The substrate (101) to which the present invention can be applied is a conductive substance such as a metal, silicon carbide (Si).
C), alumina (Al ₂ O ₃ ), aluminum nitride (A
1N), a transparent or non-transparent insulating material such as fused quartz or glass, a semiconductor material such as a silicon wafer, and an LSI substrate obtained by processing the same. The semiconductor film is deposited directly on the substrate or via a lower protective film, a lower electrode, and the like. In addition, a single crystal substrate such as a silicon wafer is directly used as a semiconductor layer (10
Use as 3).

【００２０】下地保護膜（１０２）としては酸化硅素膜
（ＳｉＯ_Ｘ：０＜ｘ≦２）や窒化硅素膜（Ｓｉ_３Ｎ_ｘ：
０＜ｘ≦４）等の絶縁性物質が挙げられる。ＴＦＴなど
の薄膜半導体装置を通常のガラス基板上に作成する場合
の様な半導体膜への不純物制御が重要である時、ガラス
基板中に含まれているナトリウム（Ｎａ）等の可動イオ
ンが半導体膜中に混入しない様に下地保護膜を形成した
後に半導体膜を堆積する事が好ましい。同じ事情は各種
セラミック材料を基板として用いる場合にも通ずる。下
地保護膜はセラミック中に添加されている焼結助材原料
などの不純物が半導体部に拡散及び混入するのを防止す
るのである。金属材料などの導電性材料を基板として用
い、且つ半導体膜が金属基板と電気的に絶縁されていな
ければならない場合には、絶縁性を確保する為に当然下
地保護膜は必要不可欠である。更に半導体基板やＬＳＩ
素子上に半導体膜を形成する時にはトランジスタ間や配
線間の層間絶縁膜が同時に下地保護膜でもある。As the underlayer protective film (102), a silicon oxide film (SiO _x : 0 <x ≦ 2) or a silicon nitride film (Si ₃ N _x :
Insulating substances such as 0 <x ≦ 4). When it is important to control impurities in a semiconductor film, such as when a thin-film semiconductor device such as a TFT is formed on a normal glass substrate, mobile ions such as sodium (Na) contained in the glass substrate are removed from the semiconductor film. It is preferable to deposit a semiconductor film after forming a base protective film so as not to mix in the semiconductor film. The same situation applies when various ceramic materials are used as the substrate. The underlayer protective film prevents impurities such as a sintering aid material added to the ceramic from diffusing and mixing into the semiconductor portion. When a conductive material such as a metal material is used as a substrate and the semiconductor film must be electrically insulated from the metal substrate, a base protective film is indispensable to ensure insulation. In addition, semiconductor substrates and LSI
When a semiconductor film is formed on an element, an interlayer insulating film between transistors and between wirings is also a base protective film.

【００２１】下地保護膜はまず基板を純水やアルコール
などの有機溶剤で洗浄した後、基板上に常圧化学気相堆
積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶ
Ｄ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等の
ＣＶＤ法或いはスパッター法等で形成する。下地保護膜
として酸化硅素膜を用いる場合、常圧化学気相堆積法で
は基板温度を２５０℃程度から４５０℃程度としてモノ
シラン（ＳｉＨ_４）や酸素を原料として堆積し得る。プ
ラズマ化学気相堆積法やスパッター法では基板温度は室
温から４００℃程度である。下地保護膜の膜厚は基板か
らの不純物元素の拡散と混入を防ぐのに十分な厚さが必
要で、その値は最小で１００ｎｍ程度以上である。ロッ
ト間や基板間のばらつきを考慮すると２００ｎｍ程度以
上が好ましく、３００ｎｍ程度あれば保護膜としての機
能を十分に果たし得る。下地保護膜がＩＣ素子間やこれ
らを結ぶ配線等の層間絶縁膜を兼ねる場合には、通常４
００ｎｍから６００ｎｍ程度の膜厚となる。絶縁膜が余
りにも厚くなると絶縁膜のストレスに起因するクラック
が生ずる。その為最大膜厚は２μｍ程度が好ましい。生
産性を考慮する必要が強い場合、絶縁膜厚は１μｍ程度
が上限である。The undercoat protective film is first washed with an organic solvent such as pure water or alcohol, and then is deposited on the substrate by atmospheric pressure chemical vapor deposition (APCVD) or low pressure chemical vapor deposition (LPCV).
D method), a CVD method such as a plasma enhanced chemical vapor deposition method (PECVD method), or a sputtering method. When a silicon oxide film is used as the base protective film, the atmospheric pressure chemical vapor deposition method can deposit monosilane (SiH ₄ ) or oxygen as a raw material at a substrate temperature of about 250 ° C. to about 450 ° C. In the plasma chemical vapor deposition method and the sputtering method, the substrate temperature is from room temperature to about 400 ° C. The thickness of the base protective film must be sufficient to prevent diffusion and mixing of the impurity element from the substrate, and the value is at least about 100 nm or more. Considering the variation between lots and substrates, the thickness is preferably about 200 nm or more, and if it is about 300 nm, it can sufficiently function as a protective film. When the underlayer protective film also serves as an interlayer insulating film between IC elements or wiring connecting these, usually 4
The thickness is about 00 to 600 nm. If the insulating film is too thick, cracks occur due to stress in the insulating film. Therefore, the maximum thickness is preferably about 2 μm. When it is strongly necessary to consider productivity, the upper limit of the insulating film thickness is about 1 μm.

【００２２】次に半導体薄膜（１０３）について説明す
る。本発明が適用される半導体膜としてはシリコン（Ｓ
ｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体膜の
他に、シリコン・ゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ：０
＜ｘ＜１）やシリコン・カーバイド（Ｓｉ_ｘＣ_１−ｘ：
０＜ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_ｘＣ
_１−ｘ：０＜ｘ＜１）等の四族元素複合体の半導体膜、
ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン
（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物
半導体膜、またはカドミウム・セレン（ＣｄＳｅ）等の
二族元素と六族元素との複合体化合物半導体膜等があ
る。或いはシリコン・ゲルマニウム・ガリウム・ヒ素
（Ｓｉ_ｘＧｅ_ｙＧａ_ｚＡｓ_ｚ：ｘ＋ｙ＋ｚ＝１）と云っ
た更なる複合化合物半導体膜やこれらの半導体膜にリン
（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナ
ー元素を添加したＮ型半導体膜、或いはホウ素（Ｂ）、
アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム
（Ｉｎ）等のアクセプター元素を添加したＰ型半導体膜
に対しても本発明は適応可能である。これら半導体膜は
ＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ
法、或いはスパッター法等や蒸着法等のＰＶＤ法で形成
する。半導体膜としてシリコン膜を用いる場合、ＬＰＣ
ＶＤ法では基板温度を４００℃程度から７００℃程度と
してジシラン（Ｓｉ _２Ｈ_６）などを原料として堆積し得
る。ＰＥＣＶＤ法ではモノシラン（ＳｉＨ_４）などを原
料として基板温度が１００℃程度から５００℃程度で堆
積可能である。スパッター法を用いる時には基板温度は
室温から４００℃程度である。この様に堆積された半導
体膜の初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ状態）は非
晶質や混晶質、微結晶質、或いは多結晶質等様々な状態
があるが、本願発明にあっては初期状態はいずれの状態
であっても構わない。尚本願明細書中では非晶質の結晶
化のみならず、多結晶質や微結晶質の再結晶化をも含め
て総て結晶化と呼ぶ。半導体膜の膜厚はそれをＴＦＴに
用いる時には２０ｎｍ程度から１００ｎｍ程度が適して
いる。Next, the semiconductor thin film (103) will be described.
You. As a semiconductor film to which the present invention is applied, silicon (S
i) or a semiconductor film of a group 4 element such as germanium (Ge)
In addition, silicon germanium (Si_xGe_1-x: 0
<X <1) or silicon carbide (Si_xC_1-x:
0 <x <1) or germanium carbide (Ge_xC
_1-x: A semiconductor film of a group 4 element complex such as 0 <x <1);
Gallium arsenide (GaAs) and indium antimony
Complex compound of group III element and group V element such as (InSb)
Semiconductor film or cadmium selenium (CdSe)
Complex compound semiconductor films of Group II elements and Group VI elements
You. Or silicon, germanium, gallium, arsenic
(Si_xGe_yGa_zAs_z: X + y + z = 1)
Phosphorus is added to further composite compound semiconductor films and these semiconductor films.
Donors such as (P), arsenic (As), and antimony (Sb)
-N-type semiconductor film to which an element is added, or boron (B),
Aluminum (Al), gallium (Ga), indium
P-type semiconductor film doped with an acceptor element such as (In)
The present invention is also applicable to These semiconductor films
CVD such as APCVD, LPCVD and PECVD
Formed by PVD method such as sputtering method or vapor deposition method
I do. When a silicon film is used as a semiconductor film, LPC
In the VD method, the substrate temperature is reduced from about 400 ° C. to about 700 ° C.
Disilane (Si ₂H₆) Can be deposited as raw material
You. In the PECVD method, monosilane (SiH₄)
When the substrate temperature is about 100 ° C to 500 ° C,
Can be stacked. When using the sputter method, the substrate temperature is
The temperature is from room temperature to about 400 ° C. Semiconductors deposited in this way
The initial state (as-deposited state) of the body membrane is non-
Various states such as crystalline, mixed crystalline, microcrystalline, or polycrystalline
However, in the present invention, the initial state is any state
It does not matter. In the present specification, an amorphous crystal
Including recrystallization of polycrystalline and microcrystalline
All are called crystallization. The thickness of the semiconductor film is used for TFT
When used, about 20nm to about 100nm is suitable
I have.

【００２３】（２．半導体薄膜のレーザー結晶化）基板
上に下地絶縁膜と半導体膜を形成した後、この半導体膜
をレーザー照射によって結晶化する。通常、ＬＰＣＶＤ
法、ＰＥＣＶＤ法等のＣＶＤ法で堆積させたシリコン膜
表面は自然酸化膜で覆われていることが多い。従って、
レーザー光を照射する前にこの自然酸化膜を除去する必
要がある。このためには弗酸溶液に浸してウエットエッ
チングする方法や、フッ素を含んだプラズマ中でのドラ
イエッチング等がある。(2. Laser Crystallization of Semiconductor Thin Film) After forming a base insulating film and a semiconductor film on a substrate, the semiconductor film is crystallized by laser irradiation. Usually LPCVD
The surface of a silicon film deposited by a CVD method such as the PECVD method or the PECVD method is often covered with a natural oxide film. Therefore,
It is necessary to remove this natural oxide film before irradiating the laser beam. For this purpose, there are a method of wet etching by immersion in a hydrofluoric acid solution, a dry etching in a plasma containing fluorine, and the like.

【００２４】次に半導体膜のついた基板をレーザー照射
チャンバーにセットする。レーザー照射チャンバーは一
部分が石英の窓によってできており、チャンバーを真空
に排気した後この石英窓からレーザー光を照射する。Next, the substrate provided with the semiconductor film is set in a laser irradiation chamber. A part of the laser irradiation chamber is made of a quartz window, and after evacuating the chamber to vacuum, a laser beam is irradiated from the quartz window.

【００２５】ここでレーザー光について説明する。レー
ザー光は半導体薄膜（１０３）表面で強く吸収され、そ
の直下の絶縁膜（１０２）や基板（１０１）にはほとん
ど吸収されないことが望まれる。従ってこのレーザー光
としては紫外域またはその近傍の波長を持つエキシマレ
ーザー、アルゴンイオンレーザー、ＹＡＧレーザー高調
波等が好ましい。また、半導体薄膜を高温に加熱すると
同時に基板へのダメージを防ぐためには大出力でしかも
極短時間のパルス発振であることが必要となる。従っ
て、上記レーザー光の中でも特にキセノン・クロライド
（ＸｅＣｌ）レーザー（波長３０８ｎｍ）やクリプトン
フロライド（ＫｒＦ）レーザー（波長２４８ｎｍ）等の
エキシマレーザーが最も適している。次にこれらのレー
ザー光の照射方法について図２にそって述べる。レーザ
ーパルスの強度半値幅は１０ｎｓ程度から５００ｎｓ程
度の極短時間である。レーザー照射は基板（２００）を
室温（２５℃）程度から４００℃程度の間とし、背景真
空度が１０^−４Ｔｏｒｒ程度から１０^−９Ｔｏｒｒ程度
の真空中にて行う。レーザー照射の一回の照射面積は対
角５ｍｍ□程度から６０ｍｍ□程度の正方形または長方
形状である。レーザー照射の一回の照射で例えば８ｍｍ
□の正方形面積が結晶化できるビームを用いた場合につ
いて説明する。１カ所に１発のレーザー照射（２０１）
をおこなった後、基板とレーザーとの位置を相対的に水
平方向にわずかにずらす（２０３）。この後再び１発の
レーザー照射（２０２）をおこなう。このショットアン
ドスキャンを連続的に繰り返していく事によって大面積
の基板にも対応できる。更に具体的には、各照射毎に照
射領域を１％程度から９９％程度ずらして行く（例えば
５０％：先の例では４ｍｍ）。最初に水平方向（Ｘ方
向）に走査した後、次に垂直方向（Ｙ方向）に適当量
（２０４）ずらせて、再び水平方向に所定量（２０３）
ずつずらせて走査し、以後この走査を繰り返して基板全
面に第一回目のレーザー照射を行う。この第一回目のレ
ーザー照射エネルギー密度は５０ｍＪ／ｃｍ^２程度から
６００ｍＪ／ｃｍ^２程度の間が好ましい。第一回目のレ
ーザー照射が終了した後、必要に応じて第二回目のレー
ザー照射を全面に施す。第二回目のレーザー照射を行う
場合、そのエネルギー密度は一回目より高い値が好まし
く、１００ｍＪ／ｃｍ^２程度から１０００ｍＪ／ｃｍ^２
程度の間としても良い。走査方法は第一回目のレーザー
照射と同じで正方形状の照射領域をＹ方向とＸ方向に適
当量ずらせて走査する。更に必要に応じてエネルギー密
度をより高くした第三回目或いは第四回目のレーザー照
射を行う事も可能で有る。こうした多段階レーザー照射
法を用いるとレーザー照射領域端部に起因するばらつき
を完全に消失させる事が可能になる。多段階レーザー照
射の各回目の照射に限らず通常の一段階照射でも、レー
ザー照射は総て半導体膜に損傷が入らぬエネルギー密度
で行う。これ以外にも図３に示すように、照射領域形状
を幅１００μｍ程度以上で長さが数１０ｃｍ以上のライ
ン状（３０１）とし、このライン状レーザー光を走査し
て結晶化を進めても良い。この場合各照射毎のビームの
幅方向の重なりはビーム幅の５％程度から９５％程度と
する。ビーム幅が１００μｍでビーム毎の重なり量が９
０％で有れば、一回の照射毎にビームは１０μｍ進むの
で同一点は１０回のレーザー照射を受ける事となる。通
常半導体膜を基板全体で均一に結晶化させるには少なく
とも５回程度以上のレーザー照射が望まれるので、照射
毎のビームの重なり量は８０％程度以上が求められる。
高い結晶性の多結晶膜を確実に得るには同一点が１０回
程度から３０回程度の照射が行われる様に重なり量を９
０％程度から９７％程度へと調整するのが好ましい。ラ
インビームを用いることによって１方向のスキャニング
で広い面積の結晶化ができるので、前述の正方形ビーム
に比べてスループットを高められるというメリットがえ
られる。Here, the laser beam will be described. It is desired that the laser light is strongly absorbed on the surface of the semiconductor thin film (103) and hardly absorbed by the insulating film (102) and the substrate (101) directly below. Therefore, as the laser light, an excimer laser, an argon ion laser, a YAG laser harmonic, or the like having a wavelength in or near the ultraviolet region is preferable. Further, in order to heat the semiconductor thin film to a high temperature and to prevent damage to the substrate at the same time, it is necessary to have a large output and an extremely short pulse oscillation. Therefore, among the above laser beams, an excimer laser such as a xenon chloride (XeCl) laser (wavelength 308 nm) or a krypton fluoride (KrF) laser (wavelength 248 nm) is most suitable. Next, a method for irradiating these laser beams will be described with reference to FIG. The half width of the laser pulse intensity is very short, about 10 ns to about 500 ns. The laser irradiation is performed in a vacuum at a substrate (200) temperature of about room temperature (25 ° C.) to about 400 ° C. and a background vacuum of about 10 ⁻⁴ Torr to about 10 ⁻⁹ Torr. One irradiation area of the laser irradiation has a square or rectangular shape with a diagonal of about 5 mm □ to about 60 mm □. For example, 8mm in one irradiation of laser irradiation
The case where a beam that can crystallize a square area of □ is used will be described. One laser irradiation in one place (201)
After that, the positions of the substrate and the laser are relatively slightly shifted in the horizontal direction (203). Thereafter, one laser irradiation (202) is performed again. By continuously repeating the shot and scan, it is possible to cope with a substrate having a large area. More specifically, the irradiation area is shifted from about 1% to about 99% for each irradiation (for example, 50%: 4 mm in the above example). After scanning in the horizontal direction (X direction) first, then shift in the vertical direction (Y direction) by an appropriate amount (204) and again in the horizontal direction by a predetermined amount (203).
Scanning is performed by shifting the laser beam, and thereafter, this scanning is repeated to perform the first laser irradiation on the entire surface of the substrate. Laser irradiation energy density of the first time is preferably between about 50 mJ / cm ² of about 600 mJ / cm ^2. After the first laser irradiation is completed, a second laser irradiation is performed on the entire surface as necessary. In the case of performing the second laser irradiation, the energy density is preferably higher than that of the first laser irradiation, and is about 100 mJ / cm ² to 1000 mJ / cm ^2.
It may be between degrees. The scanning method is the same as that of the first laser irradiation, and scans the square irradiation area by shifting it by an appropriate amount in the Y direction and the X direction. Further, if necessary, the third or fourth laser irradiation with a higher energy density can be performed. When such a multi-step laser irradiation method is used, it is possible to completely eliminate the variation caused by the end portion of the laser irradiation area. The laser irradiation is performed at an energy density that does not damage the semiconductor film, not only in each of the multi-stage laser irradiations but also in a normal one-step irradiation. In addition, as shown in FIG. 3, the irradiation region may be formed into a line (301) having a width of about 100 μm or more and a length of several tens of cm or more, and crystallization may be advanced by scanning this line laser beam. . In this case, the overlap in the width direction of the beam for each irradiation is about 5% to about 95% of the beam width. The beam width is 100 μm and the overlap amount for each beam is 9
If it is 0%, the beam advances by 10 μm for each irradiation, so that the same point receives 10 laser irradiations. Normally, at least about five times of laser irradiation is desired to uniformly crystallize the semiconductor film over the entire substrate, so that the beam overlap amount for each irradiation needs to be about 80% or more.
In order to reliably obtain a polycrystalline film having high crystallinity, the same point is irradiated with about 10 to 30 times so that the overlap amount is 9 times.
It is preferable to adjust from about 0% to about 97%. By using a line beam, crystallization of a large area can be performed by scanning in one direction, so that there is an advantage that the throughput can be increased as compared with the above-described square beam.

【００２６】ここでレーザー結晶化工程での基板加熱に
ついて説明する。先に述べたようにレーザー照射により
半導体薄膜は溶融・結晶化するので、シリコン膜の温度
は１４００℃以上に上昇し、その後基板への熱拡散によ
り１０^１０（Ｋ／ｓ）程度のレートで急冷される。すな
わち、レーザーを照射してからせいぜい１００ｎｓで溶
融および結晶成長が完了するのである。これから容易に
推察できるように、結晶粒界の形成時間が極端に短時間
であるためシリコン原子同士が良好な結合を形成でき
ず、結晶粒界ではダングリングボンドが大量に発生する
という結果になる。これらダングリングボンドが捕獲準
位を形成する。結果として、レーザー結晶化のような高
速の結晶成長では結晶粒界に１０^１８（ｃｍ^−３）以上
の捕獲準位が発生する。この高い捕獲準位密度は４００
℃程度の基板加熱をおこなってもほとんど低減されな
い。これは、結晶粒界形成時間は基板加熱程度では変わ
らないからである。このように、レーザー結晶化過程の
制御に関して基板加熱はほとんど必要ないのである。言
い換えると、レーザー結晶化過程での基板温度には特に
制限がないといえる。しかし、真空中連続プロセスを前
提とした場合、レーザー結晶化をおこなう場合の基板温
度は次のプラズマ処理工程の基板温度よりも１０〜５０
℃程度高い温度に合わせるのがよい。これは真空中でロ
ボットアームによって基板搬送をおこなった場合、この
程度の基板温度降下が起こるためである。従って、レー
ザー結晶化時の基板温度をプラズマ処理の基板温度より
１０〜５０℃程度高めに設定することにより、基板搬送
後のプラズマ処理で基板温度調整に時間を費やすことな
く即座に処理を開始することができる。Here, substrate heating in the laser crystallization step will be described. As described above, since the semiconductor thin film is melted and crystallized by laser irradiation, the temperature of the silicon film rises to 1400 ° C. or higher, and then is rapidly cooled at a rate of about 10 ¹⁰ (K / s) by thermal diffusion to the substrate. Is done. That is, melting and crystal growth are completed at most 100 ns after laser irradiation. As can be easily inferred from this, the formation time of the crystal grain boundaries is extremely short, so that good bonding between silicon atoms cannot be formed, and a large amount of dangling bonds is generated at the crystal grain boundaries. . These dangling bonds form trap levels. As a result, in high-speed crystal growth such as laser crystallization, a capture level of 10 ¹⁸ (cm ⁻³ ) or more is generated at a crystal grain boundary. This high trap level density is 400
Even if the substrate is heated to about ° C, it is hardly reduced. This is because the crystal grain boundary formation time is not changed by heating the substrate. As described above, almost no substrate heating is required for controlling the laser crystallization process. In other words, it can be said that there is no particular limitation on the substrate temperature during the laser crystallization process. However, assuming a continuous process in a vacuum, the substrate temperature when performing laser crystallization is 10 to 50 times lower than the substrate temperature in the next plasma processing step.
It is better to adjust the temperature to about ℃ higher. This is because when the substrate is transferred by the robot arm in a vacuum, the substrate temperature drops by such a degree. Therefore, by setting the substrate temperature at the time of laser crystallization to about 10 to 50 ° C. higher than the substrate temperature of the plasma processing, the processing can be started immediately without spending time for adjusting the substrate temperature in the plasma processing after the substrate transfer. be able to.

【００２７】（３．半導体薄膜のプラズマ処理）レーザ
ー結晶化直後のｐｏｌｙ−Ｓｉ膜中には１０^１８（ｃｍ
^−３）程度の高い密度で捕獲準位が存在する。これはレ
ーザー結晶化が極めて高速の結晶成長であるためで、特
に結晶粒界に多くの捕獲準位が局在する。これら捕獲準
位の正体はシリコンの未結合手（ダングリングボンド）
であり、通常は中性であるがキャリアを捕獲して電荷を
帯びる性質がある。これら捕獲準位が高密度でｐｏｌｙ
−Ｓｉ膜中に存在すると、ＴＦＴを動作させようとした
とき電界効果によって誘起されたキャリアがことごとく
捕獲準位に捕獲されてしまうので、ソース−ドレイン電
極間に電流が流れないことになってしまう。結果として
より高いゲート電圧をかける必要が生じ、閾値電圧の上
昇を招くのである。これを防ぐために上記レーザー結晶
化工程によって全面結晶化が終了した後、基板を真空ロ
ボットによりプラズマ処理チャンバーに移送し、このチ
ャンバーに水素や酸素、窒素ガスをマスフローコントロ
ーラを経て導入し、平行平板ＲＦ電極により試料全面に
てプラズマ放電をおこなう。ここでガス圧力は例えば１
Ｔｏｒｒ程度になるように調整する。プラズマ発生は、
他にも誘導結合型ＲＦ放電やＥＣＲ放電、直流放電ある
いは熱フィラメントによる熱電子をもちいた電離によっ
て発生させることが出来る。レーザー結晶化直後のｐｏ
ｌｙ−Ｓｉ膜に基板温度２００℃以上で水素プラズマ処
理を５秒から３００秒施す。水素はシリコン膜中での拡
散速度が極めて大きいので、例えば５０ｎｍ程度の膜厚
のｐｏｌｙ−Ｓｉならば処理時間は１６０秒程度で十分
である。水素は原子半径が小さくｐｏｌｙ−Ｓｉ膜の深
い位置、すなわち下地層との界面まで効率的に捕獲準位
パシベーションが短時間で可能となる。このプラズマ処
理工程では、ｐｏｌｙ−Ｓｉ膜中に水素などの原子を拡
散させることと、この原子がダングリングボンドと反応
して不活性化する必要がある。拡散速度を速め、且つダ
ングリングボンドとの反応確率をあげるために、プラズ
マ処理工程には２００℃以上の基板温度が必要となる。(3. Plasma Treatment of Semiconductor Thin Film) The poly-Si film immediately after laser crystallization contains 10 ¹⁸ (cm)
^-3 ) Capture levels exist at a density as high as about ³ ). This is because laser crystallization is an extremely high-speed crystal growth, and particularly, many trap levels are localized at crystal grain boundaries. The identity of these trap levels is the dangling bond of silicon
Which is usually neutral but has the property of capturing carriers and being charged. These trap levels are dense and poly
In the case where the TFT exists in the -Si film, all the carriers induced by the electric field effect are trapped in the trap level when the TFT is operated, so that no current flows between the source and drain electrodes. . As a result, it becomes necessary to apply a higher gate voltage, which causes an increase in the threshold voltage. In order to prevent this, after the entire crystallization is completed by the above-mentioned laser crystallization step, the substrate is transferred to a plasma processing chamber by a vacuum robot, and hydrogen, oxygen, and nitrogen gas are introduced into the chamber through a mass flow controller. Plasma discharge is performed on the entire surface of the sample by the electrodes. Here, the gas pressure is, for example, 1
Adjust to about Torr. Plasma generation is
In addition, it can be generated by inductively coupled RF discharge, ECR discharge, DC discharge, or ionization using thermoelectrons by a hot filament. Po immediately after laser crystallization
The ly-Si film is subjected to a hydrogen plasma treatment at a substrate temperature of 200 ° C. or higher for 5 to 300 seconds. Hydrogen has a very high diffusion rate in the silicon film, and for example, a processing time of about 160 seconds is sufficient for poly-Si having a thickness of about 50 nm. Hydrogen has a small atomic radius, and enables the trap level to be efficiently passivated in a short time to a deep position of the poly-Si film, that is, the interface with the underlayer. In this plasma processing step, it is necessary to diffuse atoms such as hydrogen into the poly-Si film, and to inactivate the atoms with dangling bonds. In order to increase the diffusion rate and increase the reaction probability with dangling bonds, the plasma processing step requires a substrate temperature of 200 ° C. or higher.

【００２８】具体的には、レーザー結晶化を３００℃程
度でおこない、これを基板搬送して、２５０℃でプラズ
マ処理をおこなうと、基板温度調整に時間が必要ないの
で、極めて短時間でプラズマ処理をおこなうことができ
る。Specifically, if laser crystallization is performed at about 300 ° C., and the substrate is transported and subjected to plasma processing at 250 ° C., no time is required for adjusting the substrate temperature. Can be performed.

【００２９】捕獲準位を低減させるプロセスとしては水
素プラズマが適しているが、他にも酸素プラズマ、窒素
プラズマ、フッ素プラズマなどのプラズマ処理を２００
℃以上の基板温度にておこなうことにより捕獲準位を低
減することも十分可能である。As a process for reducing the trap level, hydrogen plasma is suitable, but other plasma treatments such as oxygen plasma, nitrogen plasma, fluorine plasma, etc.
It is sufficiently possible to reduce the trap level by performing the process at a substrate temperature of not less than ° C.

【００３０】（４．ゲート絶縁膜形成）斯様にしてｐｏ
ｌｙ−Ｓｉ膜の高品質化を達成することが可能である
が、更に重要なプロセスは高品質なＭＯＳ界面を形成す
る工程である。ｐｏｌｙ−Ｓｉ表面に存在するシリコン
原子にうまく酸素原子を結合させて界面順位密度を低減
させる必要がある。シリコン膜表面にはおよそ１０^１５
（ｃｍ^−２）の結合手が存在するので、これらのほとん
どがＳｉＯ_２と清浄な化学結合を形成することが重要と
なる。ＴＦＴのトランジスタ特性を良好なものにするに
は、界面順位密度を１０^１０（ｃｍ^−２）程度に抑える
必要がある。すなわち、１０万個のシリコン結合手に対
して１個程度の欠陥しか許容されず、あとの結合手は酸
素原子と秩序正しく結合をしていなければならないとい
う大変厳しいものである。従来のプラズマＣＶＤプロセ
スにおいて、この界面順位密度はせいぜい１０^１２（ｃ
ｍ^−２ｅＶ^−１）程度にしか制御することができなかっ
た。本発明が開示する技術は、半導体層上にゲート絶縁
膜を形成する工程は基板温度を２００℃以下でおこな
い、真空連続プロセス以降の工程にて水分雰囲気中熱処
理をおこなうことにより極めて界面準位の少ない良好な
界面を形成することが特徴である。このことは同時に、
先のプラズマ処理工程より基板温度を低くすることがで
きるので絶縁膜形成を開始する際に基板温度調整による
時間を必要とせず、スループットが極めて高いプロセス
であるという特徴をもつ。(4. Formation of Gate Insulating Film)
Although it is possible to achieve high quality of the ly-Si film, a more important process is a step of forming a high quality MOS interface. It is necessary to reduce the interface order density by successfully bonding oxygen atoms to silicon atoms existing on the poly-Si surface. About 10 ^{15 on the} silicon film surface
Since there are (cm ⁻² ) bonds, it is important that most of them form a clean chemical bond with SiO ₂ . In order to improve the transistor characteristics of the TFT, it is necessary to suppress the interface order density to about 10 ¹⁰ (cm ⁻² ). That is, only about one defect is allowed for 100,000 silicon bonds, and the other bonds must be bonded to oxygen atoms in an orderly manner, which is very severe. In conventional plasma CVD processes, this interface order density is at most 10 ¹² (c
m ⁻² eV ⁻¹ ). According to the technology disclosed in the present invention, the step of forming a gate insulating film on a semiconductor layer is performed at a substrate temperature of 200 ° C. or lower, and a heat treatment in a moisture atmosphere is performed in a step subsequent to a vacuum continuous process, whereby an extremely low interface state is obtained. It is characterized by forming a few good interfaces. This at the same time
Since the substrate temperature can be made lower than that of the previous plasma treatment step, the process has a feature that the process for adjusting the substrate temperature is not required when starting the formation of the insulating film, and the throughput is extremely high.

【００３１】プラズマＣＶＤはプラズマ中の活性酸素ラ
ジカルによってＳｉＨ_４ガスが分解され、気相でＳｉＯ
_２が形成されこれが基板上に堆積するものである。この
ような反応性にとんだ雰囲気下で堆積されたＳｉＯ_２は
半導体表面でシリコンと化学結合を形成し良好な界面を
作りうる。しかしながら、成膜雰囲気中に存在する酸素
の活性種によりＳｉＯ_２の堆積と同時に半導体表面の酸
化が進行するのである。ここで酸化というのは原子層１
層レベル以下での現象である。シリコンは酸化されると
体積が１．５倍に増加するため、酸化されたＳｉ−Ｓｉ
Ｏ_２結合には局所的な応力発生がともなう。これが界面
順位の主たる原因である。よって、ＳｉＯ_２の堆積によ
り良好なＳｉ−ＳｉＯ_２結合が形成される割合に対し
て、酸化によって形成されたＳｉ−ＳｉＯ_２結合の割合
が増加すると結果的に高い界面順位を有するＭＯＳ界面
が形成されるのである。定量的に説明すると、界面に存
在するシリコン結合手およそ１０^１５（ｃｍ^−２）のう
ちほとんどがＳｉＯ_２の堆積により良好な結合を形成す
る。しかしこのうちの１０^１０（ｃｍ^−２）以上のＳｉ
−Ｏ結合がシリコンの酸化によって形成されると、これ
がそっくり界面準位となるのである。すなわち、ここで
議論しているのは１０^５分の１の確率、すなわち１０万
個に１個のＳｉ−Ｏ結合でも酸化が起こると無視できな
い程度の界面準位を発生するということである。このよ
うな界面形成機構は当然の事ながら成膜初期段階で起こ
る。すなわち、半導体上にＳｉＯ_２が堆積開始すると同
時に、前記酸化過程が起こっているのである。本発明は
この界面形成機構を開示すると同時に、先に述べた酸化
によって形成される界面順位密度の活性化エネルギーが
極めて大きいことを開示するものである。言い換える
と、基板温度によって界面準位密度を制御できるという
ことである。図４は絶縁膜形成時の基板温度と界面順位
密度：Ｄｉｔ（ｃｍ^−２ｅＶ^−１）の水雰囲気中での熱
アニール時間依存性の実験結果を示すものである。この
結果からわかるように、水雰囲気中熱アニールで相当量
の界面順位が低減できるのだが、この処理は一旦酸化さ
れた結合を修復することはできない。ところが、成膜時
の基板温度を低くすることによってシリコン表面におい
ておこる酸化の確率を劇的に低減することができるので
ある。これは界面で起こる酸化が基板温度に強く依存す
る、すなわち基板温度が高いほど酸化が起こりやすいと
いうことを示している。詳しく調べたところ、基板温度
を２００℃以下にすることによって界面順位密度を１×
１０^１１（ｃｍ^−２ｅＶ^{− １}）程度に低減できる。また
基板温度を２００℃程度にしておけば、プラズマＣＶＤ
の反応副生成物であるＯＨ結合が絶縁膜中で発生するの
を低減することができるためフラットバンド電圧のシフ
トや絶縁膜の信頼性を確保することができるので実用上
良好な条件を与える。また、基板温度を室温の条件下で
成膜をおこなってもよい。これは装置構造が簡単になる
ため製造コストの面で非常に有利である。なお且つ基板
加熱をしないことにより８×１０^１０（ｃｍ^−２ｅＶ
^−１）の良好な界面順位密度を与える、すぐれたＭＯＳ
界面を形成できるのである。In plasma CVD, SiH ₄ gas is decomposed by active oxygen radicals in plasma, and SiO
₂ are formed and deposited on the substrate. SiO ₂ deposited in such a reactive atmosphere can form a chemical bond with silicon on the semiconductor surface to form a good interface. However, the oxidation of the semiconductor surface proceeds simultaneously with the deposition of SiO ₂ due to the active species of oxygen present in the film formation atmosphere. Here, oxidation means atomic layer 1
It is a phenomenon below the layer level. Since the volume of silicon increases 1.5 times when oxidized, oxidized Si-Si
The O ₂ bond with the local stress occurs. This is the main cause of the interface order. Thus, for the proportion of good Si-SiO ₂ bonds by deposition of SiO ₂ is formed, MOS interface with the ratio of Si-SiO ₂ bonds is increased resulting in higher surface state formed by oxidation forming It is done. Quantitatively, most of the silicon bonds existing at the interface, approximately 10 ¹⁵ (cm ⁻² ), form good bonds due to the deposition of SiO ₂ . However, 10 ¹⁰ (cm ⁻² ) or more of these Si
When an -O bond is formed by oxidation of silicon, this becomes an interface level in its entirety. That is, here the are discussing is that to generate interface states which can not be ignored oxidation occurs at ¹⁰⁵ minutes in the first probability, i.e., 100,000 to one Si-O bond. Such an interface formation mechanism naturally occurs at the initial stage of film formation. That is, the oxidation process is taking place at the same time as the start of the deposition of SiO ₂ on the semiconductor. The present invention discloses this interface formation mechanism and also discloses that the activation energy of the interface order density formed by the oxidation described above is extremely large. In other words, the interface state density can be controlled by the substrate temperature. FIG. 4 shows an experimental result of the thermal annealing time dependency in a water atmosphere of a substrate temperature and an interface order density: Dit (cm ⁻² eV ⁻¹ ) when forming an insulating film. As can be seen from this result, thermal annealing in a water atmosphere can reduce a significant amount of interface order, but this treatment cannot repair the bond once oxidized. However, by lowering the substrate temperature during film formation, the probability of oxidation occurring on the silicon surface can be dramatically reduced. This indicates that the oxidation occurring at the interface strongly depends on the substrate temperature, that is, the higher the substrate temperature, the more easily oxidation occurs. A detailed investigation revealed that the interface order density was 1 × by setting the substrate temperature to 200 ° C. or less.
^{10 11 (cm -2 eV - 1} ) can be reduced to the extent. If the substrate temperature is set to about 200 ° C., plasma CVD
Since the occurrence of the OH bond as a reaction by-product in the insulating film can be reduced, the shift of the flat band voltage and the reliability of the insulating film can be ensured, so that practically favorable conditions are provided. The film formation may be performed under the condition that the substrate temperature is room temperature. This is very advantageous in terms of manufacturing cost since the device structure is simplified. In addition, since the substrate is not heated, 8 × 10 ¹⁰ (cm ⁻² eV)
^-1 ) excellent MOS which gives good interface order density
An interface can be formed.

【００３２】以上のような界面制御技術は特にプラズマ
により絶縁膜を形成する場合に重要である。それは減圧
下で大量の酸素活性種が発生されるためである。すなわ
ちこれら酸素活性種による半導体表面における極わずか
な確率で起こる酸化過程を制御することがプラズマを用
いたＭＯＳ界面形成では本質的となるのである。さら
に、マイクロ波放電を用いたプラズマＣＶＤでは本発明
が開示する技術の効果は顕著である。これは一般的にマ
イクロ波放電プラズマはプラズマ密度が高いという利点
がある反面、１０^−３（Ｔｏｒｒ）程度の比較的低圧力
下で生成されるためプラズマ中の電子の平均自由行程が
長く、より高次の分解が促進されるからである。すなわ
ち、酸素分子ラジカルよりも、原子状酸素、酸素ラジカ
ルが反応の主体であり、これらは界面の酸化に関して極
めて活性である。従ってマイクロ波放電プラズマを用い
た絶縁膜形成においては、基板温度を下げて成膜するこ
とによって劇的に界面順位密度を低減できるのである。The above interface control technique is important particularly when an insulating film is formed by plasma. This is because a large amount of oxygen active species is generated under reduced pressure. That is, it is essential to control the oxidation process that occurs at a very small probability on the semiconductor surface by these oxygen active species in the MOS interface formation using plasma. Further, in plasma CVD using microwave discharge, the effect of the technology disclosed in the present invention is remarkable. This is because microwave discharge plasma generally has the advantage of high plasma density, but is generated under a relatively low pressure of about 10 ⁻³ (Torr), so that the mean free path of electrons in the plasma is long. This is because higher-order decomposition is promoted. That is, atomic oxygen and oxygen radicals are the main components of the reaction, rather than oxygen molecular radicals, and these are extremely active with respect to the oxidation of the interface. Therefore, in forming an insulating film using microwave discharge plasma, the interface order density can be dramatically reduced by forming the film at a lower substrate temperature.

【００３３】具体的な工程としては、レーザー結晶化に
よって形成されたｐｏｌｙ−Ｓｉ膜は真空中連続で２５
０℃の基板温度で水素プラズマ処理され、その後更に真
空を破ること無く絶縁膜形成チャンバーへと真空搬送さ
れる。真空チャンバー中で基板を２００℃以下にし、背
景真空度が１０^−６（ｔｏｒｒ）台になるまで真空排気
する。この状態で真空チャンバー内に酸素ガスとシラン
ガス（ＳｉＨ_４）を流す。放電を安定させるためにＨｅ
ガスで希釈する方法も有効である。一般的には酸素ガス
流量はシランガス流量の５倍以上とする。この状態でプ
ラズマ放電をおこない、ＳｉＯ_２膜（１０５）形成をお
こなう。放電の形態としては平行平板型ＲＦ放電、ＩＣ
Ｐ放電、ＥＣＲ放電などがあり、電源としてはＲＦ電源
やＶＨＦ、ＵＨＦ電源、マイクロ波源を用いることがで
きる。以上がゲート絶縁膜形成工程である。As a specific process, the poly-Si film formed by laser crystallization is continuously 25 in vacuum.
The substrate is subjected to a hydrogen plasma treatment at a substrate temperature of 0 ° C., and then is vacuum-transferred to an insulating film forming chamber without breaking vacuum. The temperature of the substrate is lowered to 200 ° C. or less in a vacuum chamber, and the substrate is evacuated until the background vacuum degree reaches the order of 10 ⁻⁶ (torr). In this state, an oxygen gas and a silane gas (SiH ₄ ) are flown into the vacuum chamber. He for stabilizing discharge
Dilution with gas is also effective. Generally, the flow rate of the oxygen gas is at least five times the flow rate of the silane gas. In this state, plasma discharge is performed to form the SiO ₂ film (105). Discharge form is parallel plate type RF discharge, IC
There are P discharge, ECR discharge, and the like, and as a power source, an RF power source, a VHF, UHF power source, or a microwave source can be used. The above is the gate insulating film forming step.

【００３４】繰り返し述べるように、ＴＦＴの特性向
上、バラツキ低減には真空中連続プロセスが重要である
が、工程のスループットを高めるためには連続プロセス
における基板温度が工程を追うごとに低下することが重
要である。これまでの説明で述べたように、本発明が開
示する真空中連続プロセスではレーザー結晶化はおおよ
そ３００℃、次にこれを真空中搬送しプラズマ処理をお
よそ２５０℃、さらに基板を真空搬送しゲート絶縁膜形
成工程で基板温度を２００℃以下にしておこなう。As will be repeatedly described, a continuous process in a vacuum is important for improving the characteristics and reducing the variation of the TFT, but in order to increase the throughput of the process, the substrate temperature in the continuous process may decrease as the process progresses. is important. As described in the above description, in the continuous process in vacuum disclosed in the present invention, laser crystallization is performed at approximately 300 ° C., and then carried out in a vacuum to perform plasma treatment at approximately 250 ° C., and further, the substrate is transferred in vacuum and gated. The substrate temperature is set to 200 ° C. or lower in the insulating film forming step.

【００３５】（５．アニール工程）前記絶縁膜形成行程
を経た後、基板を真空装置から取り出し、１００℃以上
の基板温度で、水分を含んだ雰囲気中で熱処理をおこな
う。より短時間で効果を得るために、基板温度は２５０
℃以上が望ましい。前記工程にて２００℃以下の低い基
板温度で形成された絶縁膜（１０５）は反応副生成物で
あるＳｉ−ＯＨ結合を多く含み、バルク絶縁膜特性が悪
いため、これを改善するのが目的である。特に半導体表
面とキャリアのやり取りができる程度にＭＯＳ界面近傍
に存在するする絶縁膜中の欠陥はＭＯＳ界面準位にも影
響を与える。図５に絶縁膜成膜直後と、前記アニールを
施した後でのＣＶ特性を示す。ＯＨ結合が絶縁膜の界面
近傍に多く存在すると、これが界面特性に悪影響を及ぼ
す。またバルク絶縁膜の耐圧低下を招く。しかし、１０
０℃以上の水蒸気雰囲気中にて熱処理を施すことによっ
て、このＳｉ−ＯＨ結合を劇的に低減することができ
る。この効果が絶大であることは図５から明白である。
これにより、界面順位の劇的な低減および絶縁耐圧、信
頼性の確保が可能となる。特に短時間で特に絶縁膜の改
善を実現するためには３００℃程度の処理温度が有効で
ある。このように水分雰囲気中での熱処理はｐｏｌｙ−
Ｓｉ膜中およびＭＯＳ界面における捕獲準位の低減に極
めて有効であるが、さらにこの効果をより低温且つ短時
間で実現するためには大気圧以上に加圧した１００℃以
上の水分雰囲気中で熱処理をおこなうのが有効である。
これは絶縁膜中およびｐｏｌｙ−Ｓｉ膜中への水素原
子、酸素原子の拡散を早め、なお且つ反応速度を高める
ことができるからである。具体的には４０気圧程度の圧
力下において１９０℃の飽和水分雰囲気中で熱処理をお
こなうとよい。(5. Annealing Step) After the insulating film forming step, the substrate is taken out of the vacuum apparatus and heat-treated at a substrate temperature of 100 ° C. or more in an atmosphere containing moisture. In order to achieve the effect in a shorter time, the substrate temperature is set to 250.
C or higher is desirable. The insulating film (105) formed at a low substrate temperature of 200 ° C. or less in the above process contains many Si—OH bonds as reaction by-products and has poor bulk insulating film properties. It is. In particular, defects in the insulating film near the MOS interface to the extent that carriers can be exchanged with the semiconductor surface also affect the MOS interface state. FIG. 5 shows CV characteristics immediately after the formation of the insulating film and after the annealing. If many OH bonds exist near the interface of the insulating film, this adversely affects the interface characteristics. In addition, the breakdown voltage of the bulk insulating film is reduced. However, 10
By performing the heat treatment in a steam atmosphere at 0 ° C. or higher, the Si—OH bond can be dramatically reduced. It is clear from FIG. 5 that this effect is enormous.
As a result, it is possible to dramatically reduce the order of the interface and to ensure the withstand voltage and reliability. In particular, a processing temperature of about 300 ° C. is effective for improving the insulating film in a short time. As described above, the heat treatment in a moisture atmosphere is performed using a poly-
Although it is extremely effective in reducing the trapping level in the Si film and at the MOS interface, in order to further achieve this effect at a lower temperature and in a shorter time, heat treatment is performed in a water atmosphere at 100 ° C. or higher, which is pressurized to atmospheric pressure or higher. It is effective to perform
This is because the diffusion of hydrogen atoms and oxygen atoms into the insulating film and the poly-Si film can be accelerated, and the reaction rate can be increased. Specifically, the heat treatment may be performed in a saturated moisture atmosphere at 190 ° C. under a pressure of about 40 atm.

【００３６】以上述べたように、先のレーザー結晶化、
プラズマ処理、ゲート絶縁膜形成は基板温度を低下させ
ながらおこなうことにより高いスループットの連続プロ
セスとして構成することができる。更に上記熱処理をお
こなうことにより、低温で形成したＭＯＳ界面近傍およ
び絶縁膜中の捕獲準位を劇的に低減することができるの
である。以上の真空中連続プロセスとその後の水分雰囲
気中熱処理を組み合わせることにより高スループットか
つ高品質なｐｏｌｙ−Ｓｉ、ＭＯＳ界面を提供できるこ
とが本発明の特徴である。なお、本実施例では真空中連
続プロセスの直後に熱処理をおこなう場合を記したが、
この熱処理は更に後の工程でおこなってもまったく同様
の効果を得ることができるものである。As described above, laser crystallization,
By performing the plasma treatment and forming the gate insulating film while lowering the substrate temperature, a continuous process with high throughput can be configured. Further, by performing the heat treatment, trap levels in the vicinity of the MOS interface formed at a low temperature and in the insulating film can be dramatically reduced. A feature of the present invention is that a high-throughput and high-quality poly-Si / MOS interface can be provided by combining the above-described continuous process in a vacuum and the subsequent heat treatment in a moisture atmosphere. In this embodiment, the case where the heat treatment is performed immediately after the continuous process in vacuum is described.
Even if this heat treatment is performed in a later step, exactly the same effect can be obtained.

【００３７】（６．素子分離工程）レーザー結晶化、プ
ラズマ処理、ＭＯＳ界面形成の真空中連続プロセスおよ
び水分雰囲気中熱処理により極めて高品質のＭＯＳ構造
が形成された。次にＴＦＴ素子同士を電気的に絶縁する
ために素子分離工程をおこなう。ここでは図１に示すよ
うに絶縁膜とｐｏｌｙ−Ｓｉ膜を連続でエッチングす
る。絶縁膜（１０５）上にフォトリソグラフィーにより
パターンを形成した後、ウエットまたはドライエッチン
グによりＳｉＯ_２をエッチングする。引き続きｐｏｌｙ
−Ｓｉ膜をドライエッチングによりエッチングする。こ
こではＳｉＯ_２とｐｏｌｙ−Ｓｉ膜の２層をエッチング
するので、エッチング後のエッジの形状が庇状にならな
いよう注意する必要がある。(6. Element Isolation Step) An extremely high-quality MOS structure was formed by laser crystallization, plasma treatment, a continuous process in vacuum for forming a MOS interface, and heat treatment in a water atmosphere. Next, an element isolation step is performed to electrically insulate the TFT elements from each other. Here, the insulating film and the poly-Si film are continuously etched as shown in FIG. After a pattern is formed on the insulating film (105) by photolithography, SiO ₂ is etched by wet or dry etching. Continue poly
-Etch the Si film by dry etching. Here, since two layers of SiO ₂ and poly-Si film are etched, care must be taken so that the edge shape after the etching does not become an eaves shape.

【００３８】（７．第２段階ゲート絶縁膜形成）アイラ
ンド状のＳｉＯ_２、ｐｏｌｙ−Ｓｉ膜を形成した後、基
板全面に更にゲート絶縁膜（１０６）を形成する。ゲー
ト絶縁膜の成膜方法としては、ＥＣＲプラズマＣＶＤ
法、平行平板ＲＦ放電プラズマＣＶＤ法などがある。ま
たは再度酸素ラジカル中でＳｉＯ蒸着することによって
絶縁膜を形成してもよい。しかし、この第２段階の絶縁
膜は段差被覆性がよくないと、段差部分での電気的ショ
ートを引き起こしたり、耐圧低下の原因となる。このた
め段差被覆性に優れたＴＥＯＳと酸素を原料ガスとした
プラズマＣＶＤが有効である。また、第１段階の絶縁膜
は低温で形成するため絶縁耐圧が低くなる傾向が強い。
しかしながら第２段階として１００℃以上の基板温度で
絶縁膜を形成することにより絶縁膜全体としての絶縁耐
圧を向上させることができる。図６は第１段階の絶縁膜
の成膜（基板温度１００℃）のみで絶縁膜の耐圧を調べ
た場合（single layer）と、第２段階の絶縁膜成膜
（基板温度３００℃、ＴＥＯＳ＋Ｏ_２）をおこなった後
で２層構造絶縁膜（double layer）の耐圧を調べた結
果である。これから明らかなように本発明が開示する２
段階での絶縁膜形成法により、絶縁膜の耐圧を実用上十
分な７（ＭＶ／ｃｍ）程度にまで改善することが可能と
なる。このようにＭＯＳ界面形成とバルク絶縁膜形成に
異なる絶縁膜形成法を用いることによって、従来の低温
プロセスでは実現し得なかった、優れたＭＯＳ界面特性
およびバルク絶縁膜特性の両立を実現することができる
のである。(7. Second-Step Gate Insulation Film Formation) After forming an island-shaped SiO ₂ or poly-Si film, a gate insulation film (106) is further formed on the entire surface of the substrate. As a method of forming a gate insulating film, ECR plasma CVD
And a parallel plate RF discharge plasma CVD method. Alternatively, the insulating film may be formed again by vapor deposition of SiO in oxygen radicals. However, if the insulating film at the second stage has poor step coverage, it may cause an electrical short circuit at the step or a reduction in withstand voltage. For this reason, plasma CVD using TEOS and oxygen as source gases having excellent step coverage is effective. In addition, since the first-stage insulating film is formed at a low temperature, the withstand voltage tends to be low.
However, by forming the insulating film at a substrate temperature of 100 ° C. or higher as the second step, the withstand voltage of the entire insulating film can be improved. FIG. 6 shows the case where the withstand voltage of the insulating film is examined only with the first-stage insulating film formation (substrate temperature 100 ° C.) (single layer), and the second-stage insulating film formation (substrate temperature 300 ° C., TEOS + O _2). 4) shows the result of examining the withstand voltage of the double-layered insulating film (double layer) after performing the above method. As is apparent from this, 2 disclosed by the present invention
By the insulating film forming method at the stage, the withstand voltage of the insulating film can be improved to about 7 (MV / cm) which is practically sufficient. By using different insulating film forming methods for forming the MOS interface and the bulk insulating film in this way, it is possible to realize both excellent MOS interface characteristics and bulk insulating film characteristics that could not be realized by the conventional low-temperature process. You can.

【００３９】（７．以降の工程）引き続いてゲート電極
（１０７）となる薄膜をＰＶＤ法或いはＣＶＤ法などで
堆積する。この材質は電気抵抗が低く、３５０℃程度の
熱工程に対して安定である事が望まれ、例えばタンタ
ル、タングステン、クロム等の高融点金属がふさわし
い。また、イオンドーピングによってソース、ドレイン
を形成する場合、水素のチャネリングを防止するために
このゲート電極の膜厚がおよそ７００ｎｍ程度必要にな
る。前記高融点金属の中で７００ｎｍもの膜厚で成膜し
ても膜ストレスによるクラックが生じない材料となる
と、タンタルが最もふさわしい。ゲート電極となる薄膜
を堆積後パターニングを行い、引き続いて半導体膜に不
純物イオン注入を行ってソース・ドレイン領域（１０
８、１０９）を形成する。この時ゲート電極がイオン注
入のマスクとなっているので、チャンネルはゲート電極
下のみに形成される自己整合構造となる。不純物イオン
注入は質量非分離型イオン注入装置を用いて注入不純物
元素の水素化物と水素を注入するイオン・ドーピング法
と、質量分離型イオン注入装置を用いて所望の不純物元
素のみを注入するイオン打ち込み法の二種類が適応され
得る。イオン・ドーピング法の原料ガスとしては水素中
に希釈された濃度０．１％程度から１０％程度のホスフ
ィン（ＰＨ_３）やジボラン（Ｂ_２Ｈ_６）等の注入不純物
元素の水素化物を用いる。イオン打ち込み法では所望の
不純物元素のみを注入した後に引き続いて水素イオン
（プロトンや水素分子イオン）を注入する。前述の如く
ＭＯＳ界面やゲート絶縁膜を安定に保つ為には、イオン
・ドーピング法にしろイオン打ち込み法にしろイオン注
入時の基板温度は３５０℃以下である事が好ましい。一
方注入不純物の活性化を３５０℃以下の低温にて常に安
定的に行うには（本願ではこれを低温活性化と称す
る）、イオン注入時の基板温度は２００℃以上である事
が望ましい。トランジスタのしきい値電圧を調整する為
にチャンネル・ドープ行うとか、或いはＬＤＤ構造を作
成すると云った様に低濃度に注入された不純物イオンを
低温で確実に活性化するには、イオン注入時の基板温度
は２５０℃以上で有る事が必要となる。この様に基板温
度が高い状態でイオン注入を行うと、半導体膜のイオン
注入に伴う結晶壊破の際に再結晶化も同時に生じ、結果
としてイオン注入部の非晶質化を防ぐ事が出来るのであ
る。即ちイオン注入された領域は注入後も依然として結
晶質として残り、その後の活性化温度が３５０℃程度以
下と低温で有っても注入イオンの活性化が可能に成る訳
で有る。ＣＭＯＳ ＴＦＴを作成する時はポリイミド樹
脂等の適当なマスク材を用いてＮＭＯＳ又はＰＭＯＳの
一方を交互にマスクで覆い、上述の方法にてそれぞれの
イオン注入を行う。(7. Subsequent Steps) Subsequently, a thin film to be the gate electrode (107) is deposited by a PVD method or a CVD method. This material is desired to have a low electric resistance and to be stable to a heat process at about 350 ° C., for example, a high melting point metal such as tantalum, tungsten, and chromium is suitable. When the source and the drain are formed by ion doping, the gate electrode needs to have a thickness of about 700 nm in order to prevent channeling of hydrogen. Tantalum is the most suitable as the material which does not cause cracks due to film stress even when formed into a film having a thickness of 700 nm among the refractory metals. After depositing a thin film to be a gate electrode, patterning is performed, and then impurity ions are implanted into the semiconductor film to form source / drain regions (10
8, 109) are formed. At this time, since the gate electrode serves as a mask for ion implantation, the channel has a self-aligned structure formed only under the gate electrode. Impurity ion implantation is an ion doping method in which hydride and hydrogen of an impurity element are implanted using a mass non-separable ion implanter, and an ion implantation method in which only a desired impurity element is implanted using a mass separable ion implanter. Two types of law can be applied. As a source gas for the ion doping method, a hydride of an implanted impurity element such as phosphine (PH ₃ ) or diborane (B ₂ H ₆ ) diluted in hydrogen and having a concentration of about 0.1% to about 10% is used. In the ion implantation method, only a desired impurity element is implanted, and then hydrogen ions (protons or hydrogen molecular ions) are implanted. As described above, in order to keep the MOS interface and the gate insulating film stable, it is preferable that the substrate temperature at the time of ion implantation be 350 ° C. or lower regardless of the ion doping method or the ion implantation method. On the other hand, to constantly and stably activate the implanted impurities at a low temperature of 350 ° C. or lower (this is referred to as low-temperature activation in this application), it is desirable that the substrate temperature at the time of ion implantation be 200 ° C. or higher. In order to reliably activate low-concentration impurity ions implanted at a low temperature, such as performing channel doping to adjust the threshold voltage of a transistor or forming an LDD structure, it is necessary to perform ion doping at the time of ion implantation. The substrate temperature must be 250 ° C. or higher. When the ion implantation is performed in such a state where the substrate temperature is high, recrystallization occurs at the same time as the crystal breakage accompanying the ion implantation of the semiconductor film, and as a result, it is possible to prevent the ion implantation portion from becoming amorphous. It is. That is, the ion-implanted region still remains crystalline after the implantation, and even if the subsequent activation temperature is as low as about 350 ° C. or less, the implanted ions can be activated. When fabricating a CMOS TFT, one of an NMOS and a PMOS is alternately covered with a mask using an appropriate mask material such as a polyimide resin, and the respective ions are implanted by the above-described method.

【００４０】また、不純物の効率的な活性化法としてエ
キシマレーザーなどを照射するレーザー活性化がある。
これは絶縁膜を通してレーザー照射することによりソー
ス、ドレイン部のドープｐｏｌｙ−Ｓｉを溶融・固化さ
せ、不純物を活性化させる方法である。Laser activation by irradiating an excimer laser or the like is an efficient method for activating impurities.
This is a method in which the doped poly-Si in the source and drain portions is melted and solidified by laser irradiation through an insulating film to activate the impurities.

【００４１】次にソース・ドレイン上にコンタクトホー
ルを開孔し、ソース・ドレイン取り出し電極（１１０、
１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄
膜トランジスタが完成する。Next, a contact hole is formed on the source / drain, and a source / drain extraction electrode (110,
111) and wiring are formed by a PVD method, a CVD method, or the like to complete a thin film transistor.

【００４２】[0042]

【実施例】本発明の実施例を図１にそって説明する。本
発明で用いられる基板及び下地保護膜に関しては前述の
説明に準ずるが、ここでは基板の一例として３００ｍｍ
×３００ｍｍの正方形状汎用無アルカリガラス（１０
１）を用いる。まず基板１０１上に絶縁性物質である下
地保護膜（１０２）を形成する。ここでは基板温度を１
５０℃としてＥＣＲ−ＰＥＣＶＤ法にて２００ｎｍ程度
の膜厚を有する酸化硅素膜を堆積する。次に後に薄膜ト
ランジスタの能動層となる真性シリコン膜等の半導体膜
（１０３）を堆積する。半導体膜の厚みは５０ｎｍ程度
で有る。本例では高真空型ＬＰＣＶＤ装置を用いて、原
料ガスで有るジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ
流し、４２５℃の堆積温度で非晶質シリコン膜１０３を
堆積する。まず高真空型ＬＰＣＶＤ装置の反応室を２５
０℃とした状態で反応室の内部に複数枚（例えば１７
枚）の基板を表側を下向きとして配置する。こうした後
にターボ分子ポンプの運転を開始する。ターボ分子ポン
プが定常回転に達した後、反応室内の温度を約１時間掛
けて２５０℃から４２５℃の堆積温度に迄上昇させる。
昇温開始後の最初の１０分間は反応室にガスを全く導入
せず真空中で昇温を行ない、しかる後純度が９９．９９
９９％以上の窒素ガスを３００ＳＣＣＭ流し続ける。こ
の時の反応室内における平衡圧力は、３．０×１０^−３
Ｔｏｒｒで有る。堆積温度に到達した後、原料ガスであ
るジシラン（Ｓｉ_２Ｈ_６）を２００ＳＣＣＭ流すと共
に、純度が９９．９９９９％以上の希釈用ヘリウム（Ｈ
ｅ）を１０００ＳＣＣＭ流す。堆積開始直後の反応室内
圧力は凡そ０．８５Ｔｏｒｒで有る。堆積の進行と共に
反応室内の圧力は徐々に上昇し、堆積終了直前の圧力は
凡そ１．２５Ｔｏｒｒと成る。斯様に堆積したシリコン
膜（１０３）は基板の周辺部約７ｍｍを除いた２８６ｍ
ｍ角の領域内に於いて、その膜厚変動は±５％以内で有
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to FIG. The substrate and the underlying protective film used in the present invention conform to the above description, but here, as an example of the substrate, 300 mm
× 300 mm square general-purpose alkali-free glass (10
Use 1). First, a base protective film (102), which is an insulating material, is formed on a substrate 101. Here, the substrate temperature is set to 1
A silicon oxide film having a thickness of about 200 nm is deposited by ECR-PECVD at 50 ° C. Next, a semiconductor film (103), such as an intrinsic silicon film, which will be an active layer of the thin film transistor later, is deposited. The thickness of the semiconductor film is about 50 nm. In this example, disilane (Si ₂ H ₆ ) as a source gas was supplied at 200 SCCM using a high vacuum LPCVD apparatus.
The amorphous silicon film 103 is deposited at a deposition temperature of 425 ° C. First, the reaction chamber of the high vacuum LPCVD apparatus is 25
At a temperature of 0 ° C., a plurality of sheets (for example, 17
Are placed with their front sides facing downward. After this, the operation of the turbo-molecular pump is started. After the turbo-molecular pump reaches steady rotation, the temperature in the reaction chamber is raised from 250 ° C. to a deposition temperature of 425 ° C. over about one hour.
During the first 10 minutes after the start of the temperature rise, the temperature was raised in a vacuum without introducing any gas into the reaction chamber, and then the purity was 99.99.
The nitrogen gas of 99% or more is kept flowing at 300 SCCM. At this time, the equilibrium pressure in the reaction chamber is 3.0 × 10 ^−3.
Torr. After reaching the deposition temperature, disilane (Si ₂ H ₆ ) as a source gas is flowed at 200 SCCM, and helium (H) having a purity of 99.9999% or more is used.
e) Flow 1000 SCCM. The pressure in the reaction chamber immediately after the start of the deposition is about 0.85 Torr. As the deposition proceeds, the pressure in the reaction chamber gradually increases, and the pressure immediately before the end of the deposition becomes approximately 1.25 Torr. The silicon film (103) thus deposited has a thickness of 286 m except for a peripheral portion of about 7 mm of the substrate.
Within the area of the m-square, the variation in the film thickness is within ± 5%.

【００４３】次にレーザー結晶化（第一の工程：図中で
はと表示）を行うのであるが、これに先立って非晶質
シリコン膜を弗酸溶液に浸し、半導体膜（１０３）上の
自然酸化膜をエッチングする。一般的にシリコン膜が露
出した表面は非常に不安定で、シリコン薄膜を保持して
いる雰囲気物質と容易に反応を起こす。従って、レーザ
ー照射をおこなう前処理では単に自然酸化膜を除去する
だけでなく、露出したシリコン膜表面を安定化させる必
要がある。このためには、弗酸溶液による処理が望まし
い。弗酸は純水との混合比が１：３０になるようにす
る。この弗酸溶液中に約２０から３０秒浸した後、すぐ
に純水洗浄を１０から２０分おこなう。この後スピンナ
ーで純水を取り除く。これによって、シリコン膜表面は
水素原子でターミネートされた安定化表面になる。Next, laser crystallization (first step: indicated in the figure) is performed. Prior to this, the amorphous silicon film is immersed in a hydrofluoric acid solution to remove the natural silicon film on the semiconductor film (103). Etch the oxide film. Generally, the surface where the silicon film is exposed is very unstable, and easily reacts with the atmospheric substance holding the silicon thin film. Therefore, it is necessary to not only remove the natural oxide film but also to stabilize the exposed surface of the silicon film in the pretreatment for performing the laser irradiation. For this purpose, treatment with a hydrofluoric acid solution is desirable. The mixing ratio of hydrofluoric acid with pure water is adjusted to 1:30. Immediately after immersion in this hydrofluoric acid solution for about 20 to 30 seconds, washing with pure water is performed for 10 to 20 minutes. Thereafter, pure water is removed with a spinner. As a result, the silicon film surface becomes a stabilized surface terminated with hydrogen atoms.

【００４４】次にレーザー光の照射をおこなう。本例で
はキセノン・クロライド（ＸｅＣｌ）のエキシマレーザ
ー（波長：３０８ｎｍ）を照射する。レーザーパルスの
強度半値幅（時間に対する半値幅）は２５ｎｓである。
基板をレーザー結晶化チャンバーにセットした後、真空
排気をおこなう。真空排気後基板温度を３５０度℃まで
上昇させる。一回のレーザー照射面積は１０ｍｍ角の正
方形状で、照射面でのエネルギー密度は１６０ｍＪ／ｃ
ｍ^２である。このレーザー光を９０％ずつ重ねつつ（つ
まり照射するごとに１ｍｍづつ）相対的にずらしながら
照射を繰り返す（図２参照）。こうして一辺３００ｍｍ
の基板全体のアモルファスシリコンを結晶化する。同様
な照射方法を用いて２回目のレーザー照射を行う。２回
目のエネルギー密度は１８０ｍＪ／ｃｍ^２で有る。これ
をくり返し、３回目、４回目と約２０ｍＪ／ｃｍ^２づつ
照射エネルギー密度を上昇させながら最終的にはのエネ
ルギー密度４４０ｍＪ／ｃｍ^２の照射をおこないレーザ
ー照射を終了する。ここで４５０ｍＪ／ｃｍ^２の照射レ
ーザーエネルギー密度を超えた高いエネルギーを照射す
ると、ｐ−Ｓｉのグレインが微結晶化を起こすため、こ
れ以上のエネルギー照射を避けた。Next, laser light irradiation is performed. In this embodiment, an excimer laser (wavelength: 308 nm) of xenon chloride (XeCl) is applied. The half width of the laser pulse intensity (half width with respect to time) is 25 ns.
After setting the substrate in the laser crystallization chamber, vacuum evacuation is performed. After evacuation, the substrate temperature is raised to 350 ° C. One laser irradiation area is a square shape of 10 mm square, and the energy density on the irradiation surface is 160 mJ / c.
a m ^2. Irradiation is repeated while overlapping the laser beams by 90% (that is, 1 mm each time they are irradiated) and relatively displaced (see FIG. 2). 300mm on each side
Crystallize the amorphous silicon of the entire substrate. A second laser irradiation is performed using a similar irradiation method. The second energy density is 180 mJ / cm ² . This repeated, third, and ends the laser irradiation performed irradiation energy density 440 mJ / cm ² of the fourth and final while increasing about 20 mJ / cm ² increments the irradiation energy density. Here, if high energy exceeding the irradiation laser energy density of 450 mJ / cm ² is applied, p-Si grains cause microcrystallization, so that further energy irradiation was avoided.

【００４５】次にこの基板を真空を保持した状態でロボ
ットアームによりプラズマ処理チャンバーに搬送し、こ
のチャンバー内に水素ガスを導入する。基板がプラズマ
処理チャンバーにセットされた状態で基板温度は２５０
℃になるので、同チャンバーのヒーターは常に基板温度
が２５０℃となるような設定になっている。本例では９
９．９９９％水素ガスをマスフローコントローラから導
入し、チャンバー内圧力は１（ｔｏｒｒ）になるように
調整した。この状態で平行平板電極に１３．５６ＭＨｚ
のＲＦを印可することによって放電を行い、水素による
レーザー結晶化ｐｏｌｙ−Ｓｉ膜中の捕獲準位終端（１
２１）をおこなった（第二の工程：図中ではと表
示）。基板加熱はおこなわなかったので基板温度は室温
程度で、投入したＲＦパワーは３Ｗ／ｃｍ^２とした。こ
の程度のＲＦパワーではプラズマからの熱流入による基
板温度上昇はほとんど無視できる程度である。水素は十
分短時間に膜中に拡散しうるので、１６０秒の処理で特
にｐｏｌｙ−Ｓｉ膜の深い位置および下地層との界面付
近まで効率的に拡散する。Next, the substrate is transferred to a plasma processing chamber by a robot arm while maintaining a vacuum, and hydrogen gas is introduced into the chamber. The substrate temperature is 250 with the substrate set in the plasma processing chamber.
° C, so that the heater in the chamber is set to always keep the substrate temperature at 250 ° C. In this example, 9
9.999% hydrogen gas was introduced from the mass flow controller, and the pressure in the chamber was adjusted to 1 (torr). In this state, 13.56 MHz is applied to the parallel plate electrode.
Is discharged by applying an RF of the trap level (1) in the laser-crystallized poly-Si film by hydrogen.
21) was performed (second step: indicated in the figure). Since the substrate was not heated, the substrate temperature was about room temperature and the applied RF power was 3 W / cm ² . With this level of RF power, the rise in substrate temperature due to heat inflow from the plasma is almost negligible. Since hydrogen can diffuse into the film in a sufficiently short time, the hydrogen is efficiently diffused particularly in a deep position of the poly-Si film and near the interface with the underlayer by the treatment for 160 seconds.

【００４６】次に真空を保ったままで基板（１００）を
絶縁膜形成チャンバーへと搬送する。この基板搬送によ
り基板温度は１８０℃に低下する。基板搬送終了後、チ
ャンバー内にシランガスと酸素ガスを流量比１：６で導
入し、チャンバー圧力を２×１０^−３（Ｔｏｒｒ）に調
節する。チャンバー内のガス圧力が安定したらＥＣＲ放
電を開始し、絶縁膜の成膜を開始する（第三の工程：図
中と表示）。投入したマイクロ波パワーは１ｋＷで、
マイクロ波は磁力線に平行に導入窓から導入した。導入
窓から１４ｃｍの位置にＥＣＲポイントがある。成膜は
１００（ｎｍ/min.）の成膜速度でおこなった。これに
より、第１層目のゲート絶縁膜（１０５）を３０ｎｍ形
成した。Next, the substrate (100) is transferred to the insulating film forming chamber while maintaining the vacuum. The substrate temperature is lowered to 180 ° C. by this substrate transfer. After the transfer of the substrate, silane gas and oxygen gas are introduced into the chamber at a flow ratio of 1: 6, and the chamber pressure is adjusted to 2 × 10 ⁻³ (Torr). When the gas pressure in the chamber is stabilized, the ECR discharge is started, and the formation of the insulating film is started (third step: indicated in the figure). The input microwave power is 1kW,
Microwaves were introduced from the introduction window parallel to the magnetic field lines. There is an ECR point at a position 14 cm from the introduction window. The film was formed at a film formation rate of 100 (nm / min.). As a result, a first-layer gate insulating film (105) was formed to a thickness of 30 nm.

【００４７】次に基板を真空チャンバーから取り出し、
これを３３０℃の飽和水蒸気雰囲気中にセットし、９０
分間熱処理をおこなった。次にｐｏｌｙ−Ｓｉ膜と第１
層絶縁膜の連続エッチングをおこなった。引き続き、第
２層絶縁膜（１０６）を本例では平行平板型ｒｆ放電Ｐ
ＥＣＶＤ法で基板温度を３５０℃として７０ｎｍ堆積し
た。原料ガスとしてはＴＥＯＳ（Ｓｉ−（Ｏ−ＣＨ_２−
ＣＨ_３）_４）と酸素（Ｏ_２）の混合ガスをもちいた。引
き続いてゲート電極（１０７）となる薄膜をＰＶＤ法或
いはＣＶＤ法などで堆積する。通常はゲート電極とゲー
ト配線は同一材料にて同一工程で作られる為、この材質
は電気抵抗が低く、３５０℃程度の熱工程に対して安定
である事が望まれる。本例では膜厚が６００ｎｍのタン
タル薄膜をスパッター法により形成する。タンタル薄膜
を形成する際の基板温度は１８０℃であり、スパッタガ
スとして窒素ガスを６．７％含むアルゴンガスを用い
る。斯様に形成したタンタル薄膜は結晶構造がα構造と
成っており、その比抵抗は凡そ４０μΩｃｍである。ゲ
ート電極となる薄膜を堆積後パターニングを行い、引き
続いて半導体膜に不純物イオン注入を行ってソース・ド
レイン領域（１０８、１０９）及びチャンネル領域を形
成する。この時ゲート電極がイオン注入のマスクとなっ
ているため、チャンネルはゲート電極下のみに形成され
る自己整合構造となる。イオン・ドーピング法の原料ガ
スとしては水素中に希釈された濃度０．１％程度から１
０％程度のホスフィン（ＰＨ_３）やジボラン（Ｂ
_２Ｈ_６）等の注入不純物元素の水素化物を用いる。本例
ではＮＭＯＳ形成を目指し、イオン・ドーピング装置を
用いて、水素中に希釈された濃度５％のホスフィン（Ｐ
Ｈ_３）を加速電圧１００ｋｅＶで注入する。ＰＨ_３ ^＋や
Ｈ_２ ^＋イオンを含むの全イオン注入量量は１×１０１６
ｃｍ^−２である。Next, the substrate is taken out of the vacuum chamber,
This was set in a saturated steam atmosphere at 330 ° C., and 90
Heat treatment was performed for minutes. Next, the poly-Si film and the first
Continuous etching of the layer insulating film was performed. Subsequently, the second-layer insulating film (106) is coated with a parallel plate type rf discharge P in this example.
The substrate was deposited at a temperature of 350 ° C. by ECVD to deposit 70 nm. As the raw material gas _{TEOS (Si- (O-CH 2} -
A mixed gas of CH ₃ ) ₄ ) and oxygen (O ₂ ) was used. Subsequently, a thin film serving as a gate electrode (107) is deposited by a PVD method or a CVD method. Usually, the gate electrode and the gate wiring are made of the same material in the same process, so that this material is desired to have low electric resistance and to be stable to a heat process of about 350 ° C. In this embodiment, a tantalum thin film having a thickness of 600 nm is formed by a sputtering method. The substrate temperature for forming the tantalum thin film is 180 ° C., and an argon gas containing 6.7% of a nitrogen gas is used as a sputtering gas. The thus formed tantalum thin film has an α-structure crystal structure, and its specific resistance is approximately 40 μΩcm. After depositing a thin film to be a gate electrode, patterning is performed, and then impurity ions are implanted into the semiconductor film to form source / drain regions (108, 109) and a channel region. At this time, since the gate electrode serves as a mask for ion implantation, the channel has a self-aligned structure formed only under the gate electrode. As a source gas for the ion doping method, a concentration of about 0.1% diluted in hydrogen to 1%
About 0% of phosphine (PH ₃ ) and diborane (B
_A hydride of an implanted impurity element such as ₂ H ₆ ) is used. In this example, 5% phosphine (P) diluted in hydrogen is used in an ion doping apparatus with the aim of forming an NMOS.
H ₃ ) is injected at an acceleration voltage of 100 keV. The total ion implantation amount including PH ₃ ⁺ and H ₂ ⁺ ions is 1 × 10 16
cm ⁻² .

【００４８】次にソース・ドレイン上にコンタクトホー
ルを開孔し、ソース・ドレイン取り出し電極（１１０、
１１１）と配線をＰＶＤ法やＣＶＤ法などで形成して薄
膜トランジスタが完成する。Next, a contact hole is formed on the source / drain, and a source / drain extraction electrode (110,
111) and wiring are formed by a PVD method, a CVD method, or the like to complete a thin film transistor.

【００４９】従来の技術では、高品質なｐｏｌｙ−Ｓｉ
膜およびＭＯＳ界面を低温で、且つ高いスループットで
形成する有効なプロセスが明確でなかった。しかし、以
上述べて来た様に本発明の薄膜トランジスタの製造方法
を用いることによって極めて高品質なｐｏｌｙ−Ｓｉお
よびＭＯＳ界面形成が可能となる。結果として高移動
度、低しきい値電圧でなお且つバラツキの極めて少ない
薄膜トランジスタの製造が可能となり、超低消費電力回
路の実現が可能となる。In the prior art, high-quality poly-Si
An effective process for forming the film and MOS interface at low temperature and high throughput has not been clarified. However, as described above, by using the method of manufacturing a thin film transistor of the present invention, it is possible to form an extremely high-quality poly-Si and MOS interface. As a result, it is possible to manufacture a thin film transistor having a high mobility, a low threshold voltage, and an extremely small variation, thereby realizing an ultra-low power consumption circuit.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の薄膜トランジスタの製造方法を示した
工程断面図FIG. 1 is a process sectional view showing a method for manufacturing a thin film transistor of the present invention.

【図２】レーザー結晶化時のレーザービーム照射方法の
一例を模式的に示す図。FIG. 2 is a diagram schematically showing an example of a laser beam irradiation method during laser crystallization.

【図３】レーザー結晶化時のレーザービーム照射方法の
一例を模式的に示す図。FIG. 3 is a diagram schematically showing an example of a laser beam irradiation method during laser crystallization.

【図４】ＭＯＳ界面の界面順位密度の基板温度依存性を
示す線図。FIG. 4 is a diagram showing the substrate temperature dependence of the interface order density of a MOS interface.

【図５】ＭＯＳ界面形成工程によって作製したＭＯＳ構
造の高周波Ｃ−Ｖ特性を示す線図。FIG. 5 is a diagram showing high-frequency CV characteristics of a MOS structure manufactured by a MOS interface forming step.

【図６】２段階絶縁膜形成工程によって作製したＭＯＳ
構造と単層で形成したＭＯＳ構造の絶縁耐圧特性を示す
線図。FIG. 6 shows a MOS manufactured by a two-step insulating film forming process.
FIG. 4 is a diagram showing the withstand voltage characteristics of the structure and the MOS structure formed of a single layer.

【符号の説明】[Explanation of symbols]

１０１．．．基板 １０２．．．下地絶縁膜 １０３．．．半導体膜 １０４．．．レーザー光 １０５．．．第１層ゲート絶縁膜 １０６．．．第２層ゲート絶縁膜 １０７．．．ゲート電極 １０８．．．ソース １０９．．．ドレイン １１０．．．ソース電極 １１１．．．ドレイン電極 ２０１．．．レーザー照射領域 ２０３．．．ｘ方向移動 ２０４．．．ｙ方向移動 ３０１．．．ライン状レーザービーム 101. . . Substrate 102. . . Base insulating film 103. . . Semiconductor film 104. . . Laser light 105. . . First layer gate insulating film 106. . . Second layer gate insulating film 107. . . Gate electrode 108. . . Source 109. . . Drain 110. . . Source electrode 111. . . Drain electrode 201. . . Laser irradiation area 203. . . x direction movement 204. . . Movement in y direction 301. . . Linear laser beam

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F052 AA02 BA02 BA07 BB01 BB02 BB03 BB07 DA01 DA03 DA04 DA05 DA06 DB01 DB02 DB03 DB05 DB07 EA16 JA01 5F058 BC02 BF07 BF23 BF29 BH02 BJ01 BJ10 5F110 AA06 AA17 BB01 BB03 BB05 CC02 DD01 DD02 DD03 DD04 DD05 DD13 DD14 DD25 EE04 EE44 FF02 FF09 FF30 FF31 FF36 GG01 GG02 GG03 GG04 GG13 GG25 GG42 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ12 HJ23 PP03 PP04 PP05 PP10 PP31 QQ09 QQ11 QQ25  ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) DD04 DD05 DD13 DD14 DD25 EE04 EE44 FF02 FF09 FF30 FF31 FF36 GG01 GG02 GG03 GG04 GG13 GG25 GG42 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ12 HJ23 PP03 PP04 PP05 PP10 PP31 QQ09 QQ11 QQ25

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】基板上の半導体層に光照射をおこない半導
体層の結晶化をおこなう第一の工程、該半導体層にプラ
ズマ処理を施す第二の工程、該半導体層上にゲート絶縁
膜を形成する第三の工程を真空中連続でおこなう薄膜ト
ランジスタの製造方法において、前記第一から第三の工
程は工程が進むにつれて基板温度を低下させながら処理
をおこなうことを特徴とする薄膜トランジスタの製造方
法。A first step of irradiating the semiconductor layer on the substrate with light to crystallize the semiconductor layer; a second step of performing a plasma treatment on the semiconductor layer; and forming a gate insulating film on the semiconductor layer. In the method for manufacturing a thin film transistor, the third step is continuously performed in a vacuum, wherein the first to third steps are performed while lowering the substrate temperature as the step proceeds. 【請求項２】前記第二の工程は基板温度２００℃以上で
おこない、且つ、前記第三の工程は基板温度２００℃以
下でおこなうことを特徴とする請求項１記載の薄膜トラ
ンジスタの製造方法。2. The method according to claim 1, wherein the second step is performed at a substrate temperature of 200 ° C. or higher, and the third step is performed at a substrate temperature of 200 ° C. or lower. 【請求項３】前記第二の工程は基板温度２００℃以上で
おこない、且つ、前記第三の工程は基板温度１００℃以
下でおこなうことを特徴とする請求項１又は２記載の薄
膜トランジスタの製造方法。3. The method according to claim 1, wherein the second step is performed at a substrate temperature of 200 ° C. or higher, and the third step is performed at a substrate temperature of 100 ° C. or lower. . 【請求項４】前記第二の工程は基板温度２００℃以上で
おこない、且つ、前記第三の工程は基板温度が室温以下
でおこなうことを特徴とする請求項１又は２記載の薄膜
トランジスタの製造方法。4. The method according to claim 1, wherein the second step is performed at a substrate temperature of 200 ° C. or higher, and the third step is performed at a substrate temperature of room temperature or lower. . 【請求項５】前記第三の工程の後、水分雰囲気中にて１
００℃以上で熱処理をおこなうことを特徴とする請求項
１乃至４のいずれかに記載の薄膜トランジスタの製造方
法。5. The method according to claim 1, further comprising the step of:
The method according to claim 1, wherein the heat treatment is performed at a temperature of 00 ° C. or higher. 【請求項６】前記第三の工程の後、大気圧以上に加圧し
た水分雰囲気中にて１００℃以上で熱処理をおこなうこ
とを特徴とする請求項１乃至４のいずれかに記載の薄膜
トランジスタの製造方法。6. The thin film transistor according to claim 1, wherein after the third step, a heat treatment is performed at a temperature of 100 ° C. or more in a moisture atmosphere pressurized to an atmospheric pressure or more. Production method. 【請求項７】前記第三の工程は、プラズマＣＶＤを用い
ておこなうことを特徴とする請求項１乃至６のいずれか
に記載の薄膜トランジスタの製造方法。7. The method according to claim 1, wherein the third step is performed by using plasma CVD. 【請求項８】前記第三の工程は、マイクロ波放電プラズ
マをもちいておこなうことを特徴とする請求項１乃至６
のいずれかに記載の薄膜トランジスタの製造方法。8. The method according to claim 1, wherein the third step is performed using microwave discharge plasma.
The method for manufacturing a thin film transistor according to any one of the above.