JP2002237558A - 電力用半導体装置及びそれの実装体 - Google Patents
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Abstract
(57)【要約】
【課題】 絶縁空間距離及び配線基板上での沿面距離を
確保しつつ、電力用半導体装置及びそれの実装体の小型
化を図る。 【解決手段】 各電力用半導体チップ(トライアック)
11に対してそれぞれ第1乃至第4端子T2,T1,
G,NCが設けられている。端子T2,T1,Gは対応
するチップ11と電気的に接続されている一方、端子N
Cはチップ11と電気的に接続されていない。動作時に
おいて、端子T1,G間の電位差は、端子T2,G間の
電位差よりも小さくなる。端子T1,Gはパッケージ1
2の外部において交互に所定の間隔d1gで以て1列に
配列されている。端子T2は端子T1と対向して又端子
NCは端子Gと対向してパッケージ12の外部に1列に
配列されている。端子NCを介して隣り合う端子T2間
の間隔d2は上記間隔d1gよりも広い。
確保しつつ、電力用半導体装置及びそれの実装体の小型
化を図る。 【解決手段】 各電力用半導体チップ(トライアック)
11に対してそれぞれ第1乃至第4端子T2,T1,
G,NCが設けられている。端子T2,T1,Gは対応
するチップ11と電気的に接続されている一方、端子N
Cはチップ11と電気的に接続されていない。動作時に
おいて、端子T1,G間の電位差は、端子T2,G間の
電位差よりも小さくなる。端子T1,Gはパッケージ1
2の外部において交互に所定の間隔d1gで以て1列に
配列されている。端子T2は端子T1と対向して又端子
NCは端子Gと対向してパッケージ12の外部に1列に
配列されている。端子NCを介して隣り合う端子T2間
の間隔d2は上記間隔d1gよりも広い。
Description
【0001】
【発明の属する技術分野】本発明は電力用半導体装置及
び当該電力用半導体装置を搭載した実装体に関する。
び当該電力用半導体装置を搭載した実装体に関する。
【0002】
【従来の技術】図11及び図12に従来の電力用半導体
装置10Pの実装体30Pを説明するための模式的な平
面図及び側面図を示す。実装体30Pは、配線基板20
P上と、当該配線基板20P上に搭載された電力用半導
体装置10Pとを備える。
装置10Pの実装体30Pを説明するための模式的な平
面図及び側面図を示す。実装体30Pは、配線基板20
P上と、当該配線基板20P上に搭載された電力用半導
体装置10Pとを備える。
【0003】図11に示すように、電力用半導体装置1
0Pは一列に並ぶ4つの電力用半導体チップ(ここでは
トライアック)11Pを備えており、これらの電力用半
導体チップ11Pは絶縁性のパッケージ12Pで覆われ
ている。
0Pは一列に並ぶ4つの電力用半導体チップ(ここでは
トライアック)11Pを備えており、これらの電力用半
導体チップ11Pは絶縁性のパッケージ12Pで覆われ
ている。
【0004】各電力用半導体チップ11Pに対して4つ
の端子T1P,T2P,T2P,GPが設けられてい
る。なお、従来の電力用半導体装置10Pでは、2つの
端子T2Pはパッケージ12Pの内部において一体化し
ている。端子T1P,T2P,GPはパッケージ12P
の内部において対応する電力用半導体チップ11Pと電
気的に接続されている。端子GPはトライアックの制御
端子を成し、端子T1Pと(2つの)端子T2Pと間に
トライアックの主回路電流が流れる。
の端子T1P,T2P,T2P,GPが設けられてい
る。なお、従来の電力用半導体装置10Pでは、2つの
端子T2Pはパッケージ12Pの内部において一体化し
ている。端子T1P,T2P,GPはパッケージ12P
の内部において対応する電力用半導体チップ11Pと電
気的に接続されている。端子GPはトライアックの制御
端子を成し、端子T1Pと(2つの)端子T2Pと間に
トライアックの主回路電流が流れる。
【0005】電力用半導体装置10PはDIP(Dual I
nline Package)タイプであり、端子T1P,GPはパ
ッケージ側面12W1Pにおいて定間隔で交互に並んで
おり、(パッケージ12Pの外部において合計8つの)
端子T2Pは上記パッケージ側面12W1Pに平行なパ
ッケージ側面12W2Pにおいて端子T1P,GPと同
じ間隔で並んでいる。
nline Package)タイプであり、端子T1P,GPはパ
ッケージ側面12W1Pにおいて定間隔で交互に並んで
おり、(パッケージ12Pの外部において合計8つの)
端子T2Pは上記パッケージ側面12W1Pに平行なパ
ッケージ側面12W2Pにおいて端子T1P,GPと同
じ間隔で並んでいる。
【0006】図12に示すように、端子T1P,T2
P,GPは配線基板20Pのスルーホール23Pに挿入
されており、各スルーホール23Pの開口端周辺に形成
されたランド24Pに半田17P等で接続されている。
ランド24Pは不図示の配線パターンに接続されてい
る。なお、各端子T1P,T2P,GPはストッパ16
Pを有しており、従来の実装体30Pでは全てのストッ
パ16Pが配線基板20Pに接触している。
P,GPは配線基板20Pのスルーホール23Pに挿入
されており、各スルーホール23Pの開口端周辺に形成
されたランド24Pに半田17P等で接続されている。
ランド24Pは不図示の配線パターンに接続されてい
る。なお、各端子T1P,T2P,GPはストッパ16
Pを有しており、従来の実装体30Pでは全てのストッ
パ16Pが配線基板20Pに接触している。
【0007】
【発明が解決しようとする課題】電力用半導体装置10
Pの端子T1P,T2P,GP間の電位差が例えば50
V程度の低い値であれば、各端子T1P,T2P,GP
間の絶縁空間距離及びそれに対応する、配線基板20P
の表面上での沿面距離(隣り合うランド24P間の距
離)に関する規定は緩やかである。しかしながら、端子
T1P,T2P,GP間の電位差が例えば数百〜千数百
Vという高い値の場合、上述の絶縁空間距離及び沿面距
離を確保する必要がある。
Pの端子T1P,T2P,GP間の電位差が例えば50
V程度の低い値であれば、各端子T1P,T2P,GP
間の絶縁空間距離及びそれに対応する、配線基板20P
の表面上での沿面距離(隣り合うランド24P間の距
離)に関する規定は緩やかである。しかしながら、端子
T1P,T2P,GP間の電位差が例えば数百〜千数百
Vという高い値の場合、上述の絶縁空間距離及び沿面距
離を確保する必要がある。
【0008】このとき、従来の実装体30Pにおいて、
端子T1P,T2P,GPの間隔を広げれば、上述の絶
縁空間距離及び沿面距離を増大することはできる。しか
しながら、かかる場合、電力用半導体装置10Pが、従
って実装体30Pが大型化してしまう。
端子T1P,T2P,GPの間隔を広げれば、上述の絶
縁空間距離及び沿面距離を増大することはできる。しか
しながら、かかる場合、電力用半導体装置10Pが、従
って実装体30Pが大型化してしまう。
【0009】本発明はかかる点に鑑みてなされたもので
あり、複数の電力用半導体チップを備えた電力用半導体
装置及び当該電力用半導体装置の実装体において、絶縁
空間距離及び沿面距離を確保しつつ、該電力用半導体装
置及び実装体の小型化を図ることを目的とする。
あり、複数の電力用半導体チップを備えた電力用半導体
装置及び当該電力用半導体装置の実装体において、絶縁
空間距離及び沿面距離を確保しつつ、該電力用半導体装
置及び実装体の小型化を図ることを目的とする。
【0010】
【課題を解決するための手段】請求項1に記載の電力用
半導体装置は、複数の電力用半導体チップと、前記複数
の電力用半導体チップを覆う絶縁性のパッケージと、前
記パッケージの内部から外部へ突出する複数の端子とを
備え、前記複数の端子は、前記複数の電力用半導体チッ
プのそれぞれに対して設けられて対応する電力用半導体
チップに電気的に接続された第1乃至第3端子を複数含
み、前記電力用半導体チップの主回路電流が流れる端子
として前記第1及び第2端子のみが設けられており、前
記第3端子は前記電力用半導体チップの制御端子を成
し、動作時において、前記第2端子と前記第3端子との
電位差は前記第1端子と前記第3端子との電位差よりも
小さくなり、前記複数の第2及び第3端子は、前記パッ
ケージの外部において1列を成して所定の間隔で交互に
配列されており、前記複数の第1端子は、前記パッケー
ジの外部において前記所定の間隔よりも広い間隔で前記
複数の第2及び第3端子の配列に対向して1列に配列さ
れている。
半導体装置は、複数の電力用半導体チップと、前記複数
の電力用半導体チップを覆う絶縁性のパッケージと、前
記パッケージの内部から外部へ突出する複数の端子とを
備え、前記複数の端子は、前記複数の電力用半導体チッ
プのそれぞれに対して設けられて対応する電力用半導体
チップに電気的に接続された第1乃至第3端子を複数含
み、前記電力用半導体チップの主回路電流が流れる端子
として前記第1及び第2端子のみが設けられており、前
記第3端子は前記電力用半導体チップの制御端子を成
し、動作時において、前記第2端子と前記第3端子との
電位差は前記第1端子と前記第3端子との電位差よりも
小さくなり、前記複数の第2及び第3端子は、前記パッ
ケージの外部において1列を成して所定の間隔で交互に
配列されており、前記複数の第1端子は、前記パッケー
ジの外部において前記所定の間隔よりも広い間隔で前記
複数の第2及び第3端子の配列に対向して1列に配列さ
れている。
【0011】請求項2に記載の電力用半導体装置は、請
求項1に記載の電力用半導体装置であって、前記複数の
端子は、前記複数の電力用半導体チップのそれぞれに対
して設けられている一方で前記複数の電力用半導体チッ
プのいずれとも電気的に接続されておらず、前記パッケ
ージの外部において前記複数の第1端子の配列上に前記
複数の第1端子と交互に配置された、複数の第4端子を
更に含む。
求項1に記載の電力用半導体装置であって、前記複数の
端子は、前記複数の電力用半導体チップのそれぞれに対
して設けられている一方で前記複数の電力用半導体チッ
プのいずれとも電気的に接続されておらず、前記パッケ
ージの外部において前記複数の第1端子の配列上に前記
複数の第1端子と交互に配置された、複数の第4端子を
更に含む。
【0012】請求項3に記載の電力用半導体装置は、請
求項2に記載の電力用半導体装置であって、前記複数の
第1及び第4端子は前記パッケージの外部に幅狭部及び
幅広部を含み、前記幅狭部は端子の先端部分に設けられ
ており、前記複数の第4端子の前記幅狭部と前記幅広部
との境界は、前記複数の第1端子の前記幅狭部と前記幅
広部との境界よりも前記パッケージに近い。
求項2に記載の電力用半導体装置であって、前記複数の
第1及び第4端子は前記パッケージの外部に幅狭部及び
幅広部を含み、前記幅狭部は端子の先端部分に設けられ
ており、前記複数の第4端子の前記幅狭部と前記幅広部
との境界は、前記複数の第1端子の前記幅狭部と前記幅
広部との境界よりも前記パッケージに近い。
【0013】請求項4に記載の電力用半導体装置は、請
求項2に記載の電力用半導体装置であって、前記複数の
第4端子は前記複数の第1端子よりも短い。
求項2に記載の電力用半導体装置であって、前記複数の
第4端子は前記複数の第1端子よりも短い。
【0014】請求項5に記載の電力用半導体装置は、請
求項1又は2に記載の電力用半導体装置であって、前記
複数の端子のうちで各配列の両端の端子のみが、各配列
の外側に向けて設けられたストッパを有する。
求項1又は2に記載の電力用半導体装置であって、前記
複数の端子のうちで各配列の両端の端子のみが、各配列
の外側に向けて設けられたストッパを有する。
【0015】請求項6に記載の電力用半導体装置の実装
体は、請求項2又は3に記載の電力用半導体装置と、複
数のスルーホールを有しており、前記複数のスルーホー
ルに前記複数の第1乃至第4端子を挿入して前記電力用
半導体装置を搭載した配線基板とを備え、前記複数のス
ルーホールのうちで前記複数の第4端子が挿入されるス
ルーホールに対しては導電物が形成されていない。
体は、請求項2又は3に記載の電力用半導体装置と、複
数のスルーホールを有しており、前記複数のスルーホー
ルに前記複数の第1乃至第4端子を挿入して前記電力用
半導体装置を搭載した配線基板とを備え、前記複数のス
ルーホールのうちで前記複数の第4端子が挿入されるス
ルーホールに対しては導電物が形成されていない。
【0016】
【発明の実施の形態】<実施の形態1>図1及び図2に
実施の形態1に係る、電力用半導体装置の実装体30を
説明するための模式的な平面図及び側面図を示す。な
お、図1ではパッケージ12内部を模式的に図示してい
る一方で、配線基板20の配線パターン22(図2参
照)等の図示化を省略している。また、図2は実装体3
0の一部を拡大して又配線基板20を断面で図示してい
る。
実施の形態1に係る、電力用半導体装置の実装体30を
説明するための模式的な平面図及び側面図を示す。な
お、図1ではパッケージ12内部を模式的に図示してい
る一方で、配線基板20の配線パターン22(図2参
照)等の図示化を省略している。また、図2は実装体3
0の一部を拡大して又配線基板20を断面で図示してい
る。
【0017】図1及び図2に示すように、実装体30は
電力用半導体装置10及び配線基板20を備えている。
まず、電力用半導体装置10を説明する。
電力用半導体装置10及び配線基板20を備えている。
まず、電力用半導体装置10を説明する。
【0018】電力用半導体装置10は、複数の(ここで
は4つの)電力用半導体チップ11と、絶縁性のパッケ
ージ12と、それぞれ電力用半導体チップ11と同数の
(ここでは各4つの)第1乃至第4端子T2,T1,
G,NCとを備えている。ここでは電力用半導体チップ
11が3端子双方向性サイリスタ、いわゆるトライアッ
クの場合を一例に挙げて説明する。なお、図1では紙面
右側の2つの電力用半導体チップ11を図記号で模式的
に図示している。
は4つの)電力用半導体チップ11と、絶縁性のパッケ
ージ12と、それぞれ電力用半導体チップ11と同数の
(ここでは各4つの)第1乃至第4端子T2,T1,
G,NCとを備えている。ここでは電力用半導体チップ
11が3端子双方向性サイリスタ、いわゆるトライアッ
クの場合を一例に挙げて説明する。なお、図1では紙面
右側の2つの電力用半導体チップ11を図記号で模式的
に図示している。
【0019】複数の電力用半導体チップ11は1列に並
べられており、これらの電力用半導体チップ11を覆っ
て絶縁性のパッケージ12が設けられている。なお、パ
ッケージ12は、配線基板20と対面するパッケージ底
面12S1と、当該パッケージ底面12S1と対向する
パッケージ上面12S2と、パッケージ底面12S1及
びパッケージ上面12S2の双方と交差し互いに対向す
るパッケージ側面12W1,12W2とを有する。
べられており、これらの電力用半導体チップ11を覆っ
て絶縁性のパッケージ12が設けられている。なお、パ
ッケージ12は、配線基板20と対面するパッケージ底
面12S1と、当該パッケージ底面12S1と対向する
パッケージ上面12S2と、パッケージ底面12S1及
びパッケージ上面12S2の双方と交差し互いに対向す
るパッケージ側面12W1,12W2とを有する。
【0020】各電力用半導体チップ11に対してそれぞ
れ第1乃至第4端子T2,T1,G,NCが設けられて
おり、これら複数の第1乃至第4端子T2,T1,G,
NCはパッケージ12の内部から外部へ突出している。
各電力用半導体チップ11はパッケージ12の内部にお
いて当該電力用半導体チップ11に対して設けられた
(対応した)第1端子T2上に配置されており、第1端
子T2と例えば半田により電気的に接続されている。更
に、第2及び第3端子T1,Gがパッケージ12の内部
において、対応する電力用半導体チップ11と例えばワ
イヤにより電気的に接続されている。特に、第4端子N
Cは電力用半導体チップ11とは電気的に接続されてい
ない。
れ第1乃至第4端子T2,T1,G,NCが設けられて
おり、これら複数の第1乃至第4端子T2,T1,G,
NCはパッケージ12の内部から外部へ突出している。
各電力用半導体チップ11はパッケージ12の内部にお
いて当該電力用半導体チップ11に対して設けられた
(対応した)第1端子T2上に配置されており、第1端
子T2と例えば半田により電気的に接続されている。更
に、第2及び第3端子T1,Gがパッケージ12の内部
において、対応する電力用半導体チップ11と例えばワ
イヤにより電気的に接続されている。特に、第4端子N
Cは電力用半導体チップ11とは電気的に接続されてい
ない。
【0021】第3端子Gは電力用半導体チップ(ここで
はトライアック)11のスイッチング電圧を制御する制
御端子(ゲート端子)であり、電力用半導体チップ11
の主回路電流が流れる端子として第1及び第2端子T
2,T1のみが設けられている。このため、以下の説明
では、第1及び第2端子T2,T1を「主回路端子T
2,T1」とも呼び、第3端子Gを「制御端子G」とも
呼ぶ。また、第4端子NCを「ダミー端子NC」とも呼
ぶ。特に、動作時において、主回路端子(ないしは第2
端子)T1と制御端子(ないしは第3端子)Gとの電位
差は、主回路端子(ないしは第1端子)T2と制御端子
Gとの電位差よりも小さくなる。
はトライアック)11のスイッチング電圧を制御する制
御端子(ゲート端子)であり、電力用半導体チップ11
の主回路電流が流れる端子として第1及び第2端子T
2,T1のみが設けられている。このため、以下の説明
では、第1及び第2端子T2,T1を「主回路端子T
2,T1」とも呼び、第3端子Gを「制御端子G」とも
呼ぶ。また、第4端子NCを「ダミー端子NC」とも呼
ぶ。特に、動作時において、主回路端子(ないしは第2
端子)T1と制御端子(ないしは第3端子)Gとの電位
差は、主回路端子(ないしは第1端子)T2と制御端子
Gとの電位差よりも小さくなる。
【0022】電力用半導体装置10はいわゆるDIP
(Dual Inline Package)タイプの外観を有している。
具体的には、各4つの主回路端子T1及び制御端子Gは
交互に配置されており、パッケージ側面12W1からパ
ッケージ12の外部に突出している。そして、これらの
主回路端子T1及び制御端子Gはパッケージ12の外部
において曲げられており、パッケージ側面12W1に沿
ってパッケージ底面12S1の側に(パッケージ底面1
2S1に垂直な方向に)延在している。このとき、主回
路端子T1及び制御端子Gは電力用半導体チップ11と
同じ配列方向に所定の間隔で1列に配列されている。隣
り合う主回路端子T1と制御端子Gとは例えばパッケー
ジ12からの突出位置付近において間隔d1gだけあけ
て配列されている。
(Dual Inline Package)タイプの外観を有している。
具体的には、各4つの主回路端子T1及び制御端子Gは
交互に配置されており、パッケージ側面12W1からパ
ッケージ12の外部に突出している。そして、これらの
主回路端子T1及び制御端子Gはパッケージ12の外部
において曲げられており、パッケージ側面12W1に沿
ってパッケージ底面12S1の側に(パッケージ底面1
2S1に垂直な方向に)延在している。このとき、主回
路端子T1及び制御端子Gは電力用半導体チップ11と
同じ配列方向に所定の間隔で1列に配列されている。隣
り合う主回路端子T1と制御端子Gとは例えばパッケー
ジ12からの突出位置付近において間隔d1gだけあけ
て配列されている。
【0023】他方、各主回路端子T2は各主回路端子T
1と対向して、又、各ダミー端子NCは各制御端子Gと
対向してパッケージ側面12W2からパッケージ12の
外部に突出している。即ち、各4つの主回路端子T2及
びダミー端子NCは、パッケージの外部において、主回
路端子T1及び制御端子Gの配列に対向して交互に配置
されている。これらの主回路端子T2及びダミー端子N
Cはパッケージ12の外部において、主回路端子T1及
び制御端子Gと同じ方向に向いて延在している。このと
き、主回路端子T2及びダミー端子NCは、主回路端子
T1と制御端子Gと同じ間隔で、又、主回路端子T1及
び制御端子Gの配列と平行して、1列に配列されてい
る。ダミー端子NCを介して隣り合う主回路端子T2は
例えばパッケージ側面12W2からの突出位置付近にお
いて間隔d2だけ離れており、この間隔d2は端子T
1,G間の間隔d1gよりも広い。
1と対向して、又、各ダミー端子NCは各制御端子Gと
対向してパッケージ側面12W2からパッケージ12の
外部に突出している。即ち、各4つの主回路端子T2及
びダミー端子NCは、パッケージの外部において、主回
路端子T1及び制御端子Gの配列に対向して交互に配置
されている。これらの主回路端子T2及びダミー端子N
Cはパッケージ12の外部において、主回路端子T1及
び制御端子Gと同じ方向に向いて延在している。このと
き、主回路端子T2及びダミー端子NCは、主回路端子
T1と制御端子Gと同じ間隔で、又、主回路端子T1及
び制御端子Gの配列と平行して、1列に配列されてい
る。ダミー端子NCを介して隣り合う主回路端子T2は
例えばパッケージ側面12W2からの突出位置付近にお
いて間隔d2だけ離れており、この間隔d2は端子T
1,G間の間隔d1gよりも広い。
【0024】ここで、図3の拡大図を参照しつつ、電力
用半導体装置10の端子T1,T2,G,NCを説明す
る。なお、図3での端子T1,T2,G,NCの図示化
の方向は図2と同じである。
用半導体装置10の端子T1,T2,G,NCを説明す
る。なお、図3での端子T1,T2,G,NCの図示化
の方向は図2と同じである。
【0025】電力用半導体装置10の端子T1,T2,
G,NCは、パッケージ12の外部に幅狭部13及び幅
広部14を含んでいる。幅広部14は幅狭部13よりも
端子T1,Gの又は端子T2,NCの配列方向に沿って
寸法が長い(幅が広い)。幅狭部13は端子の先端部分
に設けられており、幅狭部13に引き続いて幅広部14
が設けられている。なお、ここでは、幅狭部13と幅広
部14との境界の一例として、各端子T1,T2,G,
NCのうちで後述の配線基板20のスルーホール23の
開口端寸法(開口径)と同じ寸法の部分を「境界15」
と呼ぶ。特に、電力用半導体装置10では全ての端子T
1,T2,G,NCにおいて幅狭部13と幅広部14と
の境界15は同一平面上に在る。このような形状によ
り、端子T1,T2,G,NCの境界15近傍部分が図
2に示すように配線基板20と当接し、かかる境界15
近傍部分がストッパ16(図3参照)として働く。
G,NCは、パッケージ12の外部に幅狭部13及び幅
広部14を含んでいる。幅広部14は幅狭部13よりも
端子T1,Gの又は端子T2,NCの配列方向に沿って
寸法が長い(幅が広い)。幅狭部13は端子の先端部分
に設けられており、幅狭部13に引き続いて幅広部14
が設けられている。なお、ここでは、幅狭部13と幅広
部14との境界の一例として、各端子T1,T2,G,
NCのうちで後述の配線基板20のスルーホール23の
開口端寸法(開口径)と同じ寸法の部分を「境界15」
と呼ぶ。特に、電力用半導体装置10では全ての端子T
1,T2,G,NCにおいて幅狭部13と幅広部14と
の境界15は同一平面上に在る。このような形状によ
り、端子T1,T2,G,NCの境界15近傍部分が図
2に示すように配線基板20と当接し、かかる境界15
近傍部分がストッパ16(図3参照)として働く。
【0026】次に、図4に配線基板20の一部の模式的
な平面図を示し、図4及び図2を参照しつつ配線基板2
0を説明する。配線基板20は絶縁基板21,配線パタ
ーン(ないしは回路パターン)22,スルーホール23
を備えている。詳細には、絶縁基板21は例えばエポキ
シ樹脂等から成り、対向する表面(ないしは主面)21
S1,21S2を有している。そして、絶縁基板21の
両表面21S1,21S2間を貫いてスルーホール23
が形成されている。スルーホール23は、端子T1,T
2,G,NCの幅狭部13(図3参照)を挿入可能であ
り且つストッパ16(図3参照)と当接しうる形状・寸
法を有する。
な平面図を示し、図4及び図2を参照しつつ配線基板2
0を説明する。配線基板20は絶縁基板21,配線パタ
ーン(ないしは回路パターン)22,スルーホール23
を備えている。詳細には、絶縁基板21は例えばエポキ
シ樹脂等から成り、対向する表面(ないしは主面)21
S1,21S2を有している。そして、絶縁基板21の
両表面21S1,21S2間を貫いてスルーホール23
が形成されている。スルーホール23は、端子T1,T
2,G,NCの幅狭部13(図3参照)を挿入可能であ
り且つストッパ16(図3参照)と当接しうる形状・寸
法を有する。
【0027】図2に示すように電力用半導体装置10は
パッケージ底面12S1を配線基板20の表面21S1
に対面させて配置され、かかる配置形態における電力用
半導体装置10の端子T1,T2,G,NCの位置に対
応してスルーホール23が形成されている。なお、実装
体30においては電力用半導体装置10に対して16個
のスルーホール23が設けられているが、図4ではその
うちの一部を(図2に対応の範囲内を)図示している。
パッケージ底面12S1を配線基板20の表面21S1
に対面させて配置され、かかる配置形態における電力用
半導体装置10の端子T1,T2,G,NCの位置に対
応してスルーホール23が形成されている。なお、実装
体30においては電力用半導体装置10に対して16個
のスルーホール23が設けられているが、図4ではその
うちの一部を(図2に対応の範囲内を)図示している。
【0028】図4に示すように、絶縁基板21の表面2
1S1,21S2上には、各スルーホール23の開口に
至る例えば銅箔から成る配線パターン22が形成されて
いる。配線パターン22はスルーホール23の開口付近
に当該開口を取り囲んで形成されたランド24を含む。
なお、配線パターン22はランド24を形成しない形態
であっても良い。このとき、絶縁基板21の表面21S
1,21S2上における隣り合う配線パターン22間の
(より具体的にはランド24間の)距離D1が、スルー
ホール23付近における沿面距離になる。
1S1,21S2上には、各スルーホール23の開口に
至る例えば銅箔から成る配線パターン22が形成されて
いる。配線パターン22はスルーホール23の開口付近
に当該開口を取り囲んで形成されたランド24を含む。
なお、配線パターン22はランド24を形成しない形態
であっても良い。このとき、絶縁基板21の表面21S
1,21S2上における隣り合う配線パターン22間の
(より具体的にはランド24間の)距離D1が、スルー
ホール23付近における沿面距離になる。
【0029】なお、絶縁基板21の表面21S1,21
S2のいずれか一方にのみ配線パターン22を形成して
も良いし、又、メッキ法等によりスルーホール23の内
壁に導電膜(図示せず)を設けても良い。
S2のいずれか一方にのみ配線パターン22を形成して
も良いし、又、メッキ法等によりスルーホール23の内
壁に導電膜(図示せず)を設けても良い。
【0030】そして、図2に示すように、電力用半導体
装置10は、パッケージ底面12S1を配線基板20の
表面21S1に対面させて且つ各端子T1,T2,G,
NCを対応するスルーホール23に挿入して、配線基板
20上に搭載されている。このとき、端子T1,T2,
G,NCのストッパ16(図3参照)が配線基板20と
当接しており、対応する端子T1,T2,G,NCと配
線パターン22(具体的にはランド24)とが例えば半
田17により電気的に接続されている。
装置10は、パッケージ底面12S1を配線基板20の
表面21S1に対面させて且つ各端子T1,T2,G,
NCを対応するスルーホール23に挿入して、配線基板
20上に搭載されている。このとき、端子T1,T2,
G,NCのストッパ16(図3参照)が配線基板20と
当接しており、対応する端子T1,T2,G,NCと配
線パターン22(具体的にはランド24)とが例えば半
田17により電気的に接続されている。
【0031】図5に実装体30のないしは電力用半導体
装置10の適用例を説明するための回路図を示す。図5
に示すように、電力用半導体装置10の各主回路端子T
1はそれぞれ電源に接続されており、各主回路端子T2
はそれぞれ電動機を介して上記電源に接続されている。
装置10の適用例を説明するための回路図を示す。図5
に示すように、電力用半導体装置10の各主回路端子T
1はそれぞれ電源に接続されており、各主回路端子T2
はそれぞれ電動機を介して上記電源に接続されている。
【0032】電力用半導体装置10及びそれの実装体3
0によれば、以下の効果が得られる。
0によれば、以下の効果が得られる。
【0033】まず、電力用半導体装置10における端子
T1,T2,G,NCの上述の配列によれば、各電力用
半導体チップ11毎の端子T1,T2,G,NC間の絶
縁空間距離を且つ隣り合う電力用半導体チップ11間で
の端子T1,T2,G,NC間の絶縁空間距離を確保し
つつ(その結果、当該電力用半導体装置を搭載する配線
基板上での沿面距離を確保しつつ)、電力用半導体装置
10の(従って、実装体30の)小型化を図ることがで
きる。例えば、主回路端子T2と制御端子Gとを同じ列
に配列した場合、動作時における上述の電位差の関係か
ら、絶縁空間距離を確保するためには主回路端子T2と
制御端子Gとの距離を電力用半導体装置10よりも広げ
なければならない。また、例えば全ての端子T1,T
2,G,NCを1列に配列した場合(いわゆるSIP
(Single Inline Package)の場合)、電力用半導体装
置10よりも大型化してしまう。
T1,T2,G,NCの上述の配列によれば、各電力用
半導体チップ11毎の端子T1,T2,G,NC間の絶
縁空間距離を且つ隣り合う電力用半導体チップ11間で
の端子T1,T2,G,NC間の絶縁空間距離を確保し
つつ(その結果、当該電力用半導体装置を搭載する配線
基板上での沿面距離を確保しつつ)、電力用半導体装置
10の(従って、実装体30の)小型化を図ることがで
きる。例えば、主回路端子T2と制御端子Gとを同じ列
に配列した場合、動作時における上述の電位差の関係か
ら、絶縁空間距離を確保するためには主回路端子T2と
制御端子Gとの距離を電力用半導体装置10よりも広げ
なければならない。また、例えば全ての端子T1,T
2,G,NCを1列に配列した場合(いわゆるSIP
(Single Inline Package)の場合)、電力用半導体装
置10よりも大型化してしまう。
【0034】上述の効果は電力用半導体装置10からダ
ミー端子NCを取り除いた構成においても得られる。し
かし、ダミー端子NCをも設けることにより、主回路端
子T2及び制御端子Gの列と主回路端子T1及びダミー
端子NCの列とにおいて端子数を同数にすることができ
る。このため、ダミー端子NCを有さず両端子列の端子
数が異なる場合と比較して、自動機による実装時におい
て電力用半導体装置10の取り扱い(例えば搬送時のバ
ランス)を安定化することができる。また、既存の金型
を(例えば従来の電力用半導体装置10P(図11参
照)用の金型を)用いてパッケージ12を形成すること
ができるので、ダミー端子NCを有さない形態に合わせ
た金型を新たに準備する必要が無く、従って製造コスト
の増加を招くことがない。
ミー端子NCを取り除いた構成においても得られる。し
かし、ダミー端子NCをも設けることにより、主回路端
子T2及び制御端子Gの列と主回路端子T1及びダミー
端子NCの列とにおいて端子数を同数にすることができ
る。このため、ダミー端子NCを有さず両端子列の端子
数が異なる場合と比較して、自動機による実装時におい
て電力用半導体装置10の取り扱い(例えば搬送時のバ
ランス)を安定化することができる。また、既存の金型
を(例えば従来の電力用半導体装置10P(図11参
照)用の金型を)用いてパッケージ12を形成すること
ができるので、ダミー端子NCを有さない形態に合わせ
た金型を新たに準備する必要が無く、従って製造コスト
の増加を招くことがない。
【0035】<実施の形態2>図6に実施の形態2に係
る、電力用半導体装置の実装体30Bの模式的な側面図
を示す。実装体30Bは既述の電力用半導体装置10
と、配線基板20Bとを備えている。図7に配線基板2
0Bの模式的な平面図を示す。
る、電力用半導体装置の実装体30Bの模式的な側面図
を示す。実装体30Bは既述の電力用半導体装置10
と、配線基板20Bとを備えている。図7に配線基板2
0Bの模式的な平面図を示す。
【0036】図6及び図7に示すように、配線基板20
Bでは、電力用半導体装置10のダミー配線NCが挿入
されるスルーホール23に対して配線22(ランド24
を含む)が設けられていない。そして、配線基板20B
上には、既述の実装体30(図2参照)と同様に電力用
半導体装置10が搭載されているが、ダミー配線NCと
配線基板20Bとは半田付けされていない。即ち、実装
体30において配線パターン22とダミー端子NCとは
電気的に接続されていない。なお、配線基板20B及び
実装体30Bのその他の構成は、既述の配線基板20及
び実装体30(図1〜図4参照)と同様である。
Bでは、電力用半導体装置10のダミー配線NCが挿入
されるスルーホール23に対して配線22(ランド24
を含む)が設けられていない。そして、配線基板20B
上には、既述の実装体30(図2参照)と同様に電力用
半導体装置10が搭載されているが、ダミー配線NCと
配線基板20Bとは半田付けされていない。即ち、実装
体30において配線パターン22とダミー端子NCとは
電気的に接続されていない。なお、配線基板20B及び
実装体30Bのその他の構成は、既述の配線基板20及
び実装体30(図1〜図4参照)と同様である。
【0037】このため、実装体30Bでは、配線基板2
0Bの表面21S1上における主回路端子T2及びダミ
ー端子NCの配列に対応した沿面距離は、ダミー端子N
Cが接するスルーホール23の開口端と、主回路端子T
2用のスルーホール23に至る配線パターン22(より
具体的にはランド24)との間の距離D2となる。つま
り、ダミー端子NCが挿入されるスルーホール23には
配線パターン22が設けられないので、当該配線パター
ン22の分だけ(より具体的にはランド24の分だ
け)、既述の実装体30(図2及び図4参照)よりも上
記沿面距離を広げることができる。なお、かかる効果
は、ダミー端子NC用のスルーホール23に対して、ラ
ンド24や配線パターン22や半田等の導電物が形成さ
れていないことにより得られる。
0Bの表面21S1上における主回路端子T2及びダミ
ー端子NCの配列に対応した沿面距離は、ダミー端子N
Cが接するスルーホール23の開口端と、主回路端子T
2用のスルーホール23に至る配線パターン22(より
具体的にはランド24)との間の距離D2となる。つま
り、ダミー端子NCが挿入されるスルーホール23には
配線パターン22が設けられないので、当該配線パター
ン22の分だけ(より具体的にはランド24の分だ
け)、既述の実装体30(図2及び図4参照)よりも上
記沿面距離を広げることができる。なお、かかる効果
は、ダミー端子NC用のスルーホール23に対して、ラ
ンド24や配線パターン22や半田等の導電物が形成さ
れていないことにより得られる。
【0038】また、実装体30Bではダミー端子NCを
配線基板20Bへ半田付けしないので、その分、配線基
板20Bへの電力用半導体装置10の実装が容易であ
る。
配線基板20Bへ半田付けしないので、その分、配線基
板20Bへの電力用半導体装置10の実装が容易であ
る。
【0039】<実施の形態3>図8に実施の形態3に係
る、電力用半導体装置の実装体30Cの模式的な側面図
を示す。実装体30Cは電力用半導体装置10Bと、既
述の配線基板20Bとを備えている。
る、電力用半導体装置の実装体30Cの模式的な側面図
を示す。実装体30Cは電力用半導体装置10Bと、既
述の配線基板20Bとを備えている。
【0040】特に、電力用半導体装置10Bのダミー端
子NCにおける幅狭部13と幅広部14との境界15
は、主回路端子T2における同境界15よりも、パッケ
ージ12に近い。なお、図8中に不図示の端子T1,G
の境界15は端子T2のそれと同一平面上に在る。ま
た、電力用半導体装置10B及び実装体30Cのその他
の構成は、既述の電力用半導体装置10及び実装体30
Bと同様である。
子NCにおける幅狭部13と幅広部14との境界15
は、主回路端子T2における同境界15よりも、パッケ
ージ12に近い。なお、図8中に不図示の端子T1,G
の境界15は端子T2のそれと同一平面上に在る。ま
た、電力用半導体装置10B及び実装体30Cのその他
の構成は、既述の電力用半導体装置10及び実装体30
Bと同様である。
【0041】上述のようにダミー端子NCと端子T1,
T2,Gとで境界15の位置が異なるので、実装体30
ではダミー端子NCが配線基板20に接触しない。この
ため、実装体30Cでは、配線基板20Bの表面21S
1上において主回路端子T2の幅広部14(ないしは境
界15)とダミー端子NCの幅狭部13とが隣り合う。
また、実装体30Cが備える配線基板20Bでは、既述
のようにダミー端子NC用のスルーホール23に対して
は配線パターン22等の導電物が設けられていない(図
7参照)。
T2,Gとで境界15の位置が異なるので、実装体30
ではダミー端子NCが配線基板20に接触しない。この
ため、実装体30Cでは、配線基板20Bの表面21S
1上において主回路端子T2の幅広部14(ないしは境
界15)とダミー端子NCの幅狭部13とが隣り合う。
また、実装体30Cが備える配線基板20Bでは、既述
のようにダミー端子NC用のスルーホール23に対して
は配線パターン22等の導電物が設けられていない(図
7参照)。
【0042】従って、実装体30Cでは、主回路端子T
2用のスルーホール23に至る配線パターン22(より
具体的にはランド24)とダミー端子NCの幅狭部13
との間の距離D3が、主回路端子T2及びダミー端子N
Cの配列に対応した配線基板20B上の沿面距離にあた
る。つまり、電力用半導体装置10B及びそれの実装体
30Cによれば、既述の実装体30B(図6及び図7参
照)よりも上記沿面距離を広げることができる。
2用のスルーホール23に至る配線パターン22(より
具体的にはランド24)とダミー端子NCの幅狭部13
との間の距離D3が、主回路端子T2及びダミー端子N
Cの配列に対応した配線基板20B上の沿面距離にあた
る。つまり、電力用半導体装置10B及びそれの実装体
30Cによれば、既述の実装体30B(図6及び図7参
照)よりも上記沿面距離を広げることができる。
【0043】<実施の形態4>図9に実施の形態4に係
る、電力用半導体装置の実装体30Dの模式的な側面図
を示す。実装体30Dは電力用半導体装置10Cと、既
述の配線基板20Bとを備えている。
る、電力用半導体装置の実装体30Dの模式的な側面図
を示す。実装体30Dは電力用半導体装置10Cと、既
述の配線基板20Bとを備えている。
【0044】特に、電力用半導体装置10Cのダミー端
子NCはパッケージ12の外部において他の端子T1,
T2,G(なお図9中では端子T1,Gを図示せず)よ
りも短く、実装体30Dにおいてダミー端子NCは配線
基板20Bに接触していない。なお、電力用半導体装置
10C及び実装体30Dのその他の構成は、既述の電力
用半導体装置10及び実装体30Bと同様である。
子NCはパッケージ12の外部において他の端子T1,
T2,G(なお図9中では端子T1,Gを図示せず)よ
りも短く、実装体30Dにおいてダミー端子NCは配線
基板20Bに接触していない。なお、電力用半導体装置
10C及び実装体30Dのその他の構成は、既述の電力
用半導体装置10及び実装体30Bと同様である。
【0045】上述のように実装体30Dではダミー端子
NCが配線基板20に接触せず、また、実装体30Dが
備える配線基板20Bでは、既述のようにダミー端子N
C用のスルーホール23に配線パターン22が設けられ
ていない(図7参照)。このため、実装体30Dでは、
隣り合う主回路端子T2用の配線パターン22(より具
体的にはランド24)間の距離D4が、主回路端子T2
及びダミー端子NCの配列に対応した配線基板20B上
の沿面距離にあたる。
NCが配線基板20に接触せず、また、実装体30Dが
備える配線基板20Bでは、既述のようにダミー端子N
C用のスルーホール23に配線パターン22が設けられ
ていない(図7参照)。このため、実装体30Dでは、
隣り合う主回路端子T2用の配線パターン22(より具
体的にはランド24)間の距離D4が、主回路端子T2
及びダミー端子NCの配列に対応した配線基板20B上
の沿面距離にあたる。
【0046】従って、例えば既述の実装体30〜30C
のようにダミー端子NCが配線基板の表面21S1に到
達している場合と比較して、上記沿面距離を広げること
ができる。更に、実装体30Dによれば、ダミー端子N
Cを配線基板20B上へ半田付け等する必要がないの
で、配線基板20Bへの電力用半導体装置10Cの実装
が容易になる。
のようにダミー端子NCが配線基板の表面21S1に到
達している場合と比較して、上記沿面距離を広げること
ができる。更に、実装体30Dによれば、ダミー端子N
Cを配線基板20B上へ半田付け等する必要がないの
で、配線基板20Bへの電力用半導体装置10Cの実装
が容易になる。
【0047】なお、配線基板20Bにおいてダミー端子
NCに対応するスルーホール23を設けなくても良い。
NCに対応するスルーホール23を設けなくても良い。
【0048】<実施の形態5>図10に実施の形態5に
係る、電力用半導体装置の実装体30Eの模式的な側面
図を示す。実装体30Eは電力用半導体装置10Dと、
既述の配線基板20とを備えている。なお、配線基板2
0に変えて配線基板20Bを実装体30Eに用いても構
わない。
係る、電力用半導体装置の実装体30Eの模式的な側面
図を示す。実装体30Eは電力用半導体装置10Dと、
既述の配線基板20とを備えている。なお、配線基板2
0に変えて配線基板20Bを実装体30Eに用いても構
わない。
【0049】特に、電力用半導体装置10Dでは、1列
に並んでいる端子T2,NCにおいて、その配列の最も
外側の端子T2,NCのみがストッパ16を有してい
る。しかも、ストッパ16は端子T2,NCの配列の外
側に向けて、換言すれば当該配列において他の端子T
2,NCと隣り合わない側に設けられている。そして、
かかる両側の端子T2,NC以外の端子T2,NCは、
パッケージ12の外部において全体的に既述の幅狭部1
3(図3参照)と同様の幅を有している。なお、図10
中に図示されない側において1列に並んでいる端子T
1,Gも、端子T2,NCと同様の形状を有している。
また、電力用半導体装置10D及び実装体30Eのその
他の構成は、既述の電力用半導体装置10及び実装体3
0と同様である。
に並んでいる端子T2,NCにおいて、その配列の最も
外側の端子T2,NCのみがストッパ16を有してい
る。しかも、ストッパ16は端子T2,NCの配列の外
側に向けて、換言すれば当該配列において他の端子T
2,NCと隣り合わない側に設けられている。そして、
かかる両側の端子T2,NC以外の端子T2,NCは、
パッケージ12の外部において全体的に既述の幅狭部1
3(図3参照)と同様の幅を有している。なお、図10
中に図示されない側において1列に並んでいる端子T
1,Gも、端子T2,NCと同様の形状を有している。
また、電力用半導体装置10D及び実装体30Eのその
他の構成は、既述の電力用半導体装置10及び実装体3
0と同様である。
【0050】上述のように、電力用半導体装置10D及
びそれの実装体30Eによれば、各配列の両端以外の端
子T1,T2,G,NCにはストッパ16を設けない分
だけ、それら両端以外の端子T1,T2,G,NCの幅
を狭く(細く)することができる。このため、例えば既
述の電力用半導体装置10のように全ての端子T1,T
2,G,NCにストッパ16を設けた場合と比較して、
各端子T1,T2,G,NC間の絶縁空間距離を広げる
ことができる。
びそれの実装体30Eによれば、各配列の両端以外の端
子T1,T2,G,NCにはストッパ16を設けない分
だけ、それら両端以外の端子T1,T2,G,NCの幅
を狭く(細く)することができる。このため、例えば既
述の電力用半導体装置10のように全ての端子T1,T
2,G,NCにストッパ16を設けた場合と比較して、
各端子T1,T2,G,NC間の絶縁空間距離を広げる
ことができる。
【0051】なお、電力用半導体装置10Cのようにダ
ミー端子NCが配線基板20,20Bに到達しない場合
や、ダミー端子NCを有さない場合には、端子T2のう
ちで最も外側の端子T2のみにストッパ16を設ければ
良い。
ミー端子NCが配線基板20,20Bに到達しない場合
や、ダミー端子NCを有さない場合には、端子T2のう
ちで最も外側の端子T2のみにストッパ16を設ければ
良い。
【0052】<実施の形態1〜5の変形例>なお、端子
T1,T2,G,NCはパッケージ底面12S1から突
出していても良い(いわゆるPGA(Pin Grid Array)
タイプ)。
T1,T2,G,NCはパッケージ底面12S1から突
出していても良い(いわゆるPGA(Pin Grid Array)
タイプ)。
【0053】また、図3等では端子T1,T2,G,N
Cのストッパ16(ないしは境界15)付近のみがテー
パー状の場合を図示しているが、パッケージ12の外部
において端子T1,T2,G,NCの全体がテーパー状
であっても良い。或いは、幅狭部13と幅広部14とが
T字型を成していても良い。
Cのストッパ16(ないしは境界15)付近のみがテー
パー状の場合を図示しているが、パッケージ12の外部
において端子T1,T2,G,NCの全体がテーパー状
であっても良い。或いは、幅狭部13と幅広部14とが
T字型を成していても良い。
【0054】また、複数の電力用半導体チップ11は必
ずしも1列に並んでいる必要はなく、例えばジグザクに
並んでいても構わない。
ずしも1列に並んでいる必要はなく、例えばジグザクに
並んでいても構わない。
【0055】
【発明の効果】請求項1に係る発明によれば、例えば複
数の第1及び第3端子を同じ列に配列した場合や複数の
第1乃至第3端子を1列に配列した場合と比較して、各
電力用半導体チップ毎の端子間の絶縁空間距離を且つ隣
り合う電力用半導体チップ間での端子間の絶縁空間距離
を(その結果、当該電力用半導体装置を搭載する配線基
板上での沿面距離を)確保しつつ、電力用半導体装置の
小型化を図ることができる。
数の第1及び第3端子を同じ列に配列した場合や複数の
第1乃至第3端子を1列に配列した場合と比較して、各
電力用半導体チップ毎の端子間の絶縁空間距離を且つ隣
り合う電力用半導体チップ間での端子間の絶縁空間距離
を(その結果、当該電力用半導体装置を搭載する配線基
板上での沿面距離を)確保しつつ、電力用半導体装置の
小型化を図ることができる。
【0056】請求項2に係る発明によれば、第1及び第
4端子の列と第2及び第3端子の列とにおいて端子数を
同数にすることができる。このため、両端子列の端子数
が異なる場合と比較して、実装時において電力用半導体
装置の取り扱いを安定化することができる。また、既存
の金型を用いてパッケージを形成することができるの
で、第4端子を有さない形態に合わせた金型を新たに準
備する必要が無く、従って製造コストの増加を招くこと
がない。
4端子の列と第2及び第3端子の列とにおいて端子数を
同数にすることができる。このため、両端子列の端子数
が異なる場合と比較して、実装時において電力用半導体
装置の取り扱いを安定化することができる。また、既存
の金型を用いてパッケージを形成することができるの
で、第4端子を有さない形態に合わせた金型を新たに準
備する必要が無く、従って製造コストの増加を招くこと
がない。
【0057】請求項3に係る発明によれば、当該電力用
半導体装置を配線基板上に搭載した際に、配線基板上に
おいて第1端子の幅広部と第4端子の幅狭部とを隣り合
わせることができる。このため、第1及び第4端子にお
いて幅広部と幅狭部との境界が同じ位置にある場合と比
較して、第1及び第4端子の配列に対応した配線基板上
での沿面距離を広げることができる。
半導体装置を配線基板上に搭載した際に、配線基板上に
おいて第1端子の幅広部と第4端子の幅狭部とを隣り合
わせることができる。このため、第1及び第4端子にお
いて幅広部と幅狭部との境界が同じ位置にある場合と比
較して、第1及び第4端子の配列に対応した配線基板上
での沿面距離を広げることができる。
【0058】請求項4に係る発明によれば、第4端子を
配線基板に接触させることなく電力用半導体装置を配線
基板上に搭載することができる。このため、第4端子を
配線基板上へ半田付け等する必要をなくすることができ
るので、配線基板への電力用半導体装置の実装が容易に
なる。また、第4端子が配線基板上に到達している場合
と比較して、第1及び第4端子の配列に対応した配線基
板上での沿面距離を広げることができる。
配線基板に接触させることなく電力用半導体装置を配線
基板上に搭載することができる。このため、第4端子を
配線基板上へ半田付け等する必要をなくすることができ
るので、配線基板への電力用半導体装置の実装が容易に
なる。また、第4端子が配線基板上に到達している場合
と比較して、第1及び第4端子の配列に対応した配線基
板上での沿面距離を広げることができる。
【0059】請求項5に係る発明によれば、各配列の両
端以外の端子を、ストッパを設けない分だけ、狭く(細
く)することができる。このため、全ての端子にストッ
パを設けた場合と比較して、各端子間の絶縁空間距離を
広げることができる。
端以外の端子を、ストッパを設けない分だけ、狭く(細
く)することができる。このため、全ての端子にストッ
パを設けた場合と比較して、各端子間の絶縁空間距離を
広げることができる。
【0060】請求項6に係る発明によれば、第4端子が
挿入されるスルーホールには導電物が形成されていない
ので、第1及び第4端子の配列に対応した配線基板上で
の沿面距離を広げることができる。
挿入されるスルーホールには導電物が形成されていない
ので、第1及び第4端子の配列に対応した配線基板上で
の沿面距離を広げることができる。
【図1】 実施の形態1に係る、電力用半導体装置の実
装体の模式的な平面図である。
装体の模式的な平面図である。
【図2】 実施の形態1に係る、電力用半導体装置の実
装体の模式的な側面図である。
装体の模式的な側面図である。
【図3】 実施の形態1に係る電力用半導体装置の端子
を説明するための拡大図である。
を説明するための拡大図である。
【図4】 実施の形態1に係る配線基板の模式的な平面
図である。
図である。
【図5】 実施の形態1に係る、電力用半導体装置の実
装体の適用例を説明するための回路図である。
装体の適用例を説明するための回路図である。
【図6】 実施の形態2に係る、電力用半導体装置の実
装体の模式的な側面図である。
装体の模式的な側面図である。
【図7】 実施の形態2に係る配線基板の模式的な平面
図である。
図である。
【図8】 実施の形態3に係る、電力用半導体装置の実
装体の模式的な側面図である。
装体の模式的な側面図である。
【図9】 実施の形態4に係る、電力用半導体装置の実
装体の模式的な側面図である。
装体の模式的な側面図である。
【図10】 実施の形態5に係る、電力用半導体装置の
実装体の模式的な側面図である。
実装体の模式的な側面図である。
【図11】 従来の、電力用半導体装置の実装体の模式
的な平面図である。
的な平面図である。
【図12】 従来の、電力用半導体装置の実装体の模式
的な側面図である。
的な側面図である。
10,10B〜10D 電力用半導体装置、11 電力
用半導体チップ、12パッケージ、13 幅狭部、14
幅広部、15 境界、16 ストッパ、20,20B
配線基板、21 絶縁基板、23 スルーホール、3
0,30B〜30E 実装体、D1〜D4 距離、G
制御端子(第3端子)、NC ダミー端子(第4端
子)、T1 主回路端子(第2端子)、T2 主回路端
子(第1端子)、d1,d2g 間隔。
用半導体チップ、12パッケージ、13 幅狭部、14
幅広部、15 境界、16 ストッパ、20,20B
配線基板、21 絶縁基板、23 スルーホール、3
0,30B〜30E 実装体、D1〜D4 距離、G
制御端子(第3端子)、NC ダミー端子(第4端
子)、T1 主回路端子(第2端子)、T2 主回路端
子(第1端子)、d1,d2g 間隔。
Claims (6)
- 【請求項1】 複数の電力用半導体チップと、 前記複数の電力用半導体チップを覆う絶縁性のパッケー
ジと、 前記パッケージの内部から外部へ突出する複数の端子と
を備え、 前記複数の端子は、前記複数の電力用半導体チップのそ
れぞれに対して設けられて対応する電力用半導体チップ
に電気的に接続された第1乃至第3端子を複数含み、前
記電力用半導体チップの主回路電流が流れる端子として
前記第1及び第2端子のみが設けられており、前記第3
端子は前記電力用半導体チップの制御端子を成し、 動作時において、前記第2端子と前記第3端子との電位
差は前記第1端子と前記第3端子との電位差よりも小さ
くなり、 前記複数の第2及び第3端子は、前記パッケージの外部
において1列を成して所定の間隔で交互に配列されてお
り、 前記複数の第1端子は、前記パッケージの外部において
前記所定の間隔よりも広い間隔で前記複数の第2及び第
3端子の配列に対向して1列に配列されている、電力用
半導体装置。 - 【請求項2】 請求項1に記載の電力用半導体装置であ
って、 前記複数の端子は、 前記複数の電力用半導体チップのそれぞれに対して設け
られている一方で前記複数の電力用半導体チップのいず
れとも電気的に接続されておらず、前記パッケージの外
部において前記複数の第1端子の配列上に前記複数の第
1端子と交互に配置された、複数の第4端子を更に含
む、電力用半導体装置。 - 【請求項3】 請求項2に記載の電力用半導体装置であ
って、 前記複数の第1及び第4端子は前記パッケージの外部に
幅狭部及び幅広部を含み、前記幅狭部は端子の先端部分
に設けられており、 前記複数の第4端子の前記幅狭部と前記幅広部との境界
は、前記複数の第1端子の前記幅狭部と前記幅広部との
境界よりも前記パッケージに近い、電力用半導体装置。 - 【請求項4】 請求項2に記載の電力用半導体装置であ
って、 前記複数の第4端子は前記複数の第1端子よりも短い、
電力用半導体装置。 - 【請求項5】 請求項1又は2に記載の電力用半導体装
置であって、 前記複数の端子のうちで各配列の両端の端子のみが、各
配列の外側に向けて設けられたストッパを有する、電力
用半導体装置。 - 【請求項6】 請求項2又は3に記載の電力用半導体装
置と、 複数のスルーホールを有しており、前記複数のスルーホ
ールに前記複数の第1乃至第4端子を挿入して前記電力
用半導体装置を搭載した配線基板とを備え、 前記複数のスルーホールのうちで前記複数の第4端子が
挿入されるスルーホールに対しては導電物が形成されて
いない、電力用半導体装置の実装体。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001032283A JP2002237558A (ja) | 2001-02-08 | 2001-02-08 | 電力用半導体装置及びそれの実装体 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001032283A JP2002237558A (ja) | 2001-02-08 | 2001-02-08 | 電力用半導体装置及びそれの実装体 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002237558A true JP2002237558A (ja) | 2002-08-23 |
Family
ID=18896242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001032283A Pending JP2002237558A (ja) | 2001-02-08 | 2001-02-08 | 電力用半導体装置及びそれの実装体 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002237558A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015001648A1 (ja) * | 2013-07-04 | 2015-01-08 | 三菱電機株式会社 | 半導体装置の製造方法、半導体装置 |
WO2022196453A1 (ja) * | 2021-03-18 | 2022-09-22 | 株式会社デンソー | 半導体モジュール、および、これを用いた電子装置 |
-
2001
- 2001-02-08 JP JP2001032283A patent/JP2002237558A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015001648A1 (ja) * | 2013-07-04 | 2015-01-08 | 三菱電機株式会社 | 半導体装置の製造方法、半導体装置 |
US9472538B2 (en) | 2013-07-04 | 2016-10-18 | Mitsubishi Electric Corporation | Semiconductor device manufacturing method and semiconductor device |
JP6065978B2 (ja) * | 2013-07-04 | 2017-01-25 | 三菱電機株式会社 | 半導体装置の製造方法、半導体装置 |
WO2022196453A1 (ja) * | 2021-03-18 | 2022-09-22 | 株式会社デンソー | 半導体モジュール、および、これを用いた電子装置 |
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