JP2002231938A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＭＩＳＦＥＴのリーク電流を防止し、また、
ゲート電極とソース、ドレイン領域との間のフリンジキ
ャパシタンスを低減する。 【解決手段】 ＭＩＳＦＥＴのゲート電極Ｇの側壁に形
成された酸化シリコン膜からなるサイドウォール膜１６
ｓの側壁に、シリサイド化前洗浄の洗浄液によりエッチ
ングされ難い窒化シリコン膜からなるサイドウォール膜
２０ｓを形成した後、シリサイド化前洗浄を行いＣｏＳ
ｉ₂２１ａを形成する。その結果、サイドウォール膜２
０ｓの膜減りを低減でき、ソース、ドレイン領域（１
７）とＣｏＳｉ₂２１ａとの距離を確保し、リーク電流
を低減できる。また、サイドウォール膜（１６ｓ、２０
ｓ）の大部分を比誘電率の低い酸化シリコン膜で構成で
きるため、フリンジキャパシタンスを低減することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、微細なＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）を有する半導体集積回路装置に適用して有効
な技術に関するものである。

【０００２】

【従来の技術】前記ＭＩＳＦＥＴのソース、ドレイン領
域上には、ソース、ドレイン領域の抵抗を下げ、また、
ソース、ドレイン領域上に形成されるプラグとの接触抵
抗を下げるためにシリサイド層が形成されている。

【０００３】例えば、1999 Symposium on VLSI Technol
ogy Digest of Technical Papers 5A-1 p.49-50には、
ＬＤＤ構造のソース、ドレイン領域を形成するための酸
化シリコン膜からなるサイドウォール膜をマスクに、シ
リサイド層を形成する技術が記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、シリサ
イド層を形成する前には、ソース、ドレイン領域上の自
然酸化膜等をフッ酸等を用いて除去するため、この工程
により前記サイドウォール膜の膜厚は薄くなる。その結
果、追って詳細に説明するように、シリサイド層がソー
ス、ドレイン領域の接合部に近接し、また、接合部を突
き抜け、接合リークが増加してしまうという問題が生じ
る。

【０００５】一方、サイドウォール膜の膜減りを抑える
ため、サイドウォール膜を窒化シリコン膜を用いて形成
する方法が検討されている。窒化シリコン膜からなるサ
イドウォール膜については、2000 Symposium on VLSI T
echnology Digest of Technical Papers T15-1に、その
記載がある。

【０００６】しかしながら、窒化シリコン膜の比誘電率
は、酸化シリコン膜の約２倍であるため、サイドウォー
ル膜に窒化シリコン膜を用いた場合、ゲート電極とソー
ス、ドレイン領域とのフリンジキャパシタンスが増加
し、素子性能が低下する。特に、ゲート電極とドレイン
との間は、電気的に逆位相となるので、この間の容量が
大きくなると、信号の伝達速度が小さくなり、スイッチ
ング特性が低下してしまう。

【０００７】本発明の目的は、半導体集積回路装置の動
作速度を確保し、製品不良を低減させることにある。

【０００８】本発明の他の目的は、半導体集積回路装置
の消費電流を低減させることにある。

【０００９】本発明の前記目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】（１）本発明の半導体集積回路装置の製造
方法は、（ａ）シリコン基板上に、ゲート絶縁膜を形成
する工程と、（ｂ）前記ゲート絶縁膜上に導電性膜を形
成し、パターニングすることによってゲート電極を形成
する工程と、（ｃ）前記ゲート電極上を含むシリコン基
板上に酸化シリコン膜を堆積する工程と、（ｄ）前記酸
化シリコン膜を、異方的にエッチングすることにより前
記ゲート電極の側壁に第１のサイドウォール膜を形成す
る工程と、（ｅ）前記シリコン基板、第１のサイドウォ
ール膜およびゲート電極上に、窒化シリコン膜を堆積す
る工程と、（ｆ）前記窒化シリコン膜を、異方的にエッ
チングすることにより前記第２のサイドウォール膜の側
壁に第２のサイドウォール膜を形成する工程と、（ｇ）
前記第２のサイドウォール膜をマスクに前記シリコン基
板中に不純物を注入することによりソース、ドレイン領
域を形成する工程と、（ｈ）前記ソース、ドレイン領域
表面をフッ酸系の洗浄液を用いて洗浄する工程と、
（ｉ）前記ソース、ドレイン領域上に、金属膜を堆積す
る工程と、（ｊ）前記第２のサイドウォール膜をマスク
にシリサイド化反応を起こさせることにより、前記ソー
ス、ドレイン領域と前記金属膜との接触部に金属シリサ
イド層を形成する工程と、（ｋ）未反応の前記金属膜を
除去する工程と、を有する。

【００１２】このような手段によれば、フッ酸系の洗浄
液による第２のサイドウォール膜の膜減りを防止するこ
とができ、ソース、ドレイン領域と金属シリサイド層と
の距離を確保し、リーク電流を低く抑えることができ
る。また、第１および第２のサイドウォール膜の一部
を、誘電率の低い酸化シリコン膜で占めることができる
ので、ゲート電極とソース、ドレイン領域とのフリンジ
キャパシタンスを低減することができる。

【００１３】（２）本発明の半導体集積回路装置の製造
方法は、酸化シリコン膜からなる第１のサイドウォール
膜を形成した後、この第１のサイドウォール膜をマスク
にソース、ドレイン領域を形成し、第１のサイドウォー
ル膜の側壁に窒化シリコン膜からなる第２のサイドウォ
ール膜を形成し、この第２のサイドウォール膜をマスク
にシリサイド層を形成する。

【００１４】このような手段によれば、フッ酸系の洗浄
液による第２のサイドウォール膜の膜減を防止すること
ができるとともに第２のサイドウォール膜の膜厚に対応
する距離、ソース、ドレイン領域と金属シリサイド層と
を離間することができ、リーク電流を低く抑えることが
できる。また、第１および第２のサイドウォール膜の一
部を、誘電率の低い酸化シリコン膜で占めることができ
るので、ゲート電極とソース、ドレイン領域とのフリン
ジキャパシタンスを低減することができる。

【００１５】（３）本発明の半導体集積回路装置の製造
方法は、第１の酸化シリコン膜からなる第１のサイドウ
ォール膜を形成した後、この第１のサイドウォール膜を
マスクにソース、ドレイン領域を形成し、第１のサイド
ウォール膜の側壁に第２の酸化シリコン膜からなる第２
のサイドウォール膜を形成し、この第２のサイドウォー
ル膜をマスクにシリサイド層を形成する。

【００１６】このような手段によれば、第２のサイドウ
ォール膜の膜厚に対応する距離、ソース、ドレイン領域
と金属シリサイド層とを離間することができ、リーク電
流を低く抑えることができる。また、第１および第２の
サイドウォール膜全体を、誘電率の低い酸化シリコン膜
で占めることができるので、ゲート電極とソース、ドレ
イン領域とのフリンジキャパシタンスを低減することが
できる。

【００１７】（４）本発明の半導体集積回路装置は、
（ａ）シリコン基板上にゲート絶縁膜を介し形成された
ゲート電極と、（ｂ）前記ゲート電極の両側のシリコン
基板中に形成されたソース、ドレイン領域と、（ｃ）前
記ゲート電極の側壁に形成された第１の絶縁膜からなる
第１のサイドウォール膜と、（ｄ）前記第１のサイドウ
ォール膜の側壁に形成され、第２の絶縁膜からなる第２
のサイドウォール膜と、（ｅ）前記第２のサイドウォー
ル膜をマスクに前記ソース、ドレイン領域上に形成され
た金属シリサイド層と、を有し、（ｆ）前記第１の絶縁
膜は、前記第２の絶縁膜より誘電率が低い。

【００１８】（５）本発明の半導体集積回路装置の製造
方法は、（ａ）シリコン基板上にゲート絶縁膜を介し形
成されたゲート電極と、（ｂ）前記ゲート電極の側壁に
形成された第１の酸化シリコン膜からなる第１のサイド
ウォール膜と、（ｃ）前記第１のサイドウォール膜をマ
スクに形成されたソース、ドレイン領域と、（ｄ）前記
第１のサイドウォール膜の側壁に形成され、第２の酸化
シリコン膜からなる第２のサイドウォール膜と、（ｅ）
前記第２のサイドウォール膜をマスクに前記ソース、ド
レイン領域上に形成された金属シリサイド層と、を有す
る。

【００１９】このような手段によれば、ソース、ドレイ
ン領域と金属シリサイド層とが離間されているので、リ
ーク電流を低く抑えることができ、また、第１および第
２のサイドウォール膜の一部もしくは全部を、誘電率の
低い酸化シリコン膜で占めることができるので、ゲート
電極とソース、ドレイン領域とのフリンジキャパシタン
スを低減することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２１】（実施の形態１）本実施の形態の半導体集
積回路装置の製造方法を図１〜図７を用いて説明する。

【００２２】まず、図１に示すように、シリコン基板１
中に素子分離２を形成する。この素子分離２は、以下の
ように形成する。例えば１〜１０Ωcm程度の比抵抗を有
するｐ型の単結晶シリコンからなるシリコン基板１をエ
ッチングすることにより深さ２５０nm程度の素子分離溝
を形成する。

【００２３】その後、シリコン基板１を約１０００℃で
熱酸化することによって、溝の内壁に膜厚１０nm程度の
薄い酸化シリコン膜（図示せず）を形成する。この酸化
シリコン膜は、溝の内壁に生じたドライエッチングのダ
メージを回復すると共に、次の工程で溝の内部に埋め込
まれる酸化シリコン膜５とシリコン基板１との界面準位
を低減するために形成する。

【００２４】次に、溝の内部を含むシリコン基板１上に
ＣＶＤ（Chemical Vapor deposition）法で膜厚４５０
〜５００nm程度の酸化シリコン膜５を堆積し、化学的機
械研磨（ＣＭＰ；Chemical Mechanical Polishing）法
で溝の上部の酸化シリコン膜５を研磨し、その表面を平
坦化する。

【００２５】次に、シリコン基板１にｐ型不純物（ホウ
素）およびｎ型不純物（例えばリン）をイオン打ち込み
した後、約１０００℃の熱処理で上記不純物を拡散させ
ることによって、シリコン基板１にｐ型ウエル３および
ｎ型ウエル（図示せず）を形成する。

【００２６】次に、シリコン基板１のｐ型ウエル３の主
表面にｎチャネル型ＭＩＳＦＥＴを形成する。

【００２７】まず、図２に示すように、フッ酸系の洗浄
液を用いてシリコン基板１（ｐ型ウエル３）の表面をウ
ェット洗浄した後、約８００℃の熱酸化でｐ型ウエル３
の表面に清浄なゲート酸化膜６（ゲート絶縁膜）を形成
する。

【００２８】次に、ゲート酸化膜の上部に膜厚２５０nm
程度の多結晶シリコン膜９をＣＶＤ法で堆積する。次
に、フォトレジスト膜（図示せず）をマスクにして多結
晶シリコン膜９をドライエッチングすることによりゲー
ト電極Ｇを形成する。

【００２９】次に、図３に示すように、ライト酸化によ
りゲート電極Ｇ（多結晶シリコン膜９）の側壁およびシ
リコン基板１上に２ｎｍ程度の薄い酸化膜（以下、ライ
ト酸化膜という）１１を形成する。このライト酸化膜１
１は、ゲート電極Ｇのエッチング時に、ゲート酸化膜６
の端部に生じた欠陥を修復するために形成する。

【００３０】次に、ｐ型ウエル３上のゲート電極Ｇの両
側にｎ型不純物（ヒ素）を１０ＫｅＶのエネルギーで、
１．０×１０¹⁵／ｃｍ²程度注入した後、９５０℃で、
１秒間の熱処理を施し、ｎ^-型半導体領域１３を形成す
る。

【００３１】次いで、図４に示すように、シリコン基板
１上にＬＰ−ＣＶＤ（Low Pressure−Chemical Vapor D
eposition）法で膜厚１００nm程度の酸化シリコン膜１
６を堆積し、異方的にエッチングすることによって、ゲ
ート電極Ｇの側壁にサイドウォール膜１６ｓ（第１のサ
イドウォール膜）を形成する。このサイドウォール膜１
６ｓの膜厚は、６０ｎｍ程度である。ここで、サイドウ
ォール膜の膜厚とは、サイドウォール膜下部のゲート長
方向の厚さをいう。

【００３２】続いて、図５に示すように、シリコン基板
１、サイドウォール膜１６ｓおよびゲート電極Ｇ上に、
ＬＰ−ＣＶＤ法により膜厚１５ｎｍ程度の窒化シリコン
膜２０を堆積し、異方的にエッチングすることによっ
て、ゲート電極Ｇ（サイドウォール膜１６ｓ）の側壁に
サイドウォール膜２０ｓを形成する。このサイドウォー
ル膜２０ｓの膜厚は、７ｎｍ程度である。

【００３３】次に、サイドウォール膜２０ｓをマスク
に、ｐ型ウエル３にｎ型不純物（ヒ素）を５０ＫｅＶの
エネルギーで、４．０×１０¹⁵／ｃｍ²程度注入し後、
９５０℃で、１分間の熱処理を施すことによってｎ⁺型
半導体領域１７（ソース、ドレイン領域）を形成する。
また、この際、ゲート電極９Ｇを構成する多結晶シリコ
ンがｎ⁺型となる。

【００３４】次いで、フッ酸系の洗浄液を用いて、シリ
コン基板１の表面を洗浄することにより、シリコン基板
１（ｎ⁺型半導体領域１７）およびゲート電極Ｇの表面
の自然酸化膜を除去する（シリサイド化前洗浄）。

【００３５】次いで、図６に示すように、スパッタ法に
より１５ｎｍ程度のＣｏ膜２１を堆積し、窒素雰囲気
中、５００℃で１分間の熱処理を施すことにより、シリ
コン基板１（ｎ⁺型半導体領域１７）とＣｏ膜２１との
接触部およびゲート電極ＧとＣｏ膜２１との接触部にお
いてシリサイド化反応（ＣｏＳｉの生成）をおこさせ
る。

【００３６】次いで、未反応のＣｏ膜を、ＮＨ₄ＯＨと
Ｈ₂Ｏ₂の混合溶液により、エッチングする。なお、この
状態で、シリコン基板１（ｎ⁺型半導体領域１７）およ
びゲート電極Ｇ上に残存する層は、ＣｏＳｉ層である。
続いて、窒素雰囲気中、８００℃で３０秒間の熱処理を
施すことにより、ＣｏＳｉ層を、低抵抗のＣｏＳｉ₂層
２１ａに変換させる(図７)。

【００３７】このように、本実施の形態においては、サ
イドウォール膜１６ｓの側壁に、窒化シリコン膜からな
るサイドウォール膜２０ｓを形成した後、前洗浄を行
い、シリサイド化反応を施したので、ソース、ドレイン
領域（ｎ⁺型半導体領域１７）とＣｏＳｉ₂層２１ａとの
間を確保することができる。

【００３８】即ち、サイドウォール膜１６ｓのみの場合
は、図８に示すように、サイドウォール膜の膜厚がシリ
サイド化前洗浄により小さくなってしまう。これは、サ
イドウォール膜１６ｓが、酸化シリコン膜からなり、シ
リコン基板１上の自然酸化膜を除去するためのフッ酸系
の洗浄液によってエッチングされてしまうからである。
その結果、ＣｏＳｉ₂層２１ａが、ソース、ドレイン領
域（ｎ⁺型半導体領域１７）の接合面に近接し（図中の
矢印部）、かかる場所においてリーク電流が生じる。

【００３９】図９は、接合リーク電流とその頻度との関
係を示す図である。酸化シリコン膜でサイドウォール膜
を構成した場合は、グラフ（ａ₁：○）に示すように、
ゲート電極端部での接合リークのばらつきが大きい。こ
れに対し、。窒化シリコン膜と酸化シリコン膜でサイド
ウォール膜を構成した場合は、グラフ（ｂ₁：●）に示
すように、ゲート電極電極端部での接合リークのばらつ
きを低減でき、接合リーク電流値[Ａ／length]も小さく
することができた。また、グラフ（ａ₂：△）、（ｂ₂：
▲）は、ゲート平坦部での接合リーク[Ａ／area]を示
す。この場合も、窒化シリコン膜と酸化シリコン膜でサ
イドウォール膜を構成した場合は、グラフ（ｂ₂）に示
すように、接合リークのばらつきを低減できた。

【００４０】また、図１０に示すように、サイドウォー
ル膜を窒化シリコン膜で形成した場合（１１６ｓ）に
は、窒化シリコン膜がフッ酸系の洗浄液によりエッチン
グされ難いため、サイドウォール膜１１６ｓの膜減りが
少なく、ソース、ドレイン領域（ｎ⁺型半導体領域１
７）とＣｏＳｉ₂層２１ａとの間を確保することができ
る。

【００４１】しかしながら、酸化シリコン膜の比誘電率
は、約３．９であるのに対し、窒化シリコン膜の比誘電
率は、約７．５と、２倍近くに及ぶ。従って、サイドウ
ォール膜に窒化シリコン膜を用いた場合、ゲート電極と
ソース、ドレイン領域とのフリンジキャパシタンス（Ｃ
ｆ）が増加し、信号の遅延時間が大きくなる。

【００４２】以下に、この遅延時間について、シュミレ
ーションデータに基づき説明する。

【００４３】図１１は、フリンジキャパシタンス（Ｃ
ｆ）と遅延時間との関係を示す図である。窒化シリコン
膜でサイドウォール膜を構成した場合は、点（ａ）に示
すように、Ｃｆが、約０．１５[ｆＦ／μｍ]、遅延時間
が、約１１．８[ｐｓ／ｓｔａｇｅ]であるのに対し、窒
化シリコン膜と酸化シリコン膜でサイドウォール膜を構
成した場合は、点（ｂ）に示すように、Ｃｆが、約０．
１１[ｆＦ／μｍ]、遅延時間が、約１０．８[ｐｓ／ｓ
ｔａｇｅ]となり、Ｃｆおよび遅延時間ともに、低減す
ることができた。なお、酸化シリコン膜でサイドウォー
ル膜を構成した場合は、Ｃｆが、約０．０９[ｆＦ／μ
ｍ]、遅延時間が、約１０．５[ｐｓ／ｓｔａｇｅ]であ
った（点（ｃ））。

【００４４】図１２は、インバータを構成するＭＩＳＦ
ＥＴの飽和電流の逆数と遅延時間との関係を示す図であ
る。なお、インバータを構成するＭＩＳＦＥＴの飽和電
流の逆数とは、ｎチャネル型ＭＩＳＦＥＴの飽和電流
（Idsatn）の逆数と、ｐチャネル型ＭＩＳＦＥＴの飽和
電流（Idsatp）の逆数との和（Idsatn^-1＋Idsatp^-1）で
あり、以下、１／Idsatと以下略す。窒化シリコン膜で
サイドウォール膜を構成した場合は、グラフ（ａ）に示
すように、１／Idsatが、約４．０〜４．３[×１０^-3μ
ｍ／μＡ]程度、遅延時間が、約１５[ｐｓ／ｓｔａｇ
ｅ]前後であるのに対し、窒化シリコン膜と酸化シリコ
ン膜でサイドウォール膜を構成した場合は、グラフ
（ｂ）に示すように、１／Idsatが、約３．５〜３．６
[×１０^-3μｍ／μＡ]程度、遅延時間が、約１１[ｐｓ
／ｓｔａｇｅ]となり、１／Idsatおよび遅延時間とも
に、低減することができた。また、遅延時間は、１／Id
satに比例するので、サイドウォール膜に対する遅延時
間と１／Idsatとの関係を示すと図１２中の実線のよう
になる。従って、これらの実線についての同じ１／Idsa
tに対する遅延時間の差が、フリンジキャパシタンスの
影響を示すこととなる。

【００４５】このように、本実施の形態によれば、ゲー
ト電極とソース、ドレイン領域とのフリンジキャパシタ
ンスを低減することができ、また、遅延時間を低減する
ことができる。その結果、このようなＭＩＳＦＥＴを用
いた回路の動作の高速化を図ることができる。

【００４６】（実施の形態２）本実施の形態の半導体集
積回路装置の製造方法を図１３〜図１５を用いて説明す
る。なお、図１〜図４を用いて説明したサイドウォール
膜１６ｓの形成工程までは、実施の形態１の場合と同様
であるためその説明を省略する。

【００４７】まず、実施の形態１で説明した図４に示す
ゲート電極Ｇの側壁にサイドウォール膜１６ｓが形成さ
れたシリコン基板１を準備する。次いで、図１３に示す
ように、サイドウォール膜１６ｓをマスクとして、ｐ型
ウエル３にｎ型不純物（ヒ素）を５０ＫｅＶのエネルギ
ーで、４．０×１０¹⁵／ｃｍ²程度注入し後、９５０℃
で、１分間の熱処理を施すことによってｎ⁺型半導体領
域１７（ソース、ドレイン領域）を形成する。

【００４８】次いで、図１４に示すように、シリコン基
板１（ｎ⁺型半導体領域１７）、サイドウォール膜１６
ｓおよびゲート電極Ｇ上に、ＬＰ−ＣＶＤ法により膜厚
１５ｎｍ程度の窒化シリコン膜２０を堆積し、異方的に
エッチングすることによって、ゲート電極Ｇ（サイドウ
ォール膜１６ｓ）の側壁にサイドウォール膜２０ｓを形
成する。このサイドウォール膜２０ｓの膜厚は、７ｎｍ
程度である。

【００４９】次いで、フッ酸系の洗浄液を用いて、シリ
コン基板１の表面を洗浄することにより、シリコン基板
１（ｎ⁺型半導体領域１７）およびゲート電極Ｇの表面
の自然酸化膜を除去する（シリサイド化前洗浄）。

【００５０】次いで、スパッタ法により１５ｎｍ程度の
Ｃｏ膜２１を堆積し、窒素雰囲気中、５００℃で１分間
の熱処理を施すことにより、シリコン基板１（ｎ⁺型半
導体領域１７）とＣｏ膜２１との接触部およびゲート電
極ＧとＣｏ膜２１との接触部においてシリサイド化反応
（ＣｏＳｉの生成）をおこさせる。

【００５１】次いで、未反応のＣｏ膜を、ＮＨ₄ＯＨと
Ｈ₂Ｏ₂の混合溶液により、エッチングする。なお、この
状態で、シリコン基板１（ｎ⁺型半導体領域１７）およ
びゲート電極Ｇ上に残存する層は、ＣｏＳｉ層である。
続いて、窒素雰囲気中、８００℃で３０秒間の熱処理を
施すことにより、ＣｏＳｉ層を、低抵抗のＣｏＳｉ₂層
２１ａに変換させる（図１５）。

【００５２】このように、本実施の形態においては、サ
イドウォール膜１６ｓをマスクにソース、ドレイン領域
（ｎ⁺型半導体領域１７）を形成いた後、サイドウォー
ル膜１６ｓの側壁のサイドウォール膜２０ｓをマスク
に、シリサイド化反応を施したので、ソース、ドレイン
領域（ｎ⁺型半導体領域１７）とＣｏＳｉ₂層２１ａとの
間を確保することができる。また、サイドウォール膜２
０ｓを窒化シリコン膜により形成したので、シリサイド
化前洗浄によるサイドウォール膜２０ｓの膜減りを低減
でき、実施の形態１で説明したように、ソース、ドレイ
ン領域（ｎ⁺型半導体領域１７）とＣｏＳｉ₂層２１ａと
の間を確保することができ、リーク電流を低減できる。

【００５３】また、サイドウォール膜（１６ｓ、２０
ｓ）のうち、その大部分を酸化シリコン膜からなるサイ
ドウォール膜１６ｓで構成したので、実施の形態１で説
明したように、ゲート電極とソース、ドレイン領域との
フリンジキャパシタンスを低減することができ、また、
遅延時間を低減することができる。その結果、このよう
なＭＩＳＦＥＴを用いた回路の動作の高速化を図ること
ができる。

【００５４】（実施の形態３）本実施の形態の半導体集
積回路装置の製造方法を図１６〜図１９を用いて説明す
る。なお、図１〜図４を用いて説明したサイドウォール
膜１６ｓの形成工程までは、実施の形態１の場合と同様
であるためその説明を省略する。

【００５５】まず、実施の形態１で説明した図４に示す
ゲート電極Ｇの側壁にサイドウォール膜１６ｓが形成さ
れたシリコン基板１を準備する。次いで、図１６に示す
ように、サイドウォール膜１６ｓをマスクとして、ｐ型
ウエル３にｎ型不純物（ヒ素）を５０ＫｅＶのエネルギ
ーで、４．０×１０¹⁵／ｃｍ²程度注入し後、９５０℃
で、１分間の熱処理を施すことによってｎ⁺型半導体領
域１７（ソース、ドレイン領域）を形成する。

【００５６】次いで、図１７に示すように、シリコン基
板１（ｎ⁺型半導体領域１７）、サイドウォール膜１６
ｓおよびゲート電極Ｇ上に、ＬＰ−ＣＶＤ法により膜厚
５０ｎｍ程度の酸化シリコン膜２２０を堆積し、異方的
にエッチングすることによって、ゲート電極Ｇ（サイド
ウォール膜１６ｓ）の側壁にサイドウォール膜２２０ｓ
を形成する。このサイドウォール膜２２０ｓの膜厚は、
３０ｎｍ程度である。

【００５７】次いで、フッ酸系の洗浄液を用いて、シリ
コン基板１の表面を洗浄することにより、シリコン基板
１（ｎ⁺型半導体領域１７）およびゲート電極Ｇの表面
の自然酸化膜を除去する（シリサイド化前洗浄）。この
洗浄の際、図１８に示すように、サイドウォール膜２２
０ｓの表面がエッチングされ、サイドウォール膜２２０
ｓの膜厚は、１５ｎｍ程度となる。

【００５８】次いで、スパッタ法により１５ｎｍ程度の
Ｃｏ膜２１を堆積し、窒素雰囲気中、５００℃で１分間
の熱処理を施すことにより、シリコン基板１（ｎ⁺型半
導体領域１７）とＣｏ膜２１との接触部およびゲート電
極ＧとＣｏ膜２１との接触部においてシリサイド化反応
（ＣｏＳｉの生成）をおこさせる。

【００５９】次いで、未反応のＣｏ膜を、ＮＨ₄ＯＨと
Ｈ₂Ｏ₂の混合溶液により、エッチングする。なお、この
状態で、シリコン基板１（ｎ⁺型半導体領域１７）およ
びゲート電極Ｇ上に残存する層は、ＣｏＳｉ層である。
続いて、図１９に示すように、窒素雰囲気中、８００℃
で３０秒間の熱処理を施すことにより、ＣｏＳｉ層を、
低抵抗のＣｏＳｉ₂層２１ａに変換させる。

【００６０】このように、本実施の形態においては、サ
イドウォール膜１６ｓをマスクにソース、ドレイン領域
（ｎ⁺型半導体領域１７）を形成いた後、サイドウォー
ル膜１６ｓの側壁のサイドウォール膜２２０ｓをマスク
に、シリサイド化反応を施したので、ソース、ドレイン
領域（ｎ⁺型半導体領域１７）とＣｏＳｉ₂層２１ａとの
間を確保することができる。また、酸化シリコン膜から
なるサイドウォール膜２２０ｓのシリサイド化前洗浄に
よる膜減りを考慮し、洗浄後に所望の膜厚となるよう、
あらかじめ厚くサイドウォール膜２２０ｓを形成したの
で、ソース、ドレイン領域（ｎ⁺型半導体領域１７）と
ＣｏＳｉ₂層２１ａとの間を確保することができ、リー
ク電流を低減できる。

【００６１】また、サイドウォール膜（１６ｓ、２２０
ｓ）全体を比誘電率の低い酸化シリコン膜で構成したの
で、ゲート電極とソース、ドレイン領域とのフリンジキ
ャパシタンスを低減することができ、また、遅延時間を
低減することができる（図１１、点（ｃ）参照）。その
結果、このようなＭＩＳＦＥＴを用いた回路の動作の高
速化を図ることができる。

【００６２】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
特に、前記実施の形態においては、ｎチャネル型ＭＩＳ
ＦＥＴを例に説明したが、ｐチャネル型ＭＩＳＦＥＴ
に、本発明を適用することも可能である。また、前記実
施の形態においては、Ｃｏ膜を用いてＣｏＳｉ₂層２１
ａを形成したが、他の金属膜（Ｔｉ膜等）を用いて金属
シリサイド層（ＴｉＳｉ層等）を形成してもよい。

【００６３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【００６４】ＭＩＳＦＥＴのソース、ドレイン領域とそ
の上部に形成される金属シリサイド層との距離を確保で
き、リーク電流を低く抑えることができる。また、ＭＩ
ＳＦＥＴのゲート電極とソース、ドレイン領域との間の
フリンジキャパシタンスを低減することができる。

【００６５】その結果、半導体集積回路装置の消費電流
を低減させ、また、動作速度を確保し、製品歩留まりを
向上させることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図２】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図３】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図４】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図５】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図６】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図７】本発明の実施の形態１である半導体集積回路装
置の製造方法を示すシリコン基板の要部断面図である。

【図８】本発明の効果を説明するための図である。

【図９】本発明の効果を説明するための図である。

【図１０】本発明の効果を説明するための図である。

【図１１】本発明の効果を説明するための図である。

【図１２】本発明の効果を説明するための図である。

【図１３】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。

【図１４】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。

【図１５】本発明の実施の形態２である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。

【図１６】本発明の実施の形態３である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。

【図１７】本発明の実施の形態３である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。

【図１８】本発明の実施の形態３である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。

【図１９】本発明の実施の形態３である半導体集積回路
装置の製造方法を示すシリコン基板の要部断面図であ
る。

【符号の説明】

１ シリコン基板 ２ 素子分離 ３ ｐ型ウエル ５ 酸化シリコン膜 ６ ゲート酸化膜 ９ 多結晶シリコン膜 Ｇ ゲート電極 １１ ライト酸化膜 １３ ｎ^-型半導体領域 １６ 酸化シリコン膜 １６ｓ サイドウォール膜 １７ ｎ⁺型半導体領域 ２０ 窒化シリコン膜 ２０ｓ サイドウォール膜 １１６ｓ サイドウォール膜 ２２０ 酸化シリコン膜 ２２０ｓ サイドウォール膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 齊藤 朋広 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 柳田 洋平 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB25 CC01 CC05 DD04 DD23 DD37 DD43 DD55 DD64 DD65 DD78 DD84 DD89 EE09 EE12 EE14 EE17 FF14 GG08 HH16 HH18 5F040 DA01 DA02 DA11 DB03 EC01 EC04 EC07 EC13 EF02 EH02 EK05 FA05 FA07 FA10 FB02 FB04 FC10 FC19 FC21 5F048 AC03 BA01 BB05 BB08 BB12 BC06 BE03 BF06 BG01 BG13 DA25

Claims (5)

【特許請求の範囲】
1. 【請求項１】 （ａ）シリコン基板上に、ゲート絶縁膜
   を形成する工程と、 （ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パター
   ニングすることによってゲート電極を形成する工程と、 （ｃ）前記ゲート電極上を含むシリコン基板上に酸化シ
   リコン膜を堆積する工程と、 （ｄ）前記酸化シリコン膜を、異方的にエッチングする
   ことにより前記ゲート電極の側壁に第１のサイドウォー
   ル膜を形成する工程と、 （ｅ）前記シリコン基板、第１のサイドウォール膜およ
   びゲート電極上に、窒化シリコン膜を堆積する工程と、 （ｆ）前記窒化シリコン膜を、異方的にエッチングする
   ことにより前記第１のサイドウォール膜の側壁に第２の
   サイドウォール膜を形成する工程と、 （ｇ）前記第２のサイドウォール膜をマスクに前記シリ
   コン基板中に不純物を注入することによりソース、ドレ
   イン領域を形成する工程と、 （ｈ）前記ソース、ドレイン領域表面をフッ酸系の洗浄
   液を用いて洗浄する工程と、 （ｉ）前記ソース、ドレイン領域上に、金属膜を堆積す
   る工程と、 （ｊ）前記第２のサイドウォール膜をマスクにシリサイ
   ド化反応を起こさせることにより、前記ソース、ドレイ
   ン領域と前記金属膜との接触部に金属シリサイド層を形
   成する工程と、 （ｋ）未反応の前記金属膜を除去する工程と、を有する
   ことを特徴とする半導体集積回路装置の製造方法。
2. 【請求項２】 （ａ）シリコン基板上に、ゲート絶縁膜
   を形成する工程と、 （ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パター
   ニングすることによってゲート電極を形成する工程と、 （ｃ）前記ゲート電極上を含むシリコン基板上に酸化シ
   リコン膜を堆積する工程と、 （ｄ）前記酸化シリコン膜を、異方的にエッチングする
   ことにより前記ゲート電極の側壁に第１のサイドウォー
   ル膜を形成する工程と、 （ｅ）前記第１のサイドウォール膜をマスクに前記シリ
   コン基板中に不純物を注入することによりソース、ドレ
   イン領域を形成する工程と、 （ｆ）前記ソース、ドレイン領域、第１のサイドウォー
   ル膜およびゲート電極上に、窒化シリコン膜を堆積する
   工程と、 （ｇ）前記窒化シリコン膜を、異方的にエッチングする
   ことにより前記第１のサイドウォール膜の側壁に第２の
   サイドウォール膜を形成する工程と、 （ｈ）前記ソース、ドレイン領域表面をフッ酸系の洗浄
   液を用いて洗浄する工程と、 （ｉ）前記ソース、ドレイン領域上に、金属膜を堆積す
   る工程と、 （ｊ）前記第２のサイドウォール膜をマスクにシリサイ
   ド化反応を起こさせることにより、前記ソース、ドレイ
   ン領域と前記金属膜との接触部に金属シリサイド層を形
   成する工程と、 （ｋ）未反応の前記金属膜を除去する工程と、を有する
   ことを特徴とする半導体集積回路装置の製造方法。
3. 【請求項３】 （ａ）シリコン基板上に、ゲート絶縁膜
   を形成する工程と、 （ｂ）前記ゲート絶縁膜上に導電性膜を形成し、パター
   ニングすることによってゲート電極を形成する工程と、 （ｃ）前記ゲート電極上を含むシリコン基板上に第１の
   酸化シリコン膜を堆積する工程と、 （ｄ）前記第１の酸化シリコン膜を、異方的にエッチン
   グすることにより前記ゲート電極の側壁に第１のサイド
   ウォール膜を形成する工程と、 （ｅ）前記第１のサイドウォール膜をマスクに前記シリ
   コン基板中に不純物を注入することによりソース、ドレ
   イン領域を形成する工程と、 （ｆ）前記ソース、ドレイン領域、第１のサイドウォー
   ル膜およびゲート電極上に、第２の酸化シリコン膜を堆
   積する工程と、 （ｇ）前記第２の酸化シリコン膜を、異方的にエッチン
   グすることにより前記第１のサイドウォール膜の側壁に
   第２のサイドウォール膜を形成する工程と、 （ｈ）前記ソース、ドレイン領域表面をフッ酸系の洗浄
   液を用いて洗浄する工程と、 （ｉ）前記ソース、ドレイン領域上に、金属膜を堆積す
   る工程と、 （ｊ）前記第２のサイドウォール膜をマスクにシリサイ
   ド化反応を起こさせることにより、前記ソース、ドレイ
   ン領域と前記金属膜との接触部に金属シリサイド層を形
   成する工程と、 （ｋ）未反応の前記金属膜を除去する工程と、を有する
   ことを特徴とする半導体集積回路装置の製造方法。
4. 【請求項４】 （ａ）シリコン基板上にゲート絶縁膜を
   介し形成されたゲート電極と、 （ｂ）前記ゲート電極の両側のシリコン基板中に形成さ
   れたソース、ドレイン領域と、 （ｃ）前記ゲート電極の側壁に形成された第１の絶縁膜
   からなる第１のサイドウォール膜と、 （ｄ）前記第１のサイドウォール膜の側壁に形成され、
   第２の絶縁膜からなる第２のサイドウォール膜と、 （ｅ）前記第２のサイドウォール膜をマスクに前記ソー
   ス、ドレイン領域上に形成された金属シリサイド層と、
   を有し、 （ｆ）前記第１の絶縁膜は、前記第２の絶縁膜より誘電
   率が低いことを特徴とする半導体集積回路装置。
5. 【請求項５】 （ａ）シリコン基板上にゲート絶縁膜を
   介し形成されたゲート電極と、 （ｂ）前記ゲート電極の側壁に形成された第１の酸化シ
   リコン膜からなる第１のサイドウォール膜と、 （ｃ）前記第１のサイドウォール膜をマスクに形成され
   たソース、ドレイン領域と、 （ｄ）前記第１のサイドウォール膜の側壁に形成され、
   第２の酸化シリコン膜からなる第２のサイドウォール膜
   と、 （ｅ）前記第２のサイドウォール膜をマスクに前記ソー
   ス、ドレイン領域上に形成された金属シリサイド層と、
   を有することを特徴とする半導体集積回路装置。