JP2002216909A - 低漏話電気コネクタ用モジュラジャック - Google Patents
低漏話電気コネクタ用モジュラジャックInfo
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Abstract
タ用モジュラジャックを提供する。 【解決手段】 筐体と、第1仮想面上に位置し、第1導
体及び第2導体を備え、前記筐体を貫通する第1信号対
と、第2仮想面上に位置し、前記筐体の内部で少なくと
も1回折曲し互いに交差する第3導体及び第4導体を含
み、前記筐体を貫通する第2信号対とを含む低漏話電気
コネクタ用モジュラジャックであって、前記第1及び第
2仮想面は、前記筐体の内部で、前記第3及び第4導体
が交差する前は80〜90度の第1角を形成し、前記第
3及び第4導体が交差した後は0〜10度の第2角を形
成することを特徴とする低漏話電気コネクタ用モジュラ
ジャックが提供される。
Description
し、特に、低漏話特性のモジュラジャックを含む電気コ
ネクタに関する。
は、電気コネクタを介して屋外の伝送ケーブルに電気的
に連結され、前記電気コネクタは、一般にモジュラジャ
ックとプラグを含む。前記通信用電気コネクタとして
は、主に4ピンコネクタが使用されてきたが、現在、速
い伝送速度のために、8ピンコネクタが開発されてい
る。米国のTIA/EIA(Telecommunication Indust
ry Association/ElectronicIndustry Association)で
は、8ピンコネクタを含む通信用部品の急激な発展に並
行するために、カテゴリ6、すなわち、新しい産業規格
を制定している。
信号対をなし、特定電気信号を送信する。第1信号を送
信する信号対が第2信号を送信する他の信号対に隣接し
て配置されている場合、前記第1信号と第2信号との間
では容量性及び誘導性結合が誘発し、前記信号のエラー
を発生させる。上記のような隣接している信号対間の電
磁気的な干渉を漏話という。
ラジャック(図示せず)のインサート2は、インサート
筐体4と8個のインサート導体R1〜R4及びT1〜T
4を含む。前記インサート導体R1〜R4及びT1〜T
4は、一定の間隔を保持しつつ、一表面上に互いに平行
に配列されている。前記インサート導体の一部は、導体
の相対的な位置を保持する前記インサート筐体4に埋設
されている。
造は、前記インサート筐体4の内部及び外部の両方で相
当な漏話を誘発させる。これにより、既存のモジュラジ
ャックを採択した電気コネクタは、カテゴリ6の規格を
満たすことができない。
従来のインサート導体R1〜R4及びT1〜T4の概略
的な配列が示されており、前記図では、便宜上、容量性
結合要素の一部のみを表示した。
は、第1信号を送信するための第1信号対を形成し、第
4導体T2と第5導体R2は、第2信号を送信するため
の第2信号対を形成し、第3導体R3と第6導体T3
は、第3信号を送信するための第3信号対を形成し、第
7導体R4と第8導体T4は、第4信号を送信するため
の第4信号対を形成する。前記第2導体T1と前記第3
導体R3は隣接しているが、互いに異なる信号、すなわ
ち、前記第1及び第3信号をそれぞれ送信する。これに
より、前記第2及び第3導体T1、R3の第1及び第3
信号間では、強い電磁気的な結合が誘発する。
は、前記第1導体R1と第3導体R3との間で誘発し、
第2キャパシタンスC23は、前記第2導体T1と第3
導体R3との間で誘発する。キャパシタンスは2つの伝
導体間の距離に反比例し、前記第3導体R3は前記第1
導体R1よりも前記第2導体T1に近いことから、前記
第2キャパシタンスC23は前記第1キャパシタンスC
13より大きい。上述したキャパシタンスの差は、前記
第2導体T1と第3導体R3との間で電位差を発生する
ことにより、前記第2及び第3導体T1、R3の第1及
び第3信号間の容量性結合を増加する。
第1及び第6導体R1、T3間で誘発する。しかし、前
記第6導体T3は、前記第1導体R1から相対的に極め
て遠いので、前記第3キャパシタンスC16は極めて小
さく、影響力は無視される。
に、2つの導体は、それぞれ、他の信号対に属している
が、電磁気的に結合されているとき、前記2つの導体は
漏話対と呼ばれる。漏話は、主に漏話対で発生し、漏話
対としてはT1−R3、R3−T2、R2−T3及びT
3−R4が挙げられる。
シタンスC13、C23、C16を焦点をおいたが、前
記インサート導体間では第4〜第6キャパシタンスC1
2、C36、C26を含む他のキャパシタンスも誘発す
る。便宜上、前記第4〜第6キャパシタンスに対する詳
細な説明は省略する。
話を防止する方法を説明している。前記米国特許では、
誘導性又は容量性結合を除去するために、反対位相の電
磁気的な結合を誘発させる。図3を参照して、前記米国
特許第5,299,956号の要点を説明する。
ップ導体T1と第1リング導体R1を含み、第2信号対
S2は、第2チップ導体T2と第2リング導体R2を含
む。第1部分Z1で、前記第2チップ導体T2と前記第
2リング導体R2は、それぞれ、前記第1リング導体R
1と前記第1チップ導体T1に隣接して位置する。反対
に、第2部分Z2では、前記第2チップ及びリング導体
T2、R2の位置が変わることにより、前記第2リング
導体R2と前記第2チップ導体T2は、それぞれ、前記
第1リング導体R1と前記第1チップ導体T1に隣接し
て位置する。
1で前記第1及び第2信号対S1、S2間で発生し、第
2漏話は前記第2部分Z2で前記第1及び第2信号対S
1、S2間で発生する。前記第2部分Z2における位置
交換によって、前記第1漏話と第2漏話は反対の位相を
有し、これにより相互相殺する。
1誘導性及び容量性結合は、前記第2部分Z2で誘発す
る第2誘導性及び容量性結合と互いに反対の位相を有す
る。従って、前記第1誘導性及び容量性結合と前記第2
誘導性及び容量性結合は、相互相殺し、全漏話が低減す
る。
の誘導性結合と容量性結合を同時に同一領域で除去する
ことにより、低漏話電気コネクタのための簡単な構成を
提供することができる。しかし、同様な理由によって、
誘導性結合と容量性結合のうち少なくとも1つは完全に
除去できず、且つ相当の量の漏話が未だ残ることにな
る。
る場合、前記従来の技術による方法を適用しても、実際
に漏話を−46dB以下に低減することはできない。す
なわち、データ送信速度の増加によってより高い送信周
波数が求められているが、前記従来の技術による方法で
は新しく要求される規格を満たすことができない。
題に着目してなされたものであり、その目的とすること
は、高い周波数に対して低漏話特性を持つ電気コネクタ
用モジュラジャックを提供することにある。
めに、本発明の一実施例は、筐体と、第1仮想面上に位
置し、第1導体及び第2導体を備え、前記筐体を貫通す
る第1信号対と、第2仮想面上に位置し、前記筐体の内
部で少なくとも1回折曲し互いに交差する第3導体及び
第4導体を含み、前記筐体を貫通する第2信号対とを含
む低漏話電気コネクタ用モジュラジャックであって、前
記第1及び第2仮想面は、前記筐体の内部で、前記第3
及び第4導体が交差する前は80〜90度の第1角を形
成し、前記第3及び第4導体が交差した後は0〜10度
の第2角を形成することを特徴とする低漏話電気コネク
タ用モジュラジャックを提供する。
上部筐体と結合し、前記上部筐体との接触面に対して前
記上部筐体に対称となっている下部筐体と、複数の層上
に配列され、前記上部筐体を貫通する第1〜第4チップ
導体を含み、前記第3チップ導体は前記第2及び第4チ
ップ導体に向かってそれぞれ突出する第1及び第2突出
部を含む上部セットと、複数の他の層上に配列され、前
記下部筐体を貫通する第1〜第4リング導体を含み、前
記第2リング導体は前記第1及び第3導体に向かってそ
れぞれ突出される他の第1及び第2突出部を備え、前記
上部セットの下に位置する下部セットと、前記上部セッ
トと下部セットとの間に介入する第1空間部と、前記上
部筐体の内部で前記第1チップ導体の一部を囲む第2空
間部と、前記下部筐体の内部で前記第4リング導体の一
部を囲む第3空間部を含むことを特徴とする漏話消去用
モジュラジャックのインサートを提供する。
例は、低漏話コネクタであって、それぞれ独立的に信号
を送信する隣接の導線間で誘導性及び容量性結合が発生
する第1部分と、前記容量性結合を低減するために前記
隣接の導線間のキャパシタンスが選択的に補償される第
2部分と、前記誘導性結合を除去するための反対位相の
誘導性結合が前記隣接している導線間で発生する第3部
分を含み、前記第2部分の誘導性結合は最小化し、前記
第3部分の反対位相の誘導性結合は最大化することを特
徴とする低漏話コネクタを提供する。
の好適な実施例を詳細に説明する。なお、以下の説明に
おいて、略同一の機能及び構成を有する構成要素につい
ては同一符号を付し、重複説明は必要な場合にのみ行
う。
コネクタ8は、モジュラジャック10とプラグ200を
含む。前記モジュラジャック10とプラグ200は、そ
れぞれ、外部ケーブル(図示せず)及びターミナルケー
ブル220に電気的に連結されている。前記プラグ20
0は、複数のガイド溝210を備える。前記モジュラジ
ャック10は、ケース230、PCB(Printed Circui
t Board)240、インサート12及び接続部250を
含む。更に、前記インサート12は、インサート筐体2
0及び前記インサート筐体20によって固定される複数
のインサート導体22を備える。
記PCB240上に装着されており、前記ケース230
内に受容されている。前記PCB240は、複数の電線
(図示せず)を含み、前記電線は、前記複数のインサー
ト導体22を前記接続部250に電気的に連結する。前
記ケース230、インサート12、PCB240及び接
続部250は、互いに組立られ、前記モジュラジャック
10を形成する。
ャック10の変形を示している。図示のように、前記イ
ンサート12と接続部250は、前記PCB240の前
面と背面にそれぞれ装着されており、前記ケース230
は、前記インサート12とPCB240を受容してい
る。前記インサート筐体20は、合成樹脂からなり、前
記インサート導体22は、前記インサート筐体20を貫
通する。前記インサート筐体20の内部で、前記複数の
インサート導体22は、少なくとも1つのインサート導
体22が他の層に配列される多層配列を持つ。図5の2
層配列は前記多層配列の例である。
サート導体22の第1及び第2端は、それぞれ、前記イ
ンサート筐体20の前面及び背面から突出されている。
各インサート導体22の前記第1端は、前記インサート
筐体20に対して上方に折曲されている。プラグ(図
4)200と前記モジュラジャック10を互いに連結す
るとき、それぞれのインサート導体22の前記第1端
は、前記プラグ200の対応するプラグ導体(図6)2
12と電気的に接触する。一方、それぞれのインサート
導体22の前記第2端は、前記PCB240に電気的に
連結されている。
グ導体212を含む。それぞれのインサート導体(図
5)22が前記プラグ200の対応するガイド溝210
内に引き込まれるとき、それぞれの前記プラグ導体21
2は、対応するインサート導体(図5)22と電気的に
接触する。すなわち、図4に戻って、前記プラグ200
が前記モジュラジャック10のケース230内に挿入さ
れるとき、それぞれのプラグ導体212が対応するイン
サート導体22と電気的に接触することにより、前記プ
ラグ200と前記モジュラジャック10は電気的に連結
される。
ラグ導体212を拡大して示している。第1プラグ導体
PR1と第2プラグPT2は、第1信号を送信するため
の第1信号対を形成し、第4プラグ導体PT2と第5プ
ラグ導体PR2は、第2信号のための第2信号対を形成
し、第3プラグ導体PR3と第6プラグ導体PT3は、
第3信号のための第3信号対を形成し、第7プラグ導体
PR4と第8プラグ導体PT4は、第4信号のための第
4信号対を形成する。
体PR3は隣接しているが、対応するインサート導体を
接触した後、互いに異なる信号を送信する。これによ
り、前記第2プラグ導体PT1と第3プラグ導体PR3
は、漏話が発生する漏話対PT1〜PR3を形成する。
同様な理由により、それぞれのPR3〜PT2、PR2
〜PT3及びPT3〜PR4対は、1つの漏話対を形成
する。
ンサート12を説明する。前記インサート12は、2層
配列とキャパシタンス補償によって、漏話を除去した
り、又は著しく低減することができる。
前記インサート12は、インサート筐体20と複数のイ
ンサート導体22を含む。前記複数のインサート導体2
2は、上層に位置する第1〜第4チップ導体T1〜T4
と、下層に位置する第1〜第4リング導体R1〜R4を
備える。図9に示されているように、前記インサート筐
体20は、前記インサート筐体20aと下部インサート
筐体20bを備える。図9では、便宜上、前記インサー
ト導体22を示していない。
で、前記チップ導体T1〜T4と前記リング導体R1〜
R4が存在し、且つ前記インサート筐体20に組立られ
ていると仮定する。
び20bは、それぞれ、上部及び下部の開口部34及び
36を含み、互いに結合されて前記インサート筐体20
を形成する。前記上部及び下部の開口部34、36は、
それぞれ、前記第1チップ導体T1と前記第4リング導
体R4の一部を露出することにより、前記第1チップ導
体T1と前記第4リング導体R4が空気で囲まれること
にする。空気は前記上部又は下部インサート筐体22
a、22bより遥かに小さい誘電常数を有しているの
で、前記第1チップ導体T1又は前記第4リング導体R
4に関連して誘発するキャパシタンスは相対的に極めて
小さい。
0a、20bを結合して形成される前記インサート筐体
20は、空間部42を含み、前記空間部42は前記上部
及び下部インサート筐体20a、20b間に形成され
る。前記空間部42は、低誘電層として作用することに
より、前記チップ導体T1〜T4の中の1つと前記リン
グ導体R1〜R4の中の1つとの間で誘発するそれぞれ
のキャパシタンスを低減する。前記空間部42を形成す
るために、前記上部及び下部インサート筐体20a、2
0bのそれぞれは向合う凹部を備える。前記上部及び下
部インサート筐体20a、20bが結合された後、前記
向合う凹部は前記空間部42を形成する。
2内溝37は、それぞれ、図10の前記上部及び下部の
開口部34、36に代替することができる。前記上部及
び下部インサート筐体20a、20bの内部で、前記第
1チップ導体T1と前記第4リング導体R4の一部も空
気によって囲まれているが、この場合、前記空気によっ
て取り囲まれている部分は外部環境から隔離される。
ンサート筐体20bをひっくり返すと、前記上部及び下
部インサート筐体20a、20bは同形状をなす。すな
わち、前記上部及び下部インサート筐体20a、20b
は同一形状に製造されるが、他の部品として使用される
ことにより、生産費用を低減することができる。
及び前記空間部42は、補償部26(図12、図13)
と相互連関することにより、隣接導体間で誘発するキャ
パシタンスが選択的に補償され、漏話を低減する。前記
補償部26及び前記キャパシタンスの選択的な補償につ
いてはより詳しく後述する。
な第1実施例によるインサート12の構成をその製造工
程と連関して説明する。
プ導体T1〜T4は、上部セット22aに含まれ、前記
第1〜第4リング導体R1〜R4は、下部セット22b
に含まれる。前記上部及び下部セット22a、22bの
それぞれは、バネ部24、補償部26及びPCB連結部
28を含む。プラグ200(図4)がモジュラジャック
10(図4)内に挿入された後、それぞれのインサート
導体は、前記バネ部24で、対応するプラグ導体212
(図6)と電気的に接触する。前記PCB連結部28
で、半田付けなどを適用することによって、各インサー
ト導体はPCB240(図6)に電気的に連結されてい
る。
30は、それぞれ、前記上部及び下部セット22a、2
2bのそれぞれの第1及び第2端を保持する。前記上部
及び下部セット22a、22bがそれぞれ前記上部及び
下部インサート筐体20a、20b(図9)に組立され
た後、前記保持部30は前記上部及び下部セット22
a、22bから分離される。
それぞれ、前記第1〜前記4リング導体R1〜R4に対
応することにより、独立信号対T1〜R1、T2〜R
2、T3〜R3及びT4〜R4を形成する。前記第3チ
ップ導体T3は、補償部26に位置する第1突出部T3
aと第2突出部T3bを有する。前記第3リング導体R
3は、前記補償部26に位置する他の第1突出部R3a
と第2突出部R3bを備える。前記突出部T3a、R3
a、T3b及びR3bのそれぞれは、隣接導体間で誘発
するキャパシタンスを増加させる。各補償部26は、図
14の上部インサート筐体20a又は下部インサート筐
体20bの内部に位置する。
bをひっくり返すと、前記上部及び下部セット22a、
22bは同形状をなしている。すなわち、前記上部又は
下部セット22a、22bは同形状に製造されるが、他
の部品を使用することにより、生産費用を低減すること
ができる。
って前記上部インサート筐体20aと下部インサート筐
体20bを形成し、このとき、前記上部セット22a及
び下部セット22bの補償部26は、それぞれ、前記上
部及び下部インサート筐体20a、20bの内部に位置
する。前記上部及び下部インサート筐体20a、20b
は、望ましくは、「PBT+GF0〜30%」(polyth
ylene terephthalate+glass fiber)として形成され
る。このとき、前記上部及び下部インサート筐体20
a、20bの誘電常数は、望ましくは、略3.6〜4.
0である。
20bのそれぞれは、雄突起と雌突起38、40を備
え、前記雄突起と雌突起は、前記上部及び下部インサー
ト筐体20a、20bの向合い面に形成される。前記雄
突起38を前記雌突起40に引き込むことにより、前記
上部及び下部インサート筐体20a、20bは結合する
ことができる。図16に示されているように、前記上部
及び下部インサート筐体20a、20bが結合された
後、前記リング導体R1〜R4と前記チップ導体T1〜
T4は前記インサート筐体20の外部で交互に配列され
ている。
又は内溝(図11)35、37、及び空間部(図10、
図11)42は、前記補償部26と相互連関することに
より、隣接導体間で誘発するキャパシタンスが選択的に
補償され、漏話を低減する。
内部で誘発するキャパシタンスの選択的な補償について
より詳しく説明する。
され、前記リング導体R1〜R4は下層に配列されるこ
とにより、2層配列を形成する。便宜上、前記突出部T
3a、T3b、R3a、R3b(図12及び図13)は
図示せず、隣接導体間の間隔は一定なものに仮定する。
隣接導体間でキャパシタンスが誘発する。例えば、第1
キャパシタンスC1は、第2チップ導体T2と第3チッ
プ導体T3の第1突出部T3a(図12)との間で誘発
する。第2キャパシタンスC2は、第1リング導体R1
と第3リング導体R3の第1突出部R3a(図13)と
の間で誘発する。第3キャパシタンスC3は、第4チッ
プ導体T4と第3チップ導体T3の第2突出部T3bと
の間で誘発する。更に、第4キャパシタンスC4は、第
2リング導体R2と第3リング導体R3の第2突出部R
3bとの間で誘発する。
T3a及びT3b(図12及び図13)により、前記第
1〜第4キャパシタンスC1〜C4のそれぞれは相対的
に大きい値を有する。その反対に、第1及び第2内溝3
5、37又は図14及び図15の上部及び下部の開口部
34、36により、前記第1チップ導体T1又は前記第
4リング導体R4とこれに隣接している導体との間で
は、相対的に小さいキャパシタンスが誘発する。更に、
前記2層配列及び空間部42により、チップ導体の中の
1つとリング導体の中の1つとの間で誘発するそれぞれ
のキャパシタンスは、前記第1〜第4キャパシタンスC
1〜C4のそれぞれより極めて小さい。
2層配列を採択し、容量性結合の低減に焦点をおいてい
る。しかし、電気コネクタには誘導性結合も存在してい
るため、本発明の好適な第2実施例は多層配列を採択
し、容量性結合と誘導性結合の両方を低減する。
な第2実施例によるインサート112を詳細に説明す
る。
よるインサート112は、インサート筐体120と複数
のインサート導体122を含む。前記インサート導体
は、第1〜第4チップ導体T1〜T4と第1〜第4リン
グ導体R1〜R4を備える。前記インサート筐体120
は、上部インサート筐体120aと下部インサート筐体
120bを備える。前記上部インサート筐体120a
は、前記第1〜第4チップ導体T1〜T4に組立られ、
前記チップ導体の相対的な位置を保持する。一方、前記
下部インサート筐体120bは、前記第1〜第4リング
導体R1〜R4に組立られ、前記リング導体の相対的な
位置を保持する。図において、第1方向Yは、前記イン
サート筐体120の前面を示し、第2方向Xは背面を示
す。言い換えれば、前記前面は参照文字「Y」で表示さ
れ、前記背面は参照文字「X」で表示される。
図示のように、前記インサート筐体120は更に空間部
142を内部に含む。前記空間部142は前記上部及び
下部インサート筐体120a、120b間に形成され、
好適な第1実施例の空間部42(図10及び図11)と
同様な形状及び効果を持つ。前記上部及び下部インサー
ト筐体120a、120bは、それぞれ、第1及び第2
内溝135、137を備え、前記内溝は、それぞれ、第
1実施例の第1及び第2内溝35、37(図11)と同
様な形状及び効果を持つ。一方、上部及び下部の開口部
135、137は、それぞれ、上部及び下部の開口部
(図示せず)に代替することができる。前記第2実施例
の上部及び下部の開口部は、第1実施例の上部及び下部
の開口部34、36(図10)と同様な形状及び効果を
持つ。
導体122は、インサート筐体120を貫通して、前記
インサート筐体120の前面Yと背面Xで折曲する。前
記インサート筐体120の内部で、少なくとも2つのイ
ンサート導体は互いに異なる層に配列される。
ート112の構成を説明する。第3チップ導体T3は第
1層上に配列されており、前記第1層は最上層である。
残りのチップ導体T1、T2、T4は第2層上に配列さ
れており、前記第2層は前記第1層の下に位置する。第
1、第2及び第4リング導体R1、R2、R4は、第3
層上に配列されており、前記第3層は前記第2層の下に
位置する。更に、第3リング導体R3は第4層上に配列
されており、前記第4層は最下層である。
3aと第2突出部T3bを備え、前記第3リング導体R
3は、他の第1突出部R3aと第2突出部R3bを備え
る。前記第2及び第4チップ導体T2、T4は、それぞ
れ、第3及び第4突出部T2a、T4aを備える。更
に、前記第1及び第2リング導体R1、R2は、それぞ
れ、他の第3及び第4突出部R1a、R2aを備える。
前記第3突出部T2a、R1aは、望ましくは、それぞ
れ、前記第1突出部T3a、R3aの中心に対応する。
前記第4突出部T4a、R2aは、望ましくは、前記第
2突出部T3b、R3bの中心に対応する。
体R2は、それぞれ、少なくとも1回折曲されることに
より、前記第2チップ導体及び第2リング導体T2、R
2は互いに交差して位置を変える。つまり、インサート
筐体120の前面Yで第2リング導体R2と第2チップ
導体T2が順に配列されると、背面Xでは第2チップ導
体T2と第2リング導体R2が順に配列される。
体122の多層配列に対してより詳しく説明する前に、
誘導性結合を詳細に説明する。
プラグ導体212間で誘発する磁場を示している。第3
信号が第3信号対PT3−PR3に印加されると、第6
及び第3プラグ導体PT3、PR3に沿って磁場が誘発
する。前記磁場は第2信号対PT2〜PR2に影響を及
ぼすことにより、前記第2信号対PT2〜PR2と第3
信号対PT3〜PR3との間で誘導性結合を形成させ
る。
詳細に説明する。第6プラグ導体PT3と第3プラグ導
体PR3は、終端抵抗R及び信号ソースPと共に第1閉
回路を形成する。第4プラグ導体PT2と第5プラグ導
体PR2は、他の終端抵抗R及び他の信号ソースPと共
に第2閉回路を形成する。第1電流I1が前記第1閉回
路に印加されると、前記第6プラグ導体PT3と第3プ
ラグ導体PR3に沿って磁場が誘発する。前記磁場は前
記第2閉回路の前記第4及び第5プラグ導体PT2、P
R2に印加される第2電流I2に電気的な影響を与える
ことにより、前記第2電流I2をジャミング(jammin
g;妨害)する。すなわち、前記隣接しているプラグ導
体に沿ってそれぞれ伝送される第1及び第2電流I1、
I2間で誘導性結合が誘発する。
結合を順次低減するためのシステムを説明する。図示の
ように、第3チップ導体T3と第3リング導体R3は他
の終端抵抗Rと信号ソースPと共に他の第1閉回路を形
成する。第2チップ導体T2と第2リング導体R2は他
の終端抵抗R及び他の信号ソースPと共に他の第2閉回
路を形成する。各閉回路又は各インサート導体は、第1
〜第4部分Z1〜Z4を備え、前記第2及び第3部分Z
2、Z3は、インサート筐体120の内部に位置する。
インサート導体122(図18)は前記第1部分Z1で
プラグ導体212(図22)に電気的に連結される。一
方、前記インサート導体122は、第4部分でPCB2
50(図5)に電気的に連結される。
1電流I1が印加され、前記第2閉回路の第2チップ導
体T2には第2電流I2が印加される。前記第1及び第
2電流I1、I2によって、隣接しているインサート導
体間ではキャパシタンスが誘発する。隣接しているイン
サート導体間の前記キャパシタンスは、前記第2部分Z
2で選択的に補償される。第1キャパシタンスC1及び
第2キャパシタンスC2は前記選択的な補償の結果であ
り、前記選択的な補償は第1実施例で詳細に説明され
た。
は前記第3部分Z3で互いに交差し、これにより、前記
第4部分Z4で互いに位置を変える。前記第3リングコ
ネクタR3の前記第1電流I1は、第1磁場M1を生成
し、前記第3チップコネクタT3の前記第1電流I1
は、第2磁場M2を生成する。前記第1及び第2磁場M
1、M2は反対の方向を有する。前記第1磁場M1は、
第1部分Z1で第2電流I2に電磁気的な影響を与える
ことにより、前記第1及び第2電流I1、I2間に第1
誘導性結合を形成する。一方、第3部分Z3における位
置変更により、第2磁場M2は第4部分Z4で第2電流
I2に電磁気的な影響を与えることにより、前記第1及
び第2電流I1、I2間に第2誘導性結合を形成する。
前記第1及び第2磁場M1、M2は、反対の方向を有す
るので、前記第1及び第2誘導性結合も反対の位相を有
し、これにより、互いに相殺する。
長いため、前記第1誘導性結合の和は前記第2誘導性結
合の和より大きい。これにより、前記第4部分Z4で誘
発する前記第2誘導性結合は最大化されることが望まし
い。
誘発する。前記第3誘導性結合は、第1誘導性結合と同
一の位相を有するため、第1誘導性結合の増加を意味す
る。これにより、前記第2部分Z2で誘発する前記第3
誘導性結合が最小化されない場合、前記第4部分Z4は
第1部分Z1よりも長くする必要がある。前記問題を解
決するために、前記第2部分Z2で誘発する前記第3誘
導性結合は最小化されることが望ましい。
の最小化及び最大化についてより一層詳細に説明する。
図25及び図26は、それぞれ、インサート導体の第1
及び第2多層配列を示している。
2リング導体R2は第1仮想面302上に第1閉回路を
形成し、第3チップ導体T3及び第3リング導体R3は
第2仮想面304上に第2閉回路を形成する。インサー
ト筐体120の前面Yは、図24に示されている第1及
び第2部分Z1、Z2を区分する境界の役割をし、背面
Xは、第3及び第4部分Z3、Z4を区分する他の境界
の役割をする。
想面302、304が互いに直角をなすことにより、第
3誘導性結合を最小化する。反対に、前記背面Xの内部
で、前記第1及び第2仮想面302、304が互いに一
致することにより、第2誘導性結合を最大化する。望ま
しくは、前記第1及び第2仮想面302、304は図2
4の第2部分Z2で略80〜90度の第1角度をなし、
図24の第4部分Z4で略0〜10度の第2角度をな
す。
(図18)の等価回路が図27に示されている。第1リ
ング導体R1と第1チップ導体T1が第1独立信号対を
形成し、第2リング導体R2と第2チップ導体T2は第
2独立信号対を形成し、第3リング導体R3と第3チッ
プ導体T3は第3独立信号対を形成し、第4リング導体
R4と第4チップ導体T4は第4独立信号対を形成す
る。
パシタンスC1〜C4が相対的に大きい値を有すること
により、隣接しているインサート導体間でキャパシタン
スは選択的に補償できる。前記第1〜第4キャパシタン
スC1〜C4以外にも他の多くのキャパシタンスが前記
第2部分Z2に形成されるが、前記他のキャパシタンス
は前記第1〜第4キャパシタンスC1〜C4より極めて
小さい値を有し、便宜上、図示されていない。
は、第3部分Z3で互いに交差する。これにより、前記
第2チップ導体T2と第2リング導体R2は、第4部分
Z4で相互位置が変えられる。
号がそれぞれ印加されると、隣接している信号対間では
容量性及び誘導性結合が誘発する。例えば、第1容量性
結合と第1誘導性結合は第1部分Z1で誘発し、第2容
量性結合と第2誘導性結合は第4部分Z4で誘発する。
前記第1及び第2容量性結合は、第2部分Z2における
選択的な補償によって低減する。更に、前記第1及び第
2誘導性結合は、第4部分Z4における位置交換によっ
て相殺する。
に誘発し、図25に示されている第1多層配列は、前記
第3誘導性結合を最小化する。反対に、第2誘導性結合
は図26に示されている第2多層配列によって最小化す
る。すなわち、前記第1及び第2多層配列は、第1及び
第2誘導性結合の相殺のための最適環境を提供する。
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
相殺のための最適環境を提供する多層配列及び隣接して
いる導体間のキャパシタンスの選択的な補償によって容
量性漏話と誘導性漏話を最大に低減する電気コネクタを
提供するという効果を奏する。
ックのインサートを示す斜視図である。
列を示す断面図である。
回路図である。
ある。
ャックを示す部分断面斜視図である。
す斜視図である。
を示す拡大斜視図である。
視図である。
斜視図である。
示す平面図である。
示す平面図である。
ート筐体を示す平面図である。
ート筐体を示す平面図である。
筐体の組立を示す平面図である。
導体の2層配列を示す断面図である。
斜視図である。
斜視図である。
列を示す断面図である。
解斜視図である。
斜視図である。
で誘発する誘導性結合を示す回路図である。
を示す回路図である。
配列を示す拡大斜視図である。
配列を示す拡大斜視図である。
に該当する等価回路を示す図である。
Claims (15)
- 【請求項1】 筐体と、 第1仮想面上に位置し、第1導体及び第2導体を備え、
前記筐体を貫通する第1信号対と、 第2仮想面上に位置し、前記筐体の内部で少なくとも1
回折曲し互いに交差する第3導体及び第4導体を含み、
前記筐体を貫通する第2信号対とを含む低漏話電気コネ
クタ用モジュラジャックであって、 前記第1及び第2仮想面は、前記筐体の内部で、前記第
3及び第4導体が交差する前は80〜90度の第1角を
形成し、前記第3及び第4導体が交差した後は0〜10
度の第2角を形成することを特徴とする低漏話電気コネ
クタ用モジュラジャック。 - 【請求項2】 前記第1導体は第1層上に配列され、前
記第3導体は前記第1層の下に位置する第2層上に配列
され、前記第2導体は前記第2層の下に位置する第3層
上に配列され、前記第4導体は前記第3層の下に位置す
る第4層上に配列されることを特徴とする請求項1に記
載の低漏話電気コネクタ用モジュラジャック。 - 【請求項3】 更に、前記ジャックは、第5導体と第6
導体を有する第3信号対と、第7導体と第8導体を有す
る第4信号対とを含み、 前記第5及び第7導体は前記第2層上に配列され、前記
第6及び第8導体は前記第3層上に配列されることを特
徴とする請求項2に記載の低漏話電気コネクタ用モジュ
ラジャック。 - 【請求項4】 前記第1乃至第8導体のうちの少なくと
も1つは隣接の導体間のキャパシタンスを増加させるた
めの突出部を備えることを特徴とする請求項3に記載の
低漏話電気コネクタ用モジュラジャック。 - 【請求項5】 前記筐体は少なくとも1つの空間部を内
部に備え、前記空間部は少なくとも2つの隣接の導体間
に位置することを特徴とする請求項3に記載の低漏話電
気コネクタ用モジュラジャック。 - 【請求項6】 前記筐体は少なくとも1つの導体の一部
分を露出するための少なくとも1つの開口部を備えるこ
とを特徴とする請求項3に記載の低漏話電気コネクタ用
モジュラジャック。 - 【請求項7】 前記筐体は内部に少なくとも1つの内溝
を備え、前記内溝は少なくとも1つの導体の一部を囲む
ことを特徴とする請求項3に記載の低漏話電気コネクタ
用モジュラジャック。 - 【請求項8】 前記筐体は略3.6〜4.0の誘電常数
を有する誘電物質からなることを特徴とする請求項1に
記載の低漏話電気コネクタ用モジュラジャック。 - 【請求項9】 前記誘電物質はPBT+GF0〜30%
(polyethylene terephthalate+glass fiber)である
ことを特徴とする請求項8に記載の低漏話電気コネクタ
用モジュラジャック。 - 【請求項10】 上部筐体と、 前記上部筐体と結合し、前記上部筐体との接触面に対し
て前記上部筐体に対称となっている下部筐体と、 複数の層上に配列され、前記上部筐体を貫通する第1〜
第4チップ導体を含み、前記第3チップ導体は前記第2
及び第4チップ導体に向かってそれぞれ突出する第1及
び第2突出部を含む上部セットと、 複数の他の層上に配列され、前記下部筐体を貫通する第
1〜第4リング導体を含み、前記第2リング導体は前記
第1及び第3導体に向かってそれぞれ突出する他の第1
及び第2突出部を備え、前記上部セットの下に位置する
下部セットと、 前記上部セットと下部セットとの間に介入する第1空間
部と、 前記上部筐体の内部で前記第1チップ導体の一部を囲む
第2空間部と、 前記下部筐体の内部で前記第4リング導体の一部を囲む
第3空間部を含むことを特徴とする漏話消去用モジュラ
ジャックのインサート。 - 【請求項11】 前記第3チップ導体は第1層上に配列
され、前記第1、2及び第4チップ導体は前記第1層の
下に位置する第2層上に配列され、前記第1、3及び4
リング導体は前記第2層の下に位置する第3層に配列さ
れ、前記第2リング導体は前記第3層の下に位置する第
4層上に配列されることを特徴とする請求項10に記載
の漏話消去用モジュラジャックのインサート。 - 【請求項12】 前記第2チップ導体と前記第3リング
導体は前記上部及び下部筐体の内部で互いに交差し、且
つ第1仮想面上に位置し、前記第3チップ導体と前記第
2リング導体は第2仮想面上に位置し、前記第1及び第
2仮想面は交差する前は80〜90度の角度をなし、交
差した後は0〜10度の角度をなすことを特徴とする請
求項10に記載の漏話消去用モジュラジャックのインサ
ート。 - 【請求項13】 前記上部及び下部筐体は略3.6〜
4.0の誘電常数を有する誘電物質からなることを特徴
とする請求項10に記載の漏話消去用モジュラジャック
のインサート。 - 【請求項14】 前記誘電物質はPBT+GF0〜30
%(polythylene terephthalate+glass fiber)である
ことを特徴とする請求項13に記載の漏話消去用モジュ
ラジャックのインサート。 - 【請求項15】 低漏話コネクタであって、 それぞれ独立的に信号を送信する隣接の導線間で誘導性
及び容量性結合が発生する第1部分と、 前記容量性結合を低減するために前記隣接の導線間のキ
ャパシタンスが選択的に補償する第2部分と、 前記誘導性結合を除去するための反対位相の誘導性結合
が前記隣接している導線間で発生する第3部分を含み、 前記第2部分の誘導性結合は最小化し、前記第3部分の
反対位相の誘導性結合は最大化することを特徴とする低
漏話コネクタ。
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020000082870A KR100710073B1 (ko) | 2000-12-27 | 2000-12-27 | 누화소거 모듈러 커넥터 |
KR2001-016166 | 2001-03-28 | ||
KR1020010016166A KR100712468B1 (ko) | 2001-03-28 | 2001-03-28 | 전기 커넥터 |
KR2000-082870 | 2001-03-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002216909A true JP2002216909A (ja) | 2002-08-02 |
JP3550126B2 JP3550126B2 (ja) | 2004-08-04 |
Family
ID=26638665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001396679A Expired - Fee Related JP3550126B2 (ja) | 2000-12-27 | 2001-12-27 | 低漏話電気コネクタ用モジュラジャック |
Country Status (3)
Country | Link |
---|---|
US (1) | US6572414B2 (ja) |
JP (1) | JP3550126B2 (ja) |
CN (1) | CN1202595C (ja) |
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- 2001-12-21 US US10/024,198 patent/US6572414B2/en not_active Expired - Lifetime
- 2001-12-27 CN CNB011448822A patent/CN1202595C/zh not_active Expired - Fee Related
- 2001-12-27 JP JP2001396679A patent/JP3550126B2/ja not_active Expired - Fee Related
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---|---|
US20020081908A1 (en) | 2002-06-27 |
CN1202595C (zh) | 2005-05-18 |
CN1362762A (zh) | 2002-08-07 |
JP3550126B2 (ja) | 2004-08-04 |
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Legal Events
Date | Code | Title | Description |
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