JP2002216909A - 低漏話電気コネクタ用モジュラジャック - Google Patents
低漏話電気コネクタ用モジュラジャックInfo
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- H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
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- H01R13/646—Details of coupling devices of the kinds covered by groups H01R12/70 or H01R24/00 - H01R33/00 specially adapted for high-frequency, e.g. structures providing an impedance match or phase match
- H01R13/6461—Means for preventing cross-talk
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- H01R24/60—Contacts spaced along planar side wall transverse to longitudinal axis of engagement
- H01R24/62—Sliding engagements with one side only, e.g. modular jack coupling devices
- H01R24/64—Sliding engagements with one side only, e.g. modular jack coupling devices for high frequency, e.g. RJ 45
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S439/00—Electrical connectors
- Y10S439/941—Crosstalk suppression
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- Details Of Connecting Devices For Male And Female Coupling (AREA)
- Coupling Device And Connection With Printed Circuit (AREA)
Abstract
(57)【要約】
【課題】 隣接配線間の漏話が最小化された電気コネク
タ用モジュラジャックを提供する。 【解決手段】 筐体と、第１仮想面上に位置し、第１導
体及び第２導体を備え、前記筐体を貫通する第１信号対
と、第２仮想面上に位置し、前記筐体の内部で少なくと
も１回折曲し互いに交差する第３導体及び第４導体を含
み、前記筐体を貫通する第２信号対とを含む低漏話電気
コネクタ用モジュラジャックであって、前記第１及び第
２仮想面は、前記筐体の内部で、前記第３及び第４導体
が交差する前は８０〜９０度の第１角を形成し、前記第
３及び第４導体が交差した後は０〜１０度の第２角を形
成することを特徴とする低漏話電気コネクタ用モジュラ
ジャックが提供される。
タ用モジュラジャックを提供する。 【解決手段】 筐体と、第１仮想面上に位置し、第１導
体及び第２導体を備え、前記筐体を貫通する第１信号対
と、第２仮想面上に位置し、前記筐体の内部で少なくと
も１回折曲し互いに交差する第３導体及び第４導体を含
み、前記筐体を貫通する第２信号対とを含む低漏話電気
コネクタ用モジュラジャックであって、前記第１及び第
２仮想面は、前記筐体の内部で、前記第３及び第４導体
が交差する前は８０〜９０度の第１角を形成し、前記第
３及び第４導体が交差した後は０〜１０度の第２角を形
成することを特徴とする低漏話電気コネクタ用モジュラ
ジャックが提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、電気コネクタに関
し、特に、低漏話特性のモジュラジャックを含む電気コ
ネクタに関する。
し、特に、低漏話特性のモジュラジャックを含む電気コ
ネクタに関する。
【０００２】
【従来の技術】事務室や家庭で使用される通信用端末機
は、電気コネクタを介して屋外の伝送ケーブルに電気的
に連結され、前記電気コネクタは、一般にモジュラジャ
ックとプラグを含む。前記通信用電気コネクタとして
は、主に４ピンコネクタが使用されてきたが、現在、速
い伝送速度のために、８ピンコネクタが開発されてい
る。米国のＴＩＡ／ＥＩＡ（Telecommunication Indust
ry Association／ElectronicIndustry Association）で
は、８ピンコネクタを含む通信用部品の急激な発展に並
行するために、カテゴリ６、すなわち、新しい産業規格
を制定している。
は、電気コネクタを介して屋外の伝送ケーブルに電気的
に連結され、前記電気コネクタは、一般にモジュラジャ
ックとプラグを含む。前記通信用電気コネクタとして
は、主に４ピンコネクタが使用されてきたが、現在、速
い伝送速度のために、８ピンコネクタが開発されてい
る。米国のＴＩＡ／ＥＩＡ（Telecommunication Indust
ry Association／ElectronicIndustry Association）で
は、８ピンコネクタを含む通信用部品の急激な発展に並
行するために、カテゴリ６、すなわち、新しい産業規格
を制定している。
【０００３】伝送ケーブルでは、それぞれの一対の線が
信号対をなし、特定電気信号を送信する。第１信号を送
信する信号対が第２信号を送信する他の信号対に隣接し
て配置されている場合、前記第１信号と第２信号との間
では容量性及び誘導性結合が誘発し、前記信号のエラー
を発生させる。上記のような隣接している信号対間の電
磁気的な干渉を漏話という。
信号対をなし、特定電気信号を送信する。第１信号を送
信する信号対が第２信号を送信する他の信号対に隣接し
て配置されている場合、前記第１信号と第２信号との間
では容量性及び誘導性結合が誘発し、前記信号のエラー
を発生させる。上記のような隣接している信号対間の電
磁気的な干渉を漏話という。
【０００４】図１に示されているように、従来のモジュ
ラジャック（図示せず）のインサート２は、インサート
筐体４と８個のインサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ
４を含む。前記インサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ
４は、一定の間隔を保持しつつ、一表面上に互いに平行
に配列されている。前記インサート導体の一部は、導体
の相対的な位置を保持する前記インサート筐体４に埋設
されている。
ラジャック（図示せず）のインサート２は、インサート
筐体４と８個のインサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ
４を含む。前記インサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ
４は、一定の間隔を保持しつつ、一表面上に互いに平行
に配列されている。前記インサート導体の一部は、導体
の相対的な位置を保持する前記インサート筐体４に埋設
されている。
【０００５】上記のようなインサート導体の１層配列構
造は、前記インサート筐体４の内部及び外部の両方で相
当な漏話を誘発させる。これにより、既存のモジュラジ
ャックを採択した電気コネクタは、カテゴリ６の規格を
満たすことができない。
造は、前記インサート筐体４の内部及び外部の両方で相
当な漏話を誘発させる。これにより、既存のモジュラジ
ャックを採択した電気コネクタは、カテゴリ６の規格を
満たすことができない。
【０００６】図２には、漏話の発生を説明するために、
従来のインサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ４の概略
的な配列が示されており、前記図では、便宜上、容量性
結合要素の一部のみを表示した。
従来のインサート導体Ｒ１〜Ｒ４及びＴ１〜Ｔ４の概略
的な配列が示されており、前記図では、便宜上、容量性
結合要素の一部のみを表示した。
【０００７】図において、第１導体Ｒ１と第２導体Ｔ１
は、第１信号を送信するための第１信号対を形成し、第
４導体Ｔ２と第５導体Ｒ２は、第２信号を送信するため
の第２信号対を形成し、第３導体Ｒ３と第６導体Ｔ３
は、第３信号を送信するための第３信号対を形成し、第
７導体R４と第８導体Ｔ４は、第４信号を送信するため
の第４信号対を形成する。前記第２導体Ｔ１と前記第３
導体Ｒ３は隣接しているが、互いに異なる信号、すなわ
ち、前記第１及び第３信号をそれぞれ送信する。これに
より、前記第２及び第３導体Ｔ１、Ｒ３の第１及び第３
信号間では、強い電磁気的な結合が誘発する。
は、第１信号を送信するための第１信号対を形成し、第
４導体Ｔ２と第５導体Ｒ２は、第２信号を送信するため
の第２信号対を形成し、第３導体Ｒ３と第６導体Ｔ３
は、第３信号を送信するための第３信号対を形成し、第
７導体R４と第８導体Ｔ４は、第４信号を送信するため
の第４信号対を形成する。前記第２導体Ｔ１と前記第３
導体Ｒ３は隣接しているが、互いに異なる信号、すなわ
ち、前記第１及び第３信号をそれぞれ送信する。これに
より、前記第２及び第３導体Ｔ１、Ｒ３の第１及び第３
信号間では、強い電磁気的な結合が誘発する。
【０００８】言い換えれば、第１キャパシタンスＣ１３
は、前記第１導体Ｒ１と第３導体Ｒ３との間で誘発し、
第２キャパシタンスＣ２３は、前記第２導体Ｔ１と第３
導体Ｒ３との間で誘発する。キャパシタンスは２つの伝
導体間の距離に反比例し、前記第３導体Ｒ３は前記第１
導体Ｒ１よりも前記第２導体Ｔ１に近いことから、前記
第２キャパシタンスＣ２３は前記第１キャパシタンスＣ
１３より大きい。上述したキャパシタンスの差は、前記
第２導体Ｔ１と第３導体Ｒ３との間で電位差を発生する
ことにより、前記第２及び第３導体Ｔ１、Ｒ３の第１及
び第３信号間の容量性結合を増加する。
は、前記第１導体Ｒ１と第３導体Ｒ３との間で誘発し、
第２キャパシタンスＣ２３は、前記第２導体Ｔ１と第３
導体Ｒ３との間で誘発する。キャパシタンスは２つの伝
導体間の距離に反比例し、前記第３導体Ｒ３は前記第１
導体Ｒ１よりも前記第２導体Ｔ１に近いことから、前記
第２キャパシタンスＣ２３は前記第１キャパシタンスＣ
１３より大きい。上述したキャパシタンスの差は、前記
第２導体Ｔ１と第３導体Ｒ３との間で電位差を発生する
ことにより、前記第２及び第３導体Ｔ１、Ｒ３の第１及
び第３信号間の容量性結合を増加する。
【０００９】更に、第３キャパシタンスＣ１６は、前記
第１及び第６導体Ｒ１、Ｔ３間で誘発する。しかし、前
記第６導体Ｔ３は、前記第１導体Ｒ１から相対的に極め
て遠いので、前記第３キャパシタンスＣ１６は極めて小
さく、影響力は無視される。
第１及び第６導体Ｒ１、Ｔ３間で誘発する。しかし、前
記第６導体Ｔ３は、前記第１導体Ｒ１から相対的に極め
て遠いので、前記第３キャパシタンスＣ１６は極めて小
さく、影響力は無視される。
【００１０】前記第２及び第３導体Ｔ１、Ｒ３のよう
に、２つの導体は、それぞれ、他の信号対に属している
が、電磁気的に結合されているとき、前記２つの導体は
漏話対と呼ばれる。漏話は、主に漏話対で発生し、漏話
対としてはＴ１−Ｒ３、Ｒ３−Ｔ２、Ｒ２−Ｔ３及びＴ
３−Ｒ４が挙げられる。
に、２つの導体は、それぞれ、他の信号対に属している
が、電磁気的に結合されているとき、前記２つの導体は
漏話対と呼ばれる。漏話は、主に漏話対で発生し、漏話
対としてはＴ１−Ｒ３、Ｒ３−Ｔ２、Ｒ２−Ｔ３及びＴ
３−Ｒ４が挙げられる。
【００１１】上述した説明では、前記第１〜第３キャパ
シタンスＣ１３、Ｃ２３、Ｃ１６を焦点をおいたが、前
記インサート導体間では第４〜第６キャパシタンスＣ１
２、Ｃ３６、Ｃ２６を含む他のキャパシタンスも誘発す
る。便宜上、前記第４〜第６キャパシタンスに対する詳
細な説明は省略する。
シタンスＣ１３、Ｃ２３、Ｃ１６を焦点をおいたが、前
記インサート導体間では第４〜第６キャパシタンスＣ１
２、Ｃ３６、Ｃ２６を含む他のキャパシタンスも誘発す
る。便宜上、前記第４〜第６キャパシタンスに対する詳
細な説明は省略する。
【００１２】米国特許第５，２９９，９５６号では、漏
話を防止する方法を説明している。前記米国特許では、
誘導性又は容量性結合を除去するために、反対位相の電
磁気的な結合を誘発させる。図３を参照して、前記米国
特許第５，２９９，９５６号の要点を説明する。
話を防止する方法を説明している。前記米国特許では、
誘導性又は容量性結合を除去するために、反対位相の電
磁気的な結合を誘発させる。図３を参照して、前記米国
特許第５，２９９，９５６号の要点を説明する。
【００１３】図示のように、第１信号対Ｓ１は、第１チ
ップ導体Ｔ１と第１リング導体Ｒ１を含み、第２信号対
Ｓ２は、第２チップ導体Ｔ２と第２リング導体Ｒ２を含
む。第１部分Ｚ１で、前記第２チップ導体Ｔ２と前記第
２リング導体Ｒ２は、それぞれ、前記第１リング導体Ｒ
１と前記第１チップ導体Ｔ１に隣接して位置する。反対
に、第２部分Ｚ２では、前記第２チップ及びリング導体
Ｔ２、Ｒ２の位置が変わることにより、前記第２リング
導体Ｒ２と前記第２チップ導体Ｔ２は、それぞれ、前記
第１リング導体Ｒ１と前記第１チップ導体Ｔ１に隣接し
て位置する。
ップ導体Ｔ１と第１リング導体Ｒ１を含み、第２信号対
Ｓ２は、第２チップ導体Ｔ２と第２リング導体Ｒ２を含
む。第１部分Ｚ１で、前記第２チップ導体Ｔ２と前記第
２リング導体Ｒ２は、それぞれ、前記第１リング導体Ｒ
１と前記第１チップ導体Ｔ１に隣接して位置する。反対
に、第２部分Ｚ２では、前記第２チップ及びリング導体
Ｔ２、Ｒ２の位置が変わることにより、前記第２リング
導体Ｒ２と前記第２チップ導体Ｔ２は、それぞれ、前記
第１リング導体Ｒ１と前記第１チップ導体Ｔ１に隣接し
て位置する。
【００１４】上記の構成で、第１漏話は前記第１部分Ｚ
１で前記第１及び第２信号対Ｓ１、Ｓ２間で発生し、第
２漏話は前記第２部分Ｚ２で前記第１及び第２信号対Ｓ
１、Ｓ２間で発生する。前記第２部分Ｚ２における位置
交換によって、前記第１漏話と第２漏話は反対の位相を
有し、これにより相互相殺する。
１で前記第１及び第２信号対Ｓ１、Ｓ２間で発生し、第
２漏話は前記第２部分Ｚ２で前記第１及び第２信号対Ｓ
１、Ｓ２間で発生する。前記第２部分Ｚ２における位置
交換によって、前記第１漏話と第２漏話は反対の位相を
有し、これにより相互相殺する。
【００１５】すなわち、前記第１部分Ｚ１で誘発する第
１誘導性及び容量性結合は、前記第２部分Ｚ２で誘発す
る第２誘導性及び容量性結合と互いに反対の位相を有す
る。従って、前記第１誘導性及び容量性結合と前記第２
誘導性及び容量性結合は、相互相殺し、全漏話が低減す
る。
１誘導性及び容量性結合は、前記第２部分Ｚ２で誘発す
る第２誘導性及び容量性結合と互いに反対の位相を有す
る。従って、前記第１誘導性及び容量性結合と前記第２
誘導性及び容量性結合は、相互相殺し、全漏話が低減す
る。
【００１６】前記従来の技術による方法では、それぞれ
の誘導性結合と容量性結合を同時に同一領域で除去する
ことにより、低漏話電気コネクタのための簡単な構成を
提供することができる。しかし、同様な理由によって、
誘導性結合と容量性結合のうち少なくとも１つは完全に
除去できず、且つ相当の量の漏話が未だ残ることにな
る。
の誘導性結合と容量性結合を同時に同一領域で除去する
ことにより、低漏話電気コネクタのための簡単な構成を
提供することができる。しかし、同様な理由によって、
誘導性結合と容量性結合のうち少なくとも１つは完全に
除去できず、且つ相当の量の漏話が未だ残ることにな
る。
【００１７】信号の送信周波数が２５０ＭＨｚ付近であ
る場合、前記従来の技術による方法を適用しても、実際
に漏話を−４６ｄＢ以下に低減することはできない。す
なわち、データ送信速度の増加によってより高い送信周
波数が求められているが、前記従来の技術による方法で
は新しく要求される規格を満たすことができない。
る場合、前記従来の技術による方法を適用しても、実際
に漏話を−４６ｄＢ以下に低減することはできない。す
なわち、データ送信速度の増加によってより高い送信周
波数が求められているが、前記従来の技術による方法で
は新しく要求される規格を満たすことができない。
【００１８】
【発明が解決しようとする課題】本発明はこのような課
題に着目してなされたものであり、その目的とすること
は、高い周波数に対して低漏話特性を持つ電気コネクタ
用モジュラジャックを提供することにある。
題に着目してなされたものであり、その目的とすること
は、高い周波数に対して低漏話特性を持つ電気コネクタ
用モジュラジャックを提供することにある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一実施例は、筐体と、第１仮想面上に位
置し、第１導体及び第２導体を備え、前記筐体を貫通す
る第１信号対と、第２仮想面上に位置し、前記筐体の内
部で少なくとも１回折曲し互いに交差する第３導体及び
第４導体を含み、前記筐体を貫通する第２信号対とを含
む低漏話電気コネクタ用モジュラジャックであって、前
記第１及び第２仮想面は、前記筐体の内部で、前記第３
及び第４導体が交差する前は８０〜９０度の第１角を形
成し、前記第３及び第４導体が交差した後は０〜１０度
の第２角を形成することを特徴とする低漏話電気コネク
タ用モジュラジャックを提供する。
めに、本発明の一実施例は、筐体と、第１仮想面上に位
置し、第１導体及び第２導体を備え、前記筐体を貫通す
る第１信号対と、第２仮想面上に位置し、前記筐体の内
部で少なくとも１回折曲し互いに交差する第３導体及び
第４導体を含み、前記筐体を貫通する第２信号対とを含
む低漏話電気コネクタ用モジュラジャックであって、前
記第１及び第２仮想面は、前記筐体の内部で、前記第３
及び第４導体が交差する前は８０〜９０度の第１角を形
成し、前記第３及び第４導体が交差した後は０〜１０度
の第２角を形成することを特徴とする低漏話電気コネク
タ用モジュラジャックを提供する。
【００２０】本発明の他の実施例は、上部筐体と、前記
上部筐体と結合し、前記上部筐体との接触面に対して前
記上部筐体に対称となっている下部筐体と、複数の層上
に配列され、前記上部筐体を貫通する第１〜第４チップ
導体を含み、前記第３チップ導体は前記第２及び第４チ
ップ導体に向かってそれぞれ突出する第１及び第２突出
部を含む上部セットと、複数の他の層上に配列され、前
記下部筐体を貫通する第１〜第４リング導体を含み、前
記第２リング導体は前記第１及び第３導体に向かってそ
れぞれ突出される他の第１及び第２突出部を備え、前記
上部セットの下に位置する下部セットと、前記上部セッ
トと下部セットとの間に介入する第１空間部と、前記上
部筐体の内部で前記第１チップ導体の一部を囲む第２空
間部と、前記下部筐体の内部で前記第４リング導体の一
部を囲む第３空間部を含むことを特徴とする漏話消去用
モジュラジャックのインサートを提供する。
上部筐体と結合し、前記上部筐体との接触面に対して前
記上部筐体に対称となっている下部筐体と、複数の層上
に配列され、前記上部筐体を貫通する第１〜第４チップ
導体を含み、前記第３チップ導体は前記第２及び第４チ
ップ導体に向かってそれぞれ突出する第１及び第２突出
部を含む上部セットと、複数の他の層上に配列され、前
記下部筐体を貫通する第１〜第４リング導体を含み、前
記第２リング導体は前記第１及び第３導体に向かってそ
れぞれ突出される他の第１及び第２突出部を備え、前記
上部セットの下に位置する下部セットと、前記上部セッ
トと下部セットとの間に介入する第１空間部と、前記上
部筐体の内部で前記第１チップ導体の一部を囲む第２空
間部と、前記下部筐体の内部で前記第４リング導体の一
部を囲む第３空間部を含むことを特徴とする漏話消去用
モジュラジャックのインサートを提供する。
【００２１】本発明の他の局面によると、本発明の実施
例は、低漏話コネクタであって、それぞれ独立的に信号
を送信する隣接の導線間で誘導性及び容量性結合が発生
する第１部分と、前記容量性結合を低減するために前記
隣接の導線間のキャパシタンスが選択的に補償される第
２部分と、前記誘導性結合を除去するための反対位相の
誘導性結合が前記隣接している導線間で発生する第３部
分を含み、前記第２部分の誘導性結合は最小化し、前記
第３部分の反対位相の誘導性結合は最大化することを特
徴とする低漏話コネクタを提供する。
例は、低漏話コネクタであって、それぞれ独立的に信号
を送信する隣接の導線間で誘導性及び容量性結合が発生
する第１部分と、前記容量性結合を低減するために前記
隣接の導線間のキャパシタンスが選択的に補償される第
２部分と、前記誘導性結合を除去するための反対位相の
誘導性結合が前記隣接している導線間で発生する第３部
分を含み、前記第２部分の誘導性結合は最小化し、前記
第３部分の反対位相の誘導性結合は最大化することを特
徴とする低漏話コネクタを提供する。
【００２２】
【発明の実施の形態】図４〜図２７を参照して、本発明
の好適な実施例を詳細に説明する。なお、以下の説明に
おいて、略同一の機能及び構成を有する構成要素につい
ては同一符号を付し、重複説明は必要な場合にのみ行
う。
の好適な実施例を詳細に説明する。なお、以下の説明に
おいて、略同一の機能及び構成を有する構成要素につい
ては同一符号を付し、重複説明は必要な場合にのみ行
う。
【００２３】図４で、本発明の好適な実施例による電気
コネクタ８は、モジュラジャック１０とプラグ２００を
含む。前記モジュラジャック１０とプラグ２００は、そ
れぞれ、外部ケーブル（図示せず）及びターミナルケー
ブル２２０に電気的に連結されている。前記プラグ２０
０は、複数のガイド溝２１０を備える。前記モジュラジ
ャック１０は、ケース２３０、ＰＣＢ（Printed Circui
t Board）２４０、インサート１２及び接続部２５０を
含む。更に、前記インサート１２は、インサート筐体２
０及び前記インサート筐体２０によって固定される複数
のインサート導体２２を備える。
コネクタ８は、モジュラジャック１０とプラグ２００を
含む。前記モジュラジャック１０とプラグ２００は、そ
れぞれ、外部ケーブル（図示せず）及びターミナルケー
ブル２２０に電気的に連結されている。前記プラグ２０
０は、複数のガイド溝２１０を備える。前記モジュラジ
ャック１０は、ケース２３０、ＰＣＢ（Printed Circui
t Board）２４０、インサート１２及び接続部２５０を
含む。更に、前記インサート１２は、インサート筐体２
０及び前記インサート筐体２０によって固定される複数
のインサート導体２２を備える。
【００２４】前記インサート１２と接続部２５０は、前
記ＰＣＢ２４０上に装着されており、前記ケース２３０
内に受容されている。前記ＰＣＢ２４０は、複数の電線
（図示せず）を含み、前記電線は、前記複数のインサー
ト導体２２を前記接続部２５０に電気的に連結する。前
記ケース２３０、インサート１２、ＰＣＢ２４０及び接
続部２５０は、互いに組立られ、前記モジュラジャック
１０を形成する。
記ＰＣＢ２４０上に装着されており、前記ケース２３０
内に受容されている。前記ＰＣＢ２４０は、複数の電線
（図示せず）を含み、前記電線は、前記複数のインサー
ト導体２２を前記接続部２５０に電気的に連結する。前
記ケース２３０、インサート１２、ＰＣＢ２４０及び接
続部２５０は、互いに組立られ、前記モジュラジャック
１０を形成する。
【００２５】図５では、図４に示されているモジュラジ
ャック１０の変形を示している。図示のように、前記イ
ンサート１２と接続部２５０は、前記ＰＣＢ２４０の前
面と背面にそれぞれ装着されており、前記ケース２３０
は、前記インサート１２とＰＣＢ２４０を受容してい
る。前記インサート筐体２０は、合成樹脂からなり、前
記インサート導体２２は、前記インサート筐体２０を貫
通する。前記インサート筐体２０の内部で、前記複数の
インサート導体２２は、少なくとも１つのインサート導
体２２が他の層に配列される多層配列を持つ。図５の２
層配列は前記多層配列の例である。
ャック１０の変形を示している。図示のように、前記イ
ンサート１２と接続部２５０は、前記ＰＣＢ２４０の前
面と背面にそれぞれ装着されており、前記ケース２３０
は、前記インサート１２とＰＣＢ２４０を受容してい
る。前記インサート筐体２０は、合成樹脂からなり、前
記インサート導体２２は、前記インサート筐体２０を貫
通する。前記インサート筐体２０の内部で、前記複数の
インサート導体２２は、少なくとも１つのインサート導
体２２が他の層に配列される多層配列を持つ。図５の２
層配列は前記多層配列の例である。
【００２６】前記インサート筐体２０の外部で、各イン
サート導体２２の第１及び第２端は、それぞれ、前記イ
ンサート筐体２０の前面及び背面から突出されている。
各インサート導体２２の前記第１端は、前記インサート
筐体２０に対して上方に折曲されている。プラグ（図
４）２００と前記モジュラジャック１０を互いに連結す
るとき、それぞれのインサート導体２２の前記第１端
は、前記プラグ２００の対応するプラグ導体（図６）２
１２と電気的に接触する。一方、それぞれのインサート
導体２２の前記第２端は、前記ＰＣＢ２４０に電気的に
連結されている。
サート導体２２の第１及び第２端は、それぞれ、前記イ
ンサート筐体２０の前面及び背面から突出されている。
各インサート導体２２の前記第１端は、前記インサート
筐体２０に対して上方に折曲されている。プラグ（図
４）２００と前記モジュラジャック１０を互いに連結す
るとき、それぞれのインサート導体２２の前記第１端
は、前記プラグ２００の対応するプラグ導体（図６）２
１２と電気的に接触する。一方、それぞれのインサート
導体２２の前記第２端は、前記ＰＣＢ２４０に電気的に
連結されている。
【００２７】図６で、前記プラグ２００は、複数のプラ
グ導体２１２を含む。それぞれのインサート導体（図
５）２２が前記プラグ２００の対応するガイド溝２１０
内に引き込まれるとき、それぞれの前記プラグ導体２１
２は、対応するインサート導体（図５）２２と電気的に
接触する。すなわち、図４に戻って、前記プラグ２００
が前記モジュラジャック１０のケース２３０内に挿入さ
れるとき、それぞれのプラグ導体２１２が対応するイン
サート導体２２と電気的に接触することにより、前記プ
ラグ２００と前記モジュラジャック１０は電気的に連結
される。
グ導体２１２を含む。それぞれのインサート導体（図
５）２２が前記プラグ２００の対応するガイド溝２１０
内に引き込まれるとき、それぞれの前記プラグ導体２１
２は、対応するインサート導体（図５）２２と電気的に
接触する。すなわち、図４に戻って、前記プラグ２００
が前記モジュラジャック１０のケース２３０内に挿入さ
れるとき、それぞれのプラグ導体２１２が対応するイン
サート導体２２と電気的に接触することにより、前記プ
ラグ２００と前記モジュラジャック１０は電気的に連結
される。
【００２８】図７では、前記プラグ（図６）２００のプ
ラグ導体２１２を拡大して示している。第１プラグ導体
ＰＲ１と第２プラグＰＴ２は、第１信号を送信するため
の第１信号対を形成し、第４プラグ導体ＰＴ２と第５プ
ラグ導体ＰＲ２は、第２信号のための第２信号対を形成
し、第３プラグ導体ＰＲ３と第６プラグ導体ＰＴ３は、
第３信号のための第３信号対を形成し、第７プラグ導体
ＰＲ４と第８プラグ導体ＰＴ４は、第４信号のための第
４信号対を形成する。
ラグ導体２１２を拡大して示している。第１プラグ導体
ＰＲ１と第２プラグＰＴ２は、第１信号を送信するため
の第１信号対を形成し、第４プラグ導体ＰＴ２と第５プ
ラグ導体ＰＲ２は、第２信号のための第２信号対を形成
し、第３プラグ導体ＰＲ３と第６プラグ導体ＰＴ３は、
第３信号のための第３信号対を形成し、第７プラグ導体
ＰＲ４と第８プラグ導体ＰＴ４は、第４信号のための第
４信号対を形成する。
【００２９】前記第２プラグ導体ＰＴ１と第３プラグ導
体ＰＲ３は隣接しているが、対応するインサート導体を
接触した後、互いに異なる信号を送信する。これによ
り、前記第２プラグ導体ＰＴ１と第３プラグ導体ＰＲ３
は、漏話が発生する漏話対ＰＴ１〜ＰＲ３を形成する。
同様な理由により、それぞれのＰＲ３〜ＰＴ２、ＰＲ２
〜ＰＴ３及びＰＴ３〜ＰＲ４対は、１つの漏話対を形成
する。
体ＰＲ３は隣接しているが、対応するインサート導体を
接触した後、互いに異なる信号を送信する。これによ
り、前記第２プラグ導体ＰＴ１と第３プラグ導体ＰＲ３
は、漏話が発生する漏話対ＰＴ１〜ＰＲ３を形成する。
同様な理由により、それぞれのＰＲ３〜ＰＴ２、ＰＲ２
〜ＰＴ３及びＰＴ３〜ＰＲ４対は、１つの漏話対を形成
する。
【００３０】以下、本発明の好適な第１実施例によるイ
ンサート１２を説明する。前記インサート１２は、２層
配列とキャパシタンス補償によって、漏話を除去した
り、又は著しく低減することができる。
ンサート１２を説明する。前記インサート１２は、２層
配列とキャパシタンス補償によって、漏話を除去した
り、又は著しく低減することができる。
【００３１】図８で、本発明の好適な第１実施例による
前記インサート１２は、インサート筐体２０と複数のイ
ンサート導体２２を含む。前記複数のインサート導体２
２は、上層に位置する第１〜第４チップ導体Ｔ１〜Ｔ４
と、下層に位置する第１〜第４リング導体Ｒ１〜Ｒ４を
備える。図９に示されているように、前記インサート筐
体２０は、前記インサート筐体２０ａと下部インサート
筐体２０ｂを備える。図９では、便宜上、前記インサー
ト導体２２を示していない。
前記インサート１２は、インサート筐体２０と複数のイ
ンサート導体２２を含む。前記複数のインサート導体２
２は、上層に位置する第１〜第４チップ導体Ｔ１〜Ｔ４
と、下層に位置する第１〜第４リング導体Ｒ１〜Ｒ４を
備える。図９に示されているように、前記インサート筐
体２０は、前記インサート筐体２０ａと下部インサート
筐体２０ｂを備える。図９では、便宜上、前記インサー
ト導体２２を示していない。
【００３２】図１０は図９のＡ−Ａ線の断面図で、ここ
で、前記チップ導体Ｔ１〜Ｔ４と前記リング導体Ｒ１〜
Ｒ４が存在し、且つ前記インサート筐体２０に組立られ
ていると仮定する。
で、前記チップ導体Ｔ１〜Ｔ４と前記リング導体Ｒ１〜
Ｒ４が存在し、且つ前記インサート筐体２０に組立られ
ていると仮定する。
【００３３】前記上部及び下部インサート筐体２０ａ及
び２０ｂは、それぞれ、上部及び下部の開口部３４及び
３６を含み、互いに結合されて前記インサート筐体２０
を形成する。前記上部及び下部の開口部３４、３６は、
それぞれ、前記第１チップ導体Ｔ１と前記第４リング導
体Ｒ４の一部を露出することにより、前記第１チップ導
体Ｔ１と前記第４リング導体Ｒ４が空気で囲まれること
にする。空気は前記上部又は下部インサート筐体２２
ａ、２２ｂより遥かに小さい誘電常数を有しているの
で、前記第１チップ導体Ｔ１又は前記第４リング導体Ｒ
４に関連して誘発するキャパシタンスは相対的に極めて
小さい。
び２０ｂは、それぞれ、上部及び下部の開口部３４及び
３６を含み、互いに結合されて前記インサート筐体２０
を形成する。前記上部及び下部の開口部３４、３６は、
それぞれ、前記第１チップ導体Ｔ１と前記第４リング導
体Ｒ４の一部を露出することにより、前記第１チップ導
体Ｔ１と前記第４リング導体Ｒ４が空気で囲まれること
にする。空気は前記上部又は下部インサート筐体２２
ａ、２２ｂより遥かに小さい誘電常数を有しているの
で、前記第１チップ導体Ｔ１又は前記第４リング導体Ｒ
４に関連して誘発するキャパシタンスは相対的に極めて
小さい。
【００３４】更に、前記上部及び下部インサート筐体２
０ａ、２０ｂを結合して形成される前記インサート筐体
２０は、空間部４２を含み、前記空間部４２は前記上部
及び下部インサート筐体２０ａ、２０ｂ間に形成され
る。前記空間部４２は、低誘電層として作用することに
より、前記チップ導体Ｔ１〜Ｔ４の中の１つと前記リン
グ導体Ｒ１〜Ｒ４の中の１つとの間で誘発するそれぞれ
のキャパシタンスを低減する。前記空間部４２を形成す
るために、前記上部及び下部インサート筐体２０ａ、２
０ｂのそれぞれは向合う凹部を備える。前記上部及び下
部インサート筐体２０ａ、２０ｂが結合された後、前記
向合う凹部は前記空間部４２を形成する。
０ａ、２０ｂを結合して形成される前記インサート筐体
２０は、空間部４２を含み、前記空間部４２は前記上部
及び下部インサート筐体２０ａ、２０ｂ間に形成され
る。前記空間部４２は、低誘電層として作用することに
より、前記チップ導体Ｔ１〜Ｔ４の中の１つと前記リン
グ導体Ｒ１〜Ｒ４の中の１つとの間で誘発するそれぞれ
のキャパシタンスを低減する。前記空間部４２を形成す
るために、前記上部及び下部インサート筐体２０ａ、２
０ｂのそれぞれは向合う凹部を備える。前記上部及び下
部インサート筐体２０ａ、２０ｂが結合された後、前記
向合う凹部は前記空間部４２を形成する。
【００３５】図１１に示すように、第１内溝３５及び第
２内溝３７は、それぞれ、図１０の前記上部及び下部の
開口部３４、３６に代替することができる。前記上部及
び下部インサート筐体２０ａ、２０ｂの内部で、前記第
１チップ導体Ｔ１と前記第４リング導体Ｒ４の一部も空
気によって囲まれているが、この場合、前記空気によっ
て取り囲まれている部分は外部環境から隔離される。
２内溝３７は、それぞれ、図１０の前記上部及び下部の
開口部３４、３６に代替することができる。前記上部及
び下部インサート筐体２０ａ、２０ｂの内部で、前記第
１チップ導体Ｔ１と前記第４リング導体Ｒ４の一部も空
気によって囲まれているが、この場合、前記空気によっ
て取り囲まれている部分は外部環境から隔離される。
【００３６】前記上部インサート筐体２０ａ又は下部イ
ンサート筐体２０ｂをひっくり返すと、前記上部及び下
部インサート筐体２０ａ、２０ｂは同形状をなす。すな
わち、前記上部及び下部インサート筐体２０ａ、２０ｂ
は同一形状に製造されるが、他の部品として使用される
ことにより、生産費用を低減することができる。
ンサート筐体２０ｂをひっくり返すと、前記上部及び下
部インサート筐体２０ａ、２０ｂは同形状をなす。すな
わち、前記上部及び下部インサート筐体２０ａ、２０ｂ
は同一形状に製造されるが、他の部品として使用される
ことにより、生産費用を低減することができる。
【００３７】前記内溝３５、３７又は開口部３４、３６
及び前記空間部４２は、補償部２６（図１２、図１３）
と相互連関することにより、隣接導体間で誘発するキャ
パシタンスが選択的に補償され、漏話を低減する。前記
補償部２６及び前記キャパシタンスの選択的な補償につ
いてはより詳しく後述する。
及び前記空間部４２は、補償部２６（図１２、図１３）
と相互連関することにより、隣接導体間で誘発するキャ
パシタンスが選択的に補償され、漏話を低減する。前記
補償部２６及び前記キャパシタンスの選択的な補償につ
いてはより詳しく後述する。
【００３８】図１２〜図１６を参照して、本発明の好適
な第１実施例によるインサート１２の構成をその製造工
程と連関して説明する。
な第１実施例によるインサート１２の構成をその製造工
程と連関して説明する。
【００３９】図１２及び図１３で、前記第１〜第４チッ
プ導体Ｔ１〜Ｔ４は、上部セット２２ａに含まれ、前記
第１〜第４リング導体Ｒ１〜Ｒ４は、下部セット２２ｂ
に含まれる。前記上部及び下部セット２２ａ、２２ｂの
それぞれは、バネ部２４、補償部２６及びＰＣＢ連結部
２８を含む。プラグ２００（図４）がモジュラジャック
１０（図４）内に挿入された後、それぞれのインサート
導体は、前記バネ部２４で、対応するプラグ導体２１２
（図６）と電気的に接触する。前記ＰＣＢ連結部２８
で、半田付けなどを適用することによって、各インサー
ト導体はＰＣＢ２４０（図６）に電気的に連結されてい
る。
プ導体Ｔ１〜Ｔ４は、上部セット２２ａに含まれ、前記
第１〜第４リング導体Ｒ１〜Ｒ４は、下部セット２２ｂ
に含まれる。前記上部及び下部セット２２ａ、２２ｂの
それぞれは、バネ部２４、補償部２６及びＰＣＢ連結部
２８を含む。プラグ２００（図４）がモジュラジャック
１０（図４）内に挿入された後、それぞれのインサート
導体は、前記バネ部２４で、対応するプラグ導体２１２
（図６）と電気的に接触する。前記ＰＣＢ連結部２８
で、半田付けなどを適用することによって、各インサー
ト導体はＰＣＢ２４０（図６）に電気的に連結されてい
る。
【００４０】貫通する移送孔３２を備える２つの保持部
３０は、それぞれ、前記上部及び下部セット２２ａ、２
２ｂのそれぞれの第１及び第２端を保持する。前記上部
及び下部セット２２ａ、２２ｂがそれぞれ前記上部及び
下部インサート筐体２０ａ、２０ｂ（図９）に組立され
た後、前記保持部３０は前記上部及び下部セット２２
ａ、２２ｂから分離される。
３０は、それぞれ、前記上部及び下部セット２２ａ、２
２ｂのそれぞれの第１及び第２端を保持する。前記上部
及び下部セット２２ａ、２２ｂがそれぞれ前記上部及び
下部インサート筐体２０ａ、２０ｂ（図９）に組立され
た後、前記保持部３０は前記上部及び下部セット２２
ａ、２２ｂから分離される。
【００４１】前記第１〜第４チップ導体Ｔ１〜Ｔ４は、
それぞれ、前記第１〜前記４リング導体Ｒ１〜Ｒ４に対
応することにより、独立信号対Ｔ１〜Ｒ１、Ｔ２〜Ｒ
２、Ｔ３〜Ｒ３及びＴ４〜Ｒ４を形成する。前記第３チ
ップ導体Ｔ３は、補償部２６に位置する第１突出部Ｔ３
ａと第２突出部Ｔ３ｂを有する。前記第３リング導体Ｒ
３は、前記補償部２６に位置する他の第１突出部Ｒ３ａ
と第２突出部Ｒ３ｂを備える。前記突出部Ｔ３ａ、Ｒ３
ａ、Ｔ３ｂ及びＲ３ｂのそれぞれは、隣接導体間で誘発
するキャパシタンスを増加させる。各補償部２６は、図
１４の上部インサート筐体２０ａ又は下部インサート筐
体２０ｂの内部に位置する。
それぞれ、前記第１〜前記４リング導体Ｒ１〜Ｒ４に対
応することにより、独立信号対Ｔ１〜Ｒ１、Ｔ２〜Ｒ
２、Ｔ３〜Ｒ３及びＴ４〜Ｒ４を形成する。前記第３チ
ップ導体Ｔ３は、補償部２６に位置する第１突出部Ｔ３
ａと第２突出部Ｔ３ｂを有する。前記第３リング導体Ｒ
３は、前記補償部２６に位置する他の第１突出部Ｒ３ａ
と第２突出部Ｒ３ｂを備える。前記突出部Ｔ３ａ、Ｒ３
ａ、Ｔ３ｂ及びＲ３ｂのそれぞれは、隣接導体間で誘発
するキャパシタンスを増加させる。各補償部２６は、図
１４の上部インサート筐体２０ａ又は下部インサート筐
体２０ｂの内部に位置する。
【００４２】前記上部セット２２ａ又は下部セット２２
ｂをひっくり返すと、前記上部及び下部セット２２ａ、
２２ｂは同形状をなしている。すなわち、前記上部又は
下部セット２２ａ、２２ｂは同形状に製造されるが、他
の部品を使用することにより、生産費用を低減すること
ができる。
ｂをひっくり返すと、前記上部及び下部セット２２ａ、
２２ｂは同形状をなしている。すなわち、前記上部又は
下部セット２２ａ、２２ｂは同形状に製造されるが、他
の部品を使用することにより、生産費用を低減すること
ができる。
【００４３】図１４及び図１５で、モールディングによ
って前記上部インサート筐体２０ａと下部インサート筐
体２０ｂを形成し、このとき、前記上部セット２２ａ及
び下部セット２２ｂの補償部２６は、それぞれ、前記上
部及び下部インサート筐体２０ａ、２０ｂの内部に位置
する。前記上部及び下部インサート筐体２０ａ、２０ｂ
は、望ましくは、「ＰＢＴ＋ＧＦ０〜３０％」（polyth
ylene terephthalate＋glass fiber）として形成され
る。このとき、前記上部及び下部インサート筐体２０
ａ、２０ｂの誘電常数は、望ましくは、略３．６〜４．
０である。
って前記上部インサート筐体２０ａと下部インサート筐
体２０ｂを形成し、このとき、前記上部セット２２ａ及
び下部セット２２ｂの補償部２６は、それぞれ、前記上
部及び下部インサート筐体２０ａ、２０ｂの内部に位置
する。前記上部及び下部インサート筐体２０ａ、２０ｂ
は、望ましくは、「ＰＢＴ＋ＧＦ０〜３０％」（polyth
ylene terephthalate＋glass fiber）として形成され
る。このとき、前記上部及び下部インサート筐体２０
ａ、２０ｂの誘電常数は、望ましくは、略３．６〜４．
０である。
【００４４】前記上部及び下部インサート筐体２０ａ、
２０ｂのそれぞれは、雄突起と雌突起３８、４０を備
え、前記雄突起と雌突起は、前記上部及び下部インサー
ト筐体２０ａ、２０ｂの向合い面に形成される。前記雄
突起３８を前記雌突起４０に引き込むことにより、前記
上部及び下部インサート筐体２０ａ、２０ｂは結合する
ことができる。図１６に示されているように、前記上部
及び下部インサート筐体２０ａ、２０ｂが結合された
後、前記リング導体Ｒ１〜Ｒ４と前記チップ導体Ｔ１〜
Ｔ４は前記インサート筐体２０の外部で交互に配列され
ている。
２０ｂのそれぞれは、雄突起と雌突起３８、４０を備
え、前記雄突起と雌突起は、前記上部及び下部インサー
ト筐体２０ａ、２０ｂの向合い面に形成される。前記雄
突起３８を前記雌突起４０に引き込むことにより、前記
上部及び下部インサート筐体２０ａ、２０ｂは結合する
ことができる。図１６に示されているように、前記上部
及び下部インサート筐体２０ａ、２０ｂが結合された
後、前記リング導体Ｒ１〜Ｒ４と前記チップ導体Ｔ１〜
Ｔ４は前記インサート筐体２０の外部で交互に配列され
ている。
【００４５】前に述べているように、開口部３４、３６
又は内溝（図１１）３５、３７、及び空間部（図１０、
図１１）４２は、前記補償部２６と相互連関することに
より、隣接導体間で誘発するキャパシタンスが選択的に
補償され、漏話を低減する。
又は内溝（図１１）３５、３７、及び空間部（図１０、
図１１）４２は、前記補償部２６と相互連関することに
より、隣接導体間で誘発するキャパシタンスが選択的に
補償され、漏話を低減する。
【００４６】図１７を参照して、インサート筐体２０の
内部で誘発するキャパシタンスの選択的な補償について
より詳しく説明する。
内部で誘発するキャパシタンスの選択的な補償について
より詳しく説明する。
【００４７】前記チップ導体Ｔ１〜Ｔ４は、上層に配列
され、前記リング導体Ｒ１〜Ｒ４は下層に配列されるこ
とにより、２層配列を形成する。便宜上、前記突出部Ｔ
３ａ、Ｔ３ｂ、Ｒ３ａ、Ｒ３ｂ（図１２及び図１３）は
図示せず、隣接導体間の間隔は一定なものに仮定する。
され、前記リング導体Ｒ１〜Ｒ４は下層に配列されるこ
とにより、２層配列を形成する。便宜上、前記突出部Ｔ
３ａ、Ｔ３ｂ、Ｒ３ａ、Ｒ３ｂ（図１２及び図１３）は
図示せず、隣接導体間の間隔は一定なものに仮定する。
【００４８】前記導体に信号がそれぞれ印加されると、
隣接導体間でキャパシタンスが誘発する。例えば、第１
キャパシタンスＣ１は、第２チップ導体Ｔ２と第３チッ
プ導体Ｔ３の第１突出部Ｔ３ａ（図１２）との間で誘発
する。第２キャパシタンスＣ２は、第１リング導体Ｒ１
と第３リング導体Ｒ３の第１突出部Ｒ３ａ（図１３）と
の間で誘発する。第３キャパシタンスＣ３は、第４チッ
プ導体Ｔ４と第３チップ導体Ｔ３の第２突出部Ｔ３ｂと
の間で誘発する。更に、第４キャパシタンスＣ４は、第
２リング導体Ｒ２と第３リング導体Ｒ３の第２突出部Ｒ
３ｂとの間で誘発する。
隣接導体間でキャパシタンスが誘発する。例えば、第１
キャパシタンスＣ１は、第２チップ導体Ｔ２と第３チッ
プ導体Ｔ３の第１突出部Ｔ３ａ（図１２）との間で誘発
する。第２キャパシタンスＣ２は、第１リング導体Ｒ１
と第３リング導体Ｒ３の第１突出部Ｒ３ａ（図１３）と
の間で誘発する。第３キャパシタンスＣ３は、第４チッ
プ導体Ｔ４と第３チップ導体Ｔ３の第２突出部Ｔ３ｂと
の間で誘発する。更に、第４キャパシタンスＣ４は、第
２リング導体Ｒ２と第３リング導体Ｒ３の第２突出部Ｒ
３ｂとの間で誘発する。
【００４９】前記第１及び第２突出部Ｒ３ａ、Ｒ３ｂ、
Ｔ３ａ及びＴ３ｂ（図１２及び図１３）により、前記第
１〜第４キャパシタンスＣ１〜Ｃ４のそれぞれは相対的
に大きい値を有する。その反対に、第１及び第２内溝３
５、３７又は図１４及び図１５の上部及び下部の開口部
３４、３６により、前記第１チップ導体Ｔ１又は前記第
４リング導体Ｒ４とこれに隣接している導体との間で
は、相対的に小さいキャパシタンスが誘発する。更に、
前記２層配列及び空間部４２により、チップ導体の中の
１つとリング導体の中の１つとの間で誘発するそれぞれ
のキャパシタンスは、前記第１〜第４キャパシタンスＣ
１〜Ｃ４のそれぞれより極めて小さい。
Ｔ３ａ及びＴ３ｂ（図１２及び図１３）により、前記第
１〜第４キャパシタンスＣ１〜Ｃ４のそれぞれは相対的
に大きい値を有する。その反対に、第１及び第２内溝３
５、３７又は図１４及び図１５の上部及び下部の開口部
３４、３６により、前記第１チップ導体Ｔ１又は前記第
４リング導体Ｒ４とこれに隣接している導体との間で
は、相対的に小さいキャパシタンスが誘発する。更に、
前記２層配列及び空間部４２により、チップ導体の中の
１つとリング導体の中の１つとの間で誘発するそれぞれ
のキャパシタンスは、前記第１〜第４キャパシタンスＣ
１〜Ｃ４のそれぞれより極めて小さい。
【００５０】上述した本発明の好適な第１実施例では、
２層配列を採択し、容量性結合の低減に焦点をおいてい
る。しかし、電気コネクタには誘導性結合も存在してい
るため、本発明の好適な第２実施例は多層配列を採択
し、容量性結合と誘導性結合の両方を低減する。
２層配列を採択し、容量性結合の低減に焦点をおいてい
る。しかし、電気コネクタには誘導性結合も存在してい
るため、本発明の好適な第２実施例は多層配列を採択
し、容量性結合と誘導性結合の両方を低減する。
【００５１】図１８〜図２７を参照して、本発明の好適
な第２実施例によるインサート１１２を詳細に説明す
る。
な第２実施例によるインサート１１２を詳細に説明す
る。
【００５２】図１８及び図１９で、好適な第２実施例に
よるインサート１１２は、インサート筐体１２０と複数
のインサート導体１２２を含む。前記インサート導体
は、第１〜第４チップ導体Ｔ１〜Ｔ４と第１〜第４リン
グ導体Ｒ１〜Ｒ４を備える。前記インサート筐体１２０
は、上部インサート筐体１２０ａと下部インサート筐体
１２０ｂを備える。前記上部インサート筐体１２０ａ
は、前記第１〜第４チップ導体Ｔ１〜Ｔ４に組立られ、
前記チップ導体の相対的な位置を保持する。一方、前記
下部インサート筐体１２０ｂは、前記第１〜第４リング
導体Ｒ１〜Ｒ４に組立られ、前記リング導体の相対的な
位置を保持する。図において、第１方向Ｙは、前記イン
サート筐体１２０の前面を示し、第２方向Ｘは背面を示
す。言い換えれば、前記前面は参照文字「Ｙ」で表示さ
れ、前記背面は参照文字「Ｘ」で表示される。
よるインサート１１２は、インサート筐体１２０と複数
のインサート導体１２２を含む。前記インサート導体
は、第１〜第４チップ導体Ｔ１〜Ｔ４と第１〜第４リン
グ導体Ｒ１〜Ｒ４を備える。前記インサート筐体１２０
は、上部インサート筐体１２０ａと下部インサート筐体
１２０ｂを備える。前記上部インサート筐体１２０ａ
は、前記第１〜第４チップ導体Ｔ１〜Ｔ４に組立られ、
前記チップ導体の相対的な位置を保持する。一方、前記
下部インサート筐体１２０ｂは、前記第１〜第４リング
導体Ｒ１〜Ｒ４に組立られ、前記リング導体の相対的な
位置を保持する。図において、第１方向Ｙは、前記イン
サート筐体１２０の前面を示し、第２方向Ｘは背面を示
す。言い換えれば、前記前面は参照文字「Ｙ」で表示さ
れ、前記背面は参照文字「Ｘ」で表示される。
【００５３】図２０では、図１９の断面を示している。
図示のように、前記インサート筐体１２０は更に空間部
１４２を内部に含む。前記空間部１４２は前記上部及び
下部インサート筐体１２０ａ、１２０ｂ間に形成され、
好適な第１実施例の空間部４２（図１０及び図１１）と
同様な形状及び効果を持つ。前記上部及び下部インサー
ト筐体１２０ａ、１２０ｂは、それぞれ、第１及び第２
内溝１３５、１３７を備え、前記内溝は、それぞれ、第
１実施例の第１及び第２内溝３５、３７（図１１）と同
様な形状及び効果を持つ。一方、上部及び下部の開口部
１３５、１３７は、それぞれ、上部及び下部の開口部
（図示せず）に代替することができる。前記第２実施例
の上部及び下部の開口部は、第１実施例の上部及び下部
の開口部３４、３６（図１０）と同様な形状及び効果を
持つ。
図示のように、前記インサート筐体１２０は更に空間部
１４２を内部に含む。前記空間部１４２は前記上部及び
下部インサート筐体１２０ａ、１２０ｂ間に形成され、
好適な第１実施例の空間部４２（図１０及び図１１）と
同様な形状及び効果を持つ。前記上部及び下部インサー
ト筐体１２０ａ、１２０ｂは、それぞれ、第１及び第２
内溝１３５、１３７を備え、前記内溝は、それぞれ、第
１実施例の第１及び第２内溝３５、３７（図１１）と同
様な形状及び効果を持つ。一方、上部及び下部の開口部
１３５、１３７は、それぞれ、上部及び下部の開口部
（図示せず）に代替することができる。前記第２実施例
の上部及び下部の開口部は、第１実施例の上部及び下部
の開口部３４、３６（図１０）と同様な形状及び効果を
持つ。
【００５４】図１８及び図１９に戻って、各インサート
導体１２２は、インサート筐体１２０を貫通して、前記
インサート筐体１２０の前面Ｙと背面Ｘで折曲する。前
記インサート筐体１２０の内部で、少なくとも２つのイ
ンサート導体は互いに異なる層に配列される。
導体１２２は、インサート筐体１２０を貫通して、前記
インサート筐体１２０の前面Ｙと背面Ｘで折曲する。前
記インサート筐体１２０の内部で、少なくとも２つのイ
ンサート導体は互いに異なる層に配列される。
【００５５】図２０及び図２１を参照して、前記インサ
ート１１２の構成を説明する。第３チップ導体Ｔ３は第
１層上に配列されており、前記第１層は最上層である。
残りのチップ導体Ｔ１、Ｔ２、Ｔ４は第２層上に配列さ
れており、前記第２層は前記第１層の下に位置する。第
１、第２及び第４リング導体Ｒ１、Ｒ２、Ｒ４は、第３
層上に配列されており、前記第３層は前記第２層の下に
位置する。更に、第３リング導体Ｒ３は第４層上に配列
されており、前記第４層は最下層である。
ート１１２の構成を説明する。第３チップ導体Ｔ３は第
１層上に配列されており、前記第１層は最上層である。
残りのチップ導体Ｔ１、Ｔ２、Ｔ４は第２層上に配列さ
れており、前記第２層は前記第１層の下に位置する。第
１、第２及び第４リング導体Ｒ１、Ｒ２、Ｒ４は、第３
層上に配列されており、前記第３層は前記第２層の下に
位置する。更に、第３リング導体Ｒ３は第４層上に配列
されており、前記第４層は最下層である。
【００５６】前記第３チップ導体Ｔ３は、第１突出部Ｔ
３ａと第２突出部Ｔ３ｂを備え、前記第３リング導体Ｒ
３は、他の第１突出部Ｒ３ａと第２突出部Ｒ３ｂを備え
る。前記第２及び第４チップ導体Ｔ２、Ｔ４は、それぞ
れ、第３及び第４突出部Ｔ２ａ、Ｔ４ａを備える。更
に、前記第１及び第２リング導体Ｒ１、Ｒ２は、それぞ
れ、他の第３及び第４突出部Ｒ１ａ、Ｒ２ａを備える。
前記第３突出部Ｔ２ａ、Ｒ１ａは、望ましくは、それぞ
れ、前記第１突出部Ｔ３ａ、Ｒ３ａの中心に対応する。
前記第４突出部Ｔ４ａ、Ｒ２ａは、望ましくは、前記第
２突出部Ｔ３ｂ、Ｒ３ｂの中心に対応する。
３ａと第２突出部Ｔ３ｂを備え、前記第３リング導体Ｒ
３は、他の第１突出部Ｒ３ａと第２突出部Ｒ３ｂを備え
る。前記第２及び第４チップ導体Ｔ２、Ｔ４は、それぞ
れ、第３及び第４突出部Ｔ２ａ、Ｔ４ａを備える。更
に、前記第１及び第２リング導体Ｒ１、Ｒ２は、それぞ
れ、他の第３及び第４突出部Ｒ１ａ、Ｒ２ａを備える。
前記第３突出部Ｔ２ａ、Ｒ１ａは、望ましくは、それぞ
れ、前記第１突出部Ｔ３ａ、Ｒ３ａの中心に対応する。
前記第４突出部Ｔ４ａ、Ｒ２ａは、望ましくは、前記第
２突出部Ｔ３ｂ、Ｒ３ｂの中心に対応する。
【００５７】更に、第２チップ導体Ｔ２と第２リング導
体Ｒ２は、それぞれ、少なくとも１回折曲されることに
より、前記第２チップ導体及び第２リング導体Ｔ２、Ｒ
２は互いに交差して位置を変える。つまり、インサート
筐体１２０の前面Ｙで第２リング導体Ｒ２と第２チップ
導体Ｔ２が順に配列されると、背面Ｘでは第２チップ導
体Ｔ２と第２リング導体Ｒ２が順に配列される。
体Ｒ２は、それぞれ、少なくとも１回折曲されることに
より、前記第２チップ導体及び第２リング導体Ｔ２、Ｒ
２は互いに交差して位置を変える。つまり、インサート
筐体１２０の前面Ｙで第２リング導体Ｒ２と第２チップ
導体Ｔ２が順に配列されると、背面Ｘでは第２チップ導
体Ｔ２と第２リング導体Ｒ２が順に配列される。
【００５８】好適な第２実施例による前記インサート導
体１２２の多層配列に対してより詳しく説明する前に、
誘導性結合を詳細に説明する。
体１２２の多層配列に対してより詳しく説明する前に、
誘導性結合を詳細に説明する。
【００５９】図２２では、図７を参照して前に説明した
プラグ導体２１２間で誘発する磁場を示している。第３
信号が第３信号対ＰＴ３−ＰＲ３に印加されると、第６
及び第３プラグ導体ＰＴ３、ＰＲ３に沿って磁場が誘発
する。前記磁場は第２信号対ＰＴ２〜ＰＲ２に影響を及
ぼすことにより、前記第２信号対ＰＴ２〜ＰＲ２と第３
信号対ＰＴ３〜ＰＲ３との間で誘導性結合を形成させ
る。
プラグ導体２１２間で誘発する磁場を示している。第３
信号が第３信号対ＰＴ３−ＰＲ３に印加されると、第６
及び第３プラグ導体ＰＴ３、ＰＲ３に沿って磁場が誘発
する。前記磁場は第２信号対ＰＴ２〜ＰＲ２に影響を及
ぼすことにより、前記第２信号対ＰＴ２〜ＰＲ２と第３
信号対ＰＴ３〜ＰＲ３との間で誘導性結合を形成させ
る。
【００６０】図２３を参照し、前記誘導性結合について
詳細に説明する。第６プラグ導体ＰＴ３と第３プラグ導
体ＰＲ３は、終端抵抗Ｒ及び信号ソースＰと共に第１閉
回路を形成する。第４プラグ導体ＰＴ２と第５プラグ導
体ＰＲ２は、他の終端抵抗Ｒ及び他の信号ソースＰと共
に第２閉回路を形成する。第１電流Ｉ１が前記第１閉回
路に印加されると、前記第６プラグ導体ＰＴ３と第３プ
ラグ導体ＰＲ３に沿って磁場が誘発する。前記磁場は前
記第２閉回路の前記第４及び第５プラグ導体ＰＴ２、Ｐ
Ｒ２に印加される第２電流Ｉ２に電気的な影響を与える
ことにより、前記第２電流Ｉ２をジャミング（jammin
g；妨害）する。すなわち、前記隣接しているプラグ導
体に沿ってそれぞれ伝送される第１及び第２電流Ｉ１、
Ｉ２間で誘導性結合が誘発する。
詳細に説明する。第６プラグ導体ＰＴ３と第３プラグ導
体ＰＲ３は、終端抵抗Ｒ及び信号ソースＰと共に第１閉
回路を形成する。第４プラグ導体ＰＴ２と第５プラグ導
体ＰＲ２は、他の終端抵抗Ｒ及び他の信号ソースＰと共
に第２閉回路を形成する。第１電流Ｉ１が前記第１閉回
路に印加されると、前記第６プラグ導体ＰＴ３と第３プ
ラグ導体ＰＲ３に沿って磁場が誘発する。前記磁場は前
記第２閉回路の前記第４及び第５プラグ導体ＰＴ２、Ｐ
Ｒ２に印加される第２電流Ｉ２に電気的な影響を与える
ことにより、前記第２電流Ｉ２をジャミング（jammin
g；妨害）する。すなわち、前記隣接しているプラグ導
体に沿ってそれぞれ伝送される第１及び第２電流Ｉ１、
Ｉ２間で誘導性結合が誘発する。
【００６１】図２４を参照して、容量性結合及び誘導性
結合を順次低減するためのシステムを説明する。図示の
ように、第３チップ導体Ｔ３と第３リング導体Ｒ３は他
の終端抵抗Ｒと信号ソースＰと共に他の第１閉回路を形
成する。第２チップ導体Ｔ２と第２リング導体Ｒ２は他
の終端抵抗Ｒ及び他の信号ソースＰと共に他の第２閉回
路を形成する。各閉回路又は各インサート導体は、第１
〜第４部分Ｚ１〜Ｚ４を備え、前記第２及び第３部分Ｚ
２、Ｚ３は、インサート筐体１２０の内部に位置する。
インサート導体１２２（図１８）は前記第１部分Ｚ１で
プラグ導体２１２（図２２）に電気的に連結される。一
方、前記インサート導体１２２は、第４部分でＰＣＢ２
５０（図５）に電気的に連結される。
結合を順次低減するためのシステムを説明する。図示の
ように、第３チップ導体Ｔ３と第３リング導体Ｒ３は他
の終端抵抗Ｒと信号ソースＰと共に他の第１閉回路を形
成する。第２チップ導体Ｔ２と第２リング導体Ｒ２は他
の終端抵抗Ｒ及び他の信号ソースＰと共に他の第２閉回
路を形成する。各閉回路又は各インサート導体は、第１
〜第４部分Ｚ１〜Ｚ４を備え、前記第２及び第３部分Ｚ
２、Ｚ３は、インサート筐体１２０の内部に位置する。
インサート導体１２２（図１８）は前記第１部分Ｚ１で
プラグ導体２１２（図２２）に電気的に連結される。一
方、前記インサート導体１２２は、第４部分でＰＣＢ２
５０（図５）に電気的に連結される。
【００６２】前記第１部分Ｚ１で前記第１閉回路には第
１電流Ｉ１が印加され、前記第２閉回路の第２チップ導
体Ｔ２には第２電流Ｉ２が印加される。前記第１及び第
２電流Ｉ１、Ｉ２によって、隣接しているインサート導
体間ではキャパシタンスが誘発する。隣接しているイン
サート導体間の前記キャパシタンスは、前記第２部分Ｚ
２で選択的に補償される。第１キャパシタンスＣ１及び
第２キャパシタンスＣ２は前記選択的な補償の結果であ
り、前記選択的な補償は第１実施例で詳細に説明され
た。
１電流Ｉ１が印加され、前記第２閉回路の第２チップ導
体Ｔ２には第２電流Ｉ２が印加される。前記第１及び第
２電流Ｉ１、Ｉ２によって、隣接しているインサート導
体間ではキャパシタンスが誘発する。隣接しているイン
サート導体間の前記キャパシタンスは、前記第２部分Ｚ
２で選択的に補償される。第１キャパシタンスＣ１及び
第２キャパシタンスＣ２は前記選択的な補償の結果であ
り、前記選択的な補償は第１実施例で詳細に説明され
た。
【００６３】第２チップ導体Ｔ２と第２リング導体Ｒ２
は前記第３部分Ｚ３で互いに交差し、これにより、前記
第４部分Ｚ４で互いに位置を変える。前記第３リングコ
ネクタＲ３の前記第１電流Ｉ１は、第１磁場Ｍ１を生成
し、前記第３チップコネクタＴ３の前記第１電流Ｉ１
は、第２磁場Ｍ２を生成する。前記第１及び第２磁場Ｍ
１、Ｍ２は反対の方向を有する。前記第１磁場Ｍ１は、
第１部分Ｚ１で第２電流Ｉ２に電磁気的な影響を与える
ことにより、前記第１及び第２電流Ｉ１、Ｉ２間に第１
誘導性結合を形成する。一方、第３部分Ｚ３における位
置変更により、第２磁場Ｍ２は第４部分Ｚ４で第２電流
Ｉ２に電磁気的な影響を与えることにより、前記第１及
び第２電流Ｉ１、Ｉ２間に第２誘導性結合を形成する。
前記第１及び第２磁場Ｍ１、Ｍ２は、反対の方向を有す
るので、前記第１及び第２誘導性結合も反対の位相を有
し、これにより、互いに相殺する。
は前記第３部分Ｚ３で互いに交差し、これにより、前記
第４部分Ｚ４で互いに位置を変える。前記第３リングコ
ネクタＲ３の前記第１電流Ｉ１は、第１磁場Ｍ１を生成
し、前記第３チップコネクタＴ３の前記第１電流Ｉ１
は、第２磁場Ｍ２を生成する。前記第１及び第２磁場Ｍ
１、Ｍ２は反対の方向を有する。前記第１磁場Ｍ１は、
第１部分Ｚ１で第２電流Ｉ２に電磁気的な影響を与える
ことにより、前記第１及び第２電流Ｉ１、Ｉ２間に第１
誘導性結合を形成する。一方、第３部分Ｚ３における位
置変更により、第２磁場Ｍ２は第４部分Ｚ４で第２電流
Ｉ２に電磁気的な影響を与えることにより、前記第１及
び第２電流Ｉ１、Ｉ２間に第２誘導性結合を形成する。
前記第１及び第２磁場Ｍ１、Ｍ２は、反対の方向を有す
るので、前記第１及び第２誘導性結合も反対の位相を有
し、これにより、互いに相殺する。
【００６４】前記第１部分Ｚ１は前記第２部分Ｚ２より
長いため、前記第１誘導性結合の和は前記第２誘導性結
合の和より大きい。これにより、前記第４部分Ｚ４で誘
発する前記第２誘導性結合は最大化されることが望まし
い。
長いため、前記第１誘導性結合の和は前記第２誘導性結
合の和より大きい。これにより、前記第４部分Ｚ４で誘
発する前記第２誘導性結合は最大化されることが望まし
い。
【００６５】第３誘導性結合は前記第２部分Ｚ２で更に
誘発する。前記第３誘導性結合は、第１誘導性結合と同
一の位相を有するため、第１誘導性結合の増加を意味す
る。これにより、前記第２部分Ｚ２で誘発する前記第３
誘導性結合が最小化されない場合、前記第４部分Ｚ４は
第１部分Ｚ１よりも長くする必要がある。前記問題を解
決するために、前記第２部分Ｚ２で誘発する前記第３誘
導性結合は最小化されることが望ましい。
誘発する。前記第３誘導性結合は、第１誘導性結合と同
一の位相を有するため、第１誘導性結合の増加を意味す
る。これにより、前記第２部分Ｚ２で誘発する前記第３
誘導性結合が最小化されない場合、前記第４部分Ｚ４は
第１部分Ｚ１よりも長くする必要がある。前記問題を解
決するために、前記第２部分Ｚ２で誘発する前記第３誘
導性結合は最小化されることが望ましい。
【００６６】図２５及び図２６を参照して、誘導性結合
の最小化及び最大化についてより一層詳細に説明する。
図２５及び図２６は、それぞれ、インサート導体の第１
及び第２多層配列を示している。
の最小化及び最大化についてより一層詳細に説明する。
図２５及び図２６は、それぞれ、インサート導体の第１
及び第２多層配列を示している。
【００６７】図示のように、第２チップ導体Ｔ２及び第
２リング導体Ｒ２は第１仮想面３０２上に第１閉回路を
形成し、第３チップ導体Ｔ３及び第３リング導体Ｒ３は
第２仮想面３０４上に第２閉回路を形成する。インサー
ト筐体１２０の前面Ｙは、図２４に示されている第１及
び第２部分Ｚ１、Ｚ２を区分する境界の役割をし、背面
Ｘは、第３及び第４部分Ｚ３、Ｚ４を区分する他の境界
の役割をする。
２リング導体Ｒ２は第１仮想面３０２上に第１閉回路を
形成し、第３チップ導体Ｔ３及び第３リング導体Ｒ３は
第２仮想面３０４上に第２閉回路を形成する。インサー
ト筐体１２０の前面Ｙは、図２４に示されている第１及
び第２部分Ｚ１、Ｚ２を区分する境界の役割をし、背面
Ｘは、第３及び第４部分Ｚ３、Ｚ４を区分する他の境界
の役割をする。
【００６８】前記前面Ｙの内部で、前記第１及び第２仮
想面３０２、３０４が互いに直角をなすことにより、第
３誘導性結合を最小化する。反対に、前記背面Ｘの内部
で、前記第１及び第２仮想面３０２、３０４が互いに一
致することにより、第２誘導性結合を最大化する。望ま
しくは、前記第１及び第２仮想面３０２、３０４は図２
４の第２部分Ｚ２で略８０〜９０度の第１角度をなし、
図２４の第４部分Ｚ４で略０〜１０度の第２角度をな
す。
想面３０２、３０４が互いに直角をなすことにより、第
３誘導性結合を最小化する。反対に、前記背面Ｘの内部
で、前記第１及び第２仮想面３０２、３０４が互いに一
致することにより、第２誘導性結合を最大化する。望ま
しくは、前記第１及び第２仮想面３０２、３０４は図２
４の第２部分Ｚ２で略８０〜９０度の第１角度をなし、
図２４の第４部分Ｚ４で略０〜１０度の第２角度をな
す。
【００６９】好適な第２実施例によるインサート１１２
（図１８）の等価回路が図２７に示されている。第１リ
ング導体Ｒ１と第１チップ導体Ｔ１が第１独立信号対を
形成し、第２リング導体Ｒ２と第２チップ導体Ｔ２は第
２独立信号対を形成し、第３リング導体Ｒ３と第３チッ
プ導体Ｔ３は第３独立信号対を形成し、第４リング導体
Ｒ４と第４チップ導体Ｔ４は第４独立信号対を形成す
る。
（図１８）の等価回路が図２７に示されている。第１リ
ング導体Ｒ１と第１チップ導体Ｔ１が第１独立信号対を
形成し、第２リング導体Ｒ２と第２チップ導体Ｔ２は第
２独立信号対を形成し、第３リング導体Ｒ３と第３チッ
プ導体Ｔ３は第３独立信号対を形成し、第４リング導体
Ｒ４と第４チップ導体Ｔ４は第４独立信号対を形成す
る。
【００７０】第２部分Ｚ２で形成された第１〜第４キャ
パシタンスＣ１〜Ｃ４が相対的に大きい値を有すること
により、隣接しているインサート導体間でキャパシタン
スは選択的に補償できる。前記第１〜第４キャパシタン
スＣ１〜Ｃ４以外にも他の多くのキャパシタンスが前記
第２部分Ｚ２に形成されるが、前記他のキャパシタンス
は前記第１〜第４キャパシタンスＣ１〜Ｃ４より極めて
小さい値を有し、便宜上、図示されていない。
パシタンスＣ１〜Ｃ４が相対的に大きい値を有すること
により、隣接しているインサート導体間でキャパシタン
スは選択的に補償できる。前記第１〜第４キャパシタン
スＣ１〜Ｃ４以外にも他の多くのキャパシタンスが前記
第２部分Ｚ２に形成されるが、前記他のキャパシタンス
は前記第１〜第４キャパシタンスＣ１〜Ｃ４より極めて
小さい値を有し、便宜上、図示されていない。
【００７１】第２チップ導体Ｔ２と第２リング導体Ｒ２
は、第３部分Ｚ３で互いに交差する。これにより、前記
第２チップ導体Ｔ２と第２リング導体Ｒ２は、第４部分
Ｚ４で相互位置が変えられる。
は、第３部分Ｚ３で互いに交差する。これにより、前記
第２チップ導体Ｔ２と第２リング導体Ｒ２は、第４部分
Ｚ４で相互位置が変えられる。
【００７２】前記第１〜第４独立信号対に第１〜第４信
号がそれぞれ印加されると、隣接している信号対間では
容量性及び誘導性結合が誘発する。例えば、第１容量性
結合と第１誘導性結合は第１部分Ｚ１で誘発し、第２容
量性結合と第２誘導性結合は第４部分Ｚ４で誘発する。
前記第１及び第２容量性結合は、第２部分Ｚ２における
選択的な補償によって低減する。更に、前記第１及び第
２誘導性結合は、第４部分Ｚ４における位置交換によっ
て相殺する。
号がそれぞれ印加されると、隣接している信号対間では
容量性及び誘導性結合が誘発する。例えば、第１容量性
結合と第１誘導性結合は第１部分Ｚ１で誘発し、第２容
量性結合と第２誘導性結合は第４部分Ｚ４で誘発する。
前記第１及び第２容量性結合は、第２部分Ｚ２における
選択的な補償によって低減する。更に、前記第１及び第
２誘導性結合は、第４部分Ｚ４における位置交換によっ
て相殺する。
【００７３】前記第２部分Ｚ２では第３誘導性結合が更
に誘発し、図２５に示されている第１多層配列は、前記
第３誘導性結合を最小化する。反対に、第２誘導性結合
は図２６に示されている第２多層配列によって最小化す
る。すなわち、前記第１及び第２多層配列は、第１及び
第２誘導性結合の相殺のための最適環境を提供する。
に誘発し、図２５に示されている第１多層配列は、前記
第３誘導性結合を最小化する。反対に、第２誘導性結合
は図２６に示されている第２多層配列によって最小化す
る。すなわち、前記第１及び第２多層配列は、第１及び
第２誘導性結合の相殺のための最適環境を提供する。
【００７４】上記において、本発明の好適な実施の形態
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
について説明したが、本発明の請求範囲を逸脱すること
なく、当業者は種々の改変をなし得るであろう。
【００７５】
【発明の効果】従って、本発明によれば、誘導性結合の
相殺のための最適環境を提供する多層配列及び隣接して
いる導体間のキャパシタンスの選択的な補償によって容
量性漏話と誘導性漏話を最大に低減する電気コネクタを
提供するという効果を奏する。
相殺のための最適環境を提供する多層配列及び隣接して
いる導体間のキャパシタンスの選択的な補償によって容
量性漏話と誘導性漏話を最大に低減する電気コネクタを
提供するという効果を奏する。
【図１】従来の技術による電気コネクタのモジュラジャ
ックのインサートを示す斜視図である。
ックのインサートを示す斜視図である。
【図２】図１に示されているインサートの導体の１層配
列を示す断面図である。
列を示す断面図である。
【図３】漏話を減らすための従来の方法を示す概念的な
回路図である。
回路図である。
【図４】本発明による電気コネクタを示す分解斜視図で
ある。
ある。
【図５】図４に示されている電気コネクタのモジュラジ
ャックを示す部分断面斜視図である。
ャックを示す部分断面斜視図である。
【図６】図４に示されている電気コネクタのプラグを示
す斜視図である。
す斜視図である。
【図７】図６に示されているプラグのプラグ導体の配列
を示す拡大斜視図である。
を示す拡大斜視図である。
【図８】本発明の第１実施例によるインサートを示す斜
視図である。
視図である。
【図９】図８の上部及び下部インサート筐体のみを示す
斜視図である。
斜視図である。
【図１０】図９におけるＡ−Ａ線の断面図である。
【図１１】図９におけるＡ−Ａ線の断面図である。
【図１２】本発明の第１実施例によるインサート導体を
示す平面図である。
示す平面図である。
【図１３】本発明の第１実施例によるインサート導体を
示す平面図である。
示す平面図である。
【図１４】図１２のチップ導体が結合された上部インサ
ート筐体を示す平面図である。
ート筐体を示す平面図である。
【図１５】図１３のリング導体が結合された下部インサ
ート筐体を示す平面図である。
ート筐体を示す平面図である。
【図１６】図１４及び図１５の上部及び下部インサート
筐体の組立を示す平面図である。
筐体の組立を示す平面図である。
【図１７】図１２及び図１３に示されているインサート
導体の２層配列を示す断面図である。
導体の２層配列を示す断面図である。
【図１８】本発明の第２実施例によるインサートを示す
斜視図である。
斜視図である。
【図１９】本発明の第２実施例によるインサートを示す
斜視図である。
斜視図である。
【図２０】図１８及び図１９のインサート導体の多層配
列を示す断面図である。
列を示す断面図である。
【図２１】図１８及び図１９のインサート導体を示す分
解斜視図である。
解斜視図である。
【図２２】図７のプラグ導体から生成される磁場を示す
斜視図である。
斜視図である。
【図２３】図２２に示されているプラグ導体の信号対間
で誘発する誘導性結合を示す回路図である。
で誘発する誘導性結合を示す回路図である。
【図２４】本発明の第２実施例による漏話除去システム
を示す回路図である。
を示す回路図である。
【図２５】図２１に示されているインサート導体の多層
配列を示す拡大斜視図である。
配列を示す拡大斜視図である。
【図２６】図２１に示されているインサート導体の多層
配列を示す拡大斜視図である。
配列を示す拡大斜視図である。
【図２７】図１８及び図１９に示されているインサート
に該当する等価回路を示す図である。
に該当する等価回路を示す図である。
８ 電気コネクタ １０ モジュラジャック １２ インサート ２０ インサート筐体 ２２ インサート導体 ２６ 容量補償部 １１２ インサート １２０ インサート筐体 ２００ プラグ ２２０ ケーブル ２３０ ケース ２４０ ＰＣＢ ２５０ 接続部
───────────────────────────────────────────────────── フロントページの続き (71)出願人 502001721 株式会社又榮 大韓民国、京畿道平澤市西炭面水月岩里 220−１番地 (71)出願人 502001754 大裕通信株式会社 大韓民国、京畿道平澤市茅谷洞435番地 (71)出願人 502001101 大殷電子株式会社 大韓民国、京畿道安養市東安区虎溪洞1029 番地 (71)出願人 501182418 韓国モレクス株式会社 大韓民国京畿道安山市原示洞726−３ (71)出願人 502001123 韓国エーエムピー株式会社 大韓民国、慶尚北道慶山市珍良邑新上里 1191番地 (72)発明者 安 正 均 大韓民国、京畿道城南市盆唐区亭子洞206 番地 (72)発明者 徐 台 錫 大韓民国、京畿道城南市盆唐区亭子洞206 番地 (72)発明者 金 相 助 大韓民国、京畿道城南市盆唐区亭子洞206 番地 (72)発明者 金 正 坤 大韓民国、京畿道始興市正往洞1629番地、 ムジン・アパートメント 105−306 (72)発明者 朱 聖 ▲ひゅく▼ 大韓民国、京畿道始興市正往洞1843番地、 住公アパートメント 405−501 (72)発明者 姜 秉 ▲うく▼ 大韓民国、慶尚北道慶山市正坪洞、現代産 業開発アパートメント 105−603 (72)発明者 明 魯 勳 大韓民国、大田広域市儒城区九城洞 373 −１、韓国科学技術院 電気電子工学科 (72)発明者 尹 渟 晧 大韓民国、大田広域市儒城区九城洞 373 −１、韓国科学技術院 電気電子工学科 Ｆターム(参考） 5E021 FA05 FA10 FA16 FB15 FC20 MA09
Claims (15)
- 【請求項１】 筐体と、 第１仮想面上に位置し、第１導体及び第２導体を備え、
前記筐体を貫通する第１信号対と、 第２仮想面上に位置し、前記筐体の内部で少なくとも１
回折曲し互いに交差する第３導体及び第４導体を含み、
前記筐体を貫通する第２信号対とを含む低漏話電気コネ
クタ用モジュラジャックであって、 前記第１及び第２仮想面は、前記筐体の内部で、前記第
３及び第４導体が交差する前は８０〜９０度の第１角を
形成し、前記第３及び第４導体が交差した後は０〜１０
度の第２角を形成することを特徴とする低漏話電気コネ
クタ用モジュラジャック。 - 【請求項２】 前記第１導体は第１層上に配列され、前
記第３導体は前記第１層の下に位置する第２層上に配列
され、前記第２導体は前記第２層の下に位置する第３層
上に配列され、前記第４導体は前記第３層の下に位置す
る第４層上に配列されることを特徴とする請求項１に記
載の低漏話電気コネクタ用モジュラジャック。 - 【請求項３】 更に、前記ジャックは、第５導体と第６
導体を有する第３信号対と、第７導体と第８導体を有す
る第４信号対とを含み、 前記第５及び第７導体は前記第２層上に配列され、前記
第６及び第８導体は前記第３層上に配列されることを特
徴とする請求項２に記載の低漏話電気コネクタ用モジュ
ラジャック。 - 【請求項４】 前記第１乃至第８導体のうちの少なくと
も１つは隣接の導体間のキャパシタンスを増加させるた
めの突出部を備えることを特徴とする請求項３に記載の
低漏話電気コネクタ用モジュラジャック。 - 【請求項５】 前記筐体は少なくとも１つの空間部を内
部に備え、前記空間部は少なくとも２つの隣接の導体間
に位置することを特徴とする請求項３に記載の低漏話電
気コネクタ用モジュラジャック。 - 【請求項６】 前記筐体は少なくとも１つの導体の一部
分を露出するための少なくとも１つの開口部を備えるこ
とを特徴とする請求項３に記載の低漏話電気コネクタ用
モジュラジャック。 - 【請求項７】 前記筐体は内部に少なくとも１つの内溝
を備え、前記内溝は少なくとも１つの導体の一部を囲む
ことを特徴とする請求項３に記載の低漏話電気コネクタ
用モジュラジャック。 - 【請求項８】 前記筐体は略３．６〜４．０の誘電常数
を有する誘電物質からなることを特徴とする請求項１に
記載の低漏話電気コネクタ用モジュラジャック。 - 【請求項９】 前記誘電物質はＰＢＴ＋ＧＦ０〜３０％
（polyethylene terephthalate＋glass fiber）である
ことを特徴とする請求項８に記載の低漏話電気コネクタ
用モジュラジャック。 - 【請求項１０】 上部筐体と、 前記上部筐体と結合し、前記上部筐体との接触面に対し
て前記上部筐体に対称となっている下部筐体と、 複数の層上に配列され、前記上部筐体を貫通する第１〜
第４チップ導体を含み、前記第３チップ導体は前記第２
及び第４チップ導体に向かってそれぞれ突出する第１及
び第２突出部を含む上部セットと、 複数の他の層上に配列され、前記下部筐体を貫通する第
１〜第４リング導体を含み、前記第２リング導体は前記
第１及び第３導体に向かってそれぞれ突出する他の第１
及び第２突出部を備え、前記上部セットの下に位置する
下部セットと、 前記上部セットと下部セットとの間に介入する第１空間
部と、 前記上部筐体の内部で前記第１チップ導体の一部を囲む
第２空間部と、 前記下部筐体の内部で前記第４リング導体の一部を囲む
第３空間部を含むことを特徴とする漏話消去用モジュラ
ジャックのインサート。 - 【請求項１１】 前記第３チップ導体は第１層上に配列
され、前記第１、２及び第４チップ導体は前記第１層の
下に位置する第２層上に配列され、前記第１、３及び４
リング導体は前記第２層の下に位置する第３層に配列さ
れ、前記第２リング導体は前記第３層の下に位置する第
４層上に配列されることを特徴とする請求項１０に記載
の漏話消去用モジュラジャックのインサート。 - 【請求項１２】 前記第２チップ導体と前記第３リング
導体は前記上部及び下部筐体の内部で互いに交差し、且
つ第１仮想面上に位置し、前記第３チップ導体と前記第
２リング導体は第２仮想面上に位置し、前記第１及び第
２仮想面は交差する前は８０〜９０度の角度をなし、交
差した後は０〜１０度の角度をなすことを特徴とする請
求項１０に記載の漏話消去用モジュラジャックのインサ
ート。 - 【請求項１３】 前記上部及び下部筐体は略３．６〜
４．０の誘電常数を有する誘電物質からなることを特徴
とする請求項１０に記載の漏話消去用モジュラジャック
のインサート。 - 【請求項１４】 前記誘電物質はＰＢＴ＋ＧＦ０〜３０
％（polythylene terephthalate＋glass fiber）である
ことを特徴とする請求項１３に記載の漏話消去用モジュ
ラジャックのインサート。 - 【請求項１５】 低漏話コネクタであって、 それぞれ独立的に信号を送信する隣接の導線間で誘導性
及び容量性結合が発生する第１部分と、 前記容量性結合を低減するために前記隣接の導線間のキ
ャパシタンスが選択的に補償する第２部分と、 前記誘導性結合を除去するための反対位相の誘導性結合
が前記隣接している導線間で発生する第３部分を含み、 前記第２部分の誘導性結合は最小化し、前記第３部分の
反対位相の誘導性結合は最大化することを特徴とする低
漏話コネクタ。
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