JP2002209375A

JP2002209375A - 電圧変換回路

Info

Publication number: JP2002209375A
Application number: JP2001003028A
Authority: JP
Inventors: Masuhide Ikeda; 益英池田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-01-10
Filing date: 2001-01-10
Publication date: 2002-07-26
Also published as: US6605983B2; US20020089369A1

Abstract

(57)【要約】【課題】できるだけ外付け部品を減少するようにし、
高い電力変換効率を確保しつつ、全体として小型化が実
現できる電圧変換回路の提供。【解決手段】この回路は、タイミング信号生成回路２
５およびＭＯＳトランジスタＱ１１〜Ｑ１６が、同一の
Ｐ型半導体基板上に集積回路化されて、ＩＣチップ２０
として構成され、コンデンサＣ１〜Ｃ４はそのＩＣチッ
プ２０に外付けするようになっている。ＮＭＯＳトラン
ジスタＱ１１は、Ｐ型半導体基板内に形成するように
し、ＰＭＯＳトランジスタＱ１２〜Ｑ１４は、そのＰ型
半導体基板内に形成されたＮ型の第１のウェル内に形成
するようにした。ＮＭＯＳトランジスタＱ１５、Ｑ１６
は、そのＰ型半導体基板内に形成されたＮ型の第２ウェ
ル内にさらに形成されたＰ型の第３のウェル内に、形成
するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば液晶パネル
用の電源等に使用され、入力直流電圧に基づいて正負の
２種類の電圧を得るようにした電圧変換回路に関するも
のである。

【０００２】

【従来の技術】従来、この種の電圧変換回路の第１の例
（以下、第１の従来回路という）としては、図２９に示
すものが知られている。この第１の従来回路は、図２９
に示すように、タイミング信号生成回路１と、このタイ
ミング信号生成回路１からの出力に基づいてオンオフ
（スイッチング）制御されるＭＯＳトランジスタＱ１〜
Ｑ６と、ＭＯＳトランジスタＱ１〜Ｑ４のオンオフ動作
により入力直流電圧Ｖｉｎの２倍の正の電圧を生成する
ためのコンデンサＣ１、Ｃ２と、ＭＯＳトランジスタＱ
１、Ｑ２、Ｑ５、Ｑ６のオンオフ動作により入力直流電
圧Ｖｉｎから−１倍の負の電圧を生成するためのコンデ
ンサＣ３、Ｃ４と、レベルシフト回路２とを備えてい
る。

【０００３】ＭＯＳトランジスタＱ１〜Ｑ６は、ＭＯＳ
トランジスタＱ１、Ｑ５がＮ型であり、ＭＯＳトランジ
スタＱ２〜Ｑ４、Ｑ６がＰ型である。レベルシフト回路
２は、図示のように抵抗、ダイオードなどから構成され
ている。また、この第１の従来回路では、図２９の破線
で囲まれた部分、すなわち、タイミング信号生成回路１
およびＭＯＳトランジスタＱ１〜Ｑ４が、同一の半導体
基板上に集積回路化されて、ＩＣチップとして構成され
ている。レベルシフト回路２、ＭＯＳトランジスタＱ
５、Ｑ６、およびコンデンサＣ１〜Ｃ４はそれぞれ個別
部品からなり、これらがＩＣチップに外付けするように
なっている。

【０００４】次に、このような構成からなる第１の従来
回路の動作について、図２９〜図３１参照して説明す
る。タイミング信号生成回路１は、図３０に示すような
タイミング信号（制御信号）Ａ、ＸＢ、ＸＡ２、ＸＢ２
をそれぞれ生成し、この各信号がＭＯＳトランジスタＱ
１〜Ｑ４の各ゲートに供給され、これにより、ＭＯＳト
ランジスタＱ１〜Ｑ４がオンオフ制御される。また、タ
イミング信号生成回路１からのタイミング信号Ａ、ＸＢ
は、レベルシフト回路２でレベルシフトされて図３０の
ような信号ＡＳ、ＸＢＳとなり、これがＭＯＳトランジ
スタＱ５、Ｑ６の各ゲートに供給され、これにより、Ｍ
ＯＳトランジスタＱ５、Ｑ６がオンオフ制御される。

【０００５】このような制御により、図３０に示す期間
Ｔ１では、ＭＯＳトランジスタＱ１、Ｑ３、Ｑ５がオン
し、ＭＯＳトランジスタＱ２、Ｑ４、Ｑ６がオフした状
態になる。すなわち、期間Ｔ１における等価回路は図３
１（Ａ）に示すようになり、コンデンサＣ１は直流電源
により充電され、正の出力電圧ＶＯＵＴ１はその電源の
電圧とコンデンサＣ２の充電電圧の和の電圧となる。こ
れと同時に、コンデンサＣ３の電荷がコンデンサＣ４移
動し、コンデンサＣ３の両端の電圧が負の出力電圧ＶＯ
ＵＴ２となる。

【０００６】一方、図３０に示す期間Ｔ２では、ＭＯＳ
トランジスタＱ２、Ｑ４、Ｑ６がオンし、ＭＯＳトラン
ジスタＱ１、Ｑ３、Ｑ５がオフした状態になる。すなわ
ち、期間Ｔ２における等価回路は図３１（Ｂ）に示すよ
うになり、コンデンサＣ３は直流電源により充電され、
負の出力電圧ＶＯＵＴ２はコンデンサＣ４の両端の電圧
となる。これと同時に、コンデンサＣ１の電荷はコンデ
ンサＣ２へ移動し、正の出力電圧ＶＯＵＴ１はその電源
の電圧とコンデンサＣ１の充電電圧の和の電圧となる。

【０００７】このような期間Ｔ１と期間Ｔ２の動作を繰
り返すことにより、この第１の従来回路は、チャージポ
ンプ式のＤＣ・ＤＣコンバータとしての動作をする。こ
のような動作により、第１の従来回路では、グランドＧ
ＮＤの電位を０Ｖとすると、正の出力電圧ＶＯＵＴ１
と、負の出力電位ＶＯＵＴ２とは、次の（１）および
（２）式のようになる。

【０００８】ＶＯＵＴ１＝Ｖｉｎ×２ …（１）ＶＯＵＴ２＝Ｖｉｎ×（−１） …（２）ここで、Ｖｉｎは入力直流電圧である。第１の従来回路
では、図２９の破線内に示すＭＯＳトランジスタＱ１〜
Ｑ４は、上記のように半導体基板上に集積回路化されて
いるので、その構成例を図３２に示す。

【０００９】図３２において、１１はＰ型の半導体基板
であり、このＰ型半導体基板１１には、ソースＳ、ゲー
トＧ、およびドレインＤからなるＮＭＯＳトランジスタ
Ｑ１が形成されている。また、Ｐ型半導体基板１１には
３つのＮ型ウェル１１〜１４が形成され、その各Ｎ型ウ
ェル１１〜１４には、ソースＳ、ゲートＧ、およびドレ
インＤからなるＰＭＯＳトランジスタＱ２〜Ｑ３がそれ
ぞれ形成されている。さらに、ＭＯＳトランジスタＱ１
〜Ｑ４の各部分やＰ型半導体基板１１などは、図３２の
太線で示すように接続されている。

【００１０】次に、従来の電圧変換回路の第２の例（以
下、第２の従来回路という）について、図３３を参照し
ながら説明する。この第２の従来回路は、図３３に示す
ように、第１の従来回路のＭＯＳトランジスタＱ５、Ｑ
６をダイオードＤ１、Ｄ２に置き換えるとともに、その
レベルシフト回路２を省略するようにしたものである。
なお、他の部分の構成は、第１の従来回路の構成と同一
であるのその説明は省略する。

【００１１】このような構成からなる第２の従来回路で
は、その動作は第１の従来回路と基本的に同様であり、
その負の出力電圧ＶＯＵＴ２が、次の（３）式のように
なる点が異なる。ＶＯＵＴ２＝Ｖｉｎ×（−１）＋ＶＦ×２ …（３）ただし、ＶＦはダイオードＤ１、Ｄ２の順方向電圧降下
である。

【００１２】

【発明が解決しようとする課題】ところで、第１の従来
回路では、図２９に示すように、外付け部品としてレベ
ルシフタ回路２の各部品や、ＭＯＳトランジスタＱ５、
Ｑ６などの多くの部品がが必要となり、全体として小型
化できないという不都合かあった。また、レベルシフト
回路２を必要するため、タイミング信号生成回路１から
のタイミング信号Ａがレベルシフト回路２で徐々に低下
した信号ＡＳとなり（図３０参照）、この信号ＡＳがＭ
ＯＳトランジスタＱ５のゲートに供給される。このた
め、信号ＡＳが低周波の場合には、その低下が大きくな
り、ＭＯＳトランジスタＱ５の動作に悪影響を及ぼすお
それがある。

【００１３】その一方、第２の従来回路では、第１の従
来回路に比べて外付け部品が減少するという利点があ
る。しかし、負の出力電圧ＶＯＵＴ２が、（３）式で示
すように、ダイオードの順方向電圧ＶＦ分だけ減少し、
電力変換効率が低下するという不都合がある。そこで、
本発明の目的は、上記の点に鑑み、できるだけ外付け部
品を減少するようにし、高い電力変換効率を確保しつ
つ、全体として小型化が実現できる電圧変換回路を提供
することにある。

【００１４】

【課題を解決するための手段】上記の課題を解決し本発
明の目的を達成するするために、請求項１〜請求項１２
記載の各発明は、以下のように構成した。すなわち、請
求項１に記載の発明は、複数のＭＯＳトランジスタを有
し、前記複数のＭＯＳトランジスタをオンオフ動作させ
て入力直流電圧でコンデンサを充電させ、この充電電圧
を利用して前記入力直流電圧を所定の正と負の電圧にそ
れぞれ変換して出力する電圧変換回路であって、前記複
数のＭＯＳトランジスタは、前記正の電圧の変換に係る
Ｐ型およびＮ型の各ＭＯＳトランジスタと、前記負の電
圧の変換に係るＮ型ＭＯＳトランジスタとを含み、前記
正の電圧の変換に係るＮ型ＭＯＳトランジスタをＰ型半
導体基板内に形成し、前記正の電圧の変換に係るＰ型Ｍ
ＯＳトランジスタを前記Ｐ型半導体基板に形成されたＮ
型の第１のウェル内に形成し、前記負の電圧の変換に係
るＮ型ＭＯＳトランジスタを、前記Ｐ型半導体基板内に
形成されたＮ型の第２ウェル内にさらに形成されたＰ型
の第３のウェル内に、形成するようにしたことを特徴と
するものである。

【００１５】このような構成からなる請求項１に記載の
発明によれば、電圧変換に係るＭＯＳトランジスタを同
一のＰ型半導体基板に形成できるので、外付け部品をコ
ンデンサだけにすることができる。その結果、高い電力
変換効率を確保しつつ、全体として小型化が実現でき
る。請求項２に記載の発明は、複数のＭＯＳトランジス
タを有し、前記複数のＭＯＳトランジスタをオンオフ動
作させて入力直流電圧でコンデンサを充電させ、この充
電電圧を利用して前記入力直流電圧を所定の正と負の電
圧にそれぞれ変換して出力する電圧変換回路であって、
前記複数のＭＯＳトランジスタは、前記正の電圧の変換
に係るＰ型およびＮ型の各ＭＯＳトランジスタと、前記
負の電圧の変換に係るＮ型ＭＯＳトランジスタとを含
み、前記正の電圧の変換に係るＮ型ＭＯＳトランジスタ
のうちの所定のものをＰ型半導体基板内に形成し、前記
正の電圧の変換に係るＰ型ＭＯＳトランジスタを前記Ｐ
型半導体基板に形成されたＮ型の第１のウェル内に形成
し、前記正の電圧の変換に係るＮ型ＭＯＳトランジスタ
のうちの所定以外のもの、および前記負の電圧の変換に
係るＮ型ＭＯＳトランジスタを、前記Ｐ型半導体基板内
に形成されたＮ型の第２ウェル内にさらに形成されたＰ
型の第３のウェル内に、形成するようにしたことを特徴
とするものである。

【００１６】このような構成からなる請求項２に記載の
発明によれば、電圧変換にかかるＭＯＳトランジスタを
同一のＰ型半導体基板に形成できるので、外付け部品を
コンデンサだけにすることができる。その結果、高い電
力変換効率を確保しつつ、全体として小型化が実現でき
る。さらに、請求項２に記載の発明によれば、正の電圧
の変換に係る所定のＮＭＯＳトランジスタ（図７のＭＯ
ＳトランジスタＱ１７）に、基板バイアス効果が発生し
てしきい値が上昇する不都合がない。

【００１７】請求項３に記載の発明は、複数のＭＯＳト
ランジスタを有し、前記複数のＭＯＳトランジスタをオ
ンオフ動作させて入力直流電圧でコンデンサを充電さ
せ、この充電電圧を利用して前記入力直流電圧を所定の
正と負の電圧にそれぞれ変換して出力する電圧変換回路
であって、前記複数のＭＯＳトランジスタは、前記正の
電圧の変換に係るＰ型およびＮ型の各ＭＯＳトランジス
タと、前記負の電圧の変換に係るＰ型およびＮ型の各Ｍ
ＯＳトランジスタとを含み、前記負の電圧の変換に係る
Ｎ型ＭＯＳトランジスタをＰ型半導体基板内に形成し、
前記正の電圧に係るＰ型ＭＯＳトランジスタと前記負の
電圧の変換に係るＰ型ＭＯＳトランジスタとを、前記Ｐ
型半導体基板に形成されたＮ型の第１のウェル内に形成
し、前記正の電圧の変換に係るＮ型ＭＯＳトランジスタ
を、前記Ｐ型半導体基板内に形成されたＮ型の第２ウェ
ル内にさらに形成されたＰ型の第３のウェル内に、形成
するようにしたことを特徴とするものである。

【００１８】このような構成からなる請求項３に記載の
発明によれば、電圧変換にかかるＭＯＳトランジスタを
同一のＰ型半導体基板に形成できるので、外付け部品を
コンデンサだけにすることができる。その結果、高い電
力変換効率を確保しつつ、全体として小型化が実現でき
る。さらに、請求項３に記載の発明によれば、グランド
の電位よりも低い電位に基板バイアス効果が発生するこ
となく、これにより負方向の電位を生成するＭＯＳトラ
ンジスタとしてＰＭＯＳトランジスタ（図１３のＭＯＳ
トランジスタＱ２５、Ｑ２６）使用可能となる。

【００１９】請求項４に記載の発明は、複数のＭＯＳト
ランジスタを有し、前記複数のＭＯＳトランジスタをオ
ンオフ動作させて入力直流電圧でコンデンサを充電さ
せ、この充電電圧を利用して前記入力直流電圧を所定の
正と負の電圧にそれぞれ変換して出力する電圧変換回路
であって、前記複数のＭＯＳトランジスタは、前記負の
電圧の変換に係るＰ型およびＮ型の各ＭＯＳトランジス
タと、前記正の電圧の変換に係るＰ型のＭＯＳトランジ
スタとを含み、前記負の電圧の変換に係るＰ型ＭＯＳト
ランジスタをＮ型半導体基板内に形成し、前記負の電圧
の変換に係るＮ型ＭＯＳトランジスタを前記Ｎ型半導体
基板に形成されたＰ型の第１のウェル内に形成し、前記
正の電圧の変換に係るＰ型ＭＯＳトランジスタを、前記
Ｎ型半導体基板内に形成されたＰ型の第２ウェル内にさ
らに形成されたＮ型の第３のウェル内に、形成するよう
にしたことを特徴とするものである。

【００２０】このような構成からなる請求項４に記載の
発明によれば、ＭＯＳトランジスタを同一のＮ型半導体
基板に形成できるので、外付け部品をコンデンサだけに
することができる。その結果、高い電力変換効率を確保
しつつ、全体として小型化が実現できる。請求項５に記
載の発明は、請求項１乃至請求項４のいずれかに記載の
電圧変換回路において、前記複数のＭＯＳトランジスタ
をオンオフ動作させるオンオフ制御手段をさらに含み、
前記オンオフ制御手段を、前記Ｐ型またはＮ型の半導体
基板上に形成するようにしたことを特徴とするものであ
る。

【００２１】請求項６に記載の発明は、請求項１乃至請
求項５のいずれかに記載の電圧変換回路において、前記
ＭＯＳトランジスタのうち少なくとも１つのＭＯＳトラ
ンジスタは、ゲート絶縁層の周囲の半導体基板中にオフ
セット領域を有し、このオフセット領域は、前記半導体
の基板上のＬＯＣＯＳ層の下に設けられ低濃度不純物層
からなることを特徴とするものである。

【００２２】このような構成からなる請求項６に記載の
発明によれば、ＬＯＣＯＳ（localOxidation Of Silico
n）層の下に、低濃度不純物層からなるオフセット領域
を設けているので、ＬＯＣＯＳ層がない場合に比べてオ
フセット領域をチャネル領域に対して相対的に深くでき
る。その結果、ドレイン電極の近傍の電界を効果的に緩
和してドレイン耐圧を高め、高耐圧化を実現できる。

【００２３】請求項７に記載の発明は、請求項１乃至請
求項６のいずれかに記載の電圧変換回路において、前記
半導体基板と前記第２ウェルとの間には使用時に同電位
または逆バイアスとなる電圧を与え、前記第２ウェルと
前記第３ウェルとの間には使用時に逆バイアスとなる電
圧を与えるようにしたことを特徴とするものである。請
求項８に記載の発明は、入力直流電圧をＮ倍に昇圧する
昇圧回路と、複数のＭＯＳトランジスタとを有し、前記
昇圧回路の昇圧電圧を正の電圧として出力するととも
に、前記複数のＭＯＳトランジスタをオンオフ動作させ
て少なくとも前記昇圧回路の昇圧電圧でコンデンサを充
電させ、この充電電圧を利用して所定の負の電圧を生成
するようにした電圧変換回路であって、前記複数のＭＯ
Ｓトランジスタは、前記負の電圧の生成に係るＰ型およ
びＮ型の各ＭＯＳトランジスタを含み、前記Ｎ型ＭＯＳ
トランジスタのうちの所定のものを、Ｐ型半導体基板内
に形成し、前記Ｐ型ＭＯＳトランジスタを、前記Ｐ型半
導体基板に形成されたＮ型の第１のウェル内に形成し、
前記Ｎ型ＭＯＳトランジスタのうちの所定のものを、前
記Ｐ型半導体基板内に形成されたＮ型の第２ウェルにさ
らに形成されたＰ型の第３のウェル内に、形成するよう
にしたことを特徴とするものである。

【００２４】このような構成からなる請求項８に記載の
発明によれば、電圧変換に係るＭＯＳトランジスタを同
一のＰ型半導体基板に形成できるので、外付け部品をコ
ンデンサだけにすることができる。その結果、高い電力
変換効率を確保しつつ、全体として小型化が実現でき
る。請求項９に記載の発明は、請求項８に記載の電圧変
換回路において、前記複数のＭＯＳトランジスタをオン
オフ動作させるオンオフ制御手段をさらに含み、前記オ
ンオフ制御手段および前記昇圧回路を、前記Ｐ型半導体
基板上に形成するようにしたことを特徴とするものであ
る。

【００２５】請求項１０に記載の発明は、請求項８また
は請求項９に記載の電圧変換回路において、前記ＭＯＳ
トランジスタのうち少なくとも１つのＭＯＳトランジス
タは、ゲート絶縁層の周囲の半導体基板中にオフセット
領域を有し、このオフセット領域は、前記半導体の基板
上のＬＯＣＯＳ層に下に設けられ低濃度不純物層からな
ることを特徴とするものである。

【００２６】このような構成からなる請求項１０に記載
の発明によれば、高耐圧化を実現することができる。請
求項１１に記載の発明は、請求項８乃至請求項１０のい
ずれかに記載の電圧変換回路において、前記半導体基板
と前記第２ウェルとの間には使用時に同電位または逆バ
イアスとなる電圧を与え、前記第２ウェルと前記第３ウ
ェルとの間には使用時に逆バイアスとなる電圧を与える
ようにしたことを特徴とするものである。

【００２７】請求項１２に記載の発明は、請求項８乃至
請求項１１のいずれかに記載の電圧変換回路において、
前記第３のウェル内にさらにＮ型の第４のウェルを形成
し、前記第４のウェル内に論理回路に係るＰ型ＭＯＳト
ランジスタまたは負の電圧の生成に係るＰ型ＭＯＳトラ
ンジスタを形成するようにしたことを特徴とするもので
ある。

【００２８】

【発明の実施の形態】以下、本発明の電圧変換回路の第
１実施形態について、図１〜図３を参照して説明する。
この第１実施形態に係る電圧変換回路は、図１に示すよ
うに、タイミング信号生成回路２５と、このタイミング
信号生成回路２５で生成されるタイミング信号によりオ
ンオフ（スイッチング）制御されるＭＯＳトランジスタ
Ｑ１１〜Ｑ１６と、コンデンサＣ１〜Ｃ４とを備え、入
力直流電圧Ｖｉｎに基づいて正の出力電圧ＶＯＵＴ１と
負の出力電圧ＶＯＵＴ２とを生成するようになってい
る。

【００２９】また、この第１実施形態に係る電圧変換回
路では、図１の破線で囲まれた部分、すなわち、タイミ
ング信号生成回路２５およびＭＯＳトランジスタＱ１１
〜Ｑ１６が、後述のように、同一のＰ型半導体基板上に
集積回路化されて、ＩＣチップ２０として構成されてい
る。コンデンサＣ１〜Ｃ４はそれぞれ個別部品からな
り、これらはＩＣチップ２０に外付けするようになって
いる。

【００３０】タイミング信号生成回路２５は、図２に示
すようなタイミング信号ＸＢ２、ＸＡ２、ＸＢ、Ａ、Ｂ
３、Ａ３を生成し、これらの各タイミング信号によって
対応するＭＯＳトランジスタＱ１１〜Ｑ１６をオンオフ
制御するものである。ＭＯＳトランジスタＱ１１〜Ｑ１
４は入力直流電位Ｖｉｎを正の出力電圧ＶＯＵＴ１に変
換するために使用され、ＭＯＳトランジスタＱ１１、Ｑ
１２、Ｑ１５、Ｑ１６は入力直流電位Ｖｉｎを負の出力
電圧ＶＯＵＴ２に変換するために使用されるようになっ
ている。

【００３１】なお、この例ではＭＯＳトランジスタＱ１
１、Ｑ１２は、正負の出力電圧の変換に共通に使用され
るが、ＭＯＳトランジスタＱ１１、Ｑ１２をもう一組設
けて、正負の出力電圧の変換を互いに独立に行うように
しても良い。さらに詳述すると、図１に示すように、グ
ランドライン２１と入力ライン２２との間に、ＮＭＯＳ
トランジスタＱ１１とＰＭＯＳトランジスタＱ１２とが
直列に接続されている。入力ライン２２と出力ライン２
３との間に、ＰＭＯＳトランジスタＱ１３とＰＭＯＳト
ランジスタＱ１４とが直列に接続されている。グランド
ライン２１と出力ライン２４との間に、ＮＭＯＳトラン
ジスタＱ１５とＮＭＯＳトランジスタＱ１６とが直列に
接続されている。そして、ＭＯＳトランジスタＱ１１〜
Ｑ１６の各ゲートには、タイミング信号生成回路２５か
らのタイミング信号ＸＢ２、ＸＡ２、ＸＢ、Ａ、Ｂ３、
Ａ３が供給されるようになっている。さらに、ＮＭＯＳ
トランジスタＱ１１とＰＭＯＳトランジスタＱ１２の共
通接続部と、ＰＭＯＳトランジスタＱ１３とＰＭＯＳト
ランジスタＱ１４の共通接続部との間に、コンデンサＣ
１が接続されている。入力ライン２２と出力ライン２３
との間に、コンデンサＣ２が接続されている。ＮＭＯＳ
トランジスタＱ１１とＰＭＯＳトランジスタＱ１２の共
通接続部と、ＮＭＯＳトランジスタＱ１５とＮＭＯＳト
ランジスタＱ１６の共通接続部との間に、コンデンサＣ
３が接続されている。グランドライン２１と出力ライン
２４との間に、コンデンサＣ４が接続されている。

【００３２】この第１実施形態に係る電圧変換回路で
は、ＭＯＳトランジスタＱ１１〜Ｑ１６が、上記のよう
に同一のＰ型半導体基板上に集積回路化されているの
で、その構成例を図３を参照して説明する。図３におい
て、３１はＰ型半導体基板であり、このＰ型半導体基板
３１内には２つのＮ型ウェル３２、３３が形成され、さ
らにＮ型ウェル３３内には２つのＰ型ウェル３４、３５
が形成されている。

【００３３】そして、Ｐ型半導体基板３１内には、ソー
スＳ、ゲートＧ、およびドレインＤからなるＮＭＯＳト
ランジスタＱ１１が形成されている。Ｎ型ウェル３２内
には、ソースＳ、ゲートＧ、およびドレインＤからなる
ＰＭＯＳトランジスタＱ１２が形成されている。さら
に、Ｐ型ウェル３４、３５内には、ソースＳ、ゲート
Ｇ、およびドレインＤからなるＮＭＯＳトランジスタＱ
１５、Ｑ１６がそれぞれ形成されている。なお、図１に
示すＭＯＳトランジスタＱ１３、Ｑ１４は、図３に示す
ＭＯＳトランジスタＱ１２と同様に構成されるので、図
３では省略されている。

【００３４】上述の各ウェル３３、３４、３５は、各ウ
ェル３３、３４内に設けられるＭＯＳトランジスタの耐
圧およびしきい値、各ウェル間の接合耐圧およびパンチ
スルー耐圧などを考慮して設定される。以下に、ＭＯＳ
トランジスタの耐圧が１０Ｖ以上、特に２０〜３０Ｖに
おける構成例を示す。ウェル３３、３４、３５の深さ
は、ＭＯＳトランジスタの耐圧、Ｐ型半導体基板３１と
ウェル３４、３５との間のパンチスルー耐圧などの点を
考慮して設定される。例えば、ウェル３３は深さが１５
〜１８μｍであり、ウェル３４、３５は深さが６〜８μ
ｍである。

【００３５】ウェル３３、３４、３５の不純物濃度は、
ＭＯＳトランジスタのしきい値および耐圧などの点を考
慮して決定される。たとえば、ウェル３３は、不純物の
濃度が表面濃度で１×１０¹⁶〜３×１０¹⁶ａｔｍｓ／ｃ
ｍ³であり、ウェル３４、３５は、不純物の濃度が表面
濃度で１×１０¹⁶〜３×１０¹⁶ａｔｍｓ／ｃｍ³であ
る。

【００３６】また、ウェル３４、３５は、ウェル３３よ
り浅く、ＭＯＳトランジスタの耐圧、Ｐ型半導体基板３
１とウェル３４、３５との間のパンチスルー耐圧などの
点を考慮すると、ウェル３３の深さのおよそ１／２〜１
／３の深さを有することが望ましい。なお、このような
ウェル３３〜３５の構成は、後述の各実施形態における
半導体基板に形成されるウェル３３〜３５に相当する各
ウェルにも適用されるものである。

【００３７】図３において、ＭＯＳトランジスタＱ１
５、Ｑ１６の各部は図１に示すように電気的に接続さ
れ、ＭＯＳトランジスタＱ１１、Ｑ１２の各部は図１に
示すように電気的に接続されている。図３に示すよう
に、Ｐ型ウェル３４とＮ型ウェル３３とのＰＮ接合部が
使用時に逆バイアスになるように、Ｐ型ウェル３４には
負の出力電圧ＶＯＵＴ２が印加され、Ｎ型ウェル３３に
は入力直流電圧Ｖｉｎが印加されるようになっている。
また、Ｐ型ウェル３５とＮ型ウェル３３とのＰＮ接合部
が使用時に逆バイアスとなるように、Ｐ型ウェル３５に
はグランド電圧ＧＮＤが印加され、Ｎ型ウェル３３には
入力直流電圧Ｖｉｎが印加されるようになっている。

【００３８】さらに、Ｐ型半導体基板３１とＮ型ウェル
３３のＰＮ接合部が使用時に逆バイアスとなるように、
Ｐ型半導体基板３１にはグランド電位ＧＮＤが印加さ
れ、Ｎ型ウェル３３には入力直流電圧Ｖｉｎが印加され
るようになっている。また、Ｐ型半導体基板３１とＮ型
ウェル３２のＰＮ接合部が使用時に逆バイアスとなるよ
うに、Ｐ型半導体基板３１にはグランド電位ＧＮＤが印
加され、Ｎ型ウェル３２には入力直流電圧Ｖｉｎが印加
されるようになっている。

【００３９】ここで、入力直流電圧Ｖｉｎ、グランド電
位ＧＮＤ、および負の出力電圧ＶＯＵＴ２の関係は、Ｖ
ｉｎ＞ＧＮＤ＞ＶＯＵＴ２である。なお、図３の構成で
は、各Ｎ型ウェル間が逆バイアスとなるように各ウェル
へ電位が与えられているが、Ｎ型ウェル３３の電位をＧ
ＮＤとし、Ｎ型ウェル３３とＰ型半導体基板３１を同電
位にしても良い。

【００４０】次に、このような構成からなる第１実施形
態の動作について、図面を参照して説明する。タイミン
グ信号生成回路２５は、図２に示すようなタイミング信
号ＸＢ２、ＸＡ２、ＸＢ、Ａ、Ｂ３、Ａ３をそれぞれ生
成し、この各信号が対応するＭＯＳトランジスタＱ１１
〜Ｑ１６の各ゲートに供給され、これにより、ＭＯＳト
ランジスタＱ１１〜Ｑ１６がオンオフ制御される。

【００４１】このような制御により、図２に示す期間Ｔ
１では、ＭＯＳトランジスタＱ１１、Ｑ１３、Ｑ１５が
オンし、ＭＯＳトランジスタＱ１２、Ｑ１４、Ｑ１６が
オフした状態になり、その等価回路は図３１（Ａ）に示
すようになる。一方、図３０に示す期間Ｔ２では、ＭＯ
ＳトランジスタＱ１２、Ｑ１４、Ｑ１６がオンし、ＭＯ
ＳトランジスタＱ１１、Ｑ１３、Ｑ１５がオフした状態
になり、その等価回路は図３１（Ｂ）に示すようにな
る。

【００４２】このような期間Ｔ１と期間Ｔ２の動作を繰
り返すことにより、この第１実施形態は、チャージポン
プ式のＤＣ・ＤＣコンバータとしての動作をする。この
ような動作により、この第１実施形態では、グランドＧ
ＮＤの電位を０Ｖとすると、正の出力電圧ＶＯＵＴ１
と、負の出力電位ＶＯＵＴ２とは、上記の（１）および
（２）式のようになる。

【００４３】以上説明したように、この第１実施形態で
は、負の出力電圧ＶＯＵＴ２の生成に使用するＭＯＳト
ランジスタＱ１５、Ｑ１６をＮ型で形成し、このＮＭＯ
ＳトランジスタＱ１５、Ｑ１６を、図３に示すようにＰ
型半導体基板３１内にＮ型ウェル３３を形成するととも
にそのＮ型ウェル３３内にＰウェル３４、３５を形成
し、そのＰウェル３４、３５内にそれぞれ形成するよう
にした。さらに、Ｐ型ウェル３４、３５とＮ型ウェル３
３の接合部を逆バイアスで使用し、Ｐ型半導体基板３１
とＮ型ウェル３３の接合部を逆バイアスで使用して電気
的に分離して使用するようにした。なお、Ｎ型ウェル３
３とＰ型半導体基板３１は同電位でも良い。

【００４４】このため、この第１実施形態では、タイミ
ング信号生成回路２５とＭＯＳトランジスタＱ１１〜Ｑ
１６とを、Ｐ型半導体基板３１上に形成してＩＣチップ
化できるので、従来必要であったレベルシフト回路やＭ
ＯＳトランジスタを省略でき、必要となる外付け部品は
コンデンサＣ１〜Ｃ４となる。この結果、高い電力変換
効率を確保しつつ、全体として小型化を実現できる。

【００４５】以上説明した第１実施形態では、ＭＯＳト
ランジスタＱ１１〜Ｑ１６の高耐圧化を図るために図４
〜図６のような構造を採用するのが好ましいので、その
代表としてＭＯＳトランジスタＱ１５に高耐圧化を適用
した場合の例について、以下に説明する。図４は、ＭＯ
ＳトランジスタＱ１５がＬＯＣＯＳオフセット構造を採
用し、これにより高耐圧化を図るようにしたものであ
る。

【００４６】すなわち、このＭＯＳトランジスタＱ１５
は、Ｐ型ウェル３４上の所定位置にゲート絶縁層３７が
形成され、このゲート絶縁層３７上にゲートＧが形成さ
れている。ゲート絶縁層３７の周囲にはオフセットＬＯ
ＣＯＳ層３８がされ、このオフセットＬＯＣＯＳ層３８
の下にＮ型の低濃度不純物層からなるオフセット不純物
層３９が形成されている。また、オフセットＬＯＣＯＳ
層３８の外側には、Ｎ型の高濃度不純物層からなるソー
スＳとドレインＤとが、それぞれ形成されている。

【００４７】なお、図４において、４０はＭＯＳトラン
ジスタＱ１５を他のＭＯＳトランジスタから分離するた
めの素子分離ＬＯＣＯＳ層であり、この素子分離ＬＯＣ
ＯＳ層４０の下にＮ型の低濃度不純物層４１が形成され
ている。ここで、ゲート絶縁層３７は、ＭＯＳトランジ
スタに要求される耐圧などに依存するが、例えば１０Ｖ
以上、より具体的には１０〜３０Ｖの電圧が印加される
場合には、６０〜８０ｎｍの厚膜を有することが望まし
い。

【００４８】図５は、ＭＯＳトランジスタＱ１５がドレ
インオーバー構造を採用し、これにより高耐圧化を図る
ようにしたものである。すなわち、このＭＯＳトランジ
スタＱ１５は、ソースＳとドレインＤの下方側の各周囲
を、Ｎ型の低濃度不純物層４２、４２でそれぞれ囲むよ
うにしたものである。図６は、ＭＯＳトランジスタＱ１
５がＬＯＣＯＳオフセット構造とドレインオーバー構造
の両者を採用し、これによりさらに高耐圧化を図るよう
にしたものである。

【００４９】すなわち、このＭＯＳトランジスタＱ１５
は、ゲート絶縁層３７の周囲にオフセットＬＯＣＯＳ層
３８を形成するとともに、このオフセットＬＯＣＯＳ層
３８の下にＮ型の低濃度不純物層からなるオフセット不
純物層３９を形成するようにした。さらに、素子分離Ｌ
ＯＣＯＳ層４０、ソースＳ、オフセット不純物層３９の
下方にＮ型の低濃度不純物層４３を設けるとともに、素
子分離ＬＯＣＯＳ層４０、ドレインＤ、オフセット不純
物層３９の下方にＮ型の低濃度不純物層４３を設けるよ
うにした。

【００５０】なお、以上の図４〜図６の構造は、後述の
各実施形態における各ＭＯＳトランジスタでも適用さ
れ、この適用により高耐圧化を実現することができる。
次に、本発明の電圧変換回路の第２実施形態について、
図７〜図９を参照して説明する。この第２実施形態に係
る電圧変換回路は、図１に示す第１実施形態のＰＭＯＳ
トランジスタＱ１２を、図７に示すようにＮＭＯＳトラ
ンジスタＱ１７に置き換えるようにしたものであり、か
つ、タイミング信号生成回路２５Ａは図８に示す各タイ
ミング信号を生成し、そのＭＯＳトランジスタＱ１７の
ゲートにタイミング信号Ｂ２（図８参照）を印加するよ
うにしたものである。

【００５１】また、この第２実施形態に係る電圧変換回
路では、ＮＭＯＳトランジスタＱ１１、１７は、図９に
示すように構成している。図９において、３１はＰ型半
導体基板であり、このＰ型半導体基板３１内にはＮ型ウ
ェル４５が形成され、さらにＮ型ウェル４５内にはＰ型
ウェル４６が形成されている。そして、ソースＳ、ゲー
トＧ、およびドレインＤからなるＮＭＯＳトランジスタ
Ｑ１７が、Ｐ型ウェル４６内に形成されている。また、
ソースＳ、ゲートＧ、およびドレインＤからなるＮＭＯ
ＳトランジスタＱ１１が、Ｐ型半導体基板３１内に形成
されている。

【００５２】さらに、Ｐ型ウェル４６とＮ型ウェル４５
とのＰＮ接合部が逆バイアスになるように、Ｐ型ウェル
４６にはＭＯＳトランジスタＱ１１のドレインＤおよび
ＭＯＳトランジスタＱ１７のソースＳの電圧が印加さ
れ、Ｎ型ウェル４５にはグランド電位ＧＮＤが印加され
るようになっている。この第２実施形態のＩＣチップ２
０Ａ内の他の部分の構成は、第１実施形態のＩＣチップ
２０の構成と同様であるので、同一要素について同一符
号を付してその説明は省略する。また、この第２実施形
態の動作は、第１実施形態の動作と同様であるので、こ
こではその説明を省略する。

【００５３】このように第２実施形態によれば、ＭＯＳ
トランジスタＱ１１、Ｑ１７をＮ型で形成し、このＮＭ
ＯＳトランジスタＱ１１を図９に示すようにＰ型半導体
基板３１に形成する一方、ＮＭＯＳトランジスタＱ１７
を、図９に示すようにＰ型半導体基板３１内にＮ型ウェ
ル４５を形成するとともにそのＮ型ウェル４５内にＰ型
ウェル４６を形成し、そのＰウェル４６内に形成するよ
うにした。さらに、Ｐ型ウェル４６とＮ型ウェル４５の
接合部を逆バイアスで使用し、電気的に分離して使用す
るようにした。

【００５４】このため、第２実施形態では、ＭＯＳトラ
ンジスタＱ１７に基板バイアス効果が発生することがな
く、しきい値が上昇するおそれがない上に、第１実施形
態と同様に全体として小型化を実現できる。次に、本発
明の電圧変換回路の第３実施形態について、図１０〜図
１２を参照して説明する。

【００５５】この第３実施形態に係る電圧変換回路は、
図１０に示すような回路構成からなり、入力直流電圧Ｖ
ｉｎに基づき、正の出力電圧ＶＯＵＴ１としてその入力
直流電圧Ｖｉｎの３倍の電圧を得るとともに、負の出力
電圧ＶＯＵＴ２としてその入力直流電圧Ｖｉｎの−２倍
の電圧を得るようにしたものである。従って、この第３
実施形態に係る電圧変換回路は、図１０に示すように、
図１に示す第１実施形態の構成を基本とし、この基本回
路に、ＭＯＳトランジスタＱ２１〜Ｑ２４と、コンデン
サＣ５、Ｃ６とを追加するとともに、タイミング信号生
成回路２５をタイミング信号生成回路２５Ｃに置き換え
たものである。

【００５６】このため、ＭＯＳトランジスタＱ１１〜Ｑ
１６の物理的な構造は、第１実施形態のＭＯＳトランジ
スタＱ１１〜１６と同様である。さらに、ＭＯＳトラン
ジスタＱ２１〜Ｑ２４の物理的な構造について説明する
と、ＭＯＳトランジスタＱ２１がＭＯＳトランジスタＱ
１４と同一の構造であり、ＭＯＳトランジスタＱ２２が
ＭＯＳトランジスタＱ１５と同一の構造である。また、
ＭＯＳトランジスタＱ２３、Ｑ２４がＭＯＳトランジス
タＱ１１、Ｑ１２と同一の構造である。

【００５７】タイミング信号生成回路２５Ｃは、図１１
に示すような各タイミング信号ＸＢ２、ＸＡ２、ＸＢ、
Ａ、ＸＡ、Ｂ、Ｂ3 、Ａ３をそれぞれを生成し、このタ
イミング信号を対応するＭＯＳトランジスタＱ１１〜Ｑ
１６、Ｑ２１〜Ｑ２４の各ゲートに印加し、そのオンオ
フ制御を行うようになっている。なお、第３実施形態に
おけるＩＣチップ２０Ｂの他の部分の構成は、図１に示
す第１実施形態におけるＩＣチップ２０の構成と基本的
に同様であるので、同一構成要素には同一符号を付して
その説明は省略する。

【００５８】次に、このような構成からなる第３実施形
態の動作の一例について、図１０〜図１２を参照して説
明する。タイミング信号生成回路２５Ｃは、図１１に示
すようなタイミング信号ＸＢ２、ＸＡ２、ＸＢ、Ａ、Ｘ
Ａ、Ｂ、Ｂ３、Ａ３をそれぞれ生成し、この各信号が対
応するＭＯＳトランジスタＱ１１〜Ｑ１６、Ｑ２１〜Ｑ
２４の各ゲートに供給され、これにより、ＭＯＳトラン
ジスタＱ１１〜Ｑ１６、Ｑ２１〜Ｑ２４がオンオフ制御
される。

【００５９】このような制御により、図１１に示す期間
Ｔ１では、ＭＯＳトランジスタＱ１１、Ｑ１３、Ｑ２
１、Ｑ１５、Ｑ２４がオンし、ＭＯＳトランジスタＱ１
２、Ｑ１４、Ｑ１６、Ｑ２２、Ｑ２３がオフした状態に
なる。従って、期間Ｔ１における等価回路は図１２
（Ａ）に示すようになる。このため、期間Ｔ１では、コ
ンデンサＣ１が直流電源の電圧Ｖｉｎにより充電される
と同時に、コンデンサＣ５の前回の期間Ｔ２の充電電荷
がコンデンサＣ２に移動する。このときには、正の出力
電圧ＶＯＵＴ１は、直流入力電圧ＶｉｎとコンデンサＣ
５の両端の電圧との和の電圧が出力される。

【００６０】また、期間Ｔ１では、コンデンサＣ６が、
直流電源の電圧とコンデンサＣ３の前回の期間Ｔ２の充
電電圧との和の電圧で充電される。このときには、負の
出力電圧ＶＯＵＴ２は、コンデンサＣ４の両端の電圧が
出力される。一方、図１１に示す期間Ｔ２では、ＭＯＳ
トランジスタＱ１２、Ｑ１４、Ｑ１６、Ｑ２２、Ｑ２３
がオンし、ＭＯＳトランジスタＱ１１、Ｑ１３、Ｑ２
１、Ｑ１５、Ｑ２４がオフした状態になる。従って、期
間Ｔ２における等価回路は図１２（Ｂ）に示すようにな
る。

【００６１】このため、期間Ｔ２では、コンデンサＣ５
が直流電源の電圧とコンデンサＣ１の期間Ｔ１での充電
電圧との和の電圧で充電される。このときには、正の出
力電圧ＶＯＵＴ１は、直流入力電圧Ｖｉｎとコンデンサ
Ｃ２の両端の電圧との和の電圧が出力される。また、期
間Ｔ２では、コンデンサＣ３が直流電源の電圧Ｖｉｎに
より充電されると同時に、コンデンサＣ６の期間Ｔ１の
充電電荷がコンデンサＣ４に移動する。このときには、
負の出力電圧ＶＯＵＴ２は、コンデンサＣ６の両端の電
圧が出力される。

【００６２】以上の動作により、この第３実施形態にお
ける正の出力電圧ＶＯＵＴ１と、負の出力電位ＶＯＵＴ
２とは、次の（４）および（５）式のようになる。ＶＯＵＴ１＝Ｖｉｎ×３ …（４）ＶＯＵＴ２＝Ｖｉｎ×（−２） …（５）以上説明したように、この第３実施形態では、タイミン
グ信号生成回路２５ＣおよびＭＯＳトランジスタＱ１１
〜Ｑ１６、Ｑ２１〜Ｑ２４を、Ｐ型半導体基板上に形成
してＩＣチップとして構成できるので、必要となる外付
け部品はコンデンサＣ１〜Ｃ６だけとなる。この結果、
全体として小型化を実現できる。

【００６３】次に、本発明の電圧変換回路の第４実施形
態について、図１３および図１４を参照して説明する。
この第４実施形態に係る電圧変換回路は、図１０に示す
第３実施形態のＮＭＯＳトランジスタＱ１５、Ｑ１６
を、図１３に示すようにＰＭＯＳトランジスタＱ２５、
Ｑ２６に置き換えるとともに、タイミング信号生成回路
２５Ｃをタイミング信号生成回路２５Ｄに置き換えるよ
うにしたものである。

【００６４】タイミング信号生成回路２５Ｄは、タイミ
ング信号生成回路２５Ｃのように各タイミング信号を生
成するが、そのタイミング信号のうちのＸＡ３、ＸＢ２
のみが異なるものである。そして、そのタイミング信号
ＸＡ３、ＸＢ２は、ＰＭＯＳトランジスタＱ２５、Ｑ２
６のゲートに印加され、そのオンオフ制御を行うように
なっている。なお、そのタイミング信号ＸＡ３、ＸＢ３
は、タイミング信号生成回路２５Ｃで生成されるタイミ
ング信号Ａ３、Ｂ３を反転したものである（図１１参
照）。

【００６５】次に、ＭＯＳトランジスタＱ２５、Ｑ２６
を中心とする物理的な構造について、図１４を参照して
説明する。図１４において、３１はＰ型半導体基板であ
り、このＰ型半導体基板３１内にはＮ型ウェル６１〜６
３が形成され、さらにＮ型ウェル６３内にはＰ型ウェル
６４が形成されている。そして、ソースＳ、ゲートＧ、
およびドレインＤからなるＮＭＯＳトランジスタＱ２２
が、Ｐ型半導体基板３１内に形成されている。また、ソ
ースＳ、ゲートＧ、およびドレインＤからなる各ＰＭＯ
ＳトランジスタＱ２５、Ｑ２６、Ｑ１２が、対応するＮ
型ウェル６１、６２、６３内にそれぞれ形成されてい
る。さらに、ソースＳ、ゲートＧ、およびドレインＤか
らなるＮＭＯＳトランジスタＱ１１が、Ｐ型ウェル６４
内に形成されている。

【００６６】また、この第４実施形態では、図１４に示
すように、Ｐ型半導体基板３１には出力ライン２４の負
の出力電位ＶＯＵＴ２を与え、Ｎ型ウェル６２とＰ型ウ
ェル６４にはグランドライン２１の電位ＧＮＤを与え、
Ｎ型ウェル６３には入力ライン２２の入力電圧Ｖｉｎを
与えるようにしている。従って、ウェルとウェルとのＰ
Ｎ接合部と、ウェルとＰ型半導体基板とのＰＮ接合部で
は、逆バイアスで使用するようになっている。

【００６７】以上のように第４実施形態によれば、ＭＯ
ＳトランジスタＱ２５、Ｑ２６をＰ型で形成し、このＰ
ＭＯＳトランジスタＱ２５、Ｑ２６を、図１４に示すよ
うにＮ型ウェル６１、６２内に形成するとともに、ＮＭ
ＯＳトランジスタＱ１１を、図１４に示すようにＰ型ウ
ェル６４内に形成するようにした。さらに、Ｐ型ウェル
６４とＮ型ウェル６２にグランドライン２１のグランド
電位ＧＮＤ（０Ｖ）を与えるようにした。

【００６８】このため、第４実施形態では、グランドラ
イン２１よりも低い電位に基板バイアス効果が発生する
ことがなく、ＰＭＯＳトランジスタを形成することがで
きる上に、第３実施形態と同様に全体として小型化を実
現できる。次に、本発明の電圧変換回路の第５実施形態
について、図１５および図１６を参照して説明する。

【００６９】この第５実施形態に係る電圧変換回路は、
図１５に示すように、タイミング信号生成回路２５と、
このタイミング信号生成回路２５で生成されるタイミン
グ信号によりオンオフ制御されるＭＯＳトランジスタＱ
３１〜Ｑ３６と、コンデンサＣ１〜Ｃ４とを備え、図１
５の破線で囲まれたタイミング信号生成回路２５および
ＭＯＳトランジスタＱ３１〜Ｑ３６が、後述のように、
同一のＮ型半導体基板上に集積回路化されて、ＩＣチッ
プ２０Ｄとして構成したものである。

【００７０】また、この第５実施形態では、負の入力直
流電圧Ｖｉｎに基づき、１倍の正の出力電圧ＶＯＵＴ１
と−２倍の負の出力電圧ＶＯＵＴ２とを生成するように
なっている。次に、ＭＯＳトランジスタＱ３１〜Ｑ３６
の物理的な構造について、図１６を参照して説明する。

【００７１】図１６において、５１はＮ型半導体基板で
あり、このＮ型半導体基板５１には２つのＰ型ウェル５
２、５３が形成され、さらにＰ型ウェル５３には２つの
Ｎ型ウェル５４、５５が形成されている。そして、Ｎ型
半導体基板５１には、ソースＳ、ゲートＧ、およびドレ
インＤからなるＰＭＯＳトランジスタＱ３１が形成され
ている。Ｐ型ウェル５２には、ソースＳ、ゲートＧ、お
よびドレインＤからなるＮＭＯＳトランジスタＱ３２が
形成されている。さらに、Ｎ型ウェル５４、５５には、
ソースＳ、ゲートＧ、およびドレインＤからなるＰＭＯ
ＳトランジスタＱ３５、Ｑ３６がそれぞれ形成されてい
る。なお、図１５に示すＭＯＳトランジスタＱ３３、Ｑ
３４は、図１６に示すＭＯＳトランジスタＱ３２と同様
に構成されるので、図１６では省略されている。

【００７２】また、図１６に示すように、ウェルとウェ
ルとのＰＮ接合部、またはウェルとＮ型半導体基板との
ＰＮ接合部は、逆バイアスになるように所定の電圧が印
加されるようになっている。なお、Ｐ型ウェル５３の電
圧はＧＮＤとし、Ｐ型ウェル５３とＮ型半導体基板５１
を同電位としても良い。以上のような構成からなる第５
実施形態によれば、タイミング信号生成回路２５とＭＯ
ＳトランジスタＱ３１〜Ｑ３６とを、Ｎ型半導体基板５
１上に形成してＩＣチップ化できるので、必要となる外
付け部品はコンデンサＣ１〜Ｃ４となる。この結果、全
体として小型化を実現できる。

【００７３】次に、本発明の電圧変換回路の第６実施形
態について、図１７〜図２０を参照して説明する。この
第６実施形態に係る電圧変換回路は、図１７に示すよう
に、入力直流電圧ＶＣをＮ倍に昇圧するチャージポンプ
式のＮ倍昇圧回路７１と、タイミング信号生成回路２５
Ｅと、このタイミング信号生成回路２５Ｅで生成される
タイミング信号によりオンオフ制御されるＭＯＳトラン
ジスタＱ４１〜Ｑ４８と、コンデンサＣＰ１、ＣＢ０、
ＣＢ１、ＣＰ２、ＣＢ２とを備え、出力ライン７５に正
の出力電圧Ｖ３と、出力ライン７６、７７に異なる負の
出力電圧ＶＤＤ、ＭＶ３とをそれぞれ出力するようにし
たものである。

【００７４】また、この第６実施形態に係る電圧変換回
路では、図１７の破線で囲まれた部分、すなわち、Ｎ倍
昇圧回路７１、タイミング信号生成回路２５Ｅ、および
ＭＯＳトランジスタＱ４１〜Ｑ４８が、後述のように、
同一のＰ型半導体基板上に集積回路化されて、ＩＣチッ
プ２０Ｅとして構成されている。その一方、コンデンサ
ＣＰ１、ＣＢ０、ＣＢ１、ＣＰ２、ＣＢ２はそれぞれ個
別部品からなり、これらはＩＣチップ２０Ｅに外付けす
るようになっている。

【００７５】Ｎ倍昇圧回路７１は、例えば３倍昇圧の場
合には、図１０に示すような電圧変換回路のうち正の電
圧を生成する回路の部分から構成されている。タイミン
グ信号生成回路２５Ｅは、図１８に示すようなタイミン
グ信号ＸＢ２、Ａ２、ＸＢ１、Ａ１、Ｂ３、Ａ３をそれ
ぞれ生成し、これらのタイミング信号によって、対応す
るＭＯＳトランジスタＱ４１〜Ｑ４８をオンオフ制御す
るものである。

【００７６】ＭＯＳトランジスタＱ４１〜Ｑ４４は、負
の出力電圧ＭＶ３の生成に係るものであり、ＭＯＳトラ
ンジスタＱ４５〜Ｑ４８は、負の出力電圧ＶＤＤｙの生
成に係るものである。さらに詳述すると、図１７に示す
ように、入力ライン７３と出力ライン７５との間に、Ｎ
ＭＯＳトランジスタＱ４１とＰＭＯＳトランジスタＱ４
２とが直列に接続されている。入力ライン７３と出力ラ
イン７７との間に、ＮＭＯＳトランジスタＱ４３とＮＭ
ＯＳトランジスタＱ４４とが直列に接続されている。ま
た、ＮＭＯＳトランジスタＱ４１とＰＭＯＳトランジス
タＱ４２との共通接続部と、ＮＭＯＳトランジスタＱ４
３とＮＭＯＳトランジスタＱ４４との共通接続部との間
に、コンデンサＣＰ１が接続されている。さらに、グラ
ンドライン７２と出力ライン７５との間には、コンデン
サＣＢ０が接続されている。

【００７７】また、グランドライン７２と入力ライン７
４との間に、ＮＭＯＳトランジスタＱ４５とＰＭＯＳト
ランジスタＱ４６とが直列に接続されている。出力ライ
ン７６と出力ライン７７との間に、ＮＭＯＳトランジス
タＱ４７とＮＭＯＳトランジスタＱ４８とが直列に接続
されている。また、ＮＭＯＳトランジスタＱ４５とＰＭ
ＯＳトランジスタＱ４６との共通接続部と、ＮＭＯＳト
ランジスタＱ４７とＮＭＯＳトランジスタＱ４８との共
通接続部との間に、コンデンサＣＰ２が接続されてい
る。さらに、グランドライン７２と出力ライン７７との
間には、コンデンサＣＢ１が接続され、出力ライン７６
と出力ライン７７との間には、コンデンサＣＢ２が接続
されている。

【００７８】この第６実施形態に係る電圧変換回路で
は、ＭＯＳトランジスタＱ４１〜Ｑ４８が、上記のよう
に同一のＰ型半導体基板上に集積回路化されているの
で、その構成例を図２０を参照して説明する。図２０
（Ａ）において、３１はＰ型半導体基板であり、このＰ
型半導体基板３１にはＮ型ウェル７２、７３が形成さ
れ、さらにＮ型ウェル７３には２つのＰ型ウェル７４、
７５が形成されている。

【００７９】そして、Ｐ型半導体基板３１には、ソース
Ｓ、ゲートＧ、およびドレインＤからなるＮＭＯＳトラ
ンジスタＱ４５が形成されている。Ｎ型ウェル７２に
は、ソースＳ、ゲートＧ、およびドレインＤからなるＰ
ＭＯＳトランジスタＱ４６が形成されている。さらに、
Ｐ型ウェル７４、７５には、ソースＳ、ゲートＧ、およ
びドレインＤからなるＮＭＯＳトランジスタＱ４７、Ｑ
４８がそれぞれ形成されている。

【００８０】また、図２０（Ｂ）に示すように、Ｐ型半
導体基板３１には、Ｎ型ウェル７３Ａが形成され、さら
にＮ型ウェル７３ＡにはＰ型ウェル７４Ａが形成されて
いる。そして、Ｐ型ウェル７４Ａには、ソースＳ、ゲー
トＧ、およびドレインＤからなるＮＭＯＳトランジスタ
Ｑ４１が形成されている。なお、図１７に示すＭＯＳト
ランジスタＱ４２は、図２０に示すＭＯＳトランジスタ
Ｑ４６と同様に構成され、同じく図１７に示すＭＯＳト
ランジスタＱ４３、Ｑ４４は、図２０に示すＭＯＳトラ
ンジスタＱ４７、Ｑ４８と同様に構成されるので、図２
０では省略している。

【００８１】また、上述のＮＭＯＳトランジスタＱ４
７、Ｑ４８は、図３のＭＯＳトランジスタＱ１５、Ｑ１
６に相当するので、ウェル７３〜７５の各構成は、ウェ
ル３３〜３５の各構成の上述の条件を適用することがで
きる。図２０に示すように、Ｐ型ウェル７４とＮ型ウェ
ル７３とのＰＮ接合部が逆バイアスになるように、Ｐ型
ウェル７４には負の出力電圧ＭＶ３が印加され、Ｎ型ウ
ェル７３には入力直流電圧ＶＤＤが印加されるようにな
っている。また、Ｐ型ウェル７５とＮ型ウェル７３との
ＰＮ接合部が逆バイアスとなるように、Ｐ型ウェル７５
には負の出力電圧ＶＤＤｙが印加され、Ｎ型ウェル７３
には入力直流電圧ＶＤＤが印加されるようになってい
る。

【００８２】さらに、Ｐ型半導体基板３１とＮ型ウェル
７３のＰＮ接合部が逆バイアスとなるように、Ｐ型半導
体基板３１にはグランド電位ＶＳＳが印加され、Ｎ型ウ
ェル７３には入力直流電圧ＶＤＤが印加されるようにな
っている。なお、ＮＭＯＳトランジスタＱ４７、Ｑ４８
を囲むＮ型ウェル７３の電位はグランドでも良い。ま
た、Ｐ型半導体基板３１とＮ型ウェル７２のＰＮ接合部
が逆バイアスとなるように、Ｐ型半導体基板３１には電
位ＶＳＳが印加され、Ｎ型ウェル７２には入力直流電圧
ＶＤＤが印加されるようになっている。

【００８３】ここで、入力直流電圧ＶＤＤ、電位ＶＳ
Ｓ、負の出力電圧ＶＤＤｙ、および負の出力電圧ＭＶ３
の関係は、ＶＤＤ＞ＧＮＤ＞ＶＤＤｙ＞ＭＶ３である。
次に、このような構成からなる第６実施形態の動作の一
例について、図１７〜図１９を参照して説明する。タイ
ミング信号生成回路２５Ｅは、図１８に示すようなタイ
ミング信号ＸＢ２、Ａ２、ＸＢ１、Ａ１、Ｂ３、Ａ３を
それぞれ生成し、この各信号が対応するＭＯＳトランジ
スタＱ４１〜Ｑ４８の各ゲートに供給され、これによ
り、ＭＯＳトランジスタＱ４１〜Ｑ４８がオンオフ制御
される。

【００８４】このような制御により、図１８に示す期間
Ｔ１では、ＭＯＳトランジスタＱ４１、Ｑ４３、Ｑ４
５、Ｑ４７がオンし、ＭＯＳトランジスタＱ４２、Ｑ４
４、Ｑ４６、Ｑ４８がオフした状態になる。従って、期
間Ｔ１における等価回路は図１９（Ａ）に示すようにな
る。このため、期間Ｔ１では、コンデンサＣＰ１の前回
の期間Ｔ２の充電電荷がコンデンサＣＢ１に移動する。
このときには、負の出力電圧ＭＶ３は、後述の（７）式
の電圧が出力される。また、期間Ｔ１では、コンデンサ
ＣＰ２が、直流電源の電圧ＶＳＳとコンデンサＣＰ１の
前回の期間Ｔ２の充電電荷の移動により充電される。こ
のときには、負の出力電圧ＶＤＤｙは、後述の（８）式
の電圧が出力される。なお、期間Ｔ１では、正の出力電
圧Ｖ３は、直流電圧ＶＣがＮ倍された電圧が出力され
る。

【００８５】一方、図１９に示す期間Ｔ２では、ＭＯＳ
トランジスタＱ４２、Ｑ４４、Ｑ４６、Ｑ４８がオン
し、ＭＯＳトランジスタＱ４１、Ｑ４３、Ｑ４５、Ｑ４
７がオフした状態になる。従って、期間Ｔ２における等
価回路は図１９（Ｂ）に示すようになる。このため、期
間Ｔ２では、コンデンサＣＰ１は、Ｎ倍昇圧回路７１の
昇圧電圧により充電され、このときには、負の出力電圧
ＭＶ３は、後述の（７）式の電圧が出力される。また、
期間Ｔ２では、コンデンサＣＰ２の充電電荷がコンデン
サＣＢ２に移動し、このときには、負の出力電圧ＶＤＤ
ｙは、後述の（８）式の電圧が出力される。なお、期間
Ｔ２では、正の出力電圧Ｖ３は、直流電圧ＶＣがＮ倍さ
れた電圧が出力される。

【００８６】以上の動作を繰り返すことにより、この第
６実施形態における正の出力電圧Ｖ３と、負の出力電位
ＭＶ３、負の出力電位ＶＤＤｙは、ＶＳＳ＝０とする
と、次の（６）式〜（８）式のようになる。Ｖ３＝ＶＣ×Ｎ …（６）ＭＶ３＝ＶＣ×（Ｎ−２） …（７）ＶＤＤｙ＝ＭＶ３＋ＶＤＤ …（８）以上説明のように、この第６実施形態では、Ｎ倍昇圧回
路７１、タイミング信号生成回路２５Ｅ、およびＭＯＳ
トランジスタＱ４１〜Ｑ４８を、Ｐ型半導体基板上に形
成してＩＣチップ化できるので、必要となる外付け部品
はコンデンサだけとなる。この結果、全体として小型化
を実現できる。

【００８７】次に、本発明の電圧変換回路の第７実施形
態について、図２１および図２２を参照して説明する。
この第７実施形態に係る電圧変換回路は、図２１に示す
ように、図１７の第６実施形態を基本とし、この基本回
路にＮＭＯＳトランジスタＱ５１とＰＭＯＳトランジス
タＱ５２からなる論理回路７７を追加し、これによりＩ
Ｃチップ２０Ｆを構成するようにしたものである。

【００８８】図２２は、論理回路７７を構成するＭＯＳ
トランジスタＱ５１、Ｑ５２を中心にその物理的な構造
を示す断面図である。図２２において、３１はＰ型半導
体基板であり、このＰ型半導体基板３１内にはＮ型ウェ
ル７２、８１が形成され、またＮ型ウェル８１内にはＰ
型ウェル８２が形成され、さらにＰ型ウェル８２内には
Ｎ型ウェル８３が形成されている。そして、Ｐ型半導体
基板３１内には、ソースＳ、ゲートＧ、およびドレイン
ＤからなるＮＭＯＳトランジスタＱ４５が形成されてい
る。Ｎ型ウェル７２内には、ソースＳ、ゲートＧ、およ
びドレインＤからなるＰＭＯＳトランジスタＱ４６が形
成されている。また、Ｐ型ウェル８２内には、ソース
Ｓ、ゲートＧ、およびドレインＤからなるＮＭＯＳトラ
ンジスタＱ５１形成されている。さらに、Ｎ型ウェル８
３内には、ソースＳ、ゲートＧ、およびドレインＤから
なるＰＭＯＳトランジスタＱ５２形成されている。

【００８９】なお、この第７実施形態では、ＩＣチップ
２０Ｆの他の部分の構成は、図１７の第６実施形態のＩ
Ｃチップ２０Ｅの構成と同様であるので、その説明は省
略する。以上のように、この第７実施形態では、第６実
施形態を基本に構成しているので、第６実施形態と同様
の作用効果が得られる。

【００９０】さらに、この第７実施形態では、Ｐ型ウェ
ル８２内にさらにＮ型ウェル８３を形成し、このＮ型ウ
ェル８３内にＰ型のＭＯＳトランジスタＱ５２を形成す
るようにしたので、ＰＭＯＳトランジスタＱ５２をＰ型
半導体基板３１の電位（ＶＳＳ＝０Ｖ）よりも低い電位
で使用でき、これにより基板電位よりも低い２電源間で
ＣＭＯＳインバータなどの論理回路７７を組むことがで
きる。

【００９１】次に、本発明の電圧変換回路の第８実施形
態について、図２３を参照して説明する。この第８実施
形態に係る電圧変換回路は、第６実施形態のチャージポ
ンプ式のＮ倍昇圧回路７１（図１７参照）を、図２３に
示すような同期整流型のスイッチングレギュレータ８６
に置き換え、このスイッチングレギュレータ８６、タイ
ミング生成回路２５Ｅ、およびＭＯＳトランジスタＱ４
１〜Ｑ４８を、同一のＰ型半導体基板上に形成し、これ
により外付け部品を減らして全体として小型化を図るよ
うにしたものである。

【００９２】スイッチングレギュレータ８６は、図２３
に示すように、発振回路８７、コンパレータ８８、スイ
ッチ制御回路８９、ＭＯＳトランジスタＱ６１、Ｑ６
２、分圧抵抗ＲＡ、ＲＢ、コイルＬ１、コンデンサＣ１
１等から構成されている。そして、破線で囲まれた部分
の構成素子がＰ型半導体基板に形成され、コイルＬ１と
コンデンサＣ１１が外付けされるようになっている。

【００９３】このように構成からなるスイッチングレギ
ュレータ８６では、スイッチ制御回路８９によりＭＯＳ
トランジスタＱ６１、６２のオンオフが制御される。ま
ず、ＭＯＳトランジスタＱ６１をオンにし、直流電源に
よりコイルＬ１に電磁エネルギーを蓄える。次に、ＭＯ
ＳトランジスタＱ６２をオンにすると、直流電源の電圧
とコイルＬ１の両端の電圧との和の電圧が出力電圧ＶＯ
ＵＴ１として取り出される。

【００９４】一方、出力電圧ＶＯＵＴ１を分圧抵抗Ｒ
Ａ、ＲＢで分圧し、この分圧電圧をコンパレータ８８が
基準電圧Ｖｒｅｆ１と比較する。スイッチング制御回路
８９は、その比較結果に応じてＭＯＳトランジスタＱ６
１、Ｑ６２のオン時間を調整し、これにより出力電圧Ｖ
ＯＵＴ１を一定とする。次に、本発明の電圧変換回路の
第９実施形態について、図２４を参照して説明する。

【００９５】この第９実施形態に係る電圧変換回路は、
図２４に示すように、１つの直流電源から、正の昇圧電
圧を得る同期整流型のスイッチングレギュレータ８６
と、負の昇圧電圧を得る同期整流型のスイッチングレギ
ュレータ９０とを組み合わせて正負の昇圧電圧を得るよ
うにしたものである。スイッチングレギュレータ８６の
構成要素は、図２３のスイッチングレギュレータ８６と
同一であるので、同一構成要素には同一符号を付してそ
の説明は省略する。スイッチングレギュレータ９０は、
図２４に示すように、コンパレータ９１、スイッチ制御
回路９２、ＭＯＳトランジスタＱ６３、Ｑ６４、分圧抵
抗ＲＣ、ＲＤ、コイルＬ２、コンデンサＣ１２等から構
成されている。

【００９６】そして、この第９実施形態では、図２４の
破線で囲まれた部分の構成素子を、上述の第１実施形態
や第６実施形態と同様の手法によりＰ型半導体基板上に
形成してＩＣチップ化し、このＩＣチップにコイルＬ
１、Ｌ２、コンデンサＣ１１、Ｃ１２を外付けするよう
になっている。以上のような構成による第９実施形態に
よれば、負の電圧を生成するためのＮＭＯＳトランジス
タＱ６４をＰ型半導体基板に形成できるので、外付け部
品がコイルＬ１、Ｌ２、コンデンサＣ１１、Ｃ１２だけ
となり、これにより全体として小型化を実現することが
できる。

【００９７】次に、本発明の電圧変換回路の第１０実施
形態について、図２５〜図２７を参照して説明する。こ
の第１０実施形態に係る電圧変換回路は、図２５に示す
ように、チャージポンプ式のＤＣ・ＤＣコンバータ９５
と、複数のオペアンプ９６〜９８とを組み合わせ、入力
直流電圧ＶＩＮを所定の直流電圧に変換するＤＣ・ＤＣ
コンバータとしたものである。

【００９８】ＤＣ・ＤＣコンバータ９５は、チャージポ
ンプ方式により入力直流電圧ＶＩＮの０．５倍、２倍、
３倍、４倍、および５倍の各電圧を出力するようになっ
ており、この各出力電圧は、図示のように、ボルテージ
フォロワとして構成されるオペアンプ９６〜９９の各電
源電圧として供給されるようになっている。また、ＤＣ
・ＤＣコンバータ９５の出力電圧（ＶＩＮ×５）は、分
圧抵抗Ｒ１〜Ｒ３で分圧され、この各分圧電圧がオペア
ンプ９６〜９９の各出力端子から取り出すようになって
いる。なお、図２５では、ＤＣ・ＤＣコンバータ９５の
コンデンサや、出力安定のためのコンデンサは省略され
ている。

【００９９】また、ＤＣ・ＤＣコンバータ９５は、複数
のスイッチングレギュレータで構成しても良く、または
チャージポンプ式ＤＣ・ＤＣコンバータとスイッチング
レギュレータなどを混在させても良い。図２６は、上述
のオペアンプ９６〜９８を、吐き出し型のオペアンプと
して構成した場合の内部の構成例である。

【０１００】この吐き出し型のオペアンプは、図２６に
示すように、ＭＯＳトランジスタＱ７１〜７９からな
り、これらを第２実施形態のＭＯＳトランジスタＱ１
１、１７、Ｑ１３、Ｑ１４などと同様に半導体基板上に
形成し（図７、図９参照）、Ｎ型のＭＯＳトランジスタ
Ｑ７２〜Ｑ７６に基板バイアス効果（バックゲート効
果）のないようになっている。

【０１０１】図２７は、上述のオペアンプ９６〜９８
を、吸い込み型のオペアンプとして構成した場合の内部
の構成例である。この吸い込み型のオペアンプは、図２
７に示すように、ＭＯＳトランジスタＱ８１〜８９から
なり、これらを第２実施形態のＭＯＳトランジスタＱ１
１、１７、Ｑ１３、Ｑ１４などと同様に半導体基板上に
形成し、Ｎ型のＭＯＳトランジスタＱ８１、Ｑ８７〜Ｑ
８９に基板バイアス効果のないようになっている。

【０１０２】ここで、特に図示しないが、プッシュプル
型（吐き出し・吸い込み型）のオペアンプや、Ａ級、Ｂ
級、ＡＢ級などのアンプも上記と同様に構成可能であ
る。なお、図２６、図２７では位相補償用のコンデンサ
は省略している。以上のように、この第１０実施形態形
態によれば、各オペアンプ９６〜９８の内部のＮ型のＭ
ＯＳトランジスタを基板バイアス効果のない回路構成と
することができるため、各オペアンプ９６〜９８の電源
電圧としてＤＣ・ＤＣコンバータ９５から出力される中
間電位を与えても正常に動作する。

【０１０３】また、各オペアンプ９６〜９８の電源電圧
ＶＤＤ、ＶＳＳをＤＣ・ＤＣコンバータ９５からの中間
電位を与えることにより、各オペアンプの消費電力を抑
えることができるとともに、実際に負過電流の流れたと
きの電力変換効率が飛躍的に向上する。例えば、オペア
ンプ９７に吐き出し方向の負過電流Ｉｏが流れるとする
と、従来回路では入力側にはＩｏ×５の電流が流れてし
まうが、図２５の構成ではＩｏ×３の電流に減少でき
る。

【０１０４】次に、本発明の電圧変換回路の第１１実施
形態について、図２８を参照して説明する。この第１１
実施形態に係る電圧変換回路は、図２１に示す第７実施
形態の回路を図２２などのように集積回路化する場合の
プロセスを利用したものであり、システムの電源電圧に
かかわらず、任意の電位にＰ型とＮ型のＭＯＳトランジ
スタを組むようにしたものである。

【０１０５】従って、この第１１実施形態は、図２８に
示すように、チャージポンプ式のＤＣ・ＤＣコンバータ
やスイッチングレギュレータなどを混在させた電圧変換
部１０１と、複数のオペアンプ１０２〜１０４とを組み
合わせ、入力直流電圧ＶＩＮに基づいて所定の正負の電
圧を生成出力するＤＣ・ＤＣコンバータとしたものであ
る。

【０１０６】電圧変換部１０１は、例えば、入力直流電
圧ＶＩＮの３倍、５倍の正の電圧を出力するとともに、
その−１倍、および−３倍乃至−５倍の負の電圧を出力
するようになっている。また、この各出力電圧は、図２
８に示すように、ボルテージフォロワとして構成される
オペアンプ１０２〜１０４の各電源電圧として供給され
るようになっている。さらに、電圧変換部１０１の出力
電圧は、分圧抵抗Ｒ１１〜Ｒ１３で分圧され、この各分
圧電圧がオペアンプ１０２〜１０４の各出力端子から取
り出せるようになっている。

【０１０７】

【発明の効果】以上説明したように、本発明によれば、
電圧変換に係るＭＯＳトランジスタを同一のＰ型半導体
基板に形成できるので、外付け部品をコンデンサだけに
することができ、高い電力変換効率を確保しつつ、全体
として小型化が実現することができる。

【０１０８】また、本発明によれば、電圧変換にかかる
ＭＯＳトランジスタを同一のＮ型半導体基板に形成でき
るので、外付け部品をコンデンサだけにすることがで
き、高い電力変換効率を確保しつつ、全体として小型化
が実現することができる。

【図面の簡単な説明】

【図１】本発明の電圧変換回路の第１実施形態の回路構
成を示す回路図である。

【図２】そのタイミング信号生成回路の出力波形図であ
る。

【図３】そのＭＯＳトランジスタの物理的な構成を示す
断面図である。

【図４】第１実施形態のＭＯＳトランジスタの高耐圧化
を図るための構成を示す断面図である。

【図５】同じく高耐圧化を図るための他の構成を示す断
面図である。

【図６】同じく高耐圧化を図るためのさらに他の構成を
示す断面図である。

【図７】本発明の電圧変換回路の第２実施形態の回路構
成を示す回路図である。

【図８】そのタイミング信号生成回路の出力波形図であ
る。

【図９】そのＭＯＳトランジスタの物理的な構成を示す
断面図である。

【図１０】本発明の電圧変換回路の第３実施形態の回路
構成を示す回路図である。

【図１１】そのタイミング信号生成回路の出力波形図で
ある。

【図１２】その動作時の等価回路である。

【図１３】本発明の電圧変換回路の第４実施形態の回路
構成を示す回路図である。

【図１４】そのＭＯＳトランジスタの物理的な構成を示
す断面図である。

【図１５】本発明の電圧変換回路の第５実施形態の回路
構成を示す回路図である。

【図１６】そのＭＯＳトランジスタの物理的な構成を示
す断面図である。

【図１７】本発明の電圧変換回路の第６実施形態の回路
構成を示す回路図である。

【図１８】そのタイミング信号生成回路の出力波形図で
ある。

【図１９】その動作時の等価回路である。

【図２０】そのＭＯＳトランジスタの物理的な構成を示
す断面図である。

【図２１】本発明の電圧変換回路の第７実施形態の回路
構成を示す回路図である。

【図２２】そのＭＯＳトランジスタの物理的な構成を示
す断面図である。

【図２３】本発明の電圧変換回路の第８実施形態に使用
されるＤＣ・ＤＣコンバータの回路構成を示す回路図で
ある。

【図２４】本発明の電圧変換回路の第９実施形態の回路
構成を示す回路図である。

【図２５】本発明の電圧変換回路の第１０実施形態の回
路構成を示す回路図である。

【図２６】そのオペアンプの内部の構成例を示す回路図
である。

【図２７】そのオペアンプの他の内部の構成例を示す回
路図である。

【図２８】本発明の電圧変換回路の第１１実施形態の回
路構成を示す回路図である。

【図２９】第１の従来回路の構成を示す回路図である。

【図３０】そのタイミング信号生成回路の出力波形図で
ある。

【図３１】その動作時の等価回路である。

【図３２】そのＭＯＳトランジスタの物理的な構成を示
す断面図である。

【図３３】第２の従来回路の構成を示す回路図である。

【符号の説明】

Ｑ１１、Ｑ１５、Ｑ１６ＮＭＯＳトランジスタＱ１２〜Ｑ１４ＰＭＯＳトランジスタＣ１〜Ｃ６コンデンサ２０、２０Ａ〜２０ＦＩＣチップ２５、２５Ａ〜２５Ｅタイミング信号生成回路３１Ｐ型半導体基板３２Ｎ型ウェル（第１のウェル）３３Ｎ型ウェル（第２のウェル）３４、３５Ｐ型ウェル（第３のウェル）３７ゲート絶縁膜５１Ｎ型半導体基板５２、５３Ｐ型ウェル５４、５５Ｎ型ウェル７１Ｎ倍昇圧回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０２Ｍ 3/155 Ｈ０３Ｋ 19/0185 Ｆターム(参考） 5F038 AC00 AV06 BG03 BG06 BH03 EZ20 5F048 AC03 BC06 BE02 BE09 BG01 BG12 5H730 AA14 AA16 AS01 BB02 BB14 BB57 BB82 BB86 DD04 DD12 DD17 DD32 EE13 EE74 FD01 FG01 ZZ15 5J056 AA11 BB01 BB51 BB52 CC00 CC21 DD13 DD28 DD51 EE12 FF08 GG06 JJ04 KK01 KK02

Claims

【特許請求の範囲】

【請求項１】複数のＭＯＳトランジスタを有し、前記
複数のＭＯＳトランジスタをオンオフ動作させて入力直
流電圧でコンデンサを充電させ、この充電電圧を利用し
て前記入力直流電圧を所定の正と負の電圧にそれぞれ変
換して出力する電圧変換回路であって、前記複数のＭＯＳトランジスタは、前記正の電圧の変換
に係るＰ型およびＮ型の各ＭＯＳトランジスタと、前記
負の電圧の変換に係るＮ型ＭＯＳトランジスタとを含
み、前記正の電圧の変換に係るＮ型ＭＯＳトランジスタをＰ
型半導体基板内に形成し、前記正の電圧の変換に係るＰ型ＭＯＳトランジスタを前
記Ｐ型半導体基板に形成されたＮ型の第１のウェル内に
形成し、前記負の電圧の変換に係るＮ型ＭＯＳトランジスタを、
前記Ｐ型半導体基板内に形成されたＮ型の第２ウェル内
にさらに形成されたＰ型の第３のウェル内に、形成する
ようにしたことを特徴とする電圧変換回路。
【請求項２】複数のＭＯＳトランジスタを有し、前記
複数のＭＯＳトランジスタをオンオフ動作させて入力直
流電圧でコンデンサを充電させ、この充電電圧を利用し
て前記入力直流電圧を所定の正と負の電圧にそれぞれ変
換して出力する電圧変換回路であって、前記複数のＭＯＳトランジスタは、前記正の電圧の変換
に係るＰ型およびＮ型の各ＭＯＳトランジスタと、前記
負の電圧の変換に係るＮ型ＭＯＳトランジスタとを含
み、前記正の電圧の変換に係るＮ型ＭＯＳトランジスタのう
ちの所定のものをＰ型半導体基板内に形成し、前記正の電圧の変換に係るＰ型ＭＯＳトランジスタを前
記Ｐ型半導体基板に形成されたＮ型の第１のウェル内に
形成し、前記正の電圧の変換に係るＮ型ＭＯＳトランジスタのう
ちの所定以外のもの、および前記負の電圧の変換に係る
Ｎ型ＭＯＳトランジスタを、前記Ｐ型半導体基板内に形
成されたＮ型の第２ウェル内にさらに形成されたＰ型の
第３のウェル内に、形成するようにしたことを特徴とす
る電圧変換回路。
【請求項３】複数のＭＯＳトランジスタを有し、前記
複数のＭＯＳトランジスタをオンオフ動作させて入力直
流電圧でコンデンサを充電させ、この充電電圧を利用し
て前記入力直流電圧を所定の正と負の電圧にそれぞれ変
換して出力する電圧変換回路であって、前記複数のＭＯＳトランジスタは、前記正の電圧の変換
に係るＰ型およびＮ型の各ＭＯＳトランジスタと、前記
負の電圧の変換に係るＰ型およびＮ型の各ＭＯＳトラン
ジスタとを含み、前記負の電圧の変換に係るＮ型ＭＯＳトランジスタをＰ
型半導体基板内に形成し、前記正の電圧に係るＰ型ＭＯＳトランジスタと前記負の
電圧の変換に係るＰ型ＭＯＳトランジスタとを、前記Ｐ
型半導体基板に形成されたＮ型の第１のウェル内に形成
し、前記正の電圧の変換に係るＮ型ＭＯＳトランジスタを、
前記Ｐ型半導体基板内に形成されたＮ型の第２ウェル内
にさらに形成されたＰ型の第３のウェル内に、形成する
ようにしたことを特徴とする電圧変換回路。
【請求項４】複数のＭＯＳトランジスタを有し、前記
複数のＭＯＳトランジスタをオンオフ動作させて入力直
流電圧でコンデンサを充電させ、この充電電圧を利用し
て前記入力直流電圧を所定の正と負の電圧にそれぞれ変
換して出力する電圧変換回路であって、前記複数のＭＯＳトランジスタは、前記負の電圧の変換
に係るＰ型およびＮ型の各ＭＯＳトランジスタと、前記
正の電圧の変換に係るＰ型のＭＯＳトランジスタとを含
み、前記負の電圧の変換に係るＰ型ＭＯＳトランジスタをＮ
型半導体基板内に形成し、前記負の電圧の変換に係るＮ型ＭＯＳトランジスタを前
記Ｎ型半導体基板に形成されたＰ型の第１のウェル内に
形成し、前記正の電圧の変換に係るＰ型ＭＯＳトランジスタを、
前記Ｎ型半導体基板内に形成されたＰ型の第２ウェル内
にさらに形成されたＮ型の第３のウェル内に、形成する
ようにしたことを特徴とする電圧変換回路。
【請求項５】前記複数のＭＯＳトランジスタをオンオ
フ動作させるオンオフ制御手段をさらに含み、前記オン
オフ制御手段を、前記Ｐ型またはＮ型の半導体基板上に
形成するようにしたことを特徴とする請求項１乃至請求
項４のいずれかに記載の電圧変換回路。
【請求項６】前記ＭＯＳトランジスタうち少なくとも
１つのＭＯＳトランジスタは、ゲート絶縁層の周囲の半
導体基板中にオフセット領域を有し、このオフセット領
域は、前記半導体の基板上のＬＯＣＯＳ層の下に設けら
れ低濃度不純物層からなることを特徴とする請求項１乃
至請求項５のいずれかに記載の電圧変換回路。
【請求項７】前記半導体基板と前記第２ウェルとの間
には使用時に同電位または逆バイアスとなる電圧を与
え、前記第２ウェルと前記第３ウェルとの間には使用時
に逆バイアスとなる電圧を与えるようにしたことを特徴
とする請求項１乃至請求項６のいずれかに記載の電圧変
換回路。
【請求項８】入力直流電圧をＮ倍に昇圧する昇圧回路
と、複数のＭＯＳトランジスタとを有し、前記昇圧回路
の昇圧電圧を正の電圧として出力するとともに、前記複
数のＭＯＳトランジスタをオンオフ動作させて少なくと
も前記昇圧回路の昇圧電圧でコンデンサを充電させ、こ
の充電電圧を利用して所定の負の電圧を生成するように
した電圧変換回路であって、前記複数のＭＯＳトランジスタは、前記負の電圧の生成
に係るＰ型およびＮ型の各ＭＯＳトランジスタを含み、前記Ｎ型ＭＯＳトランジスタのうちの所定のものを、Ｐ
型半導体基板内に形成し、前記Ｐ型ＭＯＳトランジスタを、前記Ｐ型半導体基板に
形成されたＮ型の第１のウェル内に形成し、前記Ｎ型ＭＯＳトランジスタのうちの所定のものを、前
記Ｐ型半導体基板内に形成されたＮ型の第２ウェルにさ
らに形成されたＰ型の第３のウェル内に、形成するよう
にしたことを特徴とする電圧変換回路。
【請求項９】前記複数のＭＯＳトランジスタをオンオ
フ動作させるオンオフ制御手段をさらに含み、前記オン
オフ制御手段および前記昇圧回路を、前記Ｐ型半導体基
板上に形成するようにしたことを特徴とする請求項８に
記載の電圧変換回路。
【請求項１０】前記ＭＯＳトランジスタのうち少なく
とも１つのＭＯＳトランジスタは、ゲート絶縁層の周囲
の半導体基板中にオフセット領域を有し、このオフセッ
ト領域は、前記半導体の基板上のＬＯＣＯＳ層に下に設
けられ低濃度不純物層からなることを特徴とする請求項
８または請求項９に記載の電圧変換回路。
【請求項１１】前記半導体基板と前記第２ウェルとの
間には使用時に同電位または逆バイアスとなる電圧を与
え、前記第２ウェルと前記第３ウェルとの間には使用時
に逆バイアスとなる電圧を与えるようにしたことを特徴
とする請求項８乃至請求項１０のいずれかに記載の電圧
変換回路。
【請求項１２】前記第３のウェル内にさらにＮ型の第
４のウェルを形成し、前記第４のウェル内に論理回路に
係るＰ型ＭＯＳトランジスタまたは負の電圧の生成に係
るＰ型ＭＯＳトランジスタを形成するようにしたことを
特徴とする請求項８乃至請求項１１のいずれかに記載の
電圧変換回路。