JP2002202960A - データ処理方法および装置 - Google Patents

データ処理方法および装置

Info

Publication number
JP2002202960A
JP2002202960A JP2001353430A JP2001353430A JP2002202960A JP 2002202960 A JP2002202960 A JP 2002202960A JP 2001353430 A JP2001353430 A JP 2001353430A JP 2001353430 A JP2001353430 A JP 2001353430A JP 2002202960 A JP2002202960 A JP 2002202960A
Authority
JP
Japan
Prior art keywords
semaphore
exclusive access
value
data
identification data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001353430A
Other languages
English (en)
Other versions
JP3814521B2 (ja
Inventor
Richard Roy Grisenthwaite
ロイ グリセンスウェイト リチャード
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ARM Ltd
Original Assignee
ARM Ltd
Advanced Risc Machines Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ARM Ltd, Advanced Risc Machines Ltd filed Critical ARM Ltd
Publication of JP2002202960A publication Critical patent/JP2002202960A/ja
Application granted granted Critical
Publication of JP3814521B2 publication Critical patent/JP3814521B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46—Multiprogramming arrangements
    • G06F9/52—Program synchronisation; Mutual exclusion, e.g. by means of semaphores

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)
  • Information Retrieval, Db Structures And Fs Structures Therefor (AREA)

Abstract

(57)【要約】 【課題】 複数のプロセッサから共有処理資源への排他
的アクセス要求を調整する方法を提供する。 【解決手段】 データ処理システム（２）は主メモリ
（１８）を共有する複数のプロセッサ（４，６）を含
む。主メモリ（１８）を含むメモリシステム内のデータ
要素に関連するセマフォ値がこれらのデータ要素への排
他的アクセスの許可を確立するのに使われる。排他的ア
クセスの許可を確立するために、排他的アクセスのクリ
ア命令（ＣＬＲＥＸ）は、セマフォ値の読み取りとセマ
フォ値の書き込みとの間にプロセッサ向けに部分的に完
了した排他的アクセス要求をクリアする働きをする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はデータ処理システム
に関するものである。特に本発明は処理資源への排他的
アクセスを調整する制御機構を有するデータ処理システ
ムに関するものである。
【０００２】
【背景技術】種々のプロセッサやプロセス間で共有する
ことができるデータベース内のデータ要素のような処理
資源を備えることが、データ処理システムの分野で知ら
れている。たとえば、航空会社の予約データベースシス
テムは、航空機の現在の予約状態に関する情報を記憶す
る中央データベースを有することができる。この中央デ
ータベースは多くの種々のコンピュータから独立にアク
セスすることができるし、かつ１台のコンピュータ上で
動いている種々のプロセスからもアクセスすることがで
きる。関連するデータの統合性を確実にするために、排
他的アクセス制御機構が使われ、それによって一度に１
台の特定のプロセッサまたはプロセスにデータベースの
ある部分への排他的アクセスが許可される。こうして、
データ統合問題を起こす同じデータの種々のコピーが存
在しないように保証している。
【０００３】その処理資源への排他的アクセスが可能か
否かをアクセス要求者に指示するために、処理資源に付
随したセマフォ（ｓｅｍａｐｈｏｒｅ）値を使うことが
知られている。詳しく言うと、排他的アクセスが許可さ
れるか否かを判断するために、読み取り命令がセマフォ
値を読む。もしも排他的アクセスが可能であるとセマフ
ォ値が示していれば、別の命令を実行してセマフォ値を
修正し、排他的アクセスがアクセス要求者に許可された
ということを示す。
【０００４】このような仕組みで処理資源へのアクセス
を制御することができるが、リアルライフシステムはま
た、割り込み、例外またはコンテキストスイッチの発生
に従うような機構もシステム内に収容することができる
必要がある。たとえば、排他的アクセスが可能か否かを
判断するために読み込んだセマフォ値と、排他的アクセ
スが許されたということを指示するために書き込まれた
セマフォ値との間を調整する機構である。システムの待
ち時間に過度に影響を与えるものではないが、そのよう
なことが起こるのを許すことが必要であることは技術的
な問題を呈している。
【０００５】
【発明の実施の形態】本発明の一態様によれば、次のス
テップを含むデータ処理方法が提供される。 （１）セマフォ値の記憶装置から処理資源に対応するセ
マフォ値を検索するステップと、（２）どのセマフォ値
が検索されたかを示すセマフォ識別データを記憶するス
テップと、（３）排他的アクセスを要求している要求者
による前記処理資源への排他的アクセスが可能であるか
否かを、前記セマフォ値から判断するステップと、
（４）前記排他的アクセスの要求者に排他的アクセスが
許可されたことを示す新しいセマフォ値を、前記セマフ
ォ値の記憶装置に書き込むステップと、（５）排他的ア
クセス要求者による排他的アクセスのクリア命令の実行
に呼応して、記憶されている前記排他的アクセス要求者
用セマフォ識別データをクリアするステップ。
【０００６】本発明が提供する排他的アクセスのクリア
命令は、セマフォ値の検索と新セマフォ値の書き込みと
の間に記憶されたセマフォ識別データをクリアする働き
をする。ある処理資源への排他的アクセスの許可を確立
するための新しいスタートを後で起こさなければならな
いことがあり、それによって調整処理に起因する問題を
避けることができる。特殊な例として、もしも割り込
み、例外またはコンテキストスイッチが発生したなら
ば、オペレーティングシステムによって排他的アクセス
クリア命令が実行されるようにすることができる。まだ
許可されてなかった排他的アクセスに対する未決の要求
を流し去って、適所に適切にロックし、それによって不
適切な動作を避けるためである。
【０００７】いろいろな資源から発せられる多数の排他
的アクセスの要求を収納するために、新セマフォ値の書
き込みステップは新セマフォ値が書き込まれたか否かを
示す結果値を返す。その結果値がなし得ることは、現在
のアクセス要求者に対する書き込みステップがそのアク
セス要求者向けの排他的アクセスを確立することができ
る前に、何らかのほかのプロセッサまたはプロセスがそ
の処理資源に対する排他的アクセスを与えられているか
否かの判断である。
【０００８】排他的アクセスの許可の確立を制御するた
めにセマフォ識別データをいろいろな方法で使うことが
できるであろうが、安全な制御を提供するのに特に効率
的な方法は、新しいセマフォ値を書き込むステップがセ
マフォ識別データを調べるようにして、記憶ステップと
書き込みステップとの間にそれがクリアされたか否かを
判断することである。
【０００９】記憶とそれに続く書き込み試行との間に割
り込み、例外、コンテキストスイッチまたは何らかのほ
かのイベントが起きた場合、排他的アクセスクリア命令
が実行されて、セマフォ識別データをクリアしたであろ
うから、書き込み試行は成功せず、不適切な排他的アク
セス許可は与えられないであろう。不適切な書き込みを
避けることによって、共有バスを有するシステム内のバ
ス資源を節約することもできる。たとえばもし書き込み
動作が主メモリを使うのであれば、書き込み動作は共有
バスを介して行わなければならない。主メモリは通常共
有バス上にあり、この書き込みを中止することはバス資
源の節約になる。共有バスをシステムの他のパーティに
自由に使わせることにより、システム全体の効率が上が
る。
【００１０】排他的アクセスの要求者はマルチプロセッ
サシステム内の種々のプロセッサ、またはマルチタスク
／マルチ処理システム内の種々のタスク／プロセスであ
ろうことが理解されよう。
【００１１】セマフォ識別データは排他的アクセス要求
者にローカルに、または共有処理資源にローカルに、ま
たは両方の場所に記憶することができる。セマフォ識別
データをローカルに記憶することによりアクセス速度が
速くなり、排他的アクセス要求者に非ローカルなアクセ
スを与えるために備える必要がある資源の量が少なくな
る。
【００１２】処理資源は各種の形式を取ることができる
ことが理解されよう。たとえば、処理資源は入出力ポー
トかもしれない。高級なメモリ装置または類似のものか
もしれない。しかしながら本発明はデータメモリ内のデ
ータ要素への排他的アクセスを制御するのに使うのが特
に有用である。
【００１３】本発明の別の態様として、下記の手段を含
むデータ処理装置が提供される。 （１）セマフォ値の記憶装置から処理資源に対応するセ
マフォ値を検索するための検索論理装置と、（２）どの
セマフォ値が検索されたかを示すセマフォ識別データを
記憶するための記憶論理装置と、（３）排他的アクセス
を要求している要求者による前記処理資源への排他的ア
クセスが可能であるか否かを、前記セマフォ値から判断
するための判断論理装置と、（４）前記排他的アクセス
の要求者に排他的アクセスが許可されたことを示す新し
いセマフォ値を、前記セマフォ値の記憶装置に書き込む
ための書き込み論理装置と、（５）排他的アクセスの要
求者による排他的アクセスのクリア命令の実行に呼応し
て、記憶されている前記排他的アクセスの要求者向けの
セマフォ識別データをクリアするためのクリア論理装
置。
【００１４】本発明は上述の技術にしたがってデータ処
理装置を制御するコンピュータプログラムを搭載したコ
ンピュータプログラム製品として具体化することもでき
る。本発明の上記および他の目的、特徴、利点につい
て、以下図面を参照しながら実施例を詳細に説明するこ
とにより明らかにする。
【００１５】
【発明の実施の形態】図１は第１のプロセッサ４と第２
のプロセッサ６とを含むデータ処理システム２の概略図
を示す。第１のキャッシュメモリ８に第１のプロセッサ
４が関係しており、第２のキャッシュメモリ１０に第２
のプロセッサ６が関係している。共有されているアドレ
ス・データバス１２が第１のプロセッサ４と第２のプロ
セッサ６とをほかのシステム要素と接続している。ほか
のシステム要素にはＵＡＲＴ回路１４，ＤＭＡ回路１６
および共有されている主メモリ１８とが含まれる。バス
アービタ２０は１個のバスマスターだけが任意の所定の
時間に共有バス１２の制御権を有することを保証する働
きをする。
【００１６】主メモリ１８はたとえばデータベース・レ
コードのようなデータ要素を記憶する。このデータ要素
には、第１のプロセッサ４と第２のプロセッサ６のうち
一方による排他的アクセスを許可することが要求され
る。セマフォ値は主メモリ１８内に記憶され、個々のデ
ータレコードまたはメモリエリアのようなデータ要素へ
のアクセスを制御する。このデータ要素に排他的アクセ
スの要求がなされる。モニタ回路２２が主メモリ１８に
ローカルに付随していて、どのセマフォ値がプロセッサ
４または６により検索されたかを識別するデータを記憶
する。セマフォ識別データは、バスアービタ２０により
割り当てられるプロセッサ番号のようなプロセッサ識別
データと共に、主メモリ内でセマフォの物理的アドレス
の形式を取る。セマフォ識別データ記憶装置２４がキャ
ッシュメモリ８に付随していて、別のセマフォ識別デー
タ記憶装置２６がキャッシュメモリ１０に付随してい
る。これらのセマフォ識別データ記憶装置２４，２６は
それぞれプロセッサ４，６にローカルに供給されてい
る。主メモリ１８内のセマフォ値に対して検索操作が行
われると、そのセマフォ値の物理的アドレスがそれぞれ
のローカルセマフォ識別データ記憶装置２４，２６の中
に記憶される。１個の未決の排他的アクセス確立操作だ
けが任意の所定の時間に各プロセッサ４，６に対して存
在することを許される。２個のプロセッサ４，６は各々
自分自身の未決の排他的アクセス確立要求を有すること
ができるが、データ処理システム２のソフトウェア・プ
ログラマは所定のプロセッサ４，６内に１個より多い未
決の排他的アクセス要求操作に頼らないように制限され
ている。
【００１７】プロセッサ４，６は仮想アドレスを使って
動作することができるが、メモリアドレスがそれぞれの
キャッシュメモリ８，10と主メモリ１８に出力される前
に、各プロセッサ４，６内で翻訳ルックアサイドテーブ
ル（ＴＬＢ）を使って物理的アドレスへの翻訳が行われ
る。したがって、セマフォ識別データはこの実施例では
仮想アドレスよりもむしろ物理的アドレスに関連があ
る。
【００１８】図２は図１に示したシステムの動作の概要
を示す流れ図である。ステップ２６で、プロセッサ４，
６のうちの一方がＬＤＲＥＸ命令を実行して、主メモリ
１８内のメモリ位置（レジスタＲmの中で指定される）
からセマフォ値をロードする。ＬＤＲＥＸ命令はメモリ
値をロードするのに使われる標準的なＡＲＭ ＬＤＲと
異なる。ＬＤＲＥＸ命令は排他的アクセスの関係を確立
ための機構を利用するが、標準的なＬＤＲはそうしな
い。
【００１９】ステップ２８で、捜し求めたセマフォ値が
キャッシュ可能か否かが調べられる。関連するＭＭＵ
（図示せず）の中に指示されているように、もしもセマ
フォ値がキャッシュ可能でなければ、処理はステップ３
０に進む。もしもセマフォ値がキャッシュ可能であれ
ば、処理はステップ３２に進む。
【００２０】ステップ３０で、Ｒmレジスタ値により指
定されたアドレスに対応するセマフォ値が、ＬＤＲＥＸ
命令の中に明記されたレジスタＲdに記憶される。更
に、セマフォ値の物理的アドレスがＬＤＲＥＸ命令を実
行するプロセッサのプロセッサ識別番号と共に主メモリ
のモニタ回路２２に記憶される。バスアービタ２０は、
プロセッサ４，６のうちの一方によるＬＤＲＥＸ命令の
解読により、このプロセッサ識別番号を主メモリのモニ
タ回路２２に送るようにトリガされる。ステップ３０
で、セモファデータの物理的アドレスもまたＬＤＲＥＸ
命令を実行するプロセッサのローカルセマフォ識別デー
タ記憶装置２４，２６内に記憶される。
【００２１】もしも処理がステップ２８からステップ30
でなくてステップ３２に進んだならば、主メモリのモニ
タ回路２２には何もデータが書き込まれなくて、アドレ
スＲ mからレジスタＲdに返されたセマフォ値の物理的ア
ドレスが適当なローカルセマフォ識別データ記憶装置２
４，２６に書き込まれる。
【００２２】ステップ３４で、主メモリ１８からプロセ
ッサ４，６のうちの一方に返されたセマフォ値が検査さ
れて、検索されたセマフォ値が関連するデータ要素への
排他的アクセスが許可されていることを示すか否かを判
断する。もしも排他的アクセスが許可されていなけれ
ば、処理は終わる。排他的アクセス要求を後刻、できれ
ば直後にコードのタイトなループ部分を使って再試行す
るのが効果的である。
【００２３】もしもステップ３６で排他的アクセスが可
能であることを返されたセマフォ値が示したならば、処
理はステップ３８に進み、ここでＳＴＲＥＸ命令が実行
される。ＳＴＲＥＸ命令は排他的アクセスが許可されて
いるということを示す新しいセマフォ値を主メモリ１８
に記憶しようとする。ＳＴＲＥＸ命令は未決のセマフォ
識別データを更に調べて、書き込みが完了したか否かを
示す結果値を返すという点で、標準的なＡＲＭ ＳＴＲ
とは異なる。
【００２４】もしも書き込みが完了してなかったなら
ば、ステップ２６におけるセマフォ値の読みとりとステ
ップ３８における対応するＳＴＲＥＸ命令の実行の試行
との間の調整時間に、別のプロセッサまたはプロセスが
同じデータ要素に対して排他的アクセスの許可を確立し
たことを意味する。
【００２５】もしもセマフォ値の物理的メモリアドレス
がそのセマフォ値はキャッシュ可能であるということを
示せば、処理はステップ４０に進む。もしもセマフォ値
がキャッシュ可能でなければ、処理はステップ４２に進
む。
【００２６】ステップ４２はローカルセマフォ識別デー
タ記憶装置２４，２６と主メモリモニタ回路２２の中
で、書き込み中のセマフォ値の物理的アドレスがまだ記
憶されている（すなわちクリアされてないかまたは重ね
書きされていない）ことを調べる。また、主メモリモニ
タ回路２２の場合、整合するプロセッサ番号が物理的メ
モリアドレスと関連していることを調べる。最初にロー
カル記憶装置２４，２６について調べる。もしもこれが
クリアされていれば、失敗の結果が返される。そうでな
ければ、主メモリモニタ回路２２が調べられて、そこか
ら結果が返される。もしもこれらの条件が双方とも満た
されなければ、処理はステップ４４に進み、ここで失敗
の結果値がＳＴＲＥＸ命令から返され、書き込みは行わ
れなかったとして、処理は終わる。実際には排他的アク
セスを再試行することができる。
【００２７】もしもステップ４２の検査により、プロセ
ッサ４，６と主メモリモニタ回路２２の両方にローカル
に記憶されているセマフォ識別データがまだ整合してい
る（すなわち、別のプロセスに与えられた介在する排他
的アクセス許可、介在するクリア命令、または正常な排
他的アクセス許可プロセスとの何らかの他の干渉が全く
なかった）ことが示されていれば、処理はステップ４６
に進む。ステップ４６で、主メモリ内のセマフォ値が更
新され、ＳＴＲＥＸ命令の発信者に排他的アクセスの許
可が与えられて許可の結果値が返されたことを示す。
【００２８】もしもＳＴＲＥＸ命令の新セマフォ値がキ
ャッシュ可能であったか否かの検査の結果、キャッシュ
可能であったと示されれば、ステップ４０でローカルセ
マフォ識別データ記憶装置２４，２６の中を見て、整合
する物理的アドレスがまだ存在しているか否かを調べ
る。もしも整合する物理的アドレスが存在していなけれ
ば、処理はステップ４８に進み、失敗の結果値が返され
る。もしも整合する物理的アドレスがまだ存在していれ
ば、処理はステップ５０に進む。ここで主メモリ内のセ
マフォ値が更新され、許可の結果値が返される。
【００２９】図３は排他的アクセスの許可を確立するた
めのＡＲＭオブジェクトコード・ルーチンの概略を示
す。ＬＤＲＥＸ命令は主メモリ１８からセマフォ値を返
して、適切なセマフォ識別データを設定する。ＣＭＰ命
令は、セマフォ値が排他的アクセスは可能であることを
示しているか否かを判断する。もしも排他的アクセスが
可能でなければ、ＢＮＥ命令が処理を要求の再試行に戻
す。もしも排他的アクセスが可能であれば、処理は所望
の新セマフォ値をレジスタＲdに設定するという次の命
令（図示せず）に進む。命令ＳＴＲＥＸは主メモリ１８
に新セマフォ値を書き込むための試行の働きをする。図
２に関して説明した動作によれば、もしも適切な記憶装
置内にあるセマフォ識別データが整合して、確立されつ
つある適切な排他的アクセス関係と干渉するであろう不
適切な介在動作が全く起きなかったことを示すならば、
ＳＴＲＥＸ命令は単に適切に終了するだけであろう。Ｓ
ＴＲＥＸ命令に続くＣＭＰ命令はＳＴＲＥＸ命令から返
された結果値を調べて、新セマフォ値が適切に記憶され
て、その結果排他的アクセス関係が確立されたか否かを
判断する。もしも結果値が失敗を示していれば、ＢＮＥ
命令は再びプロセスの再試行を試みる。
【００３０】図４は２台のプロセッサが同じデータ要素
に排他的アクセス関係を確立しようと競っているときの
概要を示す。プロセッサ１は最初にセマフォ値を読み取
るためにそのＬＤＲＥＸ命令を発する。これは排他的ア
クセスの許可が可能であることを示す。しかしながら、
プロセッサ１が排他的アクセス関係を確認するためにそ
のＳＴＲＥＸ命令を発行することができる前に、プロセ
ッサ２が同じセマフォ値を読み書きとも行って、プロセ
ッサ２の対する排他的アクセス関係を確立した。したが
ってプロセッサ１に対するＳＴＲＥＸ命令が試行された
とき、たとえプロセッサ１により読み取られたセマフォ
値がこれは可能であることを示したにしても、排他的ア
クセスの許可が与えられないことを示す失敗値が返され
る。
【００３１】図５はＣＬＲＥＸ命令の動作の概要を示
す。このＣＬＲＥＸ命令はマルチタスク環境の中でコン
テキストスイッチング制御ソフトウェアのみならず、割
り込みコードまたは例外コードの中で早期のステップと
して実行される。ＣＬＲＥＸ命令はＣＬＲＥＸ命令を実
行するプロセッサのために存在する未決の排他的アクセ
ス許可要求をクリアする働きをする。実際には、セマフ
ォ値がキャッシュ可能であるか否かにかかわらず、セマ
フォ識別データはプロセッサ４，６のローカルセマフォ
識別データ記憶装置２４，２６の中に記憶されているの
で、プロセッサ用のこのローカルセマフォ識別データを
クリアすることは、後に続くＳＴＲＥＸ命令がそのセマ
フォ値に対して不適切に実行されるのを止める効果を有
する。更に、プロセッサ４，６にローカルにこの検査を
行うことにより、共有システムバス１２の使用を避け、
それによってデータ処理システム２内の他の要素にこの
資源の使用を開放する。
【００３２】以上本発明の実施例について図面を参照し
ながら詳細に説明したが、本発明はこれらの実施例に厳
密に限定されるものではないこと、そして特許請求の項
に記載された本発明の範囲と思想から逸脱することなく
種々の変更と修正が当業者になし得ることを理解された
い。
【図面の簡単な説明】
【図１】排他的メモリアクセス要求がなされる共有主メ
モリを有するマルチプロセッサシステムの概略図。
【図２】図１のシステムにおいて排他的アクセス許可を
確立する通常の動作を示す流れ図。
【図３】排他的アクセス許可を確立するのに使われるあ
るＡＲＭプロセッサオブジェクトコードの一例。
【図４】メモリ内の同じデータ要素に対する排他的アク
セスを得ようと競っている図１に示す２台の処理装置間
の相互作用の一例。
【図５】図１のシステムにおいて排他的アクセスのクリ
ア命令の作用を示す流れ図。
【符号の説明】
２ データ処理システム ４、６ プロセッサ ８、１０ キャッシュメモリ １２ バス １８ 主メモリ ２０ バスアービタ ２２ モニタ回路 ２４，２６ セマフォ識別データ記憶装置
フロントページの続き Ｆターム(参考） 5B045 BB29 DD01 DD12 EE03 EE18 5B082 FA17 5B098 AA10 GA02 GA04 GA07 GB05 GD00 GD14 GD15

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 （１）セマフォ値の記憶装置から処理資
    源に対応するセマフォ値を検索するステップと、 （２）どのセマフォ値が検索されたかを示すセマフォ識
    別データを記憶するステップと、 （３）排他的アクセスを要求している要求者による前記
    処理資源への排他的アクセスが可能であるか否かを、前
    記セマフォ値から判断するステップと、 （４）前記排他的アクセスの要求者に排他的アクセスが
    許可されたことを示す新しいセマフォ値を、前記セマフ
    ォ値の記憶装置に書き込むステップと、 （５）排他的アクセスの要求者による排他的アクセスの
    クリア命令の実行に呼応して、記憶されている前記排他
    的アクセスの要求者向けのセマフォ識別データをクリア
    するステップと、を含むデータ処理方法。
  2. 【請求項２】 請求項１記載の方法において、前記新し
    いセマフォ値を書き込むステップが前記セマフォ値記憶
    装置に前記新しいセマフォ値が書き込まれたか否かを示
    す結果値を返す、データ処理方法。
  3. 【請求項３】 請求項２記載の方法において、前記検索
    ステップと前記書き込みステップとの間に別の排他的ア
    クセスの要求者が前記セマフォ値記憶装置に新しいセマ
    フォ値を書き込んだならば、前記結果値は前記排他的ア
    クセス要求者による新しいセマフォ値の前記書き込みは
    失敗したことを示す、データ処理方法。
  4. 【請求項４】 請求項１記載の方法において、前記書き
    込みステップはまた前記セマフォ識別データを調べて、
    前記検索ステップと前記書き込みステップとの間に前記
    セマフォ識別データがクリアされたか否かを判断する、
    データ処理方法。
  5. 【請求項５】 請求項４記載の方法において、もしも前
    記セマフォ識別データがクリアされていれば、前記新し
    いセマフォ値の書き込みは試行されない、データ処理方
    法。
  6. 【請求項６】 請求項１記載の方法において、複数台の
    データ処理装置が前記処理資源を共有している、データ
    処理方法。
  7. 【請求項７】 請求項６記載の方法において、前記複数
    台のデータ処理装置は少なくとも１個の共通アクセス点
    を共有していて、その点を経由して前記処理資源へのア
    クセスがなされる、データ処理方法。
  8. 【請求項８】 請求項１記載の方法において、ローカル
    セマフォ識別データ記憶装置が前記排他的アクセスの要
    求者に対してローカルに備わっている、データ処理方
    法。
  9. 【請求項９】 請求項７記載の方法において、もしも前
    記ローカルセマフォ識別データ記憶装置に記憶されてい
    る前記セマフォ識別値がクリアされていたならば、書き
    込み試行は前記共通のアクセス点に到達しない、データ
    処理方法。
  10. 【請求項１０】 請求項１記載の方法において、共有さ
    れているセマフォ識別データ記憶装置が前記処理資源に
    ローカルに備わっている、データ処理方法。
  11. 【請求項１１】 請求項１記載の方法において、種々の
    処理タスクが種々の排他的アクセス要求者として作用す
    るようにマルチタスク処理が実行される、データ処理方
    法。
  12. 【請求項１２】 請求項５記載の方法において、前記排
    他的アクセスクリア命令が前記ローカルセマフォ識別デ
    ータ記憶装置をクリアするが、前記共有セマフォ識別デ
    ータ記憶装置をクリアせず、かつ、前記ローカルセマフ
    ォ識別データ記憶装置内の前記セマフォ識別データを調
    べて、前記検索ステップと前記書き込みステップとの間
    に前記セマフォ識別データがクリアされたか否かを判断
    する、データ処理方法。
  13. 【請求項１３】 請求項１記載の方法において、前記処
    理資源はデータメモリ内に記憶されているデータ要素で
    ある、データ処理方法。
  14. 【請求項１４】 請求項１記載の方法において、排他的
    アクセスのクリア命令は、 （１）例外処理をトリガする例外、 （２）マルチタス動作内における種々のタスク間のコン
    テキストスイッチ、 のうち１個以上起きたときに実行される、データ処理方
    法。
  15. 【請求項１５】 請求項１記載の方法において、前記セ
    マフォ識別データは前記処理資源と関連するメモリアド
    レスを指示するデータである、データ処理方法。
  16. 【請求項１６】 請求項６記載の方法において、前記共
    有セマフォ識別データ記憶装置はどのプロセッサが前記
    処理資源に排他的アクセスを要求しているかを示すデー
    タを記憶している、データ処理方法。
  17. 【請求項１７】 請求項１記載の方法にしたがってデー
    タ処理装置を制御するコンピュータプログラムを扱う、
    コンピュータプログラム製品。
  18. 【請求項１８】 （１）セマフォ値の記憶装置から処理
    資源に対応するセマフォ値を検索するための検索論理装
    置と、 （２）どのセマフォ値が検索されたかを示すセマフォ識
    別データを記憶するための記憶論理装置と、 （３）排他的アクセスを要求している要求者による前記
    処理資源への排他的アクセスが可能であるか否かを、前
    記セマフォ値から判断するための判断論理装置と、 （４）前記排他的アクセスの要求者に排他的アクセスが
    許可されたことを示す新しいセマフォ値を、前記セマフ
    ォ値の記憶装置に書き込むための書き込み論理装置と、 （５）排他的アクセスの要求者による排他的アクセスの
    クリア命令の実行に呼応して、記憶されている前記排他
    的アクセスの要求者向けのセマフォ識別データをクリア
    するためのクリア論理装置と、を含むデータ処理装置。
JP2001353430A 2000-12-12 2001-11-19 データ処理方法および装置 Expired - Lifetime JP3814521B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0030260.4 2000-12-12
GB0030260A GB2370131C (en) 2000-12-12 2000-12-12 Exclusive access control to a processing resource

Publications (2)

Publication Number Publication Date
JP2002202960A true JP2002202960A (ja) 2002-07-19
JP3814521B2 JP3814521B2 (ja) 2006-08-30

Family

ID=9904911

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001353430A Expired - Lifetime JP3814521B2 (ja) 2000-12-12 2001-11-19 データ処理方法および装置

Country Status (3)

Country Link
US (1) US6892257B2 (ja)
JP (1) JP3814521B2 (ja)
GB (1) GB2370131C (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009512945A (ja) * 2005-10-20 2009-03-26 クゥアルコム・インコーポレイテッド セマフォ予約をクリアする方法および装置

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6874049B1 (en) * 2001-02-02 2005-03-29 Cradle Technologies, Inc. Semaphores with interrupt mechanism
US6717834B2 (en) * 2002-03-26 2004-04-06 Intel Corporation Dual bus memory controller
JP2003345612A (ja) * 2002-05-28 2003-12-05 Sony Corp 演算処理システム、コンピュータ・システム上でのタスク制御方法、並びにコンピュータ・プログラム
US7222202B2 (en) * 2004-02-17 2007-05-22 Broadcom Corporation Method for monitoring a set of semaphore registers using a limited-width test bus
JP3870970B2 (ja) * 2005-03-15 2007-01-24 セイコーエプソン株式会社 プロセッサ制御装置
US7765351B2 (en) * 2007-03-12 2010-07-27 International Business Machines Corporation High bandwidth low-latency semaphore mapped protocol (SMP) for multi-core systems on chips
US9411542B2 (en) * 2014-02-21 2016-08-09 Analog Devices Global Interruptible store exclusive
KR20220135048A (ko) * 2021-03-29 2022-10-06 삼성전자주식회사 버스를 통해 자원을 공유하기 위한 장치 및 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5136691A (en) * 1988-01-20 1992-08-04 Advanced Micro Devices, Inc. Methods and apparatus for caching interlock variables in an integrated cache memory
CA2057446C (en) * 1991-04-04 1998-02-17 Brian Neil Baker Shared memory access and data structure access control
GB9123264D0 (en) * 1991-11-01 1991-12-18 Int Computers Ltd Semaphone arrangement for a data processing system
US6529933B1 (en) * 1995-06-07 2003-03-04 International Business Machines Corporation Method and apparatus for locking and unlocking a semaphore
US6134579A (en) * 1997-08-15 2000-10-17 Compaq Computer Corporation Semaphore in system I/O space
US6446149B1 (en) * 1998-03-03 2002-09-03 Compaq Information Technologies Group, L.P. Self-modifying synchronization memory address space and protocol for communication between multiple busmasters of a computer system
GB9809022D0 (en) * 1998-04-29 1998-06-24 Int Computers Ltd Semaphore for a computer system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009512945A (ja) * 2005-10-20 2009-03-26 クゥアルコム・インコーポレイテッド セマフォ予約をクリアする方法および装置
JP2014149849A (ja) * 2005-10-20 2014-08-21 Qualcomm Incorporated セマフォ予約をクリアする方法および装置

Also Published As

Publication number Publication date
GB0030260D0 (en) 2001-01-24
GB2370131B (en) 2004-08-25
US6892257B2 (en) 2005-05-10
JP3814521B2 (ja) 2006-08-30
US20020073259A1 (en) 2002-06-13
GB2370131A (en) 2002-06-19
GB2370131C (en) 2006-09-06

Similar Documents

Publication Publication Date Title
US7073044B2 (en) Method and apparatus for sharing TLB entries
US7469321B2 (en) Software process migration between coherency regions without cache purges
US5829052A (en) Method and apparatus for managing memory accesses in a multiple multiprocessor cluster system
US7047322B1 (en) System and method for performing conflict resolution and flow control in a multiprocessor system
US6631447B1 (en) Multiprocessor system having controller for controlling the number of processors for which cache coherency must be guaranteed
US5237694A (en) Processing system and method including lock buffer for controlling exclusive critical problem accesses by each processor
US6625698B2 (en) Method and apparatus for controlling memory storage locks based on cache line ownership
JPH05127995A (ja) ローカルキヤツシユに共通のページ間の一貫性を確保する方法
CN114756502A (zh) 片上原子事务引擎
JPH09138779A (ja) スヌープ処理方法
WO2008005687A2 (en) Global overflow method for virtualized transactional memory
EP0303648B1 (en) Central processor unit for digital data processing system including cache management mechanism
US20040123078A1 (en) Method and apparatus for processing a load-lock instruction using a scoreboard mechanism
JPH0619786A (ja) キャッシュコヒーレンスを維持する方法及び装置
US7051163B2 (en) Directory structure permitting efficient write-backs in a shared memory computer system
US5675765A (en) Cache memory system with independently accessible subdivided cache tag arrays
EP0480858A2 (en) Hardware primary directory lock
JP3814521B2 (ja) データ処理方法および装置
US5761724A (en) Write-invalidate cache system for a split transaction bus based shared memory multiprocessor
JPH07325760A (ja) 情報処理システムにおける記憶制御方法および記憶制御装置
JPS63253448A (ja) マルチ計算機装置
JP2552704B2 (ja) データ処理装置
JPS6153747B2 (ja)
JPS5858666A (ja) デ−タ処理装置
JP2517859B2 (ja) 並列プロセス管理方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060508

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060530

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060605

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3814521

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090609

Year of fee payment: 3

R154 Certificate of patent or utility model (reissue)

Free format text: JAPANESE INTERMEDIATE CODE: R154

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100609

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110609

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110609

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120609

Year of fee payment: 6

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120609

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130609

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term