JPH0619786A - キャッシュコヒーレンスを維持する方法及び装置 - Google Patents

キャッシュコヒーレンスを維持する方法及び装置

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JPH0619786A
JPH0619786A JP5123091A JP12309193A JPH0619786A JP H0619786 A JPH0619786 A JP H0619786A JP 5123091 A JP5123091 A JP 5123091A JP 12309193 A JP12309193 A JP 12309193A JP H0619786 A JPH0619786 A JP H0619786A
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JP
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main memory
bus
dirty
memory
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ノーマン・エム・ヘイーズ
Maramii Adam
アダム・マラミイ
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【目的】 バスを介して結合する複数のプロセッサと、
共用主メモリとを有する多重プロセッサシステムにおい
てキャッシュコヒーレンシーを維持する方法及び装置を
提供する。 【構成】 複数のプロセッサのそれぞれは少なくとも１
つのキャッシュ装置と、ストアバッファとに結合してお
り、キャッシュ装置はキャッシュメモリと、その制御装
置とを具備する。それぞれのキャッシュ装置は、書込み
アドレスを監視することにより、共用主メモリに対する
書込み動作に関連するアドレスを求めてバスをスヌーピ
ングする。キャッシュ装置は、キャッシュミスが起こっ
たときに、まず、ダーティな行をストアバッファに書込
み、次に、共用主メモリから新たな行を読取ることによ
り、ダーティな行とそのタグを置換える。ダーティな行
とは、キャッシュ装置では変更されたが、共用主メモリ
ではまだ変更されていない行である。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多重プロセッサコンピ
ュータシステムにおけるメモリの動作に関し、特に、そ
のようなシステムにおけるキャッシュメモリの動作に関
する。
【０００２】
【従来の技術】典型的な汎用コンピュータは多数の素子
から構成されているが、その中には、プログラム命令に
従って制御機能、論理機能及び算術演算機能を実行する
ように動作する中央処理装置（「ＣＰＵ」）と；ＣＰＵ
により使用するための命令とデータを記憶するランダム
アクセスメモリ（「ＲＡＭ」）から通常は構成されてい
る主メモリと；追加長期メモリと；外界とコンピュータ
との間で情報を移動させる入出力（「Ｉ／Ｏ」）制御装
置と；動作の結果を表示する表示モニターなどの何らか
の装置がある。コンピュータは、プログラム（複数の命
令のセット）及びデータをメモリに記憶させ、それらの
命令やデータを選択的に検索して、処理のためにＣＰＵ
に供給することにより、ＣＰＵを介して動作する。
【０００３】高速ＣＰＵが主メモリに加えてキャッシュ
メモリを有するのは、きわめて一般的なことである。キ
ャッシュメモリは主メモリより小形であるが、その動作
速度ははるかに速い。キャッシュメモリは、動作の上
で、プロセッサと主メモリとの間に位置している。プロ
グラムの実行中、キャッシュメモリは最も頻繁に利用さ
れる命令とデータを記憶する。プロセッサが主メモリか
ら情報をアクセスすることを要求するたびに、プロセッ
サは主メモリをアクセスするのに先立って、まず、キャ
ッシュメモリを検査する。プロセッサがキャッシュメモ
リで命令又はデータを見つけられず、低速の主メモリを
アクセスすることを要求された場合に、キャッシュ「ミ
ス」は起こる。従って、キャッシュメモリはプロセッサ
の平均メモリアクセス時間を短縮するのである。キャッ
シュメモリの詳細については、Ａｌａｎ Ｊ．Ｓｍｉｔ
ｈの「Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ」（Ｃｏｍｐｕｔ
ｉｎｇ Ｓｕｒｖｅｙ第１４巻第３号，１９８２年９月
刊）を参照。
【０００４】ＣＰＵがその現在アドレススペースの内容
を変更する命令を実行するときには、それらの変化を最
終的には主メモリに反映させなければならない。主メモ
リを更新する一般的な方法は２つある。第１に、「スト
ア」を直ちに主メモリへ伝送する（「ライトスルー」又
は「ストアスルー」と呼ばれる方式）。第２に、当初は
ストアはキャッシュメモリのみを変更し、後になって主
メモリに反映させる（「コピーバック」）。主メモリの
通信量に関していえば、ライトスルー方式がストアごと
に主メモリのアクセスを要求するのに対し、コピーバッ
ク方式では、キャッシュミスが起こったときにスワップ
アウトされた行が変更された場合にのみ、主メモリへの
ストアが必要になるだけであるので、コピーバックを採
用すれば、ほぼ例外なく主メモリのトラフィックは減少
する。
【０００５】コピーバック状況においては、情報をキャ
ッシュの１ブロックにのみ書込む。変更のあったキャッ
シュブロックは、置換えられるときに限って主メモリに
書込まれる。コピーバックキャッシュブロックは、キャ
ッシュの情報が低レベルメモリの情報と異なるか否かに
よってクリーン又はダーティな状態になる。置換え時に
ブロックをコピーバックする頻度を減らすために、通常
はダーティビットと呼ばれる機能を使用する。このダー
ティビットは、そのブロックがキャッシュにある間に変
更されたか否かを指示する。変更されていなければ、低
レベルメモリはキャッシュと同一の情報を有しているの
で、ブロックは書込まれない。コピーバック方式によれ
ば、キャッシュメモリの速度で書込みを実行でき、１つ
のブロックの中での複数回の書込みに対しても、低レベ
ルメモリに１回書込むだけで良い。書込みごとにメモリ
に書込む必要はないので、コピーバックが使用するメモ
リ帯域幅は縮小される。従って、多重プロセッサシステ
ムにおいてはコピーバックは有利な方法である。
【０００６】また、コピーバックは緩衝方式を使用する
のが普通である。キャッシュメモリによる読取りの妨害
を回避するために、コピーバックすべき行を一時的に保
持できるように、バッファは必要なのである。ところ
が、緩衝方式を使用すると、余分に大量の論理が必要に
なるであろう。バッファを実現するための論理が要求さ
れるばかりでなく、全てのメモリアクセスのアドレス
と、それらのアドレスとバッファのアドレス部分にある
アドレスとの一致を試験するための論理もなければなら
ない。すなわち、ストアバッファのデータを主メモリへ
転送してしまう前に、ストアバッファの内容に対してア
クセスが起こるかもしれない。多重プロセッサバスに沿
ったそれぞれのプロセッサが独立したキャッシュを含
み、一方では、共用主メモリへのアクセスを維持してい
る多重プロセッサシステムにおいては、コピーバックバ
ッファのコヒーレンシーの問題は一層複雑になる。
【０００７】通常、キャッシュメモリで読取りミスがあ
ったときには、キャッシュメモリの行を置換えるために
主メモリから新たな行を取出さなければならない。キャ
ッシュで置換えるべき行がダーティであれば、その行を
ストアバッファにコピーし、キャッシュメモリは主メモ
リから多重プロセッサバスを介して行を読取り続ける。
読取り後、ストアバッファはダーティな行を主メモリに
戻して書込む（ダーティな行とは、変更のあった行であ
る）。
【０００８】多重プロセッサシステムは、１つのストア
バッファから主メモリへの書込みがＣＰＵにより実行さ
れなかったときに再試行／放棄トランザクションを実行
させるのがきわめて一般的である。そのような場合、バ
ス制御を放棄して、他のタスクのためにバスを使用でき
るようにする。ところが、別のＣＰＵがストアバッファ
からのダーティな行の書込みによって更新されていない
アドレスと同一の主メモリ内のアドレスをもつ行をアク
セスしている間に、ストアバッファにダーティな行がま
だ存在しているということから、キャッシュコヒーレン
シーの問題がある。以下で説明するように、本発明は、
多重プロセッサコンピュータシステムのコヒーレントコ
ピーバックストアバッファを開示する。
【０００９】
【発明が解決しようとする課題】従って、本発明の目的
は、多重プロセッサコンピュータシステムのキャッシュ
メモリについてキャッシュ読取りミスの間にコヒーレン
トなコピーバックバッファを提供することである。
【００１０】本発明の別の目的は、多重プロセッサコン
ピュータシステムのコピーバックストアバッファごとに
複雑な追加制御論理を設けずに、キャッシュコヒーレン
シーを達成することである。
【００１１】
【課題を解決するための手段】バスを介して結合する複
数のプロセッサと、共用主メモリとを有する多重プロセ
ッサシステムにおいてキャッシュコヒーレンシーを維持
する方法及び装置を開示する。複数のプロセッサのそれ
ぞれは少なくとも１つのキャッシュ装置と、ストアバッ
ファとに結合しており、キャッシュ装置はキャッシュメ
モリと、その制御装置とを具備する。それぞれのキャッ
シュ装置は、書込みアドレスを監視することにより、共
用主メモリへの書込み動作に関連するアドレスを求めて
バスをスヌーピングする。キャッシュミスが起こったと
き、キャッシュ装置は、まず、ダーティな行をストアバ
ッファに書込み、次に共用主メモリから新たな行を読取
ることにより、ダーティな行とそのタグを置換える。ダ
ーティな行とは、キャッシュ装置では変更されている
が、共用主メモリではまだ変更されていない行である。
この方法は、第１のキャッシュ装置がキャッシュミスを
生じたときに、第１のキャッシュ装置によりその第１の
ストアバッファにダーティな行を書込む過程と；第１の
キャッシュ装置によりバスの制御を獲得する過程と；第
１のキャッシュ装置により共用主メモリからバスを介し
て新たな行を読取る過程と；バスが第１のキャッシュ装
置に対して利用可能である場合に、ダーティな行を共用
主メモリに書込み、利用可能でない場合には、第１のキ
ャッシュ装置は第２のプロセッサからの第２のキャッシ
ュ装置によるスヌーピングを検査する過程と；第２のキ
ャッシュ装置からのアドレスを、ストアバッファに結合
する連想記憶装置に記憶されているタグと比較し、ヒッ
トがあれば、ダーティな行を更新のために第２のキャッ
シュ装置に供給する過程とから成る。本発明の目的、特
徴及び利点は、好ましい実施例の以下の詳細な説明から
明白になるであろう。
【００１２】
【表記法及び用語】以下の詳細な説明の大部分は、コン
ピュータシステム内部における演算のアルゴリズム及び
記号表示によって提示される。そのようなアルゴリズム
による説明や表示は、データ処理技術に熟達している人
がその作業の内容を他の当業者に最も有効に伝達するた
めに使用する手段である。ここでは、また、一般的に
も、アルゴリズムは所望の結果に至る首尾一貫した一連
のステップであると考えている。それらのステップは物
理的量の物理的操作を必要とするステップである。通
常、それらの量は記憶、転送、組合わせ、比較及びその
他の方法による操作が可能である電気信号又は磁気信号
の形態をとるが、必ずそうであるとは限らない。時によ
っては、主に一般に使用されている用語であるという理
由により、そのような信号をビット、値、要素、記号、
文字、項などと呼ぶと好都合であることがわかる。ただ
し、それらの用語及びそれに類する用語は、全て、適切
な物理的量と関連させるべきものであり、単にそれらの
量に便宜上付されるラベルであるにすぎないということ
を忘れてはならない。
【００１３】さらに、実行される操作を、一般にはオペ
レータが実行する知的動作と関連している加算又は比較
などの用語で呼ぶことが多い。本発明の一部を成す、こ
こで説明する動作のどれをとっても、そのようなオペレ
ータの能力は不要であり、多くの場合には望ましくな
い。動作は機械の動作である。本発明の動作を実行する
のに有用な機械には、汎用デジタルコンピュータ又は他
の同様の装置がある。あらゆる場合に、コンピュータを
動作させる際の方法動作と、計算それ自体の方法との明
確な区別に留意すべきである。本発明は、電気信号又は
他の物理的（たとえば、機械的、化学的）信号を処理し
て、他の所望の物理的信号を発生するに際してコンピュ
ータを動作させる方法ステップに関する。
【００１４】本発明は、また、そのような動作を実行す
る装置にも関する。この装置は要求される目的に合わせ
て特別に構成されても良いが、汎用コンピュータに記憶
させたコンピュータプログラムによりコンピュータを選
択的に起動又は再構成しても良い。この明細書に示され
ているアルゴリズムは、特定のコンピュータまたは他の
装置と本来的に関係づけられていない。詳細にいえば、
ここで示す教示に従って書込んだプログラムと共に様々
な汎用機械を使用できるであろうし、あるいは、要求さ
れる方法ステップを実行するためには、より特殊化した
装置を構成するほうが好都合であるとわかるかもしれな
い。それらの多様な機械について必要な構造は以下の説
明から明らかになるであろう。
【００１５】
【コード化の詳細】ここで説明する様々な手続きを実行
するための言語として、特定のプログラミング言語は指
示されていない。これは、１つには、挙げうる全ての言
語が普遍的に利用可能であるとは限らないためである。
特定のコンピュータを使用するとき、それぞれのユーザ
ーはその直接の目的に最も適する言語を承知している。
実際には、機械実行可能目的コードを提供するアセンブ
リ言語で本発明を実質的に実現するのが有用であること
がわかっている。本発明を実施するときに使用して良い
コンピュータシステムやモニタシステムは多数の様々な
素子から構成されているので、詳細なプログラムリスト
を挙げなかった。ここで説明し且つ添付の図面に示す動
作及びその他の手続きは、当業者が本発明を実施できる
ようにするのに十分な程度に開示されていると考えられ
る。
【００１６】
【実施例】マルチプロセッサシステムのコピーバックス
トアバッファにおいてキャッシュコヒーレンシーを維持
する方法及び装置を開示する。以下の説明中、本発明を
完全に理解させるために、説明の便宜上、特定のメモ
リ、特定の編成、特定のアーキテクチャなどを挙げるが
そのような特定の詳細な事項がなくとも本発明を実施し
うることは当業者には明白であろう。また、場合によっ
ては、本発明を無用にわかりにくくしないために、周知
の回路をブロック線図の形態で示すことがある。
【００１７】そこで、図１を参照すると、本発明の教示
を取入れた多重プロセッサコンピュータシステムの簡略
ブロック線図が示されている。データキャッシュ１１０
とストアバッファ１２０はＣＰＵ１ １００の中に実現
されており、このＣＰＵ１１００は多重プロセッサバス
１７０を介してＣＰＵ２ １５０と、主メモリ１６０と
に接続している。ＣＰＵ１ １００のデータキャッシュ
１１０で読取りミスが起こると、変更した行、すなわ
ち、ダーティな行１１５が形成され、ストアバッファ１
２０の中に導入される。その間、データキャッシュ１１
０は主メモリ１６０へ移行して、多重プロセッサバス１
７０を介して読取る。データキャッシュ１１０に関して
読取りが完了した後に初めて、ストアバッファ１２０の
ダーティな行は更新のために主メモリ１６０に書込まれ
る。ところが、多重プロセッサシステムにおいて通常起
こるような、ＣＰＵ２ １５０が何らかのタスクのため
に多重プロセッサバス１７０を使用することを必要とし
たときのように、何らかの理由により、主メモリ１６０
への書込みが完了せず、多重プロセッサバス１７０の制
御が放棄された場合には、ＣＰＵ１ １００のストアバ
ッファ１２０にあるダーティな行と、主メモリ１６０に
あるそれに対応する行とのキャッシュコヒーレンシーの
問題がある。典型的な多重プロセッサシステムは再試行
／放棄の状況を処理することができず、完了に至る再試
行のために多重プロセッサバス１７０を機能停止するこ
とにより、そのような事態の発生を阻止するようにされ
ている。これは効率の良いバスの利用法ではない。しか
しながら、本発明の教示によれば、ＣＰＵ１ １００の
ストアバッファ１２０は、主メモリ１６０がダーティな
行も最新のバージョンを記憶していないときでも、ダー
ティな行を他のプロセッサに供給することができるので
ある。
【００１８】次に図２を参照すると、本発明のコピーバ
ックストアバッファ２０の簡略ブロック線図が示されて
いる。ストアバッファ２０は充填ポインタ２１０と、読
取りポインタ２２０とを伴ってＲＡＭ２００の中で実現
されている。ＲＡＭ２００と関連して実現されているス
トアバッファ２０の部分は、ＲＡＭ２００の行エントリ
のタグを維持する連想記憶装置（「ＣＡＭ」）２５０で
ある。
【００１９】さらに図２を参照して、データキャッシュ
１１０の読取りミスの後の再試行／放棄状況におけるコ
ピーバックストアバッファ２０の動作を次に説明する。
ストアバッファ２０から主メモリへのダーティな行１１
５の書込みを完了できないときには、再試行を発行す
る。その結果、効率の面を考えて、多重プロセッサバス
が機能停止しないように多重プロセッサバスの制御は放
棄される。ところが、他のＣＰＵにある他のキャッシュ
制御装置によるスヌーピングは読取りミスに対して依然
として起こるので、全てのキャッシュ制御装置は要求さ
れているオブジェクトのコピーを有しているか否かを検
査し、ミスを起こしたキャッシュにデータを供給するか
又は自身のキャッシュを無効化するなどの適切なアクシ
ョンを実行する。そこで、バストランザクションのたび
に、スヌーピングによりキャッシュアドレスタグを検査
するのである。ストアバッファ２０のＲＡＭ２００の各
エントリと関連する既存のＣＡＭ２５０を使用すること
によって、他のキャッシュ制御装置はアドレスを比較し
て、ストアバッファ２０のダーティな行のアドレスとの
一致が得られるか否かを確定できる。一致が見られると
（「一致信号」２３０）、ＣＰＵ１のストアバッファ２
０は、再試行／放棄状況における読取りミスの後に、ダ
ーティな行を一致するＣＰＵに供給する。書込みミス状
況においては、ＣＰＵ１ １００のストアバッファ１２
０はそれ独自のＲＡＭ２００のダーティな行を無効化す
る。そこで、他方のＣＰＵはＣＰＵ１に再試行の後に主
メモリ１６０に書込ませる代わりに、続いて主メモリ１
６０に書込むことができる。
【００２０】その結果、コピーバック書込みにおける再
試行はキャッシュコヒーレンシーを維持するために外部
アービタによる特別のハンドリングを要求しなくなる。
さらに、複雑な制御論理を要求する主メモリへの書込み
のために、ストアバッファはデータキャッシュにデータ
を戻して書込まなくとも良い。
【図面の簡単な説明】
【図１】多重プロセッサコンピュータシステムの簡略ブ
ロック線図。
【図２】本発明のコピーバックストアバッファの簡略ブ
ロック線図。
【符号の説明】
２０ コピーバックストアバッファ １００ ＣＰＵ１ １１０ データキャッシュ １１５ ダーティな行 １２０ ストアバッファ １５０ ＣＰＵ２ １６０ 主メモリ １７０ 多重プロセッサバス ２００ ＲＡＭ ２１０ 充填ポインタ ２２０ 読取りポインタ ２５０ 連想記憶装置（ＣＡＭ）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アダム・マラミイ アメリカ合衆国 01890 マサチューセッ ツ州・ウィンチェスター・ワイルドウッド ストリート・39

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 バスを介して結合する複数のプロセッサ
    と、共用主メモリとを有し、前記複数のプロセッサのそ
    れぞれは少なくとも１つのキャッシュ手段と、ストアバ
    ッファとに結合し、前記キャッシュ手段はキャッシュメ
    モリと、その制御装置とを具備し、前記キャッシュ手段
    のそれぞれは、前記共用主メモリに対する書込み動作に
    関連するアドレスを監視することにより前記書込みアド
    レスを求めて前記バスをスヌーピングし、前記キャッシ
    ュ手段は、キャッシュミスが起こったとき、キャッシュ
    手段では変更されているが、前記共用主メモリではまだ
    変更されていない行であるダーティな行を、まず、前記
    ストアバッファに書込み、次に、前記共用主メモリから
    新たな行を読取ることにより、前記ダーティな行及びそ
    のタグを置換えるような多重プロセッサシステムにあっ
    て、キャッシュコヒーレンシーを維持する方法におい
    て、 第１のキャッシュ手段がキャッシュミスを生じたとき、
    前記第１のキャッシュ手段によりダーティな行をその第
    １のストアバッファに書込む過程と；前記第１のキャッ
    シュ手段により前記バスの制御を獲得する過程と；前記
    第１のキャッシュ手段により前記共用主メモリから前記
    バスを介して新たな行を読取る過程と；前記バスが前記
    第１のキャッシュ手段に対して利用可能である場合、前
    記ダーティな行を前記共用主メモリに書込み、利用可能
    ではない場合には、前記第１のキャッシュ手段は第２の
    プロセッサからの第２のキャッシュ手段によるスヌーピ
    ングを検査する過程と；前記第２のキャッシュ手段から
    のアドレスを、前記ストアバッファに結合する連想記憶
    装置に記憶されている前記ダーティな行の前記タグと比
    較し、ヒットがあれば、前記ダーティな行を更新のため
    に前記第２のキャッシュ手段に供給する過程とから成る
    方法。
  2. 【請求項２】 バスを介して結合する複数のプロセッサ
    と、共用主メモリとを有し、前記複数のプロセッサのそ
    れぞれは少なくとも１つのキャッシュ手段と、ストアバ
    ッファとに結合し、前記キャッシュ手段はキャッシュメ
    モリと、その制御装置とを具備し、前記キャッシュ手段
    のそれぞれは、前記共用主メモリに対する書込み動作に
    関連するアドレスを監視することにより、前記書込みア
    ドレスを求めて前記バスをスヌーピングし、前記キャッ
    シュ手段は、キャッシュミスが起こったとき、キャッシ
    ュ手段では変更されているが、前記共用主メモリではま
    だ変更されていない行であるダーティな行を、まず、前
    記ストアバッファに書込み、次に、前記共用主メモリか
    ら新たな行を読取ることにより、前記ダーティな行及び
    そのタグを置換えるような多重プロセッサシステムにあ
    って、キャッシュコヒーレンシーを維持する装置におい
    て、 第１のキャッシュ手段がキャッシュミスを生じたとき、
    前記キャッシュ手段によりその第１のストアバッファに
    ダーティな行を書込む手段と；前記第１のキャッシュ手
    段により前記バスの制御を獲得する手段と；前記第１の
    キャッシュ手段により前記共用主メモリから前記バスを
    介して新たな行を読取る手段と；前記バスが前記第１の
    キャッシュ手段に対して利用可能である場合、前記ダー
    ティな行を前記共用主メモリに書込み、利用可能でない
    場合には、前記第１のキャッシュ手段は第２のプロセッ
    サからの第２のキャッシュ手段によるスヌーピングを検
    査するような手段と；前記第２のキャッシュ手段からの
    アドレスを、前記ストアバッファに結合する連想記憶装
    置に記憶されている前記ダーティな行の前記タグと比較
    し、ヒットがあれば、前記ダーティな行を更新のために
    前記第２のキャッシュ手段に供給する手段とを具備する
    装置。
JP5123091A 1992-04-29 1993-04-28 キャッシュコヒーレンスを維持する方法及び装置 Pending JPH0619786A (ja)

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