JP2002198495A - Semiconductor device and manufacturing method therefor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、誘電体キャパシタが設け
られた半導体装置に適用して好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device having a dielectric capacitor.
【０００２】[0002]
【従来の技術】通常、半導体メモリに用いられる誘電体
キャパシタは、メモリを形成しようとする基板上に、下
部電極、誘電体膜、および上部電極の順に、それぞれ互
いに平行に堆積させるプロセスにより作製される。2. Description of the Related Art In general, a dielectric capacitor used for a semiconductor memory is manufactured by a process of depositing a lower electrode, a dielectric film, and an upper electrode on a substrate on which the memory is to be formed, in parallel with each other. You.
【０００３】近年、半導体メモリの大容量化に伴うセル
面積の微細化を補うため、酸化シリコン（ＳｉＯ2）や
酸化タンタル（Ｔａ2Ｏ5）などの誘電体より、高い誘電
率を有する、ＳｒＴｉＯ3、（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐ
ＺＴ、ＰＬＺＴ、ＳｒＢｉ2Ｔａ2Ｏ9などの高誘電体材
料を用いることが検討されている。In recent years, in order to compensate for the miniaturization of the cell area accompanying the increase in the capacity of semiconductor memories, SrTiO, which has a higher dielectric constant than dielectrics such as silicon oxide (SiO 2 ) and tantalum oxide (Ta 2 O 5 ), has been proposed. 3 , (Ba, Sr) TiO 3 , P
Use of a high dielectric material such as ZT, PLZT, and SrBi 2 Ta 2 O 9 has been studied.
【０００４】ところが、これらの材料の電気特性は、キ
ャパシタ上に形成した層間絶縁膜やパッシベーション膜
などによって生じる応力により、劣化することがある。
特に平面型のキャパシタの場合、基板面内に発生する圧
縮応力や引っ張り応力の影響を大きく受ける。そのた
め、特性劣化の程度が大きく、大容量半導体メモリの信
頼性を改善する上で、非常に大きな問題となっていた。[0004] However, the electrical characteristics of these materials may be degraded by the stress generated by an interlayer insulating film, a passivation film, and the like formed on the capacitor.
In particular, in the case of a planar capacitor, it is greatly affected by a compressive stress and a tensile stress generated in the substrate surface. Therefore, the degree of characteristic deterioration is large, and this is a very serious problem in improving the reliability of a large-capacity semiconductor memory.
【０００５】また、半導体メモリのさらなる大容量化を
図るためには、キャパシタをペデスタル構造にする必要
がある。ここで、従来のペデスタル構造の誘電体キャパ
シタを有する半導体装置について図面を参照しつつ説明
する。In order to further increase the capacity of a semiconductor memory, it is necessary to form a capacitor in a pedestal structure. Here, a conventional semiconductor device having a dielectric capacitor having a pedestal structure will be described with reference to the drawings.
【０００６】すなわち、図１０に示すように、従来の誘
電体キャパシタを有する半導体装置においては、導電性
のＳｉ基板１０１上に、ＬＯＣＯＳ法により形成された
素子分離絶縁膜１０２が選択的に設けられている。ま
た、Ｓｉ基板１０１上の素子分離絶縁膜１０２によって
素子分離された領域には、ｎ＋型のソース領域１０３お
よびドレイン領域１０４が設けられている。これらのソ
ース領域１０３およびドレイン領域１０４の部分におい
て、Ｓｉ基板１０１上にゲート酸化膜（図示せず）を介
して設けられたゲート電極１０５に対して自己整合的
に、ｎ−型の低濃度ソース領域１０３ａおよび低濃度ド
レイン領域１０４ａが設けられている。ｎ＋型のソース
領域１０３およびドレイン領域１０４は、Ｓｉ基板１０
１上にゲート酸化膜（図示せず）を介して設けられたゲ
ート電極１０５およびその側壁のサイドウォールスペー
サ１０６に対して、自己整合的に設けられている。そし
て、これらのサイドウォールスペーサ１０６が設けられ
たゲート電極１０５、ソース領域１０３およびドレイン
領域１０４により、ｎチャネルＭＯＳトランジスタが構
成されている。That is, as shown in FIG. 10, in a conventional semiconductor device having a dielectric capacitor, an element isolation insulating film 102 formed by a LOCOS method is selectively provided on a conductive Si substrate 101. ing. Further, an n + -type source region 103 and a drain region 104 are provided in a region on the Si substrate 101 which is isolated by the element isolation insulating film 102. In the source region 103 and the drain region 104, an n − -type low-concentration source is self-aligned with a gate electrode 105 provided on a Si substrate 101 via a gate oxide film (not shown). A region 103a and a low-concentration drain region 104a are provided. The n + type source region 103 and the drain region 104 are
Gate electrode 105 provided on gate electrode 1 via a gate oxide film (not shown) and sidewall spacer 106 on the side wall thereof are provided in a self-aligned manner. The gate electrode 105 provided with the sidewall spacers 106, the source region 103 and the drain region 104 constitute an n-channel MOS transistor.
【０００７】また、ｎチャネルＭＯＳトランジスタを覆
うようにして、Ｓｉ基板１０１上にホウ素リンシリケー
トガラス（ＢＰＳＧ）からなる層間絶縁膜１０７が設け
られている。層間絶縁膜１０７の誘電体キャパシタの形
成領域の部分には、コンタクトホール１０８が形成され
ている。このコンタクトホール１０８の内部にはプラグ
電極１０９が埋め込まれている。このプラグ電極１０９
は不純物がドープされた多結晶Ｓｉからなる。[0007] An interlayer insulating film 107 made of boron phosphorus silicate glass (BPSG) is provided on the Si substrate 101 so as to cover the n-channel MOS transistor. A contact hole 108 is formed in a portion of the interlayer insulating film 107 where the dielectric capacitor is formed. A plug electrode 109 is embedded in the contact hole 108. This plug electrode 109
Is made of polycrystalline Si doped with impurities.
【０００８】層間絶縁膜１０７上のプラグ電極１０９が
設けられた領域上には、選択的に酸化イリジウム（Ｉｒ
Ｏ2）からなる第１の下部電極層１１０ａが設けられて
いる。また、この第１の下部電極層１１０ａ上には、選
択的に白金（Ｐｔ）からなる第２の下部電極層１１０ｂ
が設けられている。そして、これらの第１の下部電極層
１１０ａおよび第２の下部電極層１１０ｂにより、誘電
体キャパシタにおける下部電極１００が構成されてい
る。この下部電極１００は、径が０．４μｍφ程度で台
座型の柱状構造を有し、テーパ角は８０°である。On the region of the interlayer insulating film 107 where the plug electrode 109 is provided, iridium oxide (Ir)
A first lower electrode layer 110a made of O 2 ) is provided. Further, a second lower electrode layer 110b made of platinum (Pt) is selectively formed on the first lower electrode layer 110a.
Is provided. Then, the first lower electrode layer 110a and the second lower electrode layer 110b constitute a lower electrode 100 of the dielectric capacitor. The lower electrode 100 has a pedestal-type columnar structure with a diameter of about 0.4 μmφ and a taper angle of 80 °.
【０００９】また、誘電体キャパシタの形成領域に、下
部電極１００を覆うようにして選択的に高誘電体薄膜１
１１が設けられている。この高誘電体薄膜１１１は、Ｂ
ＳＴなどから構成される。また、この高誘電体薄膜１１
１を覆うように、上部電極１１２が設けられている。そ
して、これらの下部電極１００、高誘電体薄膜１１１お
よび上部電極１１２から誘電体キャパシタが構成されて
いる。また、図示省略したが、誘電体キャパシタおよび
層間絶縁膜１０７上に、さらに、平坦化された層間絶縁
膜や所望の積層構造を有するＡｌ配線が設けられて、半
導体装置が構成される。Further, the high dielectric thin film 1 is selectively formed in the formation region of the dielectric capacitor so as to cover the lower electrode 100.
11 are provided. This high dielectric thin film 111
ST, etc. Also, the high dielectric thin film 11
1 is provided so as to cover the first electrode 112. The lower electrode 100, the high dielectric thin film 111, and the upper electrode 112 constitute a dielectric capacitor. Although not shown, a planarized interlayer insulating film and an Al wiring having a desired laminated structure are further provided on the dielectric capacitor and the interlayer insulating film 107 to form a semiconductor device.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、ペデス
タル構造の誘電体キャパシタの場合、上部電極と下部電
極との間に電圧が印加されると、下部電極における側壁
部分と上底部分との接線であるエッジ部分において、電
界集中が発生する。そして、これによって、電気的ショ
ートが発生しやすいという問題があった。However, in the case of a dielectric capacitor having a pedestal structure, when a voltage is applied between the upper electrode and the lower electrode, a tangent line between the side wall and the upper bottom of the lower electrode is formed. Electric field concentration occurs at the edge portion. As a result, there is a problem that an electrical short is likely to occur.
【００１１】したがって、この発明の目的は、柱状構造
の電極を有する誘電体キャパシタに用いられる誘電体膜
として、酸化物などからなる高誘電体膜や強誘電体膜を
使用した場合であっても、半導体基板の面内に発生する
内部応力による誘電体膜の特性劣化や、下部電極のエッ
ジ部分に電界が集中することに起因するリーク電流の増
大などを抑制することができ、高い信頼性を有する３次
元構造の大容量半導体メモリが設けられた半導体装置を
提供することにある。Therefore, an object of the present invention is to provide a case where a high dielectric film made of oxide or the like or a ferroelectric film is used as a dielectric film used for a dielectric capacitor having a columnar structure electrode. In addition, it is possible to suppress the deterioration of the characteristics of the dielectric film due to the internal stress generated in the plane of the semiconductor substrate and the increase of the leak current caused by the concentration of the electric field at the edge portion of the lower electrode, thereby achieving high reliability. Another object of the present invention is to provide a semiconductor device provided with a large-capacity semiconductor memory having a three-dimensional structure.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、半導体基板上に、柱状構
造の第１の電極と、第１の電極を覆うように設けられた
誘電体膜と、第１の電極および誘電体膜を覆うように設
けられた第２の電極とからなる誘電体キャパシタを有す
る半導体装置において、第１の電極の上底上に、第１の
電極と誘電体膜とに挟まれて非導電体が設けられている
ことを特徴とするものである。According to a first aspect of the present invention, a first electrode having a columnar structure is provided on a semiconductor substrate so as to cover the first electrode. Semiconductor device having a dielectric capacitor composed of a dielectric film formed as described above and a first electrode and a second electrode provided so as to cover the dielectric film, a first electrode is provided on the upper bottom of the first electrode. A non-conductive material is provided between the electrode and the dielectric film.
【００１３】この第１の発明において、第１の電極と第
２の電極とに誘電体膜が挟まれて、実効的にキャパシタ
として動作する部分を、第１の電極の側壁部分とするた
めに、典型的には、柱状構造を有する第１の電極の側壁
に、誘電体膜および第２の電極が順次積層されて設けら
れている。In the first aspect of the present invention, a portion in which a dielectric film is sandwiched between the first electrode and the second electrode to effectively operate as a capacitor is used as a side wall portion of the first electrode. Typically, a dielectric film and a second electrode are sequentially laminated on the side wall of the first electrode having a columnar structure.
【００１４】この第１の発明において、典型的には、非
導電体は、誘電体膜より誘電率の低い低誘電率材料から
なる。そして、この低誘電率材料は、酸化シリコン（Ｓ
ｉＯ 2）、酸化チタン（ＴｉＯ2）、アルミナ（Ａｌ
2Ｏ3）、酸化ニオブ（Ｎｂ2Ｏ5）、酸化タンタル（Ｔａ
2Ｏ5）、酸化ジルコニウム（ＺｒＯ2）、酸化セリウム
（ＣｅＯ2）、酸化イットリウム（Ｙ2Ｏ5）および酸化
ハフニウム（ＨｆＯ2）からなる群より選ばれた１種類
の酸化物である。In the first invention, typically,
The conductor is made of a low dielectric constant material with a lower dielectric constant than the dielectric film.
Become. This low dielectric constant material is made of silicon oxide (S
iO Two), Titanium oxide (TiO)Two), Alumina (Al
TwoOThree), Niobium oxide (NbTwoOFive), Tantalum oxide (Ta)
TwoOFive), Zirconium oxide (ZrO)Two), Cerium oxide
(CeOTwo), Yttrium oxide (YTwoOFive) And oxidation
Hafnium (HfOTwo1) selected from the group consisting of
Is an oxide of
【００１５】この第１の発明において、典型的には、低
誘電率材料は、反応性イオンエッチングの際のハードマ
スクとして用いられる材料であり、このハードマスクと
しては、具体的に、ＳｉＯ2、ＴｉＯ2、Ａｌ2Ｏ3、Ｎｂ
2Ｏ5、Ｔａ2Ｏ5、ＺｒＯ2、ＣｅＯ2、Ｙ2Ｏ5およびＨｆ
Ｏ2からなる群より選ばれた少なくとも１種類以上の複
合酸化物からなるか、または、シリコン（Ｓｉ）、チタ
ン（Ｔｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、
タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、セリウム
（Ｃｅ）、イットリウム（Ｙ）およびハフニウム（Ｈ
ｆ）からなる群より選ばれた少なくとも１種類の金属、
またはこの群から選ばれた少なくとも１種類の元素を含
む合金材料からなる。In the first invention, typically, the low dielectric constant material is a material used as a hard mask at the time of reactive ion etching. As the hard mask, specifically, SiO 2 , TiO 2 , Al 2 O 3 , Nb
2 O 5 , Ta 2 O 5 , ZrO 2 , CeO 2 , Y 2 O 5 and Hf
It is made of at least one or more complex oxides selected from the group consisting of O 2 , or is composed of silicon (Si), titanium (Ti), aluminum (Al), niobium (Nb),
Tantalum (Ta), zirconium (Zr), cerium (Ce), yttrium (Y) and hafnium (H
f) at least one metal selected from the group consisting of:
Alternatively, it is made of an alloy material containing at least one element selected from this group.
【００１６】この発明の第２の発明は、半導体基板上
に、柱状構造の第１の電極と、第１の電極を覆うように
して設けられた誘電体膜と、第１の電極および誘電体膜
を覆うようにして設けられた第２の電極とからなる誘電
体キャパシタが設けられた半導体装置の製造方法におい
て、半導体基板上に、第１の導電膜を形成し、第１の導
電膜上に非導電体膜を形成し、非導電体膜および第１の
導電膜を柱状構造にパターンニングすることにより、上
底上に非導電体膜が設けられた第１の電極を形成し、非
導電体膜および第１の電極を覆うように誘電体膜を形成
し、誘電体膜の表面上に第２の導電膜を形成するように
したことを特徴とするものである。According to a second aspect of the present invention, there is provided a first electrode having a columnar structure on a semiconductor substrate, a dielectric film provided so as to cover the first electrode, a first electrode and a dielectric. In a method of manufacturing a semiconductor device provided with a dielectric capacitor including a second electrode provided so as to cover a film, a first conductive film is formed on a semiconductor substrate, and the first conductive film is formed on the first conductive film. Forming a first electrode provided with a non-conductive film on the upper bottom by patterning the non-conductive film and the first conductive film into a columnar structure; A dielectric film is formed so as to cover the conductor film and the first electrode, and a second conductive film is formed on the surface of the dielectric film.
【００１７】この第２の発明において、典型的には、第
２の導電膜をパターニングすることにより、第２の電極
を形成する。In the second invention, typically, the second electrode is formed by patterning the second conductive film.
【００１８】この第２の発明において、典型的には、非
導電体膜を形成した後、非導電体膜をパターンニング
し、パターンニングされた非導電体膜をマスクとして反
応性イオンエッチング法により第１の導電体膜をパター
ンニングする。そして、このマスクとして用いられる非
導電体膜は、酸化シリコン（ＳｉＯ2）、酸化チタン
（ＴｉＯ2）、アルミナ（Ａｌ2Ｏ3）、酸化ニオブ（Ｎ
ｂ2Ｏ5）、酸化タンタル（Ｔａ2Ｏ5）、酸化ジルコニウ
ム（ＺｒＯ2）、酸化セリウム（ＣｅＯ2）、酸化イット
リウム（Ｙ2Ｏ5）および酸化ハフニウム（ＨｆＯ2）か
らなる群より選ばれた少なくとも１種類以上の複合酸化
物からなるか、または、シリコン（Ｓｉ）、チタン（Ｔ
ｉ）、アルミニウム（Ａｌ）、ニオブ（Ｎｂ）、タンタ
ル（Ｔａ）、ジルコニウム（Ｚｒ）、セリウム（Ｃ
ｅ）、イットリウム（Ｙ）およびハフニウム（Ｈｆ）か
らなる群より選ばれた少なくとも１種類の元素を含む合
金材料からなる。In the second invention, typically, after forming a non-conductive film, the non-conductive film is patterned, and the patterned non-conductive film is used as a mask by a reactive ion etching method. The first conductor film is patterned. The non-conductive film used as this mask is made of silicon oxide (SiO 2 ), titanium oxide (TiO 2 ), alumina (Al 2 O 3 ), niobium oxide (N
b 2 O 5), tantalum oxide (Ta 2 O 5), zirconium oxide (ZrO 2), cerium oxide (CeO 2), selected from the group consisting of yttrium oxide (Y 2 O 5) and hafnium oxide (HfO 2) Or at least one type of composite oxide, or silicon (Si), titanium (T
i), aluminum (Al), niobium (Nb), tantalum (Ta), zirconium (Zr), cerium (C
e), an alloy material containing at least one element selected from the group consisting of yttrium (Y) and hafnium (Hf).
【００１９】この発明の第３の発明は、半導体基板上
に、柱状構造の第１の電極と、第１の電極を覆うように
して設けられた誘電体膜と、第１の電極および誘電体膜
を覆うようにして設けられた第２の電極とからなる誘電
体キャパシタが設けられた半導体装置の製造方法におい
て、半導体基板上に、柱状構造の第１の電極を形成し、
少なくとも、柱状構造の第１の電極の上底上に、選択的
に非導電体膜を形成し、非導電体膜および第１の電極を
覆うようにして誘電体膜を形成し、誘電体膜の表面上
に、第２の電極を構成する導電膜を形成するようにした
ことを特徴とするものである。According to a third aspect of the present invention, there is provided a first electrode having a columnar structure on a semiconductor substrate, a dielectric film provided so as to cover the first electrode, a first electrode and a dielectric film. In a method of manufacturing a semiconductor device provided with a dielectric capacitor including a second electrode provided so as to cover a film, a first electrode having a columnar structure is formed on a semiconductor substrate;
Forming a non-conductive film selectively on at least an upper bottom of the first electrode having a columnar structure, and forming a dielectric film so as to cover the non-conductive film and the first electrode; A conductive film forming the second electrode is formed on the surface of the first electrode.
【００２０】この第３の発明において、典型的には、半
導体基板上に、電気めっき法により、柱状構造の第１の
電極を形成する。In the third invention, typically, a first electrode having a columnar structure is formed on a semiconductor substrate by electroplating.
【００２１】この第３の発明において、典型的には、第
１の電極を形成した後、第１の電極を覆うように金属膜
を形成し、金属膜のうちの第１の電極の側壁の部分を選
択的に除去し、第１の金属膜の残された部分を酸化する
ことにより、少なくとも第１の電極の上底上に非導電体
膜を形成する。In the third invention, typically, after forming the first electrode, a metal film is formed so as to cover the first electrode, and the side wall of the first electrode of the metal film is formed. By selectively removing the portion and oxidizing the remaining portion of the first metal film, a non-conductive film is formed at least on the upper bottom of the first electrode.
【００２２】この第２および第３の発明において、典型
的には、非導電体膜は、誘電体膜より誘電率が低い低誘
電率材料から構成される。そして、この第２および第３
の発明において、具体的には、低誘電率材料は、酸化シ
リコン（ＳｉＯ2）、酸化チタン（ＴｉＯ2）、アルミナ
（Ａｌ2Ｏ3）、酸化ニオブ（Ｎｂ2Ｏ5）、酸化タンタル
（Ｔａ2Ｏ5）、酸化ジルコニウム（ＺｒＯ2）、酸化セ
リウム（ＣｅＯ2）、酸化イットリウム（Ｙ2Ｏ5）およ
び酸化ハフニウム（ＨｆＯ2）からなる群より選ばれた
少なくとも１種類以上の複合酸化物からなるか、また
は、シリコン（Ｓｉ）、チタン（Ｔｉ）、アルミニウム
（Ａｌ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ジルコ
ニウム（Ｚｒ）、セリウム（Ｃｅ）、イットリウム
（Ｙ）およびハフニウム（Ｈｆ）からなる群より選ばれ
た少なくとも１種類の金属、またはこの群から選ばれた
少なくとも１種類の元素を含む合金材料からなる。In the second and third inventions, typically, the non-conductive film is made of a low dielectric constant material having a lower dielectric constant than the dielectric film. And the second and third
Specifically, the low dielectric constant material includes silicon oxide (SiO 2 ), titanium oxide (TiO 2 ), alumina (Al 2 O 3 ), niobium oxide (Nb 2 O 5 ), and tantalum oxide (Ta). 2 O 5 ), zirconium oxide (ZrO 2 ), cerium oxide (CeO 2 ), yttrium oxide (Y 2 O 5 ), and at least one complex oxide selected from the group consisting of hafnium oxide (HfO 2 ) Or from silicon (Si), titanium (Ti), aluminum (Al), niobium (Nb), tantalum (Ta), zirconium (Zr), cerium (Ce), yttrium (Y) and hafnium (Hf) At least one kind of metal selected from the group consisting of, or an alloy material containing at least one kind of element selected from this group.
【００２３】この発明において、典型的には、第１の電
極が誘電体キャパシタにおける下部電極であり、第２の
電極が誘電体キャパシタにおける上部電極である。In the present invention, typically, the first electrode is a lower electrode of the dielectric capacitor, and the second electrode is an upper electrode of the dielectric capacitor.
【００２４】この発明において、典型的には、誘電体膜
は、ＢａＳｒＴｉＯ（ただし、０≦Ｓｒ／Ｔｉ≦１．
０、０≦Ｂａ／Ｔｉ≦１．０）、いわゆるＢＳＴなどの
高誘電体材料からなる。また、この発明において、誘電
体膜は、ＢｉＳｒＴａＯ（ただし、２．０≦２Ｂｉ／Ｔ
ａ≦２．５、０．７≦２Ｓｒ／Ｔａ≦１．１）、いわゆ
るＳＢＴなどの強誘電体材料からなる。また、この発明
において、典型的には、誘電体膜は、ＰｂＺｒＴｉＯ
（ただし、０．１≦Ｚｒ／Ｐｂ≦０．６、０．４≦Ｔｉ
／Ｐｂ≦０．９）、いわゆるＰＺＴなどの強誘電体材料
からなる。In the present invention, typically, the dielectric film is made of BaSrTiO (0 ≦ Sr / Ti ≦ 1.
0, 0 ≦ Ba / Ti ≦ 1.0), which is a high dielectric material such as BST. In the present invention, the dielectric film is made of BiSrTaO (provided that 2.0 ≦ 2 Bi / T
a ≦ 2.5, 0.7 ≦ 2Sr / Ta ≦ 1.1), which is a ferroelectric material such as so-called SBT. In the present invention, typically, the dielectric film is made of PbZrTiO.
(However, 0.1 ≦ Zr / Pb ≦ 0.6, 0.4 ≦ Ti
/Pb≦0.9), which is a ferroelectric material such as PZT.
【００２５】この発明において、柱状構造は、具体的に
は、円柱構造、四角柱構造、三角柱構造、または円錐台
構造であるが、その他の柱状構造を採用することも可能
である。In the present invention, the columnar structure is, specifically, a columnar structure, a square columnar structure, a triangular columnar structure, or a truncated cone structure, but other columnar structures can be employed.
【００２６】この発明において、誘電体膜として、Ｂｉ
x（Ｓｒ，Ｃａ，Ｂａ）y（Ｔａ，Ｎｂ）2Ｏz（ただし、
１．７０≦ｘ≦２．５０、０．６０≦ｙ≦１．２０、ｚ
＝９±ｄ、０≦ｄ≦１．０）で表される結晶相を主たる
結晶相とする強誘電体を用いることも可能である。ま
た、この発明において、誘電体膜として、（ＰｂxＮｂ1
-x）y（ＺｒzＴｉ1-z）1.0Ｏ3.0（ただし、０．７５≦
ｘ≦１．０、０．９≦ｙ≦１．２、０．１≦ｚ≦０．
７）で表される結晶相を主たる結晶相とする強誘電体を
用いることも可能である。また、この発明は、典型的に
は、ＦＲＡＭに適用されるが、ＤＲＡＭに適用すること
も可能である。In the present invention, Bi is used as the dielectric film.
x (Sr, Ca, Ba) y (Ta, Nb) 2 O z (where,
1.70 ≦ x ≦ 2.50, 0.60 ≦ y ≦ 1.20, z
= 9 ± d, 0 ≦ d ≦ 1.0) can be used as the main crystal phase. Further, in the present invention, (Pb x Nb 1
-x) y (Zr z Ti 1 -z) 1.0 O 3.0 ( however, 0.75 ≦
x ≦ 1.0, 0.9 ≦ y ≦ 1.2, 0.1 ≦ z ≦ 0.
It is also possible to use a ferroelectric having the crystal phase represented by 7) as a main crystal phase. The present invention is typically applied to an FRAM, but can also be applied to a DRAM.
【００２７】上述のように構成されたこの発明による半
導体装置およびその製造方法によれば、柱状構造の第１
の電極と、第１の電極を覆うように設けられた誘電体膜
と、第１の電極および誘電体膜を覆うように設けられた
第２の電極とからなる誘電体キャパシタを有する半導体
装置において、第１の電極の上底上に非導電体を設ける
ようにしていることにより、第１の電極の柱状構造のエ
ッジ部分が、誘電体膜や第２の電極のエッジ部分と離れ
るため、エッジ部分における電界の集中を緩和すること
ができる。According to the semiconductor device and the method of manufacturing the same according to the present invention, the first structure having the columnar structure
A semiconductor device having a dielectric capacitor including: a first electrode, a dielectric film provided to cover the first electrode, and a second electrode provided to cover the first electrode and the dielectric film. Since the non-conductive material is provided on the upper bottom of the first electrode, the edge of the columnar structure of the first electrode is separated from the edge of the dielectric film or the second electrode. The concentration of the electric field in the portion can be reduced.
【００２８】[0028]
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、以下の実施形態
の全図においては、同一または対応する部分には同一の
符号を付す。Embodiments of the present invention will be described below with reference to the drawings. In all the drawings of the following embodiments, the same or corresponding portions are denoted by the same reference numerals.
【００２９】図１は、この発明の第１の実施形態による
誘電体キャパシタを有する半導体装置を示す。図１に示
すように、この半導体装置においては、導電性のＳｉ基
板１上に、ＬＯＣＯＳ法やトレンチ（溝素子分離）法な
どにより形成された、素子分離絶縁膜２が選択的に設け
られている。また、Ｓｉ基板１上の素子分離絶縁膜２に
よって素子分離された領域に、ゲート電極３が設けられ
ている。このゲート電極３は、例えば多結晶Ｓｉ膜と珪
化タングステン（ＷＳｉ）膜との積層膜などから構成さ
れる。また、このゲート電極３の側壁に、サイドウォー
ルスペーサ４が設けられている。ゲート電極３およびサ
イドウォールスペーサ４に対して自己整合的に、ｎ＋型
のソース領域５およびドレイン領域６が設けられてい
る。さらに、ゲート電極３に対して自己整合的にｎ−型
の低濃度ソース領域５ａおよび低濃度ドレイン領域６ａ
が設けられ、ＬＤＤ構造が構成されている。そして、Ｓ
ｉ基板１上の、サイドウォールスペーサ４が設けられた
ゲート電極３、ソース領域５およびドレイン領域６によ
り、ｎチャネルＭＯＳトランジスタが構成されている。FIG. 1 shows a semiconductor device having a dielectric capacitor according to a first embodiment of the present invention. As shown in FIG. 1, in this semiconductor device, an element isolation insulating film 2 formed by a LOCOS method, a trench (trench element isolation) method, or the like is selectively provided on a conductive Si substrate 1. I have. Further, a gate electrode 3 is provided in a region on the Si substrate 1 separated by the element isolation insulating film 2. The gate electrode 3 is composed of, for example, a laminated film of a polycrystalline Si film and a tungsten silicide (WSi) film. Further, a sidewall spacer 4 is provided on a side wall of the gate electrode 3. An n + -type source region 5 and a drain region 6 are provided in self-alignment with the gate electrode 3 and the sidewall spacer 4. Further, the n − -type low-concentration source region 5 a and the low-concentration drain region 6 a are self-aligned with respect to the gate electrode 3.
Are provided to form an LDD structure. And S
The gate electrode 3 provided with the sidewall spacer 4 on the i-substrate 1, the source region 5 and the drain region 6 constitute an n-channel MOS transistor.
【００３０】また、ｎチャネルＭＯＳトランジスタを覆
うようにして、Ｓｉ基板１上に層間絶縁膜７が設けられ
ている。この層間絶縁膜７は、例えば、ホウ素リンシリ
ケートガラス（ＢＰＳＧ）からなる。An interlayer insulating film 7 is provided on Si substrate 1 so as to cover the n-channel MOS transistor. This interlayer insulating film 7 is made of, for example, boron phosphorus silicate glass (BPSG).
【００３１】また、層間絶縁膜７の誘電体キャパシタの
形成領域の部分には、コンタクトホール８が形成されて
いる。このコンタクトホール８の内部にはプラグ電極９
が埋め込まれている。このプラグ電極９は、例えば不純
物がドープされた多結晶Ｓｉからなる。A contact hole 8 is formed in a portion of the interlayer insulating film 7 where the dielectric capacitor is formed. The plug electrode 9 is provided inside the contact hole 8.
Is embedded. The plug electrode 9 is made of, for example, polycrystalline Si doped with impurities.
【００３２】また、層間絶縁膜７上のプラグ電極９が設
けられた領域には、選択的に、例えばＩｒＯ2からなる
第１の下部電極層１０ａが設けられている。この第１の
下部電極層１０ａ上には、選択的に例えば白金（Ｐｔ）
からなる第２の下部電極層１０ｂが設けられている。そ
して、これらの第１の下部電極層１０ａおよび第２の下
部電極層１０ｂにより、誘電体キャパシタにおける下部
電極１０が構成されている。この下部電極１０は、径が
例えば０．４μｍφ程度の台座型で柱状構造を有し、テ
ーパ角は例えば８０°である。In a region where the plug electrode 9 is provided on the interlayer insulating film 7, a first lower electrode layer 10a made of, for example, IrO 2 is selectively provided. For example, platinum (Pt) is selectively formed on the first lower electrode layer 10a.
A second lower electrode layer 10b is provided. The first lower electrode layer 10a and the second lower electrode layer 10b constitute a lower electrode 10 of the dielectric capacitor. The lower electrode 10 has a pedestal-type columnar structure with a diameter of, for example, about 0.4 μmφ, and a taper angle of, for example, 80 °.
【００３３】また、下部電極１０の上底上には、例えば
ＴｉＯ2などの低誘電率材料からなる低誘電率層１１が
設けられている。この低誘電率層１１は、後述する誘電
体キャパシタの形成プロセスにおいて、ＲＩＥ法による
エッチング時に、ハードマスクとして用いられる。On the upper bottom of the lower electrode 10, a low dielectric layer 11 made of a low dielectric material such as TiO 2 is provided. This low dielectric constant layer 11 is used as a hard mask at the time of etching by the RIE method in a later-described dielectric capacitor forming process.
【００３４】また、下部電極１０および低誘電率層１１
を覆うようにして、誘電体キャパシタの形成領域に選択
的に高誘電体薄膜１２が設けられている。この高誘電体
薄膜１２は、例えば、バリウム（Ｂａ）、ストロンチウ
ム（Ｓｒ）、ＴｉおよびＯからなるペロブスカイト構造
のＢＳＴから構成され、その原子組成比は、０≦Ｓｒ／
Ｔｉ≦１．０、０≦Ｂａ／Ｔｉ≦１．０である。また、
この高誘電体薄膜１２の膜厚は、例えば５０ｎｍであ
る。The lower electrode 10 and the low dielectric layer 11
, A high dielectric thin film 12 is selectively provided in the formation region of the dielectric capacitor. The high dielectric thin film 12 is made of, for example, BST having a perovskite structure composed of barium (Ba), strontium (Sr), Ti and O, and the atomic composition ratio thereof is 0 ≦ Sr /
Ti ≦ 1.0, 0 ≦ Ba / Ti ≦ 1.0. Also,
The thickness of the high dielectric thin film 12 is, for example, 50 nm.
【００３５】また、この高誘電体薄膜１２を覆うように
して、上部電極１３が設けられている。この上部電極１
３は、例えばＰｔからなり、その膜厚は例えば５０ｎｍ
である。そして、これらの下部電極１０、低誘電率層１
１、高誘電体薄膜１２および上部電極１３により、この
第１の実施形態による誘電体キャパシタが構成されてい
る。An upper electrode 13 is provided so as to cover the high dielectric thin film 12. This upper electrode 1
3 is made of, for example, Pt and has a thickness of, for example, 50 nm.
It is. The lower electrode 10 and the low dielectric layer 1
1. The dielectric capacitor according to the first embodiment is constituted by the high dielectric thin film 12 and the upper electrode 13.
【００３６】また、図示省略したが、誘電体キャパシタ
および層間絶縁膜７上に、さらに、平坦化された層間絶
縁膜、および所望の積層構造を有する例えばＡｌやＣｕ
からなる配線が設けられ、この第１の実施形態による半
導体装置が構成される。Although not shown, on the dielectric capacitor and the interlayer insulating film 7, a flattened interlayer insulating film and, for example, Al or Cu having a desired laminated structure are formed.
Are provided, and the semiconductor device according to the first embodiment is configured.
【００３７】次に、上述のように構成されたこの第１の
実施形態による誘電体キャパシタを有する半導体装置の
製造方法について説明する。図２に、この第１の実施形
態による半導体装置の製造プロセスを示す。Next, a description will be given of a method of manufacturing the semiconductor device having the dielectric capacitor according to the first embodiment configured as described above. FIG. 2 shows the manufacturing process of the semiconductor device according to the first embodiment.
【００３８】すなわち、図２Ａに示すように、まず、従
来公知の方法により、Ｓｉ基板１上に、ｎチャネルＭＯ
Ｓトランジスタ（図２中、図示せず）を形成する。その
後、Ｓｉ基板１の全面に、例えば化学気相成長（ＣＶ
Ｄ）法によりＢＰＳＧを成膜し平坦化する。これによ
り、層間絶縁膜７が形成される。次に、ｎチャネルＭＯ
Ｓトランジスタのソース領域５の上方の層間絶縁膜７の
部分に、選択的にコンタクトホール８を形成する。その
後、コンタクトホール８の内部に、多結晶Ｓｉを埋め込
む。これにより、プラグ電極９が形成される。次に、Ｓ
ｉ基板１上に、例えばスパッタリング法により、通常の
条件で、後に第１の下部電極層１０ａとなるＩｒＯ2膜
を成膜する。次に、ＩｒＯ2膜上に、例えばスパッタリ
ング法により、通常の条件で、後に第２の下部電極層１
０ｂとなるＰｔ膜を形成する。次に、Ｐｔ膜上に、例え
ばスパッタリング法により、低誘電率材料のＴｉＯ2膜
を成膜する。次に、リソグラフィ工程を経て、例えばＲ
ＩＥ法により、ＴｉＯ2膜を下部電極１０の形状にパタ
ーンニングする。このＲＩＥ法によりパターンニングさ
れたＴｉＯ2膜は、後に上述した低誘電率層１１として
用いられる。That is, as shown in FIG. 2A, first, an n-channel MO is formed on a Si substrate 1 by a conventionally known method.
An S transistor (not shown in FIG. 2) is formed. Thereafter, for example, chemical vapor deposition (CV) is performed on the entire surface of the Si substrate 1.
BPSG is deposited and flattened by the method D). Thereby, an interlayer insulating film 7 is formed. Next, the n-channel MO
A contact hole 8 is selectively formed in a portion of the interlayer insulating film 7 above the source region 5 of the S transistor. After that, polycrystalline Si is embedded in the contact hole 8. Thereby, the plug electrode 9 is formed. Next, S
On the i-substrate 1, an IrO 2 film, which will later become the first lower electrode layer 10a, is formed under ordinary conditions by, for example, a sputtering method. Next, the second lower electrode layer 1 is formed on the IrO 2 film under ordinary conditions by, for example, a sputtering method.
A Pt film to be 0b is formed. Next, a TiO 2 film of a low dielectric constant material is formed on the Pt film by, for example, a sputtering method. Next, through a lithography process, for example, R
The TiO 2 film is patterned into the shape of the lower electrode 10 by the IE method. The TiO 2 film patterned by the RIE method is used later as the low dielectric constant layer 11 described above.
【００３９】次に、例えばＲＩＥ法により、パターンニ
ングされたＴｉＯ2膜をハードマスクとして、Ｐｔ膜お
よびＩｒＯ2膜を順次エッチングする。これにより、Ｐ
ｔ膜およびＩｒＯ2膜を、テーパ角が８０°で、径が
０．４μｍの台座型の柱状に形成する。なお、エッチン
グガスとしては、例えばＣｌ2ガスとＯ2ガスとの混合ガ
スを用いる。このＰｔ膜およびＩｒＯ2膜のエッチング
により、それぞれ第２の下部電極層１０ｂおよび第１の
下部電極層１０ａが形成され、これらからなる下部電極
１０が形成される。このとき、下部電極１０上には、ハ
ードマスクとして用いられたＩｒＯ2からなる低誘電率
層１１が、例えば３０ｎｍ程度の膜厚で残される。Next, the Pt film and the IrO 2 film are sequentially etched by, eg, RIE using the patterned TiO 2 film as a hard mask. This allows P
The t film and the IrO 2 film are formed in the shape of a pedestal column having a taper angle of 80 ° and a diameter of 0.4 μm. As an etching gas, for example, a mixed gas of Cl 2 gas and O 2 gas is used. The etching of the Pt film and the IrO 2 film forms the second lower electrode layer 10b and the first lower electrode layer 10a, respectively, and the lower electrode 10 composed of these is formed. At this time, the low dielectric constant layer 11 of IrO 2 used as a hard mask is left on the lower electrode 10 with a thickness of, for example, about 30 nm.
【００４０】次に、図２Ｂに示すように、下部電極１０
の形成が終了したＳｉ基板１を、有機金属化学気相成長
（ＭＯＣＶＤ）装置の反応チャンバー（図示せず）内に
搬入する。その後、キャリアガスとしてＡｒガスを用
い、Ｂａ（ＤＰＭ）2、Ｓｒ（ＤＰＭ）2、およびＴｉ
（ｉ−ＯＣ3Ｈ7）2（ＤＰＭ）2（ＤＰＭ＝ジピバロイル
メタン(Ｃ11Ｈ20Ｏ2)）を所定の割合で混合したガス
に、さらにＯ2ガスを混合した混合ガスを、反応チャン
バー内に導入する。これにより、下部電極１０および低
誘電率層１１を覆うようにして、Ｂａ、Ｓｒ、Ｔｉおよ
びＯからなる非晶質（アモルファス）層２１が形成され
る。ここで、この非晶質層２１の形成におけるＣＶＤ条
件の一例を挙げると、反応ガス圧を１．３３×１０〜
６．６７×１０3Ｐａ（０．１〜５０Ｔｏｒｒ）、基板
温度を４００〜５００℃とし、膜厚を５０ｎｍとする。
その後、例えば、酸素雰囲気中において６００℃の温度
で３分間熱処理を行う。次に、Ｓｉ基板１の全面にＰｔ
を成膜する。これによりＰｔからなる金属薄膜２２が形
成される。Next, as shown in FIG. 2B, the lower electrode 10
After the formation of the Si substrate 1, the Si substrate 1 is carried into a reaction chamber (not shown) of a metal organic chemical vapor deposition (MOCVD) apparatus. Then, using Ar gas as a carrier gas, Ba (DPM) 2 , Sr (DPM) 2 , and Ti
(I-OC 3 H 7 ) 2 (DPM) 2 (DPM = dipivaloylmethane (C 11 H 20 O 2 )) mixed gas at a predetermined ratio and a mixed gas obtained by further mixing O 2 gas , Introduced into the reaction chamber. As a result, an amorphous layer 21 made of Ba, Sr, Ti and O is formed so as to cover the lower electrode 10 and the low dielectric constant layer 11. Here, as an example of the CVD conditions for forming the amorphous layer 21, the reaction gas pressure is set to 1.33 × 10 3
6.67 × 10 3 Pa (0.1 to 50 Torr), the substrate temperature is 400 to 500 ° C., and the film thickness is 50 nm.
Thereafter, for example, heat treatment is performed at a temperature of 600 ° C. for 3 minutes in an oxygen atmosphere. Next, Pt is applied to the entire surface of the Si substrate 1.
Is formed. Thus, a metal thin film 22 made of Pt is formed.
【００４１】次に、図２Ｃに示すように、リソグラフィ
工程により、誘電体キャパシタの形状のレジストパター
ン（図示せず）を形成した後、このレジストパターンを
マスクとして、例えばＲＩＥ法により、金属薄膜２２お
よび非晶質層２１を、層間絶縁膜７の表面が露出するま
で順次エッチングする。これにより、金属薄膜２２が上
部電極１３の形状にパターンニングされるとともに、非
晶質層２１が高誘電体薄膜１２の形状にパターンニング
され、平面寸法が例えば１μｍ×１μｍの誘電体キャパ
シタが形成される。Next, as shown in FIG. 2C, a resist pattern (not shown) in the shape of a dielectric capacitor is formed by a lithography process, and the metal thin film 22 is formed by using this resist pattern as a mask, for example, by RIE. Then, the amorphous layer 21 is sequentially etched until the surface of the interlayer insulating film 7 is exposed. As a result, the metal thin film 22 is patterned into the shape of the upper electrode 13, and the amorphous layer 21 is patterned into the shape of the high dielectric thin film 12, thereby forming a dielectric capacitor having a plane dimension of, for example, 1 μm × 1 μm. Is done.
【００４２】次に、例えば、常圧下の酸素雰囲気中にお
いて、７００℃で３０分間熱処理を行う。これにより、
パターンニングされた非晶質層２１が、ペロブスカイト
構造のＢＳＴ膜に相変化される。Next, for example, heat treatment is performed at 700 ° C. for 30 minutes in an oxygen atmosphere under normal pressure. This allows
The patterned amorphous layer 21 is changed into a BST film having a perovskite structure.
【００４３】その後、全面に層間絶縁膜２３を形成し、
例えば化学機械研磨（ＣＭＰ）法により、その表面の平
坦化を行う。そして、この表面平坦化された層間絶縁膜
２３上に所望の積層構造を有するＡｌなどからなる配線
を形成する。Thereafter, an interlayer insulating film 23 is formed on the entire surface,
For example, the surface is flattened by a chemical mechanical polishing (CMP) method. Then, a wiring made of Al or the like having a desired laminated structure is formed on the interlayer insulating film 23 having the flattened surface.
【００４４】以上の工程により、図１に示す目的とする
誘電体キャパシタを有する半導体装置が製造される。Through the above steps, the semiconductor device having the intended dielectric capacitor shown in FIG. 1 is manufactured.
【００４５】以上のように、この第１の実施形態による
誘電体キャパシタを有する半導体装置によれば、下部電
極１０上に、下部電極１０のパターンニングの際にハー
ドマスクとして用いられた高誘電体薄膜１２より誘電率
が低い低誘電率層１１を設けるようにしていることによ
り、下部電極１０の上部における電界を緩和させること
ができるので、誘電体キャパシタにおける電界を下部電
極１０の側壁面にほぼ垂直な方向に主に集中させること
ができる。そのため、下部電極１０のエッジ部分などに
局所的に電界が集中するのを防止することができる。し
たがって、誘電体キャパシタを有する半導体装置、すな
わち、半導体メモリの信頼性を向上させることができ
る。As described above, according to the semiconductor device having the dielectric capacitor according to the first embodiment, the high dielectric material used as a hard mask when patterning the lower electrode 10 is formed on the lower electrode 10. By providing the low dielectric constant layer 11 having a lower dielectric constant than the thin film 12, the electric field in the upper part of the lower electrode 10 can be reduced. It can be concentrated mainly in the vertical direction. Therefore, it is possible to prevent the electric field from locally concentrating on the edge portion of the lower electrode 10 or the like. Therefore, the reliability of a semiconductor device having a dielectric capacitor, that is, a semiconductor memory can be improved.
【００４６】次に、この発明の第２の実施形態による誘
電体キャパシタを有する半導体装置の製造方法について
説明する。図３に、この第２の実施形態による誘電体キ
ャパシタを有する半導体装置を示す。Next, a method of manufacturing a semiconductor device having a dielectric capacitor according to the second embodiment of the present invention will be described. FIG. 3 shows a semiconductor device having the dielectric capacitor according to the second embodiment.
【００４７】この第２の実施形態による半導体装置の構
造においては、第１の実施形態におけると異なり、下部
電極１０上に設けられた低誘電率層３１がＳｉＯ2から
なり、この下部電極１０を覆うようにして設けられた強
誘電体薄膜３２が、層状ペロブスカイト構造のＳＢＴ膜
からなる。その他の構造においては、第１の実施形態に
おけると同様であるので、説明を省略する。In the structure of the semiconductor device according to the second embodiment, unlike the first embodiment, the low dielectric constant layer 31 provided on the lower electrode 10 is made of SiO 2. The ferroelectric thin film 32 provided so as to cover the SBT film has a layered perovskite structure. The other structures are the same as those in the first embodiment, and the description is omitted.
【００４８】次に、この第２の実施形態による誘電体キ
ャパシタを有する半導体装置の製造方法について説明す
る。図４に、この第２の実施形態による半導体装置の製
造プロセスを示す。Next, a method of manufacturing the semiconductor device having the dielectric capacitor according to the second embodiment will be described. FIG. 4 shows the manufacturing process of the semiconductor device according to the second embodiment.
【００４９】すなわち、図４Ａに示すように、まず、従
来公知の方法により、Ｓｉ基板１上に、ｎチャネルＭＯ
Ｓトランジスタ（図４中、図示せず）を形成する。その
後、Ｓｉ基板１の全面に、例えばＣＶＤ法によりＢＰＳ
Ｇを成膜し、その表面平坦化を行う。これにより、層間
絶縁膜７が形成される。次に、リソグラフィ工程および
エッチング工程により、層間絶縁膜７におけるｎチャネ
ルＭＯＳトランジスタのソース領域５の上方の部分に、
選択的に、コンタクトホール８を形成する。その後、コ
ンタクトホール８の内部に、多結晶Ｓｉを埋め込む。こ
れにより、プラグ電極９が形成される。That is, as shown in FIG. 4A, first, an n-channel MO is formed on a Si substrate 1 by a conventionally known method.
An S transistor (not shown in FIG. 4) is formed. Thereafter, the BPS is formed on the entire surface of the Si substrate 1 by, for example, the CVD method.
G is deposited and its surface is flattened. Thereby, an interlayer insulating film 7 is formed. Next, a portion of the interlayer insulating film 7 above the source region 5 of the n-channel MOS transistor is formed by a lithography process and an etching process.
Optionally, a contact hole 8 is formed. After that, polycrystalline Si is embedded in the contact hole 8. Thereby, the plug electrode 9 is formed.
【００５０】次に、例えばスパッタリング法により、Ｓ
ｉ基板１上の全面に、通常の条件で、後に第１の下部電
極層１０ａとなるＩｒＯ2膜を成膜する。このＩｒＯ2膜
の膜厚は例えば１００ｎｍである。次に、例えばスパッ
タリング法により、ＩｒＯ2膜上に、通常の条件で、後
に第２の下部電極層１０ｂとなるＰｔ膜を形成する。こ
のＰｔ膜の膜厚は、例えば２００ｎｍである。次に、例
えばスパッタリング法により、Ｐｔ膜上に低誘電率材料
のＳｉＯ2膜を成膜する。このＳｉＯ2膜の膜厚は、例え
ば５０ｎｍである。次に、リソグラフィ工程および、Ｒ
ＩＥ法などのエッチング工程を経て、ＳｉＯ2膜を下部
電極１０の形状にパターンニングする。この、ＲＩＥ法
によりパターンニングされたＳｉＯ2膜は、次の工程に
おいて、Ｐｔ膜およびＩｒＯ2膜におけるハードマスク
として用いられるとともに、誘電体キャパシタにおける
低誘電率層３１として用いられる。Next, for example, by sputtering,
An IrO 2 film, which will later become the first lower electrode layer 10a, is formed on the entire surface of the i-substrate 1 under normal conditions. The thickness of the IrO 2 film is, for example, 100 nm. Next, a Pt film which will later become the second lower electrode layer 10b is formed on the IrO 2 film under normal conditions by, for example, a sputtering method. The thickness of the Pt film is, for example, 200 nm. Next, an SiO 2 film of a low dielectric constant material is formed on the Pt film by, for example, a sputtering method. The thickness of this SiO 2 film is, for example, 50 nm. Next, the lithography step and R
The SiO 2 film is patterned into the shape of the lower electrode 10 through an etching process such as the IE method. The SiO 2 film patterned by the RIE method is used as a hard mask in the Pt film and the IrO 2 film in the next step, and is used as the low dielectric constant layer 31 in the dielectric capacitor.
【００５１】次に、パターンニングされたＳｉＯ2膜を
ハードマスクとして、例えばＲＩＥ法により、Ｐｔ膜お
よびＩｒＯ2膜を順次エッチングする。これにより、Ｐ
ｔ膜およびＩｒＯ2膜を、例えば、テーパ角が８０°
で、Ｓｉ基板１の平面に沿った径が０．４μｍφとなる
台座型の柱状構造にパターンニングする。このエッチン
グにおいては、エッチングガスとして、例えばＣｌ2ガ
スとＯ2ガスとの混合ガスを用いる。このＰｔ膜および
ＩｒＯ2膜のエッチングにより、それぞれ第２の下部電
極層１０ｂおよび第１の下部電極層１０ａが形成され、
これらにより下部電極１０が形成される。このとき、下
部電極１０上には、ハードマスクとして用いられたＳｉ
Ｏ2からなる低誘電率層３１が、例えば３０ｎｍ程度の
膜厚で残される。Next, using the patterned SiO 2 film as a hard mask, the Pt film and the IrO 2 film are sequentially etched by, eg, RIE. This allows P
The t film and the IrO 2 film have a taper angle of 80 °, for example.
Then, patterning is performed on a pedestal-type columnar structure having a diameter of 0.4 μmφ along the plane of the Si substrate 1. In this etching, for example, a mixed gas of Cl 2 gas and O 2 gas is used as an etching gas. By etching the Pt film and the IrO 2 film, a second lower electrode layer 10b and a first lower electrode layer 10a are formed, respectively.
Thus, the lower electrode 10 is formed. At this time, on the lower electrode 10, Si used as a hard mask was used.
The low dielectric constant layer 31 made of O 2 is left with a thickness of, for example, about 30 nm.
【００５２】次に、図４Ｂに示すように、下部電極１０
の形成が終了したＳｉ基板１を、ＭＯＣＶＤ装置の反応
チャンバー（図示せず）内に搬入する。ここで、このＭ
ＯＣＶＤ装置には、スワール気化器などの気化器が備え
られている。この気化器は反応チャンバー前段に設けら
れており、原料をガス化可能に構成されている。Next, as shown in FIG.
After the formation of the Si substrate 1, the Si substrate 1 is carried into a reaction chamber (not shown) of the MOCVD apparatus. Here, this M
The OCVD apparatus is provided with a vaporizer such as a swirl vaporizer. This vaporizer is provided in the front stage of the reaction chamber, and is configured to be able to gasify the raw material.
【００５３】Ｓｉ基板１を反応チャンバー内に搬入した
後、Ｂｉ3（Ｃ6Ｈ5）3、Ｓｒ（ＤＰＭ）2tetraglyme、
およびＴａ（ｉ−ＯＣ3Ｈ7）4ＤＰＭをＴＨＦ（テトラ
ヒドロフラン）に溶解した液体を上述の気化器によって
ガス化した原料に、Ａｒガスをキャリアガスとして添加
し、さらにＯ2ガスを混合した混合ガスを、反応チャン
バー内に導入する。これにより、下部電極１０および低
誘電率層３１を覆うようにして、Ｂａ、Ｓｒ、Ｔａおよ
びＯからなる非晶質（アモルファス）層３３が形成され
る。ここで、この非晶質層３３における原子組成比は、
２．０≦２Ｂｉ／Ｔａ≦２．５、０．７≦２Ｓｒ／Ｔａ
≦１．１である。また、この非晶質層２１の形成条件の
一例を挙げると、反応ガス圧を１．３３×１０〜６．６
５×１０3Ｐａ（０．１〜５０Ｔｏｒｒ）に保持し、基
板温度を４００〜５００℃に保持し、膜厚を５０ｎｍと
する。その後、例えば、酸素雰囲気中において６００℃
で３分間熱処理を行う。After loading the Si substrate 1 into the reaction chamber, Bi 3 (C 6 H 5 ) 3 , Sr (DPM) 2 tetraglyme,
And a liquid obtained by dissolving Ta (i-OC 3 H 7 ) 4 DPM in THF (tetrahydrofuran) by gasification by the above-described vaporizer, adding Ar gas as a carrier gas, and further mixing O 2 gas. Gas is introduced into the reaction chamber. Thus, an amorphous layer 33 made of Ba, Sr, Ta and O is formed so as to cover the lower electrode 10 and the low dielectric constant layer 31. Here, the atomic composition ratio in the amorphous layer 33 is:
2.0 ≦ 2Bi / Ta ≦ 2.5, 0.7 ≦ 2Sr / Ta
≦ 1.1. In addition, as an example of the conditions for forming the amorphous layer 21, the reaction gas pressure is set to 1.33 × 10 to 6.6.
The pressure is maintained at 5 × 10 3 Pa (0.1 to 50 Torr), the substrate temperature is maintained at 400 to 500 ° C., and the film thickness is 50 nm. Then, for example, at 600 ° C. in an oxygen atmosphere.
For 3 minutes.
【００５４】次に、非晶質層３３上の全面にＰｔを、５
０ｎｍ程度の膜厚に成膜する。これにより、後に上部電
極１３となる、Ｐｔからなる金属薄膜３４が形成され
る。Next, Pt is deposited on the entire surface of the amorphous layer 33 by 5.
The film is formed to a thickness of about 0 nm. As a result, a metal thin film 34 made of Pt, which will be the upper electrode 13 later, is formed.
【００５５】次に、図４Ｃに示すように、リソグラフィ
工程により、誘電体キャパシタの形状のレジストパター
ン（図示せず）を形成した後、このレジストパターンを
マスクとして、例えばＲＩＥ法により、金属薄膜３４お
よび非晶質層３３を、層間絶縁膜７の表面が露出するま
で順次エッチングする。これにより、金属薄膜２２が上
部電極１３の形状にパターンニングされるとともに、非
晶質層３３が強誘電体薄膜３２の形状にパターンニング
され、平面寸法が例えば１μｍ×１μｍの強誘電体キャ
パシタが形成される。Next, as shown in FIG. 4C, a resist pattern (not shown) having the shape of a dielectric capacitor is formed by a lithography process, and the metal thin film 34 is formed by using this resist pattern as a mask, for example, by RIE. Then, the amorphous layer 33 is sequentially etched until the surface of the interlayer insulating film 7 is exposed. As a result, the metal thin film 22 is patterned into the shape of the upper electrode 13, and the amorphous layer 33 is patterned into the shape of the ferroelectric thin film 32, thereby forming a ferroelectric capacitor having a plane dimension of, for example, 1 μm × 1 μm. It is formed.
【００５６】次に、例えば、常圧下の酸素雰囲気中にお
いて、７００℃で１時間程度熱処理を行う。これによ
り、パターンニングされた非晶質層３３が、層状ペロブ
スカイト構造のＳＢＴ膜に相変化される。Next, for example, heat treatment is performed at 700 ° C. for about one hour in an oxygen atmosphere under normal pressure. As a result, the patterned amorphous layer 33 is phase-changed into an SBT film having a layered perovskite structure.
【００５７】その後、全面に層間絶縁膜２３を形成し、
例えばＣＭＰ法により、その表面平坦化を行う。そし
て、この表面平坦化された層間絶縁膜２３上に所望の積
層構造を有するＡｌなどからなる配線を形成する。Thereafter, an interlayer insulating film 23 is formed on the entire surface,
For example, the surface is flattened by a CMP method. Then, a wiring made of Al or the like having a desired laminated structure is formed on the interlayer insulating film 23 having the flattened surface.
【００５８】以上の工程により、図３に示す目的とする
誘電体キャパシタを有する半導体装置が製造される。Through the above steps, the semiconductor device having the target dielectric capacitor shown in FIG. 3 is manufactured.
【００５９】この第２の実施形態によれば、第１の実施
形態におけると同様の効果を得ることができる。According to the second embodiment, the same effect as in the first embodiment can be obtained.
【００６０】次に、この発明の第３の実施形態による誘
電体キャパシタについて説明する。図５は、この発明の
第３の実施形態による誘電体キャパシタを有する半導体
装置を示す。Next, a dielectric capacitor according to a third embodiment of the present invention will be described. FIG. 5 shows a semiconductor device having a dielectric capacitor according to a third embodiment of the present invention.
【００６１】この第３の実施形態による半導体装置の構
造においては、第１の実施形態におけると異なり、下部
電極４０をＩｒＯ2からなる第１の下部電極層４０ａと
Ｉｒからなる第２の下部電極層４０ｂとから構成し、こ
の下部電極４０を覆うようにして設けられた強誘電体薄
膜４１が、強誘電体ペロブスカイト構造のＰＺＴ膜から
なる。また、上部電極４２はＩｒからなる。その他の構
造においては、第１の実施形態におけると同様であるの
で、説明を省略する。In the structure of the semiconductor device according to the third embodiment, unlike the first embodiment, the lower electrode 40 is composed of a first lower electrode layer 40a made of IrO 2 and a second lower electrode made of Ir. The ferroelectric thin film 41 composed of the PZT film having the ferroelectric perovskite structure is constituted by the layer 40b and provided so as to cover the lower electrode 40. The upper electrode 42 is made of Ir. The other structures are the same as those in the first embodiment, and the description is omitted.
【００６２】次に、上述のように構成されたこの第３の
実施形態による誘電体キャパシタを有する半導体装置の
製造方法について説明する。図６に、この第１の実施形
態による半導体装置の製造プロセスを示す。Next, a description will be given of a method of manufacturing the semiconductor device having the dielectric capacitor according to the third embodiment configured as described above. FIG. 6 shows the manufacturing process of the semiconductor device according to the first embodiment.
【００６３】すなわち、図６Ａに示すように、まず、従
来公知の方法により、Ｓｉ基板１上に、ｎチャネルＭＯ
Ｓトランジスタ（図６中、図示せず）を形成する。次
に、Ｓｉ基板１の全面に、例えばＣＶＤ法によりＢＰＳ
Ｇを成膜した後、その表面平坦化を行う。これにより、
層間絶縁膜７が形成される。次に、ｎチャネルＭＯＳト
ランジスタのソース領域５の上方における層間絶縁膜７
の部分に、選択的にコンタクトホール８を形成する。そ
の後、コンタクトホール８の内部に、多結晶Ｓｉを埋め
込む。これにより、プラグ電極９が形成される。次に、
Ｓｉ基板１上に、例えばスパッタリング法により、通常
の条件で、後に第１の下部電極層１０ａとなるＩｒＯ2
膜を成膜する。次に、ＩｒＯ2膜上に、例えばスパッタ
リング法により、通常の条件で、後に第２の下部電極層
４０ｂとなるＩｒ膜を形成する。次に、Ｉｒ膜上に、例
えばスパッタリング法により、低誘電率材料のＴｉＯ2
膜を成膜する。次に、リソグラフィ工程を経て、ＲＩＥ
法により、ＴｉＯ2膜を下部電極１０の形状にパターン
ニングする。この、ＲＩＥ法によりパターンニングされ
たＴｉＯ2膜は、後に、上述した低誘電率層１１として
用いられる。That is, as shown in FIG. 6A, first, an n-channel MO is formed on a Si substrate 1 by a conventionally known method.
An S transistor (not shown in FIG. 6) is formed. Next, the BPS is formed on the entire surface of the Si substrate 1 by, for example, the CVD method.
After forming G, the surface is flattened. This allows
An interlayer insulating film 7 is formed. Next, interlayer insulating film 7 above source region 5 of the n-channel MOS transistor
The contact hole 8 is selectively formed in the portion. After that, polycrystalline Si is embedded in the contact hole 8. Thereby, the plug electrode 9 is formed. next,
IrO 2, which will later become the first lower electrode layer 10 a, is formed on the Si substrate 1 by, for example, a sputtering method under ordinary conditions.
A film is formed. Next, an Ir film which will later become the second lower electrode layer 40b is formed on the IrO 2 film by, for example, a sputtering method under ordinary conditions. Next, TiO 2 of a low dielectric constant material is formed on the Ir film by, for example, a sputtering method.
A film is formed. Next, through a lithography process, RIE
The TiO 2 film is patterned into the shape of the lower electrode 10 by the method. The TiO 2 film patterned by the RIE method is used later as the low dielectric constant layer 11 described above.
【００６４】次に、例えばＲＩＥ法により、パターンニ
ングされたＴｉＯ2膜をハードマスクとして、Ｉｒ膜お
よびＩｒＯ2膜を順次エッチングする。これにより、Ｉ
ｒ膜およびＩｒＯ2膜を、テーパ角が８０°で、径が
０．４μｍの台座型の柱状に形成する。なお、エッチン
グガスとしては、例えばＣｌ2ガスとＯ2ガスとの混合ガ
スを用いる。このＰｔ膜およびＩｒＯ2膜のエッチング
により、それぞれ第２の下部電極層１０ｂおよび第１の
下部電極層１０ａが形成され、これらからなる下部電極
１０が形成される。このとき、下部電極１０上には、ハ
ードマスクとして用いられたＴｉＯ2からなる低誘電率
層１１が、例えば３０ｎｍ程度の膜厚で残される。Next, the Ir film and the IrO 2 film are sequentially etched by, eg, RIE using the patterned TiO 2 film as a hard mask. This allows I
The r film and the IrO 2 film are formed in the shape of a pedestal having a taper angle of 80 ° and a diameter of 0.4 μm. As an etching gas, for example, a mixed gas of Cl 2 gas and O 2 gas is used. The etching of the Pt film and the IrO 2 film forms the second lower electrode layer 10b and the first lower electrode layer 10a, respectively, and the lower electrode 10 composed of these is formed. At this time, the low dielectric constant layer 11 of TiO 2 used as a hard mask is left on the lower electrode 10 with a thickness of, for example, about 30 nm.
【００６５】次に、図６Ｂに示すように、下部電極４０
の形成が終了したＳｉ基板１を、ＭＯＣＶＤ装置の反応
チャンバー（図示せず）内に搬入する。その後、キャリ
アガスとしてＡｒガスを用い、Ｐｂ（ＤＰＭ）2、Ｚｒ
（ＤＰＭ）2、およびＴｉ（ｉ−ＯＣ3Ｈ7）2（ＤＰＭ）
2を所定の割合で混合したガスに、さらにＯ2ガスを混合
した混合ガスを、反応チャンバー内に導入する。これに
より、下部電極１０および低誘電率層１１を覆うように
して、Ｐｂ、Ｚｒ、ＴｉおよびＯからなる非晶質（アモ
ルファス）層４３が形成される。ここで、この非晶質層
４３の形成におけるＣＶＤ条件の一例を挙げると、反応
ガス圧を１．３３×１０〜６．６５×１０3（０．１〜
５０Ｔｏｒｒ）、基板温度を４００〜５００℃とし、膜
厚を８０ｎｍとする。その後、例えば、酸素雰囲気中に
おいて６００℃で３分間熱処理を行う。次に、Ｓｉ基板
１の全面にＩｒを成膜する。これによりＩｒからなる金
属薄膜４４が形成される。Next, as shown in FIG.
After the formation of the Si substrate 1, the Si substrate 1 is carried into a reaction chamber (not shown) of the MOCVD apparatus. Then, Pb (DPM) 2 , Zr
(DPM) 2 , and Ti (i-OC 3 H 7 ) 2 (DPM)
A mixed gas obtained by mixing O 2 gas with a gas obtained by mixing 2 at a predetermined ratio is introduced into the reaction chamber. Thereby, an amorphous layer 43 made of Pb, Zr, Ti and O is formed so as to cover the lower electrode 10 and the low dielectric constant layer 11. Here, as an example of the CVD conditions for forming the amorphous layer 43, the reaction gas pressure is set to 1.33 × 10 to 6.65 × 10 3 (0.1 to
50 Torr), the substrate temperature is 400 to 500 ° C., and the film thickness is 80 nm. Thereafter, for example, heat treatment is performed at 600 ° C. for 3 minutes in an oxygen atmosphere. Next, Ir is deposited on the entire surface of the Si substrate 1. Thus, a metal thin film 44 made of Ir is formed.
【００６６】次に、図６Ｃに示すように、リソグラフィ
工程により、誘電体キャパシタの形状のレジストパター
ン（図示せず）を形成した後、このレジストパターンを
マスクとして、例えばＲＩＥ法により、金属薄膜４４お
よび非晶質層４３を、層間絶縁膜７の表面が露出するま
で順次エッチングする。これにより、金属薄膜２２が上
部電極４２の形状にパターンニングされるとともに、非
晶質層４３が強誘電体薄膜４１の形状にパターンニング
され、平面寸法が例えば１μｍ×１μｍの誘電体キャパ
シタが形成される。Next, as shown in FIG. 6C, a resist pattern (not shown) in the shape of a dielectric capacitor is formed by a lithography process, and the metal thin film 44 is formed by using this resist pattern as a mask, for example, by RIE. Then, the amorphous layer 43 is sequentially etched until the surface of the interlayer insulating film 7 is exposed. Thus, the metal thin film 22 is patterned into the shape of the upper electrode 42, and the amorphous layer 43 is patterned into the shape of the ferroelectric thin film 41, thereby forming a dielectric capacitor having a plane dimension of, for example, 1 μm × 1 μm. Is done.
【００６７】次に、例えば、常圧下の酸素雰囲気中にお
いて、７００℃で５分間熱処理を行う。これにより、パ
ターンニングされた非晶質層４３が、強誘電体ペロブス
カイト構造のＰＺＴ膜に相変化され、強誘電体薄膜４１
が形成される。Next, for example, heat treatment is performed at 700 ° C. for 5 minutes in an oxygen atmosphere under normal pressure. As a result, the patterned amorphous layer 43 is phase-changed into a PZT film having a ferroelectric perovskite structure, and the ferroelectric thin film 41 is formed.
Is formed.
【００６８】次に、全面に層間絶縁膜２３を形成した
後、例えばＣＭＰ法によりその表面平坦化を行う。その
後、この表面平坦化された層間絶縁膜２３上に所望の積
層構造を有するＡｌなどからなる配線を形成する。Next, after the interlayer insulating film 23 is formed on the entire surface, the surface is flattened by, for example, the CMP method. Thereafter, a wiring made of Al or the like having a desired laminated structure is formed on the interlayer insulating film 23 having the flattened surface.
【００６９】以上の工程により、図５に示す目的とする
強誘電体キャパシタを有する半導体装置が製造される。Through the above steps, the semiconductor device having the intended ferroelectric capacitor shown in FIG. 5 is manufactured.
【００７０】この第３の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。According to the third embodiment, the same effects as in the first embodiment can be obtained.
【００７１】次に、この発明の第４の実施形態による誘
電体キャパシタを有する半導体装置について説明する。
図７に、この第４の実施形態による誘電体キャパシタを
有する半導体装置を示す。Next, a semiconductor device having a dielectric capacitor according to a fourth embodiment of the present invention will be described.
FIG. 7 shows a semiconductor device having a dielectric capacitor according to the fourth embodiment.
【００７２】この第４の実施形態による半導体装置の構
造においては、第１の実施形態におけると異なり、下部
電極５０は、径が例えば０．４μｍφの円柱型の柱状構
造を有する。また、下部電極５０のうちの第１の下部電
極層５０ａが例えばＩｒＯ2、第２の下部電極層５０ｂ
が例えばＰｔからなり、それらの膜厚は、例えばそれぞ
れ３０ｎｍおよび３１０ｎｍである。また、層間絶縁膜
７上における第１の下部電極層５０ａの形成領域以外の
部分には、例えばＴｉＯ2からなる酸化膜５１が設けら
れている。また、下部電極５０の上底上には、ＴｉＯ2
からなる低誘電率層１１が設けられている。これらの酸
化膜５１および低誘電率層１１は互いに同一の材料から
構成される。これらの低誘電率層１１および下部電極５
０を覆うようにして設けられた高誘電体薄膜１２は、第
１の実施形態と同様のＢＳＴ膜からなる。その他の構造
においては、第１の実施形態におけると同様であるの
で、説明を省略する。In the structure of the semiconductor device according to the fourth embodiment, unlike the first embodiment, the lower electrode 50 has a columnar structure having a diameter of, for example, 0.4 μmφ. The first lower electrode layer 50a of the lower electrode 50 is made of, for example, IrO 2 , the second lower electrode layer 50b.
Are made of, for example, Pt, and their film thicknesses are, for example, 30 nm and 310 nm, respectively. An oxide film 51 made of, for example, TiO 2 is provided on a portion of the interlayer insulating film 7 other than the region where the first lower electrode layer 50a is formed. On the upper bottom of the lower electrode 50, TiO 2
Is provided. The oxide film 51 and the low dielectric constant layer 11 are made of the same material. These low dielectric layers 11 and lower electrodes 5
The high dielectric thin film 12 provided so as to cover 0 is made of the same BST film as in the first embodiment. The other structures are the same as those in the first embodiment, and the description is omitted.
【００７３】次に、上述のように構成されたこの第４の
実施形態による誘電体キャパシタを有する半導体装置の
製造方法について説明する。図８および図９に、この第
４の実施形態による半導体装置の製造プロセスを示す。Next, a description will be given of a method of manufacturing a semiconductor device having the dielectric capacitor according to the fourth embodiment configured as described above. 8 and 9 show a manufacturing process of the semiconductor device according to the fourth embodiment.
【００７４】すなわち、図８Ａに示すように、まず、従
来公知の方法により、Ｓｉ基板１上に、ｎチャネルＭＯ
Ｓトランジスタ（図８中、図示せず）を形成する。その
後、Ｓｉ基板１の全面に、例えばＣＶＤ法によりＢＰＳ
Ｇを成膜し平坦化する。これにより、層間絶縁膜７が形
成される。次に、ｎチャネルＭＯＳトランジスタのソー
ス領域５の上方の層間絶縁膜７の部分に、選択的にコン
タクトホール８を形成する。その後、コンタクトホール
８の内部に多結晶Ｓｉを埋め込む。これにより、プラグ
電極９が形成される。That is, as shown in FIG. 8A, first, an n-channel MO is formed on a Si substrate 1 by a conventionally known method.
An S transistor (not shown in FIG. 8) is formed. Thereafter, the BPS is formed on the entire surface of the Si substrate 1 by, for example, the CVD method.
G is deposited and flattened. Thereby, an interlayer insulating film 7 is formed. Next, a contact hole 8 is selectively formed in a portion of the interlayer insulating film 7 above the source region 5 of the n-channel MOS transistor. After that, polycrystalline Si is embedded in the contact hole 8. Thereby, the plug electrode 9 is formed.
【００７５】次に、層間絶縁膜７上に、例えばスパッタ
リング法により、通常の条件で、後に第１の下部電極層
５０ａとなるＩｒＯ2膜を成膜する。次に、ＩｒＯ2膜上
に、例えばスパッタリング法により、通常の条件で、後
に第２下部電極５０ｂの部分となり、電気メッキ法にお
ける下地膜となるＰｔ膜を形成する。このＰｔ膜の膜厚
は例えば１０ｎｍとする。Next, an IrO 2 film which will later become the first lower electrode layer 50a is formed on the interlayer insulating film 7 by, for example, a sputtering method under ordinary conditions. Next, on the IrO 2 film, a Pt film to be a part of the second lower electrode 50b and to be a base film in the electroplating method is formed under ordinary conditions by, for example, a sputtering method. The thickness of this Pt film is, for example, 10 nm.
【００７６】次に、下地膜としてのＰｔ膜上の全面に、
例えば感光性レジスト（図示せず）を塗布した後、リソ
グラフィ工程を経て、第２の下部電極層５０ｂの形成領
域に開口を有するレジストパターン（図示せず）を形成
する。その後、電気メッキ法により、この開口の内部を
埋め込むようにして、Ｐｔを成膜する。この電気メッキ
法により成膜されるＰｔ膜の膜厚は、例えば３００ｎｍ
である。Next, on the entire surface of the Pt film as a base film,
For example, after applying a photosensitive resist (not shown), a resist pattern (not shown) having an opening in a formation region of the second lower electrode layer 50b is formed through a lithography process. Thereafter, a Pt film is formed by electroplating so as to fill the inside of the opening. The thickness of the Pt film formed by this electroplating method is, for example, 300 nm.
It is.
【００７７】次に、例えばＲＩＥ法により、レジストパ
ターンおよび下地膜としてのＰｔ膜と第１の下部電極層
５０ａとしてのＩｒＯ2膜との積層膜を、順次エッチン
グ除去する。これにより、第１の下部電極層５０ａとＰ
ｔからなる第２の下部電極層５０ｂが形成され、これら
からなる下部電極５０が形成される。ここで、この下部
電極５０は、径が例えば０．４μｍφ程度の円柱体に形
成され、そのアスペクト比は、１以上、好ましくは３〜
４の範囲から選ばれる。ここで、この第４の実施形態に
おいては、下部電極５０のアスペクト比は、例えば３程
度に選ばれる。Next, the resist pattern and the laminated film of the Pt film as the base film and the IrO 2 film as the first lower electrode layer 50a are sequentially etched and removed by, eg, RIE. Thereby, the first lower electrode layer 50a and P
The second lower electrode layer 50b made of t is formed, and the lower electrode 50 made of these is formed. Here, the lower electrode 50 is formed in a cylindrical body having a diameter of, for example, about 0.4 μmφ, and has an aspect ratio of 1 or more, preferably 3 to 4 μm.
4 range. Here, in the fourth embodiment, the aspect ratio of the lower electrode 50 is selected to be, for example, about 3.
【００７８】次に、図８Ｂに示すように、例えばスパッ
タリング法により、下部電極５０を覆うようにして、３
０ｎｍ程度の膜厚のＴｉなどからなる金属膜５２を成膜
する。このとき、金属膜５２は、下部電極５０の上底上
および層間絶縁膜７の表面上に厚く、下部電極５０の側
壁に薄く形成される。その後、例えば等方性エッチング
により、下部電極５０の側壁に形成された金属膜５２が
除去されるまで、エッチング加工を行う。Next, as shown in FIG. 8B, the lower electrode 50 is
A metal film 52 made of Ti or the like having a thickness of about 0 nm is formed. At this time, the metal film 52 is formed thick on the upper bottom of the lower electrode 50 and on the surface of the interlayer insulating film 7 and thinly on the side wall of the lower electrode 50. Thereafter, etching is performed until the metal film 52 formed on the side wall of the lower electrode 50 is removed by, for example, isotropic etching.
【００７９】ここで、下部電極５０の上底上および層間
絶縁膜７の表面上に、金属膜５２の部分が残された状態
で、酸素雰囲気中において、４００℃の温度で１０分間
熱処理を行う。これにより、図８Ｃに示すように、金属
膜５２の残された部分が酸化され、層間絶縁膜７上にＴ
ｉＯ2からなる酸化膜５１が形成されるとともに、下部
電極５０の上底上にＴｉＯ2からなる低誘電率層１１が
形成される。Here, heat treatment is performed at a temperature of 400 ° C. for 10 minutes in an oxygen atmosphere with the metal film 52 remaining on the upper bottom of the lower electrode 50 and the surface of the interlayer insulating film 7. . As a result, as shown in FIG. 8C, the remaining portion of the metal film 52 is oxidized, and T
with oxide film 51 made of iO 2 is formed, the low dielectric constant layer 11 is formed consisting of TiO 2 on the upper base of the lower electrode 50.
【００８０】次に、Ｓｉ基板１を、ＭＯＣＶＤ装置の反
応チャンバー（図示せず）内に搬入する。その後、キャ
リアガスとしてＡｒガスを用い、Ｂａ（ＤＰＭ）2、Ｓ
ｒ（ＤＰＭ）2、およびＴｉ（ｉ−ＯＣ3Ｈ7）2（ＤＰ
Ｍ）2を所定の割合で混合したガスに、さらにＯ2ガスを
混合した混合ガスを、反応チャンバー内に導入する。こ
れにより、図９Ａに示すように、下部電極５０および低
誘電率層１１を覆うようにして、Ｂａ、Ｓｒ、Ｔｉおよ
びＯからなる非晶質層５３が形成される。ここで、この
非晶質層５３の形成におけるＣＶＤ条件の一例を挙げる
と、反応ガス圧を１．３３×１０〜６．６７×１０3Ｐ
ａ（０．１〜５０Ｔｏｒｒ）、基板温度を４００〜５０
０℃とし、膜厚を５０ｎｍとする。その後、例えば、酸
素雰囲気中において６００℃で３分間熱処理を行う。次
に、非晶質層５３の全面にＰｔを成膜する。これにより
Ｐｔからなる金属薄膜５４が形成される。Next, the Si substrate 1 is carried into a reaction chamber (not shown) of the MOCVD apparatus. Then, using Ar gas as a carrier gas, Ba (DPM) 2 , S
r (DPM) 2 , and Ti (i-OC 3 H 7 ) 2 (DP
M) A gas obtained by mixing O 2 gas with a gas obtained by mixing 2 at a predetermined ratio is introduced into the reaction chamber. Thus, as shown in FIG. 9A, an amorphous layer 53 made of Ba, Sr, Ti and O is formed so as to cover the lower electrode 50 and the low dielectric constant layer 11. Here, as an example of the CVD conditions for forming the amorphous layer 53, the reaction gas pressure is set to 1.33 × 10 to 6.67 × 10 3 P
a (0.1 to 50 Torr), substrate temperature of 400 to 50
The temperature is set to 0 ° C. and the film thickness is set to 50 nm. Thereafter, for example, heat treatment is performed at 600 ° C. for 3 minutes in an oxygen atmosphere. Next, Pt is formed on the entire surface of the amorphous layer 53. As a result, a metal thin film 54 made of Pt is formed.
【００８１】次に、リソグラフィ工程により、誘電体キ
ャパシタの形状のレジストパターン（図示せず）を形成
した後、このレジストパターンをマスクとして、例えば
ＲＩＥ法により、金属薄膜５４および非晶質層５３を、
酸化膜５１の表面が露出するまで順次エッチングする。
これにより、図９Ｂに示すように、金属薄膜５４が上部
電極１３の形状にパターンニングされるとともに、非晶
質層５３が高誘電体薄膜１２の形状にパターンニングさ
れ、平面寸法が例えば１μｍ×１μｍの誘電体キャパシ
タが形成される。Next, after a resist pattern (not shown) having the shape of a dielectric capacitor is formed by a lithography process, using this resist pattern as a mask, the metal thin film 54 and the amorphous layer 53 are formed by, eg, RIE. ,
Etching is performed sequentially until the surface of oxide film 51 is exposed.
Thereby, as shown in FIG. 9B, the metal thin film 54 is patterned into the shape of the upper electrode 13 and the amorphous layer 53 is patterned into the shape of the high dielectric thin film 12, and the plane dimension is, for example, 1 μm × A 1 μm dielectric capacitor is formed.
【００８２】次に、例えば、常圧下の酸素雰囲気中にお
いて、７００℃で３０分間熱処理を行う。これにより、
パターンニングされた非晶質層５３が、ペロブスカイト
構造のＢＳＴに相変化され、高誘電体薄膜１２が形成さ
れる。Next, for example, heat treatment is performed at 700 ° C. for 30 minutes in an oxygen atmosphere under normal pressure. This allows
The patterned amorphous layer 53 undergoes a phase change to a perovskite structure BST, and the high dielectric thin film 12 is formed.
【００８３】その後、全面に層間絶縁膜２３を形成し、
例えば化学機械研磨（ＣＭＰ）法により、その表面の平
坦化を行う。そして、この表面平坦化された層間絶縁膜
２３上に所望の積層構造を有するＡｌなどからなる配線
を形成する。Thereafter, an interlayer insulating film 23 is formed on the entire surface,
For example, the surface is flattened by a chemical mechanical polishing (CMP) method. Then, a wiring made of Al or the like having a desired laminated structure is formed on the interlayer insulating film 23 having the flattened surface.
【００８４】以上の工程により、図１に示す目的とする
誘電体キャパシタを有する半導体装置が製造される。Through the above steps, the semiconductor device having the intended dielectric capacitor shown in FIG. 1 is manufactured.
【００８５】この第４の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。According to the fourth embodiment, the same effects as those of the first embodiment can be obtained.
【００８６】次に、この発明の第５の実施形態による強
誘電体キャパシタを有する半導体装置および半導体装置
の製造方法について説明する。この第５の実施形態によ
る半導体装置の構造においては、第４の実施形態におけ
ると異なり、下部電極５０の上底上に設けられた低誘電
率層３１がＴａ2Ｏ5からなる。また、第２の実施形態に
おけると同様に、下部電極５０を覆うようにして、層状
ペロブスカイト構造のＳＢＴ膜からなる強誘電体薄膜３
２が設けられている。その他の構造においては、第２お
よび第４の実施形態におけると同様であるので、説明を
省略する。Next, a semiconductor device having a ferroelectric capacitor according to a fifth embodiment of the present invention and a method of manufacturing the semiconductor device will be described. In the structure of the semiconductor device according to the fifth embodiment, unlike the fourth embodiment, the low dielectric constant layer 31 provided on the upper bottom of the lower electrode 50 is made of Ta 2 O 5 . Further, as in the second embodiment, the ferroelectric thin film 3 made of an SBT film having a layered perovskite structure is formed so as to cover the lower electrode 50.
2 are provided. Other structures are the same as those in the second and fourth embodiments, and a description thereof will be omitted.
【００８７】次に、この第５の実施形態による誘電体キ
ャパシタを有する半導体装置の製造方法においては、第
４の実施形態におけると異なり、スパッタリング法およ
び電気メッキ法を順次行うことにより下部電極５０を形
成した後、例えばスパッタリング法により、Ｔａ膜を例
えば３０ｎｍ程度の膜厚に成膜する。次に、下部電極５
０の側壁におけるＴａ膜を等方性エッチングにより除去
した後、酸素雰囲気中において、４００℃の温度で１０
分間熱処理を行うことにより、下部電極５０の上底部分
および層間絶縁膜７上にＴａ2Ｏ5からなる酸化膜５１を
形成する。Next, in the method of manufacturing a semiconductor device having a dielectric capacitor according to the fifth embodiment, unlike the fourth embodiment, the lower electrode 50 is formed by sequentially performing the sputtering method and the electroplating method. After the formation, a Ta film is formed to a thickness of, for example, about 30 nm by, for example, a sputtering method. Next, the lower electrode 5
After removing the Ta film on the side wall of the O. 0 by isotropic etching, the Ta film was removed at 400 ° C. in an oxygen atmosphere.
By performing a heat treatment for a minute, an oxide film 51 made of Ta 2 O 5 is formed on the upper bottom portion of the lower electrode 50 and the interlayer insulating film 7.
【００８８】次に、第２の実施形態におけると同様にし
て、気化器を有するＭＯＣＶＤ装置を用い、ソース原料
としてＢｉ3(Ｃ6Ｈ5)3、Ｓｒ(ＤＰＭ)2tetraglyme、お
よびＴａ(ｉ−ＯＣ3Ｈ7)4ＤＰＭをＴＨＦに溶解したも
のを用いて、ＭＯＣＶＤ法によりＢｉ、Ｓｒ、Ｔａおよ
びＯ（ただし、原子組成比は、２．０≦２Ｂｉ／Ｔａ≦
２．５、０．７≦２Ｓｒ／Ｔａ≦１．１）からなる非晶
質層３３を形成する。その他の製造方法については、第
２の実施形態におけると同様であるので、説明を省略す
る。Next, in the same manner as in the second embodiment, using a MOCVD apparatus having a vaporizer, Bi 3 (C 6 H 5 ) 3 , Sr (DPM) 2 tetraglyme, and Ta (i -OC 3 H 7 ) 4 DPM dissolved in THF was used to form Bi, Sr, Ta and O by MOCVD (where the atomic composition ratio was 2.0 ≦ 2Bi / Ta ≦
2.5, 0.7 ≦ 2Sr / Ta ≦ 1.1) is formed. Other manufacturing methods are the same as in the second embodiment, and a description thereof will be omitted.
【００８９】以上の工程により、第４の実施形態におけ
ると同様の、目的とする誘電体キャパシタを有する半導
体装置が製造される。Through the above steps, a semiconductor device having a target dielectric capacitor similar to that of the fourth embodiment is manufactured.
【００９０】この第５の実施形態によれば、第４の実施
形態と同様の効果を得ることができる。According to the fifth embodiment, the same effects as in the fourth embodiment can be obtained.
【００９１】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above embodiments, and various modifications based on the technical idea of the present invention are possible.
【００９２】例えば、上述の実施形態において挙げた数
値、構造、有機金属原料はあくまでも例に過ぎず、必要
に応じてこれらとは異なる数値、構造、有機金属原料を
用いてもよい。For example, the numerical values, structures and organometallic raw materials mentioned in the above embodiments are merely examples, and different numerical values, structures and organic metal raw materials may be used as necessary.
【００９３】[0093]
【発明の効果】以上説明したように、この発明によれ
ば、柱状構造の第１の電極と、第１の電極を覆うように
設けられた誘電体膜と、第１の電極および誘電体膜を覆
うように設けられた第２の電極とからなる誘電体キャパ
シタを有する半導体装置において、第１の電極の上底上
に非導電体を設けるようにしていることにより、キャパ
シタに用いられる誘電体膜として、酸化物などからなる
高誘電体材料を使用した場合であっても、半導体基板の
面内に発生する内部応力による、誘電体膜の特性劣化
や、下部電極のエッジ部分に電界が集中することに起因
するリーク電流の増大などを抑制することができ、高い
信頼性を有する３次元構造の大容量半導体メモリを有す
る半導体装置を得ることができる。As described above, according to the present invention, a first electrode having a columnar structure, a dielectric film provided to cover the first electrode, a first electrode and a dielectric film are provided. In a semiconductor device having a dielectric capacitor composed of a second electrode provided so as to cover the first electrode, a non-conductive material is provided on the upper bottom of the first electrode, so that the dielectric Even when a high dielectric material such as an oxide is used as the film, the characteristics of the dielectric film deteriorate due to the internal stress generated in the plane of the semiconductor substrate, and the electric field concentrates on the edge of the lower electrode. It is possible to suppress an increase in leakage current and the like due to the above, and to obtain a semiconductor device having a high-reliability three-dimensional structure large-capacity semiconductor memory.
【図１】この発明の第１の実施形態による誘電体キャパ
シタを有する半導体装置を示す断面図である。FIG. 1 is a sectional view showing a semiconductor device having a dielectric capacitor according to a first embodiment of the present invention.
【図２】この発明の第１の実施形態による半導体装置に
おける誘電体キャパシタの製造プロセスを説明するため
の断面図である。FIG. 2 is a cross-sectional view for explaining a manufacturing process of the dielectric capacitor in the semiconductor device according to the first embodiment of the present invention.
【図３】この発明の第２の実施形態による強誘電体キャ
パシタを有する半導体装置を示す断面図である。FIG. 3 is a sectional view showing a semiconductor device having a ferroelectric capacitor according to a second embodiment of the present invention.
【図４】この発明の第２の実施形態による半導体装置に
おける誘電体キャパシタの製造プロセスを説明するため
の断面図である。FIG. 4 is a cross-sectional view for explaining a manufacturing process of a dielectric capacitor in a semiconductor device according to a second embodiment of the present invention.
【図５】この発明の第３の実施形態による強誘電体キャ
パシタを有する半導体装置を示す断面図である。FIG. 5 is a sectional view showing a semiconductor device having a ferroelectric capacitor according to a third embodiment of the present invention.
【図６】この発明の第３の実施形態による半導体装置に
おける誘電体キャパシタの製造プロセスを説明するため
の断面図である。FIG. 6 is a cross-sectional view for explaining a manufacturing process of a dielectric capacitor in a semiconductor device according to a third embodiment of the present invention.
【図７】この発明の第４の実施形態による誘電体キャパ
シタを有する半導体装置を示す断面図である。FIG. 7 is a sectional view showing a semiconductor device having a dielectric capacitor according to a fourth embodiment of the present invention.
【図８】この発明の第４の実施形態による半導体装置に
おける誘電体キャパシタの製造プロセスを示す断面図で
ある。FIG. 8 is a sectional view illustrating a manufacturing process of a dielectric capacitor in a semiconductor device according to a fourth embodiment of the present invention.
【図９】この発明の第４の実施形態による半導体装置に
おける誘電体キャパシタの製造プロセスを示す断面図で
ある。FIG. 9 is a sectional view illustrating a manufacturing process of a dielectric capacitor in a semiconductor device according to a fourth embodiment of the present invention;
【図１０】従来の誘電体キャパシタを有する半導体装置
を示す断面図である。FIG. 10 is a sectional view showing a semiconductor device having a conventional dielectric capacitor.
１・・・Ｓｉ基板、２・・・素子分離絶縁膜、３・・・
ゲート電極、４・・・サイドウォールスペーサ、５・・
・ソース領域、５ａ・・・低濃度ソース領域、６・・・
ドレイン領域、６ａ・・・低濃度ドレイン領域、７，２
３・・・層間絶縁膜、８・・・コンタクトホール、９・
・・プラグ電極、１０，４０，５０・・・下部電極、１
０ａ，４０ａ，５０ａ・・・第１の下部電極層、１０
ｂ，４０ｂ，５０ｂ・・・第２の下部電極層、１１，３
１・・・低誘電率層、１２・・・高誘電体薄膜、１３，
４２・・・上部電極、２１，３３，４３，５３・・・非
晶質層、２２，３４，４４，５４・・・金属薄膜、２３
・・・層間絶縁膜、３２，４１・・・強誘電体薄膜、５
１・・・酸化膜、５２・・・金属膜DESCRIPTION OF SYMBOLS 1 ... Si substrate, 2 ... Element isolation insulating film, 3 ...
Gate electrode, 4 ... sidewall spacer, 5 ...
.Source region, 5a ... low concentration source region, 6 ...
Drain region, 6a... Low concentration drain region, 7, 2
3 ... interlayer insulating film, 8 ... contact hole, 9
..Plug electrodes, 10, 40, 50... Lower electrodes, 1
0a, 40a, 50a... First lower electrode layer, 10
b, 40b, 50b... second lower electrode layer, 11, 3
DESCRIPTION OF SYMBOLS 1 ... Low dielectric constant layer, 12 ... High dielectric thin film, 13,
42 ... upper electrode, 21, 33, 43, 53 ... amorphous layer, 22, 34, 44, 54 ... metal thin film, 23
... Interlayer insulating film, 32, 41 ... Ferroelectric thin film, 5
1 ... oxide film, 52 ... metal film
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA04 BA04 DA04 DA26 DB00 DB08 DB13 EA03 EA06 5F045 AA03 AA04 AB31 AB35 AB36 AC07 AD07 AD08 AD09 AE21 AF01 EE02 HA13 HA16 5F083 AD10 AD42 AD49 AD56 AD60 FR02 GA06 GA21 JA06 JA14 JA15 JA17 JA36 JA38 JA43 MA06 MA17 NA01 NA08 PR21 PR33 PR40 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) JA36 JA38 JA43 MA06 MA17 NA01 NA08 PR21 PR33 PR40
Claims (33)
設けられた誘電体膜と、上記第１の電極および上記誘電
体膜を覆うように設けられた第２の電極とからなる誘電
体キャパシタを有する半導体装置において、 第１の電極の上底上に、上記第１の電極と上記誘電体膜
とに挟まれて非導電体が設けられていることを特徴とす
る半導体装置。A first electrode having a columnar structure on a semiconductor substrate; a dielectric film provided to cover the first electrode; and a dielectric film provided to cover the first electrode and the dielectric film. In a semiconductor device having a dielectric capacitor comprising a second electrode provided, a non-conductive material is provided on an upper bottom of the first electrode so as to be sandwiched between the first electrode and the dielectric film. A semiconductor device characterized in that:
に、上記誘電体膜および上記第２の電極が順次積層され
て設けられていることを特徴とする請求項１記載の半導
体装置。2. The semiconductor device according to claim 1, wherein said dielectric film and said second electrode are sequentially laminated on a side wall of said first electrode having a columnar structure.
率の低い低誘電率材料からなることを特徴とする請求項
１記載の半導体装置。3. The semiconductor device according to claim 1, wherein said non-conductor is made of a low dielectric constant material having a lower dielectric constant than said dielectric film.
化チタン、アルミナ、酸化ニオブ、酸化タンタル、酸化
ジルコニウム、酸化セリウム、酸化イットリウムおよび
酸化ハフニウムからなる群より選ばれた１種類の酸化物
であることを特徴とする請求項３記載の半導体装置。4. The low dielectric constant material is one kind of oxide selected from the group consisting of silicon oxide, titanium oxide, alumina, niobium oxide, tantalum oxide, zirconium oxide, cerium oxide, yttrium oxide and hafnium oxide. The semiconductor device according to claim 3, wherein:
極にパターンニングする際のハードマスクとして用いら
れる材料であることを特徴とする請求項１記載の半導体
装置。5. The semiconductor device according to claim 1, wherein the non-conductive material is a material used as a hard mask when patterning a conductive material on the first electrode.
化チタン、アルミナ、酸化ニオブ、酸化タンタル、酸化
ジルコニウム、酸化セリウム、酸化イットリウムおよび
酸化ハフニウムからなる群より選ばれた少なくとも１種
類以上の複合酸化物からなることを特徴とする請求項５
記載の半導体装置。6. The hard mask, wherein the hard mask is at least one composite oxide selected from the group consisting of silicon oxide, titanium oxide, alumina, niobium oxide, tantalum oxide, zirconium oxide, cerium oxide, yttrium oxide and hafnium oxide. 6. The method according to claim 5, wherein
13. The semiconductor device according to claim 1.
ン、アルミニウム、ニオブ、タンタル、ジルコニウム、
セリウム、イットリウムおよびハフニウムからなる群よ
り選ばれた少なくとも１種類の金属、または上記群より
選ばれた少なくとも１種類の元素を含む合金材料からな
ることを特徴とする請求項５記載の半導体装置。7. The method according to claim 1, wherein the hard mask is made of silicon, titanium, aluminum, niobium, tantalum, zirconium,
6. The semiconductor device according to claim 5, comprising at least one kind of metal selected from the group consisting of cerium, yttrium and hafnium, or an alloy material containing at least one kind of element selected from the group.
造、三角柱構造、または円錐台構造であることを特徴と
する請求項１記載の半導体装置。8. The semiconductor device according to claim 1, wherein said columnar structure is a columnar structure, a quadratic prism structure, a triangular prism structure, or a truncated cone structure.
し、０≦Ｓｒ／Ｔｉ≦１．０、０≦Ｂａ／Ｔｉ≦１．
０）からなることを特徴とする請求項１記載の半導体装
置。9. The method according to claim 1, wherein the dielectric film is made of BaSrTiO (0 ≦ Sr / Ti ≦ 1.0, 0 ≦ Ba / Ti ≦ 1.
2. The semiconductor device according to claim 1, comprising:
だし、２．０≦２Ｂｉ／Ｔａ≦２．５、０．７≦２Ｓｒ
／Ｔａ≦１．１）からなることを特徴とする請求項１記
載の半導体装置。10. The dielectric film is made of BiSrTaO (provided that 2.0 ≦ 2Bi / Ta ≦ 2.5, 0.7 ≦ 2Sr
/Ta≦1.1). The semiconductor device according to claim 1, wherein
だし、０．１≦Ｚｒ／Ｐｂ≦０．６、０．４≦Ｔｉ／Ｐ
ｂ≦０．９）からなることを特徴とする請求項１記載の
半導体装置。11. The dielectric film is made of PbZrTiO (provided that 0.1 ≦ Zr / Pb ≦ 0.6 and 0.4 ≦ Ti / P
2. The semiconductor device according to claim 1, wherein b ≦ 0.9).
して設けられた誘電体膜と、上記第１の電極および上記
誘電体膜を覆うようにして設けられた第２の電極とから
なる誘電体キャパシタが設けられた半導体装置の製造方
法において、 上記半導体基板上に、第１の導電膜を形成し、 上記第１の導電膜上に非導電体膜を形成し、 上記非導電体膜および上記第１の導電膜を柱状構造にパ
ターンニングすることにより、上記非導電体膜が設けら
れた上底上に上記第１の電極を形成し、 上記非導電体膜および上記第１の電極を覆うように上記
誘電体膜を形成し、 上記誘電体膜の表面上に第２の導電膜を形成するように
したことを特徴とする半導体装置の製造方法。12. A first electrode having a columnar structure on a semiconductor substrate, a dielectric film provided so as to cover the first electrode, and a dielectric film provided to cover the first electrode and the dielectric film. In a method for manufacturing a semiconductor device provided with a dielectric capacitor including a second electrode provided as described above, a first conductive film is formed on the semiconductor substrate, and a non-conductive film is formed on the first conductive film. Forming a conductive film, patterning the non-conductive film and the first conductive film into a columnar structure, thereby forming the first electrode on the upper bottom provided with the non-conductive film; A semiconductor device, wherein the dielectric film is formed so as to cover the non-conductive film and the first electrode, and a second conductive film is formed on a surface of the dielectric film. Manufacturing method.
ことにより、上記第２の電極を形成するようにしたこと
を特徴とする請求項１２記載の半導体装置の製造方法。13. The method of manufacturing a semiconductor device according to claim 12, wherein said second electrode is formed by patterning said second conductive film.
誘電率が低い低誘電率材料から構成されることを特徴と
する請求項１２記載の半導体装置の製造方法。14. The method according to claim 12, wherein the non-conductive film is made of a low dielectric constant material having a lower dielectric constant than the dielectric film.
酸化チタン、アルミナ、酸化ニオブ、酸化タンタル、酸
化ジルコニウム、酸化セリウム、酸化イットリウムおよ
び酸化ハフニウムからなる群より選ばれた１種類の酸化
物からなることを特徴とする請求項１４記載の半導体装
置の製造方法。15. The low dielectric constant material is silicon oxide,
15. The manufacturing method of a semiconductor device according to claim 14, wherein the semiconductor device is made of one kind of oxide selected from the group consisting of titanium oxide, alumina, niobium oxide, tantalum oxide, zirconium oxide, cerium oxide, yttrium oxide and hafnium oxide. Method.
導電体膜をパターンニングし、パターンニングされた上
記非導電体膜をマスクとして反応性イオンエッチング法
により上記第１の導電体膜をパターンニングするように
したことを特徴とする請求項１２記載の半導体装置の製
造方法。16. After the non-conductive film is formed, the non-conductive film is patterned, and the first conductive film is formed by a reactive ion etching method using the patterned non-conductive film as a mask. 13. The method of manufacturing a semiconductor device according to claim 12, wherein patterning is performed.
電体膜が、酸化シリコン、酸化チタン、アルミナ、酸化
ニオブ、酸化タンタル、酸化ジルコニウム、酸化セリウ
ム、酸化イットリウムおよび酸化ハフニウムからなる群
より選ばれた少なくとも１種類以上の複合酸化物からな
ることを特徴とする請求項１６記載の半導体装置の製造
方法。17. The non-conductive film used as the mask is at least one selected from the group consisting of silicon oxide, titanium oxide, alumina, niobium oxide, tantalum oxide, zirconium oxide, cerium oxide, yttrium oxide and hafnium oxide. 17. The method for manufacturing a semiconductor device according to claim 16, comprising one or more kinds of composite oxides.
電体膜が、シリコン、チタン、アルミニウム、ニオブ、
タンタル、ジルコニウム、セリウム、イットリウムおよ
びハフニウムからなる群より選ばれた少なくとも１種類
の金属、または上記群より選ばれた少なくとも１種類の
元素を含む合金材料からなることを特徴とする請求項１
６記載の半導体装置の製造方法。18. The non-conductive film used as the mask is made of silicon, titanium, aluminum, niobium,
2. A material comprising at least one metal selected from the group consisting of tantalum, zirconium, cerium, yttrium and hafnium, or an alloy material containing at least one element selected from the above group.
7. The method for manufacturing a semiconductor device according to item 6.
造、三角柱構造、または円錐台構造であることを特徴と
する請求項１２記載の半導体装置の製造方法。19. The method according to claim 12, wherein the columnar structure is a columnar structure, a quadratic prism structure, a triangular prism structure, or a truncated cone structure.
だし、０≦Ｓｒ／Ｔｉ≦１．０、０≦Ｂａ／Ｔｉ≦１．
０）からなることを特徴とする請求項１２記載の半導体
装置の製造方法。20. A method according to claim 1, wherein the dielectric film is made of BaSrTiO (0 ≦ Sr / Ti ≦ 1.0, 0 ≦ Ba / Ti ≦ 1.
13. The method for manufacturing a semiconductor device according to claim 12, comprising:
だし、２．０≦２Ｂｉ／Ｔａ≦２．５、０．７≦２Ｓｒ
／Ｔａ≦１．１）からなることを特徴とする請求項１２
記載の半導体装置の製造方法。21. The dielectric film is made of BiSrTaO (2.0 ≦ 2Bi / Ta ≦ 2.5, 0.7 ≦ 2Sr).
/Ta≦1.1).
The manufacturing method of the semiconductor device described in the above.
だし、０．１≦Ｚｒ／Ｐｂ≦０．６、０．４≦Ｔｉ／Ｐ
ｂ≦０．９）からなることを特徴とする請求項１２記載
の半導体装置の製造方法。22. When the dielectric film is made of PbZrTiO (0.1 ≦ Zr / Pb ≦ 0.6, 0.4 ≦ Ti / P
13. The method according to claim 12, wherein b ≦ 0.9).
して設けられた誘電体膜と、上記第１の電極および上記
誘電体膜を覆うようにして設けられた第２の電極とから
なる誘電体キャパシタが設けられた半導体装置の製造方
法において、 上記半導体基板上に、 上記第１の電極を形成し、 少なくとも、柱状構造の上記第１の電極の上底上に、選
択的に非導電体膜を形成し、 上記非導電体膜および上記第１の電極を覆うようにして
誘電体膜を形成し、 上記誘電体膜の表面上に、上記第２の電極を構成する導
電膜を形成するようにしたことを特徴とする半導体装置
の製造方法。23. A first electrode having a columnar structure on a semiconductor substrate, a dielectric film provided so as to cover the first electrode, and a dielectric film provided to cover the first electrode and the dielectric film. In a method for manufacturing a semiconductor device provided with a dielectric capacitor comprising a second electrode provided as described above, the first electrode is formed on the semiconductor substrate, and at least the first electrode having a columnar structure is formed. A non-conductive film is selectively formed on the top and bottom of the electrode, a dielectric film is formed so as to cover the non-conductive film and the first electrode, and on a surface of the dielectric film, A method of manufacturing a semiconductor device, wherein a conductive film forming the second electrode is formed.
より、柱状構造の上記第１の電極を形成するようにした
ことを特徴とする請求項２３記載の半導体装置の製造方
法。24. The method according to claim 23, wherein the first electrode having a columnar structure is formed on the semiconductor substrate by electroplating.
１の電極を覆うように金属膜を形成し、上記金属膜のう
ちの上記第１の電極の側壁の部分を選択的に除去し、上
記第１の金属膜の残された部分を酸化することにより、
少なくとも上記第１の電極の上底上に上記非導電体膜を
形成するようにしたことを特徴とする請求項２３記載の
半導体装置の製造方法。25. After the formation of the first electrode, a metal film is formed so as to cover the first electrode, and a portion of the metal film on a side wall of the first electrode is selectively removed. Then, by oxidizing the remaining portion of the first metal film,
24. The method according to claim 23, wherein the non-conductive film is formed at least on an upper bottom of the first electrode.
誘電率が低い低誘電率材料から構成されることを特徴と
する請求項２３記載の半導体装置の製造方法。26. The method according to claim 23, wherein the non-conductive film is made of a low dielectric constant material having a lower dielectric constant than the dielectric film.
酸化チタン、アルミナ、酸化ニオブ、酸化タンタル、酸
化ジルコニウム、酸化セリウム、酸化イットリウムおよ
び酸化ハフニウムからなる群より選ばれた１種類の酸化
物からなることを特徴とする請求項２６記載の半導体装
置の製造方法。27. The low dielectric constant material is silicon oxide,
27. The method of manufacturing a semiconductor device according to claim 26, comprising one kind of oxide selected from the group consisting of titanium oxide, alumina, niobium oxide, tantalum oxide, zirconium oxide, cerium oxide, yttrium oxide, and hafnium oxide. Method.
化チタン、アルミナ、酸化ニオブ、酸化タンタル、酸化
ジルコニウム、酸化セリウム、酸化イットリウムおよび
酸化ハフニウムからなる群より選ばれた少なくとも１種
類以上の複合酸化物からなることを特徴とする請求項２
３記載の半導体装置の製造方法。28. The non-conductive film, wherein the non-conductive film is at least one compound selected from the group consisting of silicon oxide, titanium oxide, alumina, niobium oxide, tantalum oxide, zirconium oxide, cerium oxide, yttrium oxide and hafnium oxide. 3. An oxide according to claim 2, wherein the oxide comprises an oxide.
4. The method for manufacturing a semiconductor device according to item 3.
ン、アルミニウム、ニオブ、タンタル、ジルコニウム、
セリウム、イットリウムおよびハフニウムからなる群よ
り選ばれた少なくとも１種類の金属、または上記群より
選ばれた少なくとも１種類の元素を含む合金材料からな
ることを特徴とする請求項２３記載の半導体装置の製造
方法。29. The non-conductive film is made of silicon, titanium, aluminum, niobium, tantalum, zirconium,
24. The manufacturing of a semiconductor device according to claim 23, comprising at least one kind of metal selected from the group consisting of cerium, yttrium and hafnium, or an alloy material containing at least one kind of element selected from the group. Method.
造、三角柱構造、または円錐台構造であることを特徴と
する請求項２３記載の半導体装置の製造方法。30. The method according to claim 23, wherein the columnar structure is a columnar structure, a quadratic prism structure, a triangular prism structure, or a truncated cone structure.
だし、０≦Ｓｒ／Ｔｉ≦１．０、０≦Ｂａ／Ｔｉ≦１．
０）からなることを特徴とする請求項２３記載の半導体
装置の製造方法。31. The dielectric film is made of BaSrTiO (0 ≦ Sr / Ti ≦ 1.0, 0 ≦ Ba / Ti ≦ 1.
24. The method of manufacturing a semiconductor device according to claim 23, comprising:
だし、２．０≦２Ｂｉ／Ｔａ≦２．５、０．７≦２Ｓｒ
／Ｔａ≦１．１）からなることを特徴とする請求項２３
記載の半導体装置の製造方法。32. The dielectric film is made of BiSrTaO (provided that 2.0 ≦ 2Bi / Ta ≦ 2.5, 0.7 ≦ 2Sr
/Ta≦1.1).
The manufacturing method of the semiconductor device described in the above.
だし、０．１≦Ｚｒ／Ｐｂ≦０．６、０．４≦Ｔｉ／Ｐ
ｂ≦０．９）からなることを特徴とする請求項２３記載
の半導体装置の製造方法。33. When the dielectric film is made of PbZrTiO (0.1 ≦ Zr / Pb ≦ 0.6, 0.4 ≦ Ti / P
24. The method according to claim 23, wherein b ≦ 0.9.
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