JP2002176149A - Semiconductor storage element and its manufacturing method - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor storage element of high reliability wherein deterioration of a ferroelectric substance film or a high dielectrics film is not generated, deterioration of ferroelectric substance capacitors which is to be caused by hydrogen is prevented and the ferroelectric substance capacitors excellent in characteristic are installed, and a manufacturing method of the element. SOLUTION: In this semiconductor storage element wherein interlayer insulating films 42, 45 and metal wirings 43, 46 are formed above the dielectrics capacitors 37-40, at least one out of upper surfaces and bottom surfaces of at least one out of the interlayer insulating films 42, 45 and the metal wirings 43, 46 are covered with hydrogen diffusion barrier films 44, 47, by which hydrogen generated in processes for forming the interlayer insulating film 45 and the metal wirings 43, 46 is prevented from permeating into the dielectrics capacitors.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体記憶素子
およびその製造方法に関する。より詳しくは、たとえ
ば、強誘電体膜を用いた不揮発性半導体記憶素子あるい
は高誘電体膜を用いた半導体記憶素子およびその製造方
法に関する。また、より詳細には、金属酸化物誘電体を
用いた半導体記憶素子であって水素などの還元性雰囲気
にも耐えうる半導体記憶素子およびその製造方法に関す
る。The present invention relates to a semiconductor memory device and a method for manufacturing the same. More specifically, for example, the present invention relates to a nonvolatile semiconductor memory device using a ferroelectric film or a semiconductor memory device using a high dielectric film, and a method of manufacturing the same. More particularly, the present invention relates to a semiconductor memory device using a metal oxide dielectric, which can withstand a reducing atmosphere such as hydrogen, and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】従来より、強誘電体薄膜は、自発分極、
高誘電率、電気光学効果、圧電効果および焦電効果等の
多くの機能を持つことから、広範囲なデバイスに応用さ
れている。例えば、その焦電性を利用して、赤外線リニ
アアレイセンサーに利用され、また、その圧電性を利用
して超音波センサに利用され、その電気光学効果を利用
して導波路型光変調器に利用されている。また、その高
誘電性を利用して、ダイナミックランダムアクセスメモ
リ(以下ＤＲＡＭ)に様々な方面で用いられている。2. Description of the Related Art Conventionally, a ferroelectric thin film has a spontaneous polarization,
Since it has many functions such as high dielectric constant, electro-optic effect, piezoelectric effect, and pyroelectric effect, it is applied to a wide range of devices. For example, utilizing its pyroelectricity, it is used for infrared linear array sensors, its piezoelectricity is used for ultrasonic sensors, and its electro-optic effect is used for waveguide type optical modulators. It's being used. Utilizing its high dielectric property, it has been used in various fields for dynamic random access memories (hereinafter, DRAM).

【０００３】中でも、近年の薄膜形成技術の進展に伴っ
て、半導体メモリ技術を組合わせた高密度で、かつ、高
速に動作する強誘電体不揮発性メモリ(ＦＲＡＭ)の開発
が盛んである。強誘電体薄膜を用いた不揮発性メモリ
は、高速書き込み／読み出し、低電圧動作、および書き
込み／読み出し耐性の特性から、従来の不揮発性メモリ
の置き換えだけでなく、スタティックＲＡＭ(ＳＲＡ
Ｍ)、ＤＲＡＭ分野の置き換えも可能なメモリとして、
実用化に向けて研究開発が盛んに行われている。In particular, with the development of thin film forming technology in recent years, the development of a high-density and high-speed operating ferroelectric nonvolatile memory (FRAM) combining a semiconductor memory technology has been actively pursued. A nonvolatile memory using a ferroelectric thin film is not only a replacement for a conventional nonvolatile memory but also has a static RAM (SRA) due to its characteristics of high-speed write / read, low voltage operation, and write / read durability.
M), as a memory that can be replaced in the DRAM field,
R & D is actively conducted for practical use.

【０００４】このようなデバイス開発には、残留分極が
大きく、かつ抗電場が小さく、低リーク電流で分極反転
の繰り返し耐性の大きな材料が必要である。さらには、
動作電圧の低減と半導体微細加工プロセスに適合するた
めに、膜厚２００ｎｍ以下の薄膜で上記の特性を実現す
ることが望ましい。そして、これらの用途に用いられる
強誘電体材料としては、チタン酸ジルコン酸鉛((Ｐｂ_ｘ
Ｌａ_１−ｘ)(Ｚｒ_ｙＴｉ_１−ｙ)Ｏ_３、０≦ｘ,ｙ≦１、
以下ＰＺＴ)やＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ) _２Ｏ_９(０
≦ｘ≦１、以下ＳＢＴ)のようなビスマス層状構造化合
物薄膜が、強誘電体および高誘電体集積回路の応用に適
している。In developing such a device, remanent polarization is required.
Large, low coercive field, low polarization current and polarization reversal
A material having a large repetition resistance is required. Moreover,
Suitable for reduced operating voltage and semiconductor fine processing
In order to achieve the above characteristics, use a thin film with a thickness of 200 nm or less.
Is desirable. And used in these applications
As a ferroelectric material, lead zirconate titanate ((Pb_x
La_1-x) (Zr_yTi_1-y) O₃, 0 ≦ x, y ≦ 1,
PZT) and SrBi₂(Ta_xNb_1-x) ₂O₉(0
≦ x ≦ 1, hereinafter referred to as SBT)
Thin film is suitable for ferroelectric and high dielectric integrated circuit applications.
are doing.

【０００５】一方、ダイナミックランダムアクセスメモ
リ(ＤＲＡＭ)の高集積化に対して、キャパシタ容量を増
大させるために、従来用いられてきた、シリコン酸化膜
よりも誘電率の高い材料であるタンタル酸化膜(以下Ｔ
ａ_２Ｏ_５)やチタン酸ストロンチュウム(以下ＳｒＴｉＯ
_３)、チタン酸バリウム・ストロンチュウム(以下(Ｂａ,
Ｓｒ)ＴｉＯ_３)などの高誘電体材料が、将来の２５６メ
ガビット〜１ギガビット以上の高集積ＤＲＡＭに適用さ
れようとしており、盛んに研究開発が行われている。On the other hand, in order to increase the capacitance of a capacitor for a high integration of a dynamic random access memory (DRAM), a tantalum oxide film (a material which has conventionally been used and has a higher dielectric constant than a silicon oxide film) has been used. Below T
a ₂ O ₅ ) or strontium titanate (hereinafter SrTiO 3)
₃ ), barium strontium titanate (hereinafter referred to as (Ba,
High dielectric materials such as Sr) TiO ₃ ) are being applied to future highly integrated DRAM of 256 megabits to 1 gigabit or more, and research and development are being actively conducted.

【０００６】図１１は、従来の１層金属配線を用いた強
誘電体メモリ素子の断面図である。図において、１０１
は導電型シリコン基板、１０２は素子分離領域、１０３
は選択トランジスタのゲート酸化膜、１０４はトランジ
スタのソース・ドレイン領域、１０５はポリシリコンワ
ード線となるゲート電極である。また、１０６は第一層
間絶縁膜層、１０７は密着層、１０８はＰｔ下部電極、
１０９は強誘電体薄膜、１１０はＰｔ上部電極、１１１
は拡散バリア膜、１１２は第二層間絶縁膜、１１３は第
一金属配線、１１４は表面保護膜層を示す。FIG. 11 is a cross-sectional view of a conventional ferroelectric memory device using one-layer metal wiring. In the figure, 101
Is a conductive silicon substrate, 102 is an element isolation region, 103
Is a gate oxide film of the select transistor, 104 is a source / drain region of the transistor, and 105 is a gate electrode serving as a polysilicon word line. 106 is a first interlayer insulating film layer, 107 is an adhesion layer, 108 is a Pt lower electrode,
109 is a ferroelectric thin film, 110 is a Pt upper electrode, 111
Denotes a diffusion barrier film, 112 denotes a second interlayer insulating film, 113 denotes a first metal wiring, and 114 denotes a surface protective film layer.

【０００７】このような強誘電体膜をキャパシタに用い
た強誘電体メモリは、メモリー読み出し、書き込みのた
めの選択トランジスターを形成した後、第一層間絶縁膜
１０６を堆積し、下部電極の密着層１０７として、Ｔｉ
あるいはＴｉの酸化物を堆積する。次に、下部電極１０
８、強誘電体膜１０９、上部電極１１０を積層する。各
層をドライエッチング法により加工することによりキャ
パシタが完成する。次に、層間絶縁膜との反応や層間絶
縁膜形成時に発生する水素のキャパシタへの拡散を抑制
するために、拡散バリア膜１１１として、Ｔｉ、Ａｌあ
るいはＺｒ等の酸化物を強誘電体キャパシタ全体を被覆
するように堆積する。In a ferroelectric memory using such a ferroelectric film as a capacitor, a first interlayer insulating film 106 is deposited after forming a selection transistor for memory reading and writing, and a lower electrode is adhered to the ferroelectric memory. As the layer 107, Ti
Alternatively, an oxide of Ti is deposited. Next, the lower electrode 10
8. The ferroelectric film 109 and the upper electrode 110 are stacked. The capacitors are completed by processing each layer by dry etching. Next, an oxide such as Ti, Al or Zr is used as the diffusion barrier film 111 to suppress the reaction with the interlayer insulating film and the diffusion of hydrogen generated at the time of forming the interlayer insulating film into the capacitor. Is deposited so as to cover.

【０００８】次に、シリコン酸化膜などの第二層間絶縁
膜１１２を形成する。次に、キャパシタの上部電極と選
択トランジスタのソース・ドレイン間を金属配線で接続
するために、コンタクトホールを開口し、Ａｌ等の第一
金属配線１１３を用いて接続する。最後に、シリコン窒
化膜のような表面保護膜層１１４が形成され、最終熱処
理として、２〜５％の水素を含む雰囲気で４００℃前後
でシンターされる。Next, a second interlayer insulating film 112 such as a silicon oxide film is formed. Next, in order to connect the upper electrode of the capacitor and the source / drain of the selection transistor with a metal wiring, a contact hole is opened and the connection is made using a first metal wiring 113 such as Al. Finally, a surface protection film layer 114 such as a silicon nitride film is formed and, as a final heat treatment, is sintered at about 400 ° C. in an atmosphere containing 2 to 5% of hydrogen.

【０００９】[0009]

【発明が解決しようとする課題】強誘電体膜や高誘電体
膜は水素に接すると還元され易く、特に、強誘電体膜や
高誘電体膜と接している電極には、ＰｔやＩｒ等の金属
が用いられているため、これらの金属は強い還元反応を
促進する触媒効果がある。このため、水素が電極に吸着
すると活性な状態となり、強誘電体膜中に拡散すると強
誘電体膜を容易に還元する。The ferroelectric film and the high dielectric film are easily reduced when they come into contact with hydrogen. In particular, the electrodes in contact with the ferroelectric film or the high dielectric film are made of Pt, Ir or the like. Since these metals are used, these metals have a catalytic effect of promoting a strong reduction reaction. Therefore, when hydrogen is adsorbed on the electrode, it becomes active, and when it diffuses into the ferroelectric film, the ferroelectric film is easily reduced.

【００１０】一方、半導体メモリの製造工程では水素が
発生する工程が多々ある。高誘電体キャパシタや強誘電
体キャパシタ上に形成する層間絶縁膜は、通常、シラン
(以下ＳｉＨ_４)やテトラエトキシシラン(Ｓｉ(ＯＣ_２Ｈ
_５)_４、以下ＴＥＯＳ)などを主原料とした化学的気相成
長法(以下ＣＶＤ法)により形成する。これらの原料を用
いた場合、形成時に原料が分解し水素が発生する。この
水素が強誘電体あるいは高誘電体キャパシタへ拡散する
と強誘電体膜(高誘電体膜)が還元され、リーク電流が増
大したり、残留分極値が低下したりする。On the other hand, in the manufacturing process of a semiconductor memory, there are many steps in which hydrogen is generated. The interlayer insulating film formed on a high dielectric capacitor or a ferroelectric capacitor is usually made of silane.
(SiH ₄ ) or tetraethoxysilane (Si (OC ₂ H
₅ ) ₄ , formed by a chemical vapor deposition method (hereinafter referred to as a CVD method) using TEOS or the like as a main raw material. When these raw materials are used, the raw materials are decomposed at the time of formation and hydrogen is generated. When this hydrogen diffuses into the ferroelectric or high-dielectric capacitor, the ferroelectric film (high-dielectric film) is reduced, and the leakage current increases and the remanent polarization value decreases.

【００１１】また、ＭＯＳトランジスタと誘電体キャパ
シタで構成されている半導体メモリデバイスは、ＭＯＳ
トランジスタのゲート酸化膜形成時に欠陥が導入され、
界面準位密度が増加し、トランジスタの閾値電圧を変動
させる。これらの準位を減少させる方法として、通常、
デバイス作製後に、水素雰囲気で熱処理される。水素を
含む雰囲気で、４００℃以上４５０℃以下の熱処理をす
ると、水素が拡散し、ゲート酸化膜に達すると、欠陥を
終端し界面準位密度を低減させている。この熱処理によ
っても、キャパシタ特性は劣化する。この水素拡散によ
る劣化を抑制する方法としては、公開特許公報：特開平
８−３３５６７３号公報、あるいは特開平１０−２９４
４３３号公報に示されるように、キャパシタを被覆する
ように、Ｔｉ、ＡｌあるいはＴａの酸化物などの拡散バ
リア膜１１１を形成することが効果的である。A semiconductor memory device composed of a MOS transistor and a dielectric capacitor is a MOS memory device.
Defects are introduced when forming the gate oxide film of the transistor,
The interface state density increases, which changes the threshold voltage of the transistor. As a method of reducing these levels, usually
After device fabrication, heat treatment is performed in a hydrogen atmosphere. When heat treatment is performed at a temperature of 400 ° C. or more and 450 ° C. or less in an atmosphere containing hydrogen, hydrogen is diffused. When the heat reaches the gate oxide film, defects are terminated and interface state density is reduced. This heat treatment also degrades the capacitor characteristics. As a method of suppressing the deterioration due to the hydrogen diffusion, Japanese Patent Application Laid-Open No. 8-335673 or Japanese Patent Application Laid-Open No. 10-294
As shown in Japanese Patent No. 433, it is effective to form a diffusion barrier film 111 such as an oxide of Ti, Al, or Ta so as to cover a capacitor.

【００１２】しかしながら、２５６Ｋビット以上の集積
度を持つメモリでは、メモリセルのレイアウトや周辺回
路が複雑化しているため、金属配線が２層以上必要とな
る。However, in a memory having an integration degree of 256 Kbits or more, the layout of memory cells and peripheral circuits are complicated, so that two or more metal wirings are required.

【００１３】２層金属配線を適用した強誘電体メモリ素
子を、図１２に示す。図１２において、１１５は導電型
シリコン基板、１１６は素子分離領域、１１７は選択ト
ランジスタのゲート酸化膜、１１８はトランジスタのソ
ース・ドレイン領域、１１９はポリシリコンワード線と
なるゲート電極である。また、１２０は、第一層間絶縁
膜、１２１は密着層、１２２はＰｔ下部電極、１２３は
強誘電体薄膜、１２４はＰｔ上部電極、１２５は拡散バ
リア膜、１２６は第二層間絶縁膜、１２７は第一金属配
線、１２８は第三層間絶縁膜、１２９は第二金属配線、
１３０は表面保護膜層を示す。FIG. 12 shows a ferroelectric memory element to which two-layer metal wiring is applied. In FIG. 12, 115 is a conductive silicon substrate, 116 is an element isolation region, 117 is a gate oxide film of a select transistor, 118 is a source / drain region of a transistor, and 119 is a gate electrode serving as a polysilicon word line. 120 is a first interlayer insulating film, 121 is an adhesion layer, 122 is a Pt lower electrode, 123 is a ferroelectric thin film, 124 is a Pt upper electrode, 125 is a diffusion barrier film, 126 is a second interlayer insulating film, 127 is a first metal wiring, 128 is a third interlayer insulating film, 129 is a second metal wiring,
Reference numeral 130 denotes a surface protective film layer.

【００１４】金属配線には通常アルミニュウム配線が用
いられており、アルミニュウム配線の積層は、１層目の
アルミニュウム配線１２７を形成後に、ＣＶＤ法でシリ
コン酸化膜である第三層間絶縁膜１２８を形成し、２層
目のアルミニュウム薄膜を堆積し、フォトレジストをマ
スクに用い、反応性イオンエッチング法で２層目のアル
ミニュウム配線１２９を形成する。３層目のアルミニュ
ウム配線を形成する場合でも、同様に、２層目のアルミ
ニュウム配線上に層間絶縁膜を形成して、３層目アルミ
ニュウム配線を形成する。Usually, aluminum wiring is used for the metal wiring. The aluminum wiring is laminated by forming a third interlayer insulating film 128 which is a silicon oxide film by a CVD method after forming the first aluminum wiring 127. A second layer of aluminum thin film is deposited, and a second layer of aluminum wiring 129 is formed by reactive ion etching using a photoresist as a mask. Even in the case of forming the third-layer aluminum wiring, similarly, an interlayer insulating film is formed on the second-layer aluminum wiring to form the third-layer aluminum wiring.

【００１５】層間絶縁膜は４００℃前後で形成されるた
め、膜中に水素や多量の水分を含んでおり、層間絶縁膜
形成後の熱処理工程や、さらに上層の層間絶縁膜形成時
の熱処理工程で、水素が脱離したり、水分が脱離したり
する。特に、脱離した水分は、アルミニュウム配線まで
拡散するとアルミニュウム配線は容易に酸化され、この
酸化過程で多量の水素が発生する。(２Ａｌ＋３Ｈ_２Ｏ
→Ａｌ_２Ｏ_３＋３Ｈ_２↑)。この多層のアルミニュウム
配線形成時の水素の発生量は多量であり、従来、用いて
いた強誘電体キャパシタを被覆するように形成した拡散
バリア層だけでは、十分なバリア性を得ることが難し
く、キャパシタ特性が劣化する。Since the interlayer insulating film is formed at about 400 ° C., the film contains hydrogen and a large amount of moisture, so that a heat treatment step after the formation of the interlayer insulating film and a heat treatment step when the upper interlayer insulating film is formed are further performed. Then, hydrogen is desorbed or moisture is desorbed. In particular, when the desorbed moisture diffuses to the aluminum wiring, the aluminum wiring is easily oxidized, and a large amount of hydrogen is generated in the oxidation process. (2Al + 3H ₂ O
→ Al ₂ O ₃ + 3H ₂ ↑). The amount of hydrogen generated during the formation of this multilayer aluminum wiring is large, and it is difficult to obtain sufficient barrier properties only with a diffusion barrier layer formed so as to cover a ferroelectric capacitor that has been conventionally used. The characteristics deteriorate.

【００１６】また、金属酸化物からなる誘電体膜をキャ
パシタ絶縁膜に用いた半導体記憶素子が開発され、製品
化も進められている。特に、強誘電体薄膜を使用したＦ
ｅＲＡＭ(Ｆerroelectric Ｒandom Ａccess Ｍemory)
は、その高速動作性、低消費電力性および不揮発性など
の多数の利点から携帯端末や非接触ＩＣカードヘの応用
が期待されている。Further, a semiconductor memory device using a dielectric film made of a metal oxide as a capacitor insulating film has been developed and commercialized. In particular, F using a ferroelectric thin film
eRAM (Ferroelectric Random Access Memory)
Is expected to be applied to portable terminals and contactless IC cards because of its many advantages such as high-speed operation, low power consumption and non-volatility.

【００１７】このような応用においては、高機能化,高
性能化のためには、マイコンコアとの混載が不可欠であ
る。ロジックデバイスとの混載を考えた場合、多層配線
プロセスは避けられない。さらに、高集積化を目指した
微細化では、配線間を接続するビアホールにタングステ
ンや窒化チタンからなるプラグを形成する必要が生じ
る。In such an application, it is indispensable to mount the microcomputer core together with the microcomputer core in order to achieve high functionality and high performance. Considering mixed mounting with a logic device, a multilayer wiring process is inevitable. Further, in miniaturization aiming at high integration, it is necessary to form a plug made of tungsten or titanium nitride in a via hole connecting between wirings.

【００１８】しかしながら、このような多層配線プロセ
スでは、大量の水素が発生し、酸化物からなる強誘電体
薄膜は容易に還元され、その特性は大きく劣化し、最悪
の場合、強誘電性が失われてしまう。特に、タングステ
ンや窒化チタンのプラグを形成する場合、それらのＣＶ
Ｄ(Ｃhemical Ｖapor Ｄeposition)プロセスでは、還元
ガスとして水素を導入することが広く一般的に行われて
いる。このため、強誘電体キャパシタは水素により還元
され、特性劣化が引き起こされる。However, in such a multilayer wiring process, a large amount of hydrogen is generated, and the ferroelectric thin film composed of an oxide is easily reduced, and its characteristics are greatly deteriorated. In the worst case, the ferroelectricity is lost. I will be. In particular, when forming plugs of tungsten or titanium nitride, their CV
In the D (Chemical Vapor Deposition) process, hydrogen is widely and generally introduced as a reducing gas. For this reason, the ferroelectric capacitor is reduced by hydrogen, and the characteristics are degraded.

【００１９】このような水素からの劣化を防ぐために、
特開平８−３３５６７３公報に示されているような対策
が講じられている。すなわち、強誘電体キャパシタを水
素バリア性を有する酸化チタン膜や酸化アルミニウム膜
などで被覆し、水素との接触を極力防ごうとするもので
ある。In order to prevent such deterioration from hydrogen,
Countermeasures such as those disclosed in Japanese Patent Application Laid-Open No. 8-335673 have been taken. That is, a ferroelectric capacitor is covered with a titanium oxide film or an aluminum oxide film having a hydrogen barrier property, and the contact with hydrogen is prevented as much as possible.

【００２０】しかしながら、これら水素バリア膜の水素
バリア性には限界があり、強誘電体キャパシタ直上のみ
の防御では不十分で、そのキャパシタ特性は、図２２に
示すように、大きく劣化しており、特性の良好なＦｅＲ
ＡＭの形成は困難であることを示している。However, the hydrogen barrier properties of these hydrogen barrier films are limited, and protection just above a ferroelectric capacitor is not sufficient, and the capacitor characteristics are greatly deteriorated as shown in FIG. FeR with good characteristics
This indicates that the formation of AM is difficult.

【００２１】そこで、この発明は、上記課題に鑑みなさ
れたものであり、強誘電体膜あるいは高誘電体膜の劣化
が生じず、強誘電体キャパシタの水素による劣化を防
ぎ、特性の良好な強誘電体キャパシタを有する信頼性の
高い半導体記憶素子およびその製造方法を提供すること
を目的としている。In view of the above, the present invention has been made in view of the above problems, and does not cause deterioration of a ferroelectric film or a high dielectric film, prevents deterioration of a ferroelectric capacitor due to hydrogen, and provides a ferroelectric capacitor having good characteristics. It is an object of the present invention to provide a highly reliable semiconductor memory device having a dielectric capacitor and a method for manufacturing the same.

【００２２】[0022]

【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体記憶素子は、半導体基板上に
誘電体膜を含む誘電体キャパシタが形成され、上記誘電
体キャパシタの上方に層間絶縁膜および金属配線が単層
または多層で形成されてなる半導体記憶素子において、
上記層間絶縁膜または金属配線の少なくとも一方の上面
または底面の少なくとも一方が水素拡散バリア膜で被覆
されていることを特徴とするものである。In order to achieve the above object, a semiconductor memory device according to the present invention has a dielectric capacitor including a dielectric film formed on a semiconductor substrate and an interlayer insulating film above the dielectric capacitor. And a semiconductor memory element in which metal wiring is formed in a single layer or a multilayer,
At least one of the upper surface or the bottom surface of at least one of the interlayer insulating film and the metal wiring is covered with a hydrogen diffusion barrier film.

【００２３】この発明の半導体記憶素子では、上記上記
層間絶縁膜または金属配線の少なくとも一方の上面また
は底面の少なくとも一方が、水素拡散バリア膜で被覆さ
れている。上記構成の水素拡散バリア膜によって、層間
絶縁膜や金属配線を形成する工程で発生する水素が上記
誘電体キャパシタに浸入することを防げる。したがっ
て、強誘電体膜あるいは高誘電体膜の劣化が生じず、強
誘電体キャパシタの水素による劣化を防ぎ、特性の良好
な強誘電体キャパシタを有する信頼性の高い半導体記憶
素子となる。In the semiconductor memory device of the present invention, at least one of the upper surface or the bottom surface of at least one of the above-mentioned interlayer insulating film and the metal wiring is covered with a hydrogen diffusion barrier film. The hydrogen diffusion barrier film having the above structure can prevent hydrogen generated in the step of forming the interlayer insulating film and the metal wiring from entering the dielectric capacitor. Therefore, the ferroelectric film or the high-dielectric film does not deteriorate, the deterioration of the ferroelectric capacitor due to hydrogen is prevented, and a highly reliable semiconductor memory device having a ferroelectric capacitor having good characteristics can be obtained.

【００２４】ある実施形態では、上記水素拡散バリア膜
は、Ａｌの酸化物、Ａｌの窒化物、Ａｌの酸化窒化物、
Ｔａの酸化物、Ｔａの窒化酸化物、Ｔｉの酸化物、また
はＺｒの酸化物である。また、ある実施形態では、上記
水素拡散バリア膜は、Ａｌの酸化物、Ａｌの窒化物、Ａ
ｌの酸化窒化物、Ｔａの酸化物、Ｔａの窒化酸化物、Ｔ
ｉの酸化物、またはＺｒの酸化物であって、その膜厚が
１０ｎｍ以上１００ｎｍ以下程度の、非晶質あるいはグ
レインサイズが５ｎｍ以下の微結晶のものである。In one embodiment, the hydrogen diffusion barrier film is made of an oxide of Al, a nitride of Al, an oxynitride of Al,
It is an oxide of Ta, a nitrided oxide of Ta, an oxide of Ti, or an oxide of Zr. In one embodiment, the hydrogen diffusion barrier film is made of an oxide of Al, a nitride of Al,
l oxynitride, Ta oxide, Ta nitrided oxide, T
An oxide of i or an oxide of Zr, which is amorphous or microcrystalline having a grain size of 5 nm or less with a thickness of about 10 nm to 100 nm.

【００２５】上記実施形態の半導体記憶素子によれば、
上記構成の水素拡散バリア膜によって、層間絶縁膜や金
属配線を形成する工程で発生する水素が上記誘電体キャ
パシタに浸入することを防げる。According to the semiconductor memory device of the above embodiment,
The hydrogen diffusion barrier film having the above structure can prevent hydrogen generated in the step of forming the interlayer insulating film and the metal wiring from entering the dielectric capacitor.

【００２６】さらに、ある実施形態の製造方法では、上
記水素拡散バリア膜は、スパッタリング法を用い、基板
温度２５〜４００℃の範囲内で形成し、酸素、もしくは
窒素、またはこれらのガスの混合雰囲気下で、３００℃
以上４５０℃以下、３０分以上６０分以下の熱処理を行
う。また、ＣＶＤ法で形成する場合は、基板温度を３０
０℃以上４５０℃以下に加熱し、Ａｌ、Ｔａ、Ｔｉまた
はＺｒを含む有機金属原料を主原料に用いて、酸素、も
しくは窒素、またはこれらのガスの混合ガスを反応室に
導入し、圧力１Ｔorr以上１０Ｔorr以下の雰囲気下で形
成する。Ｔｉ、Ｔａについては、これらの金属のハロゲ
ン化物ＴｉＣｌ_４,ＴａＣｌ_５を主原料に用いてもよ
い。Further, in one embodiment of the manufacturing method, the hydrogen diffusion barrier film is formed by sputtering at a substrate temperature of 25 to 400 ° C., and oxygen, nitrogen, or a mixed atmosphere of these gases. Under 300 ℃
Heat treatment is performed at a temperature of 450 ° C. or less and 30 minutes or more and 60 minutes or less. When the substrate is formed by the CVD method, the substrate temperature is set at 30 ° C.
Heat to 0 ° C. or more and 450 ° C. or less, introduce oxygen, nitrogen, or a mixed gas of these gases into a reaction chamber using an organic metal material containing Al, Ta, Ti, or Zr as a main material, and apply a pressure of 1 Torr. The film is formed under an atmosphere of 10 Torr or less. As for Ti and Ta, halides of these metals TiCl ₄ and TaCl ₅ may be used as main raw materials.

【００２７】また、一実施形態の半導体記憶素子は、基
板上に金属酸化物誘電体膜からなるキャパシタ絶縁膜
と、導電性プラグを含む単層または多層の金属配線とを
備えた半導体記憶素子において、水素バリア性を有し、
上記導電性プラグに連なる水素バリア膜が、上記基板と
上記金属配線との間の層間絶縁膜、または、上記多層の
金属配線の間の層間絶縁膜の少なくとも一方の少なくと
も一部を覆い、上記キャパシタ絶縁膜の少なくとも一部
を覆っている。According to one embodiment of the present invention, there is provided a semiconductor memory device having a capacitor insulating film made of a metal oxide dielectric film on a substrate and a single-layer or multi-layer metal wiring including a conductive plug. , Has a hydrogen barrier property,
A hydrogen barrier film connected to the conductive plug covers at least a part of at least one of an interlayer insulating film between the substrate and the metal wiring, or an interlayer insulating film between the multilayer metal wirings; It covers at least a part of the insulating film.

【００２８】この実施形態では、水素バリア性を有し、
上記導電性プラグに連なる水素バリア膜が、上記基板と
上記金属配線との間の層間絶縁膜、または、上記多層の
金属配線の間の層間絶縁膜の少なくとも一方の少なくと
も一部を覆い、上記キャパシタ絶縁膜の少なくとも一部
を覆っている。これにより、この水素バリア膜により、
導電性プラグを形成する際に生成する水素が上記キャパ
シタ絶縁膜に浸入するのを防ぐことができる。したがっ
て、水素によるキャパシタ絶縁膜の劣化を防ぎ、特性の
良好なキャパシタ絶縁膜を有する信頼性の高い半導体記
憶素子を提供できる。This embodiment has a hydrogen barrier property,
A hydrogen barrier film connected to the conductive plug covers at least a part of at least one of an interlayer insulating film between the substrate and the metal wiring, or an interlayer insulating film between the multilayer metal wirings; It covers at least a part of the insulating film. Thereby, by this hydrogen barrier film,
Hydrogen generated when forming the conductive plug can be prevented from entering the capacitor insulating film. Therefore, deterioration of the capacitor insulating film due to hydrogen can be prevented, and a highly reliable semiconductor memory element having a capacitor insulating film with favorable characteristics can be provided.

【００２９】また、一実施形態の半導体記憶素子は、上
記水素バリア膜が酸化アルミニウムからなる。In one embodiment, the hydrogen barrier film is made of aluminum oxide.

【００３０】この実施形態では、上記水素バリア膜が酸
化アルミニウムからなるので、この酸化アルミニウムか
らなる膜を水素バリア性を有する水素バリア膜として機
能させることができる。In this embodiment, since the hydrogen barrier film is made of aluminum oxide, the film made of aluminum oxide can function as a hydrogen barrier film having a hydrogen barrier property.

【００３１】また、一実施形態の半導体記憶素子は、上
記導電性プラグがタングステンまたは窒化チタンからな
る。In one embodiment, the conductive plug is made of tungsten or titanium nitride.

【００３２】この実施形態では、上記導電性プラグがタ
ングステンまたは窒化チタンからなるから、この導電性
プラグを形成する際に水素が発生するが、この発明で
は、この発生した水素が上記キャパシタ絶縁膜に浸入す
るのを上記水素バリア膜でもって防止でき、上記水素に
よって上記金属酸化物誘電体膜からなるキャパシタ絶縁
膜が還元されるのを防げる。In this embodiment, since the conductive plug is made of tungsten or titanium nitride, hydrogen is generated when the conductive plug is formed. In the present invention, the generated hydrogen is deposited on the capacitor insulating film. Penetration can be prevented by the hydrogen barrier film, and reduction of the capacitor insulating film made of the metal oxide dielectric film by the hydrogen can be prevented.

【００３３】また、一実施形態の半導体記憶素子の製造
方法は、金属酸化物誘電体膜からなるキャパシタ絶縁膜
を有する半導体記憶素子の製造方法であって、誘電体キ
ャパシタを形成した後、この誘電体キャパシタを覆う層
間絶縁膜を形成し、この層間絶縁膜上に、少なくとも一
部が上記誘電体キャパシタを覆う水素バリア膜を形成す
る工程と、上記層間絶縁膜に金属配線に対向させるホー
ルを開口させる工程と、上記ホール内に導電性プラグを
埋設する工程とを備えた。According to one embodiment of the present invention, there is provided a method of manufacturing a semiconductor memory device having a capacitor insulating film made of a metal oxide dielectric film. Forming an interlayer insulating film covering the capacitor, forming a hydrogen barrier film on the interlayer insulating film at least partially covering the dielectric capacitor, and forming a hole in the interlayer insulating film to face a metal wiring. And a step of burying a conductive plug in the hole.

【００３４】この実施形態では、上記誘電体キャパシタ
を覆う層間絶縁膜を形成した後、この層間絶縁膜上に、
少なくとも一部が上記誘電体キャパシタを覆う水素バリ
ア膜を形成するから、この水素バリア膜でもって、後の
導電性プラグを埋設する工程で発生する水素が誘電体キ
ャパシタに浸入するのを防げる。In this embodiment, after an interlayer insulating film covering the above-mentioned dielectric capacitor is formed, on the interlayer insulating film,
Since a hydrogen barrier film covering at least a part of the dielectric capacitor is formed, the hydrogen barrier film can prevent hydrogen generated in a later step of burying the conductive plug from entering the dielectric capacitor.

【００３５】また、一実施形態の半導体記憶素子の製造
方法では、上記水素バリア膜が酸化アルミニウムからな
る。In one embodiment of the present invention, the hydrogen barrier film is made of aluminum oxide.

【００３６】この実施形態では、上記水素バリア膜が酸
化アルミニウムからなるので、この酸化アルミニウムか
らなる膜を水素バリア性を有する水素バリア膜として機
能させることができる。In this embodiment, since the hydrogen barrier film is made of aluminum oxide, the film made of aluminum oxide can function as a hydrogen barrier film having a hydrogen barrier property.

【００３７】また、一実施形態の半導体記憶素子の製造
方法は、上記導電性プラグがタングステンまたは窒化チ
タンからなる。In one embodiment of the present invention, the conductive plug is made of tungsten or titanium nitride.

【００３８】この実施形態では、上記導電性プラグがタ
ングステンまたは窒化チタンからなるから、この導電性
プラグを形成する際に水素が発生するが、この実施形態
では、この発生した水素が上記キャパシタ絶縁膜に浸入
するのを上記水素バリア膜でもって防止でき、上記水素
によって上記金属酸化物誘電体膜からなるキャパシタ絶
縁膜が還元されるのを防げる。In this embodiment, since the conductive plug is made of tungsten or titanium nitride, hydrogen is generated when the conductive plug is formed. In this embodiment, the generated hydrogen is generated by the capacitor insulating film. Can be prevented by the hydrogen barrier film, and the hydrogen can prevent the capacitor insulating film made of the metal oxide dielectric film from being reduced.

【００３９】[0039]

【発明の実施の形態】以下、実施の形態に基づいて、こ
の発明について詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below in detail based on embodiments.

【００４０】(第１の実施形態)２層Ａｌ配線を用いたプ
レーナ型強誘電体メモリ素子である第１実施形態につい
て、図１および図２の製造工程図を用いて以下に説明す
る。(First Embodiment) A first embodiment which is a planar type ferroelectric memory element using two-layer Al wiring will be described below with reference to the manufacturing process diagrams of FIGS.

【００４１】公知の方法によって、Ｓｉ基板３１上に、
素子分離領域３２、選択トランジスタのゲート酸化膜３
３、選択トランジスタのソース・ドレイン領域３４、ポ
リシリコンワード線となるゲート電極３５を形成し、公
知のＢＰＳＧからなる第一層間絶縁膜３６で覆った後
(図１(ａ))、公知のスパッタリング法により、下部電極
の密着層として３０ｎｍのＴｉ酸化物３７を形成し、Ｐ
ｔ下部電極３８を１００〜２００ｎｍ形成する。この下
部電極の上に、強誘電体薄膜として、ＳＢＴ薄膜からな
る強誘電体薄膜３９を形成する。ＳＢＴ薄膜の形成方法
は以下の通りである。According to a known method, on the Si substrate 31,
Element isolation region 32, gate oxide film 3 of select transistor
3. After forming the source / drain region 34 of the select transistor and the gate electrode 35 serving as a polysilicon word line, and covering with a first interlayer insulating film 36 made of a known BPSG
(FIG. 1 (a)), a 30 nm Ti oxide 37 was formed as an adhesion layer of a lower electrode by a known sputtering method.
The lower electrode 38 is formed to a thickness of 100 to 200 nm. On this lower electrode, a ferroelectric thin film 39 made of an SBT thin film is formed as a ferroelectric thin film. The method of forming the SBT thin film is as follows.

【００４２】溶液合成の出発原料としてタンタルエトキ
シド(Ｔａ(ＯＣ_２Ｈ_５)_５)、ビスマス２エチルヘキサネ
ート(Ｂｉ(Ｃ_７Ｈ_１５ＣＯＯ)_２)、およびストロンチュ
ウム２エチルヘキサネート(Ｓｒ(Ｃ_７Ｈ_１５ＣＯＯ)_２)
を使用した。タンタルエトキシドを秤量し、２−エチル
ヘキサネート中に溶解させ、反応を促進させるため、１
００℃から１２０℃まで加熱しながら撹拌し、３０分間
反応させた。その後、１２０℃で、反応によって生成し
たエタノールと水分を除去した。この溶液に、２０から
３０ｍｌのキシレンに溶解させたストロンチュウム２ヘ
キサネートをＳｒ／Ｔａ＝１／２になるように適量を加
え、１２５℃から最高１４０℃で３０分間、加熱撹拌し
た。その後、この溶液に１０ｍｌのキシレンに溶解させ
たビスマス２ーエチルヘキサネートをＳｒ／Ｂｉ／Ｔａ
＝１／２.４／２になるように適量加え、１３０℃から
最高１５０℃で１０時間、加熱撹拌した。As starting materials for the solution synthesis, tantalum ethoxide (Ta (OC ₂ H ₅ ) ₅ ), bismuth 2 ethyl hexanate (Bi (C ₇ H ₁₅ COO) ₂ ), and strontium 2 ethyl hexanate (Sr (C ₇ H ₁₅ COO) ₂ )
It was used. Tantalum ethoxide is weighed and dissolved in 2-ethylhexanate to accelerate the reaction.
The mixture was stirred while being heated from 00 ° C to 120 ° C, and reacted for 30 minutes. Thereafter, at 120 ° C., ethanol and water generated by the reaction were removed. To this solution, an appropriate amount of strontium 2 hexanate dissolved in 20 to 30 ml of xylene was added so that Sr / Ta = 1/2, and the mixture was heated and stirred at 125 to 140 ° C. for 30 minutes. Thereafter, bismuth 2-ethylhexanate dissolved in 10 ml of xylene was added to this solution with Sr / Bi / Ta.
An appropriate amount was added so as to be 1 / 2.4 / 2, and the mixture was heated and stirred at 130 ° C to a maximum of 150 ° C for 10 hours.

【００４３】次に、この溶液から低分子量のアルコール
と水とを溶媒として使用したキシレンを除去するため
に、１３０〜１５０℃の温度で５時間、蒸留した。その
後、溶液のＳｒＢｉ_２Ｔａ_２Ｏ_９の濃度が０.１ｍｏｌ
／ｌになるように調整し、これを前駆体溶液とした。な
お、これらの原料は上記のものに限定されるのではない
し、溶媒についても上記出発原料が十分に溶解するもの
であればよい。Next, in order to remove xylene using a low molecular weight alcohol and water as a solvent from the solution, distillation was performed at a temperature of 130 to 150 ° C. for 5 hours. Thereafter, the concentration of SrBi ₂ Ta ₂ O _{9 in} the solution was 0.1 mol.
/ L, and this was used as a precursor solution. Note that these raw materials are not limited to those described above, and any solvent may be used as long as the starting materials can be sufficiently dissolved.

【００４４】次に、この前駆体溶液を使用し、以下の工
程で強誘電体ＳＢＴ薄膜３９を形成した。まず、Ｓｉ基
板上に上述の前駆体溶液を滴下し、公知のスピンコート
法により塗布した。その後、完全に溶媒を除去させるた
め、２５０℃に加熱したホットプレート上で乾燥し、次
いで、電気炉にて６００℃以上７００℃以下で焼成し
た。この成膜工程を３回繰り返し、膜厚２００ｎｍの強
誘電体薄膜であるＳＢＴ薄膜３９を成膜した。Next, using this precursor solution, a ferroelectric SBT thin film 39 was formed in the following steps. First, the above-mentioned precursor solution was dropped on a Si substrate and applied by a known spin coating method. Thereafter, in order to completely remove the solvent, drying was performed on a hot plate heated to 250 ° C., and then firing was performed at 600 ° C. to 700 ° C. in an electric furnace. This film forming step was repeated three times to form an SBT thin film 39 as a ferroelectric thin film having a thickness of 200 nm.

【００４５】次に、膜厚が１００ｎｍのＰｔ上部電極４
０を形成した後(図１(ｂ))、フォトレジストを用いた公
知の紫外線縮小露光技術(以下フォトリソグラフィー法)
とドライエッチング法を用いて、１.５μｍ角に上部電
極を加工し、キャパシタ電極とした。エッチングガスと
しては、主として、Ｃｌ_２ガスを用い、エッチングガス
圧力を１.５ｍＴorrに保ち、マイクロ波励起によってプ
ラズマを発生させ、ウエハーをセットした基板に高周波
バイアスを印加し、Ｐｔを加工した。その後、電気炉に
て、７００〜８００℃、酸素雰囲気中で熱処理を行っ
た。次に、ＳＢＴ膜および下部電極をフォトレジストを
用い、公知のフォトリソグラフィー法と上記ドライエッ
チング法を用いて加工した。エッチングガスとしては主
としてＣ_２Ｆ_６ガスを用いて加工した。Next, a Pt upper electrode 4 having a thickness of 100 nm
After forming 0 (FIG. 1 (b)), a known ultraviolet reduction exposure technique using a photoresist (hereinafter referred to as a photolithography method)
Then, the upper electrode was processed into a 1.5 μm square using the dry etching method to form a capacitor electrode. As an etching gas, mainly using Cl ₂ gas, keeping the etching gas pressure in the 1.5 mTorr, a plasma is generated by microwave excitation, high frequency bias is applied to the substrate equipped with a wafer, to process the Pt. Thereafter, heat treatment was performed in an electric furnace at 700 to 800 ° C. in an oxygen atmosphere. Next, the SBT film and the lower electrode were processed using a photoresist by a known photolithography method and the above-mentioned dry etching method. Processing was performed mainly using a C ₂ F ₆ gas as an etching gas.

【００４６】次に、Ｈ_２の拡散バリア膜４１として、Ａ
ｌの酸化物あるいはＡｌの窒化物をキャパシタ電極およ
び強誘電体膜を被覆するように形成した(図１(ｃ))。Ａ
ｌターゲットあるいはＡｌの酸化物ターゲット、Ａｌの
窒化物ターゲットを用いて、ＤＣマグネトロンスパッタ
リング法、ＲＦマグネトロンスパッタリング法または電
子サイクロトロン共鳴をプラズマ源を用いたスパッタリ
ング法により形成した。基板温度は２５℃以上４００℃
以下に保持し、Ｏ_２／(Ｏ_２＋Ａｒ)のガス比率は、０.
１から０.５の範囲で成膜室に導入し、圧力を１ｍＴorr
から２０ｍＴorrの範囲で成膜を行った。Next, as the H ₂ diffusion barrier film 41, A
An oxide of 1 or a nitride of Al was formed so as to cover the capacitor electrode and the ferroelectric film (FIG. 1C). A
A DC magnetron sputtering method, an RF magnetron sputtering method, or an electron cyclotron resonance was formed by a sputtering method using a plasma source using a 1 target, an Al oxide target, and an Al nitride target. Substrate temperature is 25 ℃ or more and 400 ℃
Keeping below, the gas ratio of O ₂ / (O ₂ + Ar) is
Introduced into the film formation chamber in the range of 1 to 0.5, and set the pressure to 1 mTorr.
From 20 mTorr to 20 mTorr.

【００４７】拡散バリア膜の膜厚は、１０ｎｍ以上１０
０ｎｍ以下とし、基板温度１００℃から４００℃で、Ａ
ｌの酸化物を形成した。拡散バリア膜はＡｌの酸化物、
Ａｌの窒化物に限定するものでなく、Ｔａの酸化物、Ｔ
ａの窒化酸化物、Ｔｉの酸化物またはＺｒの酸化物でも
同様なバリア効果が得られるものである。The thickness of the diffusion barrier film is 10 nm or more and 10
0 nm or less, and at a substrate temperature of 100 ° C. to 400 ° C., A
1 of oxide was formed. The diffusion barrier film is an oxide of Al,
It is not limited to nitride of Al, but oxide of Ta, T
A similar barrier effect can be obtained with a nitrided oxide of a, an oxide of Ti, or an oxide of Zr.

【００４８】次に、拡散バリア膜４１で被覆されたキャ
パシタ上に、第二の層間絶縁膜４２として有機シリコン
化合物(テトラエトキシシラン(Ｓｉ(ＯＣ_２Ｈ_５)_４、以
下ＴＥＯＳ)とＯ_３を反応させた常圧ＣＶＤ法あるいは
ＴＥＯＳとＯ_２を反応させたプラズマＣＶＤ法により、
酸化膜を５００ｎｍ以上６００ｎｍ以下で形成した。Next, an organic silicon compound (tetraethoxysilane (Si (OC ₂ H ₅ ) ₄ , hereinafter referred to as TEOS) and O ₃ ) is formed as a second interlayer insulating film 42 on the capacitor covered with the diffusion barrier film 41. The atmospheric pressure CVD method which reacted or the plasma CVD method which reacted TEOS and O ₂
An oxide film was formed with a thickness of 500 nm or more and 600 nm or less.

【００４９】キャパシタ上部電極上およびトランジスタ
のソースおよびドレイン上に公知のフォトリソグラフィ
ー法およびドライエッチング法によって、直径０.８μ
ｍのコンタクトホールを開口した。その後、ＤＣマグネ
トロンスパッタリング法により膜厚７００ｎｍのＡｌを
形成した。公知のフォトリソグラフィー法およびドライ
エッチング法によりＡｌを加工し、第一金属配線４３を
形成した(図１(ｄ))。A 0.8 μm diameter is formed on the capacitor upper electrode and the source and drain of the transistor by a known photolithography method and dry etching method.
m contact holes were opened. Then, 700 nm-thick Al was formed by DC magnetron sputtering. Al was processed by a known photolithography method and a dry etching method to form a first metal wiring 43 (FIG. 1D).

【００５０】次に、第一金属配線４３および第二層間絶
縁膜４２を被覆するように拡散バリア膜４４を形成した
(図２(ａ))。拡散バリア膜にはＡｌの酸化物あるいはＡ
ｌの窒化物を用いた。拡散バリア膜４４の膜厚は、１０
ｎｍ以上１００ｎｍ以下とし、基板温度１００℃から４
００℃でＡｌの酸化物を形成した。成膜方法および成膜
条件は前述の通りである。拡散バリア膜はＡｌの酸化
物、Ａｌの窒化物に限定するものでなく、Ｔａの酸化
物、Ｔａの窒化酸化物、Ｔｉの酸化物またはＺｒの酸化
物でも同様なバリア効果が得られるものである。Next, a diffusion barrier film 44 was formed so as to cover the first metal wiring 43 and the second interlayer insulating film 42.
(FIG. 2 (a)). Al oxide or A is used for the diffusion barrier film.
1 of nitride was used. The thickness of the diffusion barrier film 44 is 10
between 100 nm and 100 nm.
An oxide of Al was formed at 00 ° C. The film forming method and the film forming conditions are as described above. The diffusion barrier film is not limited to Al oxide and Al nitride, and a similar barrier effect can be obtained with Ta oxide, Ta nitride oxide, Ti oxide or Zr oxide. is there.

【００５１】次に、第三の層間絶縁膜４５として、ＴＥ
ＯＳとオゾンを反応させた常圧ＣＶＤ法またはＴＥＯＳ
もしくはＳｉＨ_４とＯ_２を反応させたプラズマＣＶＤ法
により、Ｓｉ酸化膜を６００〜１０００ｎｍ形成した。
その後、公知のフォトリソグラフィー法およびドライエ
ッチング法によって、０.８μｍのビアホールを開口し
た。その後、ＤＣマグネトロンスパッタリング法により
膜厚７００ｎｍのＡｌ膜を形成した。公知のフォトリソ
グラフィー法およびドライエッチング法によりＡｌを加
工し、第二金属配線４６を形成した(図２(ｂ))。次に、
第二金属配線４６および第三層間絶縁膜４５を被覆する
ように、拡散バリア膜４７を形成した。拡散バリア膜は
上記と同様Ａｌの酸化物あるいはＡｌの窒化物を用い
た。Next, as the third interlayer insulating film 45, TE
Atmospheric pressure CVD method or TEOS reaction between OS and ozone
Alternatively, a Si oxide film having a thickness of 600 to 1000 nm was formed by a plasma CVD method in which SiH ₄ and O ₂ were reacted.
Thereafter, a 0.8 μm via hole was opened by a known photolithography method and a dry etching method. Thereafter, an Al film having a thickness of 700 nm was formed by DC magnetron sputtering. Al was processed by a known photolithography method and a dry etching method to form a second metal wiring 46 (FIG. 2B). next,
A diffusion barrier film 47 was formed so as to cover the second metal wiring 46 and the third interlayer insulating film 45. As the diffusion barrier film, an oxide of Al or a nitride of Al was used in the same manner as described above.

【００５２】最後に、表面保護膜４８として、公知のプ
ラズマＣＶＤ法によって、ＳｉＮ膜を５００ｎｍ形成し
た(図２(ｃ))。Finally, a 500 nm SiN film was formed as a surface protective film 48 by a known plasma CVD method (FIG. 2C).

【００５３】このようにして作製されたメモリセルの強
誘電体特性を公知のソーヤータワー回路を用いて測定し
た。図３には、Ａｌ配線を拡散バリア膜で被覆しない場
合の最終保護膜形成後の強誘電体キャパシタのヒステリ
シス特性を示す。また、図４には、Ａｌ配線をＡｌ酸化
物の拡散バリア膜で被覆した場合の最終保護膜形成後の
強誘電体キャパシタのヒステリシス特性を示す。どちら
のキャパシタについても２層Ａｌ配線を適用した。Ａｌ
配線に拡散バリア膜を適用していない強誘電体キャパシ
タの上部電極サイズ１.５μｍ角の残留分極値はＰｒ＝
０.５〜１.３μＣ／ｃｍ^２まで減少するのに対して、拡
散バリア膜を適用した残留分極値Ｐｒ＝８.２μＣ／ｃ
ｍ^２、抗電界Ｅｃ＝４０ＫＶ／ｃｍという値が得られ
た。強誘電体メモリのキャパシタとして十分な動作が確
認された。The ferroelectric characteristics of the memory cell thus manufactured were measured using a known Sawyer tower circuit. FIG. 3 shows the hysteresis characteristics of the ferroelectric capacitor after the formation of the final protective film when the Al wiring is not covered with the diffusion barrier film. FIG. 4 shows the hysteresis characteristics of the ferroelectric capacitor after the formation of the final protective film when the Al wiring is covered with a diffusion barrier film of Al oxide. Two-layer Al wiring was applied to both capacitors. Al
The remanent polarization value of a 1.5 μm square upper electrode of a ferroelectric capacitor in which a diffusion barrier film is not applied to a wiring is Pr =
In contrast to a decrease of 0.5 to 1.3 μC / cm ² , a residual polarization value Pr = 8.2 μC / c using a diffusion barrier film.
m ² and a coercive electric field Ec = 40 KV / cm were obtained. Sufficient operation was confirmed as a capacitor of the ferroelectric memory.

【００５４】なお、この実施の形態においては、２層Ａ
ｌ配線を適用した強誘電体メモリに用いたが、この発明
はこれに限定されるものではなく、さらに多層Ａｌ配線
についても拡散バリアを適用しても効果的である。In this embodiment, two layers A
Although the present invention is used for a ferroelectric memory to which the l wiring is applied, the present invention is not limited to this, and it is effective to apply a diffusion barrier to a multilayer Al wiring.

【００５５】また、この実施の形態においては強誘電体
膜としてＳＢＴ薄膜を用いたが、この発明はこれに限定
されるものではなく、(Ｐｂ_ｘＬａ_１−ｘ)(Ｚｒ_ｙＴｉ
_{１− ｙ})Ｏ_３、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＢａＴｉＯ_３、Ｌ
ｉＮｂＯ_３、ＬｉＴａＯ_３、ＹＭｎＯ_３、Ｓｒ_２Ｎｂ_２
Ｏ_７、(ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ)_２Ｏ_９)(０≦ｘ,
ｙ≦１)を用いることも可能である。[0055] Furthermore, although using the SBT thin film as the ferroelectric film in this embodiment, the present invention is not limited _{thereto, (Pb x La 1-x} ) (Zr y Ti
_{1- y) O 3, Bi 4} Ti 3 O 12, BaTiO 3, L
iNbO ₃ , LiTaO ₃ , YMnO ₃ , Sr ₂ Nb _{2
O 7, (SrBi 2 (Ta} x Nb 1-x) 2 O 9) (0 ≦ x,
It is also possible to use y ≦ 1).

【００５６】さらに、この実施の形態においては電極の
材料としてＰｔ薄膜を用い説明したが、この発明はこれ
に限定されるものではなく、ＰｔＲｈ、ＰｔＲｈＯ_ｘ、
Ｉｒ、ＩｒＯ_２、ＲｕＯ_２、ＲｈＯ_ｘ、ＬａＳｒＣｏＯ
_３等を用いることも可能である。Further, in this embodiment, a Pt thin film has been described as a material of the electrode. However, the present invention is not limited to this, and PtRh, PtRhO _x ,
Ir, IrO ₂ , RuO ₂ , RhO _x , LaSrCoO
It is also possible to use ₃ or the like.

【００５７】(第２の実施形態)２層Ａｌ配線を用いたス
タック型強誘電体メモリ素子である実施形態について、
図５および図６の製造工程図を用いて、以下に説明す
る。(Second Embodiment) Regarding an embodiment which is a stack type ferroelectric memory element using two-layer Al wiring,
This will be described below with reference to the manufacturing process diagrams of FIGS.

【００５８】公知の方法によって、Ｓｉ基板４９上に、
素子分離領域５０、選択トランジスタのゲート酸化膜５
１、トランジスタのソース・ドレイン領域５２、ワード
線となるゲート電極５３を形成し、公知のＢＰＳＧから
なる第一層間絶縁膜５４で覆い、公知の化学的機械的研
摩法によりＢＰＳＧ膜を平坦化する。次に、トランジス
タのソース領域に直径０.３μｍのコンタクトホールを
開口した後、膜厚３００ｎｍ以上の燐が添加されたポリ
シリコン膜を形成し、公知の化学的機械的研摩法により
コンタクトホール内のみポリシリコンが埋め込まれるよ
うに研摩して、プラグ５５が完成する(図５(ａ))。By a known method, on a Si substrate 49,
Element isolation region 50, gate oxide film 5 of select transistor
1. A source / drain region 52 of a transistor and a gate electrode 53 serving as a word line are formed and covered with a first interlayer insulating film 54 made of a known BPSG, and the BPSG film is planarized by a known chemical mechanical polishing method. I do. Next, after opening a contact hole having a diameter of 0.3 μm in the source region of the transistor, a polysilicon film doped with phosphorus having a thickness of 300 nm or more is formed, and only the inside of the contact hole is formed by a known chemical mechanical polishing method. Polishing is performed so that the polysilicon is buried, thereby completing the plug 55 (FIG. 5A).

【００５９】次に、膜厚２０ｎｍのＴｉ膜および膜厚５
０ｎｍから１００ｎｍのＴｉＮ膜の積層膜５６をＤＣマ
グネトロンスパッタリング法により積層形成した。Ｔｉ
Ｎ膜の代わりに、ＴａＳｉＮ膜、ＴｉＡｌＮ膜、ＴｉＳ
ｉＮ膜等を用いてもよい。次に、キャパシタの下部電極
となるＰｔ膜５７を２００ｎｍの厚さで形成した。第１
の実施形態と同様にして、強誘電体膜としてＳＢＴ膜５
８および上部Ｐｔ電極５９を形成し(図５(ｂ))、公知の
フォトリソグラフィ技術とドライエッチング法を用い
て、１.５μｍ角に上部電極を加工し、キャパシタ電極
とした。その後、電気炉にて７００〜８００℃、酸素雰
囲気中で熱処理を行った。次に、ＳＢＴ膜および下部電
極をフォトレジストを用い、公知のフォトリソグラフィ
ー法と上記ドライエッチング法を用いて加工した。Next, a Ti film having a thickness of 20 nm and a thickness of 5
A stacked film 56 of a TiN film having a thickness of 0 to 100 nm was formed by DC magnetron sputtering. Ti
Instead of N film, TaSiN film, TiAlN film, TiS
An iN film or the like may be used. Next, a Pt film 57 serving as a lower electrode of the capacitor was formed with a thickness of 200 nm. First
SBT film 5 as a ferroelectric film in the same manner as in the first embodiment.
8 and an upper Pt electrode 59 were formed (FIG. 5B), and the upper electrode was processed into a 1.5 μm square using a known photolithography technique and a dry etching method to form a capacitor electrode. Thereafter, heat treatment was performed in an electric furnace at 700 to 800 ° C. in an oxygen atmosphere. Next, the SBT film and the lower electrode were processed using a photoresist by a known photolithography method and the above-mentioned dry etching method.

【００６０】次に、Ｈ_２に対する拡散バリア膜６０とし
てＡｌの酸化物あるいはＡｌの窒化物をキャパシタ電極
および強誘電体膜を被覆するように形成した(図５
(ｃ))。拡散バリア膜はＡｌの酸化物、Ａｌの窒化物に
限定するものでなく、Ｔａの酸化物、Ｔａの窒化酸化
物、Ｔｉの酸化物、Ｚｒの酸化物等でも同様なバリア効
果が得られる。Next, as a diffusion barrier film 60 for H _2, an oxide of Al or a nitride of Al was formed so as to cover the capacitor electrode and the ferroelectric film (FIG. 5).
(c)). The diffusion barrier film is not limited to Al oxides and Al nitrides. Similar barrier effects can be obtained with Ta oxides, Ta nitrided oxides, Ti oxides, Zr oxides, and the like.

【００６１】次に、拡散バリア膜で被覆されたキャパシ
タ上に、第二の層間絶縁膜６１を形成した。キャパシタ
上部電極上に公知のフォトリソグラフィー法およびドラ
イエッチング法によってコンタクトホールを開口した。
その後、ＤＣマグネトロンスパッタリング法により、膜
厚７００ｎｍのＡｌ膜を形成した。公知のフォトリソグ
ラフィー法およびドライエッチング法により、Ａｌを加
工し、第一金属配線６２を形成した(図５(ｄ))。Next, a second interlayer insulating film 61 was formed on the capacitor covered with the diffusion barrier film. A contact hole was formed on the capacitor upper electrode by known photolithography and dry etching.
Thereafter, an Al film having a thickness of 700 nm was formed by a DC magnetron sputtering method. The Al was processed by a known photolithography method and dry etching method to form a first metal wiring 62 (FIG. 5D).

【００６２】次に、第一金属配線６２および第二層間絶
縁膜６１を被覆するように、拡散バリア膜６３を形成し
た(図６(ａ))。この拡散バリア膜としては、Ａｌの酸化
物あるいはＡｌの窒化物を用いた。拡散バリア膜の膜厚
は、１０ｎｍ以上１００ｎｍ以下とし、基板温度１００
℃から４００℃でＡｌの酸化物を形成した。成膜方法お
よび成膜条件は前述の通りである。拡散バリア膜はＡｌ
の酸化物、Ａｌの窒化物に限定するものでなく、Ｔａの
酸化物、Ｔａの窒化酸化物、Ｔｉの酸化物、Ｚｒの酸化
物等でも同様なバリア効果が得られる。Next, a diffusion barrier film 63 was formed so as to cover the first metal wiring 62 and the second interlayer insulating film 61 (FIG. 6A). As the diffusion barrier film, Al oxide or Al nitride was used. The thickness of the diffusion barrier film is 10 nm or more and 100 nm or less, and the substrate temperature is 100 nm or less.
An oxide of Al was formed at a temperature of from 400C to 400C. The film forming method and the film forming conditions are as described above. Diffusion barrier film is Al
The barrier effect is not limited to the oxide of Al and the nitride of Al. A similar barrier effect can be obtained with an oxide of Ta, a nitrided oxide of Ta, an oxide of Ti, an oxide of Zr, or the like.

【００６３】次に、第三の層間絶縁膜６４としてＳｉ酸
化膜を６００〜１０００ｎｍの厚さで形成した。その
後、公知のフォトリソグラフィー法およびドライエッチ
ング法によってビアホールを開口した。その後、ＤＣマ
グネトロンスパッタリング法により膜厚７００ｎｍのＡ
ｌ膜を形成した。公知のフォトリソグラフィー法および
ドライエッチング法によりＡｌを加工し、第二金属配線
６５を形成した(図６(ｂ))。Next, an Si oxide film having a thickness of 600 to 1000 nm was formed as the third interlayer insulating film 64. Thereafter, via holes were opened by known photolithography and dry etching. Then, 700 nm-thick A was formed by DC magnetron sputtering.
1 film was formed. Al was processed by a known photolithography method and a dry etching method to form a second metal wiring 65 (FIG. 6B).

【００６４】次に、第二金属配線６５および第三層間絶
縁膜６４を被覆するように、拡散バリア膜６６を形成し
た。この拡散バリア膜としては、上記同様、Ａｌの酸化
物あるいはＡｌの窒化物を用いた。最後に、表面保護膜
６７として公知のプラズマＣＶＤ法によってＳｉＮ膜を
５００ｎｍの厚さで形成した(図６(ｃ))。Next, a diffusion barrier film 66 was formed so as to cover the second metal wiring 65 and the third interlayer insulating film 64. As this diffusion barrier film, Al oxide or Al nitride was used as described above. Finally, a 500 nm thick SiN film was formed as a surface protection film 67 by a known plasma CVD method (FIG. 6C).

【００６５】上記第１実施形態と同様、アルミ配線につ
いても拡散バリア膜を適用することにより残留分極値Ｐ
ｒ＝７.９μＣ／ｃｍ^２、抗電界Ｅｃ＝３９ＫＶ／ｃｍ
という値が得られた。強誘電体メモリのキャパシタとし
て十分な動作が確認された。As in the first embodiment, the residual polarization value P
r = 7.9 μC / cm ² , coercive electric field Ec = 39 KV / cm
Was obtained. Sufficient operation was confirmed as a capacitor of the ferroelectric memory.

【００６６】なお、この実施の形態は、２層Ａｌ配線を
適用した強誘電体メモリに用いたが、この発明はこれに
限定されるものではなく、さらに多層Ａｌ配線について
も拡散バリア膜を適用しても効果的である。Although this embodiment is used for a ferroelectric memory to which a two-layer Al wiring is applied, the present invention is not limited to this. Further, a diffusion barrier film is applied to a multi-layer Al wiring. It is still effective.

【００６７】また、この実施の形態においては、強誘電
体膜としてＳＢＴ薄膜を用いたが、この発明はこれに限
定されるものではなく、(Ｐｂ_ｘＬａ_１−ｘ)(Ｚｒ_ｙＴ
ｉ_{１ −ｙ})Ｏ_３、Ｂｉ_４Ｔｉ_３Ｏ_１２、ＢａＴｉＯ_３、
ＬｉＮｂＯ_３、ＬｉＴａＯ_３、ＹＭｎＯ_３、Ｓｒ_２Ｎｂ
_２Ｏ_７、(ＳｒＢｉ_２(Ｔａ_ｘＮｂ_１−ｘ)_２Ｏ_９)(０≦
ｘ,ｙ≦１)を用いることも可能である。[0067] Further, in this embodiment, is used an SBT thin film as the ferroelectric film, the present invention is not limited _{thereto, (Pb x La 1-x} ) (Zr y T
i _{1 -y} ) O ₃ , Bi ₄ Ti ₃ O ₁₂ , BaTiO ₃ ,
LiNbO ₃ , LiTaO ₃ , YMnO ₃ , Sr ₂ Nb
_{2 O 7, (SrBi 2 (} Ta x Nb 1-x) 2 O 9) (0 ≦
x, y ≦ 1) can also be used.

【００６８】さらに、この実施の形態においては電極の
材料としてＰｔ薄膜を用い説明したが、この発明はこれ
に限定されるものではなく、ＰｔＲｈ、ＰｔＲｈＯ_ｘ、
Ｉｒ、ＩｒＯ_２、ＲｕＯ_２、ＲｈＯ_ｘ、ＬａＳｒＣｏＯ
_３等を用いることも可能である。Further, in this embodiment, a Pt thin film has been described as a material of the electrode. However, the present invention is not limited to this, and PtRh, PtRhO _x ,
Ir, IrO ₂ , RuO ₂ , RhO _x , LaSrCoO
It is also possible to use ₃ or the like.

【００６９】(第３の実施形態)２層Ａｌ配線を用いたス
タック型高誘電体メモリ素子である実施形態について図
７および図８の製造工程図を用いて以下に説明する。(Third Embodiment) An embodiment which is a stacked type high-dielectric memory element using two-layer Al wiring will be described below with reference to the manufacturing process diagrams of FIGS.

【００７０】公知の方法によって、Ｓｉ基板６８上に、
素子分離領域６９、選択トランジスタのゲート酸化膜７
０、トランジスタのソース・ドレイン領域７１、ワード
線となるゲート電極７２、ビット線７３を形成した後、
公知のＢＰＳＧ(Ｂorophosphosilicate glass)からなる
第一層間絶縁膜７４で覆い、公知の化学的機械的研摩法
により、ＢＰＳＧ膜を平坦化する(図７(ａ))。By a known method, on a Si substrate 68,
Element isolation region 69, gate oxide film 7 of select transistor
0, a source / drain region 71 of a transistor, a gate electrode 72 serving as a word line, and a bit line 73 are formed.
The BPSG film is covered with a first interlayer insulating film 74 made of a known BPSG (Borophosphosilicate glass), and planarized by a known chemical mechanical polishing method (FIG. 7A).

【００７１】次に、トランジスタのソース領域に、直径
０.３μｍコンタクトホールを開口し後、膜厚３００ｎ
ｍ以上の燐が添加されたポリシリコンを形成し、公知の
化学的機械的研摩法により、コンタクトホール内のみポ
リシリコンが埋め込まれるように研摩し、プラグ７５が
完成する(図７(ｂ))。Next, a contact hole having a diameter of 0.3 μm is formed in the source region of the transistor, and then a film thickness of 300 n
Polysilicon to which m or more phosphorus is added is formed and polished by a known chemical mechanical polishing method so that the polysilicon is buried only in the contact hole, thereby completing the plug 75 (FIG. 7B). .

【００７２】次に、膜厚２０ｎｍのＴｉ膜７６をＤＣマ
グネトロンスパッタリング法により堆積した後、膜厚１
００ｎｍのＴｉＮ膜７７をＤＣマグネトロンスパッタリ
ング法により積層した。ＴｉＮ膜の代わりに、ＴｉＡｌ
Ｎ膜、ＴｉＳｉＮ膜を用いてもよい。次に、キャパシタ
の下部電極７８となるＰｔ膜を２００ｎｍの厚さで形成
する(図７(ｃ))。Ｐｔの代わりに、酸化ルテニュウムを
用いてもよい。フォトレジストを用いた公知の紫外線縮
小露光技術(以下、フォトリソグラフィー法)とドライエ
ッチング法を用いて、０.３μｍ角に加工し、キャパシ
タ下部電極が完成した(図７(ｄ))。Next, a 20 nm-thick Ti film 76 is deposited by DC magnetron sputtering,
A 00 nm TiN film 77 was laminated by DC magnetron sputtering. Instead of TiN film, TiAl
An N film or a TiSiN film may be used. Next, a Pt film serving as the lower electrode 78 of the capacitor is formed with a thickness of 200 nm (FIG. 7C). Ruthenium oxide may be used instead of Pt. Using a known ultraviolet reduction exposure technique using a photoresist (hereinafter referred to as a photolithography method) and a dry etching method, the resultant was processed into a 0.3 μm square to complete a capacitor lower electrode (FIG. 7D).

【００７３】次に、高誘電体薄膜７９として、膜厚３０
ｎｍのチタン酸バリウム・ストロンチュウム(以下(Ｂａ
_ｘＳｒ_１−ｘ)ＴｉＯ_３)を全面に形成する。次に、膜厚
が１００ｎｍのＰｔ上部電極８０を形成した後(図７
(ｅ))、フォトレジストを用いた公知の紫外線縮小露光
技術(以下フォトリソグラフィー法)とドライエッチング
法を用いて、メモリセル領域のみ上部電極と(Ｂａ_ｘＳ
ｒ_１−ｘ)ＴｉＯ_３膜を同一マスクを用いて加工する。
電極と(Ｂａ_ｘＳｒ_１−ｘ)ＴｉＯ_３膜のエッチングガス
としては、主としてＣｌ_２ガスを用い、１.５ｍＴorrの
圧力下で基板に高周波バイアスを印加し加工した。Next, as the high dielectric thin film 79,
nm barium strontium titanate (hereinafter referred to as (Ba
_{x Sr 1-x) TiO 3} ) to form on the entire surface. Next, after forming a Pt upper electrode 80 having a thickness of 100 nm (FIG. 7)
(e)), by using a known ultraviolet reduction exposure technique using a photoresist (hereinafter referred to as a photolithography method) and a dry etching method, the upper electrode and the (Ba _x S
r _1-x ) TiO ₃ film is processed using the same mask.
The electrode and _{(Ba x Sr 1-x)} TiO 3 film etching gas, mainly using Cl ₂ gas was applied to the high frequency bias is processed into a substrate under a pressure of 1.5 mTorr.

【００７４】次に、第１および第２実施形態と同様、拡
散バリア膜８１として、Ａｌの酸化物あるいはＡｌの窒
化物をキャパシタ電極および高誘電体膜を被覆するよう
に形成する。次に、拡散バリア膜で被覆されたキャパシ
タ上に第二の層間絶縁膜８２として有機シリコン化合物
(テトラエトキシシラン(Ｓｉ(ＯＣ_２Ｈ_５)_４、以下ＴＥ
ＯＳ)とＯ_３を反応させた常圧ＣＶＤ法あるいはＴＥＯ
ＳとＯ_２を反応させたプラズマＣＶＤ法により酸化膜を
５００〜６００ｎｍの厚さで形成した(図８(ａ))。Next, as in the first and second embodiments, an Al oxide or an Al nitride is formed as the diffusion barrier film 81 so as to cover the capacitor electrode and the high dielectric film. Next, an organic silicon compound is formed as a second interlayer insulating film 82 on the capacitor covered with the diffusion barrier film.
(Tetraethoxysilane (Si (OC ₂ H ₅ ) ₄ , hereinafter TE
Atmospheric pressure CVD method in which O ₃ is reacted with O ₃ or TEO
An oxide film having a thickness of 500 to 600 nm was formed by a plasma CVD method in which S and O ₂ were reacted (FIG. 8A).

【００７５】キャパシタ上部電極上およびビット線上
に、公知のフォトリソグラフィー法およびドライエッチ
ング法によって、直径０.２５μｍのコンタクトホール
を開口した。その後、ＤＣマグネトロンスパッタリング
法により、膜厚７００ｎｍのＡｌ膜を形成した。公知の
フォトリソグラフィー法およびドライエッチング法によ
り、Ａｌを加工し、第一金属配線８３が形成される。A contact hole having a diameter of 0.25 μm was formed on the capacitor upper electrode and the bit line by a known photolithography method and a dry etching method. Thereafter, an Al film having a thickness of 700 nm was formed by a DC magnetron sputtering method. The Al is processed by a known photolithography method and a dry etching method to form the first metal wiring 83.

【００７６】次に、第二層間絶縁膜８２および第一金属
配線８３を被覆するように、拡散バリア膜８４を形成す
る(図８(ｂ))。拡散バリア膜は第１実施形態と同じ方法
で形成した。Next, a diffusion barrier film 84 is formed so as to cover the second interlayer insulating film 82 and the first metal wiring 83 (FIG. 8B). The diffusion barrier film was formed by the same method as in the first embodiment.

【００７７】次に、第三の層間絶縁膜８５として、有機
シリコン化合物(テトラエトキシシラン(Ｓｉ(ＯＣ_２Ｈ
_５)_４、以下ＴＥＯＳ)とＯ_３を反応させた常圧ＣＶＤ法
あるいはＴＥＯＳとＯ_２を反応させたプラズマＣＶＤ法
により、Ｓｉ酸化膜を６００〜１０００ｎｍの厚さで形
成した。その後、公知のフォトリソグラフィー法および
ドライエッチング法によって、０.２５μｍのビアホー
ルを開口した。その後、ＤＣマグネトロンスパッタリン
グ法により、膜厚７００ｎｍのＡｌ膜を形成した。公知
のフォトリソグラフィー法およびドライエッチング法に
より、Ａｌを加工し、第二金属配線８６を形成した(図
８(ｃ))。次に、第三層間絶縁膜８５および第二金属配
線８６を被覆するように、拡散バリア膜８７を形成す
る。拡散バリア膜は第１実施形態と同じ方法で形成した
(図８(ｄ))。Next, as the third interlayer insulating film 85, an organic silicon compound (tetraethoxysilane (Si (OC ₂ H
_{5) 4,} below TEOS) and _{O 3} plasma CVD method by reacting normal pressure CVD or TEOS and _{O 2} which is reacted to form a Si oxide film with a thickness of 600 to 1000 nm. Thereafter, a 0.25 μm via hole was opened by a known photolithography method and a dry etching method. Thereafter, an Al film having a thickness of 700 nm was formed by a DC magnetron sputtering method. The Al was processed by known photolithography and dry etching to form a second metal wiring 86 (FIG. 8C). Next, a diffusion barrier film 87 is formed so as to cover the third interlayer insulating film 85 and the second metal wiring 86. The diffusion barrier film was formed by the same method as in the first embodiment.
(FIG. 8 (d)).

【００７８】最後に、表面保護膜８８として、公知のプ
ラズマＣＶＤ法によって、ＳｉＮ膜を５００ｎｍの厚さ
で形成した。Finally, as the surface protective film 88, an SiN film was formed to a thickness of 500 nm by a known plasma CVD method.

【００７９】このようにして作製されたメモリセルの分
極値は、印加電圧１Ｖにおいて１０μＣ／ｃｍ^２と良好
な値が得られた。また、リーク電流についても、印加電
圧±２Ｖまで、１×１０^−８Ａ／ｃｍ^２と良好であっ
た。The polarization value of the memory cell thus produced was as good as 10 μC / cm ^{2 at} an applied voltage of 1 V. Also, the leakage current was as good as 1 × 10 ⁻⁸ A / cm ² up to the applied voltage ± 2 V.

【００８０】なお、この実施の形態は、２層Ａｌ配線を
適用した高誘電体メモリに用いたが、この発明はこれに
限定されるものではなく、さらに多層Ａｌ配線について
も拡散バリア膜を適用しても効果的である。Although this embodiment is used for a high dielectric memory to which a two-layer Al wiring is applied, the present invention is not limited to this. Further, a diffusion barrier film is applied to a multi-layer Al wiring. It is still effective.

【００８１】また、この実施の形態においては、高誘電
体膜としてＢＳＴ(チタン酸バリウム・ストロンチュウ
ム、(Ｂａ,Ｓｒ)ＴｉＯ_３)薄膜を用いたが、この発明は
これに限定されるものではなく、タンタル酸化膜(Ｔａ
_２Ｏ_５)やＳＴＯ(チタン酸ストロンチュウムＳｒＴｉＯ
_３)等を用いたキャパシタに用いることも可能である。In this embodiment, a BST (barium strontium titanate, (Ba, Sr) TiO ₃ ) thin film is used as the high dielectric film, but the present invention is not limited to this. Instead of a tantalum oxide film (Ta
₂ O ₅ ) or STO (strontium titanate SrTiO)
₃ ) It is also possible to use for a capacitor using, for example.

【００８２】さらに、この実施の形態においては、電極
の材料としてＰｔ薄膜を用い説明したが、この発明はこ
れに限定されるものではなく、ＰｔＲｈ、ＰｔＲｈ
Ｏ_ｘ、Ｉｒ、ＩｒＯ_２、ＲｕＯ_２、ＲｈＯ_ｘ、ＬａＳｒ
ＣｏＯ_３等を用いることも可能である。Further, in this embodiment, a Pt thin film has been described as a material of the electrode, but the present invention is not limited to this, and PtRh, PtRh
_{O x, Ir, IrO 2,} RuO 2, RhO x, LaSr
It is also possible to use CoO ₃ or the like.

【００８３】(第４の実施形態)第１の実施形態および第
２の実施形態の強誘電体メモリ素子、第３の実施形態の
高誘電体メモリ素子において、金属配線の底部について
も拡散バリア膜を形成してもよい。２層Ａｌ配線を用い
たプレーナ型強誘電体メモリ素子に適用した実施形態に
ついて、図９および図１０の製造工程図を用いて以下に
説明する。(Fourth Embodiment) In the ferroelectric memory device according to the first and second embodiments and the high dielectric memory device according to the third embodiment, the diffusion barrier film is formed even at the bottom of the metal wiring. May be formed. An embodiment applied to a planar type ferroelectric memory element using two-layer Al wiring will be described below with reference to manufacturing process diagrams of FIGS.

【００８４】第１の実施形態と同様、選択トランジスタ
および強誘電体キャパシタおよび拡散バリア膜８９を形
成する(図９(ａ))。次に、第二層間絶縁膜９０を形成し
た後、拡散バリア膜９１を形成する(図９(ｂ))。この拡
散バリア膜として、Ａｌの酸化物あるいはＡｌの窒化物
をキャパシタ電極および強誘電体膜を被覆するように形
成する。この拡散バリア膜は、Ａｌの酸化物、Ａｌの窒
化物に限定するものでなく、Ｔａの酸化物、Ｔａの窒化
酸化物、Ｔｉの酸化物、Ｚｒの酸化物でも同様なバリア
効果が得られる。As in the first embodiment, a select transistor, a ferroelectric capacitor, and a diffusion barrier film 89 are formed (FIG. 9A). Next, after forming the second interlayer insulating film 90, a diffusion barrier film 91 is formed (FIG. 9B). As this diffusion barrier film, an oxide of Al or a nitride of Al is formed so as to cover the capacitor electrode and the ferroelectric film. This diffusion barrier film is not limited to Al oxides and Al nitrides, and similar barrier effects can be obtained with Ta oxides, Ta nitrided oxides, Ti oxides, and Zr oxides. .

【００８５】次に、トランジスタのソースおよびドレイ
ン上に、公知のフォトリソグラフィー法およびドライエ
ッチング法によって、拡散バリア膜／第二層間絶縁膜／
拡散バリア膜／第一層間絶縁膜をエッチングして、直径
０.８μｍのコンタクトホールを開口する。また、キャ
パシタ上部電極上に、公知のフォトリソグラフィー法お
よびドライエッチング法によって、拡散バリア膜／第二
層間絶縁膜／拡散バリア膜の三層をエッチングして、直
径０.８μｍのコンタクトホールを開口する。Next, on the source and drain of the transistor, a diffusion barrier film / second interlayer insulating film / a second interlayer insulating film are formed by known photolithography and dry etching.
The diffusion barrier film / first interlayer insulating film is etched to form a contact hole having a diameter of 0.8 μm. Further, the three layers of the diffusion barrier film / second interlayer insulating film / diffusion barrier film are etched on the capacitor upper electrode by a known photolithography method and a dry etching method to form a contact hole having a diameter of 0.8 μm. .

【００８６】その後、ＤＣマグネトロンスパッタリング
法により、膜厚７００ｎｍのＡｌ膜を形成し、公知のフ
ォトリソグラフィー法およびドライエッチング法によ
り、Ａｌおよび拡散バリアを加工し、第一金属配線９２
が形成される(図９(ｃ))。Thereafter, an Al film having a thickness of 700 nm is formed by DC magnetron sputtering, and Al and a diffusion barrier are processed by a known photolithography method and dry etching method.
Is formed (FIG. 9C).

【００８７】次に、第１の実施形態と同様に、スパッタ
リング法で拡散バリア膜９３を形成し(図１０(ａ))、第
三層間絶縁膜９４を形成する。さらに、拡散バリア膜９
５を形成し(図１０(ｂ))、第一金属配線と第二金属配線
を接続するために、公知のフォトリソグラフィー法およ
びドライエッチング法によって、拡散バリア膜／層間絶
縁膜／拡散バリア膜の三層をエッチングして、直径０.
８μｍのビアホールを開口する。ＤＣマグネトロンスパ
ッタリング法により、膜厚７００ｎｍのＡｌ膜を形成
し、公知のフォトリソグラフィー法およびドライエッチ
ング法によりＡｌをおよび拡散バリアを加工し、第二金
属配線９６が形成される。第１,第２実施形態と同様、
スパッタリング法で拡散バリア膜９７を形成し、最後
に、表面保護膜９８を形成し完成する(図１０(ｃ))。Next, as in the first embodiment, a diffusion barrier film 93 is formed by a sputtering method (FIG. 10A), and a third interlayer insulating film 94 is formed. Further, the diffusion barrier film 9
5 (FIG. 10 (b)), and a diffusion barrier film / interlayer insulating film / diffusion barrier film is formed by a known photolithography method and a dry etching method to connect the first metal wiring and the second metal wiring. Etch the three layers to a diameter of
An 8 μm via hole is opened. An Al film having a thickness of 700 nm is formed by DC magnetron sputtering, and Al and a diffusion barrier are processed by known photolithography and dry etching to form the second metal wiring 96. As in the first and second embodiments,
A diffusion barrier film 97 is formed by a sputtering method, and finally, a surface protective film 98 is formed and completed (FIG. 10C).

【００８８】(第５の実施形態)第１および第２の実施形
態の強誘電体メモリ素子、第３の実施形態の高誘電体メ
モリ素子において、拡散バリア膜として、Ａｌ酸化物、
Ａｌの窒化物あるいはＡｌの酸化窒化物形成後に、電気
炉で酸素もしくは窒素またはこれらの混合ガス雰囲気下
で、温度３００℃以上４５０℃以下、時間３０分以上６
０分以下の処理を行う。成膜後は非晶質あるいは５ｎｍ
以下のグレインサイズで構成された微結晶であり、熱処
理によって、膜組成が安定な化学量論的組成比になると
共に、膜の緻密性、絶縁性が向上し、良好な水素の拡散
バリア性が得られた。拡散バリア膜はＡｌの酸化物、Ａ
ｌの窒化物に限定するものでなく、Ｔａの酸化物、Ｔａ
の窒化酸化物、Ｔｉの酸化物、Ｚｒの酸化物でも同様な
バリア効果が得られる。(Fifth Embodiment) In the ferroelectric memory devices of the first and second embodiments and the high dielectric memory device of the third embodiment, an Al oxide is used as a diffusion barrier film.
After the formation of Al nitride or Al oxynitride, the temperature is 300 ° C. or more and 450 ° C. or less for 30 minutes or more in an electric furnace in an atmosphere of oxygen or nitrogen or a mixed gas of these.
Perform processing for 0 minutes or less. After film formation, amorphous or 5 nm
It is a microcrystal composed of the following grain size, and the heat treatment makes the film composition a stable stoichiometric composition ratio, improves the denseness and insulation of the film, and improves the hydrogen diffusion barrier property. Obtained. The diffusion barrier film is an oxide of Al, A
The oxide is not limited to the nitride of l, but may be an oxide of Ta,
A similar barrier effect can be obtained with a nitrided oxide, an oxide of Ti, and an oxide of Zr.

【００８９】これらの膜においても、形成後に前述の熱
処理を行うことにより、拡散バリア性は著しく向上がみ
られた。拡散バリア膜の熱処理は全ての拡散バリア膜あ
るいは少なくとも一箇所以上の拡散バリア膜で熱処理を
行うと水素による劣化が抑制できた。Also in these films, the diffusion barrier property was remarkably improved by performing the above-described heat treatment after the formation. When the heat treatment of the diffusion barrier film was performed on all the diffusion barrier films or at least one or more diffusion barrier films, the deterioration due to hydrogen could be suppressed.

【００９０】この発明の強誘電体メモリ素子または高誘
電体メモリ素子によれば、キャパシタ形成後および金属
配線形成後に、膜厚が１０〜１００ｎｍの、Ａｌの酸化
物、Ａｌの窒化物、Ａｌの酸化窒化物、Ｔａの酸化物、
Ｔａの酸化窒化物を形成し、酸素もしくは窒素またはこ
れらの混合ガス雰囲気下で、温度３００〜４５０℃、時
間３０分以上６０分以下の熱処理を行うことによって、
高信頼性の強誘電体メモリー素子、または、高誘電体メ
モリー素子を形成することが可能となる。According to the ferroelectric memory element or the high dielectric memory element of the present invention, after the formation of the capacitor and the formation of the metal wiring, the oxide of Al, the nitride of Al, and the nitride of Al have a thickness of 10 to 100 nm. Oxynitride, oxide of Ta,
By forming an oxynitride of Ta and performing heat treatment at a temperature of 300 to 450 ° C. for 30 minutes to 60 minutes in an atmosphere of oxygen or nitrogen or a mixed gas thereof,
A highly reliable ferroelectric memory element or a high dielectric memory element can be formed.

【００９１】(第６の実施形態)次に、図１４〜図１７お
よび図１３を順に参照して、この発明の半導体素子の製
造方法の実施形態を説明する。(Sixth Embodiment) Next, an embodiment of a method of manufacturing a semiconductor device according to the present invention will be described with reference to FIGS. 14 to 17 and FIG.

【００９２】まず、図１４に示すように、素子分離４に
囲まれた領域内にゲート電極２およびソース/ドレイン
３からなるＭＯＳ(Ｍetal Ｏxide Ｓemiconductor)トラ
ンジスタＴが形成された半導体基板１上に、第１の層間
絶縁膜５を形成する。First, as shown in FIG. 14, a MOS (Metal Oxide Semiconductor) transistor T including a gate electrode 2 and a source / drain 3 is formed in a region surrounded by an element isolation 4 on a semiconductor substrate 1. A first interlayer insulating film 5 is formed.

【００９３】そして、この第１の層間絶縁膜５を、ＣＭ
Ｐ(Ｃhemical Ｍechanical Ｐolishing)法により平坦化
を行う。Then, the first interlayer insulating film 5 is
Flattening is performed by the P (Chemical Mechanical Polishing) method.

【００９４】次に、図１５に示すように、この平坦化さ
れた第１の層間絶縁膜５上に密着層となる酸化チタン膜
６を形成し、その酸化チタン膜６上に強誘電体キャパシ
タの下部電極となる白金膜７を形成する。この酸化チタ
ン膜６と白金膜７は、それぞれ、公知のスパッタリング
法にて成膜する。Next, as shown in FIG. 15, a titanium oxide film 6 serving as an adhesion layer is formed on the flattened first interlayer insulating film 5, and a ferroelectric capacitor is formed on the titanium oxide film 6. Is formed as a lower electrode. The titanium oxide film 6 and the platinum film 7 are each formed by a known sputtering method.

【００９５】その後、以下に示すスピンコート法によっ
て、強誘電体であるＳｒＢｉ_２Ｔａ _２Ｏ_９(以下、ＳＢ
Ｔ)からなる強誘電体膜８を成膜する。すなわち、ＳＢ
Ｔ構成元素が含まれた溶液(溶液の混合比；Ｓｒ/Ｂｉ/
Ｔａ＝８/２２/２０)を、スピンコートで１層５０ｎｍ
厚程度塗布し、２５０℃で５分間の乾燥工程を行った
後、基板温度７５０〜８００℃で３０分間の酸素雰囲気
中での熱処理により結晶化を行う。After that, the following spin coating method is used.
And ferroelectric SrBi₂Ta ₂O₉(Hereinafter, SB
A ferroelectric film 8 made of T) is formed. That is, SB
Solution containing T constituent element (mixing ratio of solution; Sr / Bi /
Ta = 8/22/20), 50 nm per layer by spin coating
Coating was performed to a thickness of about 250 ° C., and a drying step was performed at 250 ° C. for 5 minutes.
Then, an oxygen atmosphere for 30 minutes at a substrate temperature of 750 to 800 ° C.
The crystallization is performed by heat treatment in the inside.

【００９６】このスピンコート法による工程を繰り返し
行うことによって、所望の膜厚のＳＢＴ膜を得る。この
実施形態では、この工程を４回繰り返し、２００ｎｍの
ＳＢＴ膜を形成した。続いて、上部電極となる白金膜９
をスパッタリング法により成膜する。その後、公知のフ
ォトリソグラフィ法とドライエッチング法を用いて、上
部電極９、強誘電体膜８、下部電極７および密着層６を
順次加工して、図１５に示すような強誘電体キャパシタ
ＳＣを形成する。この強誘電体キャパシタＳＣは、上部
電極９と強誘電体膜８と下部電極７および密着層６から
なる。The SBT film having a desired film thickness is obtained by repeatedly performing the process by the spin coating method. In this embodiment, this step was repeated four times to form a 200 nm SBT film. Subsequently, a platinum film 9 serving as an upper electrode
Is formed by a sputtering method. Thereafter, the upper electrode 9, the ferroelectric film 8, the lower electrode 7, and the adhesion layer 6 are sequentially processed by using a known photolithography method and a dry etching method, so that a ferroelectric capacitor SC as shown in FIG. Form. The ferroelectric capacitor SC includes an upper electrode 9, a ferroelectric film 8, a lower electrode 7, and an adhesion layer 6.

【００９７】次に、図１６に示すように、上記第１層間
絶縁膜５および上記強誘電体キャパシタＳＣ上に、酸化
シリコン膜からなる第２の層間絶縁膜１０をＣＶＤ法で
成膜する。その後、この第２の層間絶縁膜１０上に、水
素バリア膜として酸化アルミニウム膜１１を反応性ＲＦ
スパッタリング法にて、２０〜３００ｎｍの膜厚に成膜
する。Next, as shown in FIG. 16, a second interlayer insulating film 10 made of a silicon oxide film is formed on the first interlayer insulating film 5 and the ferroelectric capacitor SC by a CVD method. Thereafter, an aluminum oxide film 11 as a hydrogen barrier film is formed on the second interlayer insulating film 10 by reactive RF.
A film is formed to a thickness of 20 to 300 nm by a sputtering method.

【００９８】ここで、図２１を参照して、この実施形態
で使用した酸化アルミニウム膜１１の水素バリア性を調
べた結果を示す。図２１の下段に示す曲線は、基板上に
酸化アルミニウム膜が形成されていない状態の基板上で
は、基板温度の増加に伴って水素発生量が増大している
様子を示している。これに対し、図２１の上段に示す曲
線は、上記基板上に酸化アルミニウム膜１１を形成した
状態では、この酸化アルミニウム膜上で計測された水素
発生量を示す。この上段の曲線と下段の曲線を比較すれ
ば、酸化アルミニウム膜１１が、基板から発生する水素
を、基板温度４５０℃程度まで、十分にバリアしている
ことを示している。つまり、この実施形態で使用した酸
化アルミニウム膜が水素バリア膜として機能しているこ
とがわかる。なお、上記酸化アルミニウム膜１１の膜厚
が２０ｎｍ以下であると、水素バリア膜として十分に機
能しなくなり、逆に、３００ｎｍ以上の厚い膜になる
と、酸化アルミニウム膜が持つ応力が強誘電体キャパシ
タＳＣに悪影響を及ぼす。Here, with reference to FIG. 21, the result of examining the hydrogen barrier property of the aluminum oxide film 11 used in this embodiment is shown. The curve shown in the lower part of FIG. 21 shows that the amount of hydrogen generated increases as the substrate temperature increases on the substrate where the aluminum oxide film is not formed on the substrate. On the other hand, the curve shown in the upper part of FIG. 21 indicates the amount of hydrogen generated on the aluminum oxide film when the aluminum oxide film 11 is formed on the substrate. A comparison between the upper curve and the lower curve indicates that the aluminum oxide film 11 sufficiently barriers hydrogen generated from the substrate to a substrate temperature of about 450 ° C. That is, it is understood that the aluminum oxide film used in this embodiment functions as a hydrogen barrier film. If the thickness of the aluminum oxide film 11 is 20 nm or less, the aluminum oxide film 11 does not function sufficiently as a hydrogen barrier film. Conversely, if the thickness of the aluminum oxide film 11 is 300 nm or more, the stress of the aluminum oxide film is reduced. Adversely affect

【００９９】この実施形態の場合、酸化アルミニウム膜
１１の膜厚を５０ｎｍとした。In the case of this embodiment, the thickness of the aluminum oxide film 11 was set to 50 nm.

【０１００】次に、図１７に示すように、ＭＯＳトラン
ジスタＴのソース/ドレイン３に通じるコンタクトホー
ル１２を、フォトリソグラフィ法とドライエッチング法
を用いて、酸化アルミニウム膜１１,第２層間絶縁膜５,
第１層間絶縁膜１０に形成する。その後、このコンタク
トホール１２の内壁に、チタン１３および窒化チタン１
４を、バリアメタルとして、それぞれ５０ｎｍ程度スパ
ッタリング法にて順に成膜する。その後、コンタクトホ
ール１２内に、以下に示すＣＶＤ法によって、タングス
テンプラグ１５を形成する。Next, as shown in FIG. 17, a contact hole 12 leading to the source / drain 3 of the MOS transistor T is formed by using a photolithography method and a dry etching method to form an aluminum oxide film 11 and a second interlayer insulating film 5. ,
The first interlayer insulating film 10 is formed. After that, titanium 13 and titanium nitride 1
4 are sequentially formed as a barrier metal by sputtering with a thickness of about 50 nm. Thereafter, a tungsten plug 15 is formed in the contact hole 12 by the CVD method described below.

【０１０１】このタングステンプラグ１５の製造方法と
しては、まず、基板温度４００℃程度に保持し、そこ
に、原料ガスとしてＷＦ_６を導入し、還元ガスとしてＳ
ｉＨ_４を導入し、これにより１００ｎｍ以下の初期層を
形成した後、還元ガスをＳｉＨ _４からＨ_２に変えてタン
グステンを成長させる。The method of manufacturing the tungsten plug 15 and
First, keep the substrate temperature at about 400 ° C,
WF as raw material gas₆And introduce S as the reducing gas
iH₄To thereby form an initial layer of 100 nm or less.
After forming, the reducing gas is SiH ₄To H₂Change to Tan
Gusten grow.

【０１０２】この初期層は、ＷＦ_６と基板との反応を防
ぐために、還元ガスとしてＳｉＨ_４を用いており、その
反応の危険性が無くなった後、高成膜速度が得られるＨ
_２を還元ガスとして使用するのである。いずれの場合に
おいても、大量の水素が導入されるか、もしくは発生す
ることになる。This initial layer uses SiH ₄ as a reducing gas in order to prevent a reaction between WF ₆ and the substrate. After the danger of the reaction is eliminated, H
₂ is used as a reducing gas. In either case, a large amount of hydrogen is introduced or will be generated.

【０１０３】この実施形態では、高い水素バリア性を有
する前述の水素バリア膜としての酸化アルミニウム膜１
１が、第２の層間絶縁膜１０上に形成されているので、
これらの水素がキャパシタＳＣにダメージを与えること
なく、タングステンを成膜して、タングステンプラグ１
５を形成できる。In this embodiment, the aluminum oxide film 1 as the above-mentioned hydrogen barrier film having a high hydrogen barrier property is used.
1 is formed on the second interlayer insulating film 10,
A tungsten film is formed without these hydrogen damaging the capacitor SC.
5 can be formed.

【０１０４】引き続き、コンタクトホール１２内以外に
存在するタングステンおよび窒化チタン、チタンを公知
の技術であるエッチバック法で除去する。Subsequently, the tungsten, titanium nitride, and titanium existing outside the contact hole 12 are removed by a known technique of an etch-back method.

【０１０５】その後、図１３に示すように、酸化アルミ
ニウム膜１１および第２の層間絶縁膜１０に、フォトリ
ソグラフィ法およびドライエッチング法を用いて、強誘
電体キャパシタＳＣの上部電極９へ連通するホール１６
を形成する。Thereafter, as shown in FIG. 13, a hole communicating with the upper electrode 9 of the ferroelectric capacitor SC is formed in the aluminum oxide film 11 and the second interlayer insulating film 10 by photolithography and dry etching. 16
To form

【０１０６】その後、スパッタリング法,フォトリソグ
ラフィ法およびドライエッチング法で、１層目の金属配
線ｌ７を、ホール１６内および酸化アルミニウム膜１１
上に形成し、目的とする半導体記憶素子を得る。Thereafter, the first-layer metal wiring 17 is formed in the hole 16 and the aluminum oxide film 11 by sputtering, photolithography and dry etching.
A semiconductor memory element is formed on the semiconductor device.

【０１０７】尚、上記実施形態では、金属酸化物誘電体
膜からなる強誘電体膜８として、ＳＢＴを用いたが、Ｓ
ｒＢｉ_２(Ｔａ,Ｎｂ)_２Ｏ_９、(Ｐｂ,Ｌａ)(Ｚｒ,Ｔｉ)
Ｏ_３や、室温で常誘電性を示す(Ｂａ,Ｓｒ)ＴｉＯ_３な
どの材料を用いても、同様な効果が得られる。In the above embodiment, the SBT is used as the ferroelectric film 8 made of a metal oxide dielectric film.
rBi ₂ (Ta, Nb) ₂ O ₉ , (Pb, La) (Zr, Ti)
The same effect can be obtained by using a material such as O ₃ or (Ba, Sr) TiO ₃ which shows paraelectricity at room temperature.

【０１０８】また、強誘電体膜８の成膜方法として、ス
ピンコート法を用いたが、スパッタリング法,真空蒸着
法,ＭＯＣＶＤ法などを用いてもよい。Although the spin coating method is used as the method for forming the ferroelectric film 8, a sputtering method, a vacuum deposition method, an MOCVD method, or the like may be used.

【０１０９】さらに、上記実施形態では、導電性プラグ
としてタングステンプラグ１５を用いたが、導電性プラ
グとしては、タングステン以外に、水素還元を用いて形
成する窒化チタンプラグを用いても同様な効果が得られ
る。In the above embodiment, the tungsten plug 15 is used as the conductive plug. However, the same effect can be obtained by using a titanium nitride plug formed by hydrogen reduction instead of tungsten as the conductive plug. can get.

【０１１０】(第７の実施形態)次に、この発明の第７の
実施形態としての半導体素子の製造方法を説明する。(Seventh Embodiment) Next, a method of manufacturing a semiconductor device according to a seventh embodiment of the present invention will be described.

【０１１１】この第７実施形態は、図１３〜図１７を参
照して説明した前述の第６実施形態を含有し、この第６
実施形態に引き続いて、図１８〜図２０に順に示す製造
工程を有している。したがって、この第７実施形態で
は、前述の第６実施形態に引き続く工程を説明する。The seventh embodiment includes the above-described sixth embodiment described with reference to FIGS.
Subsequent to the embodiment, the manufacturing steps shown in FIGS. Therefore, in the seventh embodiment, steps subsequent to the above-described sixth embodiment will be described.

【０１１２】図１７から引き続き、図１８に示すよう
に、金属配線１７および酸化アルミニウム膜１１上に、
ＣＶＤ法およびエッチバック法で、第３の層間絶縁膜１
８を形成する。ここでのエッチバックは、第３の層間絶
縁膜１８の平坦化を目的としたものである。Continuing from FIG. 17, as shown in FIG. 18, metal interconnection 17 and aluminum oxide film 11 are
The third interlayer insulating film 1 is formed by a CVD method and an etch-back method.
8 is formed. The etch-back here is intended to flatten the third interlayer insulating film 18.

【０１１３】次に、図１８に示すように、水素バリア膜
としての酸化アルミニウム膜１９を、上記第３の層間絶
縁膜１８上に、反応性ＲＦスパッタリング法にて、２０
〜３００ｎｍの膜厚に成膜する。この酸化アルミニウム
膜１９の膜厚が２０ｎｍ以下であると、水素バリア膜と
して十分に機能しなくなり、逆に３００ｎｍ以上の厚い
膜になると酸化アルミニウム膜１９が持つ応力が強誘電
体キャパシタＳＣに悪影響を及ぼす。Next, as shown in FIG. 18, an aluminum oxide film 19 as a hydrogen barrier film is formed on the third interlayer insulating film 18 by a reactive RF sputtering method.
The film is formed to a thickness of about 300 nm. If the thickness of the aluminum oxide film 19 is 20 nm or less, the aluminum oxide film 19 does not function sufficiently as a hydrogen barrier film. Conversely, if the thickness is 300 nm or more, the stress of the aluminum oxide film 19 adversely affects the ferroelectric capacitor SC. Exert.

【０１１４】次に、図１９に示すように、酸化アルミニ
ウム膜１９,第３の層間絶縁膜１８に、１層目の金属配
線層１７に連通するビアホール２０を、フォトリソグラ
フィ法とドライエッチング法を用いて形成する。その
後、ビアホール２０の内壁に、バリアメタルとしてのチ
タン２１および窒化チタン２２を、それぞれ、スパッタ
リング法にて５０ｎｍ程度の膜厚に成膜する。その後、
以下に示すＣＶＤ法によって、タングステンプラグ２３
をビアホール２０内に形成する。Next, as shown in FIG. 19, via holes 20 communicating with the first metal wiring layer 17 are formed in the aluminum oxide film 19 and the third interlayer insulating film 18 by photolithography and dry etching. It is formed by using. Thereafter, titanium 21 and titanium nitride 22 as barrier metals are formed on the inner wall of the via hole 20 to a thickness of about 50 nm by a sputtering method. afterwards,
The tungsten plug 23 is formed by the CVD method described below.
Is formed in the via hole 20.

【０１１５】このタングステンプラグ２３を形成するに
は、まず、基板温度を４００℃程度に保持し、そこに原
料ガスとしてＷＦ_６を導入し、還元ガスとしてＳｉＨ_４
を導入する。これにより、厚さ１００ｎｍ以下の初期層
を形成した後、還元ガスをＳｉＨ_４からＨ_２に変えて、
タングステンを成長させる。In order to form the tungsten plug 23, first, the substrate temperature is maintained at about 400 ° C., WF ₆ is introduced therein as a source gas, and SiH _{4 is used} as a reducing gas.
Is introduced. Thereby, after forming an initial layer having a thickness of 100 nm or less, the reducing gas is changed from SiH ₄ to H ₂ ,
Grow tungsten.

【０１１６】この初期層は、ＷＦ_６と１層目の金属配線
層１７との反応を防ぐために、還元ガスとしてＳｉＨ_４
を用いており、その反応の危険性が無くなった後、高成
膜速度が得られるＨ_２を還元ガスとして使用する。いず
れの場合においても、大量の水素が導入されるか、もし
くは発生するが、この実施形態では、高い水素バリア性
を有する酸化アルミニウム膜１９が形成されている。し
たがって、タングステンを成膜してタングステンプラグ
２３を形成する際に発生する水素に対して、酸化アルミ
ニウム膜１９が水素バリアとなり、キャパシタＳＣがダ
メージを受けるのを回避することができる。This initial layer is made of SiH ₄ as a reducing gas in order to prevent a reaction between the WF ₆ and the first metal wiring layer 17.
It is used, and after the risk of the reaction is exhausted, use of H ₂ for high deposition rate can be obtained as a reducing gas. In either case, a large amount of hydrogen is introduced or generated, but in this embodiment, the aluminum oxide film 19 having high hydrogen barrier properties is formed. Therefore, aluminum oxide film 19 serves as a hydrogen barrier against hydrogen generated when tungsten is formed to form tungsten plug 23, so that capacitor SC can be prevented from being damaged.

【０１１７】次に、ビアホール２０内以外に存在するタ
ングステンおよび窒化チタン,チタンを、公知の技術で
あるエッチバック法で除去する。Next, the tungsten, titanium nitride, and titanium existing outside of the via hole 20 are removed by a known technique of an etch-back method.

【０１１８】次に、図２０に示すように、２層目の金属
配線２４を、酸化アルミニウム膜１９,タングステンプ
ラグ２３上に、スパッタリング法,フォトリソグラフィ
法およびドライエッチング法で形成し、目的とする半導
体記憶素子を得る。Next, as shown in FIG. 20, a second-layer metal wiring 24 is formed on the aluminum oxide film 19 and the tungsten plug 23 by a sputtering method, a photolithography method, and a dry etching method. A semiconductor storage element is obtained.

【０１１９】図２３に、この実施形態の製造工程によっ
て形成された半導体記憶素子のキャパシタ特性を示す。
この実施形態の製造工程で説明したように、大量に水素
が発生するタングステンプラグプロセスを２度経た強誘
電体キャパシタＳＣを有する半導体記憶素子において
も、図２３に示すように、強誘電体の性能を示す２Ｐｒ
(分極量)が２５μＣ/ｃｍ^２で、かつ、リーク電流密度
も１０^−７Ａ/ｃｍ^２台と極めて良好な特性を有する半
導体記憶素子となった。FIG. 23 shows the capacitor characteristics of the semiconductor memory device formed by the manufacturing process of this embodiment.
As described in the manufacturing process of this embodiment, even in a semiconductor memory device having a ferroelectric capacitor SC which has undergone twice a tungsten plug process in which a large amount of hydrogen is generated, as shown in FIG. 2 Pr
(Polarization amount) was 25 μC / cm ² , and the leakage current density was in the order of 10 ⁻⁷ A / cm ² .

【０１２０】以上のように、この実施形態によれば、金
属酸化物誘電体を用いた半導体記憶素子において、大量
の水素が導入されるタングステンなどの導電性プラグ形
成でのキャパシタ特性の劣化を防止することができる。As described above, according to this embodiment, in a semiconductor memory device using a metal oxide dielectric, deterioration of capacitor characteristics due to formation of a conductive plug such as tungsten into which a large amount of hydrogen is introduced is prevented. can do.

【０１２１】尚、この実施形態では、金属酸化物誘電体
膜からなる強誘電体膜として、ＳＢＴを用いたが、Ｓｒ
Ｂｉ_２(Ｔａ,Ｎｂ)_２Ｏ_９、(Ｐｂ,Ｌａ)(Ｚｒ,Ｔｉ)Ｏ
_３や室温で常誘電性を示す(Ｂａ,Ｓｒ)ＴｉＯ_３などの
材料を用いても、同様な効果が得られる。In this embodiment, SBT is used as the ferroelectric film made of the metal oxide dielectric film.
Bi ₂ (Ta, Nb) ₂ O ₉ , (Pb, La) (Zr, Ti) O
_A similar effect can be obtained by using a material such as (Ba, Sr) TiO ₃ which exhibits paraelectricity at room temperature or room temperature.

【０１２２】また、強誘電体膜８の成膜方法としては、
スピンコート法を用いたが、スパッタリング法,真空蒸
着法,ＭＯＣＶＤ法などを用いてもよい。The method of forming the ferroelectric film 8 is as follows.
Although the spin coating method is used, a sputtering method, a vacuum evaporation method, an MOCVD method, or the like may be used.

【０１２３】さらに、この実施形態では、導電性プラグ
としてタングステンプラグ１５,２３を用いたが、導電
性プラグの材料として、タングステン以外に、水素還元
を用いて形成する窒化チタンプラグを用いても同様な効
果が得られる。Further, in this embodiment, the tungsten plugs 15 and 23 are used as the conductive plugs. However, the same applies to the case where a titanium nitride plug formed by hydrogen reduction is used other than tungsten as the material of the conductive plugs. Effects can be obtained.

【０１２４】また、この実施形態では、２層の金属配線
１７,２４を形成しているが、この発明の製造方法は、
３層以上の多層金属配線層を有する半導体記憶素子を製
造する方法にも適用することができる。In this embodiment, two layers of metal wirings 17 and 24 are formed.
The present invention can also be applied to a method of manufacturing a semiconductor memory element having three or more multilayer metal wiring layers.

【０１２５】[0125]

【発明の効果】以上より明らかなように、この発明の半
導体記憶素子は、誘電体キャパシタの上方に層間絶縁膜
および金属配線が単層または多層で形成されてなる半導
体記憶素子において、上記層間絶縁膜または金属配線の
少なくとも一方の上面または底面の少なくとも一方が、
水素拡散バリア膜で被覆されている。したがって、この
発明によれば、上記水素拡散バリア膜によって、層間絶
縁膜や金属配線を形成する工程で発生する水素が上記誘
電体キャパシタに浸入することを防げる。したがって、
強誘電体膜あるいは高誘電体膜の劣化が生じず、強誘電
体キャパシタの水素による劣化を防ぎ、特性の良好な強
誘電体キャパシタを有する信頼性の高い半導体記憶素子
となる。As is apparent from the above description, the semiconductor memory device of the present invention has a structure in which an interlayer insulating film and a metal wiring are formed in a single layer or a multilayer above a dielectric capacitor. At least one of the top surface or the bottom surface of at least one of the film and the metal wiring is
It is covered with a hydrogen diffusion barrier film. Therefore, according to the present invention, the hydrogen diffusion barrier film can prevent hydrogen generated in the step of forming the interlayer insulating film and the metal wiring from entering the dielectric capacitor. Therefore,
The ferroelectric film or the high-dielectric film does not deteriorate, the deterioration of the ferroelectric capacitor due to hydrogen is prevented, and a highly reliable semiconductor memory device having a ferroelectric capacitor having good characteristics can be obtained.

【０１２６】また、ある実施形態では、上記水素拡散バ
リア膜は、Ａｌの酸化物、Ａｌの窒化物、Ａｌの酸化窒
化物、Ｔａの酸化物、Ｔａの窒化酸化物、Ｔｉの酸化
物、またはＺｒの酸化物である。また、ある実施形態で
は、上記水素拡散バリア膜は、Ａｌの酸化物、Ａｌの窒
化物、Ａｌの酸化窒化物、Ｔａの酸化物、Ｔａの窒化酸
化物、Ｔｉの酸化物、またはＺｒの酸化物であって、そ
の膜厚が１０ｎｍ以上１００ｎｍ以下程度の、非晶質あ
るいはグレインサイズが５ｎｍ以下の微結晶のものであ
る。In one embodiment, the hydrogen diffusion barrier film is made of Al oxide, Al nitride, Al oxynitride, Ta oxide, Ta nitride oxide, Ti oxide, or It is an oxide of Zr. In one embodiment, the hydrogen diffusion barrier film is made of an oxide of Al, a nitride of Al, an oxynitride of Al, an oxide of Ta, an oxide of Ta, an oxide of Ti, or an oxide of Zr. And is amorphous or microcrystalline having a grain size of 5 nm or less.

【０１２７】上記実施形態の半導体記憶素子によれば、
上記構成の水素拡散バリア膜によって、層間絶縁膜や金
属配線を形成する工程で発生する水素が上記誘電体キャ
パシタに浸入することを防げる。According to the semiconductor memory device of the above embodiment,
The hydrogen diffusion barrier film having the above structure can prevent hydrogen generated in the step of forming the interlayer insulating film and the metal wiring from entering the dielectric capacitor.

【０１２８】さらに、ある実施形態の製造方法では、上
記水素拡散バリア膜は、スパッタリング法を用い、基板
温度２５〜４００℃の範囲内で形成し、酸素、もしくは
窒素、またはこれらのガスの混合雰囲気下で、３００℃
以上４５０℃以下、３０分以上６０分以下の熱処理を行
う。また、ＣＶＤ法で形成する場合は、基板温度を３０
０℃以上４５０℃以下に加熱し、Ａｌ、Ｔａ、Ｔｉまた
はＺｒを含む有機金属原料を主原料に用いて、酸素、も
しくは窒素、またはこれらのガスの混合ガスを反応室に
導入し、圧力１Ｔorr以上１０Ｔorr以下の雰囲気下で形
成する。Ｔｉ、Ｔａについては、これらの金属のハロゲ
ン化物ＴｉＣｌ_４,ＴａＣｌ_５を主原料に用いてもよ
い。Further, in one embodiment of the manufacturing method, the hydrogen diffusion barrier film is formed by a sputtering method at a substrate temperature of 25 to 400 ° C., and oxygen, nitrogen, or a mixed atmosphere of these gases. Under 300 ℃
Heat treatment is performed at a temperature of 450 ° C. or less and 30 minutes or more and 60 minutes or less. When the substrate is formed by the CVD method, the substrate temperature is set at 30 ° C.
Heat to 0 ° C. or more and 450 ° C. or less, introduce oxygen, nitrogen, or a mixed gas of these gases into a reaction chamber using an organic metal material containing Al, Ta, Ti, or Zr as a main material, and apply a pressure of 1 Torr. The film is formed under an atmosphere of 10 Torr or less. As for Ti and Ta, halides of these metals TiCl ₄ and TaCl ₅ may be used as main raw materials.

【０１２９】また、一実施形態の半導体記憶素子では、
水素バリア性を有し、上記導電性プラグに連なる水素バ
リア膜が、上記基板と上記金属配線との間の層間絶縁
膜、または、上記多層の金属配線の間の層間絶縁膜の少
なくとも一方の少なくとも一部を覆い、上記キャパシタ
絶縁膜の少なくとも一部を覆っている。この水素バリア
膜により、導電性プラグを形成する際に生成する水素が
上記キャパシタ絶縁膜に浸入するのを防ぐことができ
る。したがって、水素によるキャパシタ絶縁膜の劣化を
防ぎ、特性の良好なキャパシタ絶縁膜を有する信頼性の
高い半導体記憶素子を提供できる。In one embodiment of the semiconductor memory device,
Having a hydrogen barrier property, the hydrogen barrier film connected to the conductive plug is at least one of an interlayer insulating film between the substrate and the metal wiring, or at least one of an interlayer insulating film between the multilayer metal wirings. A part is covered, and at least a part of the capacitor insulating film is covered. This hydrogen barrier film can prevent hydrogen generated when forming the conductive plug from entering the capacitor insulating film. Therefore, deterioration of the capacitor insulating film due to hydrogen can be prevented, and a highly reliable semiconductor memory element having a capacitor insulating film with favorable characteristics can be provided.

【０１３０】また、一実施形態では、上記水素バリア膜
が酸化アルミニウムからなるので、この酸化アルミニウ
ムからなる膜を水素バリア性を有する水素バリア膜とし
て機能させることができる。In one embodiment, since the hydrogen barrier film is made of aluminum oxide, the film made of aluminum oxide can function as a hydrogen barrier film having hydrogen barrier properties.

【０１３１】また、一実施形態では、上記導電性プラグ
がタングステンまたは窒化チタンからなるから、この導
電性プラグを形成する際に水素が発生するが、この実施
形態では、この発生した水素が上記キャパシタ絶縁膜に
浸入するのを上記水素バリア膜でもって防止でき、上記
水素によって上記金属酸化物誘電体膜からなるキャパシ
タ絶縁膜が還元されるのを防げる。In one embodiment, since the conductive plug is made of tungsten or titanium nitride, hydrogen is generated when the conductive plug is formed. In this embodiment, the generated hydrogen is generated by the capacitor. The infiltration into the insulating film can be prevented by the hydrogen barrier film, and the hydrogen prevents the capacitor insulating film made of the metal oxide dielectric film from being reduced.

【０１３２】また、一実施形態の半導体記憶素子の製造
方法では、誘電体キャパシタを覆う層間絶縁膜を形成し
た後、この層間絶縁膜上に、少なくとも一部が上記誘電
体キャパシタを覆う水素バリア膜を形成するから、この
水素バリア膜でもって、後の導電性プラグを埋設する工
程で発生する水素が誘電体キャパシタに浸入するのを防
げる。In one embodiment of the method for manufacturing a semiconductor memory device, after forming an interlayer insulating film covering the dielectric capacitor, a hydrogen barrier film at least partially covering the dielectric capacitor is formed on the interlayer insulating film. With this hydrogen barrier film, it is possible to prevent hydrogen generated in the later step of burying the conductive plug from entering the dielectric capacitor.

【０１３３】また、一実施形態の半導体記憶素子の製造
方法では、上記水素バリア膜が酸化アルミニウムからな
るので、この酸化アルミニウムからなる膜を水素バリア
性を有する水素バリア膜として機能させることができ
る。In one embodiment of the present invention, the hydrogen barrier film is made of aluminum oxide, so that the film made of aluminum oxide can function as a hydrogen barrier film having hydrogen barrier properties.

【０１３４】また、一実施形態の半導体記憶素子の製造
方法では、上記導電性プラグがタングステンまたは窒化
チタンからなるから、この導電性プラグを形成する際に
水素が発生するが、この実施形態では、この発生した水
素が上記キャパシタ絶縁膜に浸入するのを上記水素バリ
ア膜でもって防止でき、上記水素によって上記金属酸化
物誘電体膜からなるキャパシタ絶縁膜が還元されるのを
防げる。In the method of manufacturing a semiconductor memory device according to one embodiment, since the conductive plug is made of tungsten or titanium nitride, hydrogen is generated when the conductive plug is formed. The generated hydrogen can be prevented from entering the capacitor insulating film by the hydrogen barrier film, and the hydrogen can prevent the capacitor insulating film made of the metal oxide dielectric film from being reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 図１(ａ)〜図１(ｄ)はこの発明の第１の実施
形態であるプレーナ型強誘電体メモリ素子の製造方法の
前半を順に示す製造工程図である。FIGS. 1A to 1D are manufacturing process diagrams sequentially showing a first half of a method of manufacturing a planar type ferroelectric memory element according to a first embodiment of the present invention.

【図２】 図２(ａ)〜図２(ｃ)は上記第１実施形態の後
半の工程を順に示す製造工程図である。FIGS. 2A to 2C are manufacturing process diagrams sequentially showing the latter half of the steps of the first embodiment.

【図３】 金属配線および層間絶縁膜を水素拡散バリア
膜で被覆しないで製造した強誘電体キャパシタのヒステ
リシス特性を示す図である。FIG. 3 is a diagram showing a hysteresis characteristic of a ferroelectric capacitor manufactured without covering a metal wiring and an interlayer insulating film with a hydrogen diffusion barrier film.

【図４】 この発明の一実施形態の強誘電体キャパシタ
のヒステリシス特性を示す図である。FIG. 4 is a diagram showing a hysteresis characteristic of the ferroelectric capacitor according to one embodiment of the present invention.

【図５】 図５(ａ)〜図５(ｄ)は、この発明の第２の実
施形態であるスタック型強誘電体メモリ素子の製造方法
の前半の工程を示す製造工程図である。FIGS. 5A to 5D are manufacturing process diagrams showing the first half of a method of manufacturing a stacked ferroelectric memory element according to a second embodiment of the present invention.

【図６】 図６(ａ)〜図６(ｃ)は、上記第２実施形態の
後半の工程を示す製造工程図である。FIGS. 6 (a) to 6 (c) are manufacturing process diagrams showing the latter half of the second embodiment.

【図７】 この発明の第３の実施形態であるスタック型
高誘電体メモリ素子の製造方法を示す製造工程図であ
る。FIG. 7 is a manufacturing process diagram showing a method for manufacturing a stacked high dielectric memory element according to a third embodiment of the present invention.

【図８】 この発明の第３の実施形態であるスタック型
高誘電体メモリ素子の製造方法を示す製造工程図であ
る。FIG. 8 is a manufacturing process diagram showing a method for manufacturing a stacked high dielectric memory element according to a third embodiment of the present invention.

【図９】 この発明の第４の実施形態であるプレーナ型
強誘電体メモリ素子の製造方法を示す製造工程図であ
る。FIG. 9 is a manufacturing process diagram showing a method for manufacturing a planar ferroelectric memory element according to a fourth embodiment of the present invention.

【図１０】 この発明の第４の実施形態であるプレーナ
型強誘電体メモリ素子の製造方法を示す製造工程図であ
る。FIG. 10 is a manufacturing process diagram showing a method for manufacturing a planar ferroelectric memory element according to a fourth embodiment of the present invention.

【図１１】 １層金属配線を適用したプレーナ型強誘電
体メモリーセルの断面図である。FIG. 11 is a cross-sectional view of a planar ferroelectric memory cell to which a single-layer metal wiring is applied.

【図１２】 ２層金属配線を適用したプレーナ型強誘電
体メモリーセルの断面図である。FIG. 12 is a cross-sectional view of a planar ferroelectric memory cell to which two-layer metal wiring is applied.

【図１３】 この発明の半導体記憶素子の製造方法の第
６の実施形態の一つの段階を示す概略工程断面図であ
る。FIG. 13 is a schematic process sectional view showing one stage of a sixth embodiment of the method for manufacturing a semiconductor memory device of the present invention.

【図１４】 上記第６の実施形態における半導体記億素
子の製造工程の第１の段階を示す概略工程断面図であ
る。FIG. 14 is a schematic process sectional view showing a first stage of a process of manufacturing the semiconductor memory device according to the sixth embodiment.

【図１５】 上記第６の実施形態における半導体記憶素
子の製造工程の第２の段階を示す概略工程断面図であ
る。FIG. 15 is a schematic process cross-sectional view showing a second stage of the manufacturing process of the semiconductor memory element in the sixth embodiment.

【図１６】 上記第６の実施形態における半導体記憶素
子の製造工程の第３の段階を示す概略工程断面図であ
る。FIG. 16 is a schematic process sectional view showing a third stage of the manufacturing process of the semiconductor memory element in the sixth embodiment.

【図１７】 上記第６の実施形態における半導体記憶素
子の製造工程の第４の段階を示す概略工程断面図であ
る。FIG. 17 is a schematic process cross-sectional view showing a fourth stage in the manufacturing process of the semiconductor memory element in the sixth embodiment.

【図１８】 この発明の第７の実施形態における半導体
記憶素子の製造工程の第１の段階を示す概略工程断面図
である。FIG. 18 is a schematic process cross-sectional view showing a first stage of the manufacturing process of the semiconductor memory element in the seventh embodiment of the present invention.

【図１９】 上記第７の実施形態における半導体記憶素
子の製造工程の第２の段階を示す概略工程断面図であ
る。FIG. 19 is a schematic process sectional view showing a second stage of the manufacturing process of the semiconductor memory element in the seventh embodiment.

【図２０】 上記第７の実施形態における半導体記憶素
子の製造工程の第３の段階を示す概略工程断面図であ
る。FIG. 20 is a schematic process cross-sectional view showing a third stage of the manufacturing process of the semiconductor memory element in the seventh embodiment.

【図２１】 上記第６,第７実施形態において作製され
た酸化アルミニウム膜の水素バリア性を示す特性図であ
る。FIG. 21 is a characteristic diagram showing a hydrogen barrier property of the aluminum oxide film manufactured in the sixth and seventh embodiments.

【図２２】 従来例における半導体記憶素子のビステリ
シス特性を示す図である。FIG. 22 is a diagram showing the Vistersis characteristics of a semiconductor memory element in a conventional example.

【図２３】 この発明の上記第６,第７実施形態におけ
る半導体記憶素子のヒステリシス特性を示す図である。FIG. 23 is a diagram showing a hysteresis characteristic of the semiconductor memory element according to the sixth and seventh embodiments of the present invention.

【符号の説明】[Explanation of symbols]

１…半導体基板、２…ゲート電極、３…ソース/ドレイ
ン領域、４…素子分離領域、５…第１の層間絶縁膜、６
…密着層である酸化チタン膜、７…下部電極である白金
膜、８…強誘電体であるＳＢＴ膜、９…上部電極である
白金膜、１０…第２の層間絶縁膜、１１…水素バリア膜
である酸化アルミニウム膜、１２…ソース/ドレイン領
域へのコンタクトホール、１３…チタン膜、１４…窒化
チタン膜、１５…タングステンプラグ、１６…上部電極
へのコンタクトホール、１７…第１の金属配線、１８…
第２の層間絶縁膜、１９…水素バリア膜である酸化アル
ミニウム膜、２０…第１の金属配線へのビアホール、２
１…チタン膜、２２…窒化チタン膜、２３…タングステ
ンプラグ、２４…第２の金属配線、３１…シリコン基
板、３２…素子分離領域、３３…選択トランジスタのゲ
ート酸化膜、３４…トランジスタのソース・ドレイン領
域、３５…ポリシリコンワード線、３６…第１層間絶縁
膜、３７…密着層、３８…Ｐｔ下部電極、３９…強誘電
体薄膜、４０…Ｐｔ上部電極、４１…拡散バリア膜、４
２…第２層間絶縁膜、４３…第一金属配線、４４…拡散
バリア膜、４５…第三層間絶縁膜、４６…第二金属配
線、４７…拡散バリア膜、４８…表面保護膜、４９…シ
リコン基板、５０…素子分離領域、５１…選択トランジ
スタのゲート酸化膜、５２…トランジスタのソース・ド
レイン領域、５３…ポリシリコンワード線、５４…第一
層間絶縁膜、５５…ポリシリコンプラグ、５６…ＴｉＮ
／Ｔｉ層、５７…下部電極、５８…強誘電体膜、５９…
Ｐｔ上部電極、６０…拡散バリア膜、６１…第二層間絶
縁膜、６２…第一金属配線、６３…拡散バリア膜、６４
…第三層間絶縁膜、６５…第二金属配線、６６…拡散バ
リア膜、６７…表面保護膜、６８…シリコン基板、６９
…素子分離領域、７０…選択トランジスタのゲート酸化
膜、７１…トランジスタのソース・ドレイン領域、７２
…ポリシリコンワード線、７３…ビット線、７４…第一
層間絶縁膜、７５…ポリシリコンプラグ、７６…Ｔｉ
層、７７…ＴｉＮ層、７８…下部電極、７９…高誘電体
膜、８０…Ｐｔ上部電極、８１…拡散バリア膜、８２…
第二層間絶縁膜、８３…第一金属配線、８４…拡散バリ
ア膜、８５…第三層間絶縁膜、８６…第二金属配線、８
７…拡散バリア膜、８８…表面保護膜、８９…拡散バリ
ア膜、９０…第２層間絶縁膜、９１…拡散バリア膜、９
２…第一金属配線、９３…拡散バリア膜、９４…第三層
間絶縁膜、９５…拡散バリア膜、９６…第二金属配線、
９７…拡散バリア膜、９８…表面保護膜。DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate, 2 ... Gate electrode, 3 ... Source / drain region, 4 ... Element isolation region, 5 ... First interlayer insulating film, 6
... Titanium oxide film as an adhesion layer, 7 ... Platinum film as a lower electrode, 8 ... SBT film as a ferroelectric, 9 ... Platinum film as an upper electrode, 10 ... Second interlayer insulating film, 11 ... Hydrogen barrier Aluminum oxide film as film, 12 ... contact hole to source / drain region, 13 ... titanium film, 14 ... titanium nitride film, 15 ... tungsten plug, 16 ... contact hole to upper electrode, 17 ... first metal wiring , 18 ...
2nd interlayer insulating film, 19 ... aluminum oxide film as hydrogen barrier film, 20 ... via hole to first metal wiring, 2
DESCRIPTION OF SYMBOLS 1 ... Titanium film, 22 ... Titanium nitride film, 23 ... Tungsten plug, 24 ... Second metal wiring, 31 ... Silicon substrate, 32 ... Element isolation region, 33 ... Gate oxide film of select transistor, 34 ... Source of transistor Drain region, 35: polysilicon word line, 36: first interlayer insulating film, 37: adhesion layer, 38: Pt lower electrode, 39: ferroelectric thin film, 40: Pt upper electrode, 41: diffusion barrier film, 4
2. Second interlayer insulating film, 43 First metal wiring, 44 Diffusion barrier film, 45 Third interlayer insulating film, 46 Second metal wiring, 47 Diffusion barrier film, 48 Surface protection film, 49 Silicon substrate, 50: element isolation region, 51: gate oxide film of selection transistor, 52: source / drain region of transistor, 53: polysilicon word line, 54: first interlayer insulating film, 55: polysilicon plug, 56 ... TiN
/ Ti layer, 57: lower electrode, 58: ferroelectric film, 59 ...
Pt upper electrode, 60: diffusion barrier film, 61: second interlayer insulating film, 62: first metal wiring, 63: diffusion barrier film, 64
... third interlayer insulating film, 65 ... second metal wiring, 66 ... diffusion barrier film, 67 ... surface protective film, 68 ... silicon substrate, 69
... Element isolation region, 70... Gate oxide film of select transistor, 71... Source / drain region of transistor, 72
... Polysilicon word line, 73 ... Bit line, 74 ... First interlayer insulating film, 75 ... Polysilicon plug, 76 ... Ti
Layer, 77 ... TiN layer, 78 ... lower electrode, 79 ... high dielectric film, 80 ... Pt upper electrode, 81 ... diffusion barrier film, 82 ...
Second interlayer insulating film, 83: first metal wiring, 84: diffusion barrier film, 85: third interlayer insulating film, 86: second metal wiring, 8
7: diffusion barrier film, 88: surface protection film, 89: diffusion barrier film, 90: second interlayer insulating film, 91: diffusion barrier film, 9
2: first metal wiring, 93: diffusion barrier film, 94: third interlayer insulating film, 95: diffusion barrier film, 96: second metal wiring,
97: diffusion barrier film, 98: surface protection film.

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板上に誘電体膜を含む誘電体キ
ャパシタが形成され、上記誘電体キャパシタの上方に層
間絶縁膜および金属配線が単層または多層で形成されて
なる半導体記憶素子において、 上記層間絶縁膜または金属配線の少なくとも一方の上面
または底面の少なくとも一方が水素拡散バリア膜で被覆
されていることを特徴とする半導体記憶素子。1. A semiconductor memory device comprising: a dielectric capacitor including a dielectric film formed on a semiconductor substrate; and an interlayer insulating film and metal wiring formed in a single layer or a multilayer above the dielectric capacitor. A semiconductor memory device, wherein at least one of an upper surface or a bottom surface of at least one of an interlayer insulating film and a metal wiring is covered with a hydrogen diffusion barrier film. 【請求項２】 請求項１に記載の半導体記憶素子におい
て、 誘電体膜材料として、(Ｐｂ_ｘＬａ_１−ｘ)(Ｚｒ_ｙＴｉ
_１−ｙ)Ｏ_３(０≦ｘ,ｙ≦１)、Ｂｉ_４Ｔｉ_３Ｏ_１２、Ｂ
ａＴｉＯ_３、ＬｉＮｂＯ_３、ＬｉＴａＯ_３、ＹＭｎ
Ｏ_３、Ｓｒ_２Ｎｂ_２Ｏ_７、 (ＳｒＢｉ_２(Ｔａ_ｘＮｂ
_１−ｘ)_２Ｏ_９)(０≦ｘ≦１)のうちの少なくともいずれ
か１つを用いたことを特徴とする半導体記憶素子。2. A semiconductor memory device according to claim 1, as a dielectric film _{material, (Pb x La 1-x} ) (Zr y Ti
_1-y ) O ₃ (0 ≦ x, y ≦ 1), Bi ₄ Ti ₃ O ₁₂ , B
aTiO ₃ , LiNbO ₃ , LiTaO ₃ , YMn
_{O 3, Sr 2 Nb 2 O} 7, (SrBi 2 (Ta x Nb
_1-x ) ₂ O ₉ ) (0 ≦ x ≦ 1), wherein at least one is used. 【請求項３】 請求項１に記載の半導体記憶素子におい
て、 誘電体膜材料として、ＳｒＴｉＯ_３、Ｂａ_ｘＳｒ_１−ｘ
ＴｉＯ_３(ｘ≦１)、Ｔａ_２Ｏ_５のうちの少なくともいず
れか１つを用いたことを特徴とする半導体記憶素子。3. The semiconductor memory device according to claim 1, wherein the dielectric film material is SrTiO ₃ , Ba _x Sr _1-x.
A semiconductor memory element using at least one of TiO ₃ (x ≦ 1) and Ta ₂ O ₅ . 【請求項４】 請求項１に記載の半導体記憶素子におい
て、 Ａｌの酸化物、Ａｌの窒化物、Ａｌの酸化窒化物、Ｔａ
の酸化物、Ｔａの酸化窒化物、Ｔｉの酸化物、Ｚｒの酸
化物のうちの少なくともいずれか１つを、上記水素拡散
バリア膜に用いたことを特徴とする半導体記憶素子。4. The semiconductor memory device according to claim 1, wherein: Al oxide, Al nitride, Al oxynitride, Ta
And at least one of oxides of Ta, oxynitride of Ta, oxides of Ti and oxides of Zr are used for the hydrogen diffusion barrier film. 【請求項５】 請求項４に記載の半導体記憶素子におい
て、 上記水素拡散バリア膜が、膜厚１０ｎｍ以上１００ｎｍ
以下であって、非晶質あるいはグレインサイズが５ｎｍ
以下の、Ａｌの酸化物、Ａｌの窒化物、Ａｌの酸化窒化
物、Ｔａの酸化物、Ｔａの酸化窒化物、Ｔｉの酸化物、
Ｚｒの酸化物のうちの少なくともいずれか１つであるこ
とを特徴とする半導体記憶素子。5. The semiconductor memory device according to claim 4, wherein said hydrogen diffusion barrier film has a thickness of 10 nm to 100 nm.
Less than or amorphous or having a grain size of 5 nm
The following, Al oxide, Al nitride, Al oxynitride, Ta oxide, Ta oxynitride, Ti oxide,
A semiconductor memory element, which is at least one of oxides of Zr. 【請求項６】 半導体基板上に誘電体膜を含む誘電体キ
ャパシタが形成され、上記誘電体キャパシタの上方に層
間絶縁膜および金属配線が単層または多層で形成され、
上記層間絶縁膜または金属配線の少なくとも一方の上面
または底面の少なくとも一方が水素拡散バリア膜で被覆
されている半導体記憶素子の製造方法であって、 上記水素拡散バリア膜形成後に、酸素もしくは窒素また
はこれらの混合ガス雰囲気下で、温度３００℃以上４５
０℃以下の熱処理を行うことを特徴とする半導体記憶素
子の製造方法。6. A dielectric capacitor including a dielectric film is formed on a semiconductor substrate, and an interlayer insulating film and metal wiring are formed in a single layer or a multilayer above the dielectric capacitor.
A method for manufacturing a semiconductor memory element, wherein at least one of the top surface or the bottom surface of at least one of the interlayer insulating film or the metal wiring is covered with a hydrogen diffusion barrier film, wherein after the formation of the hydrogen diffusion barrier film, oxygen or nitrogen or At a temperature of 300 ° C or higher and 45 in a mixed gas atmosphere of
A method for manufacturing a semiconductor memory device, comprising performing a heat treatment at 0 ° C. or less. 【請求項７】 基板上に金属酸化物誘電体膜からなるキ
ャパシタ絶縁膜と、導電性プラグを含む単層または多層
の金属配線とを備えた半導体記憶素子において、 水素バリア性を有し、上記導電性プラグに連なる水素バ
リア膜が、 上記基板と上記金属配線との間の層間絶縁膜、または、
上記多層の金属配線の間の層間絶縁膜の少なくとも一方
の少なくとも一部を覆い、上記キャパシタ絶縁膜の少な
くとも一部を覆っていることを特徴とする半導体記憶素
子。7. A semiconductor memory device comprising a capacitor insulating film made of a metal oxide dielectric film on a substrate and a single-layer or multi-layer metal wiring including a conductive plug, having a hydrogen barrier property, A hydrogen barrier film connected to the conductive plug, an interlayer insulating film between the substrate and the metal wiring, or
A semiconductor memory device, which covers at least a part of at least one of an interlayer insulating film between the multilayered metal wirings and covers at least a part of the capacitor insulating film. 【請求項８】 請求項７に記載の半導体記憶素子におい
て、 上記水素バリア性を有する膜が酸化アルミニウムからな
ることを特徴とする半導体記憶素子。8. The semiconductor memory device according to claim 7, wherein said film having a hydrogen barrier property is made of aluminum oxide. 【請求項９】 請求項７に記載の半導体記憶素子におい
て、 上記導電性プラグがタングステンまたは窒化チタンから
なることを特徴とする半導体記憶素子。9. The semiconductor memory device according to claim 7, wherein said conductive plug is made of tungsten or titanium nitride. 【請求項１０】 金属酸化物誘電体膜からなるキャパシ
タ絶縁膜を有する半導体記憶素子の製造方法であって、 誘電体キャパシタを形成した後、この誘電体キャパシタ
を覆う層間絶縁膜を形成し、この層間絶縁膜上に、少な
くとも一部が上記誘電体キャパシタを覆う水素バリア膜
を形成する工程と、 上記層間絶縁膜に金属配線に対向させるホールを開口さ
せる工程と、 上記ホール内に導電性プラグを埋設する工程とを備えた
ことを特徴とする半導体記憶素子の製造方法。10. A method for manufacturing a semiconductor memory device having a capacitor insulating film made of a metal oxide dielectric film, comprising: forming a dielectric capacitor; and forming an interlayer insulating film covering the dielectric capacitor. Forming a hydrogen barrier film at least partially covering the dielectric capacitor on the interlayer insulating film; opening a hole facing the metal wiring in the interlayer insulating film; forming a conductive plug in the hole; Burying the semiconductor memory device. 【請求項１１】 請求項１０に記載の半導体記憶素子の
製造方法において、 上記水素バリア膜が酸化アルミニウムからなることを特
徴とする半導体記憶素子の製造方法。11. The method for manufacturing a semiconductor memory device according to claim 10, wherein said hydrogen barrier film is made of aluminum oxide. 【請求項１２】 請求項１０に記載の半導体記憶素子の
製造方法において、 上記導電性プラグがタングステンまたは窒化チタンから
なることを特徴とする半導体記憶素子の製造方法。12. The method for manufacturing a semiconductor memory device according to claim 10, wherein said conductive plug is made of tungsten or titanium nitride.