JP2002196846A - Lsiのリーク電流低減方法 - Google Patents
Lsiのリーク電流低減方法Info
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Semiconductor Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 CPUのアドレスにメモリマップされていな
い情報の待避が容易で、CPUで特別なスイッチング処
理することなく、簡単なスイッチング処理で情報待避お
よび復帰の処理が実現可能なLSIのリーク電流低減方
法を得る。 【解決手段】 LSIチップ1を主電源供給領域18と
バックアップ電源供給領域19とに二分し、スキャンパ
ス21を設けて、それにより主電源供給領域上のCPU
11やCPU周辺回路12などの各記憶素子20を接続
し、動作待機状態になるとスキャンパスによるスキャン
動作を開始して、主電源供給領域上の各回路の記憶素子
内の情報を読み込み、それをバックアップ電源供給領域
上のSRAM22に保存する。
い情報の待避が容易で、CPUで特別なスイッチング処
理することなく、簡単なスイッチング処理で情報待避お
よび復帰の処理が実現可能なLSIのリーク電流低減方
法を得る。 【解決手段】 LSIチップ1を主電源供給領域18と
バックアップ電源供給領域19とに二分し、スキャンパ
ス21を設けて、それにより主電源供給領域上のCPU
11やCPU周辺回路12などの各記憶素子20を接続
し、動作待機状態になるとスキャンパスによるスキャン
動作を開始して、主電源供給領域上の各回路の記憶素子
内の情報を読み込み、それをバックアップ電源供給領域
上のSRAM22に保存する。
Description
【0001】
【発明の属する技術分野】この発明は、LSIチップに
おける消費電力を削減するためのLSIのリーク電流低
減方法に関するものであり、特に、動作待機状態におけ
るリーク電流によって消費電力が増大するのを抑制する
LSIのリーク電流の低減方法に関するものである。
おける消費電力を削減するためのLSIのリーク電流低
減方法に関するものであり、特に、動作待機状態におけ
るリーク電流によって消費電力が増大するのを抑制する
LSIのリーク電流の低減方法に関するものである。
【0002】
【従来の技術】携帯電話機をはじめとする携帯電子機器
用のLSIでは、消費電力の削減が重要な問題となる。
このようなLSIで電力が消費される要因には、トラン
ジスタのスイッチング動作による電力消費、およびトラ
ンジスタのリーク電流による電力消費の2つに大別され
る。携帯電話機では待ち受け処理時にはLSIのロジッ
ク部は信号も含めて停止しており、トランジスタのスイ
ッチング動作はほとんど発生しない。従って、携帯電話
機における待ち受け時の消費電力の削減には、トランジ
スタのリーク電流の削減が有効となる。
用のLSIでは、消費電力の削減が重要な問題となる。
このようなLSIで電力が消費される要因には、トラン
ジスタのスイッチング動作による電力消費、およびトラ
ンジスタのリーク電流による電力消費の2つに大別され
る。携帯電話機では待ち受け処理時にはLSIのロジッ
ク部は信号も含めて停止しており、トランジスタのスイ
ッチング動作はほとんど発生しない。従って、携帯電話
機における待ち受け時の消費電力の削減には、トランジ
スタのリーク電流の削減が有効となる。
【0003】図7は従来のLSIを用いたシステムにお
ける、上記リーク電流の低減を説明するためのブロック
図である。なお、ここでは、CPU内蔵のLSIチップ
と外部ROMとを用いたシステムの構成例を示してい
る。図において、1はLSIチップ、2は外部ROM、
3は主電源、4は主電源電流遮断スイッチ、5はバック
アップ電源、6は復帰トリガ回路である。また、LSI
チップ1内において、11はCPU、12はCPU周辺
回路、13はデータバス、14はアドレスバス・制御信
号線であり、15は内蔵SRAM、16は内部電流遮断
スイッチ、17は電源遮断コントローラである。18は
主電源供給領域であり、19はバックアップ電源供給領
域である。
ける、上記リーク電流の低減を説明するためのブロック
図である。なお、ここでは、CPU内蔵のLSIチップ
と外部ROMとを用いたシステムの構成例を示してい
る。図において、1はLSIチップ、2は外部ROM、
3は主電源、4は主電源電流遮断スイッチ、5はバック
アップ電源、6は復帰トリガ回路である。また、LSI
チップ1内において、11はCPU、12はCPU周辺
回路、13はデータバス、14はアドレスバス・制御信
号線であり、15は内蔵SRAM、16は内部電流遮断
スイッチ、17は電源遮断コントローラである。18は
主電源供給領域であり、19はバックアップ電源供給領
域である。
【0004】次に動作について説明する。図示のシステ
ムでは、主電源3とバックアップ電源5の2系統の電源
が準備されており、電流リークの対策が必要なLSIチ
ップ1には、それら主電源3とバックアップ電源5のそ
れぞれより電力の供給が行われている。また、LSIチ
ップ1に外付けされた外部ROM2には、主電源3より
電力の供給が行われ、動作待機状態からの復帰トリガを
生成する復帰トリガ回路6にはバックアップ電源5より
電力の供給が行われている。なお、主電源3からの電力
供給は主電源電流遮断スイッチ4を介して行われ、シス
テムが待機状態になると、主電源電流遮断スイッチ4を
オフにしてLSIチップ1および外部ROM2への動作
電力の供給を停止する。
ムでは、主電源3とバックアップ電源5の2系統の電源
が準備されており、電流リークの対策が必要なLSIチ
ップ1には、それら主電源3とバックアップ電源5のそ
れぞれより電力の供給が行われている。また、LSIチ
ップ1に外付けされた外部ROM2には、主電源3より
電力の供給が行われ、動作待機状態からの復帰トリガを
生成する復帰トリガ回路6にはバックアップ電源5より
電力の供給が行われている。なお、主電源3からの電力
供給は主電源電流遮断スイッチ4を介して行われ、シス
テムが待機状態になると、主電源電流遮断スイッチ4を
オフにしてLSIチップ1および外部ROM2への動作
電力の供給を停止する。
【0005】また、LSIチップ1はその内部が、主電
源3から電力の供給を受ける主電源供給領域18と、バ
ックアップ電源5から電力の供給を受けるバックアップ
電源供給領域19とに二分されている。バックアップ電
源供給領域19には動作待機時のスイッチ制御を行う電
源遮断コントローラ17と、記憶内容の保持が必要な内
蔵SRAM15が配置されており、主電源供給領域18
にはそれ以外の、CPU11やCPU周辺回路12が配
置されている。主電源供給領域18の各回路は主電源3
より電力の供給を受けて、バックアップ電源供給領域1
9の各回路はバックアップ電源5より電力の供給を受け
てそれぞれ動作する。
源3から電力の供給を受ける主電源供給領域18と、バ
ックアップ電源5から電力の供給を受けるバックアップ
電源供給領域19とに二分されている。バックアップ電
源供給領域19には動作待機時のスイッチ制御を行う電
源遮断コントローラ17と、記憶内容の保持が必要な内
蔵SRAM15が配置されており、主電源供給領域18
にはそれ以外の、CPU11やCPU周辺回路12が配
置されている。主電源供給領域18の各回路は主電源3
より電力の供給を受けて、バックアップ電源供給領域1
9の各回路はバックアップ電源5より電力の供給を受け
てそれぞれ動作する。
【0006】ここで、LSIチップ1が動作待機状態に
なると、電源遮断コントローラ17を通じて主電源電流
遮断スイッチ4がオフとなり、主電源供給領域18への
動作電力の供給が遮断されるため、主電源供給領域18
内の電圧レベルは不安定となる。一方、バックアップ電
源供給領域19内の電圧は正常レベルである。これによ
り、主電源供給領域18とバックアップ電源供給領域1
9の間で予期しない電流が流れるのを防止するため、主
電源供給領域18とバックアップ電源供給領域19の配
線を、電力供給遮断時に電気的に切り離せるように、内
部電流遮断スイッチ16を介して接続している。
なると、電源遮断コントローラ17を通じて主電源電流
遮断スイッチ4がオフとなり、主電源供給領域18への
動作電力の供給が遮断されるため、主電源供給領域18
内の電圧レベルは不安定となる。一方、バックアップ電
源供給領域19内の電圧は正常レベルである。これによ
り、主電源供給領域18とバックアップ電源供給領域1
9の間で予期しない電流が流れるのを防止するため、主
電源供給領域18とバックアップ電源供給領域19の配
線を、電力供給遮断時に電気的に切り離せるように、内
部電流遮断スイッチ16を介して接続している。
【0007】LSIチップ1が待機状態になって、主電
源供給領域18内のCPU11やCPU周辺回路12へ
の電力供給が遮断されると、それらの記憶素子に保持さ
れている情報が失われてしまう。そのため、それら各記
憶素子の情報を主電源3からの電力供給を遮断する前
に、バックアップ電源供給領域19内の内蔵SRAM1
5に待避させておく。なお、これら各記憶情報の内蔵S
RAM15への待避は、CPU11のスイッチング動作
によって処理される。このように、主電源3からの電力
供給が断たれると、電力が供給されている部分はバック
アップ電源供給領域19のみとなる。従って、LSIチ
ップ1全体に電力が供給されている場合に比べて、電力
が供給されているトランジスタの数が減り、結果とし
て、LSIチップ1全体としての電流リーク量を削減す
ることができる。
源供給領域18内のCPU11やCPU周辺回路12へ
の電力供給が遮断されると、それらの記憶素子に保持さ
れている情報が失われてしまう。そのため、それら各記
憶素子の情報を主電源3からの電力供給を遮断する前
に、バックアップ電源供給領域19内の内蔵SRAM1
5に待避させておく。なお、これら各記憶情報の内蔵S
RAM15への待避は、CPU11のスイッチング動作
によって処理される。このように、主電源3からの電力
供給が断たれると、電力が供給されている部分はバック
アップ電源供給領域19のみとなる。従って、LSIチ
ップ1全体に電力が供給されている場合に比べて、電力
が供給されているトランジスタの数が減り、結果とし
て、LSIチップ1全体としての電流リーク量を削減す
ることができる。
【0008】なお、このようなLSIのリーク電流低減
方法に多少とも関連性のある技術が開示されている文献
としては、例えば、小形の電池によって長時間確実にメ
モリの内容を保護することができるLSIチップに関す
る、特開平6−52686号公報などがある。
方法に多少とも関連性のある技術が開示されている文献
としては、例えば、小形の電池によって長時間確実にメ
モリの内容を保護することができるLSIチップに関す
る、特開平6−52686号公報などがある。
【0009】
【発明が解決しようとする課題】従来のLSIのリーク
電流低減方法は以上のように構成されているので、主電
源3からの電力供給遮断時に、CPU11やCPU周辺
回路12の記憶素子の保持情報が失われるのを防止する
ため、主電源3の電力供給遮断前に、バックアップ電源
供給領域19内に配置されたSRAM15に必要な情報
を待避させる必要があるが、CPU11のアドレスにメ
モリマップされていない情報は待避が困難であり、ま
た、主電源3の電力供給遮断前の情報待避処理、および
電力供給再開時の情報復帰処理のために、CPU11に
よる複雑なスイッチング処理が必要になるなどの課題が
あった。
電流低減方法は以上のように構成されているので、主電
源3からの電力供給遮断時に、CPU11やCPU周辺
回路12の記憶素子の保持情報が失われるのを防止する
ため、主電源3の電力供給遮断前に、バックアップ電源
供給領域19内に配置されたSRAM15に必要な情報
を待避させる必要があるが、CPU11のアドレスにメ
モリマップされていない情報は待避が困難であり、ま
た、主電源3の電力供給遮断前の情報待避処理、および
電力供給再開時の情報復帰処理のために、CPU11に
よる複雑なスイッチング処理が必要になるなどの課題が
あった。
【0010】この発明は上記のような課題を解決するた
めになされたもので、CPUのアドレスにメモリマップ
されていない情報についても容易に待避させることがで
き、また、CPUによる特別なスイッチング処理を必要
とせず、比較的簡単なスイッチング処理によって、情報
待避および情報復帰の処理が可能なLSIのリーク電流
低減方法を得ることを目的とする。
めになされたもので、CPUのアドレスにメモリマップ
されていない情報についても容易に待避させることがで
き、また、CPUによる特別なスイッチング処理を必要
とせず、比較的簡単なスイッチング処理によって、情報
待避および情報復帰の処理が可能なLSIのリーク電流
低減方法を得ることを目的とする。
【0011】
【課題を解決するための手段】この発明に係るLSIの
リーク電流低減方法は、主電源供給領域とバックアップ
電源供給領域とを持ったLSIチップにスキャンパスを
設けて、それで主電源供給領域上の各回路の記憶素子を
接続し、動作待機状態になるとスキャンパスによるスキ
ャン動作を開始して、主電源供給領域上の各回路の記憶
素子内の情報を読み込み、それをバックアップ電源供給
領域上のSRAMに保存するようにしたものである。
リーク電流低減方法は、主電源供給領域とバックアップ
電源供給領域とを持ったLSIチップにスキャンパスを
設けて、それで主電源供給領域上の各回路の記憶素子を
接続し、動作待機状態になるとスキャンパスによるスキ
ャン動作を開始して、主電源供給領域上の各回路の記憶
素子内の情報を読み込み、それをバックアップ電源供給
領域上のSRAMに保存するようにしたものである。
【0012】この発明に係るLSIのリーク電流低減方
法は、内蔵SRAMとは別のスキャン情報格納SRAM
をバックアップ電源供給領域内に設け、そのスキャン情
報格納SRAMに、動作待機時にスキャンパスを利用し
て読み込んだ情報を保存するようにしたものである。
法は、内蔵SRAMとは別のスキャン情報格納SRAM
をバックアップ電源供給領域内に設け、そのスキャン情
報格納SRAMに、動作待機時にスキャンパスを利用し
て読み込んだ情報を保存するようにしたものである。
【0013】この発明に係るLSIのリーク電流低減方
法は、スキャンパスを、LSIチップのテスト用のスキ
ャンパスと共用するようにしたものである。
法は、スキャンパスを、LSIチップのテスト用のスキ
ャンパスと共用するようにしたものである。
【0014】この発明に係るLSIのリーク電流低減方
法は、通常動作に使用されている内蔵SRAMの一部を
スキャン情報格納部として使用し、待機状態への移行時
にはスキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵SRAMのスキャン情報格納部のアドレスを指
定してそこに保存し、待機状態からの復帰時にはスキャ
ン情報格納部のアドレスを内蔵SRAMに送り、そこか
ら読み出した情報をパラレル・シリアル変換して主電源
供給領域上の各回路の各記憶素子に設定するようにした
ものである。
法は、通常動作に使用されている内蔵SRAMの一部を
スキャン情報格納部として使用し、待機状態への移行時
にはスキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵SRAMのスキャン情報格納部のアドレスを指
定してそこに保存し、待機状態からの復帰時にはスキャ
ン情報格納部のアドレスを内蔵SRAMに送り、そこか
ら読み出した情報をパラレル・シリアル変換して主電源
供給領域上の各回路の各記憶素子に設定するようにした
ものである。
【0015】この発明に係るLSIのリーク電流低減方
法は、バックアップ電源供給領域上のトランジスタの基
板バイアス電圧を、動作待機状態には上昇させるように
したものである。
法は、バックアップ電源供給領域上のトランジスタの基
板バイアス電圧を、動作待機状態には上昇させるように
したものである。
【0016】この発明に係るLSIのリーク電流低減方
法は、バックアップ電源供給領域の電力を、動作時には
主電源から供給し、動作待機時には主電源より低電圧の
バックアップ電源より供給するようにしたものである。
法は、バックアップ電源供給領域の電力を、動作時には
主電源から供給し、動作待機時には主電源より低電圧の
バックアップ電源より供給するようにしたものである。
【0017】この発明に係るLSIのリーク電流低減方
法は、主電源供給領域とバックアップ電源供給領域とを
持ったLSIチップにスキャンパスを設けて、主電源供
給領域上の各回路の記憶素子を接続するとともに、LS
Iチップの外部にバックアップ電源より電力が供給され
る外部SRAMを接続し、待機状態への移行時にはスキ
ャンパスより読み込んだ主電源供給領域上の各回路の記
憶素子内の情報をシリアル・パラレル変換して、外部S
RAMにそのアドレスを指定して保存し、待機状態から
の復帰時には外部SRAMにアドレスを送り、そこから
読み出した情報をパラレル・シリアル変換して主電源供
給領域上の各回路の各記憶素子に設定するようにしたも
のである。
法は、主電源供給領域とバックアップ電源供給領域とを
持ったLSIチップにスキャンパスを設けて、主電源供
給領域上の各回路の記憶素子を接続するとともに、LS
Iチップの外部にバックアップ電源より電力が供給され
る外部SRAMを接続し、待機状態への移行時にはスキ
ャンパスより読み込んだ主電源供給領域上の各回路の記
憶素子内の情報をシリアル・パラレル変換して、外部S
RAMにそのアドレスを指定して保存し、待機状態から
の復帰時には外部SRAMにアドレスを送り、そこから
読み出した情報をパラレル・シリアル変換して主電源供
給領域上の各回路の各記憶素子に設定するようにしたも
のである。
【0018】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1.図1はこの発明の実施の形態1によるL
SIのリーク電流低減方法が適用されたLSIチップを
示すブロック図である。なお、ここでも、従来の場合と
同様に、CPU内蔵のLSIチップと外部ROMとを用
いたシステムの構成例を示している。図において、1は
CPU内蔵のLSIチップであり、2はこのLSIチッ
プ1に外付けされた外部ROMである。3はLSIチッ
プ1にその動作用の電力を供給するための主電源であ
り、4は動作待機時(待ち受け時)に主電源3からLS
Iチップ1への動作電力の供給を遮断する主電源電流遮
断スイッチである。5は待機中のLSIチップ1に必要
な電力を供給するためのバックアップ電源であり、6は
LSIチップ1を動作待機状態から復帰させるための復
帰トリガを発生させる復帰トリガ回路である。
説明する。 実施の形態1.図1はこの発明の実施の形態1によるL
SIのリーク電流低減方法が適用されたLSIチップを
示すブロック図である。なお、ここでも、従来の場合と
同様に、CPU内蔵のLSIチップと外部ROMとを用
いたシステムの構成例を示している。図において、1は
CPU内蔵のLSIチップであり、2はこのLSIチッ
プ1に外付けされた外部ROMである。3はLSIチッ
プ1にその動作用の電力を供給するための主電源であ
り、4は動作待機時(待ち受け時)に主電源3からLS
Iチップ1への動作電力の供給を遮断する主電源電流遮
断スイッチである。5は待機中のLSIチップ1に必要
な電力を供給するためのバックアップ電源であり、6は
LSIチップ1を動作待機状態から復帰させるための復
帰トリガを発生させる復帰トリガ回路である。
【0019】LSIチップ1内において、11はこのL
SIチップ1に内蔵されたCPUであり、12はCPU
11の制御動作時に使用されるCPU周辺回路である。
13はCPU11と、CPU周辺回路12や外部ROM
2などとの間でやりとりされるデータが伝送されるデー
タバスであり、14はCPU11が指定するアドレスや
制御信号が伝送されるアドレスバス・制御信号線であ
る。15はLSIチップ1の通常動作時及び動作待機時
において必要なデータを保持するSRAMとしての内蔵
SRAMであり、16はデータバス13またはアドレス
バス・制御信号線14と、この内蔵SRAM15および
後述する電源遮断コントローラとの接続をオン・オフす
る内部電流遮断スイッチである。17は復帰トリガ回路
6からの信号に基づいて、待機時に主電源電流遮断スイ
ッチ4をオフさせて、主電源3からLSIチップ1への
電力の供給を遮断するとともに、上記内部電流遮断スイ
ッチ16のオン・オフを制御する電源遮断コントローラ
である。
SIチップ1に内蔵されたCPUであり、12はCPU
11の制御動作時に使用されるCPU周辺回路である。
13はCPU11と、CPU周辺回路12や外部ROM
2などとの間でやりとりされるデータが伝送されるデー
タバスであり、14はCPU11が指定するアドレスや
制御信号が伝送されるアドレスバス・制御信号線であ
る。15はLSIチップ1の通常動作時及び動作待機時
において必要なデータを保持するSRAMとしての内蔵
SRAMであり、16はデータバス13またはアドレス
バス・制御信号線14と、この内蔵SRAM15および
後述する電源遮断コントローラとの接続をオン・オフす
る内部電流遮断スイッチである。17は復帰トリガ回路
6からの信号に基づいて、待機時に主電源電流遮断スイ
ッチ4をオフさせて、主電源3からLSIチップ1への
電力の供給を遮断するとともに、上記内部電流遮断スイ
ッチ16のオン・オフを制御する電源遮断コントローラ
である。
【0020】18は主電源3から電力の供給を受けて動
作するCPU11、CPU周辺回路12などが配置され
た主電源供給領域であり、19はLSIチップ1の待機
時にバックアップ電源5から電力の供給を受けて動作す
る内蔵SRAM15、内部電流遮断スイッチ16、電源
遮断コントローラ17等が配置されたバックアップ電源
供給領域である。このLSIチップ1はこれら主電源供
給領域18とバックアップ電源供給領域19とに二分さ
れている。なお、これら各部は、図7に同一符号を付し
て示した従来のそれらに相当する部分である。
作するCPU11、CPU周辺回路12などが配置され
た主電源供給領域であり、19はLSIチップ1の待機
時にバックアップ電源5から電力の供給を受けて動作す
る内蔵SRAM15、内部電流遮断スイッチ16、電源
遮断コントローラ17等が配置されたバックアップ電源
供給領域である。このLSIチップ1はこれら主電源供
給領域18とバックアップ電源供給領域19とに二分さ
れている。なお、これら各部は、図7に同一符号を付し
て示した従来のそれらに相当する部分である。
【0021】また、20はCPU11あるいはCPU周
辺回路12などの主電源供給領域18に搭載された各回
路内にあって、それらの現時点における情報を保持する
記憶素子であり、ここではFF(フリップフロップ)が
用いられている。21はこの記憶素子20であるFFを
シフトレジスタ状にカスケード接続し、LSIチップ1
が動作待機状態に移行した場合、および待機状態から動
作状態に復帰した場合にスキャン動作を開始するスキャ
ンパスである。22はこのスキャンパス21のスキャン
動作によって読み込まれた各記憶素子20の情報を保持
するSRAMとしてのスキャン情報格納SRAMであ
る。23は電源遮断コントローラ17と信号の授受を行
い、それに基づいてスキャンクロック、スキャンモード
信号を発生するとともに、スキャン情報格納SRAM2
2にSRAM制御信号を送って、スキャンパス21のス
キャン動作を制御するスキャン制御回路である。24は
電源遮断コントローラ17からの指示に従って、クロッ
ク停止信号を発生させるクロック停止回路である。
辺回路12などの主電源供給領域18に搭載された各回
路内にあって、それらの現時点における情報を保持する
記憶素子であり、ここではFF(フリップフロップ)が
用いられている。21はこの記憶素子20であるFFを
シフトレジスタ状にカスケード接続し、LSIチップ1
が動作待機状態に移行した場合、および待機状態から動
作状態に復帰した場合にスキャン動作を開始するスキャ
ンパスである。22はこのスキャンパス21のスキャン
動作によって読み込まれた各記憶素子20の情報を保持
するSRAMとしてのスキャン情報格納SRAMであ
る。23は電源遮断コントローラ17と信号の授受を行
い、それに基づいてスキャンクロック、スキャンモード
信号を発生するとともに、スキャン情報格納SRAM2
2にSRAM制御信号を送って、スキャンパス21のス
キャン動作を制御するスキャン制御回路である。24は
電源遮断コントローラ17からの指示に従って、クロッ
ク停止信号を発生させるクロック停止回路である。
【0022】なお、上記スキャン制御回路23およびク
ロック停止回路24は主電源供給領域18上に、スキャ
ン情報格納SRAM22はバックアップ電源供給領域1
9上に、それぞれ新設される。
ロック停止回路24は主電源供給領域18上に、スキャ
ン情報格納SRAM22はバックアップ電源供給領域1
9上に、それぞれ新設される。
【0023】次に動作について説明する。図1に示すシ
ステムでは、その電源として、LSIチップ1に通常動
作時における動作電力を供給する主電源3と、動作待機
時における電力を供給するバックアップ電源5の2系統
が準備されている。外部ROM2はこのLSIチップ1
に外付けされ、主電源3より電力の供給を受けている。
また、動作待機状態からの復帰トリガを生成する復帰ト
リガ回路6にはバックアップ電源5より電力が供給され
ている。電流リークに対する対策が必要であるため、L
SIチップ1には主電源3およびバックアップ電源5の
それぞれより電力の供給が行われている。ここで、主電
源3からの電力供給は主電源電流遮断スイッチ4を介し
て行われており、システムが動作待機状態になると、電
源遮断コントローラ17からの指示により、この主電源
電流遮断スイッチ4をオフにしてLSIチップ1および
外部ROM2への動作電力の供給を停止する。
ステムでは、その電源として、LSIチップ1に通常動
作時における動作電力を供給する主電源3と、動作待機
時における電力を供給するバックアップ電源5の2系統
が準備されている。外部ROM2はこのLSIチップ1
に外付けされ、主電源3より電力の供給を受けている。
また、動作待機状態からの復帰トリガを生成する復帰ト
リガ回路6にはバックアップ電源5より電力が供給され
ている。電流リークに対する対策が必要であるため、L
SIチップ1には主電源3およびバックアップ電源5の
それぞれより電力の供給が行われている。ここで、主電
源3からの電力供給は主電源電流遮断スイッチ4を介し
て行われており、システムが動作待機状態になると、電
源遮断コントローラ17からの指示により、この主電源
電流遮断スイッチ4をオフにしてLSIチップ1および
外部ROM2への動作電力の供給を停止する。
【0024】また、LSIチップ1はその内部が、主電
源3から電力の供給を受けて動作する主電力供給領域1
8と、バックアップ電源5から電力の供給を受けて動作
するバックアップ電源供給領域19とに分けられてい
る。なお、そのバックアップ電源供給領域19には主電
源電流遮断スイッチ4および内部電流遮断スイッチ16
を制御する電源遮断コントローラ17と、主電源3の電
力供給遮断時でも記憶内容の保持が必要な内蔵SRAM
15、およびスキャン情報格納SRAM22が配置され
ている。一方、主電源供給領域18にはそれ以外の、C
PU11やCPU周辺回路12、スキャン制御回路2
3、クロック停止回路24が配置されている。この主電
源供給領域18内の各回路は主電源3からの電力供給に
よって駆動され、バックアップ電源供給領域19内の各
回路はバックアップ電源5からの電力供給によって駆動
されている。
源3から電力の供給を受けて動作する主電力供給領域1
8と、バックアップ電源5から電力の供給を受けて動作
するバックアップ電源供給領域19とに分けられてい
る。なお、そのバックアップ電源供給領域19には主電
源電流遮断スイッチ4および内部電流遮断スイッチ16
を制御する電源遮断コントローラ17と、主電源3の電
力供給遮断時でも記憶内容の保持が必要な内蔵SRAM
15、およびスキャン情報格納SRAM22が配置され
ている。一方、主電源供給領域18にはそれ以外の、C
PU11やCPU周辺回路12、スキャン制御回路2
3、クロック停止回路24が配置されている。この主電
源供給領域18内の各回路は主電源3からの電力供給に
よって駆動され、バックアップ電源供給領域19内の各
回路はバックアップ電源5からの電力供給によって駆動
されている。
【0025】ここで、待ち受け等によりLSIチップ1
が動作待機状態に移行すると、CPU11は電源遮断コ
ントローラ17を通じて主電源電流遮断スイッチ4の制
御を行う。これによって主電源電流遮断スイッチ4をオ
フにし、主電源3からの電力の供給を遮断する。主電源
3から主電源供給領域18への動作電力の供給が断たれ
ると、主電源供給領域18内の電圧レベルは不安定とな
る。一方、バックアップ電源供給領域19内の電圧はバ
ックアップ電源5からの電力供給が停止しないので正常
レベルである。
が動作待機状態に移行すると、CPU11は電源遮断コ
ントローラ17を通じて主電源電流遮断スイッチ4の制
御を行う。これによって主電源電流遮断スイッチ4をオ
フにし、主電源3からの電力の供給を遮断する。主電源
3から主電源供給領域18への動作電力の供給が断たれ
ると、主電源供給領域18内の電圧レベルは不安定とな
る。一方、バックアップ電源供給領域19内の電圧はバ
ックアップ電源5からの電力供給が停止しないので正常
レベルである。
【0026】このように、電圧レベルが主電源供給領域
18では不安定となり、バックアップ電源供給領域19
では正常となると、これら主電源供給領域18とバック
アップ電源供給領域19との間で予期しない電流が流れ
ることがある。そのため、主電源供給領域18内のデー
タバス13、アドレスバス・制御信号線14などの配線
と、バックアップ電源供給領域19内の配線を、内部電
流遮断スイッチ16を介して接続している。主電源3か
らの電力供給遮断時において、CPU11は電源遮断コ
ントローラ17を通じて主電源電流遮断スイッチ4をオ
フにする。これにより、主電源供給領域18とバックア
ップ電源供給領域19とが電気的に切り離される。従っ
て、主電源3からの電力供給遮断時に上記予期しない電
流が流れることがなくなる。なお、この内部電流遮断ス
イッチ16には、バストランジスタ等を用いることがで
きる。
18では不安定となり、バックアップ電源供給領域19
では正常となると、これら主電源供給領域18とバック
アップ電源供給領域19との間で予期しない電流が流れ
ることがある。そのため、主電源供給領域18内のデー
タバス13、アドレスバス・制御信号線14などの配線
と、バックアップ電源供給領域19内の配線を、内部電
流遮断スイッチ16を介して接続している。主電源3か
らの電力供給遮断時において、CPU11は電源遮断コ
ントローラ17を通じて主電源電流遮断スイッチ4をオ
フにする。これにより、主電源供給領域18とバックア
ップ電源供給領域19とが電気的に切り離される。従っ
て、主電源3からの電力供給遮断時に上記予期しない電
流が流れることがなくなる。なお、この内部電流遮断ス
イッチ16には、バストランジスタ等を用いることがで
きる。
【0027】LSIチップ1が待ち受け等の待機すべき
状態になると、CPU11は電源遮断コントローラ17
に対して待機状態への移行を通知する。通知を受けた電
源遮断コントローラ17は、クロック停止回路24に対
してクロック供給の停止を指示し、さらにスキャン制御
回路23に対してスキャン動作の開始を指示する。スキ
ャン動作開始の指示を受け付けたスキャン制御回路23
は、SRAM制御信号をスキャン情報格納SRAM22
に送るとともに、スキャンモード信号をアサートし、ス
キャンクロックを発生する。スキャンモード信号がアサ
ートされると、スキャンパス21はアクティブとなって
スキャン動作を開始し、スキャンクロック1パルス毎に
シフト動作を行う。なお、スキャン制御回路23からの
スキャンモード信号のネゲート時には、各記憶素子20
において通常のFF動作が行われている。
状態になると、CPU11は電源遮断コントローラ17
に対して待機状態への移行を通知する。通知を受けた電
源遮断コントローラ17は、クロック停止回路24に対
してクロック供給の停止を指示し、さらにスキャン制御
回路23に対してスキャン動作の開始を指示する。スキ
ャン動作開始の指示を受け付けたスキャン制御回路23
は、SRAM制御信号をスキャン情報格納SRAM22
に送るとともに、スキャンモード信号をアサートし、ス
キャンクロックを発生する。スキャンモード信号がアサ
ートされると、スキャンパス21はアクティブとなって
スキャン動作を開始し、スキャンクロック1パルス毎に
シフト動作を行う。なお、スキャン制御回路23からの
スキャンモード信号のネゲート時には、各記憶素子20
において通常のFF動作が行われている。
【0028】このスキャンパス21によるスキャン動作
によって、主電源供給領域18内のCPU11やCPU
周辺回路12の各記憶素子20に保持されている情報の
読み込みが行われる。読み込まれた各記憶素子20の情
報はスキャンパス21経由でスキャン情報格納SRAM
22に格納される。ここで、このスキャン情報格納SR
AM22への書き込みのためのアドレスや制御信号は、
スキャン制御回路23よりSRAM制御信号としてスキ
ャン情報格納SRAM22に与えられる。このスキャン
パス21を用いた全ての記憶素子20のスキャン動作が
終了すると、スキャン制御回路23はその旨を電源遮断
コントローラ17に通知する。通知を受けた電源遮断コ
ントローラ17は主電源3の電力供給を停止する信号を
アサートして主電源電流遮断スイッチ4をオフにし、主
電源3からLSIチップ1および外部ROM2への電力
供給を遮断する。
によって、主電源供給領域18内のCPU11やCPU
周辺回路12の各記憶素子20に保持されている情報の
読み込みが行われる。読み込まれた各記憶素子20の情
報はスキャンパス21経由でスキャン情報格納SRAM
22に格納される。ここで、このスキャン情報格納SR
AM22への書き込みのためのアドレスや制御信号は、
スキャン制御回路23よりSRAM制御信号としてスキ
ャン情報格納SRAM22に与えられる。このスキャン
パス21を用いた全ての記憶素子20のスキャン動作が
終了すると、スキャン制御回路23はその旨を電源遮断
コントローラ17に通知する。通知を受けた電源遮断コ
ントローラ17は主電源3の電力供給を停止する信号を
アサートして主電源電流遮断スイッチ4をオフにし、主
電源3からLSIチップ1および外部ROM2への電力
供給を遮断する。
【0029】このように、主電源供給領域18内のCP
U11やCPU周辺回路12の各記憶素子20に保持さ
れていた情報を、バックアップ電源供給領域19上のス
キャン情報格納SRAM22に待避させた後、主電源3
からの電力供給を遮断しているので、それらの記憶素子
20に保持されていた情報が失われてしまうようなこと
はない。このようにして、主電源3からの電力の供給が
遮断されれば、LSIチップ1内で電力が供給されてい
る部分はバックアップ電源供給領域19のみとなる。従
って、LSIチップ1全体に電力が供給されている場合
に比べて、電力が供給されているトランジスタの数が少
なくなり、結果として、LSIチップ1全体としての電
流リーク量を削減することができる。
U11やCPU周辺回路12の各記憶素子20に保持さ
れていた情報を、バックアップ電源供給領域19上のス
キャン情報格納SRAM22に待避させた後、主電源3
からの電力供給を遮断しているので、それらの記憶素子
20に保持されていた情報が失われてしまうようなこと
はない。このようにして、主電源3からの電力の供給が
遮断されれば、LSIチップ1内で電力が供給されてい
る部分はバックアップ電源供給領域19のみとなる。従
って、LSIチップ1全体に電力が供給されている場合
に比べて、電力が供給されているトランジスタの数が少
なくなり、結果として、LSIチップ1全体としての電
流リーク量を削減することができる。
【0030】待機状態から復帰する場合には、外部に接
続された復帰トリガ回路6よりLSIチップ1に復帰ト
リガが入力される。LSIチップ1ではこの復帰トリガ
を電源遮断コントローラ17で受け取る。復帰トリガを
受けた電源遮断コントローラ17は主電源3の電力供給
を復帰させる信号をアサートして主電源電流遮断スイッ
チ4をオンにし、主電源3からLSIチップ1および外
部ROM2への電力供給を再開させる。再開された電力
の供給が安定すると、主電源3からの電力供給遮断時に
はオフ状態となっていた内部電流遮断スイッチ16をオ
ン状態にする。内部電流遮断スイッチ16をオンさせる
ことによって、LSIチップ1の主電源供給領域18と
バックアップ電源供給領域19との配線が電気的に接続
される。電源遮断コントローラ17はスキャン制御回路
23に対してスキャン動作の開始を指示する。スキャン
動作開始の指示を受け付けたスキャン制御回路23は、
SRAM制御信号をスキャン情報格納SRAM22に送
るとともに、スキャンクロックを発生し、スキャンモー
ド信号をアサートする。これによって、スキャンパス2
1によるスキャン動作が開始され、スキャン情報格納S
RAM22に待避されていた、主電源供給領域18内の
CPU11やCPU周辺回路12の各記憶素子20の、
待機状態移行前の情報がスキャンパス21経由で、CP
U11やCPU周辺回路12の各記憶素子20に設定さ
れる。
続された復帰トリガ回路6よりLSIチップ1に復帰ト
リガが入力される。LSIチップ1ではこの復帰トリガ
を電源遮断コントローラ17で受け取る。復帰トリガを
受けた電源遮断コントローラ17は主電源3の電力供給
を復帰させる信号をアサートして主電源電流遮断スイッ
チ4をオンにし、主電源3からLSIチップ1および外
部ROM2への電力供給を再開させる。再開された電力
の供給が安定すると、主電源3からの電力供給遮断時に
はオフ状態となっていた内部電流遮断スイッチ16をオ
ン状態にする。内部電流遮断スイッチ16をオンさせる
ことによって、LSIチップ1の主電源供給領域18と
バックアップ電源供給領域19との配線が電気的に接続
される。電源遮断コントローラ17はスキャン制御回路
23に対してスキャン動作の開始を指示する。スキャン
動作開始の指示を受け付けたスキャン制御回路23は、
SRAM制御信号をスキャン情報格納SRAM22に送
るとともに、スキャンクロックを発生し、スキャンモー
ド信号をアサートする。これによって、スキャンパス2
1によるスキャン動作が開始され、スキャン情報格納S
RAM22に待避されていた、主電源供給領域18内の
CPU11やCPU周辺回路12の各記憶素子20の、
待機状態移行前の情報がスキャンパス21経由で、CP
U11やCPU周辺回路12の各記憶素子20に設定さ
れる。
【0031】その後、電源遮断コントローラ17はクロ
ック停止回路24に対してクロック供給の開始を指示す
る。このクロック供給開始の指示を受けたクロック停止
回路24はクロックを発生し、記憶素子20に待機状態
移行前の情報が設定されたCPU11、CPU周辺回路
12などは、このクロックの供給を受けて待機前の状態
から動作を再開する。
ック停止回路24に対してクロック供給の開始を指示す
る。このクロック供給開始の指示を受けたクロック停止
回路24はクロックを発生し、記憶素子20に待機状態
移行前の情報が設定されたCPU11、CPU周辺回路
12などは、このクロックの供給を受けて待機前の状態
から動作を再開する。
【0032】以上のように、この実施の形態1によれ
ば、LSIチップ1のバックアップ電源供給領域19上
にスキャン情報格納SRAM22を設け、スキャンパス
21で主電源供給領域18上のCPU11、CPU周辺
回路12などの各記憶素子20を接続して、待機状態へ
の移行時にそのスキャンパス21を介してCPU11等
の記憶素子20内の情報を読み込んで内蔵SRAM15
に保存し、待機からの復帰時にそのスキャン情報格納S
RAM22に保存した情報を、スキャンパス21を介し
てCPU11等の元の記憶素子20に設定しているの
で、CPU11にて特別なスイッチ処理を行うことな
く、比較的簡単なスイッチング処理で情報の待避および
復帰の処理が可能となって、待機状態移行直後から動作
を再開することができ、また、CPU11のアドレスに
メモリマップされていない情報についても容易に待避さ
せることができるLSIのリーク電流低減方法が実現で
きるという効果が得られる。
ば、LSIチップ1のバックアップ電源供給領域19上
にスキャン情報格納SRAM22を設け、スキャンパス
21で主電源供給領域18上のCPU11、CPU周辺
回路12などの各記憶素子20を接続して、待機状態へ
の移行時にそのスキャンパス21を介してCPU11等
の記憶素子20内の情報を読み込んで内蔵SRAM15
に保存し、待機からの復帰時にそのスキャン情報格納S
RAM22に保存した情報を、スキャンパス21を介し
てCPU11等の元の記憶素子20に設定しているの
で、CPU11にて特別なスイッチ処理を行うことな
く、比較的簡単なスイッチング処理で情報の待避および
復帰の処理が可能となって、待機状態移行直後から動作
を再開することができ、また、CPU11のアドレスに
メモリマップされていない情報についても容易に待避さ
せることができるLSIのリーク電流低減方法が実現で
きるという効果が得られる。
【0033】実施の形態2.なお、上記実施の形態1で
は、情報の待避および復帰時におけるリーク電流低減の
ためのスキャンパス21を別途設けたものについて説明
したが、LSIチップ1には、そのCPU11やCPU
周辺回路12のテストを容易にするために、テスト用の
スキャンパスを既に搭載している場合があり、LSIチ
ップ1の待機状態への移行時、および待機状態からの復
帰時に、リーク電流を低減するためのスキャンパスとし
て、その既設のテスト用のスキャンパスを共用すること
も可能である。
は、情報の待避および復帰時におけるリーク電流低減の
ためのスキャンパス21を別途設けたものについて説明
したが、LSIチップ1には、そのCPU11やCPU
周辺回路12のテストを容易にするために、テスト用の
スキャンパスを既に搭載している場合があり、LSIチ
ップ1の待機状態への移行時、および待機状態からの復
帰時に、リーク電流を低減するためのスキャンパスとし
て、その既設のテスト用のスキャンパスを共用すること
も可能である。
【0034】図2はそのようなこの発明の実施の形態2
によるLSIのリーク電流低減方法が適用されたLSI
チップ1を示すブロック図であり、ここでは、LSIチ
ップ1の内部構成についてのみ図示している。図におい
て、1はLSIチップ、11はCPU、12はCPU周
辺回路、13はデータバス、14はアドレスバス・制御
信号線、15は内蔵SRAM、16内部電流遮断スイッ
チ、17は電源遮断コントローラ、18は主電源供給領
域、19はバックアップ電源供給領域、20は記憶素
子、22はスキャン情報格納SRAM、23はスキャン
制御回路、24はクロック停止回路である。なお、これ
ら各部は、図1に同一符号を付して示した実施の形態1
におけるそれらに対応する部分であるため、その詳細な
説明は省略する。
によるLSIのリーク電流低減方法が適用されたLSI
チップ1を示すブロック図であり、ここでは、LSIチ
ップ1の内部構成についてのみ図示している。図におい
て、1はLSIチップ、11はCPU、12はCPU周
辺回路、13はデータバス、14はアドレスバス・制御
信号線、15は内蔵SRAM、16内部電流遮断スイッ
チ、17は電源遮断コントローラ、18は主電源供給領
域、19はバックアップ電源供給領域、20は記憶素
子、22はスキャン情報格納SRAM、23はスキャン
制御回路、24はクロック停止回路である。なお、これ
ら各部は、図1に同一符号を付して示した実施の形態1
におけるそれらに対応する部分であるため、その詳細な
説明は省略する。
【0035】また、25はCPU11やCPU周辺回路
12等の各記憶素子20としてのFFをシフトレジスタ
状にカスケード接続し、LSIチップ1が待機状態への
移行時、および待機状態からの復帰時における、リーク
電流低減のためのスキャンパスであるが、LSIチップ
1のテストのために既に用意されているテスト用のスキ
ャンパスで兼用されている点で、図1に符号21を付し
て示した実施の形態1のスキャンパスとは異なってい
る。26a〜26cはスキャンパス25をリーク電流低
減のためと、LSIチップ1をテストする時とで共用す
る際の、各信号の切り替えを行うセレクタであり、セレ
クタ26aはスキャン制御回路23からのスキャンモー
ド信号とスキャンテスト用のスキャンモード信号の切り
替えを、セレクタ26bはスキャン制御回路23からの
スキャンクロックとスキャンテスト用のクロックの切り
替えを、セレクタ26cはスキャン情報格納SRAM2
2からのスキャン入力信号とスキャンテスト用のスキャ
ン入力信号の切り替えをそれぞれ行っている。
12等の各記憶素子20としてのFFをシフトレジスタ
状にカスケード接続し、LSIチップ1が待機状態への
移行時、および待機状態からの復帰時における、リーク
電流低減のためのスキャンパスであるが、LSIチップ
1のテストのために既に用意されているテスト用のスキ
ャンパスで兼用されている点で、図1に符号21を付し
て示した実施の形態1のスキャンパスとは異なってい
る。26a〜26cはスキャンパス25をリーク電流低
減のためと、LSIチップ1をテストする時とで共用す
る際の、各信号の切り替えを行うセレクタであり、セレ
クタ26aはスキャン制御回路23からのスキャンモー
ド信号とスキャンテスト用のスキャンモード信号の切り
替えを、セレクタ26bはスキャン制御回路23からの
スキャンクロックとスキャンテスト用のクロックの切り
替えを、セレクタ26cはスキャン情報格納SRAM2
2からのスキャン入力信号とスキャンテスト用のスキャ
ン入力信号の切り替えをそれぞれ行っている。
【0036】次に動作について説明する。このような、
リーク電流低減時とLSIテスト時とで共用されるスキ
ャンパス25を用いたLSIチップ1のテストでは、L
SIチップ1の外部よりスキャンテスト用のテストモー
ド信号、クロックパルス、およびスキャン入力信号を入
力し、選択信号によってセレクタ26a〜26cの選択
を切り替える。これによって、セレクタ26aからはス
キャンテスト用のテストモード信号が、セレクタ26b
からはスキャンテスト用のスキャンクロックが出力さ
れ、スキャンパス25にはセレクタ26cで選択された
スキャンテスト用のスキャン入力信号が入力される。こ
のようにしてCPU11、CPU周辺回路12などの記
憶素子20がスキャンされ、テスト用のスキャン出力信
号がスキャンパス25より外部に出力されてチェックさ
れる。このスキャンパス25を用いたLSIチップ1の
テストは、LSIチップ1内のCPU11、CPU周辺
回路12などの記憶素子20の値の設定、観測が容易に
行えるため、多くのLSIチップで採用されている。
リーク電流低減時とLSIテスト時とで共用されるスキ
ャンパス25を用いたLSIチップ1のテストでは、L
SIチップ1の外部よりスキャンテスト用のテストモー
ド信号、クロックパルス、およびスキャン入力信号を入
力し、選択信号によってセレクタ26a〜26cの選択
を切り替える。これによって、セレクタ26aからはス
キャンテスト用のテストモード信号が、セレクタ26b
からはスキャンテスト用のスキャンクロックが出力さ
れ、スキャンパス25にはセレクタ26cで選択された
スキャンテスト用のスキャン入力信号が入力される。こ
のようにしてCPU11、CPU周辺回路12などの記
憶素子20がスキャンされ、テスト用のスキャン出力信
号がスキャンパス25より外部に出力されてチェックさ
れる。このスキャンパス25を用いたLSIチップ1の
テストは、LSIチップ1内のCPU11、CPU周辺
回路12などの記憶素子20の値の設定、観測が容易に
行えるため、多くのLSIチップで採用されている。
【0037】一方、スキャンパス25をLSIチップ1
のリーク電流低減のためのスキャンに使用した場合、選
択信号によってセレクタ26a〜26cを切り替えて、
セレクタ26aによりスキャン制御回路23からのテス
トモード信号を、セレクタ26bによりスキャン制御回
路23からのスキャンクロックを選択する。また、セレ
クタ26cではスキャン情報格納SRAM22からのス
キャン入力信号を選択してスキャンパス25に入力す
る。以下、このスキャンパス25を用いたスキャン動作
を実行することにより、実施の形態1の場合と同様に、
LSIチップ1の待機状態への移行に際して、CPU1
1、CPU周辺回路12等の各記憶素子20の情報がス
キャン情報格納SRAM22に待避され、待機状態から
動作状態に復帰するに際して、スキャン情報格納SRA
M22に待避されていた情報が、CPU11、CPU周
辺回路12等の各記憶素子20に設定される。
のリーク電流低減のためのスキャンに使用した場合、選
択信号によってセレクタ26a〜26cを切り替えて、
セレクタ26aによりスキャン制御回路23からのテス
トモード信号を、セレクタ26bによりスキャン制御回
路23からのスキャンクロックを選択する。また、セレ
クタ26cではスキャン情報格納SRAM22からのス
キャン入力信号を選択してスキャンパス25に入力す
る。以下、このスキャンパス25を用いたスキャン動作
を実行することにより、実施の形態1の場合と同様に、
LSIチップ1の待機状態への移行に際して、CPU1
1、CPU周辺回路12等の各記憶素子20の情報がス
キャン情報格納SRAM22に待避され、待機状態から
動作状態に復帰するに際して、スキャン情報格納SRA
M22に待避されていた情報が、CPU11、CPU周
辺回路12等の各記憶素子20に設定される。
【0038】以上のように、この実施の形態2において
は、スキャンパス25をLSIチップ1のテスト時と、
情報の待避/復帰の際のリーク電流低減時とで共用して
いるので、CPU11やCPU周辺回路12などに、待
機状態への移行時および待機状態からの復帰時における
リーク電流低減のためのスキャンパスを別途設ける必要
がなくなり、LSIチップ1上の回路面積の増大を回避
することが可能になるという効果が得られる。
は、スキャンパス25をLSIチップ1のテスト時と、
情報の待避/復帰の際のリーク電流低減時とで共用して
いるので、CPU11やCPU周辺回路12などに、待
機状態への移行時および待機状態からの復帰時における
リーク電流低減のためのスキャンパスを別途設ける必要
がなくなり、LSIチップ1上の回路面積の増大を回避
することが可能になるという効果が得られる。
【0039】実施の形態3.また、上記実施の形態1で
は、スキャンパス21のスキャン動作にて読み込んだ情
報を、別途用意したスキャン情報格納SRAM22に格
納する場合について説明したが、通常動作に使用されて
いる内蔵SRAMの一部を、スキャン動作で読み込んだ
情報を格納するスキャン情報格納部として使用するよう
にしてもよい。図3はそのようなこの発明の実施の形態
3によるLSIのリーク電流低減方法が適用されるLS
Iチップ1の要部を示すブロック図であり、相当部分に
は図1と同一符号を付してその説明を省略する。なお、
ここでは、CPU11のデータバス13が32ビットで
ある場合について例示している。
は、スキャンパス21のスキャン動作にて読み込んだ情
報を、別途用意したスキャン情報格納SRAM22に格
納する場合について説明したが、通常動作に使用されて
いる内蔵SRAMの一部を、スキャン動作で読み込んだ
情報を格納するスキャン情報格納部として使用するよう
にしてもよい。図3はそのようなこの発明の実施の形態
3によるLSIのリーク電流低減方法が適用されるLS
Iチップ1の要部を示すブロック図であり、相当部分に
は図1と同一符号を付してその説明を省略する。なお、
ここでは、CPU11のデータバス13が32ビットで
ある場合について例示している。
【0040】図において、27は通常動作に使用されて
いる内蔵SRAM(SRAM)であるが、スキャンパス
21によるスキャン動作によって読み込まれた情報を格
納するスキャン情報格納部27aとしてその一部が利用
されている点で、図1に符号22を付して示した実施の
形態1の内蔵SRAMとは異なっている。28はスキャ
ンパス21のスキャン動作で読み込まれた情報を、シリ
アル情報から32ビットのパラレル情報に変換してデー
タバス13に出力し、また内蔵SRAM27のスキャン
情報格納部27aからデータバス13に読み出された3
2ビットのパラレル情報を、シリアル情報に変換してス
キャンパスに送り出すシリアル・パラレル変換回路であ
る。29はスキャン制御回路23から出力されたSRA
M制御信号中のアドレスおよび制御信号、あるいはCP
U11よりアドレスバス・制御信号線14に出力された
アドレスおよび制御信号の一方を選択して内蔵SRAM
27に入力するセレクタである。
いる内蔵SRAM(SRAM)であるが、スキャンパス
21によるスキャン動作によって読み込まれた情報を格
納するスキャン情報格納部27aとしてその一部が利用
されている点で、図1に符号22を付して示した実施の
形態1の内蔵SRAMとは異なっている。28はスキャ
ンパス21のスキャン動作で読み込まれた情報を、シリ
アル情報から32ビットのパラレル情報に変換してデー
タバス13に出力し、また内蔵SRAM27のスキャン
情報格納部27aからデータバス13に読み出された3
2ビットのパラレル情報を、シリアル情報に変換してス
キャンパスに送り出すシリアル・パラレル変換回路であ
る。29はスキャン制御回路23から出力されたSRA
M制御信号中のアドレスおよび制御信号、あるいはCP
U11よりアドレスバス・制御信号線14に出力された
アドレスおよび制御信号の一方を選択して内蔵SRAM
27に入力するセレクタである。
【0041】次に動作について説明する。セレクタ29
は電源遮断コントローラ17からの信号によって、通常
動作時にはアドレスバス・制御信号線14側が活性化さ
れ、CPU11からのアドレスおよび制御信号が内蔵S
RAM27に送られる。これにより、内蔵SRAM27
の通常動作時のデータがデータバス13より内部電流遮
断スイッチ16を介してその領域に書き込まれる。
は電源遮断コントローラ17からの信号によって、通常
動作時にはアドレスバス・制御信号線14側が活性化さ
れ、CPU11からのアドレスおよび制御信号が内蔵S
RAM27に送られる。これにより、内蔵SRAM27
の通常動作時のデータがデータバス13より内部電流遮
断スイッチ16を介してその領域に書き込まれる。
【0042】一方、待機状態への移行時、あるいは待機
状態からの復帰時においては、電源遮断コントローラ1
7からの信号によって、セレクタ29はスキャン制御回
路23側が活性化され、スキャン制御回路23の出力す
るSRAM制御信号によるアドレスおよび制御信号が内
蔵SRAM27に送られる。これにより、内蔵SRAM
27のスキャン情報格納部27aとして利用される領域
のアドレスが指定され、この待機/復旧動作時における
情報の、スキャン情報格納部27aへの書き込み/読み
出しが行われる。ここで、CPU11の通常動作に必要
な内蔵SRAM27では多ビットのデータバス接続とな
る(図示の例では32ビット)。一方、スキャンパス2
1においてはCPU11等の各記憶素子20の情報が1
ビット単位で入出力される。シリアル・パラレル変換回
路28ではこのビット幅の差を吸収している。
状態からの復帰時においては、電源遮断コントローラ1
7からの信号によって、セレクタ29はスキャン制御回
路23側が活性化され、スキャン制御回路23の出力す
るSRAM制御信号によるアドレスおよび制御信号が内
蔵SRAM27に送られる。これにより、内蔵SRAM
27のスキャン情報格納部27aとして利用される領域
のアドレスが指定され、この待機/復旧動作時における
情報の、スキャン情報格納部27aへの書き込み/読み
出しが行われる。ここで、CPU11の通常動作に必要
な内蔵SRAM27では多ビットのデータバス接続とな
る(図示の例では32ビット)。一方、スキャンパス2
1においてはCPU11等の各記憶素子20の情報が1
ビット単位で入出力される。シリアル・パラレル変換回
路28ではこのビット幅の差を吸収している。
【0043】以下に、そのシリアル・パラレル変換回路
28とスキャン制御回路23の動作について詳細に説明
する。待機状態への移行時において、シリアル・パラレ
ル変換回路28はまず、CPU11等の各記憶素子20
の情報を32個、スキャンパス21から入力する。次い
で、このスキャンパス21より入力されたシリアル情報
を32ビットのパラレル情報に変換してデータバス13
に出力する。スキャン制御回路23はこのシリアル・パ
ラレル変換回路28の、データバス13への32ビット
のパラレル情報の出力動作に合わせてSRAM制御信号
を出力する。このSRAM制御信号は電源遮断コントロ
ーラ17からの信号で制御されるセレクタ29を介して
内部SRAM27に送られる。なお、このSRAM制御
信号は、内蔵SRAM27のスキャン情報格納部27a
の適切な領域にスキャン情報が格納されるような、アド
レスと制御信号とで構成されている。これにより、デー
タバス13に出力された上記32ビットのパラレル情報
は内部電流遮断スイッチ16を介して、内部SRAM2
7のアドレスが指定されたスキャン情報格納部27aに
格納される。以上の処理を、CPU11の各記憶素子2
0の情報のスキャンが全て終了するまで繰り返す。
28とスキャン制御回路23の動作について詳細に説明
する。待機状態への移行時において、シリアル・パラレ
ル変換回路28はまず、CPU11等の各記憶素子20
の情報を32個、スキャンパス21から入力する。次い
で、このスキャンパス21より入力されたシリアル情報
を32ビットのパラレル情報に変換してデータバス13
に出力する。スキャン制御回路23はこのシリアル・パ
ラレル変換回路28の、データバス13への32ビット
のパラレル情報の出力動作に合わせてSRAM制御信号
を出力する。このSRAM制御信号は電源遮断コントロ
ーラ17からの信号で制御されるセレクタ29を介して
内部SRAM27に送られる。なお、このSRAM制御
信号は、内蔵SRAM27のスキャン情報格納部27a
の適切な領域にスキャン情報が格納されるような、アド
レスと制御信号とで構成されている。これにより、デー
タバス13に出力された上記32ビットのパラレル情報
は内部電流遮断スイッチ16を介して、内部SRAM2
7のアドレスが指定されたスキャン情報格納部27aに
格納される。以上の処理を、CPU11の各記憶素子2
0の情報のスキャンが全て終了するまで繰り返す。
【0044】また、待機状態からの復帰時においては、
スキャン制御回路23からのSRAM制御信号によって
アドレス指定された、内蔵SRAM27のスキャン情報
格納部27aより、32ビットのパラレル情報がデータ
バス13を介してシリアル・パラレル変換回路28に読
み込まれる。なお、このSRAM制御信号は、内蔵SR
AM27のスキャン情報格納部27aの適切な領域に格
納されたスキャン情報が出力されるような、アドレスと
制御信号とで構成されている。シリアル・パラレル変換
回路28は読み込んだ32ビットのパラレル情報をシリ
アル情報に変換し、それを順次スキャンパス21に送出
する。このようにしてスキャンパス21に出力された情
報は、主電源供給領域18内のCPU11やCPU周辺
回路12の各記憶素子20に設定される。以上の処理
を、CPU11の各記憶素子20の全てに待機状態移行
前の情報が設定されるまで繰り返す。
スキャン制御回路23からのSRAM制御信号によって
アドレス指定された、内蔵SRAM27のスキャン情報
格納部27aより、32ビットのパラレル情報がデータ
バス13を介してシリアル・パラレル変換回路28に読
み込まれる。なお、このSRAM制御信号は、内蔵SR
AM27のスキャン情報格納部27aの適切な領域に格
納されたスキャン情報が出力されるような、アドレスと
制御信号とで構成されている。シリアル・パラレル変換
回路28は読み込んだ32ビットのパラレル情報をシリ
アル情報に変換し、それを順次スキャンパス21に送出
する。このようにしてスキャンパス21に出力された情
報は、主電源供給領域18内のCPU11やCPU周辺
回路12の各記憶素子20に設定される。以上の処理
を、CPU11の各記憶素子20の全てに待機状態移行
前の情報が設定されるまで繰り返す。
【0045】ここで、一般にSRAMはCPU処理の中
間結果の保持用に用いられることが多い。従って、動作
待機時に保存が必要な情報はSRAMの全体容量の一部
であることが普通である。この場合、SRAMの動作待
機時にデータ保持の不要な領域を、スキャン情報格納部
として使用することができる。もし、全ての情報を保存
する必要があれば、SRAMのメモリ容量をスキャン情
報格納に必要な分量だけ増加させ、その部分をスキャン
情報格納部とする。SRAMではアドレスデコーダの面
積が全面積中に占める割合はかなり大きなものである。
従って、たとえメモリ容量を増加させても、独立に2つ
のSRAM(内蔵SRAMとスキャン情報格納SRA
M)を用意することに比べれば、チップ面積を小さくす
ることができる。
間結果の保持用に用いられることが多い。従って、動作
待機時に保存が必要な情報はSRAMの全体容量の一部
であることが普通である。この場合、SRAMの動作待
機時にデータ保持の不要な領域を、スキャン情報格納部
として使用することができる。もし、全ての情報を保存
する必要があれば、SRAMのメモリ容量をスキャン情
報格納に必要な分量だけ増加させ、その部分をスキャン
情報格納部とする。SRAMではアドレスデコーダの面
積が全面積中に占める割合はかなり大きなものである。
従って、たとえメモリ容量を増加させても、独立に2つ
のSRAM(内蔵SRAMとスキャン情報格納SRA
M)を用意することに比べれば、チップ面積を小さくす
ることができる。
【0046】以上のように、この実施の形態3によれ
ば、バックアップ電源供給領域19上に配置された内蔵
SRAM27の一部の領域を、スキャン情報格納部とし
て使用しているので、バックアップ電源供給領域19内
にスキャン情報格納用のSRAMを設ける必要がなくな
り、チップ面積を増大させることなく、リーク電流の低
減を実現できるという効果が得られる。
ば、バックアップ電源供給領域19上に配置された内蔵
SRAM27の一部の領域を、スキャン情報格納部とし
て使用しているので、バックアップ電源供給領域19内
にスキャン情報格納用のSRAMを設ける必要がなくな
り、チップ面積を増大させることなく、リーク電流の低
減を実現できるという効果が得られる。
【0047】実施の形態4.また、上記実施の形態1に
示すLSIのリーク電流低減方法は、他のLSIのリー
ク電流低減方法、例えばバックアップ電源供給領域19
内の各トランジスタの基板バイアス電圧を、動作待機時
に上昇させるLSIのリーク電流低減方法と組み合わせ
ることも可能である。図4はそのようなこの発明の実施
の形態4によるLSIのリーク電流低減方法が適用され
たLSIチップの要部を示すブロック図であり、相当部
分には図1と同一符号を付してその説明を省略する。
示すLSIのリーク電流低減方法は、他のLSIのリー
ク電流低減方法、例えばバックアップ電源供給領域19
内の各トランジスタの基板バイアス電圧を、動作待機時
に上昇させるLSIのリーク電流低減方法と組み合わせ
ることも可能である。図4はそのようなこの発明の実施
の形態4によるLSIのリーク電流低減方法が適用され
たLSIチップの要部を示すブロック図であり、相当部
分には図1と同一符号を付してその説明を省略する。
【0048】図において、30はバックアップ電源供給
領域19上に搭載され、バックアップ電源供給領域19
内の各トランジスタの基板バイアス電圧を制御するトラ
ンジスタ基板バイアス回路であり、内部電流遮断スイッ
チ16と同じ電源遮断コントローラ17からの制御信号
によって制御されている。なお、動作待機時に個々のM
OSトランジスタのリーク電流を低減するために、トラ
ンジスタの基板バイアス電圧を制御する手法は、例えば
特開平5−108194号公報「低消費電力型半導体集
積回路」などに照会されている周知のものであるため、
ここではその詳細な説明は省略する。
領域19上に搭載され、バックアップ電源供給領域19
内の各トランジスタの基板バイアス電圧を制御するトラ
ンジスタ基板バイアス回路であり、内部電流遮断スイッ
チ16と同じ電源遮断コントローラ17からの制御信号
によって制御されている。なお、動作待機時に個々のM
OSトランジスタのリーク電流を低減するために、トラ
ンジスタの基板バイアス電圧を制御する手法は、例えば
特開平5−108194号公報「低消費電力型半導体集
積回路」などに照会されている周知のものであるため、
ここではその詳細な説明は省略する。
【0049】次に動作について説明する。バックアップ
電源供給領域19内の全てのMOSトランジスタは、ト
ランジスタ基板バイアス回路30の制御によってその基
板バイアス電圧が変更される。すなわち、LSIチップ
1が待機状態に移行すると、電源遮断コントローラ17
は内部電流遮断スイッチ16をオフにするための制御信
号を発生し、その制御信号をバックアップ電源供給領域
19上に搭載されたトランジスタ基板バイアス回路30
にも出力する。トランジスタ基板バイアス回路30はこ
の制御信号によってトリガされ、バックアップ電源供給
領域19内の全てのMOSトランジスタの基板バイアス
電圧を上昇させる。これによって、それらMOSトラン
ジスタの動作閾値が高くなり、LSIチップ1の動作待
機時におけるリーク電流を低減することができる。
電源供給領域19内の全てのMOSトランジスタは、ト
ランジスタ基板バイアス回路30の制御によってその基
板バイアス電圧が変更される。すなわち、LSIチップ
1が待機状態に移行すると、電源遮断コントローラ17
は内部電流遮断スイッチ16をオフにするための制御信
号を発生し、その制御信号をバックアップ電源供給領域
19上に搭載されたトランジスタ基板バイアス回路30
にも出力する。トランジスタ基板バイアス回路30はこ
の制御信号によってトリガされ、バックアップ電源供給
領域19内の全てのMOSトランジスタの基板バイアス
電圧を上昇させる。これによって、それらMOSトラン
ジスタの動作閾値が高くなり、LSIチップ1の動作待
機時におけるリーク電流を低減することができる。
【0050】一方、LSIチップ1の通常動作時には、
電源遮断コントローラ17からの制御信号によってトラ
ンジスタ基板バイアス回路30が制御され、バックアッ
プ電源供給領域19内の全てのMOSトランジスタの基
板バイアス電圧を低下させる。これによって、MOSト
ランジスタの動作閾値が低くなり、LSIチップ1のリ
ーク電流は大きくなるが、MOSトランジスタの動作速
度は高速になる。
電源遮断コントローラ17からの制御信号によってトラ
ンジスタ基板バイアス回路30が制御され、バックアッ
プ電源供給領域19内の全てのMOSトランジスタの基
板バイアス電圧を低下させる。これによって、MOSト
ランジスタの動作閾値が低くなり、LSIチップ1のリ
ーク電流は大きくなるが、MOSトランジスタの動作速
度は高速になる。
【0051】以上のように、この実施の形態4によれ
ば、バックアップ電源供給領域19の各トランジスタの
基板バイアス電圧を待機時に上昇させているので、リー
ク電流をさらに低減できるという効果が得られる。
ば、バックアップ電源供給領域19の各トランジスタの
基板バイアス電圧を待機時に上昇させているので、リー
ク電流をさらに低減できるという効果が得られる。
【0052】実施の形態5.また、上記実施の形態1で
は、バックアップ電源供給領域19の電力を、主電源3
と同電圧のバックアップ電源供給領域19から供給する
場合について説明したが、通常動作時には主電源3か
ら、動作待機時には主電源3より低電圧のバックアップ
電源5より電力を供給するようにしてもよい。図5はそ
のようなこの発明の実施の形態5によるLSIのリーク
電流低減方法が適用されたLSIチップの要部を示すブ
ロック図であり、相当部分には図1と同一符号を付して
その説明を省略する。
は、バックアップ電源供給領域19の電力を、主電源3
と同電圧のバックアップ電源供給領域19から供給する
場合について説明したが、通常動作時には主電源3か
ら、動作待機時には主電源3より低電圧のバックアップ
電源5より電力を供給するようにしてもよい。図5はそ
のようなこの発明の実施の形態5によるLSIのリーク
電流低減方法が適用されたLSIチップの要部を示すブ
ロック図であり、相当部分には図1と同一符号を付して
その説明を省略する。
【0053】図において、7はLSIチップ1の動作待
機時において、バックアップ電源供給領域19に電力を
供給するバックアップ電源であるが、その電圧がバック
アップ電源供給領域19に搭載されている内蔵SRAM
15の内容を保持するのに充分な、主電源3の電圧より
も低い電圧に設定されている点で、図1に符号5を示し
た実施の形態1のそれとは異なっている。また、31は
バックアップ電源供給領域19内の各回路に対して、通
常動作時には主電源3からの電力を供給し、動作待機時
には主電源3より低電圧のバックアップ電源7より電力
を供給するための電源切替スイッチであり、内部電流遮
断スイッチ16と同じ電源遮断コントローラ17からの
制御信号によって制御されている。
機時において、バックアップ電源供給領域19に電力を
供給するバックアップ電源であるが、その電圧がバック
アップ電源供給領域19に搭載されている内蔵SRAM
15の内容を保持するのに充分な、主電源3の電圧より
も低い電圧に設定されている点で、図1に符号5を示し
た実施の形態1のそれとは異なっている。また、31は
バックアップ電源供給領域19内の各回路に対して、通
常動作時には主電源3からの電力を供給し、動作待機時
には主電源3より低電圧のバックアップ電源7より電力
を供給するための電源切替スイッチであり、内部電流遮
断スイッチ16と同じ電源遮断コントローラ17からの
制御信号によって制御されている。
【0054】次に動作について説明する。通常動作時に
おいては、電源遮断コントローラ17からの内部電流遮
断スイッチ16と同一の制御信号によって電源切替スイ
ッチ31が制御され、バックアップ電源供給領域19に
は主電源3より電力の供給が行われる。従って、通常動
作時には、バックアップ電源供給領域19内の各回路の
トランジスタは主電源3から供給される高電圧で動作す
る。一方、動作待機時においては、電源遮断コントロー
ラ17からの上記制御信号によって電源切替スイッチ3
1が制御され、バックアップ電源供給領域19にはバッ
クアップ電源7より電力の供給が行われる。ここで、こ
のバックアップ電源7の電圧は、バックアップ電源供給
領域19内のFFやSRAMが状態を保持するために必
要な最低限の電圧に設定されている。従って、動作待機
時には、バックアップ電源供給領域19内の各回路のト
ランジスタはバックアップ電源7から供給される低電圧
で動作し、そのFFやSRAMの内容を保持する。
おいては、電源遮断コントローラ17からの内部電流遮
断スイッチ16と同一の制御信号によって電源切替スイ
ッチ31が制御され、バックアップ電源供給領域19に
は主電源3より電力の供給が行われる。従って、通常動
作時には、バックアップ電源供給領域19内の各回路の
トランジスタは主電源3から供給される高電圧で動作す
る。一方、動作待機時においては、電源遮断コントロー
ラ17からの上記制御信号によって電源切替スイッチ3
1が制御され、バックアップ電源供給領域19にはバッ
クアップ電源7より電力の供給が行われる。ここで、こ
のバックアップ電源7の電圧は、バックアップ電源供給
領域19内のFFやSRAMが状態を保持するために必
要な最低限の電圧に設定されている。従って、動作待機
時には、バックアップ電源供給領域19内の各回路のト
ランジスタはバックアップ電源7から供給される低電圧
で動作し、そのFFやSRAMの内容を保持する。
【0055】以上のように、この実施の形態5によれ
ば、バックアップ電源供給領域19への電力供給を、待
機時にはバックアップ電源7から、主電源3よりも低電
圧で行っているので、リーク電流のさらなる低減が可能
となり、また、通常動作時におけるバックアップ電源供
給領域19への電力の供給を主電源3より行っているの
で、バックアップ電源7の消耗率を低減できるなどの効
果が得られる。
ば、バックアップ電源供給領域19への電力供給を、待
機時にはバックアップ電源7から、主電源3よりも低電
圧で行っているので、リーク電流のさらなる低減が可能
となり、また、通常動作時におけるバックアップ電源供
給領域19への電力の供給を主電源3より行っているの
で、バックアップ電源7の消耗率を低減できるなどの効
果が得られる。
【0056】実施の形態6.なお、実施の形態3では、
LSIチップ1の内部に通常動作に使用される内蔵SR
AM27を設け、その一部をスキャン動作で読み込んだ
情報を格納するスキャン情報格納部27aとして共用し
た場合について説明したが、LSIチップ1内にはSR
AMを設けず、LSIチップ1の外部にその一部をスキ
ャン情報格納部として使用した外部SRAMを設けるよ
うにしてもよい。図6はそのようなこの発明の実施の形
態6によるLSIのリーク電流低減方法が適用されたL
SIチップの構成を示すブロック図であり、相当部分に
は図3と同一符号を付してその説明を省略する。
LSIチップ1の内部に通常動作に使用される内蔵SR
AM27を設け、その一部をスキャン動作で読み込んだ
情報を格納するスキャン情報格納部27aとして共用し
た場合について説明したが、LSIチップ1内にはSR
AMを設けず、LSIチップ1の外部にその一部をスキ
ャン情報格納部として使用した外部SRAMを設けるよ
うにしてもよい。図6はそのようなこの発明の実施の形
態6によるLSIのリーク電流低減方法が適用されたL
SIチップの構成を示すブロック図であり、相当部分に
は図3と同一符号を付してその説明を省略する。
【0057】図において、8はデータバス13およびア
ドレスバス・制御信号線14を介して当該LSIチップ
1の外部に接続され、バックアップ電源5より電力の供
給を受けている外部SRAMであり、その一部はスキャ
ンパス21によるスキャン動作によって読み込まれた情
報を格納するスキャン情報格納部8aとして使用されて
いる。32はスキャン制御回路23から出力されたSR
AM制御信号のアドレスおよび制御信号、あるいはCP
U11よりアドレスバス・制御信号線14に出力された
アドレスおよび制御信号の一方を選択して外部SRAM
8に入力するセレクタである。
ドレスバス・制御信号線14を介して当該LSIチップ
1の外部に接続され、バックアップ電源5より電力の供
給を受けている外部SRAMであり、その一部はスキャ
ンパス21によるスキャン動作によって読み込まれた情
報を格納するスキャン情報格納部8aとして使用されて
いる。32はスキャン制御回路23から出力されたSR
AM制御信号のアドレスおよび制御信号、あるいはCP
U11よりアドレスバス・制御信号線14に出力された
アドレスおよび制御信号の一方を選択して外部SRAM
8に入力するセレクタである。
【0058】次に動作について説明する。この実施の形
態6では、SRAMとして外部SRAM8がLSIチッ
プ1の外部に配置されているので、スキャン制御回路2
3からのSRAM制御信号、あるいはCPU11からの
アドレス・制御信号のいずれか一方がセレクタ32で選
択され、LSIチップ1外の外部ROM2および外部S
RAM8に出力される。すなわち、待機状態への移行時
および待機状態からの復帰時には、セレクタ32は電源
遮断コントローラ17からの信号に応動して、スキャン
制御回路23からのSRAM制御信号によるアドレスと
制御信号を選択し、外部SRAM8に出力する。また、
通常動作時には、電源遮断コントローラ17からの信号
に応動するセレクタ32によって、CPU11からのア
ドレスおよび制御信号が選択され、外部ROM2および
外部SRAM8に出力される。なお、その他の動作は実
施の形態3の場合と同様である。
態6では、SRAMとして外部SRAM8がLSIチッ
プ1の外部に配置されているので、スキャン制御回路2
3からのSRAM制御信号、あるいはCPU11からの
アドレス・制御信号のいずれか一方がセレクタ32で選
択され、LSIチップ1外の外部ROM2および外部S
RAM8に出力される。すなわち、待機状態への移行時
および待機状態からの復帰時には、セレクタ32は電源
遮断コントローラ17からの信号に応動して、スキャン
制御回路23からのSRAM制御信号によるアドレスと
制御信号を選択し、外部SRAM8に出力する。また、
通常動作時には、電源遮断コントローラ17からの信号
に応動するセレクタ32によって、CPU11からのア
ドレスおよび制御信号が選択され、外部ROM2および
外部SRAM8に出力される。なお、その他の動作は実
施の形態3の場合と同様である。
【0059】以上のように、この実施の形態6によれ
ば、LSIチップ1の外部に接続した外部SRAM8の
一部をスキャン情報格納部8aとして使用し、スキャン
動作で読み込まれた情報を格納しているので、スキャン
情報格納用のSRAMをLSIチップ1内に追加するこ
となく、リーク電流の低減が実現できるという効果が得
られる。
ば、LSIチップ1の外部に接続した外部SRAM8の
一部をスキャン情報格納部8aとして使用し、スキャン
動作で読み込まれた情報を格納しているので、スキャン
情報格納用のSRAMをLSIチップ1内に追加するこ
となく、リーク電流の低減が実現できるという効果が得
られる。
【0060】
【発明の効果】以上のように、この発明によれば、LS
Iチップに設けたスキャンパスで主電源供給領域上の各
回路の記憶素子を接続し、動作待機状態になるとスキャ
ンパスによるスキャン動作にて読み込んだ、主電源供給
領域上の各回路の記憶素子内の情報を、バックアップ電
源供給領域上のSRAMに保存するように構成したの
で、CPUのアドレスにメモリマップされていない情報
の待避が容易で、CPUによる特別なスイッチング処理
を必要とせずに、比較的簡単なスイッチング処理によっ
て情報待避および情報復帰ができ、待機状態移行直後か
ら動作を再開することが可能なLSIのリーク電流低減
方法が得られるという効果がある。
Iチップに設けたスキャンパスで主電源供給領域上の各
回路の記憶素子を接続し、動作待機状態になるとスキャ
ンパスによるスキャン動作にて読み込んだ、主電源供給
領域上の各回路の記憶素子内の情報を、バックアップ電
源供給領域上のSRAMに保存するように構成したの
で、CPUのアドレスにメモリマップされていない情報
の待避が容易で、CPUによる特別なスイッチング処理
を必要とせずに、比較的簡単なスイッチング処理によっ
て情報待避および情報復帰ができ、待機状態移行直後か
ら動作を再開することが可能なLSIのリーク電流低減
方法が得られるという効果がある。
【0061】この発明によれば、内蔵SRAMとは別の
スキャン情報格納SRAMをバックアップ電源供給領域
内に設け、動作待機時にスキャンパスを利用して読み込
んだ情報を、そのスキャン情報格納SRAMに保存する
ように構成したので、CPUのアドレスにメモリマップ
されていない情報を容易に待避でき、比較的簡単なスイ
ッチング処理によって情報待避および情報復帰が可能と
なって、動作を待機状態移行直後から再開することがで
きるという効果がある。
スキャン情報格納SRAMをバックアップ電源供給領域
内に設け、動作待機時にスキャンパスを利用して読み込
んだ情報を、そのスキャン情報格納SRAMに保存する
ように構成したので、CPUのアドレスにメモリマップ
されていない情報を容易に待避でき、比較的簡単なスイ
ッチング処理によって情報待避および情報復帰が可能と
なって、動作を待機状態移行直後から再開することがで
きるという効果がある。
【0062】この発明によれば、スキャンパスをLSI
チップのテスト用のスキャンパスと共用するように構成
したので、待機状態への移行時および待機状態からの復
帰時におけるリーク電流低減のためのスキャンパスを別
途設ける必要がなくなり、回路面積の増大を回避するこ
とができるという効果がある。
チップのテスト用のスキャンパスと共用するように構成
したので、待機状態への移行時および待機状態からの復
帰時におけるリーク電流低減のためのスキャンパスを別
途設ける必要がなくなり、回路面積の増大を回避するこ
とができるという効果がある。
【0063】この発明によれば、待機状態への移行時に
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵SRAMの一部を使用しているスキャン情報格
納部のアドレスを指定してそこに保存し、待機状態から
の復帰時には、スキャン情報格納部のアドレスを内蔵S
RAMに送り、そこから読み出した情報をパラレル・シ
リアル変換して各記憶素子に設定するように構成したの
で、バックアップ電源供給領域内にスキャン情報格納用
のSRAMを設ける必要がなくなり、チップ面積を増大
させずにリーク電流の低減を実現できるという効果があ
る。
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵SRAMの一部を使用しているスキャン情報格
納部のアドレスを指定してそこに保存し、待機状態から
の復帰時には、スキャン情報格納部のアドレスを内蔵S
RAMに送り、そこから読み出した情報をパラレル・シ
リアル変換して各記憶素子に設定するように構成したの
で、バックアップ電源供給領域内にスキャン情報格納用
のSRAMを設ける必要がなくなり、チップ面積を増大
させずにリーク電流の低減を実現できるという効果があ
る。
【0064】この発明によれば、動作待機時に、バック
アップ電源供給領域上のトランジスタの基板バイアス電
圧を上昇させるように構成したので、トランジスタの閾
値が高くなり、リーク電流をさらに低減できるという効
果がある。
アップ電源供給領域上のトランジスタの基板バイアス電
圧を上昇させるように構成したので、トランジスタの閾
値が高くなり、リーク電流をさらに低減できるという効
果がある。
【0065】この発明によれば、動作時には主電源か
ら、動作待機時には主電源より低電圧のバックアップ電
源から、バックアップ電源供給領域への電力を供給する
ように構成したので、待機状態における動作電圧が低く
なってリーク電流のさらなる低減が可能となり、また、
通常動作時にはバックアップ電源供給領域が主電源より
電力の供給を受けているので、バックアップ電源の消耗
率を低減できるなどの効果がある。
ら、動作待機時には主電源より低電圧のバックアップ電
源から、バックアップ電源供給領域への電力を供給する
ように構成したので、待機状態における動作電圧が低く
なってリーク電流のさらなる低減が可能となり、また、
通常動作時にはバックアップ電源供給領域が主電源より
電力の供給を受けているので、バックアップ電源の消耗
率を低減できるなどの効果がある。
【0066】この発明によれば、待機状態への移行時に
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、バックアップ電源より電力が供給される外部SRA
Mにそのアドレスを指定して保存し、待機状態からの復
帰時には、外部SRAMのアドレスを指定して、そこか
ら読み出した情報をパラレル・シリアル変換し、各記憶
素子に設定するように構成したので、スキャン情報格納
用のSRAMをLSIチップ1内のバックアップ電源供
給領域内に設ける必要がなくなり、チップ面積を増大さ
せずにリーク電流の低減を実現できるという効果があ
る。
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、バックアップ電源より電力が供給される外部SRA
Mにそのアドレスを指定して保存し、待機状態からの復
帰時には、外部SRAMのアドレスを指定して、そこか
ら読み出した情報をパラレル・シリアル変換し、各記憶
素子に設定するように構成したので、スキャン情報格納
用のSRAMをLSIチップ1内のバックアップ電源供
給領域内に設ける必要がなくなり、チップ面積を増大さ
せずにリーク電流の低減を実現できるという効果があ
る。
【図1】 この発明の実施の形態1によるLSIのリー
ク電流低減方法を適用したLSIチップを示すブロック
図である。
ク電流低減方法を適用したLSIチップを示すブロック
図である。
【図2】 この発明の実施の形態2によるLSIのリー
ク電流低減方法を適用したLSIチップを示すブロック
図である。
ク電流低減方法を適用したLSIチップを示すブロック
図である。
【図3】 この発明の実施の形態3によるLSIのリー
ク電流低減方法を適用したLSIチップの要部を示すブ
ロック図である。
ク電流低減方法を適用したLSIチップの要部を示すブ
ロック図である。
【図4】 この発明の実施の形態4によるLSIのリー
ク電流低減方法を適用したLSIチップの要部を示すブ
ロック図である。
ク電流低減方法を適用したLSIチップの要部を示すブ
ロック図である。
【図5】 この発明の実施の形態5によるLSIのリー
ク電流低減方法を適用したLSIチップの要部を示すブ
ロック図である。
ク電流低減方法を適用したLSIチップの要部を示すブ
ロック図である。
【図6】 この発明の実施の形態6によるLSIのリー
ク電流低減方法を適用したLSIチップを示すブロック
図である。
ク電流低減方法を適用したLSIチップを示すブロック
図である。
【図7】 従来のLSIのリーク電流低減方法を適用し
たLSIチップを示すブロック図である。
たLSIチップを示すブロック図である。
1 LSIチップ、2 外部ROM、3 主電源、4
主電源電流遮断スイッチ、5 バックアップ電源、6
復帰トリガ回路、7 バックアップ電源、8外部SRA
M、8a スキャン情報格納部、11 CPU、12
CPU周辺回路、13 データバス、14 アドレスバ
ス・制御信号線、15 内蔵SRAM(SRAM)、1
6 内部電流遮断スイッチ、17 電源遮断コントロー
ラ、18 主電源供給領域、19 バックアップ電源供
給領域、20 記憶素子、21スキャンパス、22 ス
キャン情報格納SRAM(SRAM)、23 スキャン
制御回路、24 クロック停止回路、25 スキャンパ
ス、26a〜26cセレクタ、27 内蔵SRAM(S
RAM)、27a スキャン情報格納部、28 シリア
ル・パラレル変換回路、29 セレクタ、30 トラン
ジスタ基板バイアス回路、31 電源切替スイッチ、3
2 セレクタ。
主電源電流遮断スイッチ、5 バックアップ電源、6
復帰トリガ回路、7 バックアップ電源、8外部SRA
M、8a スキャン情報格納部、11 CPU、12
CPU周辺回路、13 データバス、14 アドレスバ
ス・制御信号線、15 内蔵SRAM(SRAM)、1
6 内部電流遮断スイッチ、17 電源遮断コントロー
ラ、18 主電源供給領域、19 バックアップ電源供
給領域、20 記憶素子、21スキャンパス、22 ス
キャン情報格納SRAM(SRAM)、23 スキャン
制御回路、24 クロック停止回路、25 スキャンパ
ス、26a〜26cセレクタ、27 内蔵SRAM(S
RAM)、27a スキャン情報格納部、28 シリア
ル・パラレル変換回路、29 セレクタ、30 トラン
ジスタ基板バイアス回路、31 電源切替スイッチ、3
2 セレクタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/822 H01L 27/04 T
Claims (7)
- 【請求項1】 主電源から電力の供給を受けて動作する
回路を搭載した主電源供給領域と、バックアップ電源か
ら電力の供給を受けて動作する回路を搭載したバックア
ップ電源供給領域とを備えたLSIチップにてリーク電
流を削減するLSIのリーク電流低減方法において、 前記主電源供給領域に搭載されている各回路の記憶素子
を、スキャンパスによって接続し、 前記LSIチップが待機状態へ移行する場合、前記スキ
ャンパスによるスキャン動作を開始して、前記主電源供
給領域に搭載されている各回路の記憶素子のそれぞれが
保持している情報を読み込み、 前記スキャン動作によって読み込まれた情報を、前記バ
ックアップ電源供給領域に搭載されているSRAMに保
存することを特徴とするLSIのリーク電流低減方法。 - 【請求項2】 バックアップ電源供給領域内に、通常動
作に用いられる内蔵SRAMとは別に、スキャン動作で
読み込んだ情報の格納に用いられるスキャン情報格納S
RAMを搭載し、 LSIチップの待機状態への移行時にスキャンパスを利
用して読み込んだ情報を、前記スキャン情報格納SRA
Mに保存することを特徴とする請求項1記載のLSIの
リーク電流低減方法。 - 【請求項3】 主電源供給領域に搭載されている各回路
の各記憶素子が保持している情報の読み込み用のスキャ
ンパスを、LSIチップのテスト用に設けられているス
キャンパスで兼用したことを特徴とする請求項2記載の
LSIのリーク電流低減方法。 - 【請求項4】 バックアップ電源供給領域内に搭載され
ている内蔵SRAMの一部を、スキャン動作で読み込ん
だ情報を格納するためのスキャン情報格納部として使用
し、 LSIチップの待機状態への移行時には、スキャンパス
によるスキャン動作を開始して、主電源供給領域に搭載
されている各回路の記憶素子のそれぞれが保持している
情報をシリアルに読み込み、読み込まれたシリアル情報
をパラレル情報に変換して、それを前記内蔵SRAMの
スキャン情報格納部に、そのアドレスを指定して保存
し、 前記LSIチップの待機状態からの復帰時には、前記内
蔵SRAMのスキャン情報格納部に保存されている情報
を、そのアドレスを指定してパラレルに読み出し、読み
出されたパラレル情報をシリアル情報に変換して、前記
主電源供給領域に搭載されている各回路の記憶素子のそ
れぞれに、前記スキャンパスを介して設定することを特
徴とする請求項1記載のLSIのリーク電流低減方法。 - 【請求項5】 LSIチップの動作待機状態において
は、前記バックアップ電源供給領域に搭載された各回路
のトランジスタの基板バイアス電圧を上昇させることを
特徴とする請求項1記載のLSIのリーク電流低減方
法。 - 【請求項6】 バックアップ電源の電圧を、主電源の電
圧よりも低く、バックアップ電源供給領域に搭載されて
いるSRAMの内容を保持するのに充分な電圧に設定し
ておき、 バックアップ電源供給領域に対する電力の供給を、通常
動作状態においては前記主電源から行い、動作待機状態
においては前記バックアップ電源から行うことを特徴と
する請求項1記載のLSIのリーク電流低減方法。 - 【請求項7】 主電源から電力の供給を受けて動作する
回路を搭載した主電源供給領域と、バックアップ電源か
ら電力の供給を受けて動作する回路を搭載したバックア
ップ電源供給領域とを備えたLSIチップにてリーク電
流を削減するLSIのリーク電流低減方法において、 当該LSIチップの外部に、前記バックアップ電源より
電力の供給を受けて動作する外部SRAMを配置すると
ともに、前記主電源供給領域に搭載された各回路の記憶
素子をスキャンパスによって接続し、 前記LSIチップの待機状態への移行時には、前記スキ
ャンパスによるスキャン動作を開始して、前記主電源供
給領域に搭載されている各回路の記憶素子のそれぞれが
保持している情報をシリアルに読み込み、読み込まれた
シリアル情報をパラレル情報に変換して、それを前記外
部SRAMに、そのアドレスを指定して保存し、 前記LSIチップの待機状態からの復帰時には、前記外
部SRAMに保存されている情報を、そのアドレスを指
定してパラレルに読み出し、読み出されたパラレル情報
をシリアル情報に変換して、前記主電源供給領域に搭載
されている各回路の記憶素子のそれぞれに、前記スキャ
ンパスを介して設定することを特徴とするLSIのリー
ク電流低減方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000396005A JP2002196846A (ja) | 2000-12-26 | 2000-12-26 | Lsiのリーク電流低減方法 |
US09/901,083 US7167991B2 (en) | 2000-12-26 | 2001-07-10 | Method for reducing leakage current of LSI |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000396005A JP2002196846A (ja) | 2000-12-26 | 2000-12-26 | Lsiのリーク電流低減方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002196846A true JP2002196846A (ja) | 2002-07-12 |
Family
ID=18861371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000396005A Pending JP2002196846A (ja) | 2000-12-26 | 2000-12-26 | Lsiのリーク電流低減方法 |
Country Status (2)
Country | Link |
---|---|
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JP (1) | JP2002196846A (ja) |
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GB2395302B (en) * | 2002-11-13 | 2005-12-28 | Advanced Risc Mach Ltd | Hardware driven state save/restore in a data processing system |
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2000
- 2000-12-26 JP JP2000396005A patent/JP2002196846A/ja active Pending
-
2001
- 2001-07-10 US US09/901,083 patent/US7167991B2/en not_active Expired - Fee Related
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