JP2002196846A - Ｌｓｉのリーク電流低減方法 - Google Patents
Ｌｓｉのリーク電流低減方法Info
- Publication number
- JP2002196846A JP2002196846A JP2000396005A JP2000396005A JP2002196846A JP 2002196846 A JP2002196846 A JP 2002196846A JP 2000396005 A JP2000396005 A JP 2000396005A JP 2000396005 A JP2000396005 A JP 2000396005A JP 2002196846 A JP2002196846 A JP 2002196846A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- scan
- information
- main power
- sram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵのアドレスにメモリマップされていな
い情報の待避が容易で、ＣＰＵで特別なスイッチング処
理することなく、簡単なスイッチング処理で情報待避お
よび復帰の処理が実現可能なＬＳＩのリーク電流低減方
法を得る。 【解決手段】 ＬＳＩチップ１を主電源供給領域１８と
バックアップ電源供給領域１９とに二分し、スキャンパ
ス２１を設けて、それにより主電源供給領域上のＣＰＵ
１１やＣＰＵ周辺回路１２などの各記憶素子２０を接続
し、動作待機状態になるとスキャンパスによるスキャン
動作を開始して、主電源供給領域上の各回路の記憶素子
内の情報を読み込み、それをバックアップ電源供給領域
上のＳＲＡＭ２２に保存する。
い情報の待避が容易で、ＣＰＵで特別なスイッチング処
理することなく、簡単なスイッチング処理で情報待避お
よび復帰の処理が実現可能なＬＳＩのリーク電流低減方
法を得る。 【解決手段】 ＬＳＩチップ１を主電源供給領域１８と
バックアップ電源供給領域１９とに二分し、スキャンパ
ス２１を設けて、それにより主電源供給領域上のＣＰＵ
１１やＣＰＵ周辺回路１２などの各記憶素子２０を接続
し、動作待機状態になるとスキャンパスによるスキャン
動作を開始して、主電源供給領域上の各回路の記憶素子
内の情報を読み込み、それをバックアップ電源供給領域
上のＳＲＡＭ２２に保存する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＳＩチップに
おける消費電力を削減するためのＬＳＩのリーク電流低
減方法に関するものであり、特に、動作待機状態におけ
るリーク電流によって消費電力が増大するのを抑制する
ＬＳＩのリーク電流の低減方法に関するものである。
おける消費電力を削減するためのＬＳＩのリーク電流低
減方法に関するものであり、特に、動作待機状態におけ
るリーク電流によって消費電力が増大するのを抑制する
ＬＳＩのリーク電流の低減方法に関するものである。
【０００２】
【従来の技術】携帯電話機をはじめとする携帯電子機器
用のＬＳＩでは、消費電力の削減が重要な問題となる。
このようなＬＳＩで電力が消費される要因には、トラン
ジスタのスイッチング動作による電力消費、およびトラ
ンジスタのリーク電流による電力消費の２つに大別され
る。携帯電話機では待ち受け処理時にはＬＳＩのロジッ
ク部は信号も含めて停止しており、トランジスタのスイ
ッチング動作はほとんど発生しない。従って、携帯電話
機における待ち受け時の消費電力の削減には、トランジ
スタのリーク電流の削減が有効となる。
用のＬＳＩでは、消費電力の削減が重要な問題となる。
このようなＬＳＩで電力が消費される要因には、トラン
ジスタのスイッチング動作による電力消費、およびトラ
ンジスタのリーク電流による電力消費の２つに大別され
る。携帯電話機では待ち受け処理時にはＬＳＩのロジッ
ク部は信号も含めて停止しており、トランジスタのスイ
ッチング動作はほとんど発生しない。従って、携帯電話
機における待ち受け時の消費電力の削減には、トランジ
スタのリーク電流の削減が有効となる。
【０００３】図７は従来のＬＳＩを用いたシステムにお
ける、上記リーク電流の低減を説明するためのブロック
図である。なお、ここでは、ＣＰＵ内蔵のＬＳＩチップ
と外部ＲＯＭとを用いたシステムの構成例を示してい
る。図において、１はＬＳＩチップ、２は外部ＲＯＭ、
３は主電源、４は主電源電流遮断スイッチ、５はバック
アップ電源、６は復帰トリガ回路である。また、ＬＳＩ
チップ１内において、１１はＣＰＵ、１２はＣＰＵ周辺
回路、１３はデータバス、１４はアドレスバス・制御信
号線であり、１５は内蔵ＳＲＡＭ、１６は内部電流遮断
スイッチ、１７は電源遮断コントローラである。１８は
主電源供給領域であり、１９はバックアップ電源供給領
域である。
ける、上記リーク電流の低減を説明するためのブロック
図である。なお、ここでは、ＣＰＵ内蔵のＬＳＩチップ
と外部ＲＯＭとを用いたシステムの構成例を示してい
る。図において、１はＬＳＩチップ、２は外部ＲＯＭ、
３は主電源、４は主電源電流遮断スイッチ、５はバック
アップ電源、６は復帰トリガ回路である。また、ＬＳＩ
チップ１内において、１１はＣＰＵ、１２はＣＰＵ周辺
回路、１３はデータバス、１４はアドレスバス・制御信
号線であり、１５は内蔵ＳＲＡＭ、１６は内部電流遮断
スイッチ、１７は電源遮断コントローラである。１８は
主電源供給領域であり、１９はバックアップ電源供給領
域である。
【０００４】次に動作について説明する。図示のシステ
ムでは、主電源３とバックアップ電源５の２系統の電源
が準備されており、電流リークの対策が必要なＬＳＩチ
ップ１には、それら主電源３とバックアップ電源５のそ
れぞれより電力の供給が行われている。また、ＬＳＩチ
ップ１に外付けされた外部ＲＯＭ２には、主電源３より
電力の供給が行われ、動作待機状態からの復帰トリガを
生成する復帰トリガ回路６にはバックアップ電源５より
電力の供給が行われている。なお、主電源３からの電力
供給は主電源電流遮断スイッチ４を介して行われ、シス
テムが待機状態になると、主電源電流遮断スイッチ４を
オフにしてＬＳＩチップ１および外部ＲＯＭ２への動作
電力の供給を停止する。
ムでは、主電源３とバックアップ電源５の２系統の電源
が準備されており、電流リークの対策が必要なＬＳＩチ
ップ１には、それら主電源３とバックアップ電源５のそ
れぞれより電力の供給が行われている。また、ＬＳＩチ
ップ１に外付けされた外部ＲＯＭ２には、主電源３より
電力の供給が行われ、動作待機状態からの復帰トリガを
生成する復帰トリガ回路６にはバックアップ電源５より
電力の供給が行われている。なお、主電源３からの電力
供給は主電源電流遮断スイッチ４を介して行われ、シス
テムが待機状態になると、主電源電流遮断スイッチ４を
オフにしてＬＳＩチップ１および外部ＲＯＭ２への動作
電力の供給を停止する。
【０００５】また、ＬＳＩチップ１はその内部が、主電
源３から電力の供給を受ける主電源供給領域１８と、バ
ックアップ電源５から電力の供給を受けるバックアップ
電源供給領域１９とに二分されている。バックアップ電
源供給領域１９には動作待機時のスイッチ制御を行う電
源遮断コントローラ１７と、記憶内容の保持が必要な内
蔵ＳＲＡＭ１５が配置されており、主電源供給領域１８
にはそれ以外の、ＣＰＵ１１やＣＰＵ周辺回路１２が配
置されている。主電源供給領域１８の各回路は主電源３
より電力の供給を受けて、バックアップ電源供給領域１
９の各回路はバックアップ電源５より電力の供給を受け
てそれぞれ動作する。
源３から電力の供給を受ける主電源供給領域１８と、バ
ックアップ電源５から電力の供給を受けるバックアップ
電源供給領域１９とに二分されている。バックアップ電
源供給領域１９には動作待機時のスイッチ制御を行う電
源遮断コントローラ１７と、記憶内容の保持が必要な内
蔵ＳＲＡＭ１５が配置されており、主電源供給領域１８
にはそれ以外の、ＣＰＵ１１やＣＰＵ周辺回路１２が配
置されている。主電源供給領域１８の各回路は主電源３
より電力の供給を受けて、バックアップ電源供給領域１
９の各回路はバックアップ電源５より電力の供給を受け
てそれぞれ動作する。
【０００６】ここで、ＬＳＩチップ１が動作待機状態に
なると、電源遮断コントローラ１７を通じて主電源電流
遮断スイッチ４がオフとなり、主電源供給領域１８への
動作電力の供給が遮断されるため、主電源供給領域１８
内の電圧レベルは不安定となる。一方、バックアップ電
源供給領域１９内の電圧は正常レベルである。これによ
り、主電源供給領域１８とバックアップ電源供給領域１
９の間で予期しない電流が流れるのを防止するため、主
電源供給領域１８とバックアップ電源供給領域１９の配
線を、電力供給遮断時に電気的に切り離せるように、内
部電流遮断スイッチ１６を介して接続している。
なると、電源遮断コントローラ１７を通じて主電源電流
遮断スイッチ４がオフとなり、主電源供給領域１８への
動作電力の供給が遮断されるため、主電源供給領域１８
内の電圧レベルは不安定となる。一方、バックアップ電
源供給領域１９内の電圧は正常レベルである。これによ
り、主電源供給領域１８とバックアップ電源供給領域１
９の間で予期しない電流が流れるのを防止するため、主
電源供給領域１８とバックアップ電源供給領域１９の配
線を、電力供給遮断時に電気的に切り離せるように、内
部電流遮断スイッチ１６を介して接続している。
【０００７】ＬＳＩチップ１が待機状態になって、主電
源供給領域１８内のＣＰＵ１１やＣＰＵ周辺回路１２へ
の電力供給が遮断されると、それらの記憶素子に保持さ
れている情報が失われてしまう。そのため、それら各記
憶素子の情報を主電源３からの電力供給を遮断する前
に、バックアップ電源供給領域１９内の内蔵ＳＲＡＭ１
５に待避させておく。なお、これら各記憶情報の内蔵Ｓ
ＲＡＭ１５への待避は、ＣＰＵ１１のスイッチング動作
によって処理される。このように、主電源３からの電力
供給が断たれると、電力が供給されている部分はバック
アップ電源供給領域１９のみとなる。従って、ＬＳＩチ
ップ１全体に電力が供給されている場合に比べて、電力
が供給されているトランジスタの数が減り、結果とし
て、ＬＳＩチップ１全体としての電流リーク量を削減す
ることができる。
源供給領域１８内のＣＰＵ１１やＣＰＵ周辺回路１２へ
の電力供給が遮断されると、それらの記憶素子に保持さ
れている情報が失われてしまう。そのため、それら各記
憶素子の情報を主電源３からの電力供給を遮断する前
に、バックアップ電源供給領域１９内の内蔵ＳＲＡＭ１
５に待避させておく。なお、これら各記憶情報の内蔵Ｓ
ＲＡＭ１５への待避は、ＣＰＵ１１のスイッチング動作
によって処理される。このように、主電源３からの電力
供給が断たれると、電力が供給されている部分はバック
アップ電源供給領域１９のみとなる。従って、ＬＳＩチ
ップ１全体に電力が供給されている場合に比べて、電力
が供給されているトランジスタの数が減り、結果とし
て、ＬＳＩチップ１全体としての電流リーク量を削減す
ることができる。
【０００８】なお、このようなＬＳＩのリーク電流低減
方法に多少とも関連性のある技術が開示されている文献
としては、例えば、小形の電池によって長時間確実にメ
モリの内容を保護することができるＬＳＩチップに関す
る、特開平６−５２６８６号公報などがある。
方法に多少とも関連性のある技術が開示されている文献
としては、例えば、小形の電池によって長時間確実にメ
モリの内容を保護することができるＬＳＩチップに関す
る、特開平６−５２６８６号公報などがある。
【０００９】
【発明が解決しようとする課題】従来のＬＳＩのリーク
電流低減方法は以上のように構成されているので、主電
源３からの電力供給遮断時に、ＣＰＵ１１やＣＰＵ周辺
回路１２の記憶素子の保持情報が失われるのを防止する
ため、主電源３の電力供給遮断前に、バックアップ電源
供給領域１９内に配置されたＳＲＡＭ１５に必要な情報
を待避させる必要があるが、ＣＰＵ１１のアドレスにメ
モリマップされていない情報は待避が困難であり、ま
た、主電源３の電力供給遮断前の情報待避処理、および
電力供給再開時の情報復帰処理のために、ＣＰＵ１１に
よる複雑なスイッチング処理が必要になるなどの課題が
あった。
電流低減方法は以上のように構成されているので、主電
源３からの電力供給遮断時に、ＣＰＵ１１やＣＰＵ周辺
回路１２の記憶素子の保持情報が失われるのを防止する
ため、主電源３の電力供給遮断前に、バックアップ電源
供給領域１９内に配置されたＳＲＡＭ１５に必要な情報
を待避させる必要があるが、ＣＰＵ１１のアドレスにメ
モリマップされていない情報は待避が困難であり、ま
た、主電源３の電力供給遮断前の情報待避処理、および
電力供給再開時の情報復帰処理のために、ＣＰＵ１１に
よる複雑なスイッチング処理が必要になるなどの課題が
あった。
【００１０】この発明は上記のような課題を解決するた
めになされたもので、ＣＰＵのアドレスにメモリマップ
されていない情報についても容易に待避させることがで
き、また、ＣＰＵによる特別なスイッチング処理を必要
とせず、比較的簡単なスイッチング処理によって、情報
待避および情報復帰の処理が可能なＬＳＩのリーク電流
低減方法を得ることを目的とする。
めになされたもので、ＣＰＵのアドレスにメモリマップ
されていない情報についても容易に待避させることがで
き、また、ＣＰＵによる特別なスイッチング処理を必要
とせず、比較的簡単なスイッチング処理によって、情報
待避および情報復帰の処理が可能なＬＳＩのリーク電流
低減方法を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明に係るＬＳＩの
リーク電流低減方法は、主電源供給領域とバックアップ
電源供給領域とを持ったＬＳＩチップにスキャンパスを
設けて、それで主電源供給領域上の各回路の記憶素子を
接続し、動作待機状態になるとスキャンパスによるスキ
ャン動作を開始して、主電源供給領域上の各回路の記憶
素子内の情報を読み込み、それをバックアップ電源供給
領域上のＳＲＡＭに保存するようにしたものである。
リーク電流低減方法は、主電源供給領域とバックアップ
電源供給領域とを持ったＬＳＩチップにスキャンパスを
設けて、それで主電源供給領域上の各回路の記憶素子を
接続し、動作待機状態になるとスキャンパスによるスキ
ャン動作を開始して、主電源供給領域上の各回路の記憶
素子内の情報を読み込み、それをバックアップ電源供給
領域上のＳＲＡＭに保存するようにしたものである。
【００１２】この発明に係るＬＳＩのリーク電流低減方
法は、内蔵ＳＲＡＭとは別のスキャン情報格納ＳＲＡＭ
をバックアップ電源供給領域内に設け、そのスキャン情
報格納ＳＲＡＭに、動作待機時にスキャンパスを利用し
て読み込んだ情報を保存するようにしたものである。
法は、内蔵ＳＲＡＭとは別のスキャン情報格納ＳＲＡＭ
をバックアップ電源供給領域内に設け、そのスキャン情
報格納ＳＲＡＭに、動作待機時にスキャンパスを利用し
て読み込んだ情報を保存するようにしたものである。
【００１３】この発明に係るＬＳＩのリーク電流低減方
法は、スキャンパスを、ＬＳＩチップのテスト用のスキ
ャンパスと共用するようにしたものである。
法は、スキャンパスを、ＬＳＩチップのテスト用のスキ
ャンパスと共用するようにしたものである。
【００１４】この発明に係るＬＳＩのリーク電流低減方
法は、通常動作に使用されている内蔵ＳＲＡＭの一部を
スキャン情報格納部として使用し、待機状態への移行時
にはスキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵ＳＲＡＭのスキャン情報格納部のアドレスを指
定してそこに保存し、待機状態からの復帰時にはスキャ
ン情報格納部のアドレスを内蔵ＳＲＡＭに送り、そこか
ら読み出した情報をパラレル・シリアル変換して主電源
供給領域上の各回路の各記憶素子に設定するようにした
ものである。
法は、通常動作に使用されている内蔵ＳＲＡＭの一部を
スキャン情報格納部として使用し、待機状態への移行時
にはスキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵ＳＲＡＭのスキャン情報格納部のアドレスを指
定してそこに保存し、待機状態からの復帰時にはスキャ
ン情報格納部のアドレスを内蔵ＳＲＡＭに送り、そこか
ら読み出した情報をパラレル・シリアル変換して主電源
供給領域上の各回路の各記憶素子に設定するようにした
ものである。
【００１５】この発明に係るＬＳＩのリーク電流低減方
法は、バックアップ電源供給領域上のトランジスタの基
板バイアス電圧を、動作待機状態には上昇させるように
したものである。
法は、バックアップ電源供給領域上のトランジスタの基
板バイアス電圧を、動作待機状態には上昇させるように
したものである。
【００１６】この発明に係るＬＳＩのリーク電流低減方
法は、バックアップ電源供給領域の電力を、動作時には
主電源から供給し、動作待機時には主電源より低電圧の
バックアップ電源より供給するようにしたものである。
法は、バックアップ電源供給領域の電力を、動作時には
主電源から供給し、動作待機時には主電源より低電圧の
バックアップ電源より供給するようにしたものである。
【００１７】この発明に係るＬＳＩのリーク電流低減方
法は、主電源供給領域とバックアップ電源供給領域とを
持ったＬＳＩチップにスキャンパスを設けて、主電源供
給領域上の各回路の記憶素子を接続するとともに、ＬＳ
Ｉチップの外部にバックアップ電源より電力が供給され
る外部ＳＲＡＭを接続し、待機状態への移行時にはスキ
ャンパスより読み込んだ主電源供給領域上の各回路の記
憶素子内の情報をシリアル・パラレル変換して、外部Ｓ
ＲＡＭにそのアドレスを指定して保存し、待機状態から
の復帰時には外部ＳＲＡＭにアドレスを送り、そこから
読み出した情報をパラレル・シリアル変換して主電源供
給領域上の各回路の各記憶素子に設定するようにしたも
のである。
法は、主電源供給領域とバックアップ電源供給領域とを
持ったＬＳＩチップにスキャンパスを設けて、主電源供
給領域上の各回路の記憶素子を接続するとともに、ＬＳ
Ｉチップの外部にバックアップ電源より電力が供給され
る外部ＳＲＡＭを接続し、待機状態への移行時にはスキ
ャンパスより読み込んだ主電源供給領域上の各回路の記
憶素子内の情報をシリアル・パラレル変換して、外部Ｓ
ＲＡＭにそのアドレスを指定して保存し、待機状態から
の復帰時には外部ＳＲＡＭにアドレスを送り、そこから
読み出した情報をパラレル・シリアル変換して主電源供
給領域上の各回路の各記憶素子に設定するようにしたも
のである。
【００１８】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
ＳＩのリーク電流低減方法が適用されたＬＳＩチップを
示すブロック図である。なお、ここでも、従来の場合と
同様に、ＣＰＵ内蔵のＬＳＩチップと外部ＲＯＭとを用
いたシステムの構成例を示している。図において、１は
ＣＰＵ内蔵のＬＳＩチップであり、２はこのＬＳＩチッ
プ１に外付けされた外部ＲＯＭである。３はＬＳＩチッ
プ１にその動作用の電力を供給するための主電源であ
り、４は動作待機時（待ち受け時）に主電源３からＬＳ
Ｉチップ１への動作電力の供給を遮断する主電源電流遮
断スイッチである。５は待機中のＬＳＩチップ１に必要
な電力を供給するためのバックアップ電源であり、６は
ＬＳＩチップ１を動作待機状態から復帰させるための復
帰トリガを発生させる復帰トリガ回路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＬ
ＳＩのリーク電流低減方法が適用されたＬＳＩチップを
示すブロック図である。なお、ここでも、従来の場合と
同様に、ＣＰＵ内蔵のＬＳＩチップと外部ＲＯＭとを用
いたシステムの構成例を示している。図において、１は
ＣＰＵ内蔵のＬＳＩチップであり、２はこのＬＳＩチッ
プ１に外付けされた外部ＲＯＭである。３はＬＳＩチッ
プ１にその動作用の電力を供給するための主電源であ
り、４は動作待機時（待ち受け時）に主電源３からＬＳ
Ｉチップ１への動作電力の供給を遮断する主電源電流遮
断スイッチである。５は待機中のＬＳＩチップ１に必要
な電力を供給するためのバックアップ電源であり、６は
ＬＳＩチップ１を動作待機状態から復帰させるための復
帰トリガを発生させる復帰トリガ回路である。
【００１９】ＬＳＩチップ１内において、１１はこのＬ
ＳＩチップ１に内蔵されたＣＰＵであり、１２はＣＰＵ
１１の制御動作時に使用されるＣＰＵ周辺回路である。
１３はＣＰＵ１１と、ＣＰＵ周辺回路１２や外部ＲＯＭ
２などとの間でやりとりされるデータが伝送されるデー
タバスであり、１４はＣＰＵ１１が指定するアドレスや
制御信号が伝送されるアドレスバス・制御信号線であ
る。１５はＬＳＩチップ１の通常動作時及び動作待機時
において必要なデータを保持するＳＲＡＭとしての内蔵
ＳＲＡＭであり、１６はデータバス１３またはアドレス
バス・制御信号線１４と、この内蔵ＳＲＡＭ１５および
後述する電源遮断コントローラとの接続をオン・オフす
る内部電流遮断スイッチである。１７は復帰トリガ回路
６からの信号に基づいて、待機時に主電源電流遮断スイ
ッチ４をオフさせて、主電源３からＬＳＩチップ１への
電力の供給を遮断するとともに、上記内部電流遮断スイ
ッチ１６のオン・オフを制御する電源遮断コントローラ
である。
ＳＩチップ１に内蔵されたＣＰＵであり、１２はＣＰＵ
１１の制御動作時に使用されるＣＰＵ周辺回路である。
１３はＣＰＵ１１と、ＣＰＵ周辺回路１２や外部ＲＯＭ
２などとの間でやりとりされるデータが伝送されるデー
タバスであり、１４はＣＰＵ１１が指定するアドレスや
制御信号が伝送されるアドレスバス・制御信号線であ
る。１５はＬＳＩチップ１の通常動作時及び動作待機時
において必要なデータを保持するＳＲＡＭとしての内蔵
ＳＲＡＭであり、１６はデータバス１３またはアドレス
バス・制御信号線１４と、この内蔵ＳＲＡＭ１５および
後述する電源遮断コントローラとの接続をオン・オフす
る内部電流遮断スイッチである。１７は復帰トリガ回路
６からの信号に基づいて、待機時に主電源電流遮断スイ
ッチ４をオフさせて、主電源３からＬＳＩチップ１への
電力の供給を遮断するとともに、上記内部電流遮断スイ
ッチ１６のオン・オフを制御する電源遮断コントローラ
である。
【００２０】１８は主電源３から電力の供給を受けて動
作するＣＰＵ１１、ＣＰＵ周辺回路１２などが配置され
た主電源供給領域であり、１９はＬＳＩチップ１の待機
時にバックアップ電源５から電力の供給を受けて動作す
る内蔵ＳＲＡＭ１５、内部電流遮断スイッチ１６、電源
遮断コントローラ１７等が配置されたバックアップ電源
供給領域である。このＬＳＩチップ１はこれら主電源供
給領域１８とバックアップ電源供給領域１９とに二分さ
れている。なお、これら各部は、図７に同一符号を付し
て示した従来のそれらに相当する部分である。
作するＣＰＵ１１、ＣＰＵ周辺回路１２などが配置され
た主電源供給領域であり、１９はＬＳＩチップ１の待機
時にバックアップ電源５から電力の供給を受けて動作す
る内蔵ＳＲＡＭ１５、内部電流遮断スイッチ１６、電源
遮断コントローラ１７等が配置されたバックアップ電源
供給領域である。このＬＳＩチップ１はこれら主電源供
給領域１８とバックアップ電源供給領域１９とに二分さ
れている。なお、これら各部は、図７に同一符号を付し
て示した従来のそれらに相当する部分である。
【００２１】また、２０はＣＰＵ１１あるいはＣＰＵ周
辺回路１２などの主電源供給領域１８に搭載された各回
路内にあって、それらの現時点における情報を保持する
記憶素子であり、ここではＦＦ（フリップフロップ）が
用いられている。２１はこの記憶素子２０であるＦＦを
シフトレジスタ状にカスケード接続し、ＬＳＩチップ１
が動作待機状態に移行した場合、および待機状態から動
作状態に復帰した場合にスキャン動作を開始するスキャ
ンパスである。２２はこのスキャンパス２１のスキャン
動作によって読み込まれた各記憶素子２０の情報を保持
するＳＲＡＭとしてのスキャン情報格納ＳＲＡＭであ
る。２３は電源遮断コントローラ１７と信号の授受を行
い、それに基づいてスキャンクロック、スキャンモード
信号を発生するとともに、スキャン情報格納ＳＲＡＭ２
２にＳＲＡＭ制御信号を送って、スキャンパス２１のス
キャン動作を制御するスキャン制御回路である。２４は
電源遮断コントローラ１７からの指示に従って、クロッ
ク停止信号を発生させるクロック停止回路である。
辺回路１２などの主電源供給領域１８に搭載された各回
路内にあって、それらの現時点における情報を保持する
記憶素子であり、ここではＦＦ（フリップフロップ）が
用いられている。２１はこの記憶素子２０であるＦＦを
シフトレジスタ状にカスケード接続し、ＬＳＩチップ１
が動作待機状態に移行した場合、および待機状態から動
作状態に復帰した場合にスキャン動作を開始するスキャ
ンパスである。２２はこのスキャンパス２１のスキャン
動作によって読み込まれた各記憶素子２０の情報を保持
するＳＲＡＭとしてのスキャン情報格納ＳＲＡＭであ
る。２３は電源遮断コントローラ１７と信号の授受を行
い、それに基づいてスキャンクロック、スキャンモード
信号を発生するとともに、スキャン情報格納ＳＲＡＭ２
２にＳＲＡＭ制御信号を送って、スキャンパス２１のス
キャン動作を制御するスキャン制御回路である。２４は
電源遮断コントローラ１７からの指示に従って、クロッ
ク停止信号を発生させるクロック停止回路である。
【００２２】なお、上記スキャン制御回路２３およびク
ロック停止回路２４は主電源供給領域１８上に、スキャ
ン情報格納ＳＲＡＭ２２はバックアップ電源供給領域１
９上に、それぞれ新設される。
ロック停止回路２４は主電源供給領域１８上に、スキャ
ン情報格納ＳＲＡＭ２２はバックアップ電源供給領域１
９上に、それぞれ新設される。
【００２３】次に動作について説明する。図１に示すシ
ステムでは、その電源として、ＬＳＩチップ１に通常動
作時における動作電力を供給する主電源３と、動作待機
時における電力を供給するバックアップ電源５の２系統
が準備されている。外部ＲＯＭ２はこのＬＳＩチップ１
に外付けされ、主電源３より電力の供給を受けている。
また、動作待機状態からの復帰トリガを生成する復帰ト
リガ回路６にはバックアップ電源５より電力が供給され
ている。電流リークに対する対策が必要であるため、Ｌ
ＳＩチップ１には主電源３およびバックアップ電源５の
それぞれより電力の供給が行われている。ここで、主電
源３からの電力供給は主電源電流遮断スイッチ４を介し
て行われており、システムが動作待機状態になると、電
源遮断コントローラ１７からの指示により、この主電源
電流遮断スイッチ４をオフにしてＬＳＩチップ１および
外部ＲＯＭ２への動作電力の供給を停止する。
ステムでは、その電源として、ＬＳＩチップ１に通常動
作時における動作電力を供給する主電源３と、動作待機
時における電力を供給するバックアップ電源５の２系統
が準備されている。外部ＲＯＭ２はこのＬＳＩチップ１
に外付けされ、主電源３より電力の供給を受けている。
また、動作待機状態からの復帰トリガを生成する復帰ト
リガ回路６にはバックアップ電源５より電力が供給され
ている。電流リークに対する対策が必要であるため、Ｌ
ＳＩチップ１には主電源３およびバックアップ電源５の
それぞれより電力の供給が行われている。ここで、主電
源３からの電力供給は主電源電流遮断スイッチ４を介し
て行われており、システムが動作待機状態になると、電
源遮断コントローラ１７からの指示により、この主電源
電流遮断スイッチ４をオフにしてＬＳＩチップ１および
外部ＲＯＭ２への動作電力の供給を停止する。
【００２４】また、ＬＳＩチップ１はその内部が、主電
源３から電力の供給を受けて動作する主電力供給領域１
８と、バックアップ電源５から電力の供給を受けて動作
するバックアップ電源供給領域１９とに分けられてい
る。なお、そのバックアップ電源供給領域１９には主電
源電流遮断スイッチ４および内部電流遮断スイッチ１６
を制御する電源遮断コントローラ１７と、主電源３の電
力供給遮断時でも記憶内容の保持が必要な内蔵ＳＲＡＭ
１５、およびスキャン情報格納ＳＲＡＭ２２が配置され
ている。一方、主電源供給領域１８にはそれ以外の、Ｃ
ＰＵ１１やＣＰＵ周辺回路１２、スキャン制御回路２
３、クロック停止回路２４が配置されている。この主電
源供給領域１８内の各回路は主電源３からの電力供給に
よって駆動され、バックアップ電源供給領域１９内の各
回路はバックアップ電源５からの電力供給によって駆動
されている。
源３から電力の供給を受けて動作する主電力供給領域１
８と、バックアップ電源５から電力の供給を受けて動作
するバックアップ電源供給領域１９とに分けられてい
る。なお、そのバックアップ電源供給領域１９には主電
源電流遮断スイッチ４および内部電流遮断スイッチ１６
を制御する電源遮断コントローラ１７と、主電源３の電
力供給遮断時でも記憶内容の保持が必要な内蔵ＳＲＡＭ
１５、およびスキャン情報格納ＳＲＡＭ２２が配置され
ている。一方、主電源供給領域１８にはそれ以外の、Ｃ
ＰＵ１１やＣＰＵ周辺回路１２、スキャン制御回路２
３、クロック停止回路２４が配置されている。この主電
源供給領域１８内の各回路は主電源３からの電力供給に
よって駆動され、バックアップ電源供給領域１９内の各
回路はバックアップ電源５からの電力供給によって駆動
されている。
【００２５】ここで、待ち受け等によりＬＳＩチップ１
が動作待機状態に移行すると、ＣＰＵ１１は電源遮断コ
ントローラ１７を通じて主電源電流遮断スイッチ４の制
御を行う。これによって主電源電流遮断スイッチ４をオ
フにし、主電源３からの電力の供給を遮断する。主電源
３から主電源供給領域１８への動作電力の供給が断たれ
ると、主電源供給領域１８内の電圧レベルは不安定とな
る。一方、バックアップ電源供給領域１９内の電圧はバ
ックアップ電源５からの電力供給が停止しないので正常
レベルである。
が動作待機状態に移行すると、ＣＰＵ１１は電源遮断コ
ントローラ１７を通じて主電源電流遮断スイッチ４の制
御を行う。これによって主電源電流遮断スイッチ４をオ
フにし、主電源３からの電力の供給を遮断する。主電源
３から主電源供給領域１８への動作電力の供給が断たれ
ると、主電源供給領域１８内の電圧レベルは不安定とな
る。一方、バックアップ電源供給領域１９内の電圧はバ
ックアップ電源５からの電力供給が停止しないので正常
レベルである。
【００２６】このように、電圧レベルが主電源供給領域
１８では不安定となり、バックアップ電源供給領域１９
では正常となると、これら主電源供給領域１８とバック
アップ電源供給領域１９との間で予期しない電流が流れ
ることがある。そのため、主電源供給領域１８内のデー
タバス１３、アドレスバス・制御信号線１４などの配線
と、バックアップ電源供給領域１９内の配線を、内部電
流遮断スイッチ１６を介して接続している。主電源３か
らの電力供給遮断時において、ＣＰＵ１１は電源遮断コ
ントローラ１７を通じて主電源電流遮断スイッチ４をオ
フにする。これにより、主電源供給領域１８とバックア
ップ電源供給領域１９とが電気的に切り離される。従っ
て、主電源３からの電力供給遮断時に上記予期しない電
流が流れることがなくなる。なお、この内部電流遮断ス
イッチ１６には、バストランジスタ等を用いることがで
きる。
１８では不安定となり、バックアップ電源供給領域１９
では正常となると、これら主電源供給領域１８とバック
アップ電源供給領域１９との間で予期しない電流が流れ
ることがある。そのため、主電源供給領域１８内のデー
タバス１３、アドレスバス・制御信号線１４などの配線
と、バックアップ電源供給領域１９内の配線を、内部電
流遮断スイッチ１６を介して接続している。主電源３か
らの電力供給遮断時において、ＣＰＵ１１は電源遮断コ
ントローラ１７を通じて主電源電流遮断スイッチ４をオ
フにする。これにより、主電源供給領域１８とバックア
ップ電源供給領域１９とが電気的に切り離される。従っ
て、主電源３からの電力供給遮断時に上記予期しない電
流が流れることがなくなる。なお、この内部電流遮断ス
イッチ１６には、バストランジスタ等を用いることがで
きる。
【００２７】ＬＳＩチップ１が待ち受け等の待機すべき
状態になると、ＣＰＵ１１は電源遮断コントローラ１７
に対して待機状態への移行を通知する。通知を受けた電
源遮断コントローラ１７は、クロック停止回路２４に対
してクロック供給の停止を指示し、さらにスキャン制御
回路２３に対してスキャン動作の開始を指示する。スキ
ャン動作開始の指示を受け付けたスキャン制御回路２３
は、ＳＲＡＭ制御信号をスキャン情報格納ＳＲＡＭ２２
に送るとともに、スキャンモード信号をアサートし、ス
キャンクロックを発生する。スキャンモード信号がアサ
ートされると、スキャンパス２１はアクティブとなって
スキャン動作を開始し、スキャンクロック１パルス毎に
シフト動作を行う。なお、スキャン制御回路２３からの
スキャンモード信号のネゲート時には、各記憶素子２０
において通常のＦＦ動作が行われている。
状態になると、ＣＰＵ１１は電源遮断コントローラ１７
に対して待機状態への移行を通知する。通知を受けた電
源遮断コントローラ１７は、クロック停止回路２４に対
してクロック供給の停止を指示し、さらにスキャン制御
回路２３に対してスキャン動作の開始を指示する。スキ
ャン動作開始の指示を受け付けたスキャン制御回路２３
は、ＳＲＡＭ制御信号をスキャン情報格納ＳＲＡＭ２２
に送るとともに、スキャンモード信号をアサートし、ス
キャンクロックを発生する。スキャンモード信号がアサ
ートされると、スキャンパス２１はアクティブとなって
スキャン動作を開始し、スキャンクロック１パルス毎に
シフト動作を行う。なお、スキャン制御回路２３からの
スキャンモード信号のネゲート時には、各記憶素子２０
において通常のＦＦ動作が行われている。
【００２８】このスキャンパス２１によるスキャン動作
によって、主電源供給領域１８内のＣＰＵ１１やＣＰＵ
周辺回路１２の各記憶素子２０に保持されている情報の
読み込みが行われる。読み込まれた各記憶素子２０の情
報はスキャンパス２１経由でスキャン情報格納ＳＲＡＭ
２２に格納される。ここで、このスキャン情報格納ＳＲ
ＡＭ２２への書き込みのためのアドレスや制御信号は、
スキャン制御回路２３よりＳＲＡＭ制御信号としてスキ
ャン情報格納ＳＲＡＭ２２に与えられる。このスキャン
パス２１を用いた全ての記憶素子２０のスキャン動作が
終了すると、スキャン制御回路２３はその旨を電源遮断
コントローラ１７に通知する。通知を受けた電源遮断コ
ントローラ１７は主電源３の電力供給を停止する信号を
アサートして主電源電流遮断スイッチ４をオフにし、主
電源３からＬＳＩチップ１および外部ＲＯＭ２への電力
供給を遮断する。
によって、主電源供給領域１８内のＣＰＵ１１やＣＰＵ
周辺回路１２の各記憶素子２０に保持されている情報の
読み込みが行われる。読み込まれた各記憶素子２０の情
報はスキャンパス２１経由でスキャン情報格納ＳＲＡＭ
２２に格納される。ここで、このスキャン情報格納ＳＲ
ＡＭ２２への書き込みのためのアドレスや制御信号は、
スキャン制御回路２３よりＳＲＡＭ制御信号としてスキ
ャン情報格納ＳＲＡＭ２２に与えられる。このスキャン
パス２１を用いた全ての記憶素子２０のスキャン動作が
終了すると、スキャン制御回路２３はその旨を電源遮断
コントローラ１７に通知する。通知を受けた電源遮断コ
ントローラ１７は主電源３の電力供給を停止する信号を
アサートして主電源電流遮断スイッチ４をオフにし、主
電源３からＬＳＩチップ１および外部ＲＯＭ２への電力
供給を遮断する。
【００２９】このように、主電源供給領域１８内のＣＰ
Ｕ１１やＣＰＵ周辺回路１２の各記憶素子２０に保持さ
れていた情報を、バックアップ電源供給領域１９上のス
キャン情報格納ＳＲＡＭ２２に待避させた後、主電源３
からの電力供給を遮断しているので、それらの記憶素子
２０に保持されていた情報が失われてしまうようなこと
はない。このようにして、主電源３からの電力の供給が
遮断されれば、ＬＳＩチップ１内で電力が供給されてい
る部分はバックアップ電源供給領域１９のみとなる。従
って、ＬＳＩチップ１全体に電力が供給されている場合
に比べて、電力が供給されているトランジスタの数が少
なくなり、結果として、ＬＳＩチップ１全体としての電
流リーク量を削減することができる。
Ｕ１１やＣＰＵ周辺回路１２の各記憶素子２０に保持さ
れていた情報を、バックアップ電源供給領域１９上のス
キャン情報格納ＳＲＡＭ２２に待避させた後、主電源３
からの電力供給を遮断しているので、それらの記憶素子
２０に保持されていた情報が失われてしまうようなこと
はない。このようにして、主電源３からの電力の供給が
遮断されれば、ＬＳＩチップ１内で電力が供給されてい
る部分はバックアップ電源供給領域１９のみとなる。従
って、ＬＳＩチップ１全体に電力が供給されている場合
に比べて、電力が供給されているトランジスタの数が少
なくなり、結果として、ＬＳＩチップ１全体としての電
流リーク量を削減することができる。
【００３０】待機状態から復帰する場合には、外部に接
続された復帰トリガ回路６よりＬＳＩチップ１に復帰ト
リガが入力される。ＬＳＩチップ１ではこの復帰トリガ
を電源遮断コントローラ１７で受け取る。復帰トリガを
受けた電源遮断コントローラ１７は主電源３の電力供給
を復帰させる信号をアサートして主電源電流遮断スイッ
チ４をオンにし、主電源３からＬＳＩチップ１および外
部ＲＯＭ２への電力供給を再開させる。再開された電力
の供給が安定すると、主電源３からの電力供給遮断時に
はオフ状態となっていた内部電流遮断スイッチ１６をオ
ン状態にする。内部電流遮断スイッチ１６をオンさせる
ことによって、ＬＳＩチップ１の主電源供給領域１８と
バックアップ電源供給領域１９との配線が電気的に接続
される。電源遮断コントローラ１７はスキャン制御回路
２３に対してスキャン動作の開始を指示する。スキャン
動作開始の指示を受け付けたスキャン制御回路２３は、
ＳＲＡＭ制御信号をスキャン情報格納ＳＲＡＭ２２に送
るとともに、スキャンクロックを発生し、スキャンモー
ド信号をアサートする。これによって、スキャンパス２
１によるスキャン動作が開始され、スキャン情報格納Ｓ
ＲＡＭ２２に待避されていた、主電源供給領域１８内の
ＣＰＵ１１やＣＰＵ周辺回路１２の各記憶素子２０の、
待機状態移行前の情報がスキャンパス２１経由で、ＣＰ
Ｕ１１やＣＰＵ周辺回路１２の各記憶素子２０に設定さ
れる。
続された復帰トリガ回路６よりＬＳＩチップ１に復帰ト
リガが入力される。ＬＳＩチップ１ではこの復帰トリガ
を電源遮断コントローラ１７で受け取る。復帰トリガを
受けた電源遮断コントローラ１７は主電源３の電力供給
を復帰させる信号をアサートして主電源電流遮断スイッ
チ４をオンにし、主電源３からＬＳＩチップ１および外
部ＲＯＭ２への電力供給を再開させる。再開された電力
の供給が安定すると、主電源３からの電力供給遮断時に
はオフ状態となっていた内部電流遮断スイッチ１６をオ
ン状態にする。内部電流遮断スイッチ１６をオンさせる
ことによって、ＬＳＩチップ１の主電源供給領域１８と
バックアップ電源供給領域１９との配線が電気的に接続
される。電源遮断コントローラ１７はスキャン制御回路
２３に対してスキャン動作の開始を指示する。スキャン
動作開始の指示を受け付けたスキャン制御回路２３は、
ＳＲＡＭ制御信号をスキャン情報格納ＳＲＡＭ２２に送
るとともに、スキャンクロックを発生し、スキャンモー
ド信号をアサートする。これによって、スキャンパス２
１によるスキャン動作が開始され、スキャン情報格納Ｓ
ＲＡＭ２２に待避されていた、主電源供給領域１８内の
ＣＰＵ１１やＣＰＵ周辺回路１２の各記憶素子２０の、
待機状態移行前の情報がスキャンパス２１経由で、ＣＰ
Ｕ１１やＣＰＵ周辺回路１２の各記憶素子２０に設定さ
れる。
【００３１】その後、電源遮断コントローラ１７はクロ
ック停止回路２４に対してクロック供給の開始を指示す
る。このクロック供給開始の指示を受けたクロック停止
回路２４はクロックを発生し、記憶素子２０に待機状態
移行前の情報が設定されたＣＰＵ１１、ＣＰＵ周辺回路
１２などは、このクロックの供給を受けて待機前の状態
から動作を再開する。
ック停止回路２４に対してクロック供給の開始を指示す
る。このクロック供給開始の指示を受けたクロック停止
回路２４はクロックを発生し、記憶素子２０に待機状態
移行前の情報が設定されたＣＰＵ１１、ＣＰＵ周辺回路
１２などは、このクロックの供給を受けて待機前の状態
から動作を再開する。
【００３２】以上のように、この実施の形態１によれ
ば、ＬＳＩチップ１のバックアップ電源供給領域１９上
にスキャン情報格納ＳＲＡＭ２２を設け、スキャンパス
２１で主電源供給領域１８上のＣＰＵ１１、ＣＰＵ周辺
回路１２などの各記憶素子２０を接続して、待機状態へ
の移行時にそのスキャンパス２１を介してＣＰＵ１１等
の記憶素子２０内の情報を読み込んで内蔵ＳＲＡＭ１５
に保存し、待機からの復帰時にそのスキャン情報格納Ｓ
ＲＡＭ２２に保存した情報を、スキャンパス２１を介し
てＣＰＵ１１等の元の記憶素子２０に設定しているの
で、ＣＰＵ１１にて特別なスイッチ処理を行うことな
く、比較的簡単なスイッチング処理で情報の待避および
復帰の処理が可能となって、待機状態移行直後から動作
を再開することができ、また、ＣＰＵ１１のアドレスに
メモリマップされていない情報についても容易に待避さ
せることができるＬＳＩのリーク電流低減方法が実現で
きるという効果が得られる。
ば、ＬＳＩチップ１のバックアップ電源供給領域１９上
にスキャン情報格納ＳＲＡＭ２２を設け、スキャンパス
２１で主電源供給領域１８上のＣＰＵ１１、ＣＰＵ周辺
回路１２などの各記憶素子２０を接続して、待機状態へ
の移行時にそのスキャンパス２１を介してＣＰＵ１１等
の記憶素子２０内の情報を読み込んで内蔵ＳＲＡＭ１５
に保存し、待機からの復帰時にそのスキャン情報格納Ｓ
ＲＡＭ２２に保存した情報を、スキャンパス２１を介し
てＣＰＵ１１等の元の記憶素子２０に設定しているの
で、ＣＰＵ１１にて特別なスイッチ処理を行うことな
く、比較的簡単なスイッチング処理で情報の待避および
復帰の処理が可能となって、待機状態移行直後から動作
を再開することができ、また、ＣＰＵ１１のアドレスに
メモリマップされていない情報についても容易に待避さ
せることができるＬＳＩのリーク電流低減方法が実現で
きるという効果が得られる。
【００３３】実施の形態２．なお、上記実施の形態１で
は、情報の待避および復帰時におけるリーク電流低減の
ためのスキャンパス２１を別途設けたものについて説明
したが、ＬＳＩチップ１には、そのＣＰＵ１１やＣＰＵ
周辺回路１２のテストを容易にするために、テスト用の
スキャンパスを既に搭載している場合があり、ＬＳＩチ
ップ１の待機状態への移行時、および待機状態からの復
帰時に、リーク電流を低減するためのスキャンパスとし
て、その既設のテスト用のスキャンパスを共用すること
も可能である。
は、情報の待避および復帰時におけるリーク電流低減の
ためのスキャンパス２１を別途設けたものについて説明
したが、ＬＳＩチップ１には、そのＣＰＵ１１やＣＰＵ
周辺回路１２のテストを容易にするために、テスト用の
スキャンパスを既に搭載している場合があり、ＬＳＩチ
ップ１の待機状態への移行時、および待機状態からの復
帰時に、リーク電流を低減するためのスキャンパスとし
て、その既設のテスト用のスキャンパスを共用すること
も可能である。
【００３４】図２はそのようなこの発明の実施の形態２
によるＬＳＩのリーク電流低減方法が適用されたＬＳＩ
チップ１を示すブロック図であり、ここでは、ＬＳＩチ
ップ１の内部構成についてのみ図示している。図におい
て、１はＬＳＩチップ、１１はＣＰＵ、１２はＣＰＵ周
辺回路、１３はデータバス、１４はアドレスバス・制御
信号線、１５は内蔵ＳＲＡＭ、１６内部電流遮断スイッ
チ、１７は電源遮断コントローラ、１８は主電源供給領
域、１９はバックアップ電源供給領域、２０は記憶素
子、２２はスキャン情報格納ＳＲＡＭ、２３はスキャン
制御回路、２４はクロック停止回路である。なお、これ
ら各部は、図１に同一符号を付して示した実施の形態１
におけるそれらに対応する部分であるため、その詳細な
説明は省略する。
によるＬＳＩのリーク電流低減方法が適用されたＬＳＩ
チップ１を示すブロック図であり、ここでは、ＬＳＩチ
ップ１の内部構成についてのみ図示している。図におい
て、１はＬＳＩチップ、１１はＣＰＵ、１２はＣＰＵ周
辺回路、１３はデータバス、１４はアドレスバス・制御
信号線、１５は内蔵ＳＲＡＭ、１６内部電流遮断スイッ
チ、１７は電源遮断コントローラ、１８は主電源供給領
域、１９はバックアップ電源供給領域、２０は記憶素
子、２２はスキャン情報格納ＳＲＡＭ、２３はスキャン
制御回路、２４はクロック停止回路である。なお、これ
ら各部は、図１に同一符号を付して示した実施の形態１
におけるそれらに対応する部分であるため、その詳細な
説明は省略する。
【００３５】また、２５はＣＰＵ１１やＣＰＵ周辺回路
１２等の各記憶素子２０としてのＦＦをシフトレジスタ
状にカスケード接続し、ＬＳＩチップ１が待機状態への
移行時、および待機状態からの復帰時における、リーク
電流低減のためのスキャンパスであるが、ＬＳＩチップ
１のテストのために既に用意されているテスト用のスキ
ャンパスで兼用されている点で、図１に符号２１を付し
て示した実施の形態１のスキャンパスとは異なってい
る。２６ａ〜２６ｃはスキャンパス２５をリーク電流低
減のためと、ＬＳＩチップ１をテストする時とで共用す
る際の、各信号の切り替えを行うセレクタであり、セレ
クタ２６ａはスキャン制御回路２３からのスキャンモー
ド信号とスキャンテスト用のスキャンモード信号の切り
替えを、セレクタ２６ｂはスキャン制御回路２３からの
スキャンクロックとスキャンテスト用のクロックの切り
替えを、セレクタ２６ｃはスキャン情報格納ＳＲＡＭ２
２からのスキャン入力信号とスキャンテスト用のスキャ
ン入力信号の切り替えをそれぞれ行っている。
１２等の各記憶素子２０としてのＦＦをシフトレジスタ
状にカスケード接続し、ＬＳＩチップ１が待機状態への
移行時、および待機状態からの復帰時における、リーク
電流低減のためのスキャンパスであるが、ＬＳＩチップ
１のテストのために既に用意されているテスト用のスキ
ャンパスで兼用されている点で、図１に符号２１を付し
て示した実施の形態１のスキャンパスとは異なってい
る。２６ａ〜２６ｃはスキャンパス２５をリーク電流低
減のためと、ＬＳＩチップ１をテストする時とで共用す
る際の、各信号の切り替えを行うセレクタであり、セレ
クタ２６ａはスキャン制御回路２３からのスキャンモー
ド信号とスキャンテスト用のスキャンモード信号の切り
替えを、セレクタ２６ｂはスキャン制御回路２３からの
スキャンクロックとスキャンテスト用のクロックの切り
替えを、セレクタ２６ｃはスキャン情報格納ＳＲＡＭ２
２からのスキャン入力信号とスキャンテスト用のスキャ
ン入力信号の切り替えをそれぞれ行っている。
【００３６】次に動作について説明する。このような、
リーク電流低減時とＬＳＩテスト時とで共用されるスキ
ャンパス２５を用いたＬＳＩチップ１のテストでは、Ｌ
ＳＩチップ１の外部よりスキャンテスト用のテストモー
ド信号、クロックパルス、およびスキャン入力信号を入
力し、選択信号によってセレクタ２６ａ〜２６ｃの選択
を切り替える。これによって、セレクタ２６ａからはス
キャンテスト用のテストモード信号が、セレクタ２６ｂ
からはスキャンテスト用のスキャンクロックが出力さ
れ、スキャンパス２５にはセレクタ２６ｃで選択された
スキャンテスト用のスキャン入力信号が入力される。こ
のようにしてＣＰＵ１１、ＣＰＵ周辺回路１２などの記
憶素子２０がスキャンされ、テスト用のスキャン出力信
号がスキャンパス２５より外部に出力されてチェックさ
れる。このスキャンパス２５を用いたＬＳＩチップ１の
テストは、ＬＳＩチップ１内のＣＰＵ１１、ＣＰＵ周辺
回路１２などの記憶素子２０の値の設定、観測が容易に
行えるため、多くのＬＳＩチップで採用されている。
リーク電流低減時とＬＳＩテスト時とで共用されるスキ
ャンパス２５を用いたＬＳＩチップ１のテストでは、Ｌ
ＳＩチップ１の外部よりスキャンテスト用のテストモー
ド信号、クロックパルス、およびスキャン入力信号を入
力し、選択信号によってセレクタ２６ａ〜２６ｃの選択
を切り替える。これによって、セレクタ２６ａからはス
キャンテスト用のテストモード信号が、セレクタ２６ｂ
からはスキャンテスト用のスキャンクロックが出力さ
れ、スキャンパス２５にはセレクタ２６ｃで選択された
スキャンテスト用のスキャン入力信号が入力される。こ
のようにしてＣＰＵ１１、ＣＰＵ周辺回路１２などの記
憶素子２０がスキャンされ、テスト用のスキャン出力信
号がスキャンパス２５より外部に出力されてチェックさ
れる。このスキャンパス２５を用いたＬＳＩチップ１の
テストは、ＬＳＩチップ１内のＣＰＵ１１、ＣＰＵ周辺
回路１２などの記憶素子２０の値の設定、観測が容易に
行えるため、多くのＬＳＩチップで採用されている。
【００３７】一方、スキャンパス２５をＬＳＩチップ１
のリーク電流低減のためのスキャンに使用した場合、選
択信号によってセレクタ２６ａ〜２６ｃを切り替えて、
セレクタ２６ａによりスキャン制御回路２３からのテス
トモード信号を、セレクタ２６ｂによりスキャン制御回
路２３からのスキャンクロックを選択する。また、セレ
クタ２６ｃではスキャン情報格納ＳＲＡＭ２２からのス
キャン入力信号を選択してスキャンパス２５に入力す
る。以下、このスキャンパス２５を用いたスキャン動作
を実行することにより、実施の形態１の場合と同様に、
ＬＳＩチップ１の待機状態への移行に際して、ＣＰＵ１
１、ＣＰＵ周辺回路１２等の各記憶素子２０の情報がス
キャン情報格納ＳＲＡＭ２２に待避され、待機状態から
動作状態に復帰するに際して、スキャン情報格納ＳＲＡ
Ｍ２２に待避されていた情報が、ＣＰＵ１１、ＣＰＵ周
辺回路１２等の各記憶素子２０に設定される。
のリーク電流低減のためのスキャンに使用した場合、選
択信号によってセレクタ２６ａ〜２６ｃを切り替えて、
セレクタ２６ａによりスキャン制御回路２３からのテス
トモード信号を、セレクタ２６ｂによりスキャン制御回
路２３からのスキャンクロックを選択する。また、セレ
クタ２６ｃではスキャン情報格納ＳＲＡＭ２２からのス
キャン入力信号を選択してスキャンパス２５に入力す
る。以下、このスキャンパス２５を用いたスキャン動作
を実行することにより、実施の形態１の場合と同様に、
ＬＳＩチップ１の待機状態への移行に際して、ＣＰＵ１
１、ＣＰＵ周辺回路１２等の各記憶素子２０の情報がス
キャン情報格納ＳＲＡＭ２２に待避され、待機状態から
動作状態に復帰するに際して、スキャン情報格納ＳＲＡ
Ｍ２２に待避されていた情報が、ＣＰＵ１１、ＣＰＵ周
辺回路１２等の各記憶素子２０に設定される。
【００３８】以上のように、この実施の形態２において
は、スキャンパス２５をＬＳＩチップ１のテスト時と、
情報の待避／復帰の際のリーク電流低減時とで共用して
いるので、ＣＰＵ１１やＣＰＵ周辺回路１２などに、待
機状態への移行時および待機状態からの復帰時における
リーク電流低減のためのスキャンパスを別途設ける必要
がなくなり、ＬＳＩチップ１上の回路面積の増大を回避
することが可能になるという効果が得られる。
は、スキャンパス２５をＬＳＩチップ１のテスト時と、
情報の待避／復帰の際のリーク電流低減時とで共用して
いるので、ＣＰＵ１１やＣＰＵ周辺回路１２などに、待
機状態への移行時および待機状態からの復帰時における
リーク電流低減のためのスキャンパスを別途設ける必要
がなくなり、ＬＳＩチップ１上の回路面積の増大を回避
することが可能になるという効果が得られる。
【００３９】実施の形態３．また、上記実施の形態１で
は、スキャンパス２１のスキャン動作にて読み込んだ情
報を、別途用意したスキャン情報格納ＳＲＡＭ２２に格
納する場合について説明したが、通常動作に使用されて
いる内蔵ＳＲＡＭの一部を、スキャン動作で読み込んだ
情報を格納するスキャン情報格納部として使用するよう
にしてもよい。図３はそのようなこの発明の実施の形態
３によるＬＳＩのリーク電流低減方法が適用されるＬＳ
Ｉチップ１の要部を示すブロック図であり、相当部分に
は図１と同一符号を付してその説明を省略する。なお、
ここでは、ＣＰＵ１１のデータバス１３が３２ビットで
ある場合について例示している。
は、スキャンパス２１のスキャン動作にて読み込んだ情
報を、別途用意したスキャン情報格納ＳＲＡＭ２２に格
納する場合について説明したが、通常動作に使用されて
いる内蔵ＳＲＡＭの一部を、スキャン動作で読み込んだ
情報を格納するスキャン情報格納部として使用するよう
にしてもよい。図３はそのようなこの発明の実施の形態
３によるＬＳＩのリーク電流低減方法が適用されるＬＳ
Ｉチップ１の要部を示すブロック図であり、相当部分に
は図１と同一符号を付してその説明を省略する。なお、
ここでは、ＣＰＵ１１のデータバス１３が３２ビットで
ある場合について例示している。
【００４０】図において、２７は通常動作に使用されて
いる内蔵ＳＲＡＭ（ＳＲＡＭ）であるが、スキャンパス
２１によるスキャン動作によって読み込まれた情報を格
納するスキャン情報格納部２７ａとしてその一部が利用
されている点で、図１に符号２２を付して示した実施の
形態１の内蔵ＳＲＡＭとは異なっている。２８はスキャ
ンパス２１のスキャン動作で読み込まれた情報を、シリ
アル情報から３２ビットのパラレル情報に変換してデー
タバス１３に出力し、また内蔵ＳＲＡＭ２７のスキャン
情報格納部２７ａからデータバス１３に読み出された３
２ビットのパラレル情報を、シリアル情報に変換してス
キャンパスに送り出すシリアル・パラレル変換回路であ
る。２９はスキャン制御回路２３から出力されたＳＲＡ
Ｍ制御信号中のアドレスおよび制御信号、あるいはＣＰ
Ｕ１１よりアドレスバス・制御信号線１４に出力された
アドレスおよび制御信号の一方を選択して内蔵ＳＲＡＭ
２７に入力するセレクタである。
いる内蔵ＳＲＡＭ（ＳＲＡＭ）であるが、スキャンパス
２１によるスキャン動作によって読み込まれた情報を格
納するスキャン情報格納部２７ａとしてその一部が利用
されている点で、図１に符号２２を付して示した実施の
形態１の内蔵ＳＲＡＭとは異なっている。２８はスキャ
ンパス２１のスキャン動作で読み込まれた情報を、シリ
アル情報から３２ビットのパラレル情報に変換してデー
タバス１３に出力し、また内蔵ＳＲＡＭ２７のスキャン
情報格納部２７ａからデータバス１３に読み出された３
２ビットのパラレル情報を、シリアル情報に変換してス
キャンパスに送り出すシリアル・パラレル変換回路であ
る。２９はスキャン制御回路２３から出力されたＳＲＡ
Ｍ制御信号中のアドレスおよび制御信号、あるいはＣＰ
Ｕ１１よりアドレスバス・制御信号線１４に出力された
アドレスおよび制御信号の一方を選択して内蔵ＳＲＡＭ
２７に入力するセレクタである。
【００４１】次に動作について説明する。セレクタ２９
は電源遮断コントローラ１７からの信号によって、通常
動作時にはアドレスバス・制御信号線１４側が活性化さ
れ、ＣＰＵ１１からのアドレスおよび制御信号が内蔵Ｓ
ＲＡＭ２７に送られる。これにより、内蔵ＳＲＡＭ２７
の通常動作時のデータがデータバス１３より内部電流遮
断スイッチ１６を介してその領域に書き込まれる。
は電源遮断コントローラ１７からの信号によって、通常
動作時にはアドレスバス・制御信号線１４側が活性化さ
れ、ＣＰＵ１１からのアドレスおよび制御信号が内蔵Ｓ
ＲＡＭ２７に送られる。これにより、内蔵ＳＲＡＭ２７
の通常動作時のデータがデータバス１３より内部電流遮
断スイッチ１６を介してその領域に書き込まれる。
【００４２】一方、待機状態への移行時、あるいは待機
状態からの復帰時においては、電源遮断コントローラ１
７からの信号によって、セレクタ２９はスキャン制御回
路２３側が活性化され、スキャン制御回路２３の出力す
るＳＲＡＭ制御信号によるアドレスおよび制御信号が内
蔵ＳＲＡＭ２７に送られる。これにより、内蔵ＳＲＡＭ
２７のスキャン情報格納部２７ａとして利用される領域
のアドレスが指定され、この待機／復旧動作時における
情報の、スキャン情報格納部２７ａへの書き込み／読み
出しが行われる。ここで、ＣＰＵ１１の通常動作に必要
な内蔵ＳＲＡＭ２７では多ビットのデータバス接続とな
る（図示の例では３２ビット）。一方、スキャンパス２
１においてはＣＰＵ１１等の各記憶素子２０の情報が１
ビット単位で入出力される。シリアル・パラレル変換回
路２８ではこのビット幅の差を吸収している。
状態からの復帰時においては、電源遮断コントローラ１
７からの信号によって、セレクタ２９はスキャン制御回
路２３側が活性化され、スキャン制御回路２３の出力す
るＳＲＡＭ制御信号によるアドレスおよび制御信号が内
蔵ＳＲＡＭ２７に送られる。これにより、内蔵ＳＲＡＭ
２７のスキャン情報格納部２７ａとして利用される領域
のアドレスが指定され、この待機／復旧動作時における
情報の、スキャン情報格納部２７ａへの書き込み／読み
出しが行われる。ここで、ＣＰＵ１１の通常動作に必要
な内蔵ＳＲＡＭ２７では多ビットのデータバス接続とな
る（図示の例では３２ビット）。一方、スキャンパス２
１においてはＣＰＵ１１等の各記憶素子２０の情報が１
ビット単位で入出力される。シリアル・パラレル変換回
路２８ではこのビット幅の差を吸収している。
【００４３】以下に、そのシリアル・パラレル変換回路
２８とスキャン制御回路２３の動作について詳細に説明
する。待機状態への移行時において、シリアル・パラレ
ル変換回路２８はまず、ＣＰＵ１１等の各記憶素子２０
の情報を３２個、スキャンパス２１から入力する。次い
で、このスキャンパス２１より入力されたシリアル情報
を３２ビットのパラレル情報に変換してデータバス１３
に出力する。スキャン制御回路２３はこのシリアル・パ
ラレル変換回路２８の、データバス１３への３２ビット
のパラレル情報の出力動作に合わせてＳＲＡＭ制御信号
を出力する。このＳＲＡＭ制御信号は電源遮断コントロ
ーラ１７からの信号で制御されるセレクタ２９を介して
内部ＳＲＡＭ２７に送られる。なお、このＳＲＡＭ制御
信号は、内蔵ＳＲＡＭ２７のスキャン情報格納部２７ａ
の適切な領域にスキャン情報が格納されるような、アド
レスと制御信号とで構成されている。これにより、デー
タバス１３に出力された上記３２ビットのパラレル情報
は内部電流遮断スイッチ１６を介して、内部ＳＲＡＭ２
７のアドレスが指定されたスキャン情報格納部２７ａに
格納される。以上の処理を、ＣＰＵ１１の各記憶素子２
０の情報のスキャンが全て終了するまで繰り返す。
２８とスキャン制御回路２３の動作について詳細に説明
する。待機状態への移行時において、シリアル・パラレ
ル変換回路２８はまず、ＣＰＵ１１等の各記憶素子２０
の情報を３２個、スキャンパス２１から入力する。次い
で、このスキャンパス２１より入力されたシリアル情報
を３２ビットのパラレル情報に変換してデータバス１３
に出力する。スキャン制御回路２３はこのシリアル・パ
ラレル変換回路２８の、データバス１３への３２ビット
のパラレル情報の出力動作に合わせてＳＲＡＭ制御信号
を出力する。このＳＲＡＭ制御信号は電源遮断コントロ
ーラ１７からの信号で制御されるセレクタ２９を介して
内部ＳＲＡＭ２７に送られる。なお、このＳＲＡＭ制御
信号は、内蔵ＳＲＡＭ２７のスキャン情報格納部２７ａ
の適切な領域にスキャン情報が格納されるような、アド
レスと制御信号とで構成されている。これにより、デー
タバス１３に出力された上記３２ビットのパラレル情報
は内部電流遮断スイッチ１６を介して、内部ＳＲＡＭ２
７のアドレスが指定されたスキャン情報格納部２７ａに
格納される。以上の処理を、ＣＰＵ１１の各記憶素子２
０の情報のスキャンが全て終了するまで繰り返す。
【００４４】また、待機状態からの復帰時においては、
スキャン制御回路２３からのＳＲＡＭ制御信号によって
アドレス指定された、内蔵ＳＲＡＭ２７のスキャン情報
格納部２７ａより、３２ビットのパラレル情報がデータ
バス１３を介してシリアル・パラレル変換回路２８に読
み込まれる。なお、このＳＲＡＭ制御信号は、内蔵ＳＲ
ＡＭ２７のスキャン情報格納部２７ａの適切な領域に格
納されたスキャン情報が出力されるような、アドレスと
制御信号とで構成されている。シリアル・パラレル変換
回路２８は読み込んだ３２ビットのパラレル情報をシリ
アル情報に変換し、それを順次スキャンパス２１に送出
する。このようにしてスキャンパス２１に出力された情
報は、主電源供給領域１８内のＣＰＵ１１やＣＰＵ周辺
回路１２の各記憶素子２０に設定される。以上の処理
を、ＣＰＵ１１の各記憶素子２０の全てに待機状態移行
前の情報が設定されるまで繰り返す。
スキャン制御回路２３からのＳＲＡＭ制御信号によって
アドレス指定された、内蔵ＳＲＡＭ２７のスキャン情報
格納部２７ａより、３２ビットのパラレル情報がデータ
バス１３を介してシリアル・パラレル変換回路２８に読
み込まれる。なお、このＳＲＡＭ制御信号は、内蔵ＳＲ
ＡＭ２７のスキャン情報格納部２７ａの適切な領域に格
納されたスキャン情報が出力されるような、アドレスと
制御信号とで構成されている。シリアル・パラレル変換
回路２８は読み込んだ３２ビットのパラレル情報をシリ
アル情報に変換し、それを順次スキャンパス２１に送出
する。このようにしてスキャンパス２１に出力された情
報は、主電源供給領域１８内のＣＰＵ１１やＣＰＵ周辺
回路１２の各記憶素子２０に設定される。以上の処理
を、ＣＰＵ１１の各記憶素子２０の全てに待機状態移行
前の情報が設定されるまで繰り返す。
【００４５】ここで、一般にＳＲＡＭはＣＰＵ処理の中
間結果の保持用に用いられることが多い。従って、動作
待機時に保存が必要な情報はＳＲＡＭの全体容量の一部
であることが普通である。この場合、ＳＲＡＭの動作待
機時にデータ保持の不要な領域を、スキャン情報格納部
として使用することができる。もし、全ての情報を保存
する必要があれば、ＳＲＡＭのメモリ容量をスキャン情
報格納に必要な分量だけ増加させ、その部分をスキャン
情報格納部とする。ＳＲＡＭではアドレスデコーダの面
積が全面積中に占める割合はかなり大きなものである。
従って、たとえメモリ容量を増加させても、独立に２つ
のＳＲＡＭ（内蔵ＳＲＡＭとスキャン情報格納ＳＲＡ
Ｍ）を用意することに比べれば、チップ面積を小さくす
ることができる。
間結果の保持用に用いられることが多い。従って、動作
待機時に保存が必要な情報はＳＲＡＭの全体容量の一部
であることが普通である。この場合、ＳＲＡＭの動作待
機時にデータ保持の不要な領域を、スキャン情報格納部
として使用することができる。もし、全ての情報を保存
する必要があれば、ＳＲＡＭのメモリ容量をスキャン情
報格納に必要な分量だけ増加させ、その部分をスキャン
情報格納部とする。ＳＲＡＭではアドレスデコーダの面
積が全面積中に占める割合はかなり大きなものである。
従って、たとえメモリ容量を増加させても、独立に２つ
のＳＲＡＭ（内蔵ＳＲＡＭとスキャン情報格納ＳＲＡ
Ｍ）を用意することに比べれば、チップ面積を小さくす
ることができる。
【００４６】以上のように、この実施の形態３によれ
ば、バックアップ電源供給領域１９上に配置された内蔵
ＳＲＡＭ２７の一部の領域を、スキャン情報格納部とし
て使用しているので、バックアップ電源供給領域１９内
にスキャン情報格納用のＳＲＡＭを設ける必要がなくな
り、チップ面積を増大させることなく、リーク電流の低
減を実現できるという効果が得られる。
ば、バックアップ電源供給領域１９上に配置された内蔵
ＳＲＡＭ２７の一部の領域を、スキャン情報格納部とし
て使用しているので、バックアップ電源供給領域１９内
にスキャン情報格納用のＳＲＡＭを設ける必要がなくな
り、チップ面積を増大させることなく、リーク電流の低
減を実現できるという効果が得られる。
【００４７】実施の形態４．また、上記実施の形態１に
示すＬＳＩのリーク電流低減方法は、他のＬＳＩのリー
ク電流低減方法、例えばバックアップ電源供給領域１９
内の各トランジスタの基板バイアス電圧を、動作待機時
に上昇させるＬＳＩのリーク電流低減方法と組み合わせ
ることも可能である。図４はそのようなこの発明の実施
の形態４によるＬＳＩのリーク電流低減方法が適用され
たＬＳＩチップの要部を示すブロック図であり、相当部
分には図１と同一符号を付してその説明を省略する。
示すＬＳＩのリーク電流低減方法は、他のＬＳＩのリー
ク電流低減方法、例えばバックアップ電源供給領域１９
内の各トランジスタの基板バイアス電圧を、動作待機時
に上昇させるＬＳＩのリーク電流低減方法と組み合わせ
ることも可能である。図４はそのようなこの発明の実施
の形態４によるＬＳＩのリーク電流低減方法が適用され
たＬＳＩチップの要部を示すブロック図であり、相当部
分には図１と同一符号を付してその説明を省略する。
【００４８】図において、３０はバックアップ電源供給
領域１９上に搭載され、バックアップ電源供給領域１９
内の各トランジスタの基板バイアス電圧を制御するトラ
ンジスタ基板バイアス回路であり、内部電流遮断スイッ
チ１６と同じ電源遮断コントローラ１７からの制御信号
によって制御されている。なお、動作待機時に個々のＭ
ＯＳトランジスタのリーク電流を低減するために、トラ
ンジスタの基板バイアス電圧を制御する手法は、例えば
特開平５−１０８１９４号公報「低消費電力型半導体集
積回路」などに照会されている周知のものであるため、
ここではその詳細な説明は省略する。
領域１９上に搭載され、バックアップ電源供給領域１９
内の各トランジスタの基板バイアス電圧を制御するトラ
ンジスタ基板バイアス回路であり、内部電流遮断スイッ
チ１６と同じ電源遮断コントローラ１７からの制御信号
によって制御されている。なお、動作待機時に個々のＭ
ＯＳトランジスタのリーク電流を低減するために、トラ
ンジスタの基板バイアス電圧を制御する手法は、例えば
特開平５−１０８１９４号公報「低消費電力型半導体集
積回路」などに照会されている周知のものであるため、
ここではその詳細な説明は省略する。
【００４９】次に動作について説明する。バックアップ
電源供給領域１９内の全てのＭＯＳトランジスタは、ト
ランジスタ基板バイアス回路３０の制御によってその基
板バイアス電圧が変更される。すなわち、ＬＳＩチップ
１が待機状態に移行すると、電源遮断コントローラ１７
は内部電流遮断スイッチ１６をオフにするための制御信
号を発生し、その制御信号をバックアップ電源供給領域
１９上に搭載されたトランジスタ基板バイアス回路３０
にも出力する。トランジスタ基板バイアス回路３０はこ
の制御信号によってトリガされ、バックアップ電源供給
領域１９内の全てのＭＯＳトランジスタの基板バイアス
電圧を上昇させる。これによって、それらＭＯＳトラン
ジスタの動作閾値が高くなり、ＬＳＩチップ１の動作待
機時におけるリーク電流を低減することができる。
電源供給領域１９内の全てのＭＯＳトランジスタは、ト
ランジスタ基板バイアス回路３０の制御によってその基
板バイアス電圧が変更される。すなわち、ＬＳＩチップ
１が待機状態に移行すると、電源遮断コントローラ１７
は内部電流遮断スイッチ１６をオフにするための制御信
号を発生し、その制御信号をバックアップ電源供給領域
１９上に搭載されたトランジスタ基板バイアス回路３０
にも出力する。トランジスタ基板バイアス回路３０はこ
の制御信号によってトリガされ、バックアップ電源供給
領域１９内の全てのＭＯＳトランジスタの基板バイアス
電圧を上昇させる。これによって、それらＭＯＳトラン
ジスタの動作閾値が高くなり、ＬＳＩチップ１の動作待
機時におけるリーク電流を低減することができる。
【００５０】一方、ＬＳＩチップ１の通常動作時には、
電源遮断コントローラ１７からの制御信号によってトラ
ンジスタ基板バイアス回路３０が制御され、バックアッ
プ電源供給領域１９内の全てのＭＯＳトランジスタの基
板バイアス電圧を低下させる。これによって、ＭＯＳト
ランジスタの動作閾値が低くなり、ＬＳＩチップ１のリ
ーク電流は大きくなるが、ＭＯＳトランジスタの動作速
度は高速になる。
電源遮断コントローラ１７からの制御信号によってトラ
ンジスタ基板バイアス回路３０が制御され、バックアッ
プ電源供給領域１９内の全てのＭＯＳトランジスタの基
板バイアス電圧を低下させる。これによって、ＭＯＳト
ランジスタの動作閾値が低くなり、ＬＳＩチップ１のリ
ーク電流は大きくなるが、ＭＯＳトランジスタの動作速
度は高速になる。
【００５１】以上のように、この実施の形態４によれ
ば、バックアップ電源供給領域１９の各トランジスタの
基板バイアス電圧を待機時に上昇させているので、リー
ク電流をさらに低減できるという効果が得られる。
ば、バックアップ電源供給領域１９の各トランジスタの
基板バイアス電圧を待機時に上昇させているので、リー
ク電流をさらに低減できるという効果が得られる。
【００５２】実施の形態５．また、上記実施の形態１で
は、バックアップ電源供給領域１９の電力を、主電源３
と同電圧のバックアップ電源供給領域１９から供給する
場合について説明したが、通常動作時には主電源３か
ら、動作待機時には主電源３より低電圧のバックアップ
電源５より電力を供給するようにしてもよい。図５はそ
のようなこの発明の実施の形態５によるＬＳＩのリーク
電流低減方法が適用されたＬＳＩチップの要部を示すブ
ロック図であり、相当部分には図１と同一符号を付して
その説明を省略する。
は、バックアップ電源供給領域１９の電力を、主電源３
と同電圧のバックアップ電源供給領域１９から供給する
場合について説明したが、通常動作時には主電源３か
ら、動作待機時には主電源３より低電圧のバックアップ
電源５より電力を供給するようにしてもよい。図５はそ
のようなこの発明の実施の形態５によるＬＳＩのリーク
電流低減方法が適用されたＬＳＩチップの要部を示すブ
ロック図であり、相当部分には図１と同一符号を付して
その説明を省略する。
【００５３】図において、７はＬＳＩチップ１の動作待
機時において、バックアップ電源供給領域１９に電力を
供給するバックアップ電源であるが、その電圧がバック
アップ電源供給領域１９に搭載されている内蔵ＳＲＡＭ
１５の内容を保持するのに充分な、主電源３の電圧より
も低い電圧に設定されている点で、図１に符号５を示し
た実施の形態１のそれとは異なっている。また、３１は
バックアップ電源供給領域１９内の各回路に対して、通
常動作時には主電源３からの電力を供給し、動作待機時
には主電源３より低電圧のバックアップ電源７より電力
を供給するための電源切替スイッチであり、内部電流遮
断スイッチ１６と同じ電源遮断コントローラ１７からの
制御信号によって制御されている。
機時において、バックアップ電源供給領域１９に電力を
供給するバックアップ電源であるが、その電圧がバック
アップ電源供給領域１９に搭載されている内蔵ＳＲＡＭ
１５の内容を保持するのに充分な、主電源３の電圧より
も低い電圧に設定されている点で、図１に符号５を示し
た実施の形態１のそれとは異なっている。また、３１は
バックアップ電源供給領域１９内の各回路に対して、通
常動作時には主電源３からの電力を供給し、動作待機時
には主電源３より低電圧のバックアップ電源７より電力
を供給するための電源切替スイッチであり、内部電流遮
断スイッチ１６と同じ電源遮断コントローラ１７からの
制御信号によって制御されている。
【００５４】次に動作について説明する。通常動作時に
おいては、電源遮断コントローラ１７からの内部電流遮
断スイッチ１６と同一の制御信号によって電源切替スイ
ッチ３１が制御され、バックアップ電源供給領域１９に
は主電源３より電力の供給が行われる。従って、通常動
作時には、バックアップ電源供給領域１９内の各回路の
トランジスタは主電源３から供給される高電圧で動作す
る。一方、動作待機時においては、電源遮断コントロー
ラ１７からの上記制御信号によって電源切替スイッチ３
１が制御され、バックアップ電源供給領域１９にはバッ
クアップ電源７より電力の供給が行われる。ここで、こ
のバックアップ電源７の電圧は、バックアップ電源供給
領域１９内のＦＦやＳＲＡＭが状態を保持するために必
要な最低限の電圧に設定されている。従って、動作待機
時には、バックアップ電源供給領域１９内の各回路のト
ランジスタはバックアップ電源７から供給される低電圧
で動作し、そのＦＦやＳＲＡＭの内容を保持する。
おいては、電源遮断コントローラ１７からの内部電流遮
断スイッチ１６と同一の制御信号によって電源切替スイ
ッチ３１が制御され、バックアップ電源供給領域１９に
は主電源３より電力の供給が行われる。従って、通常動
作時には、バックアップ電源供給領域１９内の各回路の
トランジスタは主電源３から供給される高電圧で動作す
る。一方、動作待機時においては、電源遮断コントロー
ラ１７からの上記制御信号によって電源切替スイッチ３
１が制御され、バックアップ電源供給領域１９にはバッ
クアップ電源７より電力の供給が行われる。ここで、こ
のバックアップ電源７の電圧は、バックアップ電源供給
領域１９内のＦＦやＳＲＡＭが状態を保持するために必
要な最低限の電圧に設定されている。従って、動作待機
時には、バックアップ電源供給領域１９内の各回路のト
ランジスタはバックアップ電源７から供給される低電圧
で動作し、そのＦＦやＳＲＡＭの内容を保持する。
【００５５】以上のように、この実施の形態５によれ
ば、バックアップ電源供給領域１９への電力供給を、待
機時にはバックアップ電源７から、主電源３よりも低電
圧で行っているので、リーク電流のさらなる低減が可能
となり、また、通常動作時におけるバックアップ電源供
給領域１９への電力の供給を主電源３より行っているの
で、バックアップ電源７の消耗率を低減できるなどの効
果が得られる。
ば、バックアップ電源供給領域１９への電力供給を、待
機時にはバックアップ電源７から、主電源３よりも低電
圧で行っているので、リーク電流のさらなる低減が可能
となり、また、通常動作時におけるバックアップ電源供
給領域１９への電力の供給を主電源３より行っているの
で、バックアップ電源７の消耗率を低減できるなどの効
果が得られる。
【００５６】実施の形態６．なお、実施の形態３では、
ＬＳＩチップ１の内部に通常動作に使用される内蔵ＳＲ
ＡＭ２７を設け、その一部をスキャン動作で読み込んだ
情報を格納するスキャン情報格納部２７ａとして共用し
た場合について説明したが、ＬＳＩチップ１内にはＳＲ
ＡＭを設けず、ＬＳＩチップ１の外部にその一部をスキ
ャン情報格納部として使用した外部ＳＲＡＭを設けるよ
うにしてもよい。図６はそのようなこの発明の実施の形
態６によるＬＳＩのリーク電流低減方法が適用されたＬ
ＳＩチップの構成を示すブロック図であり、相当部分に
は図３と同一符号を付してその説明を省略する。
ＬＳＩチップ１の内部に通常動作に使用される内蔵ＳＲ
ＡＭ２７を設け、その一部をスキャン動作で読み込んだ
情報を格納するスキャン情報格納部２７ａとして共用し
た場合について説明したが、ＬＳＩチップ１内にはＳＲ
ＡＭを設けず、ＬＳＩチップ１の外部にその一部をスキ
ャン情報格納部として使用した外部ＳＲＡＭを設けるよ
うにしてもよい。図６はそのようなこの発明の実施の形
態６によるＬＳＩのリーク電流低減方法が適用されたＬ
ＳＩチップの構成を示すブロック図であり、相当部分に
は図３と同一符号を付してその説明を省略する。
【００５７】図において、８はデータバス１３およびア
ドレスバス・制御信号線１４を介して当該ＬＳＩチップ
１の外部に接続され、バックアップ電源５より電力の供
給を受けている外部ＳＲＡＭであり、その一部はスキャ
ンパス２１によるスキャン動作によって読み込まれた情
報を格納するスキャン情報格納部８ａとして使用されて
いる。３２はスキャン制御回路２３から出力されたＳＲ
ＡＭ制御信号のアドレスおよび制御信号、あるいはＣＰ
Ｕ１１よりアドレスバス・制御信号線１４に出力された
アドレスおよび制御信号の一方を選択して外部ＳＲＡＭ
８に入力するセレクタである。
ドレスバス・制御信号線１４を介して当該ＬＳＩチップ
１の外部に接続され、バックアップ電源５より電力の供
給を受けている外部ＳＲＡＭであり、その一部はスキャ
ンパス２１によるスキャン動作によって読み込まれた情
報を格納するスキャン情報格納部８ａとして使用されて
いる。３２はスキャン制御回路２３から出力されたＳＲ
ＡＭ制御信号のアドレスおよび制御信号、あるいはＣＰ
Ｕ１１よりアドレスバス・制御信号線１４に出力された
アドレスおよび制御信号の一方を選択して外部ＳＲＡＭ
８に入力するセレクタである。
【００５８】次に動作について説明する。この実施の形
態６では、ＳＲＡＭとして外部ＳＲＡＭ８がＬＳＩチッ
プ１の外部に配置されているので、スキャン制御回路２
３からのＳＲＡＭ制御信号、あるいはＣＰＵ１１からの
アドレス・制御信号のいずれか一方がセレクタ３２で選
択され、ＬＳＩチップ１外の外部ＲＯＭ２および外部Ｓ
ＲＡＭ８に出力される。すなわち、待機状態への移行時
および待機状態からの復帰時には、セレクタ３２は電源
遮断コントローラ１７からの信号に応動して、スキャン
制御回路２３からのＳＲＡＭ制御信号によるアドレスと
制御信号を選択し、外部ＳＲＡＭ８に出力する。また、
通常動作時には、電源遮断コントローラ１７からの信号
に応動するセレクタ３２によって、ＣＰＵ１１からのア
ドレスおよび制御信号が選択され、外部ＲＯＭ２および
外部ＳＲＡＭ８に出力される。なお、その他の動作は実
施の形態３の場合と同様である。
態６では、ＳＲＡＭとして外部ＳＲＡＭ８がＬＳＩチッ
プ１の外部に配置されているので、スキャン制御回路２
３からのＳＲＡＭ制御信号、あるいはＣＰＵ１１からの
アドレス・制御信号のいずれか一方がセレクタ３２で選
択され、ＬＳＩチップ１外の外部ＲＯＭ２および外部Ｓ
ＲＡＭ８に出力される。すなわち、待機状態への移行時
および待機状態からの復帰時には、セレクタ３２は電源
遮断コントローラ１７からの信号に応動して、スキャン
制御回路２３からのＳＲＡＭ制御信号によるアドレスと
制御信号を選択し、外部ＳＲＡＭ８に出力する。また、
通常動作時には、電源遮断コントローラ１７からの信号
に応動するセレクタ３２によって、ＣＰＵ１１からのア
ドレスおよび制御信号が選択され、外部ＲＯＭ２および
外部ＳＲＡＭ８に出力される。なお、その他の動作は実
施の形態３の場合と同様である。
【００５９】以上のように、この実施の形態６によれ
ば、ＬＳＩチップ１の外部に接続した外部ＳＲＡＭ８の
一部をスキャン情報格納部８ａとして使用し、スキャン
動作で読み込まれた情報を格納しているので、スキャン
情報格納用のＳＲＡＭをＬＳＩチップ１内に追加するこ
となく、リーク電流の低減が実現できるという効果が得
られる。
ば、ＬＳＩチップ１の外部に接続した外部ＳＲＡＭ８の
一部をスキャン情報格納部８ａとして使用し、スキャン
動作で読み込まれた情報を格納しているので、スキャン
情報格納用のＳＲＡＭをＬＳＩチップ１内に追加するこ
となく、リーク電流の低減が実現できるという効果が得
られる。
【００６０】
【発明の効果】以上のように、この発明によれば、ＬＳ
Ｉチップに設けたスキャンパスで主電源供給領域上の各
回路の記憶素子を接続し、動作待機状態になるとスキャ
ンパスによるスキャン動作にて読み込んだ、主電源供給
領域上の各回路の記憶素子内の情報を、バックアップ電
源供給領域上のＳＲＡＭに保存するように構成したの
で、ＣＰＵのアドレスにメモリマップされていない情報
の待避が容易で、ＣＰＵによる特別なスイッチング処理
を必要とせずに、比較的簡単なスイッチング処理によっ
て情報待避および情報復帰ができ、待機状態移行直後か
ら動作を再開することが可能なＬＳＩのリーク電流低減
方法が得られるという効果がある。
Ｉチップに設けたスキャンパスで主電源供給領域上の各
回路の記憶素子を接続し、動作待機状態になるとスキャ
ンパスによるスキャン動作にて読み込んだ、主電源供給
領域上の各回路の記憶素子内の情報を、バックアップ電
源供給領域上のＳＲＡＭに保存するように構成したの
で、ＣＰＵのアドレスにメモリマップされていない情報
の待避が容易で、ＣＰＵによる特別なスイッチング処理
を必要とせずに、比較的簡単なスイッチング処理によっ
て情報待避および情報復帰ができ、待機状態移行直後か
ら動作を再開することが可能なＬＳＩのリーク電流低減
方法が得られるという効果がある。
【００６１】この発明によれば、内蔵ＳＲＡＭとは別の
スキャン情報格納ＳＲＡＭをバックアップ電源供給領域
内に設け、動作待機時にスキャンパスを利用して読み込
んだ情報を、そのスキャン情報格納ＳＲＡＭに保存する
ように構成したので、ＣＰＵのアドレスにメモリマップ
されていない情報を容易に待避でき、比較的簡単なスイ
ッチング処理によって情報待避および情報復帰が可能と
なって、動作を待機状態移行直後から再開することがで
きるという効果がある。
スキャン情報格納ＳＲＡＭをバックアップ電源供給領域
内に設け、動作待機時にスキャンパスを利用して読み込
んだ情報を、そのスキャン情報格納ＳＲＡＭに保存する
ように構成したので、ＣＰＵのアドレスにメモリマップ
されていない情報を容易に待避でき、比較的簡単なスイ
ッチング処理によって情報待避および情報復帰が可能と
なって、動作を待機状態移行直後から再開することがで
きるという効果がある。
【００６２】この発明によれば、スキャンパスをＬＳＩ
チップのテスト用のスキャンパスと共用するように構成
したので、待機状態への移行時および待機状態からの復
帰時におけるリーク電流低減のためのスキャンパスを別
途設ける必要がなくなり、回路面積の増大を回避するこ
とができるという効果がある。
チップのテスト用のスキャンパスと共用するように構成
したので、待機状態への移行時および待機状態からの復
帰時におけるリーク電流低減のためのスキャンパスを別
途設ける必要がなくなり、回路面積の増大を回避するこ
とができるという効果がある。
【００６３】この発明によれば、待機状態への移行時に
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵ＳＲＡＭの一部を使用しているスキャン情報格
納部のアドレスを指定してそこに保存し、待機状態から
の復帰時には、スキャン情報格納部のアドレスを内蔵Ｓ
ＲＡＭに送り、そこから読み出した情報をパラレル・シ
リアル変換して各記憶素子に設定するように構成したの
で、バックアップ電源供給領域内にスキャン情報格納用
のＳＲＡＭを設ける必要がなくなり、チップ面積を増大
させずにリーク電流の低減を実現できるという効果があ
る。
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、内蔵ＳＲＡＭの一部を使用しているスキャン情報格
納部のアドレスを指定してそこに保存し、待機状態から
の復帰時には、スキャン情報格納部のアドレスを内蔵Ｓ
ＲＡＭに送り、そこから読み出した情報をパラレル・シ
リアル変換して各記憶素子に設定するように構成したの
で、バックアップ電源供給領域内にスキャン情報格納用
のＳＲＡＭを設ける必要がなくなり、チップ面積を増大
させずにリーク電流の低減を実現できるという効果があ
る。
【００６４】この発明によれば、動作待機時に、バック
アップ電源供給領域上のトランジスタの基板バイアス電
圧を上昇させるように構成したので、トランジスタの閾
値が高くなり、リーク電流をさらに低減できるという効
果がある。
アップ電源供給領域上のトランジスタの基板バイアス電
圧を上昇させるように構成したので、トランジスタの閾
値が高くなり、リーク電流をさらに低減できるという効
果がある。
【００６５】この発明によれば、動作時には主電源か
ら、動作待機時には主電源より低電圧のバックアップ電
源から、バックアップ電源供給領域への電力を供給する
ように構成したので、待機状態における動作電圧が低く
なってリーク電流のさらなる低減が可能となり、また、
通常動作時にはバックアップ電源供給領域が主電源より
電力の供給を受けているので、バックアップ電源の消耗
率を低減できるなどの効果がある。
ら、動作待機時には主電源より低電圧のバックアップ電
源から、バックアップ電源供給領域への電力を供給する
ように構成したので、待機状態における動作電圧が低く
なってリーク電流のさらなる低減が可能となり、また、
通常動作時にはバックアップ電源供給領域が主電源より
電力の供給を受けているので、バックアップ電源の消耗
率を低減できるなどの効果がある。
【００６６】この発明によれば、待機状態への移行時に
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、バックアップ電源より電力が供給される外部ＳＲＡ
Ｍにそのアドレスを指定して保存し、待機状態からの復
帰時には、外部ＳＲＡＭのアドレスを指定して、そこか
ら読み出した情報をパラレル・シリアル変換し、各記憶
素子に設定するように構成したので、スキャン情報格納
用のＳＲＡＭをＬＳＩチップ１内のバックアップ電源供
給領域内に設ける必要がなくなり、チップ面積を増大さ
せずにリーク電流の低減を実現できるという効果があ
る。
は、スキャンパスより読み込んだ主電源供給領域上の各
回路の各記憶素子内の情報をシリアル・パラレル変換
し、バックアップ電源より電力が供給される外部ＳＲＡ
Ｍにそのアドレスを指定して保存し、待機状態からの復
帰時には、外部ＳＲＡＭのアドレスを指定して、そこか
ら読み出した情報をパラレル・シリアル変換し、各記憶
素子に設定するように構成したので、スキャン情報格納
用のＳＲＡＭをＬＳＩチップ１内のバックアップ電源供
給領域内に設ける必要がなくなり、チップ面積を増大さ
せずにリーク電流の低減を実現できるという効果があ
る。
【図１】 この発明の実施の形態１によるＬＳＩのリー
ク電流低減方法を適用したＬＳＩチップを示すブロック
図である。
ク電流低減方法を適用したＬＳＩチップを示すブロック
図である。
【図２】 この発明の実施の形態２によるＬＳＩのリー
ク電流低減方法を適用したＬＳＩチップを示すブロック
図である。
ク電流低減方法を適用したＬＳＩチップを示すブロック
図である。
【図３】 この発明の実施の形態３によるＬＳＩのリー
ク電流低減方法を適用したＬＳＩチップの要部を示すブ
ロック図である。
ク電流低減方法を適用したＬＳＩチップの要部を示すブ
ロック図である。
【図４】 この発明の実施の形態４によるＬＳＩのリー
ク電流低減方法を適用したＬＳＩチップの要部を示すブ
ロック図である。
ク電流低減方法を適用したＬＳＩチップの要部を示すブ
ロック図である。
【図５】 この発明の実施の形態５によるＬＳＩのリー
ク電流低減方法を適用したＬＳＩチップの要部を示すブ
ロック図である。
ク電流低減方法を適用したＬＳＩチップの要部を示すブ
ロック図である。
【図６】 この発明の実施の形態６によるＬＳＩのリー
ク電流低減方法を適用したＬＳＩチップを示すブロック
図である。
ク電流低減方法を適用したＬＳＩチップを示すブロック
図である。
【図７】 従来のＬＳＩのリーク電流低減方法を適用し
たＬＳＩチップを示すブロック図である。
たＬＳＩチップを示すブロック図である。
１ ＬＳＩチップ、２ 外部ＲＯＭ、３ 主電源、４
主電源電流遮断スイッチ、５ バックアップ電源、６
復帰トリガ回路、７ バックアップ電源、８外部ＳＲＡ
Ｍ、８ａ スキャン情報格納部、１１ ＣＰＵ、１２
ＣＰＵ周辺回路、１３ データバス、１４ アドレスバ
ス・制御信号線、１５ 内蔵ＳＲＡＭ（ＳＲＡＭ）、１
６ 内部電流遮断スイッチ、１７ 電源遮断コントロー
ラ、１８ 主電源供給領域、１９ バックアップ電源供
給領域、２０ 記憶素子、２１スキャンパス、２２ ス
キャン情報格納ＳＲＡＭ（ＳＲＡＭ）、２３ スキャン
制御回路、２４ クロック停止回路、２５ スキャンパ
ス、２６ａ〜２６ｃセレクタ、２７ 内蔵ＳＲＡＭ（Ｓ
ＲＡＭ）、２７ａ スキャン情報格納部、２８ シリア
ル・パラレル変換回路、２９ セレクタ、３０ トラン
ジスタ基板バイアス回路、３１ 電源切替スイッチ、３
２ セレクタ。
主電源電流遮断スイッチ、５ バックアップ電源、６
復帰トリガ回路、７ バックアップ電源、８外部ＳＲＡ
Ｍ、８ａ スキャン情報格納部、１１ ＣＰＵ、１２
ＣＰＵ周辺回路、１３ データバス、１４ アドレスバ
ス・制御信号線、１５ 内蔵ＳＲＡＭ（ＳＲＡＭ）、１
６ 内部電流遮断スイッチ、１７ 電源遮断コントロー
ラ、１８ 主電源供給領域、１９ バックアップ電源供
給領域、２０ 記憶素子、２１スキャンパス、２２ ス
キャン情報格納ＳＲＡＭ（ＳＲＡＭ）、２３ スキャン
制御回路、２４ クロック停止回路、２５ スキャンパ
ス、２６ａ〜２６ｃセレクタ、２７ 内蔵ＳＲＡＭ（Ｓ
ＲＡＭ）、２７ａ スキャン情報格納部、２８ シリア
ル・パラレル変換回路、２９ セレクタ、３０ トラン
ジスタ基板バイアス回路、３１ 電源切替スイッチ、３
２ セレクタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 27/04 Ｔ
Claims (7)
- 【請求項１】 主電源から電力の供給を受けて動作する
回路を搭載した主電源供給領域と、バックアップ電源か
ら電力の供給を受けて動作する回路を搭載したバックア
ップ電源供給領域とを備えたＬＳＩチップにてリーク電
流を削減するＬＳＩのリーク電流低減方法において、 前記主電源供給領域に搭載されている各回路の記憶素子
を、スキャンパスによって接続し、 前記ＬＳＩチップが待機状態へ移行する場合、前記スキ
ャンパスによるスキャン動作を開始して、前記主電源供
給領域に搭載されている各回路の記憶素子のそれぞれが
保持している情報を読み込み、 前記スキャン動作によって読み込まれた情報を、前記バ
ックアップ電源供給領域に搭載されているＳＲＡＭに保
存することを特徴とするＬＳＩのリーク電流低減方法。 - 【請求項２】 バックアップ電源供給領域内に、通常動
作に用いられる内蔵ＳＲＡＭとは別に、スキャン動作で
読み込んだ情報の格納に用いられるスキャン情報格納Ｓ
ＲＡＭを搭載し、 ＬＳＩチップの待機状態への移行時にスキャンパスを利
用して読み込んだ情報を、前記スキャン情報格納ＳＲＡ
Ｍに保存することを特徴とする請求項１記載のＬＳＩの
リーク電流低減方法。 - 【請求項３】 主電源供給領域に搭載されている各回路
の各記憶素子が保持している情報の読み込み用のスキャ
ンパスを、ＬＳＩチップのテスト用に設けられているス
キャンパスで兼用したことを特徴とする請求項２記載の
ＬＳＩのリーク電流低減方法。 - 【請求項４】 バックアップ電源供給領域内に搭載され
ている内蔵ＳＲＡＭの一部を、スキャン動作で読み込ん
だ情報を格納するためのスキャン情報格納部として使用
し、 ＬＳＩチップの待機状態への移行時には、スキャンパス
によるスキャン動作を開始して、主電源供給領域に搭載
されている各回路の記憶素子のそれぞれが保持している
情報をシリアルに読み込み、読み込まれたシリアル情報
をパラレル情報に変換して、それを前記内蔵ＳＲＡＭの
スキャン情報格納部に、そのアドレスを指定して保存
し、 前記ＬＳＩチップの待機状態からの復帰時には、前記内
蔵ＳＲＡＭのスキャン情報格納部に保存されている情報
を、そのアドレスを指定してパラレルに読み出し、読み
出されたパラレル情報をシリアル情報に変換して、前記
主電源供給領域に搭載されている各回路の記憶素子のそ
れぞれに、前記スキャンパスを介して設定することを特
徴とする請求項１記載のＬＳＩのリーク電流低減方法。 - 【請求項５】 ＬＳＩチップの動作待機状態において
は、前記バックアップ電源供給領域に搭載された各回路
のトランジスタの基板バイアス電圧を上昇させることを
特徴とする請求項１記載のＬＳＩのリーク電流低減方
法。 - 【請求項６】 バックアップ電源の電圧を、主電源の電
圧よりも低く、バックアップ電源供給領域に搭載されて
いるＳＲＡＭの内容を保持するのに充分な電圧に設定し
ておき、 バックアップ電源供給領域に対する電力の供給を、通常
動作状態においては前記主電源から行い、動作待機状態
においては前記バックアップ電源から行うことを特徴と
する請求項１記載のＬＳＩのリーク電流低減方法。 - 【請求項７】 主電源から電力の供給を受けて動作する
回路を搭載した主電源供給領域と、バックアップ電源か
ら電力の供給を受けて動作する回路を搭載したバックア
ップ電源供給領域とを備えたＬＳＩチップにてリーク電
流を削減するＬＳＩのリーク電流低減方法において、 当該ＬＳＩチップの外部に、前記バックアップ電源より
電力の供給を受けて動作する外部ＳＲＡＭを配置すると
ともに、前記主電源供給領域に搭載された各回路の記憶
素子をスキャンパスによって接続し、 前記ＬＳＩチップの待機状態への移行時には、前記スキ
ャンパスによるスキャン動作を開始して、前記主電源供
給領域に搭載されている各回路の記憶素子のそれぞれが
保持している情報をシリアルに読み込み、読み込まれた
シリアル情報をパラレル情報に変換して、それを前記外
部ＳＲＡＭに、そのアドレスを指定して保存し、 前記ＬＳＩチップの待機状態からの復帰時には、前記外
部ＳＲＡＭに保存されている情報を、そのアドレスを指
定してパラレルに読み出し、読み出されたパラレル情報
をシリアル情報に変換して、前記主電源供給領域に搭載
されている各回路の記憶素子のそれぞれに、前記スキャ
ンパスを介して設定することを特徴とするＬＳＩのリー
ク電流低減方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000396005A JP2002196846A (ja) | 2000-12-26 | 2000-12-26 | Ｌｓｉのリーク電流低減方法 |
| US09/901,083 US7167991B2 (en) | 2000-12-26 | 2001-07-10 | Method for reducing leakage current of LSI |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000396005A JP2002196846A (ja) | 2000-12-26 | 2000-12-26 | Ｌｓｉのリーク電流低減方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002196846A true JP2002196846A (ja) | 2002-07-12 |
Family
ID=18861371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000396005A Pending JP2002196846A (ja) | 2000-12-26 | 2000-12-26 | Ｌｓｉのリーク電流低減方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7167991B2 (ja) |
| JP (1) | JP2002196846A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005011166A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 情報処理装置 |
| WO2005106626A1 (en) * | 2004-05-05 | 2005-11-10 | Koninklijke Philips Electronics N.V. | A mobile apparatus comprising integrated circuit and method of powering down such circuit |
| JP2005321938A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置及びその制御方法 |
| JP2006285816A (ja) * | 2005-04-04 | 2006-10-19 | Sony Corp | プロセッサ装置及びそれを有する電子機器、並びにブート制御方法 |
| JP2007027597A (ja) * | 2005-07-21 | 2007-02-01 | Seiko Epson Corp | 半導体集積回路 |
| US7269780B2 (en) | 2002-10-02 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Power management for circuits with inactive state data save and restore scan chain |
| JP2007293578A (ja) * | 2006-04-25 | 2007-11-08 | Sharp Corp | 電子機器 |
| JP2008210358A (ja) * | 2006-09-13 | 2008-09-11 | Rohm Co Ltd | データ処理装置及びこれに用いるデータ制御回路 |
| JP2008251013A (ja) * | 2008-04-02 | 2008-10-16 | Nec Electronics Corp | 半導体集積回路およびその制御方法 |
| JP2008262350A (ja) * | 2007-04-11 | 2008-10-30 | Rohm Co Ltd | データ処理装置及びこれに用いるデータ制御回路 |
| WO2010073424A1 (ja) * | 2008-12-25 | 2010-07-01 | パナソニック株式会社 | 半導体集積回路装置 |
| US7788558B2 (en) | 2006-10-13 | 2010-08-31 | Nec Electronics Corporation | Semiconductor integrated circuit and control method thereof |
| JP2012079320A (ja) * | 2010-09-30 | 2012-04-19 | Apple Inc | ハードウェアのダイナミックなキャッシュパワー管理 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6362015B1 (en) * | 1998-10-30 | 2002-03-26 | Texas Instruments Incorporated | Process of making an integrated circuit using parallel scan paths |
| JP4132849B2 (ja) * | 2002-02-06 | 2008-08-13 | 富士通株式会社 | 半導体装置および電子装置 |
| US6771118B2 (en) * | 2002-10-30 | 2004-08-03 | Texas Instruments Incorporated | System and method for reducing a leakage current associated with an integrated circuit |
| GB2395302B (en) * | 2002-11-13 | 2005-12-28 | Advanced Risc Mach Ltd | Hardware driven state save/restore in a data processing system |
| US7586548B2 (en) * | 2002-12-02 | 2009-09-08 | Sony Corporation | Stand-by power supply shutdown at power on |
| EP1447672B1 (en) * | 2003-02-13 | 2006-10-18 | Matsushita Electric Industrial Co., Ltd. | Assembly for LSI test |
| JP4409339B2 (ja) * | 2004-04-06 | 2010-02-03 | パナソニック株式会社 | 半導体システム |
| US7574553B2 (en) | 2006-06-16 | 2009-08-11 | Christopher J Squires | Digital component power savings in a host device and method |
| TW200801918A (en) * | 2006-06-19 | 2008-01-01 | Elitegroup Computer Sys Co Ltd | Backup power supply and desktop computer and method for protecting the data thereof |
| JP4908983B2 (ja) * | 2006-09-12 | 2012-04-04 | パナソニック株式会社 | マイクロコントローラおよびその関連技術 |
| CN101719964B (zh) * | 2009-11-27 | 2012-10-10 | 中兴通讯股份有限公司 | 移动终端电源管理方法及移动终端 |
| US8473793B2 (en) | 2010-06-10 | 2013-06-25 | Global Unichip Corporation | Low leakage boundary scan device design and implementation |
| JP5774922B2 (ja) * | 2011-07-01 | 2015-09-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| EP2843502B1 (en) * | 2012-04-27 | 2018-12-12 | Sony Corporation | Information processing device, information processing method, and program |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3184265B2 (ja) | 1991-10-17 | 2001-07-09 | 株式会社日立製作所 | 半導体集積回路装置およびその制御方法 |
| JPH0652686A (ja) | 1992-07-29 | 1994-02-25 | Toshiba Corp | 半導体集積回路 |
| JP2000112585A (ja) * | 1998-10-02 | 2000-04-21 | Toshiba Corp | システムｌｓｉ及びパワーマネジメント方法 |
| US6684275B1 (en) * | 1998-10-23 | 2004-01-27 | Octave Communications, Inc. | Serial-to-parallel/parallel-to-serial conversion engine |
| US6363501B1 (en) * | 1998-12-10 | 2002-03-26 | Advanced Micro Devices, Inc. | Method and apparatus for saving and loading peripheral device states of a microcontroller via a scan path |
-
2000
- 2000-12-26 JP JP2000396005A patent/JP2002196846A/ja active Pending
-
2001
- 2001-07-10 US US09/901,083 patent/US7167991B2/en not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7269780B2 (en) | 2002-10-02 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Power management for circuits with inactive state data save and restore scan chain |
| JP2005011166A (ja) * | 2003-06-20 | 2005-01-13 | Renesas Technology Corp | 情報処理装置 |
| US8484448B2 (en) | 2003-06-20 | 2013-07-09 | Renesas Electronics Corporation | Information processing device |
| US8122233B2 (en) | 2003-06-20 | 2012-02-21 | Renesas Electronics Corporation | Information processing device |
| US7848718B2 (en) | 2004-05-05 | 2010-12-07 | St-Ericsson Sa | Method apparatus comprising integrated circuit and method of powering down such circuit |
| WO2005106626A1 (en) * | 2004-05-05 | 2005-11-10 | Koninklijke Philips Electronics N.V. | A mobile apparatus comprising integrated circuit and method of powering down such circuit |
| JP2007536667A (ja) * | 2004-05-05 | 2007-12-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 集積回路を備えるモバイル装置およびそのような回路をパワーダウンする方法 |
| JP2005321938A (ja) * | 2004-05-07 | 2005-11-17 | Nec Electronics Corp | 半導体装置及びその制御方法 |
| JP4684575B2 (ja) * | 2004-05-07 | 2011-05-18 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその制御方法 |
| JP2006285816A (ja) * | 2005-04-04 | 2006-10-19 | Sony Corp | プロセッサ装置及びそれを有する電子機器、並びにブート制御方法 |
| JP2007027597A (ja) * | 2005-07-21 | 2007-02-01 | Seiko Epson Corp | 半導体集積回路 |
| JP2007293578A (ja) * | 2006-04-25 | 2007-11-08 | Sharp Corp | 電子機器 |
| JP2008210358A (ja) * | 2006-09-13 | 2008-09-11 | Rohm Co Ltd | データ処理装置及びこれに用いるデータ制御回路 |
| US7788558B2 (en) | 2006-10-13 | 2010-08-31 | Nec Electronics Corporation | Semiconductor integrated circuit and control method thereof |
| JP2008262350A (ja) * | 2007-04-11 | 2008-10-30 | Rohm Co Ltd | データ処理装置及びこれに用いるデータ制御回路 |
| JP2008251013A (ja) * | 2008-04-02 | 2008-10-16 | Nec Electronics Corp | 半導体集積回路およびその制御方法 |
| WO2010073424A1 (ja) * | 2008-12-25 | 2010-07-01 | パナソニック株式会社 | 半導体集積回路装置 |
| JP2012079320A (ja) * | 2010-09-30 | 2012-04-19 | Apple Inc | ハードウェアのダイナミックなキャッシュパワー管理 |
| US8806232B2 (en) | 2010-09-30 | 2014-08-12 | Apple Inc. | Systems and method for hardware dynamic cache power management via bridge and power manager |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020091978A1 (en) | 2002-07-11 |
| US7167991B2 (en) | 2007-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002196846A (ja) | Ｌｓｉのリーク電流低減方法 | |
| US6853239B2 (en) | Multiple circuit blocks with interblock control and power conservation | |
| JP4621113B2 (ja) | 半導体集積回路装置 | |
| KR100447771B1 (ko) | 반도체 집적 회로 | |
| US8055924B2 (en) | Semiconductor integrated circuit and electric power supply controlling method thereof | |
| JP2005158061A (ja) | メモリの回復方法及び回復能力を有するメモリデバイス | |
| US7847441B2 (en) | Semiconductor integrated circuit | |
| JPH0756660A (ja) | バス回路における消費電力削減制御方法および回路 | |
| WO2004012198A1 (ja) | 複合記憶回路及び同複合記憶回路を有する半導体装置 | |
| JP4389308B2 (ja) | メモリの制御装置および制御方法 | |
| CN112711547B (zh) | 一种存储器控制装置、控制方法和存储器芯片 | |
| JPS59142624A (ja) | バツテリセ−ビング方式 | |
| JP2002341976A (ja) | 多電源半導体装置及び該装置の電源制御方法 | |
| JP4684575B2 (ja) | 半導体装置及びその制御方法 | |
| JP2002217371A (ja) | 集積回路装置 | |
| JP2001332085A (ja) | 半導体記憶装置及びシンクロナスメモリ | |
| JP2003234649A (ja) | 入出力バッファ回路 | |
| KR100329756B1 (ko) | 마스크롬용센스앰프 | |
| JP3973970B2 (ja) | 記憶素子のデータ退避・復元装置 | |
| JPH04313892A (ja) | メモリのアドレス制御回路 | |
| JPS6328058A (ja) | 集積回路装置 | |
| JP2003280978A (ja) | 半導体装置及びその制御方法 | |
| JP2001257312A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |