JP2002190477A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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JP2002190477A
JP2002190477A JP2000391233A JP2000391233A JP2002190477A JP 2002190477 A JP2002190477 A JP 2002190477A JP 2000391233 A JP2000391233 A JP 2000391233A JP 2000391233 A JP2000391233 A JP 2000391233A JP 2002190477 A JP2002190477 A JP 2002190477A
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electrolytic
layer
plating
metal layer
hole
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JP2000391233A
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Yukio Nakamura
行雄 中村
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Matsushita Electric Industrial Co Ltd
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    • H01—ELECTRIC ELEMENTS
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device and a method of manufacturing the same, in which the resistance value of a via-hole conductor inside a depressed hole of high aspect ratio formed in a semiconductor substrate is reduced, and the via-hole conductor is satisfactorily brought into contact with a backside metal with satisfactory adhesion. SOLUTION: This semiconductor device comprises device-element components 2a, 2b, 3, a through-hole 1b that pierces the semiconductor substrate 1, a base metal layer 5 formed on the surface of the semiconductor substrate and on the sidewall face of the through-hole, an electroplated Cu layer 7 filled inside the through-hole via the underlying metal layer, a wiring metal layer 9 that connects the ground electrodes of the device-element parts to the electroplated Cu layer, and a backside metal layer 11 formed on the backside of the semiconductor substrate to contact the electroplated Cu layer.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、バイアホール構造
を有する半導体装置及びその製造方法に関し、特に高い
アスペクト比の貫通穴を有する半導体装置及びその製造
方法に関する。The present invention relates to a semiconductor device having a via hole structure and a method of manufacturing the same, and more particularly, to a semiconductor device having a through hole having a high aspect ratio and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】近年、携帯電話やパーソナルハンディホ
ンシステム（ＰＨＳ）等の移動体通信機器の需要が急速
に拡大し、これに伴って使用周波数もＭＨｚ帯からＧＨ
ｚ帯へと高周波化が進んでいる。これら移動体通信機器
の受信・送信部における周波数変換回路や信号増幅回路
には、高周波領域でも高利得・低歪み・低電流動作が可
能なガリウム砒素（ＧａＡｓ）電界効果トランジスタ
（ＦＥＴ）が広く用いられている。2. Description of the Related Art In recent years, demand for mobile communication devices such as mobile phones and personal handy phone systems (PHS) has been rapidly expanding, and with this, the operating frequency has changed from the MHz band to GH.
The frequency is increasing toward the z band. Gallium arsenide (GaAs) field effect transistors (FETs) capable of high-gain, low-distortion, and low-current operation even in a high-frequency region are widely used for frequency conversion circuits and signal amplification circuits in reception / transmission sections of these mobile communication devices. Have been.

【０００３】ＧａＡｓＦＥＴは、ＧａＡｓよりなる半絶
縁性基板上に形成され、実装時にダイシングによりチッ
プに分割されリードフレーム上にマウントされた後、基
板上のＦＥＴの電極とリードフレーム間にＡｕワイヤに
よる電気接続がなされる。しかしながらこのような構成
では、特に高周波領域における動作に関してＡｕワイヤ
が寄生インダクタンスとして作用し、ＦＥＴの利得を低
下させるという問題がある。A GaAs FET is formed on a semi-insulating substrate made of GaAs, is divided into chips by dicing at the time of mounting, and is mounted on a lead frame. A connection is made. However, in such a configuration, there is a problem that the Au wire acts as a parasitic inductance particularly in the operation in a high frequency region, and lowers the gain of the FET.

【０００４】この問題を解決するために、ＧａＡｓ基板
に貫通穴を形成し、これを用いてＦＥＴのソース電極と
リードフレーム間の電気接続を行う構造、いわゆるバイ
アホール構造が盛んに研究開発されている。この方法に
よれば、Ａｕワイヤを使用した場合に比べてソース電極
とリードフレーム間の距離を短くできるため、寄生イン
ダクタンスが大幅に抑制され、ＦＥＴの利得低下を防止
することができる。In order to solve this problem, a structure in which a through hole is formed in a GaAs substrate and an electric connection between a source electrode of a FET and a lead frame is formed using the through hole, that is, a so-called via hole structure has been actively researched and developed. I have. According to this method, the distance between the source electrode and the lead frame can be shortened as compared with the case where the Au wire is used, so that the parasitic inductance is largely suppressed, and a decrease in the gain of the FET can be prevented.

【０００５】移動体通信機器の小型化に伴い、ＧａＡｓ
ＦＥＴの小型化は不可欠であり、バイアホールの貫通穴
の縮小化が必要となっている。しかしながらバイアホー
ルの貫通穴の縮小化は、貫通穴内の配線金属のカバレー
ジを悪化させるため、バイアホールの抵抗値を増大せし
め、その結果、寄生インダクタンスが増加しＦＥＴの利
得を低下させるという問題があった。With the miniaturization of mobile communication equipment, GaAs
The downsizing of the FET is indispensable, and the through hole of the via hole needs to be reduced. However, reducing the size of the through hole in the via hole deteriorates the coverage of the wiring metal in the through hole, so that the resistance value of the via hole is increased. As a result, there is a problem that the parasitic inductance increases and the gain of the FET decreases. Was.

【０００６】この問題を解決するために、貫通穴を縮小
し、かつ貫通穴の内壁に大きな厚みの低抵抗金属が密着
したバイアホールを有する半導体装置及びその製造方法
が、特開平７−１９３２１４号公報に開示されている。
図５は、同公報に開示された半導体装置の製造方法を示
す工程別断面図である。以下、この図に基づいてこの種
の半導体装置の製造方法を示す。In order to solve this problem, Japanese Patent Laid-Open No. 7-193214 discloses a semiconductor device in which a through hole is reduced and a via hole having a large thickness of a low-resistance metal adhered to an inner wall of the through hole is provided. It is disclosed in the gazette.
FIG. 5 is a cross-sectional view illustrating the method of manufacturing the semiconductor device disclosed in the publication. Hereinafter, a method for manufacturing this type of semiconductor device will be described with reference to FIG.

【０００７】まず図５（ａ）に示すように、ＧａＡｓ基
板１の表面に、ソース電極２ａ、ドレイン電極２ｂ、ゲ
ート電極３を有するＦＥＴを形成する。次に絶縁膜４を
形成し、次いで、図示しないフォトレジストパターンを
形成した後、このフォトレジストパターンをマスクにし
て、ＧａＡｓ基板１に、反応イオン性エッチング（ＲＩ
Ｅ）を施して、深さが１００〜１２０μｍ、開口幅が５
０〜６０μｍの凹状穴１ａを形成し、この後、フォトレ
ジストパターンを除去する。First, as shown in FIG. 5A, an FET having a source electrode 2a, a drain electrode 2b, and a gate electrode 3 is formed on the surface of a GaAs substrate 1. Next, an insulating film 4 is formed, and then a photoresist pattern (not shown) is formed. Then, using this photoresist pattern as a mask, reactive ion etching (RI) is performed on the GaAs substrate 1.
E), the depth is 100 to 120 μm, and the opening width is 5
A concave hole 1a of 0 to 60 μm is formed, and thereafter, the photoresist pattern is removed.

【０００８】次に、凹状穴１ａの内面を含むＧａＡｓ基
板１表面の全面に対して、スパッタリングにより厚みが
５００Å以下のＴｉ、ＣｒまたはＮｉからなる密着層
と、厚みが２０００Å程度のＡｕからなる低抵抗金属層
をこの順に積層した下地金属層１２を形成する。Next, the entire surface of the GaAs substrate 1 including the inner surface of the concave hole 1a is sputtered to form an adhesion layer made of Ti, Cr or Ni having a thickness of 500 ° or less, and a low adhesion layer made of Au having a thickness of about 2000 °. A base metal layer 12 is formed by laminating resistance metal layers in this order.

【０００９】続いて図５（ｂ）に示すように、下地金属
層１２の配線として残すべき部分以外の部分上にフォト
レジストパターン８を形成する。次に、フォトレジスト
パターン８をマスクにして、下地金属層１２を触媒とし
て、下地金属層１２の露出部及び凹状穴１ａの内面の下
地金属層１２が形成されていない部分に、選択的に厚み
５０００Å程度の無電解Ｎｉ系合金メッキ層１３を形成
する。ここで、無電解Ｎｉ系合金メッキ層１３は、下地
金属層１２の表面及び凹状穴１ａの内面に対して高い密
着性をもって密着する。Subsequently, as shown in FIG. 5B, a photoresist pattern 8 is formed on a portion of the base metal layer 12 other than a portion to be left as a wiring. Next, using the photoresist pattern 8 as a mask and using the underlying metal layer 12 as a catalyst, the exposed portion of the underlying metal layer 12 and the inner surface of the concave hole 1a where the underlying metal layer 12 is not formed are selectively deposited. An electroless Ni-based alloy plating layer 13 of about 5000 ° is formed. Here, the electroless Ni-based alloy plating layer 13 adheres to the surface of the base metal layer 12 and the inner surface of the concave hole 1a with high adhesion.

【００１０】次に、下地金属層１２及び無電解Ｎｉ系合
金メッキ層１３をメッキ用給電層として、無電解Ｎｉ系
合金メッキ層１３の表面に、３μｍ以上の電解Ａｕメッ
キ層９を形成する。ここで電解Ａｕメッキ法を選択した
理由は、凹状穴１ａの内面にカバレージ良く被覆できる
ことと、成長レートが速くミクロンオーダーの膜厚が可
能であり、低抵抗の配線パターンが形成できるためであ
る。Next, an electrolytic Au plating layer 9 having a thickness of 3 μm or more is formed on the surface of the electroless Ni-based alloy plating layer 13 using the base metal layer 12 and the electroless Ni-based alloy plating layer 13 as power supply layers for plating. The reason why the electrolytic Au plating method was selected here is that the inner surface of the concave hole 1a can be covered with good coverage, the growth rate is high, a film thickness on the order of microns can be formed, and a wiring pattern with low resistance can be formed.

【００１１】次に図５（ｃ）に示すように、フォトレジ
ストパターン８を除去した後、イオンミリングまたはエ
ッチングにより、下地金属層１２のフォトレジストパタ
ーン８の下に配設されていた部分を選択的に除去する
と、ＧａＡｓ基板１表面上から凹状穴１ａの内壁面に沿
って、ソース電極２ａと接続した配線パターン１０ａが
形成される。１０ｂは、同時に形成されるドレイン電極
２ｂと接続された配線パターンを示す。Next, as shown in FIG. 5C, after the photoresist pattern 8 is removed, a portion disposed below the photoresist pattern 8 of the base metal layer 12 is selected by ion milling or etching. After the removal, a wiring pattern 10a connected to the source electrode 2a is formed from the surface of the GaAs substrate 1 along the inner wall surface of the concave hole 1a. 10b indicates a wiring pattern connected to the drain electrode 2b formed at the same time.

【００１２】この後、ＧａＡｓ基板１を裏面側から機械
研磨し、図５（ｄ）に示すように、凹状穴１ａを貫通さ
せてＧａＡｓ基板１の貫通穴１ｂを形成する。これによ
り配線パターン１０ａの底部を貫通穴１ｂから露出さ
せ、この露出した配線パターン１０ａの表面とＧａＡｓ
基板１の裏面に、蒸着またはメッキにより裏面金属層１
１を形成する。このようにして、貫通穴１ｂを通して、
配線パターン１０ａと裏面金属１１が導通したバイアホ
ールが得られる。Thereafter, the GaAs substrate 1 is mechanically polished from the back surface side, and as shown in FIG. 5D, a through hole 1b of the GaAs substrate 1 is formed through the concave hole 1a. Thereby, the bottom of the wiring pattern 10a is exposed from the through hole 1b, and the surface of the exposed wiring pattern 10a is
On the back surface of the substrate 1, a back surface metal layer 1 is formed by vapor deposition or plating.
Form one. Thus, through the through hole 1b,
A via hole in which the wiring pattern 10a and the back metal 11 are conducted is obtained.

【００１３】[0013]

【発明が解決しようとする課題】上記のように、特開平
７−１９３２１４号公報に記載の半導体装置の製造方法
は、まずＧａＡｓ基板１表面にソース電極２ａ、ドレイ
ン電極２ｂ、ゲート電極３を有するＦＥＴを形成した
後、ＧａＡｓ基板１の表面に、深さ１００〜１２０μ
ｍ、開口幅が５０〜６０μｍの凹状穴１ａを形成する工
程と、ＧａＡｓ基板１の表面と凹状穴１ａの内面に下地
金属層１２と無電解Ｎｉ系合金メッキ層１３を形成する
工程と、下地金属層１２と無電解Ｎｉ系合金メッキ層１
３をメッキ用給電層としてソース電極と接続した電解Ａ
ｕメッキ層９を形成する工程と、基板裏面の機械研磨を
行い配線パターン１０ａの底部を露出させ、裏面金属層
１１を形成する工程を備えたものである。As described above, the method of manufacturing a semiconductor device described in Japanese Patent Application Laid-Open No. 7-193214 has a source electrode 2a, a drain electrode 2b, and a gate electrode 3 on the surface of a GaAs substrate 1. After forming the FET, a depth of 100 to 120 μm is formed on the surface of the GaAs substrate 1.
m, a step of forming a concave hole 1a having an opening width of 50 to 60 μm; a step of forming a base metal layer 12 and an electroless Ni-based alloy plating layer 13 on the surface of the GaAs substrate 1 and the inner surface of the concave hole 1a; Metal layer 12 and electroless Ni-based alloy plating layer 1
Electrolyte A 3 connected to a source electrode as a power supply layer for plating
The method includes a step of forming a u-plated layer 9 and a step of mechanically polishing the back surface of the substrate to expose the bottom of the wiring pattern 10a and form the back metal layer 11.

【００１４】ここで特開平７−１９３２１４号公報に記
載の技術に従い、図５（ｄ）に示すように、配線パター
ン１０ａの底部をＧａＡｓ基板１の貫通穴１ｂから露出
させるには、ＧａＡｓ基板１ａの裏面の研磨精度が１５
μｍ程度であるため、配線パターン１０ａの底部の膜厚
は２０μｍ以上必要となる。これであれば、研磨後に底
部で５μｍ以上確保できる。ここで研磨精度とは、所定
の研磨量をねらった研磨により実際に得られる、同一基
板面内あるいは異なる基板間での最大と最小の研磨量の
差を言う。配線パターン１０ａの底部は、裏面から約２
５００Åの下地金属層１２と約５０００Åの無電解Ｎｉ
系合金メッキ層１３と電解Ａｕメッキ層９から成り、電
解Ａｕメッキ層９が厚みの大半を占めるため、配線パタ
ーン１０ａの底部の膜厚を２０μｍ以上とするために
は、電解Ａｕメッキ層９の厚みを２０μｍ以上としなけ
ればならない。In order to expose the bottom of the wiring pattern 10a from the through hole 1b of the GaAs substrate 1, as shown in FIG. 5D, in accordance with the technique described in JP-A-7-193214, the GaAs substrate 1a Polishing accuracy of 15
Since the thickness is about μm, the thickness of the bottom of the wiring pattern 10a needs to be 20 μm or more. In this case, 5 μm or more can be secured at the bottom after polishing. Here, the polishing accuracy refers to a difference between a maximum and a minimum polishing amount within the same substrate surface or between different substrates, which is actually obtained by polishing with a predetermined polishing amount. The bottom of the wiring pattern 10a is approximately 2
500 下地 underlying metal layer 12 and about 5000 無 electroless Ni
It is composed of the system alloy plating layer 13 and the electrolytic Au plating layer 9, and the electrolytic Au plating layer 9 occupies most of the thickness. The thickness must be 20 μm or more.

【００１５】しかしながら、凹状穴１ａに電解Ａｕメッ
キ層９を２０μｍ以上の厚膜で形成しようとしても、凹
状穴１ａの表面部と底部で反応種の拡散層の厚みが異な
るため、凹状穴１ａの底部のメッキ成長速度が、凹状穴
１ａの表面部のメッキ成長速度を下回り、最後には図６
に示すような、電解Ａｕメッキ層９の表面を閉じた状態
のボイドが形成される。この現象は凹状穴１ａのアスペ
クト比が高い場合に顕著に発生する。たとえば上記の例
である深さ１００〜１２０μｍ、開口幅が５０〜６０μ
ｍの凹状穴１ａの場合は、電解Ａｕメッキ層９の底部の
メッキ厚が１０μｍまで成長した時点で、電解Ａｕメッ
キ層９の表面部のメッキ厚が３０μｍまで成長し、電解
Ａｕメッキ層９の表面を閉じた状態のボイドが形成さ
れ、電解Ａｕメッキ層９の底部のメッキ成長は１０μｍ
で停止する。However, even if the electrolytic Au plating layer 9 is formed in the concave hole 1a with a thickness of 20 μm or more, the thickness of the diffusion layer of the reactive species is different between the surface and the bottom of the concave hole 1a. The plating growth rate at the bottom is lower than the plating growth rate at the surface of the concave hole 1a.
As shown in FIG. 5, a void is formed in a state where the surface of the electrolytic Au plating layer 9 is closed. This phenomenon occurs remarkably when the aspect ratio of the concave hole 1a is high. For example, in the above example, the depth is 100 to 120 μm, and the opening width is 50 to 60 μm.
In the case of the m-shaped concave hole 1a, when the plating thickness at the bottom of the electrolytic Au plating layer 9 has grown to 10 μm, the plating thickness at the surface of the electrolytic Au plating layer 9 has grown to 30 μm. A void having a closed surface is formed, and the plating growth at the bottom of the electrolytic Au plating layer 9 is 10 μm.
Stop at

【００１６】以上のように、上記の例では配線パターン
１０ａの底部の膜厚は１０μｍが限界であるのに対し、
ＧａＡｓ基板１ａ裏面の研磨精度は１５μｍ程度であ
る。そのため、ＧａＡｓ基板１の裏面を研磨して貫通穴
１ｂを形成した時点で、配線パターン１０ａの底部が無
くなってしまう可能性が高い。その後、裏面金属１１を
形成するが、裏面金属１１と接触する配線パターン１０
ａの接触面は、図７に示すような１０μｍ以下の金属側
壁層のみとなり、前記接触面において、抵抗成分の増加
や接着強度の低下を招く。その結果、特性面においてＧ
ａＡｓ基板１ａ上の配線パターン１０ａと裏面金属層１
１間の抵抗値（以降バイアホールの抵抗値と称する）が
４〜１０ｍΩまで増大し、寄生インダクタンスを増加せ
しめ、ＦＥＴの利得を低下させるという問題が発生す
る。As described above, in the above example, the film thickness at the bottom of the wiring pattern 10a is limited to 10 μm,
Polishing accuracy of the back surface of the GaAs substrate 1a is about 15 μm. Therefore, when the back surface of the GaAs substrate 1 is polished to form the through hole 1b, there is a high possibility that the bottom of the wiring pattern 10a will be lost. After that, the back metal 11 is formed, and the wiring pattern 10 that contacts the back metal 11 is formed.
The contact surface a is only a metal side wall layer having a thickness of 10 μm or less as shown in FIG. 7, which causes an increase in resistance component and a decrease in adhesive strength at the contact surface. As a result, G
Wiring pattern 10a on aAs substrate 1a and back metal layer 1
1 (hereinafter referred to as the resistance value of the via hole) increases to 4 to 10 mΩ, causing a problem of increasing the parasitic inductance and decreasing the gain of the FET.

【００１７】また裏面金属１１と配線パターン１０ａと
の接着強度が低いため、温度サイクル等の信頼性におい
て、バイアホールのオープン不良が発生する。Further, since the bonding strength between the back metal 11 and the wiring pattern 10a is low, a via hole open defect occurs in reliability such as a temperature cycle.

【００１８】本発明は上記のような問題点を解決するも
のであり、半導体基板に形成した高アスペクト比の凹状
穴の内面に形成されたバイアホールの抵抗値を低減し、
かつバイアホールが裏面金属と密着性よく接触している
半導体装置及びその製造方法を提供することを目的とす
る。The present invention has been made to solve the above-described problems, and has the object of reducing the resistance value of a via hole formed on the inner surface of a high aspect ratio concave hole formed in a semiconductor substrate.
It is another object of the present invention to provide a semiconductor device in which a via hole is in close contact with a back metal and a method for manufacturing the same.

【００１９】[0019]

【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面に形成された素子部と、半導体基板を
貫通した貫通穴と、半導体基板の表面と貫通穴の側壁面
に形成された下地金属層と、貫通穴に下地金属層を介し
て充填された電解Ｃｕメッキ層と、素子部の接地電極と
電解Ｃｕメッキ層とを接続した配線金属層と、半導体基
板の裏面に電解Ｃｕメッキ層と接続して形成された裏面
金属層とを備える。According to the present invention, there is provided a semiconductor device comprising:
An element portion formed on the surface of the semiconductor substrate, a through hole penetrating the semiconductor substrate, a base metal layer formed on the surface of the semiconductor substrate and a side wall surface of the through hole, and filling the through hole with the base metal layer And a wiring metal layer connecting the ground electrode of the element portion and the electrolytic Cu plating layer, and a back metal layer formed on the back surface of the semiconductor substrate by connecting to the electrolytic Cu plating layer.

【００２０】他の本発明の半導体装置は、半導体基板の
表面に形成された素子部と、半導体基板を貫通した貫通
穴と、素子部を含む半導体基板の表面と貫通穴の側壁面
に形成された下地金属層と、下地金属層表面に素子部の
接地電極と接続して形成された電解Ａｕメッキ層と、貫
通穴に下地金属層及び電解Ａｕメッキ層を介して充填さ
れた電解Ｃｕメッキ層と、半導体基板の裏面に電解Ｃｕ
メッキ層と接続して形成された裏面金属層とを備える。According to another aspect of the present invention, there is provided a semiconductor device formed on a surface of a semiconductor substrate, a through hole penetrating the semiconductor substrate, and a surface of the semiconductor substrate including the element portion and a side wall surface of the through hole. Base metal layer, an electrolytic Au plating layer formed on the surface of the base metal layer by being connected to the ground electrode of the element portion, and an electrolytic Cu plating layer filled in the through holes via the base metal layer and the electrolytic Au plating layer. And electrolytic Cu on the back surface of the semiconductor substrate.
A back metal layer formed in connection with the plating layer.

【００２１】上記いずれかの構成によれば、貫通穴に形
成されたバイアホールの抵抗値を、十分に低くすること
ができる。すなわち、電解Ｃｕメッキ層は、アスペクト
比の高い穴に対して底部から十分な厚みで形成すること
が容易である。従って、半導体基板の非貫通穴に電解Ｃ
ｕメッキ層を充填し、半導体基板の裏面を研磨して貫通
穴としたときに、一般的な研磨精度の範囲内で、電解Ｃ
ｕメッキ層の十分な厚みを確保することが可能である。
また裏面金属は、裏面に露出した電解Ｃｕメッキ層全面
と接触しているため密着強度が向上し、温度サイクル等
の信頼性が向上する。According to any one of the above structures, the resistance of the via hole formed in the through hole can be sufficiently reduced. That is, it is easy to form the electrolytic Cu plating layer with a sufficient thickness from the bottom for the hole having a high aspect ratio. Therefore, the electrolytic C
When the u-plated layer is filled and the back surface of the semiconductor substrate is polished into a through hole, the electrolytic C
It is possible to secure a sufficient thickness of the u plating layer.
Further, since the back metal is in contact with the entire surface of the electrolytic Cu plating layer exposed on the back surface, the adhesion strength is improved, and the reliability such as a temperature cycle is improved.

【００２２】上記いずれかの構成において、貫通穴は、
開口幅が１０〜６０μｍ、アスペクト比が０．５〜４と
することができる。In any one of the above structures, the through hole may
The opening width can be 10 to 60 μm and the aspect ratio can be 0.5 to 4.

【００２３】また、上記いずれかの構成において、電解
Ｃｕメッキ層は、貫通穴の底部から２０μｍ以上の厚み
で充填する。好ましくは、３５μｍ以上の厚みで充填す
る。そうすれば、半導体基板を裏面側から機械研磨し、
電解Ｃｕメッキ層を半導体基板の裏面から露出させる工
程において、半導体基板の裏面研磨の精度が１５μｍで
あることを考慮しても、裏面研磨後の電解Ｃｕメッキ層
露出部の厚みは２０μｍ以上残ることになる。これによ
り、例えば深さ１００μｍ、開口幅５０μｍの貫通穴に
バイアホールを形成した場合、バイアホールの抵抗値は
２ｍΩ以下になり、寄生インダクタンスを抑制し、ＦＥ
Ｔの利得が２〜３ｄＢ向上する。In any of the above structures, the electrolytic Cu plating layer is filled with a thickness of 20 μm or more from the bottom of the through hole. Preferably, it is filled with a thickness of 35 μm or more. Then, the semiconductor substrate is mechanically polished from the back side,
In the step of exposing the electrolytic Cu plating layer from the back surface of the semiconductor substrate, the thickness of the exposed portion of the electrolytic Cu plating layer after the back surface polishing should remain at least 20 μm even if the accuracy of polishing the back surface of the semiconductor substrate is 15 μm. become. Thereby, for example, when a via hole is formed in a through hole having a depth of 100 μm and an opening width of 50 μm, the resistance value of the via hole becomes 2 mΩ or less, the parasitic inductance is suppressed, and the FE
The gain of T is improved by 2-3 dB.

【００２４】この構成において、電解Ｃｕメッキ層は、
貫通穴の内面及びその周辺部に設けられており、半導体
基板表面上には１０μｍ以下の厚みで形成されているこ
とが好ましい。In this configuration, the electrolytic Cu plating layer is
It is provided on the inner surface of the through hole and its peripheral portion, and is preferably formed with a thickness of 10 μm or less on the surface of the semiconductor substrate.

【００２５】また、上記いずれかの構成において、下地
金属層は、貫通穴の側壁面に密着するＴｉまたはＣｒか
らなる密着層と、その密着層上に積層されたＮｉまたは
Ｐｔからなるバリヤ層と、そのバリヤ層上に積層された
ＡｕまたはＣｕからなる低抵抗金属層からなることが好
ましい。この構成によれば、密着層は凹状穴との密着性
を向上させる。バリヤ層は、その上に形成されるＡｕ、
Ｃｕ等の低抵抗金属層が半導体基板内に拡散することを
防止する。低抵抗金属層は、その上に形成されるＡｕ、
Ｃｕ等の電解メッキ層をウエハ面内に均一に形成させる
作用を持つ。In any one of the above structures, the base metal layer may include an adhesion layer made of Ti or Cr in close contact with the side wall surface of the through hole, and a barrier layer made of Ni or Pt laminated on the adhesion layer. And a low-resistance metal layer made of Au or Cu laminated on the barrier layer. According to this configuration, the adhesion layer improves the adhesion with the concave hole. The barrier layer is formed of Au,
This prevents a low-resistance metal layer such as Cu from diffusing into the semiconductor substrate. The low-resistance metal layer is formed of Au,
This has the function of uniformly forming an electrolytic plating layer of Cu or the like on the wafer surface.

【００２６】本発明の半導体装置の製造方法は、半導体
基板の表面に素子部を形成する工程と、半導体基板の表
面から選択的に凹状穴を形成する工程と、半導体基板の
表面と凹状穴の内面に下地金属層を形成する工程と、凹
状穴に下地金属層を介して電解Ｃｕメッキ層を充填する
工程と、素子部の接地電極と電解Ｃｕメッキ層とを接続
する配線金属層を形成する工程と、半導体基板に対しそ
の裏面から薄厚化を施して裏面に電解Ｃｕメッキ層を露
出させる工程と、半導体基板の裏面に裏面金属層を形成
する工程とを備える。According to the method of manufacturing a semiconductor device of the present invention, a step of forming an element portion on a surface of a semiconductor substrate, a step of selectively forming a concave hole from the surface of the semiconductor substrate, a step of forming a concave hole from the surface of the semiconductor substrate, A step of forming a base metal layer on the inner surface, a step of filling the concave hole with an electrolytic Cu plating layer via the base metal layer, and a step of forming a wiring metal layer connecting the ground electrode of the element portion and the electrolytic Cu plating layer. A step of reducing the thickness of the semiconductor substrate from the back surface to expose the electrolytic Cu plating layer on the back surface, and a process of forming a back metal layer on the back surface of the semiconductor substrate.

【００２７】また、他の本発明の半導体装置の製造方法
は、半導体基板の表面に素子部を形成する工程と、半導
体基板の表面から選択的に凹状穴を形成する工程と、半
導体基板の表面と凹状穴の内面に下地金属層を形成する
工程と、下地金属層表面に素子部の接地電極と接続され
るように電解Ａｕメッキ層を形成する工程と、凹状穴に
下地金属層及び電解Ａｕメッキ層を介して電解Ｃｕメッ
キ層を充填する工程と、半導体基板に対しその裏面から
薄厚化を施して裏面に電解Ｃｕメッキ層を露出させる工
程と、半導体基板の裏面に裏面金属層を形成する工程と
を備える。According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: forming an element portion on a surface of a semiconductor substrate; forming a concave hole selectively from the surface of the semiconductor substrate; Forming a base metal layer on the inner surface of the concave hole, forming an electrolytic Au plating layer on the surface of the base metal layer so as to be connected to the ground electrode of the element portion, and forming the base metal layer and the electrolytic Au on the concave hole. Filling the electrolytic Cu plating layer via the plating layer, thinning the semiconductor substrate from the back surface to expose the electrolytic Cu plating layer on the back surface, and forming a back metal layer on the back surface of the semiconductor substrate And a step.

【００２８】上記いずれかの方法によれば、貫通穴に形
成されたバイアホールの抵抗値を、十分に低くすること
ができる。すなわち、電解Ｃｕメッキ層は、アスペクト
比の高い穴に対して底部から十分な厚みで形成すること
が容易である。従って、半導体基板の凹状穴の内面に電
解Ｃｕメッキ層を充填し、半導体基板の裏面を研磨して
電解Ｃｕメッキ層を露出させた後に、一般的な研磨精度
の範囲内で、電解Ｃｕメッキ層の十分な厚みを確保する
ことが可能である。According to any one of the above methods, the resistance of the via hole formed in the through hole can be sufficiently reduced. That is, it is easy to form the electrolytic Cu plating layer with a sufficient thickness from the bottom for the hole having a high aspect ratio. Therefore, after filling the inner surface of the concave hole of the semiconductor substrate with the electrolytic Cu plating layer and polishing the back surface of the semiconductor substrate to expose the electrolytic Cu plating layer, within the range of general polishing accuracy, the electrolytic Cu plating layer Can secure a sufficient thickness.

【００２９】上記いずれかの方法において好ましくは、
電解Ｃｕメッキ層を形成する工程において、電解メッキ
に用いるメッキ液を、高分子界面活性剤及びイオウ化合
物の添加剤を含む硫酸銅メッキ液とする。それらの添加
剤を含んだ硫酸銅メッキ液は、プリント配線板のスルー
ホールメッキ及びビルドアップ法プリント配線板のマイ
クロビアメッキに広く使用されている。高分子界面活性
剤はマイクロビア表面部のメッキ成長の抑制、またイオ
ウ化合物はマイクロビア底部のメッキ成長を促進させる
機能を有する。硫酸銅メッキ液にこれら２種類の添加剤
を加えることにより、開口幅８０〜１５０μｍ、アスペ
クト比１程度のマイクロビアへの充填メッキが容易にな
る。すなわち、半導体基板の表面と凹状穴の内面に下地
金属層を形成し、下地金属層を給電層として、半導体の
表面と凹状穴に電解Ｃｕメッキを行う工程において、凹
状穴の底部はメッキ成長が促進され、かつ半導体基板上
はメッキ成長が抑制される。従って、凹状穴の底部は例
えば３５μｍ以上の厚みで成長させ、かつ半導体基板上
は例えば１０μｍ以下の厚みに抑えることが可能であ
る。Preferably, in any of the above methods,
In the step of forming the electrolytic Cu plating layer, a plating solution used for electrolytic plating is a copper sulfate plating solution containing a polymer surfactant and an additive of a sulfur compound. Copper sulfate plating solutions containing these additives are widely used for through-hole plating of printed wiring boards and micro-via plating of build-up printed wiring boards. The polymer surfactant has a function of suppressing the growth of plating on the surface of the microvia, and the sulfur compound has a function of promoting the growth of plating on the bottom of the microvia. By adding these two types of additives to the copper sulfate plating solution, it becomes easy to fill and fill a micro via having an opening width of 80 to 150 μm and an aspect ratio of about 1. That is, in the step of forming a base metal layer on the surface of the semiconductor substrate and the inner surface of the concave hole, and performing electrolytic Cu plating on the surface of the semiconductor and the concave hole using the base metal layer as a power supply layer, the bottom of the concave hole has plating growth. It is promoted and plating growth is suppressed on the semiconductor substrate. Therefore, the bottom of the concave hole can be grown to a thickness of, for example, 35 μm or more, and the thickness on the semiconductor substrate can be suppressed to, for example, 10 μm or less.

【００３０】上記いずれかの方法において好ましくは、
電解Ｃｕメッキ層を形成する工程において、電解メッキ
に用いるメッキ液は、銅濃度が２５〜７５ｇ／Ｌの電解
メッキ液とする。Preferably, in any of the above methods,
In the step of forming the electrolytic Cu plating layer, the plating solution used for the electrolytic plating is an electrolytic plating solution having a copper concentration of 25 to 75 g / L.

【００３１】プリント配線板のスルーホールメッキに使
用される硫酸銅メッキ液としては、均一電着性を重視し
たハイスロー浴と呼ばれる銅濃度１５〜２５ｇ／Ｌの低
銅濃度電解メッキ液が使用される。しかしながらハイス
ロー浴で、本発明に係るバイアホール、例えば深さ１０
０μｍ、開口幅５０μｍの凹状穴に、電解メッキを行う
と、メッキ成長速度が著しく遅く、電解Ｃｕメッキ層を
充填するために処理時間は４時間を要し、生産性に問題
があった。そこで電解メッキに用いるメッキ液の、電解
電流値を上げるため、銅濃度を２５〜７５ｇ／Ｌに高濃
度化すると、深さ１００μｍ、開口幅５０μｍの凹状穴
に前記電解Ｃｕメッキ層を充填するための処理時間は２
時間まで短縮できた。従ってこの構成により、半導体基
板表面から形成した高アスペクト比の凹状穴の内面に、
電解Ｃｕメッキ層を短時間で充填することができ、生産
性が向上する。As a copper sulfate plating solution used for through-hole plating of a printed wiring board, a low copper concentration electrolytic plating solution having a copper concentration of 15 to 25 g / L called a high-throw bath emphasizing uniform electrodeposition is used. . However, in a high throw bath, a via hole according to the invention, for example a depth of 10
When electrolytic plating is performed on a concave hole having a diameter of 0 μm and an opening width of 50 μm, the plating growth rate is extremely slow, and a processing time of 4 hours is required to fill the electrolytic Cu plating layer, which has a problem in productivity. Therefore, in order to increase the electrolytic current value of the plating solution used for electrolytic plating, when the copper concentration is increased to 25 to 75 g / L, the electrolytic Cu plating layer is filled in a concave hole having a depth of 100 μm and an opening width of 50 μm. Processing time is 2
Time was reduced. Therefore, by this configuration, the inner surface of the concave hole having a high aspect ratio formed from the surface of the semiconductor substrate,
The electrolytic Cu plating layer can be filled in a short time, and the productivity is improved.

【００３２】上記いずれかの方法において好ましくは、
電解Ｃｕメッキ層を形成する工程において、電解メッキ
の電解電流値を段階的に減少させてメッキを行う。Preferably, in any of the above methods,
In the step of forming an electrolytic Cu plating layer, plating is performed by gradually reducing the electrolytic current value of electrolytic plating.

【００３３】ビルドアップ法プリント配線板のマイクロ
ビアはアスペクト比１程度であるため、メッキ中の電解
電流値は固定でマイクロビアを充填できる。一方、例え
ば深さ１００μｍ、開口幅５０μｍのアスペクト比２の
凹状穴に、電解Ｃｕメッキを電解電流値固定で行うと、
凹状穴に電解Ｃｕメッキ層が充填されるにつれて電解Ｃ
ｕメッキ層の表面積が減少するため、電流密度が上昇
し、添加剤の平滑性機能が作用しなくなりボイドが発生
する。そこでこの発明の方法では、電解Ｃｕメッキの電
流密度を一定範囲に制御するため、段階的に電解電流値
を減少させるメッキ方法を用いる。この構成により、半
導体基板表面から形成した高いアスペクト比１〜４の凹
状穴の内面に、電解Ｃｕメッキ層を高い平滑性をもって
充填可能となる。Since the microvias of the build-up method printed wiring board have an aspect ratio of about 1, the electrolytic current value during plating can be fixed and the microvias can be filled. On the other hand, for example, when electrolytic Cu plating is performed with a fixed electrolytic current value in a concave hole having a depth of 100 μm and an opening width of 50 μm and an aspect ratio of 2,
As the concave Cu is filled with the electrolytic Cu plating layer, the electrolytic C
Since the surface area of the u-plated layer decreases, the current density increases, and the smoothness function of the additive does not work, and voids are generated. Therefore, in the method of the present invention, in order to control the current density of the electrolytic Cu plating within a certain range, a plating method in which the electrolytic current value is reduced stepwise is used. With this configuration, the inner surface of the concave hole having a high aspect ratio of 1 to 4 formed from the surface of the semiconductor substrate can be filled with the electrolytic Cu plating layer with high smoothness.

【００３４】[0034]

【発明の実施の形態】（実施の形態１）図１および図２
は、本発明の実施の形態１における半導体装置の製造方
法を示す工程別断面図である。図において、図５と同一
の符号は同一または相当する部分を示す。(Embodiment 1) FIGS. 1 and 2
FIG. 5 is a sectional view illustrating the method of manufacturing the semiconductor device in the first embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 5 indicate the same or corresponding parts.

【００３５】以下、この図に基づいて本実施の形態の半
導体装置の製造方法を説明する。まず図１（ａ）に示す
ように、ＧａＡｓ基板１表面にソース電極２ａ、ドレイ
ン電極２ｂ、ゲート電極３を有するＦＥＴを形成する。
次に絶縁膜４を形成し、次いで、図示しないフォトレジ
ストパターンを形成した後、このフォトレジストパター
ンをマスクにして、ＧａＡｓ基板１に、誘導結合型プラ
ズマ（ＩＣＰ）によるドライエッチングを施して、深さ
が１００μｍ、開口幅が５０μｍの凹状穴１ａを形成
し、この後、フォトレジストパターンを除去する。次
に、凹状穴１ａの内面を含むＧａＡｓ基板１表面の全面
に対して、スパッタリングにより厚みが１０００Å程度
のＴｉまたはＣｒからなる密着層と、厚みが２０００Å
程度のＮｉまたはＰｔからなるバリヤ層と、厚みが２０
００Å程度のＡｕまたはＣｕからなる低抵抗金属層をこ
の順に積層した下地金属層５を形成する。Hereinafter, a method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIG. First, as shown in FIG. 1A, an FET having a source electrode 2a, a drain electrode 2b, and a gate electrode 3 is formed on the surface of a GaAs substrate 1.
Next, an insulating film 4 is formed, and then a photoresist pattern (not shown) is formed. Then, using this photoresist pattern as a mask, the GaAs substrate 1 is subjected to dry etching by inductively coupled plasma (ICP), A concave hole 1a having a thickness of 100 μm and an opening width of 50 μm is formed, and thereafter, the photoresist pattern is removed. Next, the entire surface of the GaAs substrate 1 including the inner surface of the concave hole 1a is sputtered with an adhesion layer made of Ti or Cr having a thickness of about 1000Å and a thickness of 2000Å.
A barrier layer of Ni or Pt with a thickness of 20
A base metal layer 5 is formed by laminating a low resistance metal layer made of Au or Cu of about 00 ° in this order.

【００３６】続いて図１（ｂ）に示すように、下地金属
層５の凹状穴を充填すべき部分以外の部分上にフォトレ
ジストパターン６を形成した後、フォトレジストパター
ン６をマスクにして、下地金属層５を給電層として、下
地金属層５表面に電解Ｃｕメッキ層７を、凹状穴１ａの
底部に３５μｍ以上の厚みで形成し、さらに前記ＧａＡ
ｓ基板１上に１０μｍ以下の厚みで堆積するように形成
する。なお、凹状穴１ａの底部における電解Ｃｕメッキ
層７の厚みは、半導体基板を裏面側から機械研磨する際
の研磨精度のみを考慮すれば２０μｍ以上であればよい
が、上記のように３５μｍ以上とすれば実際の工程を容
易に遂行でき、より現実的である。ここで電解Ｃｕメッ
キに使用するメッキ液は、高分子界面活性剤及びイオウ
化合物の添加剤を含む硫酸銅メッキ液であり、かつ銅濃
度は２５〜７５ｇ／Ｌに調整する。さらに電解Ｃｕメッ
キの電解電流値は、凹状穴１ａ１個あたり０．９μＡ、
０．６μＡ及び０．３μＡの順に変化させて、それぞれ
４０分間連続メッキを施す。Subsequently, as shown in FIG. 1B, a photoresist pattern 6 is formed on a portion of the base metal layer 5 other than the portion to be filled with the concave hole, and then the photoresist pattern 6 is used as a mask. Using the underlying metal layer 5 as a power supply layer, an electrolytic Cu plating layer 7 is formed on the surface of the underlying metal layer 5 to a thickness of 35 μm or more at the bottom of the concave hole 1a.
It is formed so as to be deposited on the s substrate 1 with a thickness of 10 μm or less. In addition, the thickness of the electrolytic Cu plating layer 7 at the bottom of the concave hole 1a may be 20 μm or more if only the polishing accuracy when mechanically polishing the semiconductor substrate from the back surface side is considered, but is 35 μm or more as described above. Then, the actual process can be easily performed and is more realistic. Here, the plating solution used for the electrolytic Cu plating is a copper sulfate plating solution containing a polymer surfactant and an additive of a sulfur compound, and the copper concentration is adjusted to 25 to 75 g / L. Further, the electrolytic current value of the electrolytic Cu plating was 0.9 μA per concave hole 1a,
Continuous plating is performed for 40 minutes while changing the order of 0.6 μA and 0.3 μA.

【００３７】ちなみに特開平７−１９３２１４号公報の
従来技術では、本実施の形態の電解Ｃｕメッキ層７に相
当する電解Ａｕメッキ層９を凹状穴１ａ内面に均一に形
成するために、密着金属と低抵抗金属から成る下地金属
層１２と無電解Ｎｉ系合金メッキ層１３を用いて、メッ
キ用給電層を形成しているが、本実施の形態の下地金属
層５は、各金属層のスパッタリング条件及び膜厚を最適
化することにより、凹状穴１ａ内面に均一に被覆され、
電解Ｃｕメッキ層７を形成するための給電層は、下地金
属層５のみで十分である。Incidentally, in the prior art of Japanese Patent Application Laid-Open No. 7-193214, in order to uniformly form the electrolytic Au plating layer 9 corresponding to the electrolytic Cu plating layer 7 of the present embodiment on the inner surface of the concave hole 1a, it is necessary to use Although the power supply layer for plating is formed by using the base metal layer 12 made of a low-resistance metal and the electroless Ni-based alloy plating layer 13, the base metal layer 5 of the present embodiment is formed by sputtering conditions of each metal layer. And by optimizing the film thickness, the inner surface of the concave hole 1a is uniformly covered,
As the power supply layer for forming the electrolytic Cu plating layer 7, only the base metal layer 5 is sufficient.

【００３８】次にフォトレジストパターン６を除去した
後、図１（ｃ）に示すように、下地金属層５の配線とし
て残すべき部分以外の部分上にフォトレジストパターン
８を形成する。次に、フォトレジストパターン８をマス
クにして、下地金属層５を給電層として、下地金属層５
表面及び電解Ｃｕメッキ層７表面に厚さ５μｍ程度の電
解Ａｕメッキ層９を形成する。Next, after removing the photoresist pattern 6, as shown in FIG. 1C, a photoresist pattern 8 is formed on a portion of the base metal layer 5 other than a portion to be left as a wiring. Next, using the photoresist pattern 8 as a mask, the underlying metal layer 5 as a power supply layer,
An electrolytic Au plating layer 9 having a thickness of about 5 μm is formed on the surface and the surface of the electrolytic Cu plating layer 7.

【００３９】さらに図２（ｄ）に示すように、フォトレ
ジストパターン８を除去した後イオンミリングまたはエ
ッチングにより、ＧａＡｓ基板１上に露出した下地金属
層５を選択的に除去する。これにより、ＧａＡｓ基板１
表面上及び凹状穴１ａの内面に形成された下地金属層５
と、凹状穴１ａに下地金属５を介して充填された電解Ｃ
ｕメッキ層７と、ＧａＡｓ基板１表面上と電解Ｃｕメッ
キ層７上に形成された電解Ａｕメッキ層９からなる、ソ
ース電極２ａに接続された配線パターン１０ａが形成さ
れる。Further, as shown in FIG. 2D, after removing the photoresist pattern 8, the underlying metal layer 5 exposed on the GaAs substrate 1 is selectively removed by ion milling or etching. Thereby, the GaAs substrate 1
Base metal layer 5 formed on the surface and on the inner surface of concave hole 1a
And the electrolytic C filled in the concave hole 1a via the base metal 5.
A wiring pattern 10a connected to the source electrode 2a is formed of the u plating layer 7 and the electrolytic Au plating layer 9 formed on the surface of the GaAs substrate 1 and the electrolytic Cu plating layer 7.

【００４０】本実施の形態においては、配線パターン１
０ａ形成の一例として、電解Ａｕメッキ法で形成した電
解Ａｕメッキ層９を用いた場合を示したが、これに代え
て、蒸着やスパッタでＡｕ膜を形成して、それをパター
ンニングして配線パターンとしてもよい。このときに
は、給電層の位置と関係なく配線パターンを形成でき
る。In the present embodiment, the wiring pattern 1
As an example of the formation of the Oa layer, the case where the electrolytic Au plating layer 9 formed by the electrolytic Au plating method is used has been described. However, instead of this, an Au film is formed by vapor deposition or sputtering, and the Au film is patterned and interconnected. It may be a pattern. At this time, the wiring pattern can be formed regardless of the position of the power supply layer.

【００４１】この後図２（ｅ）に示すように、ＧａＡｓ
基板１を裏面側から機械研磨し、凹状穴１ａを貫通させ
て貫通穴１ｂを形成する。これにより配線パターン１０
ａの底部を貫通穴１ｂから露出させ、この露出した配線
パターン１０ａの表面とＧａＡｓ基板１の裏面に蒸着ま
たはメッキにより裏面金属層１１を形成する。このよう
にして、貫通穴１ｂを通して、配線パターン１０ａと裏
面配線としての裏面金属層１１が導通したバイアホール
が得られる。Thereafter, as shown in FIG.
The substrate 1 is mechanically polished from the back side to penetrate the concave hole 1a to form a through hole 1b. Thereby, the wiring pattern 10
The bottom of a is exposed from the through hole 1b, and a back metal layer 11 is formed on the exposed surface of the wiring pattern 10a and the back of the GaAs substrate 1 by vapor deposition or plating. In this way, a via hole in which the wiring pattern 10a and the back metal layer 11 as the back wiring are conducted through the through hole 1b is obtained.

【００４２】（実施の形態２）図３および図４は、本発
明の実施の形態２における半導体装置の製造方法を示す
工程別断面図である。図において、図５と同一符号は同
一または相当する部分を示す。(Embodiment 2) FIGS. 3 and 4 are sectional views showing steps of a method for manufacturing a semiconductor device according to Embodiment 2 of the present invention. In the figure, the same reference numerals as those in FIG. 5 indicate the same or corresponding parts.

【００４３】以下、この図に基づいて本実施の形態の半
導体装置の製造方法を説明する。まず図３（ａ）に示す
ように、ＧａＡｓ基板１表面にソース電極２ａ、ドレイ
ン電極２ｂ、ゲート電極３を有するＦＥＴを形成する。
次に絶縁膜４を形成し、次いで、図示しないフォトレジ
ストパターンを形成した後、このフォトレジストパター
ンをマスクにして、ＧａＡｓ基板１に、誘導結合型プラ
ズマ（ＩＣＰ）によるドライエッチングを施して、深さ
が１００μｍ、開口幅が５０μｍの凹状穴１ａを形成
し、この後、フォトレジストパターンを除去する。次
に、凹状穴１ａの内面を含むＧａＡｓ基板１表面の全面
に対して、スパッタリングにより厚みが１０００Å程度
のＴｉまたはＣｒからなる密着層と、厚みが２０００Å
程度のＮｉまたはＰｔからなるバリヤ層と、厚みが２０
００Å程度のＡｕまたはＣｕからなる低抵抗金属層をこ
の順に積層した下地金属層５を形成する。Hereinafter, a method of manufacturing the semiconductor device according to the present embodiment will be described with reference to FIG. First, as shown in FIG. 3A, an FET having a source electrode 2a, a drain electrode 2b, and a gate electrode 3 is formed on the surface of a GaAs substrate 1.
Next, an insulating film 4 is formed, and then a photoresist pattern (not shown) is formed. Then, using this photoresist pattern as a mask, the GaAs substrate 1 is subjected to dry etching by inductively coupled plasma (ICP) to form a A concave hole 1a having a thickness of 100 μm and an opening width of 50 μm is formed, and thereafter, the photoresist pattern is removed. Next, the entire surface of the GaAs substrate 1 including the inner surface of the concave hole 1a is sputtered with an adhesion layer made of Ti or Cr having a thickness of about 1000Å and a thickness of 2000Å.
A barrier layer of Ni or Pt with a thickness of 20
A base metal layer 5 is formed by laminating a low resistance metal layer made of Au or Cu of about 00 ° in this order.

【００４４】続いて図３（ｂ）に示すように、下地金属
層５の配線として残すべき部分以外の部分上にフォトレ
ジストパターン８を形成した後、フォトレジストパター
ン８をマスクにして、下地金属層５を給電層として、下
地金属層５表面に厚み５μｍの程度の電解Ａｕメッキ層
９を形成する。Subsequently, as shown in FIG. 3B, after a photoresist pattern 8 is formed on a portion of the underlying metal layer 5 other than a portion to be left as a wiring, the photoresist pattern 8 is used as a mask to form the underlying metal layer. Using the layer 5 as a power supply layer, an electrolytic Au plating layer 9 having a thickness of about 5 μm is formed on the surface of the base metal layer 5.

【００４５】次に図３（ｃ）に示すように、フォトレジ
ストパターン８を除去した後、次の工程で電解Ｃｕメッ
キ層を充填すべき凹状穴１ａおよびその周囲以外の部分
上にフォトレジストパターン６を形成する。次に、フォ
トレジストパターン６をマスクにして、下地金属層５を
給電層として、電解Ａｕメッキ層９の表面に、電解Ｃｕ
メッキ層７を凹状穴１ａの底部に３５μｍ以上の厚みで
形成し、さらにＧａＡｓ基板１上に１０μｍ以下の厚み
で堆積するように形成する。ここで電解Ｃｕメッキに使
用するメッキ液は、高分子界面活性剤及びイオウ化合物
の添加剤を含む硫酸銅メッキ液であり、かつ銅濃度は２
５〜７５ｇ／Ｌに調整する。さらに電解Ｃｕメッキに際
して、１個の凹状穴１ａあたり電解電流値は、０．９μ
Ａ、０．６μＡ及び０．３μＡの順に変化させて、それ
ぞれ４０分間連続メッキを施す。Next, as shown in FIG. 3 (c), after the photoresist pattern 8 is removed, the photoresist pattern is formed on the recessed hole 1a to be filled with the electrolytic Cu plating layer in the next step and on the portion other than the periphery thereof. 6 is formed. Next, using the photoresist pattern 6 as a mask, and using the underlying metal layer 5 as a power supply layer, an electrolytic Cu plating layer 9 is formed on the surface of the electrolytic Au plating layer 9.
The plating layer 7 is formed at the bottom of the concave hole 1a with a thickness of 35 μm or more, and is formed on the GaAs substrate 1 so as to be deposited at a thickness of 10 μm or less. Here, the plating solution used for the electrolytic Cu plating is a copper sulfate plating solution containing a polymer surfactant and an additive of a sulfur compound, and the copper concentration is 2%.
Adjust to 5 to 75 g / L. Further, at the time of electrolytic Cu plating, the electrolytic current value per one concave hole 1a is 0.9 μm.
A, 0.6 μA and 0.3 μA are sequentially changed, and continuous plating is performed for 40 minutes each.

【００４６】フォトレジストパターン６を除去した後、
図４（ｄ）に示すように、イオンミリングまたはエッチ
ングにより、ＧａＡｓ基板１上に露出した下地金属層５
を選択的に除去する。これにより、ＧａＡｓ基板１表面
及び凹状穴１ａの内面上に形成された下地金属層５及び
電解Ａｕメッキ層９と、電解Ａｕメッキ層９を介し凹状
穴１ａに充填された電解Ｃｕメッキ層７からなる、ソー
ス電極２ａに接続された配線パターン１０ａが形成され
る。After removing the photoresist pattern 6,
As shown in FIG. 4D, the underlying metal layer 5 exposed on the GaAs substrate 1 by ion milling or etching.
Is selectively removed. Thereby, the base metal layer 5 and the electrolytic Au plating layer 9 formed on the surface of the GaAs substrate 1 and the inner surface of the concave hole 1a and the electrolytic Cu plating layer 7 filled in the concave hole 1a via the electrolytic Au plating layer 9 are formed. The wiring pattern 10a connected to the source electrode 2a is formed.

【００４７】この後図４（ｅ）に示すように、ＧａＡｓ
基板１を裏面側から機械研磨し、凹状穴１ａを貫通させ
て貫通穴１ｂを形成する。これにより配線パターン１０
ａの底部を貫通穴１ｂから露出させ、この露出した配線
パターン１０ａの表面とＧａＡｓ基板１の裏面に蒸着ま
たはメッキにより裏面金属層１１を形成する。このよう
にして、貫通穴１ｂを通して、配線パターン１０ａと裏
面配線としての裏面金属層１１が導通したバイアホール
が得られる。Thereafter, as shown in FIG.
The substrate 1 is mechanically polished from the back side to penetrate the concave hole 1a to form a through hole 1b. Thereby, the wiring pattern 10
The bottom of a is exposed from the through hole 1b, and a back metal layer 11 is formed on the exposed surface of the wiring pattern 10a and the back of the GaAs substrate 1 by vapor deposition or plating. In this way, a via hole in which the wiring pattern 10a and the back metal layer 11 as the back wiring are conducted through the through hole 1b is obtained.

【００４８】上記のような構成を取ることで、バイアホ
ールの抵抗値が従来の４〜１０ｍΩから２ｍΩ以下に低
減し、その結果、寄生インダクタンスが抑制されＦＥＴ
の利得が２〜３ｄＢ向上する。With the above configuration, the resistance value of the via hole is reduced from 4 to 10 mΩ to 2 mΩ or less. As a result, the parasitic inductance is suppressed and the
Is improved by 2 to 3 dB.

【００４９】[0049]

【発明の効果】本発明によれば、半導体基板の表面から
選択的に形成された高アスペクト比の貫通穴に、低抵抗
金属である電解Ｃｕメッキ層を高い平滑性をもって充填
したバイアホールを有する半導体装置が構成され、貫通
穴の開口部を縮小でき、半導体素子の小型化が可能にな
る。しかも、貫通穴に低抵抗金属である電解Ｃｕメッキ
層を十分な厚みを確保して形成できるため、バイアホー
ルの抵抗値が低減し、その結果、寄生インダクタンスが
抑制され利得が向上する。さらに、貫通穴に充填した電
解Ｃｕメッキ層と裏面金属は密着性よく接触しているた
め、バイアホールの温度サイクルによる信頼性が向上す
る。According to the present invention, a high-aspect-ratio through-hole selectively formed from the surface of a semiconductor substrate has a via hole filled with an electrolytic Cu plating layer, which is a low-resistance metal, with high smoothness. A semiconductor device is configured, the opening of the through hole can be reduced, and the size of the semiconductor element can be reduced. In addition, since the electrolytic Cu plating layer, which is a low-resistance metal, can be formed in the through hole with a sufficient thickness, the resistance value of the via hole is reduced, and as a result, the parasitic inductance is suppressed and the gain is improved. Furthermore, since the electrolytic Cu plating layer filled in the through hole and the back metal are in good contact with each other, the reliability of the via hole due to the temperature cycle is improved.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施の形態１における半導体装置の製
造方法を示す工程別断面図FIG. 1 is a cross-sectional view illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention;

【図２】図１に続く工程を示す工程別断面図FIG. 2 is a sectional view showing the step following FIG.

【図３】本発明の実施の形態２における半導体装置の製
造方法を示す工程別断面図FIG. 3 is a sectional view illustrating each step of the method for manufacturing a semiconductor device according to the second embodiment of the present invention.

【図４】図３に続く工程を示す工程別断面図FIG. 4 is a sectional view showing the step following FIG. 3 by step;

【図５】従来例の半導体装置の製造方法を示す工程別断
面図FIG. 5 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a conventional example.

【図６】従来例の半導体装置の製造方法における電解Ａ
ｕメッキ層の不具合を説明するための断面図FIG. 6 is a diagram illustrating a conventional electrolytic method A for manufacturing a semiconductor device.
Sectional view for explaining the problem of the u plating layer

【図７】従来例の半導体装置の製造方法における配線パ
ターンの不具合を説明するための断面図FIG. 7 is a cross-sectional view for explaining a problem of a wiring pattern in a conventional method of manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

１ ＧａＡｓ基板 １ａ 凹状穴 １ｂ 貫通穴 ２ａ ソース電極 ２ｂ ドレイン電極 ３ ゲート電極 ４ 絶縁膜 ５ 下地金属層 ６ フォトレジストパターン ７ 電解Ｃｕメッキ層 ８ フォトレジストパターン ９ 電解Ａｕメッキ層 １０ａ 配線パターン １０ｂ 配線パターン １１ 裏面金属層 １２ 下地金属層 １３ 無電解Ｎｉ系合金メッキ層 Reference Signs List 1 GaAs substrate 1a concave hole 1b through hole 2a source electrode 2b drain electrode 3 gate electrode 4 insulating film 5 base metal layer 6 photoresist pattern 7 electrolytic Cu plating layer 8 photoresist pattern 9 electrolytic Au plating layer 10a wiring pattern 10b wiring pattern 11 Back metal layer 12 Base metal layer 13 Electroless Ni-based alloy plating layer

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 GG02 HH07 HH11 HH13 HH17 HH18 JJ07 JJ11 JJ13 JJ17 JJ18 MM08 MM13 MM30 NN05 NN15 PP15 PP19 PP27 QQ07 QQ08 QQ12 QQ14 QQ27 QQ37 QQ47 WW00 WW01 WW02 WW04 WW08 WW10 XX03 XX09 5F102 FA00 GB01 GC01 GD01 GJ05 HC11 HC16 HC30  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) GC01 GD01 GJ05 HC11 HC16 HC30

Claims (11)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板の表面に形成された素子部
と、前記半導体基板を貫通した貫通穴と、前記半導体基
板の表面と前記貫通穴の側壁面に形成された下地金属層
と、前記貫通穴に前記下地金属層を介して充填された電
解Ｃｕメッキ層と、前記素子部の接地電極と前記電解Ｃ
ｕメッキ層とを接続した配線金属層と、前記半導体基板
の裏面に前記電解Ｃｕメッキ層と接続して形成された裏
面金属層とを備えたことを特徴とする半導体装置。An element portion formed on a surface of the semiconductor substrate; a through hole penetrating the semiconductor substrate; a base metal layer formed on a surface of the semiconductor substrate and a side wall surface of the through hole; An electrolytic Cu plating layer in which holes are filled through the base metal layer, a ground electrode of the element portion, and the electrolytic C
A semiconductor device comprising: a wiring metal layer connected to a u-plate layer; and a back metal layer formed on the back surface of the semiconductor substrate by connecting to the electrolytic Cu plating layer. 【請求項２】 半導体基板の表面に形成された素子部
と、前記半導体基板を貫通した貫通穴と、前記素子部を
含む半導体基板の表面と前記貫通穴の側壁面に形成され
た下地金属層と、前記下地金属層表面に前記素子部の接
地電極と接続して形成された電解Ａｕメッキ層と、前記
貫通穴に前記下地金属層及び前記電解Ａｕメッキ層を介
して充填された電解Ｃｕメッキ層と、前記半導体基板の
裏面に前記電解Ｃｕメッキ層と接続して形成された裏面
金属層とを備えたことを特徴とする半導体装置。2. An element portion formed on a surface of a semiconductor substrate, a through hole penetrating the semiconductor substrate, a base metal layer formed on a surface of the semiconductor substrate including the element portion and a side wall surface of the through hole. And an electrolytic Au plating layer formed on the surface of the underlying metal layer by connecting to a ground electrode of the element portion; and electrolytic Cu plating filled in the through hole via the underlying metal layer and the electrolytic Au plating layer. A semiconductor device comprising: a layer; and a back metal layer formed on the back surface of the semiconductor substrate so as to be connected to the electrolytic Cu plating layer. 【請求項３】 前記貫通穴は、開口幅が１０〜６０μ
ｍ、アスペクト比が０．５〜４であることを特徴とする
請求項１または２に記載の半導体装置。3. The through hole has an opening width of 10 to 60 μm.
3. The semiconductor device according to claim 1, wherein m and the aspect ratio are 0.5 to 4. 【請求項４】 前記電解Ｃｕメッキ層は、前記貫通穴の
底部から２０μｍ以上の厚みで充填されていることを特
徴とする請求項１または２に記載の半導体装置。4. The semiconductor device according to claim 1, wherein the electrolytic Cu plating layer is filled with a thickness of 20 μm or more from the bottom of the through hole. 【請求項５】 前記電解Ｃｕメッキ層は、前記貫通穴の
内面及びその周辺部に設けられており、前記半導体基板
表面上には１０μｍ以下の厚みで形成されていることを
特徴とする請求項４に記載の半導体装置。5. The semiconductor device according to claim 1, wherein the electrolytic Cu plating layer is provided on an inner surface of the through hole and a peripheral portion thereof, and is formed with a thickness of 10 μm or less on the surface of the semiconductor substrate. 5. The semiconductor device according to 4. 【請求項６】 前記下地金属層は、前記貫通穴の側壁面
に密着するＴｉまたはＣｒからなる密着層と、その密着
層上に積層されたＮｉまたはＰｔからなるバリヤ層と、
そのバリヤ層上に積層されたＡｕまたはＣｕからなる低
抵抗金属層からなることを特徴とする請求項１または２
に記載の半導体装置。6. The base metal layer includes: an adhesion layer made of Ti or Cr in close contact with a side wall surface of the through hole; a barrier layer made of Ni or Pt laminated on the adhesion layer;
3. A low-resistance metal layer made of Au or Cu laminated on the barrier layer.
3. The semiconductor device according to claim 1. 【請求項７】 半導体基板の表面に素子部を形成する工
程と、前記半導体基板の表面から選択的に凹状穴を形成
する工程と、前記半導体基板の表面と前記凹状穴の内面
に下地金属層を形成する工程と、前記凹状穴に前記下地
金属層を介して電解Ｃｕメッキ層を充填する工程と、前
記素子部の接地電極と前記電解Ｃｕメッキ層とを接続す
る配線金属層を形成する工程と、前記半導体基板に対し
その裏面から薄厚化を施して裏面に前記電解Ｃｕメッキ
層を露出させる工程と、前記半導体基板の裏面に裏面金
属層を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。7. A step of forming an element portion on a surface of a semiconductor substrate, a step of selectively forming a concave hole from the surface of the semiconductor substrate, and a step of forming a base metal layer on the surface of the semiconductor substrate and an inner surface of the concave hole. Forming a hole, filling the concave hole with an electrolytic Cu plating layer via the base metal layer, and forming a wiring metal layer connecting the ground electrode of the element portion and the electrolytic Cu plating layer. A step of reducing the thickness of the semiconductor substrate from the back surface to expose the electrolytic Cu plating layer on the back surface, and a step of forming a back metal layer on the back surface of the semiconductor substrate. A method for manufacturing a semiconductor device. 【請求項８】 半導体基板の表面に素子部を形成する工
程と、前記半導体基板の表面から選択的に凹状穴を形成
する工程と、前記半導体基板の表面と前記凹状穴の内面
に下地金属層を形成する工程と、前記下地金属層表面に
前記素子部の接地電極と接続されるように電解Ａｕメッ
キ層を形成する工程と、前記凹状穴に前記下地金属層及
び前記電解Ａｕメッキ層を介して電解Ｃｕメッキ層を充
填する工程と、前記半導体基板に対しその裏面から薄厚
化を施して裏面に前記電解Ｃｕメッキ層を露出させる工
程と、前記半導体基板の裏面に裏面金属層を形成する工
程とを備えたことを特徴とする半導体装置の製造方法。8. A step of forming an element portion on the surface of the semiconductor substrate, a step of selectively forming a concave hole from the surface of the semiconductor substrate, and a step of forming a base metal layer on the surface of the semiconductor substrate and the inner surface of the concave hole. Forming an electrolytic Au plating layer on the surface of the underlying metal layer so as to be connected to the ground electrode of the element portion; and forming the concave hole through the underlying metal layer and the electrolytic Au plating layer via the underlying metal layer and the electrolytic Au plating layer. Filling the electrolytic Cu plating layer with a metal substrate, thinning the semiconductor substrate from the back surface to expose the electrolytic Cu plating layer on the back surface, and forming a back metal layer on the back surface of the semiconductor substrate. And a method for manufacturing a semiconductor device. 【請求項９】 前記電解Ｃｕメッキ層を充填する工程に
おいて、電解メッキに用いるメッキ液は、高分子界面活
性剤及びイオウ化合物の添加剤を含む硫酸銅メッキ液で
あることを特徴とする請求項７または８記載の半導体装
置の製造方法。9. The plating solution used for electrolytic plating in the step of filling the electrolytic Cu plating layer is a copper sulfate plating solution containing a polymer surfactant and an additive of a sulfur compound. 9. The method for manufacturing a semiconductor device according to 7 or 8. 【請求項１０】 前記電解Ｃｕメッキ層を充填する工程
において、前記電解メッキに用いるメッキ液は、銅濃度
が２５〜７５ｇ／Ｌの電解メッキ液であることを特徴と
する請求項７または８記載の半導体装置の製造方法。10. The plating solution used for the electrolytic plating in the step of filling the electrolytic Cu plating layer is an electrolytic plating solution having a copper concentration of 25 to 75 g / L. Of manufacturing a semiconductor device. 【請求項１１】 前記電解Ｃｕメッキ層を充填する工程
において、前記電解メッキの電解電流値を段階的に減少
させてメッキを行うことを特徴とする請求項７または８
記載の半導体装置の製造方法。11. The method according to claim 7, wherein, in the step of filling the electrolytic Cu plating layer, plating is performed by gradually decreasing an electrolytic current value of the electrolytic plating.
The manufacturing method of the semiconductor device described in the above.
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