JP2002184179A - Random access device for sdram - Google Patents
Random access device for sdramInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＳＤＲＡＭのラン
ダムアクセス装置に関し、より詳しくはＳＤＲＡＭへの
アクセスに特徴を有するＳＤＲＡＭのランダムアクセス
装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a random access device for an SDRAM, and more particularly to a random access device for an SDRAM having a feature in accessing the SDRAM.
【０００２】[0002]
【従来の技術】近年、データ処理の高速化に伴って、複
数のバンクを備えたシンクロナスＤＲＡＭ（ＳＤＲＡ
Ｍ）がデータ処理に多用され、特に、画像の回転処理に
用いられている。具体的には、図１０及び図１１に示す
ように、バンク０〜バンク３の４バンクで構成されたＳ
ＤＲＡＭを画像の回転処理に用いる場合には、以下のよ
うな処理が実行される。すなわち、画データを記憶する
場合には、バンク０〜バンク３を順次切り換えながら、
主走査方向における１ワード（＝１６〔ｂｉｔ〕）単位
の画データを記憶する。なお、同図において、「０〜
３」の数字は、１ワードの画データが記憶されたバンク
を示している。ここで、４つのバンクを順次切り換えな
がら、１ワードの画データを記憶しているのは、プリチ
ャージサイクルを考慮したからである。一方、１ワード
の画データを読み出す場合には、バンク０〜バンク３を
順次切り換えながら、副走査方向に１ワードの画データ
を読み出す。その結果、画データの回転処理が実行され
る。2. Description of the Related Art In recent years, with the speeding up of data processing, a synchronous DRAM (SDRA) having a plurality of banks has been developed.
M) is frequently used in data processing, and particularly used in image rotation processing. Specifically, as shown in FIG. 10 and FIG.
When a DRAM is used for image rotation processing, the following processing is executed. That is, when storing image data, while sequentially switching banks 0 to 3,
The image data is stored in units of one word (= 16 [bit]) in the main scanning direction. In FIG.
The numeral “3” indicates a bank in which one-word image data is stored. Here, the reason why one word of image data is stored while sequentially switching the four banks is because a precharge cycle is considered. On the other hand, when reading out one word of image data, one word of image data is read out in the sub-scanning direction while sequentially switching banks 0 to 3. As a result, image data rotation processing is executed.
【０００３】より具体的には、図１０（ａ）、（ｂ）に
示すように、主走査方向における１ラインが奇数ワード
である場合、つまり１ラインが奇数ワードで構成されて
いる場合には、１ラインにおける最後の１ワードの画デ
ータがバンク０〜バンク３のいずれかのバンクに記憶さ
れることになる。換言すれば、１ラインにおける先頭の
１ワードの画データがバンク０〜バンク３のいずれかの
バンクに記憶されることになる。このため、画データの
回転処理を実行するために、副走査方向に１ワードの画
データを読み出す場合には、バンク０〜バンク３に順次
アクセスすることができる。その結果、あるバンクにお
ける１ワードの画データを読み出している間に、他のバ
ンクのプリチャージを実行することができる。従って、
高速に画データを読み出すことができる。More specifically, as shown in FIGS. 10A and 10B, when one line in the main scanning direction is an odd word, that is, when one line is constituted by an odd word. The image data of the last one word in one line is stored in one of the banks 0 to 3. In other words, the image data of the first word in one line is stored in any one of the banks 0 to 3. For this reason, when reading out one word of image data in the sub-scanning direction in order to execute the image data rotation processing, the banks 0 to 3 can be sequentially accessed. As a result, while one word of image data in a certain bank is being read, precharging of another bank can be executed. Therefore,
Image data can be read at high speed.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、図１１
（ａ）、（ｂ）に示すように、主走査方向における１ラ
インが偶数ワードである場合、つまり１ラインが偶数ワ
ードで構成されている場合には、１ラインにおける最後
の１ワードの画データがバンク１のみ、又はバンク１若
しくはバンク３に記憶されることになる。換言すれば、
１ラインにおける先頭の１ワードの画データがバンク０
のみ、又はバンク０若しくはバンク２に記憶されること
になる。このため、画データの回転処理を実行するため
に、副走査方向に１ワードの画データを読み出す場合に
は、同一のバンクのみ（例えばバンク２のみ）、又は２
つのバンク（例えばバンク０，バンク２）を交互にアク
セスすることになる。しかし、同一のバンクのみ、又は
２つのバンクを交互にアクセスしても、プリチャージが
終了するまでは、次の１ワードの画データを読み出すこ
とができない。その結果、高速に画データを読み出すこ
とができない。However, FIG.
As shown in (a) and (b), when one line in the main scanning direction is an even-numbered word, that is, when one line is constituted by an even-numbered word, image data of the last one word in one line Is stored only in bank 1 or in bank 1 or bank 3. In other words,
The image data of the first word in one line is stored in bank 0
Only, or in bank 0 or bank 2. Therefore, in order to execute the image data rotation processing, when reading out one word of image data in the sub-scanning direction, only the same bank (for example, only bank 2) or 2
Two banks (for example, bank 0 and bank 2) are accessed alternately. However, even if only the same bank or two banks are alternately accessed, the next one word of image data cannot be read until the precharge is completed. As a result, image data cannot be read at high speed.
【０００５】本発明は、このような問題点に着目してな
されたものであって、その目的は、高速にデータを読み
出すことが可能なＳＤＲＡＭのランダムアクセス装置を
提供することにある。The present invention has been made in view of such a problem, and an object of the present invention is to provide a random access device of an SDRAM capable of reading data at high speed.
【０００６】[0006]
【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に記載の発明では、複数のバンクを備
え、それらのバンクを切り換えながらデータの書き込み
及び読み出しを行うＳＤＲＡＭのランダムアクセス装置
において、１ラインが偶数ワードの場合には、アドレス
のインクリメントに基づいて、ＳＤＲＡＭに対して何も
実行しない制御手段を備えた。In order to achieve the above object, according to the first aspect of the present invention, there is provided a random access memory for an SDRAM having a plurality of banks and writing and reading data while switching the banks. In the apparatus, when one line is an even-numbered word, a control means for executing nothing to the SDRAM based on the increment of the address is provided.
【０００７】請求項２に記載の発明では、請求項１に記
載のＳＤＲＡＭのランダムアクセス装置において、制御
手段は、バンクを周回しながらデータの書き込み及び読
み出しを行うとともに、１ラインが偶数ワードの場合に
は、アドレスのインクリメントに基づいて、ＳＤＲＡＭ
に対して何も実行しない。According to a second aspect of the present invention, in the SDRAM random access device according to the first aspect, the control means writes and reads data while circulating through the bank, and controls when one line is an even word. SDRAM based on the address increment
Do nothing to
【０００８】請求項３に記載の発明では、請求項１また
は請求項２に記載のＳＤＲＡＭのランダムアクセス装置
において、制御手段は、１ラインが偶数ワードの場合に
は、アドレスのインクリメントに基づいて、ダミーワー
ドを付加する。According to a third aspect of the present invention, in the SDRAM random access device according to the first or second aspect, when one line is an even-numbered word, the control means sets the address based on an address increment based on an even number of words. Add a dummy word.
【０００９】[0009]
【発明の実施の形態】以下に、本発明に係るＳＤＲＡＭ
のランダムアクセス装置の一実施形態について図面を用
いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An SDRAM according to the present invention will be described below.
An embodiment of the random access device will be described with reference to the drawings.
【００１０】図１に示すように、ＳＤＲＡＭのランダム
アクセス装置１は、メモリ制御部１０と、データ制御部
２０とから構成されている。メモリ制御部１０は、ＳＤ
ＲＡＭ３０を制御する。データ制御部２０は、メモリ制
御部１０の制御に基づいて、データをＳＤＲＡＭ３０に
入出力する。As shown in FIG. 1, the random access device 1 of the SDRAM comprises a memory control unit 10 and a data control unit 20. The memory control unit 10 stores the SD
The RAM 30 is controlled. The data control unit 20 inputs and outputs data to and from the SDRAM 30 under the control of the memory control unit 10.
【００１１】図２に示すように、メモリ制御部１０は、
アクセス制御部１１０、第１制御信号生成部１２１〜第
４制御信号生成部１２４、第１ＡＮＤ回路１３１〜第４
ＡＮＤ回路１３４、アドレス制御部１４０から構成され
ている。As shown in FIG. 2, the memory control unit 10
Access control section 110, first control signal generation section 121 to fourth control signal generation section 124, first AND circuit 131 to fourth
It comprises an AND circuit 134 and an address control unit 140.
【００１２】アクセス制御部１１０は、図示しないＤＭ
Ａ（Direct Memory Access）コントローラからのＡｃｋ
信号に基づいて、第１制御信号生成部１２１〜第４制御
信号生成部１２４のいずれかの制御信号生成部から発生
する各信号のタイミングを制御する。The access control unit 110 includes a DM (not shown).
Ack from A (Direct Memory Access) controller
The timing of each signal generated from any one of the first to fourth control signal generators 121 to 124 is controlled based on the signal.
【００１３】また、アクセス制御部１１０は、１ライン
のワード数を記憶するレジスタ１１１と、ワード数をカ
ウントするカウンタ１１２とを備えている。すなわち、
カウンタ１１２は、１ラインのワード数をカウントし
て、１ラインが奇数ワードか偶数ワードかを判断する。
さらに、アクセス制御部１１０は、ＳＤＲＡＭ３０のア
ドレス及びバンクを制御する外部アドレス信号ａｄｄ
（以下、ａｄｄ信号と略記）をアドレス制御部１４０に
出力する。The access control unit 110 includes a register 111 for storing the number of words in one line, and a counter 112 for counting the number of words. That is,
The counter 112 counts the number of words in one line and determines whether one line is an odd word or an even word.
Further, the access control unit 110 controls the external address signal add for controlling the address and the bank of the SDRAM 30.
(Hereinafter, abbreviated as “add signal”) to the address control unit 140.
【００１４】第１制御信号生成部１２１〜第４制御信号
生成部１２４は、それぞれロウアドレスストローブ信号
／ＲＡＳ１〜／ＲＡＳ４（以下、／ＲＡＳ１信号〜／Ｒ
ＡＳ４信号と略記）、コラムアドレスストローブ信号／
ＣＡＳ１〜／ＣＡＳ４（以下、／ＣＡＳ１信号〜／ＣＡ
Ｓ４信号と略記）、ライトイネーブル信号／ＷＥ１〜／
ＷＥ４（以下、／ＷＥ１信号〜／ＷＥ４信号と略記）、
データイネーブル信号／ＤＥＮ１〜／ＤＥＮ４（以下、
／ＤＥＮ１信号〜／ＤＥＮ４信号と略記）、ネクストイ
ネーブル信号／ＮＥＮ１〜／ＮＥＮ４（以下、／ＮＥＮ
１信号〜／ＮＥＮ４信号と略記）を出力する。The first to fourth control signal generators 121 to 124 respectively include row address strobe signals / RAS1 to / RAS4 (hereinafter, / RAS1 signals to / R1).
AS4 signal), column address strobe signal /
CAS1 to / CAS4 (hereinafter, / CAS1 signal to / CA
S4 signal), write enable signals / WE1-//
WE4 (hereinafter abbreviated as / WE1 signal to / WE4 signal),
Data enable signals / DEN1 to / DEN4 (hereinafter, referred to as
/ DEN1 to / DEN4 signals), next enable signals / NEN1 to / NEN4 (hereinafter, / NEN4).
1 to / NEN4 signal).
【００１５】ここで、／ＮＥＮ１信号〜／ＮＥＮ４信号
とについて説明する。図２に示すように、第１制御信号
生成部１２１の／ＮＥＮ１信号は、第２制御信号生成部
１２２に入力されている。第２制御信号生成部１２２の
／ＮＥＮ２信号は、第３制御信号生成部１２３に入力さ
れている。第３制御信号生成部１２３の／ＮＥＮ３信号
は、第４制御信号生成部１２４に入力されている。すな
わち、／ＮＥＮ１信号〜／ＮＥＮ３信号は、後段に接続
されている制御信号生成部から発生する各信号のタイミ
ングを制御する。具体的には、／ＮＥＮ１信号は、第２
制御信号生成部１２２から発生する各信号のタイミング
を制御する。同じく、／ＮＥＮ２信号は、第３制御信号
生成部１２３から発生する各信号のタイミングを制御す
る。同じく、／ＮＥＮ３信号は、第４制御信号生成部１
２４から発生する各信号のタイミングを制御する。な
お、／ＤＥＮ１信号〜／ＤＥＮ４信号は、データを読み
出すときのストローブ信号である。Here, the signals / NEN1 to / NEN4 will be described. As shown in FIG. 2, the / NEN1 signal of the first control signal generator 121 is input to the second control signal generator 122. The / NEN2 signal of the second control signal generator 122 is input to the third control signal generator 123. The / NEN3 signal of the third control signal generator 123 is input to the fourth control signal generator 124. That is, the signals / NEN1 to / NEN3 control the timing of each signal generated from the control signal generator connected at the subsequent stage. Specifically, the / NEN1 signal is
The timing of each signal generated from the control signal generator 122 is controlled. Similarly, the / NEN2 signal controls the timing of each signal generated from the third control signal generator 123. Similarly, the / NEN3 signal is the fourth control signal generator 1
24 controls the timing of each signal. The signals / DEN1 to / DEN4 are strobe signals for reading data.
【００１６】第１ＡＮＤ回路１３１は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＲＡＳ１信号〜／ＲＡＳ４信号の論理積を、ＳＤＲＡ
Ｍ３０へのロウアドレスストローブ信号／ＲＡＳ（以
下、／ＲＡＳ信号と略記）として、ＳＤＲＡＭ３０へ出
力する。The first AND circuit 131 converts the logical product of the signals / RAS1 to / RAS4 output from the first to fourth control signal generators 121 to 124 into an SDRA signal.
Output to SDRAM 30 as row address strobe signal / RAS (hereinafter abbreviated as / RAS signal) to M30.
【００１７】第２ＡＮＤ回路１３２は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＣＡＳ１信号〜／ＣＡＳ４信号の論理積を、ＳＤＲＡ
Ｍ３０へのコラムアドレスストローブ信号／ＣＡＳ（以
下、／ＣＡＳ信号と略記）として、ＳＤＲＡＭ３０へ出
力する。The second AND circuit 132 calculates the logical product of the / CAS1 signal to / CAS4 signal output from the first to fourth control signal generators 121 to 124 by SDRA.
Output to SDRAM 30 as column address strobe signal / CAS to M30 (hereinafter abbreviated as / CAS signal).
【００１８】第３ＡＮＤ回路１３３は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＷＥ１信号〜／ＷＥ４の論理積を、ＳＤＲＡＭ３０へ
のライトイネーブル信号／ＷＥ（以下、／ＷＥ信号と略
記）として、ＳＤＲＡＭ３０へ出力する。The third AND circuit 133 converts the logical product of the signals / WE1 to / WE4 output from the first control signal generator 121 to the fourth control signal generator 124 into a write enable signal / WE (hereinafter, referred to as "WE") to the SDRAM 30. / WE signal).
【００１９】第４ＡＮＤ回路１３４は、第１制御信号生
成部１２１〜第４制御信号生成部１２４から出力された
／ＤＥＮ１信号〜／ＤＥＮ４信号の論理積を、ＳＤＲＡ
Ｍ３０へのデータイネーブル信号／ＤＥＮ（以下、／Ｄ
ＥＮ信号と略記）として、ＳＤＲＡＭ３０へ出力する。The fourth AND circuit 134 outputs the logical product of the / DEN1 to / DEN4 signals output from the first to fourth control signal generators 121 to 124 to the SDRA
Data enable signal / DEN (hereinafter, / D) to M30
EN signal) to the SDRAM 30.
【００２０】アドレス制御部１４０は、アクセス制御部
１１０からのａｄｄ信号と、第１制御信号生成部１２１
〜第４制御信号生成部１２４からの／ＲＡＳ１信号〜／
ＲＡＳ４信号と、第１制御信号生成部１２１〜第４制御
信号生成部１２４からの／ＣＡＳ１信号〜／ＣＡＳ４信
号とに基づいて、ＳＤＲＡＭ３０へのアドレス信号ＡＤ
Ｄ（以下、ＡＤＤ信号と略記）と、バンクセレクト信号
ＢＳ（以下、ＢＳ信号と略記）とを出力する。すなわ
ち、図３に示すように、アクセス制御部１１０からのａ
ｄｄ信号からは、所定ビットで構成されたアドレスａが
入力される。そのアドレスａは、最上位ビットからの所
定ビットがロウアドレスＲＡ、そのロウアドレスＲＡに
続く所定ビットがコラムアドレスＣＡ、さらにそのコラ
ムアドレスＣＡから最下位ビットまでがバンクアドレス
ＢＡで構成されている。従って、アドレス制御部１４０
は、アクセス制御部１１０からのａｄｄ信号と、／ＲＡ
Ｓ１信号〜／ＲＡＳ４信号と、／ＣＡＳ１信号〜／ＣＡ
Ｓ４信号とに基づいて、それぞれロウアドレスＲＡと、
コラムアドレスＣＡと、バンクアドレスＢＡとを出力す
る。The address control section 140 receives the add signal from the access control section 110 and the first control signal generation section 121.
~ / RAS1 signal from fourth control signal generation section 124 ~ /
Based on the RAS4 signal and the / CAS1 to / CAS4 signals from the first to fourth control signal generators 121 to 124, the address signal AD to the SDRAM 30 is
D (hereinafter abbreviated as an ADD signal) and a bank select signal BS (hereinafter abbreviated as a BS signal). That is, as shown in FIG.
From the dd signal, an address a composed of predetermined bits is input. In the address a, a predetermined bit from the most significant bit is constituted by a row address RA, a prescribed bit following the row address RA is constituted by a column address CA, and further from the column address CA to the least significant bit is constituted by a bank address BA. Therefore, the address control unit 140
Is an add signal from the access control unit 110 and / RA
S1 signal to / RAS4 signal and / CAS1 signal to / CA
Based on the S4 signal, the row address RA,
The column address CA and the bank address BA are output.
【００２１】データ制御部２０は、図示しない記録部へ
画データを出力するデータアウト信号Ｄｏｕｔと、図示
しない読取部から画データを入力するデータイン信号Ｄ
ｉｎと、第３ＡＮＤ回路１３３からの／ＷＥ信号と、第
４ＡＮＤ回路１３４からの／ＤＥＮ信号とに基づいて、
入出力データ信号ＤＱ（以下、ＤＱ信号と略記）をＳＤ
ＲＡＭ３０に入出力する。The data control unit 20 includes a data-out signal Dout for outputting image data to a recording unit (not shown), and a data-in signal Dout for inputting image data from a reading unit (not shown).
in, the / WE signal from the third AND circuit 133, and the / DEN signal from the fourth AND circuit 134,
Input / output data signal DQ (hereinafter abbreviated as DQ signal)
Input / output to / from RAM 30.
【００２２】ＳＤＲＡＭ３０は、バンク０〜バンク３ま
での４つのバンクから構成されている。ＳＤＲＡＭ３０
を動作させるためのコマンドは、図示していないチップ
セレクト信号／ＣＳと、第１ＡＮＤ回路１３１からの／
ＲＡＳ信号と、第２ＡＮＤ回路１３２からの／ＣＡＳ信
号と、第３ＡＮＤ回路１３３からの／ＷＥ信号との組み
合わせによって、各コマンドが定義される。そして、こ
のコマンドに基づいて、ＡＤＤ信号とＢＳ信号とで決定
されたバンクのアドレスに、ＤＱ信号からの画データを
書き込む。The SDRAM 30 is composed of four banks 0 to 3. SDRAM30
Are operated by a chip select signal / CS (not shown) and / from the first AND circuit 131.
Each command is defined by a combination of the RAS signal, the / CAS signal from the second AND circuit 132, and the / WE signal from the third AND circuit 133. Then, based on this command, the image data from the DQ signal is written to the address of the bank determined by the ADD signal and the BS signal.
【００２３】次に、以上のように構成されたＳＤＲＡＭ
のランダムアクセス装置１が、ＳＤＲＡＭ３０にアクセ
スするときの動作について説明する。なお、コマンド実
行時は、図示していないチップセレクト信号／ＣＳが、
Ｌレベルである。また、クロック信号ＣＬＫ（以下、Ｃ
ＬＫ信号と略記）の立上がりエッジに同期して、各コマ
ンドが機能する。Next, the SDRAM constructed as described above
The operation when the random access device 1 accesses the SDRAM 30 will be described. At the time of command execution, a chip select signal / CS (not shown)
L level. Further, a clock signal CLK (hereinafter referred to as C
Each command functions in synchronization with the rising edge of the LK signal.
【００２４】［１］１ラインが奇数ワードの書き込み動
作 まず、１ラインが奇数ワードの書き込み動作について、
図４に示すタイミングチャートを用いて説明する。[1] Write Operation for One Line of Odd Word First, for the write operation of one line for an odd word,
This will be described with reference to the timing chart shown in FIG.
【００２５】ＣＬＫ信号の時刻Ｔ１においては、第１制
御信号生成部１２１からの／ＲＡＳ１信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、バンクアクティブコマンドＡＣＴＶ
（以下、ＡＣＴＶコマンドと略記）であると判断する。
一方、ａｄｄ信号の外部アドレス「ａ」に基づいて、ア
ドレス制御部１４０は、ＡＤＤ信号からロウアドレスＲ
Ａ「０Ｒ」と、ＢＳ信号からバンクアドレスＢＡ「０」
とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信
号の「０Ｒ」と、ＢＳ信号の「０」とに基づいて、ＳＤ
ＲＡＭ３０のバンク「０」と、そのバンク「０」のロウ
アドレスＲＡ「０Ｒ」とを決定する。At time T1 of the CLK signal, based on the / RAS1 signal from the first control signal generation unit 121,
The first AND circuit 131 outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 13
3 outputs an H level / WE signal. Therefore, S
The DRAM 30 has a bank active command ACTV.
(Hereinafter, abbreviated as ACTV command).
On the other hand, based on the external address “a” of the add signal, the address control unit 140 calculates the row address R
A “0R” and the bank address BA “0” from the BS signal
Is output. As a result, the SDRAM 30 determines the SD signal based on the “0R” of the ADD signal and the “0” of the BS signal.
The bank “0” of the RAM 30 and the row address RA “0R” of the bank “0” are determined.
【００２６】ＣＬＫ信号の時刻Ｔ２においては、第１Ａ
ＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出力す
る。また、第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡ
Ｓ信号を出力する。さらに、第３ＡＮＤ回路１３３は、
Ｈレベルの／ＷＥ信号を出力する。このため、ＳＤＲＡ
Ｍ３０は、ノーオペレーションコマンドＮＯＰであると
判断する。その結果、ＳＤＲＡＭ３０は、何も実行しな
い。At time T2 of the CLK signal, the first A
ND circuit 131 outputs an H level / RAS signal. In addition, the second AND circuit 132 outputs the H level / CA
An S signal is output. Further, the third AND circuit 133 includes:
An H level / WE signal is output. For this reason, SDRA
M30 determines that it is a no operation command NOP. As a result, SDRAM 30 does nothing.
【００２７】ＣＬＫ信号の時刻Ｔ３においては、第２制
御信号生成部１２２からの／ＲＡＳ２信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。
一方、ａｄｄ信号の外部アドレス「ａ＋１」に基づい
て、アドレス制御部１４０は、ＡＤＤ信号からロウアド
レスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレスＢＡ
「１」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「１Ｒ」と、ＢＳ信号の「１」とに基づい
て、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のロウアドレスＲＡ「１Ｒ」とを決定する。At time T3 of the CLK signal, based on the / RAS2 signal from second control signal generation unit 122,
The first AND circuit 131 outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 13
3 outputs an H level / WE signal. Therefore, S
The DRAM 30 determines that the command is an ACTV command.
On the other hand, based on the external address “a + 1” of the add signal, the address control unit 140 determines the row address RA “1R” from the ADD signal and the bank address BA from the BS signal.
"1" is output. As a result, SDRAM 30
Based on “1R” of the DD signal and “1” of the BS signal, the bank “1” of the SDRAM 30 and the row address RA “1R” of the bank “1” are determined.
【００２８】ＣＬＫ信号の時刻Ｔ４においては、第１制
御信号生成部１２１からの／ＣＡＳ１信号に基づいて、
第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出
力する。また、第１制御信号生成部１２１からの／ＷＥ
１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベル
の／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１
３１は、Ｈレベルの／ＲＡＳ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ライト／オートプリチャージコ
マンドＷＲＩＴＡ（以下、ＷＲＩＴＡコマンドと略記）
であると判断する。なお、ＷＲＩＴＡコマンドは、デー
タを書き込んだ後、自動的にプリチャージを実行する。
一方、ａｄｄ信号の外部アドレス「ａ」に基づいて、ア
ドレス制御部１４０は、ＡＤＤ信号からコラムアドレス
ＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ
「０」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」とに基づい
て、ＳＤＲＡＭ３０のバンク「０」と、そのバンク
「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」を、前記
時刻Ｔ１で決定したバンク「０」のロウアドレスＲＡ
「０Ｒ」、現時刻Ｔ４で決定したバンク「０」のコラム
アドレスＣＡ「０Ｃ」に書き込んだ後、自動的にプリチ
ャージを実行する。なお、ＤＱ信号の「Ｄ０」は、１ワ
ード（＝１６〔ｂｉｔ〕）で構成された２値の画データ
である。At time T4 of the CLK signal, based on the / CAS1 signal from the first control signal generation unit 121,
The second AND circuit 132 outputs an L-level / CAS signal. Also, / WE from the first control signal generation unit 121
Based on one signal, third AND circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 1
Reference numeral 31 outputs an H level / RAS signal. For this reason, the SDRAM 30 uses the write / auto precharge command WRITE (hereinafter abbreviated as WRITE command).
Is determined to be. The WRITE command automatically executes precharge after writing data.
On the other hand, based on the external address “a” of the add signal, the address control unit 140 determines the column address CA “0C” from the ADD signal and the bank address BA from the BS signal.
"0" is output. As a result, SDRAM 30
Based on “0C” of the DD signal and “0” of the BS signal, the bank “0” of the SDRAM 30 and the column address CA “0C” of the bank “0” are determined. Therefore, the SDRAM 30 sets the DQ signal “D0” to the row address RA of the bank “0” determined at the time T1.
After pre-charging is automatically executed after writing to "0R" and the column address CA "0C" of the bank "0" determined at the current time T4. Note that “D0” of the DQ signal is binary image data composed of one word (= 16 [bits]).
【００２９】ＣＬＫ信号の時刻Ｔ５においては、第３制
御信号生成部１２３からの／ＲＡＳ３信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。
一方、ａｄｄ信号の外部アドレス「ａ＋２」に基づい
て、アドレス制御部１４０は、ＡＤＤ信号からロウアド
レスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレスＢＡ
「２」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づいて、Ｓ
ＤＲＡＭ３０のバンク「２」と、そのバンク「２」のロ
ウアドレスＲＡ「２Ｒ」とを決定する。At time T5 of the CLK signal, based on the / RAS3 signal from the third control signal generation unit 123,
The first AND circuit 131 outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 13
3 outputs an H level / WE signal. Therefore, S
The DRAM 30 determines that the command is an ACTV command.
On the other hand, based on the external address “a + 2” of the add signal, the address control unit 140 determines the row address RA “2R” from the ADD signal and the bank address BA from the BS signal.
"2" is output. As a result, SDRAM 30
Based on “2R” of the DD signal and “2” of the BS signal, S
The bank “2” of the DRAM 30 and the row address RA “2R” of the bank “2” are determined.
【００３０】ＣＬＫ信号の時刻Ｔ６においては、第２制
御信号生成部１２２からの／ＣＡＳ２信号に基づいて、
第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出
力する。また、第２制御信号生成部１２２からの／ＷＥ
２信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベル
の／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１
３１は、Ｈレベルの／ＲＡＳ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋１」に
基づいて、アドレス制御部１４０は、ＡＤＤ信号からコ
ラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクアド
レスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基づ
いて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ１」を、前記
時刻Ｔ３で決定したバンク「１」のロウアドレスＲＡ
「１Ｒ」、現時刻Ｔ６で決定したバンク「１」のコラム
アドレスＣＡ「１Ｃ」に書き込んだ後、自動的にプリチ
ャージを実行する。なお、ＤＱ信号の「Ｄ１」は、１ワ
ードで構成された２値の画データである。At time T6 of the CLK signal, based on the / CAS2 signal from second control signal generation unit 122,
The second AND circuit 132 outputs an L-level / CAS signal. Also, / WE from the second control signal generator 122
Based on the two signals, the third AND circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 1
Reference numeral 31 outputs an H level / RAS signal. Therefore, the SDRAM 30 determines that the command is a WRITE command. On the other hand, based on the external address “a + 1” of the add signal, the address control unit 140 outputs the column address CA “1C” from the ADD signal and the bank address BA “1” from the BS signal. As a result, SDRAM3
0 determines the bank “1” of the SDRAM 30 and the column address CA “1C” of the bank “1” based on “1C” of the ADD signal and “1” of the BS signal. Therefore, the SDRAM 30 changes the DQ signal “D1” to the row address RA of the bank “1” determined at the time T3.
After writing to the column address CA “1C” of the bank “1” determined at “1R” and the current time T6, the precharge is automatically executed. Note that “D1” of the DQ signal is binary image data composed of one word.
【００３１】ＣＬＫ信号の時刻Ｔ７においては、第４制
御信号生成部１２４からの／ＲＡＳ４信号に基づいて、
第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号を出
力する。このとき、第２ＡＮＤ回路１３２は、Ｈレベル
の／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路１３
３は、Ｈレベルの／ＷＥ信号を出力する。このため、Ｓ
ＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断する。
一方、ａｄｄ信号の外部アドレス「ａ＋３」に基づい
て、アドレス制御部１４０は、ＡＤＤ信号からロウアド
レスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレスＢＡ
「３」とを出力する。その結果、ＳＤＲＡＭ３０は、Ａ
ＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づいて、Ｓ
ＤＲＡＭ３０のバンク「３」と、そのバンク「３」のロ
ウアドレスＲＡ「３Ｒ」とを決定する。At time T7 of the CLK signal, based on the / RAS4 signal from the fourth control signal generator 124,
The first AND circuit 131 outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 13
3 outputs an H level / WE signal. Therefore, S
The DRAM 30 determines that the command is an ACTV command.
On the other hand, based on the external address “a + 3” of the add signal, the address control unit 140 determines the row address RA “3R” from the ADD signal and the bank address BA from the BS signal.
"3" is output. As a result, SDRAM 30
Based on “3R” of the DD signal and “3” of the BS signal, S
The bank “3” of the DRAM 30 and the row address RA “3R” of the bank “3” are determined.
【００３２】ＣＬＫ信号の時刻Ｔ８においては、第３制
御信号生成部１２３からの／ＣＡＳ３信号に基づいて、
第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号を出
力する。また、第３制御信号生成部１２３からの／ＷＥ
３信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレベル
の／ＷＥ信号を出力する。このとき、第１ＡＮＤ回路１
３１は、Ｈレベルの／ＲＡＳ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋２」に
基づいて、アドレス制御部１４０は、ＡＤＤ信号からコ
ラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバンクアド
レスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」に基づ
いて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のコラムアドレスＣＡ「２Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ２」を、前記
時刻Ｔ５で決定したバンク「２」のロウアドレスＲＡ
「２Ｒ」、現時刻Ｔ８で決定したバンク「２」のコラム
アドレスＣＡ「２Ｃ」に書き込んだ後、自動的にプリチ
ャージを実行する。なお、ＤＱ信号の「Ｄ２」は、１ワ
ードで構成された２値の画データである。At time T8 of the CLK signal, based on the / CAS3 signal from the third control signal generator 123,
The second AND circuit 132 outputs an L-level / CAS signal. Also, / WE from the third control signal generation unit 123
Based on the three signals, the third AND circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 1
Reference numeral 31 outputs an H level / RAS signal. Therefore, the SDRAM 30 determines that the command is a WRITE command. On the other hand, based on the external address “a + 2” of the add signal, the address control unit 140 outputs the column address CA “2C” from the ADD signal and the bank address BA “2” from the BS signal. As a result, SDRAM3
0 determines the bank “2” of the SDRAM 30 and the column address CA “2C” of the bank “2” based on “2C” of the ADD signal and “2” of the BS signal. Accordingly, the SDRAM 30 sets the DQ signal “D2” to the row address RA of the bank “2” determined at the time T5.
After writing to the column address CA “2C” of the bank “2” determined at “2R” and the current time T8, the precharge is automatically executed. Note that “D2” of the DQ signal is binary image data composed of one word.
【００３３】ＣＬＫ信号の時刻Ｔ９においては、前記Ｃ
ＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲＡ
Ｍ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ１０に
おいては、第４制御信号生成部１２４からの／ＣＡＳ４
信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベルの
／ＣＡＳ信号を出力する。また、第４制御信号生成部１
２４からの／ＷＥ４信号に基づいて、第３ＡＮＤ回路１
３３は、Ｌレベルの／ＷＥ信号を出力する。このとき、
第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号を出
力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマ
ンドであると判断する。一方、ａｄｄ信号の外部アドレ
ス「ａ＋３」に基づいて、アドレス制御部１４０は、Ａ
ＤＤ信号からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信号
からバンクアドレスＢＡ「３」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信
号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」
と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」と
を決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信号の
「Ｄ３」を、前記時刻Ｔ７で決定したバンク「３」のロ
ウアドレスＲＡ「３Ｒ」、現時刻Ｔ１０で決定したバン
ク「３」のコラムアドレスＣＡ「３Ｃ」に書き込んだ
後、自動的にプリチャージを実行する。なお、ＤＱ信号
の「Ｄ３」は、１ワードで構成された２値の画データで
ある。At time T9 of the CLK signal, the C
This is the same as at time T2 of the LK signal. As a result, SDRA
M30 does nothing. At time T10 of the CLK signal, / CAS4 from the fourth control signal generation unit 124
Based on the signal, the second AND circuit 132 outputs a low-level / CAS signal. Also, the fourth control signal generator 1
24, the third AND circuit 1 based on the / WE4 signal from
33 outputs an L level / WE signal. At this time,
First AND circuit 131 outputs an H level / RAS signal. Therefore, the SDRAM 30 determines that the command is a WRITE command. On the other hand, based on the external address “a + 3” of the add signal, the address control unit 140
The column address CA “3C” is output from the DD signal, and the bank address BA “3” is output from the BS signal. As a result, the SDRAM 30 outputs the bank “3” of the SDRAM 30 based on “3C” of the ADD signal and “3” of the BS signal.
And the column address CA “3C” of the bank “3”. Therefore, the SDRAM 30 writes the DQ signal “D3” to the row address RA “3R” of the bank “3” determined at the time T7 and the column address CA “3C” of the bank “3” determined at the current time T10. After that, precharge is executed automatically. Note that “D3” of the DQ signal is binary image data composed of one word.
【００３４】ＣＬＫ信号の時刻Ｔ１１及び時刻Ｔ１２に
おいては、前記ＣＬＫ信号の時刻Ｔ２と同様である。そ
の結果、ＳＤＲＡＭ３０は、何も実行しない。ＣＬＫ信
号の時刻Ｔ１３においては、第１制御信号生成部１２１
からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３
１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、
第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出
力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／
ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、Ａ
ＣＴＶコマンドであると判断する。一方、ａｄｄ信号の
外部アドレス「ａ＋４」に基づいて、アドレス制御部１
４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、
ＢＳ信号からバンクアドレスＢＡ「０」とを出力する。
その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」
と、ＢＳ信号の「０」とに基づいて、ＳＤＲＡＭ３０の
バンク「０」と、そのバンク「０」のロウアドレスＲＡ
「０Ｒ」とを決定する。The time T11 and the time T12 of the CLK signal are the same as the time T2 of the CLK signal. As a result, SDRAM 30 does nothing. At time T13 of the CLK signal, the first control signal generation unit 121
Based on the / RAS1 signal from the first AND circuit 13
1 outputs an L level / RAS signal. At this time,
The second AND circuit 132 outputs an H level / CAS signal. In addition, the third AND circuit 133 outputs an H level signal /
Outputs a WE signal. Therefore, the SDRAM 30
It is determined that the command is a CTV command. On the other hand, based on the external address “a + 4” of the add signal, the address control unit 1
40 is a row address RA “0R” from the ADD signal,
The bank address BA “0” is output from the BS signal.
As a result, the SDRAM 30 outputs “0R” of the ADD signal.
And the bank signal “0” of the SDRAM 30 and the row address RA of the bank “0” based on “0” of the BS signal.
"0R" is determined.
【００３５】ＣＬＫ信号の時刻Ｔ１４においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ１５
においては、第２制御信号生成部１２２からの／ＲＡＳ
２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋５」に基づいて、アドレス制御部１４０は、ＡＤ
Ｄ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号から
バンクアドレスＢＡ「１」とを出力する。その結果、Ｓ
ＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」と、ＢＳ信号の
「１」とに基づいて、ＳＤＲＡＭ３０のバンク「１」
と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを
決定する。The time T14 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T15 of CLK signal
, The / RAS from the second control signal generation unit 122
Based on the two signals, the first AND circuit 131 outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Also,
Third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 5” of the add signal, the address control unit 140
The row address RA “1R” is output from the D signal, and the bank address BA “1” is output from the BS signal. As a result, S
The DRAM 30 stores the bank “1” of the SDRAM 30 based on “1R” of the ADD signal and “1” of the BS signal.
And the row address RA “1R” of the bank “1”.
【００３６】ＣＬＫ信号の時刻Ｔ１６においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第１制御信号生成部１２１からの／
ＷＥ１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋４」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」と
に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバ
ンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」
を、前記時刻Ｔ１３で決定したバンク「０」のロウアド
レスＲＡ「０Ｒ」、現時刻Ｔ１６で決定したバンク
「０」のコラムアドレスＣＡ「０Ｃ」に書き込んだ後、
自動的にプリチャージを実行する。At time T16 of the CLK signal, the first
Based on the / CAS1 signal from control signal generation section 121, second AND circuit 132 outputs an L-level / CAS signal. In addition, / from the first control signal generation unit 121
Based on the WE1 signal, the third AND circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Therefore, the SDRAM 30 determines that the command is a WRITE command. On the other hand, the external address “a + 4” of the add signal
, The address control unit 140 outputs the column address CA “0C” from the ADD signal and the bank address BA “0” from the BS signal. As a result, SDRAM
Based on “0C” of the ADD signal and “0” of the BS signal, 30 determines the bank “0” of the SDRAM 30 and the column address CA “0C” of the bank “0”. Therefore, the SDRAM 30 outputs “D0” of the DQ signal.
To the row address RA “0R” of the bank “0” determined at the time T13 and the column address CA “0C” of the bank “0” determined at the current time T16.
Execute precharge automatically.
【００３７】ＣＬＫ信号の時刻Ｔ１７においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋６」に基
づいて、アドレス制御部１４０は、ＡＤＤ信号からロウ
アドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレス
ＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づい
て、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。At time T17 of the CLK signal, the third
Based on the / RAS3 signal from control signal generator 123, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 6” of the add signal, the address control unit 140 outputs the row address RA “2R” from the ADD signal and the bank address BA “2” from the BS signal. As a result, SDRAM 30
Determines the bank “2” of the SDRAM 30 and the row address RA “2R” of the bank “2” based on the ADD signal “2R” and the BS signal “2”.
【００３８】ＣＬＫ信号の時刻Ｔ１８においては、第２
制御信号生成部１２２からの／ＣＡＳ２信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第２制御信号生成部１２２からの／
ＷＥ２信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋５」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」に基
づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のコラムアドレスＣＡ「１Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ１」を、前記
時刻Ｔ１５で決定したバンク「１」のロウアドレスＲＡ
「１Ｒ」、現時刻Ｔ１８で決定したバンク「１」のコラ
ムアドレスＣＡ「１Ｃ」に書き込んだ後、自動的にプリ
チャージを実行する。At time T18 of the CLK signal, the second
Based on the / CAS2 signal from control signal generator 122, second AND circuit 132 outputs an L-level / CAS signal. Also, the /
Based on the WE2 signal, the third AND circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Therefore, the SDRAM 30 determines that the command is a WRITE command. On the other hand, the external address “a + 5” of the add signal
, The address control unit 140 outputs the column address CA “1C” from the ADD signal and the bank address BA “1” from the BS signal. As a result, SDRAM
30 determines the bank “1” of the SDRAM 30 and the column address CA “1C” of the bank “1” based on “1C” of the ADD signal and “1” of the BS signal. Therefore, the SDRAM 30 changes the DQ signal “D1” to the row address RA of the bank “1” determined at the time T15.
After pre-charging is automatically executed after writing to the column address CA “1C” of the bank “1” determined at “1R” and the current time T18.
【００３９】ＣＬＫ信号の時刻Ｔ１９においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ２０
においては、第３制御信号生成部１２３からの／ＣＡＳ
３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベル
の／ＣＡＳ信号を出力する。また、第３制御信号生成部
１２３からの／ＷＥ３信号に基づいて、第３ＡＮＤ回路
１３３は、Ｌレベルの／ＷＥ信号を出力する。このと
き、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信号
を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴＡ
コマンドであると判断する。一方、ａｄｄ信号の外部ア
ドレス「ａ＋６」に基づいて、アドレス制御部１４０
は、ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、Ｂ
Ｓ信号からバンクアドレスＢＡ「２」とを出力する。そ
の結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、Ｂ
Ｓ信号の「２」に基づいて、ＳＤＲＡＭ３０のバンク
「２」と、そのバンク「２」のコラムアドレスＣＡ「２
Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信
号の「Ｄ２」を、前記時刻Ｔ１７で決定したバンク
「２」のロウアドレスＲＡ「２Ｒ」、現時刻Ｔ２０で決
定したバンク「２」のコラムアドレスＣＡ「２Ｃ」に書
き込んだ後、自動的にプリチャージを実行する。The time T19 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T20 of CLK signal
, The / CAS from the third control signal generation unit 123
Based on the three signals, the second AND circuit 132 outputs a low-level / CAS signal. Further, based on the / WE3 signal from the third control signal generation unit 123, the third AND circuit 133 outputs the / WE signal at L level. At this time, the first AND circuit 131 outputs an H level / RAS signal. For this reason, the SDRAM 30
Judge as a command. On the other hand, based on the external address “a + 6” of the add signal, the address control unit 140
Is the column address CA “2C” from the ADD signal and B
The bank address BA “2” is output from the S signal. As a result, the SDRAM 30 receives the ADD signals “2C”, B
Based on the S signal “2”, the bank “2” of the SDRAM 30 and the column address CA “2” of the bank “2”
C ". Therefore, the SDRAM 30 writes the DQ signal “D2” to the row address RA “2R” of the bank “2” determined at the time T17 and the column address CA “2C” of the bank “2” determined at the current time T20. After that, precharge is executed automatically.
【００４０】このとき、レジスタ１１１が記憶している
ワード数に基づいて、ａｄｄ信号の外部アドレス「ａ＋
６」が、１ラインの最後であると判断する。また、カウ
ンタ１１２のカウント値に基づいて、１ラインが奇数ワ
ードであるか偶数ワードであるかを判断する。ところ
で、図４に示すタイミングチャートにおいては、１ライ
ンが奇数ワードの場合であるため、アクセス制御部１１
０は、ａｄｄ信号の外部アドレス「ａ」を１回インクリ
メントする。その結果、アクセス制御部１１０は、ａｄ
ｄ信号から外部アドレスとして、次ラインの先頭アドレ
ス「ａ＋７」を出力する。At this time, based on the number of words stored in the register 111, the external address “a +
6 "is the end of one line. Further, based on the count value of the counter 112, it is determined whether one line is an odd word or an even word. Incidentally, in the timing chart shown in FIG. 4, since one line is an odd word, the access control unit 11
“0” increments the external address “a” of the add signal once. As a result, the access control unit 110
The head address "a + 7" of the next line is output as an external address from the d signal.
【００４１】ＣＬＫ信号の時刻Ｔ２１〜時刻Ｔ２３にお
いては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その
結果、ＳＤＲＡＭ３０は、何も実行しない。すなわち、
ａｄｄ信号の外部アドレス「ａ＋６」が１ラインの最後
であると判断したため、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を、第３ＡＮＤ回路１３３は、Ｈレ
ベルの／ＷＥ信号を、それぞれ出力する。つまり、ＣＬ
Ｋ信号の時刻Ｔ２１〜時刻Ｔ２３の時間を利用して次ラ
インへの移行処理を行っているのである。The time T21 to time T23 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDRAM 30 does nothing. That is,
Since it is determined that the external address “a + 6” of the add signal is at the end of one line, the first AND circuit 131 outputs the H level / RAS signal, the second AND circuit 132 outputs the H level / CAS signal, and outputs the third AND circuit. 133 outputs an H level / WE signal. That is, CL
The transition processing to the next line is performed using the time from time T21 to time T23 of the K signal.
【００４２】ＣＬＫ信号の時刻Ｔ２４においては、第４
制御信号生成部１２４からの／ＲＡＳ４信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋７」に基
づいて、アドレス制御部１４０は、ＡＤＤ信号からロウ
アドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアドレス
ＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づい
て、ＳＤＲＡＭ３０のバンク「３」と、そのバンク
「３」のロウアドレスＲＡ「３Ｒ」とを決定する。At time T24 of the CLK signal, the fourth
Based on the / RAS4 signal from control signal generator 124, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 7” of the add signal, the address control unit 140 outputs the row address RA “3R” from the ADD signal and the bank address BA “3” from the BS signal. As a result, SDRAM 30
Determines the bank “3” of the SDRAM 30 and the row address RA “3R” of the bank “3” based on “3R” of the ADD signal and “3” of the BS signal.
【００４３】ＣＬＫ信号の時刻Ｔ２５においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ２６
においては、第１制御信号生成部１２１からの／ＲＡＳ
１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋８」に基づいて、アドレス制御部１４０は、ＡＤ
Ｄ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号から
バンクアドレスＢＡ「０」とを出力する。その結果、Ｓ
ＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」と、ＢＳ信号の
「０」とに基づいて、ＳＤＲＡＭ３０のバンク「０」
と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを
決定する。The time T25 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T26 of CLK signal
, The / RAS from the first control signal generation unit 121
Based on one signal, the first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Also,
Third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 8” of the add signal, the address control unit 140
The row address RA “0R” is output from the D signal, and the bank address BA “0” is output from the BS signal. As a result, S
The DRAM 30 stores the bank “0” of the SDRAM 30 based on “0R” of the ADD signal and “0” of the BS signal.
And the row address RA “0R” of the bank “0”.
【００４４】ＣＬＫ信号の時刻Ｔ２７においては、第４
制御信号生成部１２４からの／ＣＡＳ４信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第４制御信号生成部１２４からの／
ＷＥ４信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋７」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＲＡ「３Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」に基
づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク
「３」のコラムアドレスＣＡ「３Ｃ」とを決定する。従
って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ３」を、前記
時刻Ｔ２４で決定したバンク「３」のロウアドレスＲＡ
「３Ｒ」、現時刻Ｔ２７で決定したバンク「３」のコラ
ムアドレスＣＡ「３Ｃ」に書き込んだ後、自動的にプリ
チャージを実行する。At time T27 of the CLK signal, the fourth
Based on the / CAS4 signal from control signal generator 124, second AND circuit 132 outputs an / CAS signal at an L level. In addition, the fourth control signal generator 124
Based on the WE4 signal, the third AND circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Therefore, the SDRAM 30 determines that the command is a WRITE command. On the other hand, the external address “a + 7” of the add signal
, The address control unit 140 outputs the column address RA “3C” from the ADD signal and the bank address BA “3” from the BS signal. As a result, SDRAM
30 determines the bank “3” of the SDRAM 30 and the column address CA “3C” of the bank “3” based on “3C” of the ADD signal and “3” of the BS signal. Therefore, the SDRAM 30 sets the DQ signal “D3” to the row address RA of the bank “3” determined at the time T24.
After writing to the column address CA “3C” of the bank “3” determined at “3R” and the current time T27, the precharge is automatically executed.
【００４５】ＣＬＫ信号の時刻Ｔ２８においては、第２
制御信号生成部１２２からの／ＲＡＳ２信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋９」に基
づいて、アドレス制御部１４０は、ＡＤＤ信号からロウ
アドレスＲＡ「１Ｒ」と、ＢＳ信号からバンクアドレス
ＢＡ「１」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「１Ｒ」と、ＢＳ信号の「１」とに基
づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバンク
「１」のロウアドレスＲＡ「１Ｒ」とを決定する。At time T28 of the CLK signal, the second
Based on the / RAS2 signal from control signal generator 122, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 9” of the add signal, the address control unit 140 outputs the row address RA “1R” from the ADD signal and the bank address BA “1” from the BS signal. As a result, SDRAM 30
Determines the bank “1” of the SDRAM 30 and the row address RA “1R” of the bank “1” based on “1R” of the ADD signal and “1” of the BS signal.
【００４６】ＣＬＫ信号の時刻Ｔ２９においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。また、第１制御信号生成部１２１からの／
ＷＥ１信号に基づいて、第３ＡＮＤ回路１３３は、Ｌレ
ベルの／ＷＥ信号を出力する。このとき、第１ＡＮＤ回
路１３１は、Ｈレベルの／ＲＡＳ信号を出力する。この
ため、ＳＤＲＡＭ３０は、ＷＲＩＴＡコマンドであると
判断する。一方、ａｄｄ信号の外部アドレス「ａ＋８」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
コラムアドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクア
ドレスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ
３０は、ＡＤＤ信号の「０Ｃ」と、ＢＳ信号の「０」と
に基づいて、ＳＤＲＡＭ３０のバンク「０」と、そのバ
ンク「０」のコラムアドレスＣＡ「０Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、ＤＱ信号の「Ｄ０」
を、前記時刻Ｔ２６で決定したバンク「０」のロウアド
レスＲＡ「０Ｒ」、現時刻Ｔ２９で決定したバンク
「０」のコラムアドレスＣＡ「０Ｃ」に書き込んだ後、
自動的にプリチャージを実行する。At time T29 of the CLK signal, the first
Based on the / CAS1 signal from control signal generation section 121, second AND circuit 132 outputs an L-level / CAS signal. In addition, / from the first control signal generation unit 121
Based on the WE1 signal, the third AND circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Therefore, the SDRAM 30 determines that the command is a WRITE command. On the other hand, the external address “a + 8” of the add signal
, The address control unit 140 outputs the column address CA “0C” from the ADD signal and the bank address BA “0” from the BS signal. As a result, SDRAM
Based on “0C” of the ADD signal and “0” of the BS signal, 30 determines the bank “0” of the SDRAM 30 and the column address CA “0C” of the bank “0”. Therefore, the SDRAM 30 outputs “D0” of the DQ signal.
Is written to the row address RA “0R” of the bank “0” determined at the time T26 and the column address CA “0C” of the bank “0” determined at the current time T29.
Execute precharge automatically.
【００４７】ＣＬＫ信号の時刻Ｔ３０においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１０」に
基づいて、アドレス制御部１４０は、ＡＤＤ信号からロ
ウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアドレ
スＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づい
て、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。At time T30 of the CLK signal, the third
Based on the / RAS3 signal from control signal generator 123, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 10” of the add signal, the address control unit 140 outputs the row address RA “2R” from the ADD signal and the bank address BA “2” from the BS signal. As a result, SDRAM 30
Determines the bank “2” of the SDRAM 30 and the row address RA “2R” of the bank “2” based on the ADD signal “2R” and the BS signal “2”.
【００４８】［２］１ラインが奇数ワードの読み出し動
作 次に、１ラインが奇数ワードの読み出し動作について、
図５に示すタイミングチャートを用いて説明する。[2] Read Operation of One Line with Odd Word Next, read operation of one line with an odd word
This will be described with reference to the timing chart shown in FIG.
【００４９】ＣＬＫ信号の時刻Ｔ５１においては、第１
制御信号生成部１２１からの／ＲＡＳ１信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１０７」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「０Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「０Ｒ」、ＢＳ信号の「０」に基づ
いて、ＳＤＲＡＭ３０のバンク「０」と、そのバンク
「０」のロウアドレスＲＡ「０Ｒ」とを決定する。At time T51 of the CLK signal, the first
Based on the / RAS1 signal from control signal generator 121, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, the external address “a + 107” of the add signal
, The address control unit 140 outputs the row address RA “0R” from the ADD signal and the bank address BA “0” from the BS signal. As a result, SDRAM3
0 determines the bank “0” of the SDRAM 30 and the row address RA “0R” of the bank “0” based on “0R” of the ADD signal and “0” of the BS signal.
【００５０】ＣＬＫ信号の時刻Ｔ５２においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ５３
においては、第２制御信号生成部１２２からの／ＲＡＳ
２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋２１４」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号
からバンクアドレスＢＡ「１」とを出力する。The time T52 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T53 of CLK signal
, The / RAS from the second control signal generation unit 122
Based on the two signals, the first AND circuit 131 outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Also,
Third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 214” of the add signal, the address control unit 140
The row address RA “1R” is output from the ADD signal, and the bank address BA “1” is output from the BS signal.
【００５１】ここで、ａｄｄ信号の外部アドレスを「ａ
＋１０７」から「ａ＋２１４」に変化させているのは、
副走査方向に画データを読み出すために、１ライン分の
アドレスを変化させる必要があるからである。すなわ
ち、本実施形態においては、主走査方向における１ライ
ンの画データが「１０７」ワードで構成されているから
である。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の
「１Ｒ」、ＢＳ信号の「１」に基づいて、ＳＤＲＡＭ３
０のバンク「１」と、そのバンク「１」のロウアドレス
ＲＡ「１Ｒ」とを決定する。Here, the external address of the add signal is set to “a”.
+107 ”to“ a + 214 ”
This is because it is necessary to change the address of one line in order to read image data in the sub-scanning direction. That is, in the present embodiment, one line of image data in the main scanning direction is composed of “107” words. As a result, the SDRAM 30 sets the SDRAM 3 based on the ADD signal “1R” and the BS signal “1”.
A bank “1” of 0 and a row address RA “1R” of the bank “1” are determined.
【００５２】ＣＬＫ信号の時刻Ｔ５４においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、リード／オートプリチャージコ
マンドＲＥＡＤＡ（以下、ＲＥＡＤＡコマンドと略記）
であると判断する。なお、ＲＥＡＤＡコマンドは、デー
タを読み出した後、自動的にプリチャージを実行する。
一方、ａｄｄ信号の外部アドレス「ａ＋１０７」に基づ
いて、アドレス制御部１４０は、ＡＤＤ信号からコラム
アドレスＣＡ「０Ｃ」と、ＢＳ信号からバンクアドレス
ＢＡ「０」とを出力する。その結果、ＳＤＲＡＭ３０
は、ＡＤＤ信号の「０Ｃ」、ＢＳ信号の「０」に基づい
て、ＳＤＲＡＭ３０のバンク「０」と、そのバンク
「０」のコラムアドレスＣＡ「０Ｃ」とを決定する。こ
こで、ＳＤＲＡＭ３０においては、コマンドを入力して
からそのコマンドが実行されるまでには遅れが生じる。
すなわち、／ＣＡＳに基づいて、コラムアドレスが確定
してからコマンドが実行されるまでの遅延時間、いわゆ
るＣＡＳレイテンシがある。本実施形態においては、こ
のＣＡＳレイテンシが「２」である。従って、ＳＤＲＡ
Ｍ３０は、現時刻Ｔ５４から２クロック遅延した時刻Ｔ
５６において、前記時刻Ｔ５１で決定したバンク「０」
のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ５４で決定した
バンク「０」のコラムアドレスＣＡ「０Ｃ」から１ワー
ドで構成された２値の画データ「Ｄ０」を、ＤＱ信号を
介して読み出した後、自動的にプリチャージを実行す
る。At time T54 of the CLK signal, the first
Based on the / CAS1 signal from control signal generation section 121, second AND circuit 132 outputs an L-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. For this reason, the SDRAM 30 uses a read / auto precharge command READA (hereinafter abbreviated as a READA command).
Is determined to be. The READA command automatically performs precharge after reading data.
On the other hand, based on the external address “a + 107” of the add signal, the address control unit 140 outputs the column address CA “0C” from the ADD signal and the bank address BA “0” from the BS signal. As a result, SDRAM 30
Determines the bank “0” of the SDRAM 30 and the column address CA “0C” of the bank “0” based on the ADD signal “0C” and the BS signal “0”. Here, in the SDRAM 30, there is a delay from when a command is input to when the command is executed.
That is, based on / CAS, there is a delay time from when a column address is determined to when a command is executed, that is, there is a so-called CAS latency. In the present embodiment, the CAS latency is “2”. Therefore, SDRA
M30 is a time T delayed by two clocks from the current time T54.
At 56, the bank “0” determined at the time T51
After reading the binary image data "D0" composed of one word from the row address RA "0R" and the column address CA "0C" of the bank "0" determined at the current time T54 via the DQ signal , Automatically perform precharge.
【００５３】ＣＬＫ信号の時刻Ｔ５５においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋３２１」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づ
いて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。At time T55 of the CLK signal, the third
Based on the / RAS3 signal from control signal generator 123, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, the external address “a + 321” of the add signal
, The address control unit 140 outputs the row address RA “2R” from the ADD signal and the bank address BA “2” from the BS signal. As a result, SDRAM3
0 determines the bank “2” of the SDRAM 30 and the row address RA “2R” of the bank “2” based on “2R” of the ADD signal and “2” of the BS signal.
【００５４】ＣＬＫ信号の時刻Ｔ５６においては、第２
制御信号生成部１２２からの／ＣＡＳ２信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋２１
４」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「１」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」
に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバ
ンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ５６から２ク
ロック遅延した時刻Ｔ５８において、前記時刻Ｔ５３で
決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現
時刻Ｔ５６で決定したバンク「１」のコラムアドレスＣ
Ａ「１Ｃ」から１ワードで構成された２値の画データ
「Ｄ１」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。At time T56 of the CLK signal, the second
Based on the / CAS2 signal from control signal generator 122, second AND circuit 132 outputs an L-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. On the other hand, the external address “a + 21” of the add signal
Based on “4”, the address control unit 140 outputs the column address CA “1C” from the ADD signal and the bank address BA “1” from the BS signal. As a result, SDR
The AM 30 outputs the ADD signal “1C” and the BS signal “1”.
, The bank “1” of the SDRAM 30 and the column address CA “1C” of the bank “1” are determined. Accordingly, at time T58 two clocks later than current time T56, SDRAM 30 has row address RA "1R" of bank "1" determined at time T53 and column address C1 of bank "1" determined at current time T56.
After the binary image data "D1" composed of one word from A "1C" is read out via the DQ signal, the precharge is automatically executed.
【００５５】ＣＬＫ信号の時刻Ｔ５７においては、第４
制御信号生成部１２４からの／ＲＡＳ４信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋４２８」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「３Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「３」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「３Ｒ」、ＢＳ信号の「３」に基づ
いて、ＳＤＲＡＭ３０のバンク「３」と、そのバンク
「３」のロウアドレスＲＡ「３Ｒ」とを決定する。At time T57 of the CLK signal, the fourth
Based on the / RAS4 signal from control signal generator 124, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, the external address “a + 428” of the add signal
, The address control unit 140 outputs the row address RA “3R” from the ADD signal and the bank address BA “3” from the BS signal. As a result, SDRAM3
0 determines the bank “3” of the SDRAM 30 and the row address RA “3R” of the bank “3” based on “3R” of the ADD signal and “3” of the BS signal.
【００５６】ＣＬＫ信号の時刻Ｔ５８においては、第３
制御信号生成部１２３からの／ＣＡＳ３信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋３２
１」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「２」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信号の「２」
に基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバ
ンク「２」のコラムアドレスＣＡ「２Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ５８から２ク
ロック遅延した時刻Ｔ６０において、前記時刻Ｔ５５で
決定したバンク「２」のロウアドレスＲＡ「２Ｒ」、現
時刻Ｔ５８で決定したバンク「２」のコラムアドレスＣ
Ａ「２Ｃ」から１ワードで構成された２値の画データ
「Ｄ２」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。At time T58 of the CLK signal, the third
Based on the / CAS3 signal from control signal generating section 123, second AND circuit 132 outputs an L-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. On the other hand, the external address “a + 32” of the add signal
Based on “1”, the address control unit 140 outputs a column address CA “2C” from the ADD signal and a bank address BA “2” from the BS signal. As a result, SDR
The AM 30 outputs the ADD signal “2C” and the BS signal “2C”.
, The bank “2” of the SDRAM 30 and the column address CA “2C” of the bank “2” are determined. Therefore, at time T60 two clocks later than the current time T58, the SDRAM 30 determines the row address RA “2R” of the bank “2” determined at the time T55 and the column address C2 of the bank “2” determined at the current time T58.
After the binary image data "D2" composed of one word from A "2C" is read out via the DQ signal, the precharge is automatically executed.
【００５７】ＣＬＫ信号の時刻Ｔ５９においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ６０
においては、第４制御信号生成部１２４からの／ＣＡＳ
４信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベル
の／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路
１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマン
ドであると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋４２８」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信
号からバンクアドレスＢＡ「３」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信
号の「３」に基づいて、ＳＤＲＡＭ３０のバンク「３」
と、そのバンク「３」のコラムアドレスＣＡ「３Ｃ」と
を決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ６０
から２クロック遅延した時刻Ｔ６２において、前記時刻
Ｔ５７で決定したバンク「３」のロウアドレスＲＡ「３
Ｒ」、現時刻Ｔ６０で決定したバンク「３」のコラムア
ドレスＣＡ「３Ｃ」から１ワードで構成された２値の画
データ「Ｄ３」を、ＤＱ信号を介して読み出した後、自
動的にプリチャージを実行する。The time T59 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T60 of CLK signal
, The / CAS from the fourth control signal generation unit 124
Based on the four signals, the second AND circuit 132 outputs a low-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Also,
Third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. On the other hand, based on the external address “a + 428” of the add signal, the address control unit 140
The column address CA “3C” is output from the ADD signal, and the bank address BA “3” is output from the BS signal. As a result, the SDRAM 30 outputs the bank “3” of the SDRAM 30 based on “3C” of the ADD signal and “3” of the BS signal.
And the column address CA “3C” of the bank “3”. Therefore, the SDRAM 30 outputs the current time T60
At time T62 delayed by two clocks from row address RA “3” of bank “3” determined at time T57.
R ”, the binary image data“ D3 ”composed of one word is read from the column address CA“ 3C ”of the bank“ 3 ”determined at the current time T60 via the DQ signal, and then automatically read. Execute charging.
【００５８】ＣＬＫ信号の時刻Ｔ６１及び時刻Ｔ６２に
おいては、前記ＣＬＫ信号の時刻Ｔ２と同様である。そ
の結果、ＳＤＲＡＭ３０は、何も実行しない。ＣＬＫ信
号の時刻Ｔ６３においては、第１制御信号生成部１２１
からの／ＲＡＳ１信号に基づいて、第１ＡＮＤ回路１３
１は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、
第２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出
力する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／
ＷＥ信号を出力する。このため、ＳＤＲＡＭ３０は、Ａ
ＣＴＶコマンドであると判断する。一方、ａｄｄ信号の
外部アドレス「ａ＋５３５」に基づいて、アドレス制御
部１４０は、ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」
と、ＢＳ信号からバンクアドレスＢＡ「０」とを出力す
る。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０
Ｒ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡＭ３０の
バンク「０」と、そのバンク「０」のロウアドレスＲＡ
「０Ｒ」とを決定する。Time T61 and time T62 of the CLK signal are the same as time T2 of the CLK signal. As a result, SDRAM 30 does nothing. At time T63 of the CLK signal, the first control signal generation unit 121
Based on the / RAS1 signal from the first AND circuit 13
1 outputs an L level / RAS signal. At this time,
The second AND circuit 132 outputs an H level / CAS signal. In addition, the third AND circuit 133 outputs an H level signal /
Outputs a WE signal. Therefore, the SDRAM 30
It is determined that the command is a CTV command. On the other hand, based on the external address “a + 535” of the add signal, the address control unit 140 converts the row address RA “0R” from the ADD signal.
And the bank address BA “0” is output from the BS signal. As a result, the SDRAM 30 outputs “0” of the ADD signal.
R "and BS signal" 0 ", the bank" 0 "of the SDRAM 30 and the row address RA of the bank" 0 ".
"0R" is determined.
【００５９】ＣＬＫ信号の時刻Ｔ６４においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ６５
においては、第２制御信号生成部１２２からの／ＲＡＳ
２信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋６４２」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号
からバンクアドレスＢＡ「１」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｒ」、ＢＳ信
号の「１」に基づいて、ＳＤＲＡＭ３０のバンク「１」
と、そのバンク「１」のロウアドレスＲＡ「１Ｒ」とを
決定する。The time T64 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T65 of CLK signal
, The / RAS from the second control signal generation unit 122
Based on the two signals, the first AND circuit 131 outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Also,
Third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 642” of the add signal, the address control unit 140
The row address RA “1R” is output from the ADD signal, and the bank address BA “1” is output from the BS signal. As a result, the SDRAM 30 uses the bank “1” of the SDRAM 30 based on “1R” of the ADD signal and “1” of the BS signal.
And the row address RA “1R” of the bank “1”.
【００６０】ＣＬＫ信号の時刻Ｔ６６においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。なお、ＲＥＡＤＡコマンドは、データを読み出
した後、自動的にプリチャージを実行する。一方、ａｄ
ｄ信号の外部アドレス「ａ＋５３５」に基づいて、アド
レス制御部１４０は、ＡＤＤ信号からコラムアドレスＣ
Ａ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」
とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信
号の「０Ｃ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡ
Ｍ３０のバンク「０」と、そのバンク「０」のコラムア
ドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ
３０は、現時刻Ｔ６６から２クロック遅延した時刻Ｔ６
８において、前記時刻Ｔ６３で決定したバンク「０」の
ロウアドレスＲＡ「０Ｒ」、現時刻Ｔ６６で決定したバ
ンク「０」のコラムアドレスＣＡ「０Ｃ」から１ワード
で構成された２値の画データ「Ｄ０」を、ＤＱ信号を介
して読み出した後、自動的にプリチャージを実行する。At time T66 of the CLK signal, the first
Based on the / CAS1 signal from control signal generation section 121, second AND circuit 132 outputs an L-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. The READA command automatically performs precharge after reading data. Meanwhile, ad
Based on the external address “a + 535” of the d signal, the address control unit 140 calculates the column address C from the ADD signal.
A “0C” and the bank address BA “0” from the BS signal
Is output. As a result, the SDRAM 30 determines the SDRA based on “0C” of the ADD signal and “0” of the BS signal.
The bank “0” of M30 and the column address CA “0C” of the bank “0” are determined. Therefore, SDRAM
30 is a time T6 delayed by two clocks from the current time T66.
8, binary image data composed of one word from the row address RA “0R” of the bank “0” determined at the time T63 and the column address CA “0C” of the bank “0” determined at the current time T66 After reading "D0" via the DQ signal, precharge is automatically performed.
【００６１】ＣＬＫ信号の時刻Ｔ６７においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋７２９」
に基づいて、アドレス制御部１４０は、ＡＤＤ信号から
ロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンクアド
レスＢＡ「２」とを出力する。その結果、ＳＤＲＡＭ３
０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に基づ
いて、ＳＤＲＡＭ３０のバンク「２」と、そのバンク
「２」のロウアドレスＲＡ「２Ｒ」とを決定する。At time T67 of the CLK signal, the third
Based on the / RAS3 signal from control signal generator 123, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, the external address “a + 729” of the add signal
, The address control unit 140 outputs the row address RA “2R” from the ADD signal and the bank address BA “2” from the BS signal. As a result, SDRAM3
0 determines the bank “2” of the SDRAM 30 and the row address RA “2R” of the bank “2” based on “2R” of the ADD signal and “2” of the BS signal.
【００６２】ＣＬＫ信号の時刻Ｔ６８においては、第２
制御信号生成部１２２からの／ＣＡＳ２信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋６４
２」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「１Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「１」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「１Ｃ」、ＢＳ信号の「１」
に基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバ
ンク「１」のコラムアドレスＣＡ「１Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ６８から２ク
ロック遅延した時刻Ｔ７０において、前記時刻Ｔ６５で
決定したバンク「１」のロウアドレスＲＡ「１Ｒ」、現
時刻Ｔ６８で決定したバンク「１」のコラムアドレスＣ
Ａ「１Ｃ」から１ワードで構成された２値の画データ
「Ｄ１」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。At time T68 of the CLK signal, the second
Based on the / CAS2 signal from control signal generator 122, second AND circuit 132 outputs an L-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. On the other hand, the external address “a + 64” of the add signal
Based on “2”, the address control unit 140 outputs the column address CA “1C” from the ADD signal and the bank address BA “1” from the BS signal. As a result, SDR
The AM 30 outputs “1C” of the ADD signal and “1” of the BS signal.
, The bank “1” of the SDRAM 30 and the column address CA “1C” of the bank “1” are determined. Therefore, at time T70, which is two clocks later than current time T68, SDRAM 30 has row address RA "1R" of bank "1" determined at time T65 and column address C of bank "1" determined at current time T68.
After the binary image data "D1" composed of one word from A "1C" is read out via the DQ signal, the precharge is automatically executed.
【００６３】ＣＬＫ信号の時刻Ｔ６９においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ７０
においては、第３制御信号生成部１２３からの／ＣＡＳ
３信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレベル
の／ＣＡＳ信号を出力する。このとき、第１ＡＮＤ回路
１３１は、Ｈレベルの／ＲＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマン
ドであると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋７２９」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からコラムアドレスＣＡ「２Ｃ」と、ＢＳ信
号からバンクアドレスＢＡ「２」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「２Ｃ」、ＢＳ信
号の「２」に基づいて、ＳＤＲＡＭ３０のバンク「２」
と、そのバンク「２」のコラムアドレスＣＡ「２Ｃ」と
を決定する。従って、ＳＤＲＡＭ３０は、現時刻Ｔ７０
から２クロック遅延した時刻Ｔ７２において、前記時刻
Ｔ６７で決定したバンク「２」のロウアドレスＲＡ「２
Ｒ」、現時刻Ｔ７０で決定したバンク「２」のコラムア
ドレスＣＡ「２Ｃ」から１ワードで構成された２値の画
データ「Ｄ２」を、ＤＱ信号を介して読み出した後、自
動的にプリチャージを実行する。The time T69 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T70 of CLK signal
, The / CAS from the third control signal generation unit 123
Based on the three signals, the second AND circuit 132 outputs a low-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Also,
Third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. On the other hand, based on the external address “a + 729” of the add signal, the address control unit 140
The column address CA “2C” is output from the ADD signal, and the bank address BA “2” is output from the BS signal. As a result, the SDRAM 30 outputs the bank “2” of the SDRAM 30 based on “2C” of the ADD signal and “2” of the BS signal.
And the column address CA “2C” of the bank “2”. Therefore, the SDRAM 30 outputs the current time T70
At a time T72 delayed by two clocks from the row address RA “2” of the bank “2” determined at the time T67.
R ”, the binary image data“ D2 ”composed of one word is read from the column address CA“ 2C ”of the bank“ 2 ”determined at the current time T70 via the DQ signal, and then automatically read. Execute charging.
【００６４】ＣＬＫ信号の時刻Ｔ７１〜時刻Ｔ７３にお
いては、前記ＣＬＫ信号の時刻Ｔ２と同様である。その
結果、ＳＤＲＡＭ３０は、何も実行しない。ＣＬＫ信号
の時刻Ｔ７４においては、第４制御信号生成部１２４か
らの／ＲＡＳ４信号に基づいて、第１ＡＮＤ回路１３１
は、Ｌレベルの／ＲＡＳ信号を出力する。このとき、第
２ＡＮＤ回路１３２は、Ｈレベルの／ＣＡＳ信号を出力
する。また、第３ＡＮＤ回路１３３は、Ｈレベルの／Ｗ
Ｅ信号を出力する。このため、ＳＤＲＡＭ３０は、ＡＣ
ＴＶコマンドであると判断する。一方、ａｄｄ信号の外
部アドレス「ａ＋８５６」に基づいて、アドレス制御部
１４０は、ＡＤＤ信号からロウアドレスＲＡ「３Ｒ」
と、ＢＳ信号からバンクアドレスＢＡ「３」とを出力す
る。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「３
Ｒ」、ＢＳ信号の「３」に基づいて、ＳＤＲＡＭ３０の
バンク「３」と、そのバンク「３」のロウアドレスＲＡ
「３Ｒ」とを決定する。The time T71 to time T73 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDRAM 30 does nothing. At time T74 of the CLK signal, the first AND circuit 131 based on the / RAS4 signal from the fourth control signal generation unit 124
Outputs an L level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs / W at the H level.
Outputs the E signal. Therefore, the SDRAM 30
It is determined that the command is a TV command. On the other hand, based on the external address “a + 856” of the add signal, the address control unit 140 converts the row address RA “3R” from the ADD signal.
And the bank address BA “3” is output from the BS signal. As a result, the SDRAM 30 outputs “3” of the ADD signal.
R "and BS signal" 3 ", bank" 3 "of SDRAM 30 and row address RA of bank" 3 ".
"3R" is determined.
【００６５】ＣＬＫ信号の時刻Ｔ７５においては、前記
ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤＲ
ＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ７６
においては、第１制御信号生成部１２１からの／ＲＡＳ
１信号に基づいて、第１ＡＮＤ回路１３１は、Ｌレベル
の／ＲＡＳ信号を出力する。このとき、第２ＡＮＤ回路
１３２は、Ｈレベルの／ＣＡＳ信号を出力する。また、
第３ＡＮＤ回路１３３は、Ｈレベルの／ＷＥ信号を出力
する。このため、ＳＤＲＡＭ３０は、ＡＣＴＶコマンド
であると判断する。一方、ａｄｄ信号の外部アドレス
「ａ＋９６３」に基づいて、アドレス制御部１４０は、
ＡＤＤ信号からロウアドレスＲＡ「０Ｒ」と、ＢＳ信号
からバンクアドレスＢＡ「０」とを出力する。その結
果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「０Ｒ」、ＢＳ信
号の「０」に基づいて、ＳＤＲＡＭ３０のバンク「０」
と、そのバンク「０」のロウアドレスＲＡ「０Ｒ」とを
決定する。The time T75 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SDR
The AM 30 does nothing. Time T76 of CLK signal
, The / RAS from the first control signal generation unit 121
Based on one signal, the first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Also,
Third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, based on the external address “a + 963” of the add signal, the address control unit 140
The row address RA “0R” is output from the ADD signal, and the bank address BA “0” is output from the BS signal. As a result, the SDRAM 30 outputs the bank “0” of the SDRAM 30 based on “0R” of the ADD signal and “0” of the BS signal.
And the row address RA “0R” of the bank “0”.
【００６６】ＣＬＫ信号の時刻Ｔ７７においては、第４
制御信号生成部１２４からの／ＣＡＳ４信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。一方、ａｄｄ信号の外部アドレス「ａ＋８５
６」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からコラムアドレスＣＡ「３Ｃ」と、ＢＳ信号からバン
クアドレスＢＡ「３」とを出力する。その結果、ＳＤＲ
ＡＭ３０は、ＡＤＤ信号の「３Ｃ」、ＢＳ信号の「３」
に基づいて、ＳＤＲＡＭ３０のバンク「３」と、そのバ
ンク「３」のコラムアドレスＣＡ「３Ｃ」とを決定す
る。従って、ＳＤＲＡＭ３０は、現時刻Ｔ７７から２ク
ロック遅延した時刻Ｔ７９において、前記時刻Ｔ７４で
決定したバンク「３」のロウアドレスＲＡ「３Ｒ」、現
時刻Ｔ６０で決定したバンク「３」のコラムアドレスＣ
Ａ「３Ｃ」から１ワードで構成された２値の画データ
「Ｄ３」を、ＤＱ信号を介して読み出した後、自動的に
プリチャージを実行する。At time T77 of the CLK signal, the fourth
Based on the / CAS4 signal from control signal generator 124, second AND circuit 132 outputs an / CAS signal at an L level. At this time, the first AND circuit 131 outputs an H level / RAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. On the other hand, the external address “a + 85” of the add signal
6, the address control unit 140 outputs the column address CA “3C” from the ADD signal and the bank address BA “3” from the BS signal. As a result, SDR
The AM 30 outputs “3C” of the ADD signal and “3” of the BS signal.
, The bank “3” of the SDRAM 30 and the column address CA “3C” of the bank “3” are determined. Therefore, at time T79 two clocks later than current time T77, SDRAM 30 has row address RA "3R" of bank "3" determined at time T74 and column address C3 of bank "3" determined at current time T60.
After the binary image data "D3" composed of one word from A "3C" is read out via the DQ signal, the precharge is automatically executed.
【００６７】ＣＬＫ信号の時刻Ｔ７８においては、第２
制御信号生成部１２２からの／ＲＡＳ２信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１０７
０」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からロウアドレスＲＡ「１Ｒ」と、ＢＳ信号からバンク
アドレスＢＡ「１」とを出力する。その結果、ＳＤＲＡ
Ｍ３０は、ＡＤＤ信号の「１Ｒ」、ＢＳ信号の「１」に
基づいて、ＳＤＲＡＭ３０のバンク「１」と、そのバン
ク「１」のロウアドレスＲＡ「１Ｒ」とを決定する。At time T78 of the CLK signal, the second
Based on the / RAS2 signal from control signal generator 122, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, the external address “a + 107” of the add signal
Based on “0”, the address control unit 140 outputs the row address RA “1R” from the ADD signal and the bank address BA “1” from the BS signal. As a result, SDRA
M30 determines bank “1” of SDRAM 30 and row address RA “1R” of bank “1” based on “1R” of the ADD signal and “1” of the BS signal.
【００６８】ＣＬＫ信号の時刻Ｔ７９においては、第１
制御信号生成部１２１からの／ＣＡＳ１信号に基づい
て、第２ＡＮＤ回路１３２は、Ｌレベルの／ＣＡＳ信号
を出力する。このとき、第１ＡＮＤ回路１３１は、Ｈレ
ベルの／ＲＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＲＥＡＤＡコマンドであると判
断する。なお、ＲＥＡＤＡコマンドは、データを読み出
した後、自動的にプリチャージを実行する。一方、ａｄ
ｄ信号の外部アドレス「ａ＋９６３」に基づいて、アド
レス制御部１４０は、ＡＤＤ信号からコラムアドレスＣ
Ａ「０Ｃ」と、ＢＳ信号からバンクアドレスＢＡ「０」
とを出力する。その結果、ＳＤＲＡＭ３０は、ＡＤＤ信
号の「０Ｃ」、ＢＳ信号の「０」に基づいて、ＳＤＲＡ
Ｍ３０のバンク「０」と、そのバンク「０」のコラムア
ドレスＣＡ「０Ｃ」とを決定する。従って、ＳＤＲＡＭ
３０は、現時刻Ｔ７９から２クロック遅延した時刻Ｔ８
１（図示略）において、前記時刻Ｔ７６で決定したバン
ク「０」のロウアドレスＲＡ「０Ｒ」、現時刻Ｔ７９で
決定したバンク「０」のコラムアドレスＣＡ「０Ｃ」か
ら１ワードで構成された２値の画データ「Ｄ０」を、Ｄ
Ｑ信号を介して読み出した後、自動的にプリチャージを
実行する。At time T79 of the CLK signal, the first
Based on the / CAS1 signal from control signal generation section 121, second AND circuit 132 outputs an L-level / CAS signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, the SDRAM 30 determines that the command is a READA command. The READA command automatically performs precharge after reading data. Meanwhile, ad
Based on the external address “a + 963” of the d signal, the address control unit 140 calculates the column address C from the ADD signal.
A “0C” and the bank address BA “0” from the BS signal
Is output. As a result, the SDRAM 30 determines the SDRA based on “0C” of the ADD signal and “0” of the BS signal.
The bank “0” of M30 and the column address CA “0C” of the bank “0” are determined. Therefore, SDRAM
30 is a time T8 delayed by two clocks from the current time T79.
1 (not shown), two words each consisting of a row address RA “0R” of the bank “0” determined at the time T76 and a column address CA “0C” of the bank “0” determined at the current time T79. Value image data "D0"
After reading through the Q signal, precharge is automatically performed.
【００６９】ＣＬＫ信号の時刻Ｔ８０においては、第３
制御信号生成部１２３からの／ＲＡＳ３信号に基づい
て、第１ＡＮＤ回路１３１は、Ｌレベルの／ＲＡＳ信号
を出力する。このとき、第２ＡＮＤ回路１３２は、Ｈレ
ベルの／ＣＡＳ信号を出力する。また、第３ＡＮＤ回路
１３３は、Ｈレベルの／ＷＥ信号を出力する。このた
め、ＳＤＲＡＭ３０は、ＡＣＴＶコマンドであると判断
する。一方、ａｄｄ信号の外部アドレス「ａ＋１１７
７」に基づいて、アドレス制御部１４０は、ＡＤＤ信号
からロウアドレスＲＡ「２Ｒ」と、ＢＳ信号からバンク
アドレスＢＡ「２」とを出力する。その結果、ＳＤＲＡ
Ｍ３０は、ＡＤＤ信号の「２Ｒ」、ＢＳ信号の「２」に
基づいて、ＳＤＲＡＭ３０のバンク「２」と、そのバン
ク「２」のロウアドレスＲＡ「２Ｒ」とを決定する。At time T80 of the CLK signal, the third
Based on the / RAS3 signal from control signal generator 123, first AND circuit 131 outputs an L-level / RAS signal. At this time, the second AND circuit 132 outputs an H level / CAS signal. Further, the third AND circuit 133 outputs an H level / WE signal. Therefore, SDRAM 30 determines that the command is an ACTV command. On the other hand, the external address “a + 117” of the add signal
7, the address control unit 140 outputs the row address RA “2R” from the ADD signal and the bank address BA “2” from the BS signal. As a result, SDRA
M30 determines bank “2” of SDRAM 30 and row address RA “2R” of bank “2” based on “2R” of the ADD signal and “2” of the BS signal.
【００７０】次に、前記図４に示すタイミングチャート
に基づいて、主走査方向における１ラインが奇数ワード
であって、１頁分の画データがＳＤＲＡＭ３０に記憶さ
れた状態を、図６に示す。Next, based on the timing chart shown in FIG. 4, FIG. 6 shows a state where one line in the main scanning direction is an odd word and the image data for one page is stored in the SDRAM 30.
【００７１】図６（ａ）に示すように、主走査方向にお
ける１ラインの画データが「４ｎ＋１」（ｎ＝１，２，
３，…，Ｎ）で構成された奇数ワードである場合は、１
ラインの最後の画データがバンク「ｍ」（ｍ＝０，１，
２，３の繰り返し順）に記憶される。このため、次ライ
ンの先頭における１ワードの画データは、バンク「ｍ＋
１」に記憶される。すなわち、１ラインの最後の画デー
タがバンク「０」の場合は、次ラインの先頭の画データ
がバンク「１」に記憶される。また、１ラインの最後の
画データがバンク「１」の場合は、次ラインの先頭の画
データがバンク「２」に記憶される。さらに、１ライン
の最後の画データがバンク「２」の場合は、次ラインの
先頭の画データがバンク「３」に記憶される。併せて、
１ラインの最後の画データがバンク「３」の場合は、次
ラインの先頭の画データがバンク「０」に記憶される。
その結果、画像の回転処理のために、ＳＤＲＡＭ３０に
記憶した画データを副走査方向に読み出す場合には、読
み出しバンクが「０，１，２，３」の順序で周回するこ
とになる。As shown in FIG. 6A, the image data of one line in the main scanning direction is “4n + 1” (n = 1, 2, 2).
(3,..., N) is 1 if the word is an odd word.
The last image data of the line is the bank "m" (m = 0, 1,
(Repeated order of 2, 3). For this reason, the image data of one word at the head of the next line is stored in the bank “m +
1 ". That is, when the last image data of one line is in the bank “0”, the first image data of the next line is stored in the bank “1”. If the last image data of one line is in the bank "1", the first image data of the next line is stored in the bank "2". Further, when the last image data of one line is the bank "2", the first image data of the next line is stored in the bank "3". together,
If the last image data of one line is in bank "3", the first image data of the next line is stored in bank "0".
As a result, when image data stored in the SDRAM 30 is read in the sub-scanning direction for image rotation processing, the read banks rotate in the order of “0, 1, 2, 3”.
【００７２】一方、図６（ｂ）に示すように、主走査方
向における１ラインのワード数が「４ｎ＋３」（ｎ＝
１，２，３，…，Ｎ）で構成された奇数ワードである場
合は、１ラインの最後の画データがバンク「ｍ」（ｍ＝
２，１，０，３の繰り返し順）に記憶される。このた
め、次ラインの先頭の画データは、バンク「ｍ＋１」に
記憶される。すなわち、１ラインの最後の画データがバ
ンク「２」の場合は、次ラインの先頭の画データがバン
ク「３」に記憶される。また、１ラインの最後の画デー
タがバンク「１」の場合は、次ラインの先頭の画データ
がバンク「２」に記憶される。さらに、１ラインの最後
の画データがバンク「０」の場合は、次ラインの先頭の
画データがバンク「１」に記憶される。併せて、１ライ
ンの最後の画データがバンク「１」の場合は、次ライン
の先頭の画データがバンク「２」に記憶される。その結
果、画像の回転処理のために、ＳＤＲＡＭ３０に記憶し
た画データを副走査方向に読み出す場合には、読み出し
バンクが「０，３，２，１」の順序で周回することにな
る。On the other hand, as shown in FIG. 6B, the number of words in one line in the main scanning direction is “4n + 3” (n = 3).
.., N), the last image data of one line is the bank “m” (m =
2, 1, 0, 3). For this reason, the leading image data of the next line is stored in the bank “m + 1”. That is, when the last image data of one line is in the bank "2", the first image data of the next line is stored in the bank "3". If the last image data of one line is in the bank "1", the first image data of the next line is stored in the bank "2". Further, when the last image data of one line is the bank "0", the first image data of the next line is stored in the bank "1". In addition, when the last image data of one line is the bank “1”, the first image data of the next line is stored in the bank “2”. As a result, when the image data stored in the SDRAM 30 is read in the sub-scanning direction for the image rotation processing, the read banks rotate in the order of “0, 3, 2, 1”.
【００７３】従って、図６（ａ）又は（ｂ）に示すよう
に、主走査方向における１ラインの画データが「４ｎ＋
１」又は「４ｎ＋３」で構成された奇数ワードである場
合であっても、異なるバンクにアクセスしている間に、
プリチャージを実行させることにより、プリチャージサ
イクルを見かけ上隠している。その結果、ＳＤＲＡＭ３
０に間断無くデータをアクセスすることができる。従っ
て、高速に画データを読み出すことができる。Therefore, as shown in FIG. 6A or 6B, the image data of one line in the main scanning direction is "4n +
Even if it is an odd word composed of "1" or "4n + 3", while accessing a different bank,
By executing the precharge, the precharge cycle is apparently hidden. As a result, SDRAM3
0 can be accessed without interruption. Therefore, image data can be read at high speed.
【００７４】［３］１ラインが偶数ワードの書き込み動
作 次に、１ラインが偶数ワードの書き込み動作について、
図７に示すタイミングチャートを用いて説明する。[3] Write Operation for One Line with Even Words Next, for the write operation for one line with even words,
This will be described with reference to the timing chart shown in FIG.
【００７５】ＣＬＫ信号の時刻Ｔ１０１〜時刻Ｔ１１６
においては、前記図４に示す１ラインが奇数ワードの書
き込み動作における時刻Ｔ１〜時刻Ｔ１６と同様な処理
が実行される。Time T101 to time T116 of CLK signal
, The same processing as the time T1 to the time T16 in the writing operation of the odd word in one line shown in FIG. 4 is executed.
【００７６】ＣＬＫ信号の時刻Ｔ１１７においては、前
記ＣＬＫ信号の時刻Ｔ２と同様である。その結果、ＳＤ
ＲＡＭ３０は、何も実行しない。ＣＬＫ信号の時刻Ｔ１
１８においては、第２制御信号生成部１２２からの／Ｃ
ＡＳ２信号に基づいて、第２ＡＮＤ回路１３２は、Ｌレ
ベルの／ＣＡＳ信号を出力する。また、第２制御信号生
成部１２２からの／ＷＥ２信号に基づいて、第３ＡＮＤ
回路１３３は、Ｌレベルの／ＷＥ信号を出力する。この
とき、第１ＡＮＤ回路１３１は、Ｈレベルの／ＲＡＳ信
号を出力する。このため、ＳＤＲＡＭ３０は、ＷＲＩＴ
Ａコマンドであると判断する。一方、ａｄｄ信号の外部
アドレス「ａ＋５」に基づいて、アドレス制御部１４０
は、ＡＤＤ信号からコラムアドレスＣＡ「１Ｃ」と、Ｂ
Ｓ信号からバンクアドレスＢＡ「１」とを出力する。そ
の結果、ＳＤＲＡＭ３０は、ＡＤＤ信号の「１Ｃ」、Ｂ
Ｓ信号の「１」に基づいて、ＳＤＲＡＭ３０のバンク
「１」と、そのバンク「１」のコラムアドレスＣＡ「１
Ｃ」とを決定する。従って、ＳＤＲＡＭ３０は、ＤＱ信
号の「Ｄ１」を、前記時刻Ｔ１１５で決定したバンク
「１」のロウアドレスＲＡ「１Ｒ」、現時刻Ｔ１１８で
決定したバンク「１」のコラムアドレスＣＡ「１Ｃ」に
書き込んだ後、自動的にプリチャージを実行する。The time T117 of the CLK signal is the same as the time T2 of the CLK signal. As a result, SD
The RAM 30 does nothing. Time T1 of CLK signal
18, the / C from the second control signal generation unit 122
Based on the AS2 signal, the second AND circuit 132 outputs an L-level / CAS signal. Also, based on the / WE2 signal from the second control signal generation unit 122, the third AND
The circuit 133 outputs an L level / WE signal. At this time, the first AND circuit 131 outputs an H level / RAS signal. For this reason, the SDRAM 30
It is determined that the command is an A command. On the other hand, based on the external address “a + 5” of the add signal, the address control unit 140
Is the column address CA “1C” from the ADD signal and B
The bank address BA “1” is output from the S signal. As a result, the SDRAM 30 outputs “1C” and B of the ADD signal.
Based on the S signal “1”, the bank “1” of the SDRAM 30 and the column address CA “1” of the bank “1”
C ". Therefore, the SDRAM 30 writes the DQ signal “D1” to the row address RA “1R” of the bank “1” determined at the time T115 and the column address CA “1C” of the bank “1” determined at the current time T118. After that, precharge is executed automatically.
【００７７】このとき、レジスタ１１１が記憶している
ワード数に基づいて、ａｄｄ信号の外部アドレス「ａ＋
５」が、１ラインの最後であると判断する。また、カウ
ンタ１１２のカウント値に基づいて、１ラインが奇数ワ
ードであるか偶数ワードであるかを判断する。ところ
で、図７に示すタイミングチャートにおいては、１ライ
ンが偶数ワードの場合であるため、アクセス制御部１１
０は、ａｄｄ信号の外部アドレス「ａ」を２回インクリ
メントする。その結果、アクセス制御部１１０は、ａｄ
ｄ信号から外部アドレスとして、次ラインの先頭アドレ
ス「ａ＋７」を出力する。従って、外部アドレス「ａ＋
６」に対応するバンク「２」には、１ワードのダミーデ
ータが書き込まれることになる。すなわち、本実施形態
においては、主走査方向における１ラインの画データが
「１０８」ワードで構成されている。このため、１ワー
ドのダミーデータを付加して、１ラインの画データを
「１０９」ワードにしているのである。換言すれば、１
ワードのダミーデータを付加することによって、いわば
強制的に１ラインを奇数ワードにしているのである。At this time, based on the number of words stored in the register 111, the external address “a +
5 "is determined to be the end of one line. Further, based on the count value of the counter 112, it is determined whether one line is an odd word or an even word. By the way, in the timing chart shown in FIG. 7, since one line is an even word, the access control unit 11
"0" increments the external address "a" of the add signal twice. As a result, the access control unit 110
The head address "a + 7" of the next line is output as an external address from the d signal. Therefore, the external address “a +
In the bank "2" corresponding to "6", one-word dummy data is written. That is, in the present embodiment, one line of image data in the main scanning direction is composed of “108” words. Therefore, one line of dummy data is added to make one line of image data "109" words. In other words, 1
By adding word dummy data, one line is forcibly made an odd word.
【００７８】ＣＬＫ信号の時刻Ｔ１１９〜時刻Ｔ１２３
においては、前記ＣＬＫ信号の時刻Ｔ２と同様である。
その結果、ＳＤＲＡＭ３０は、何も実行しない。すなわ
ち、ａｄｄ信号の外部アドレス「ａ＋５」が１ラインの
最後であると判断したため、第１ＡＮＤ回路１３１は、
Ｈレベルの／ＲＡＳ信号を、第２ＡＮＤ回路１３２は、
Ｈレベルの／ＣＡＳ信号を、第３ＡＮＤ回路１３３は、
Ｈレベルの／ＷＥ信号を、それぞれ出力する。つまり、
ＣＬＫ信号の時刻Ｔ１１９〜時刻Ｔ１２３の時間を利用
して、ａｄｄ信号からの外部アドレス「ａ＋６」に対応
するバンク「２」にはアクセスせず、次のバンク「３」
への移行処理を行うのである。換言すれば、見かけ上、
外部アドレス「ａ＋６」に対応するバンク「２」にダミ
ーデータを書き込んでいるのである。Time T119 to Time T123 of CLK Signal
Is the same as at time T2 of the CLK signal.
As a result, SDRAM 30 does nothing. That is, since it is determined that the external address “a + 5” of the add signal is at the end of one line, the first AND circuit 131
The second AND circuit 132 outputs the H level / RAS signal to the second AND circuit 132.
The third AND circuit 133 outputs the / CAS signal of H level
An H level / WE signal is output. That is,
Using the time from the time T119 to the time T123 of the CLK signal, the bank “2” corresponding to the external address “a + 6” from the add signal is not accessed, and the next bank “3” is not accessed.
The process of shifting to is performed. In other words, apparently,
Dummy data is written in bank "2" corresponding to external address "a + 6".
【００７９】ＣＬＫ信号の時刻Ｔ１２４〜時刻Ｔ１３０
においては、前記図４に示す１ラインが奇数ワードの書
き込み動作におけるＣＬＫ信号の時刻Ｔ２４〜時刻Ｔ３
０と同様な処理が実行される。Time T124 to time T130 of CLK signal
In FIG. 4, one line shown in FIG. 4 is a clock signal CLK signal from time T24 to time T3 in the odd word write operation.
A process similar to 0 is executed.
【００８０】［４］１ラインが偶数ワードの読み出し動
作 次に、１ラインが偶数ワードの読み出し動作について、
図８に示すタイミングチャートを用いて説明する。[4] Read Operation of One Line for Even Words Next, for read operation of one line for even words,
This will be described with reference to the timing chart shown in FIG.
【００８１】１ラインが偶数ワードの読み出し動作は、
前記図５に示す１ラインが奇数ワードの読み出し動作と
ほぼ同様である。但し、図７に示す１ラインが偶数ワー
ドの書き込み動作においては、１ワードのダミーデータ
を１ラインの最後に付加している。すなわち、主走査方
向における１ラインの画データが「１０８」ワードで構
成されているため、１ワードのダミーデータを付加して
いるのである。その結果、主走査方向における１ライン
の画データが「１０９」ワードとなる。従って、１ライ
ンが偶数ワードの読み出し動作が、前記１ラインが奇数
ワードの読み出し動作と異なるのは、副走査方向に画デ
ータを読み出す場合に、外部アドレスを「１０９」ずつ
増加する必要がある点だけである。A read operation in which one line is an even word is
One line shown in FIG. 5 is almost the same as the read operation of the odd word. However, in a write operation in which one line shown in FIG. 7 is an even word, dummy data of one word is added to the end of one line. That is, since one line of image data in the main scanning direction is composed of "108" words, one word of dummy data is added. As a result, the image data of one line in the main scanning direction is "109" words. Therefore, the read operation of one line for even-numbered words is different from the read operation of one line for odd-numbered words. When image data is read in the sub-scanning direction, it is necessary to increase the external address by "109". Only.
【００８２】次に、前記図７に示すタイミングチャート
に基づいて、主走査方向における１ラインが偶数ワード
であって、１頁分の画データがＳＤＲＡＭ３０に記憶さ
れた状態を、図９に示す。Next, based on the timing chart shown in FIG. 7, FIG. 9 shows a state in which one line in the main scanning direction is an even word and one page of image data is stored in the SDRAM 30.
【００８３】図９（ａ）に示すように、主走査方向にお
ける１ラインの画データが「４ｎ＋２」（ｎ＝１，２，
３，…，Ｎ）で構成された偶数ワードである場合は、主
走査方向の１ラインを奇数ワードにするために、１ワー
ドのダミーデータを付加して、そのダミーデータを１つ
のバンクに記憶させている。その結果、画像の回転処理
のために、ＳＤＲＡＭ３０に記憶した画データを副走査
方向に読み出す場合でも、読み出しバンクが「０，３，
２，１」の順序で周回することになる。As shown in FIG. 9A, the image data of one line in the main scanning direction is "4n + 2" (n = 1, 2, 2).
(3,..., N), one word of dummy data is added to make one line in the main scanning direction an odd word, and the dummy data is stored in one bank. Let me. As a result, even when the image data stored in the SDRAM 30 is read in the sub-scanning direction for the image rotation processing, the read banks are set to “0, 3,
Orbits in the order of "2, 1".
【００８４】一方、図９（ｂ）に示すように、主走査方
向における１ラインの画データが「４ｎ」（ｎ＝１，
２，３，…，Ｎ）で構成された偶数ワードである場合
も、主走査方向の１ラインを奇数ワードにするために、
１ワードのダミーデータを付加して、そのダミーデータ
を１つのバンクに記憶させている。その結果、画像の回
転処理のために、ＳＤＲＡＭ３０に記憶した画データを
副走査方向に読み出す場合でも、読み出しバンクが
「０，１，２，３」の順序で周回することになる。On the other hand, as shown in FIG. 9B, the image data of one line in the main scanning direction is "4n" (n = 1,
2, 3,..., N), even if one line in the main scanning direction is an odd word,
One word of dummy data is added, and the dummy data is stored in one bank. As a result, even when the image data stored in the SDRAM 30 is read in the sub-scanning direction for the image rotation processing, the read banks rotate in the order of “0, 1, 2, 3”.
【００８５】従って、図９（ａ）又は（ｂ）に示すよう
に、主走査方向における１ラインの画データが「４ｎ＋
２」又は「４ｎ」で構成された偶数ワードである場合で
あっても、異なるバンクにアクセスしている間に、プリ
チャージを実行させることにより、プリチャージサイク
ルを見かけ上隠している。その結果、ＳＤＲＡＭ３０に
間断無くデータをアクセスすることができる。従って、
高速に画データを読み出すことができる。Therefore, as shown in FIG. 9A or 9B, the image data of one line in the main scanning direction is "4n +
Even in the case of an even word composed of "2" or "4n", the precharge cycle is hidden by apparently performing the precharge while accessing a different bank. As a result, data can be accessed to the SDRAM 30 without interruption. Therefore,
Image data can be read at high speed.
【００８６】以上、詳述したように本実施形態によれ
ば、次のような作用、効果を得ることができる。 （１）１ラインが偶数ワードの場合には、アクセス制御
部１１０からのａｄｄ信号の外部アドレス「ａ」を２回
インクリメントすることにより、ＳＤＲＡＭ３０に対し
て何も実行していない。このため、元々の１ラインが偶
数ワードであっても、１ラインが奇数ワードとなる。そ
の結果、主走査方向における１ラインの画データをＳＤ
ＲＡＭ３０に記憶させた後、副走査方向に画データを読
み出す場合には、必ずバンク０〜バンク３を順次周回す
ることになる。従って、プリチャージサイクルを見かけ
上隠して、高速に画データを読み出すことができる。As described above, according to the present embodiment, the following operations and effects can be obtained. (1) When one line is an even-numbered word, nothing is executed on the SDRAM 30 by incrementing the external address “a” of the add signal from the access control unit 110 twice. Thus, even if the original one line is an even word, one line is an odd word. As a result, the image data of one line in the main scanning direction is
When the image data is read out in the sub-scanning direction after being stored in the RAM 30, the data always goes around the banks 0 to 3 sequentially. Therefore, it is possible to read out the image data at a high speed by concealing the precharge cycle.
【００８７】（２）バンク０〜バンク３を順次周回しな
がら、データの書き込み動作及び読み出し動作を実行し
ている。このため、読み取った画データにおいて、主走
査方向の画データをＳＤＲＡＭ３０に記憶させた後、Ｓ
ＤＲＡＭ３０に記憶された画データを副走査方向に読み
出して、画データを９０度回転させる場合であっても、
高速に画データを読み出すことができる。従って、画像
の回転処理をより一層高速に行うことができる。(2) Data write operation and data read operation are executed while sequentially circulating through the banks 0 to 3. Therefore, in the read image data, after storing the image data in the main scanning direction in the SDRAM 30,
Even when the image data stored in the DRAM 30 is read in the sub-scanning direction and the image data is rotated by 90 degrees,
Image data can be read at high speed. Therefore, the image rotation processing can be performed at higher speed.
【００８８】（３）アドレス制御部１４０のＢＳ信号か
らは、異なるバンク、すなわちバンク０〜バンク３を周
回させるためのデータが出力されている。このため、バ
ンク０〜バンク３を順次周回しながら、画データの書き
込み動作及び読み出し動作が実行される。また、画デー
タの書き込み動作及び読み出し動作の後に、自動的にプ
リチャージが実行される。つまり、異なるバンクにアク
セスしている間に、プリチャージを実行させることによ
り、プリチャージサイクルを見かけ上隠している。その
結果、ＳＤＲＡＭ３０に間断無く画データをアクセスす
ることができる。従って、高速に画データを読み出すこ
とができる。(3) From the BS signal of the address control unit 140, data for rotating different banks, that is, banks 0 to 3, is output. Therefore, the image data write operation and the image data read operation are performed while sequentially circulating through the banks 0 to 3. Further, after the image data write operation and the image data read operation, the precharge is automatically performed. In other words, the precharge cycle is hidden while the precharge cycle is executed while accessing different banks. As a result, image data can be accessed in the SDRAM 30 without interruption. Therefore, image data can be read at high speed.
【００８９】（４）１ラインが偶数ワードの場合には、
アクセス制御部１１０からのａｄｄ信号の外部アドレス
「ａ」を２回インクリメントすることにより、ＳＤＲＡ
Ｍ３０に対して、ダミーワードを１ラインの最後に付加
している。このため、ＳＤＲＡＭ３０から副走査方向に
画データを読み出す場合には、副走査方向における最後
の画データを読み出さないように制御するのみである。
従って、主走査方向の画データをＳＤＲＡＭ３０に記憶
させた後、ＳＤＲＡＭ３０に記憶された画データを副走
査方向に読み出す場合、つまり画像を回転処理する場合
であっても、必要な画データだけを簡便に読み出すこと
ができる。(4) When one line is an even word,
By incrementing the external address “a” of the add signal from the access control unit 110 twice, the SDRA
For M30, a dummy word is added at the end of one line. Therefore, when image data is read from the SDRAM 30 in the sub-scanning direction, only control is performed so that the last image data in the sub-scanning direction is not read.
Therefore, even if the image data in the main scanning direction is stored in the SDRAM 30 and then the image data stored in the SDRAM 30 is read in the sub-scanning direction, that is, even if the image is rotated, only the necessary image data can be easily stored. Can be read out.
【００９０】なお、前記実施形態は、次のように変更し
て具体化することも可能である。 ・前記実施形態においては、画データをシングルライト
でＳＤＲＡＭ３０に書き込んだ後、画データをシングル
リードでＳＤＲＡＭ３０から読み出す構成であったが、
これに代えて、画データをバーストライトでＳＤＲＡＭ
３０に書き込んだ後、画データをシングルリードでＳＤ
ＲＡＭ３０から読み出す構成にしても良い。The above embodiment can be embodied with the following modifications. In the above embodiment, the image data is written to the SDRAM 30 by single writing, and then the image data is read from the SDRAM 30 by single reading.
Instead of this, the image data is written to the SDRAM by burst write.
30 and then read the image data with single read
A configuration in which data is read from the RAM 30 may be used.
【００９１】・前記実施形態においては、バンク０〜バ
ンク３までを順次周回しながら画データを書き込む構成
であったが、これに代えて、「バンク０、バンク２、バ
ンク１、バンク３」等のような周回順序、すなわち４つ
のバンクを順次周回する構成であれば良い。In the above embodiment, the image data is written while sequentially circulating from bank 0 to bank 3. However, instead of this, "bank 0, bank 2, bank 1, bank 3," etc. In this case, the circuit may be arranged in such a manner that the circuit sequentially circulates through the four banks.
【００９２】・前記実施形態を、ＤＤＲ−ＳＤＲＡＭ
（Doble Data Rate SDRAM ）、ＭＤＲＡＭ（Multi-Bank
DRAM ）に適用しても良い。さらに、前記実施形態等よ
り把握される技術的思想について、以下にそれらの効果
と共に記載する。The DDR-SDRAM is used in the above embodiment.
(Doble Data Rate SDRAM), MDRAM (Multi-Bank)
DRAM). Further, technical ideas grasped from the embodiments and the like will be described below together with their effects.
【００９３】〔１〕請求項１〜請求項３のいずれか１項
に記載のＳＤＲＡＭのランダムアクセス装置において、
制御手段は、１ラインが偶数ワードの場合には、アドレ
スのインクリメントに基づいて、１ラインの最後にダミ
ーデータを付加するＳＤＲＡＭのランダムアクセス装
置。このように構成すれば、高速にデータを読み出すこ
とができる。[1] A random access device for an SDRAM according to any one of claims 1 to 3,
The control means is a random access device of an SDRAM which adds dummy data to the end of one line based on increment of an address when one line is an even word. With this configuration, data can be read at high speed.
【００９４】〔２〕請求項１〜請求項３のいずれか１項
に記載のＳＤＲＡＭのランダムアクセス装置において、
制御手段は、１ラインが偶数ワードの場合には、アドレ
スのインクリメントに基づいて、１ラインの最後にダミ
ーデータを付加して、１ラインを奇数ワードにするＳＤ
ＲＡＭのランダムアクセス装置。このように構成すれ
ば、高速にデータを読み出すことができる。[2] In the SDRAM random access device according to any one of claims 1 to 3,
When one line is an even word, the control means adds dummy data to the end of the one line based on the increment of the address to make one line an odd word.
RAM random access device. With this configuration, data can be read at high speed.
【００９５】〔３〕複数のバンクを備え、それらのバン
クを切り換えながらデータの書き込み及び読み出しを行
うＳＤＲＡＭのランダムアクセス方法において、１ライ
ンが偶数ワードの場合には、アドレスのインクリメント
に基づいて、ＳＤＲＡＭに対して何も実行しないＳＤＲ
ＡＭのランダムアクセス方法。このように構成すれば、
高速にデータを読み出すことができる。[3] In an SDRAM random access method in which a plurality of banks are provided and data is written and read while switching the banks, if one line is an even word, the SDRAM is determined based on the address increment. Does nothing to SDR
AM random access method. With this configuration,
Data can be read at high speed.
【００９６】〔４〕前記〔３〕に記載のＳＤＲＡＭのラ
ンダムアクセス方法において、バンクを周回しながらデ
ータを読み出すＳＤＲＡＭのランダムアクセス方法。こ
のように構成すれば、高速にデータを読み出すことがで
きる。[4] The SDRAM random access method according to [3], wherein data is read while circulating through the banks. With this configuration, data can be read at high speed.
【００９７】〔５〕前記〔３〕または〔４〕に記載のＳ
ＤＲＡＭのランダムアクセス方法において、アドレスの
インクリメントに基づいて、ダミーワードを付加するＳ
ＤＲＡＭのランダムアクセス方法。このように構成すれ
ば、必要なデータだけを簡便に読み出すことができる。[5] S described in the above [3] or [4]
In the random access method for a DRAM, a dummy word is added based on an increment of an address.
A random access method for a DRAM. With such a configuration, only necessary data can be easily read.
【００９８】[0098]
【発明の効果】本発明は、以上のように構成されている
ため、次のような効果を奏する。請求項１〜請求項３の
いずれか１項に記載の発明によれば、高速にデータを読
み出すことができる。Since the present invention is configured as described above, it has the following effects. According to the invention described in any one of claims 1 to 3, data can be read at high speed.
【図１】ＳＤＲＡＭのランダムアクセス装置の概要を示
すブロック図。FIG. 1 is a block diagram showing an outline of a random access device of an SDRAM.
【図２】ＳＤＲＡＭのランダムアクセス装置を示すブロ
ック図。FIG. 2 is a block diagram showing a random access device of the SDRAM.
【図３】外部アドレス信号及びアドレス信号と、バンク
セレクト信号との関係を示す説明図。FIG. 3 is an explanatory diagram showing a relationship between an external address signal and an address signal, and a bank select signal.
【図４】１ラインが奇数ワードの書き込み動作を示すタ
イミングチャート。FIG. 4 is a timing chart showing a write operation in which one line is an odd word.
【図５】１ラインが奇数ワードの読み出し動作を示すタ
イミングチャート。FIG. 5 is a timing chart showing a read operation in which one line is an odd word.
【図６】１ラインが奇数ワードであって、１頁分の画デ
ータがＳＤＲＡＭに記憶された状態を示す説明図。FIG. 6 is an explanatory diagram showing a state in which one line is an odd word and image data for one page is stored in an SDRAM.
【図７】１ラインが偶数ワードの書き込み動作を示すタ
イミングチャート。FIG. 7 is a timing chart showing a write operation in which one line is an even word.
【図８】１ラインが偶数ワードの読み出し動作を示すタ
イミングチャート。FIG. 8 is a timing chart showing a read operation in which one line reads an even word.
【図９】１ラインが偶数ワードであって、１頁分の画デ
ータがＳＤＲＡＭに記憶された状態を示す説明図。FIG. 9 is an explanatory diagram showing a state in which one line is an even word and image data for one page is stored in an SDRAM.
【図１０】従来において、１ラインが奇数ワードであっ
て、１頁分の画データがＳＤＲＡＭに記憶された状態を
示す説明図。FIG. 10 is an explanatory diagram showing a state where one line is an odd word and image data for one page is stored in the SDRAM in the related art.
【図１１】従来において、１ラインが偶数ワードであっ
て、１頁分の画データがＳＤＲＡＭに記憶された状態を
示す説明図。FIG. 11 is an explanatory view showing a state in which one line is an even word and image data for one page is stored in the SDRAM in the related art.
１…ＳＤＲＡＭのランダムアクセス装置、１０…制御手
段を構成するメモリ制御部、２０…制御手段を構成する
データ制御部、３０…ＳＤＲＡＭ、１１０…アクセス制
御部、１２１〜１２４…第１制御信号生成部〜第４制御
信号生成部、１３１〜１３２…第１ＡＮＤ回路〜第４Ａ
ＮＤ回路、１４０…アドレス制御部、ＣＬＫ…クロック
信号、ａｄｄ…アドレスを出力する外部アドレス信号。DESCRIPTION OF SYMBOLS 1 ... Random access device of SDRAM, 10 ... Memory control part which comprises control means, 20 ... Data control part which comprises control means, 30 ... SDRAM, 110 ... Access control part, 121-124 ... First control signal generation part ~ 4th control signal generation section, 131-132 ... 1st AND circuit ~ 4A
ND circuit, 140: address control unit, CLK: clock signal, add: external address signal for outputting an address.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/34 ３７１Ｈ ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G11C 11/34 371H
Claims (3)
切り換えながらデータの書き込み及び読み出しを行うＳ
ＤＲＡＭのランダムアクセス装置において、１ラインが
偶数ワードの場合には、アドレスのインクリメントに基
づいて、ＳＤＲＡＭに対して何も実行しない制御手段を
備えたＳＤＲＡＭのランダムアクセス装置。1. A data processing system, comprising: a plurality of banks, wherein data is written and read while switching the banks.
In the random access device of the DRAM, when one line is an even-numbered word, the random access device of the SDRAM includes a control unit that performs nothing on the SDRAM based on the increment of the address.
アクセス装置において、制御手段は、バンクを周回しな
がらデータの書き込み及び読み出しを行うとともに、１
ラインが偶数ワードの場合には、アドレスのインクリメ
ントに基づいて、ＳＤＲＡＭに対して何も実行しないＳ
ＤＲＡＭのランダムアクセス装置。2. The SDRAM random access device according to claim 1, wherein the control means writes and reads data while circulating through the bank.
If the line is an even word, no operation is performed on the SDRAM based on the address increment.
DRAM random access device.
ＡＭのランダムアクセス装置において、制御手段は、１
ラインが偶数ワードの場合には、アドレスのインクリメ
ントに基づいて、ダミーワードを付加するＳＤＲＡＭの
ランダムアクセス装置。3. The SDR according to claim 1 or claim 2.
In the AM random access device, the control means includes:
An SDRAM random access device for adding a dummy word based on an increment of an address when a line is an even word.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000383298A JP3644381B2 (en) | 2000-12-18 | 2000-12-18 | Random access method for SDRAM |
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| JP2000383298A JP3644381B2 (en) | 2000-12-18 | 2000-12-18 | Random access method for SDRAM |
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| JP2002184179A true JP2002184179A (en) | 2002-06-28 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005332369A (en) * | 2004-04-19 | 2005-12-02 | Sony Corp | Data storage unit, data storage controller, data storage control method, and data storage control program |
| JP2008021076A (en) * | 2006-07-12 | 2008-01-31 | Murata Mach Ltd | Image processing apparatus |
| KR101164235B1 (en) * | 2004-01-05 | 2012-07-09 | 소니 주식회사 | Data storage apparatus, data storage controlling apparatus and method, and data storage controlling program |
| US8654597B2 (en) | 2010-12-16 | 2014-02-18 | Hynix Semiconductor Inc. | Defective memory cell address storage circuit and redundancy control circuit including the same |
-
2000
- 2000-12-18 JP JP2000383298A patent/JP3644381B2/en not_active Expired - Fee Related
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| KR101164235B1 (en) * | 2004-01-05 | 2012-07-09 | 소니 주식회사 | Data storage apparatus, data storage controlling apparatus and method, and data storage controlling program |
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| JP3644381B2 (en) | 2005-04-27 |
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