JP2002181896A - Testing circuit for semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、内蔵する機能ブロ
ックに接続された信号線のテストを容易化する半導体集
積回路のテスト回路に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a test circuit for a semiconductor integrated circuit which facilitates a test of a signal line connected to a built-in functional block.
【０００２】[0002]
【従来の技術】機能ブロックを備えた半導体集積回路で
はテスト容易化のため、様々な手法が考案されている。
例えば、特開平６−８２５２９号公報に記載されている
半導体集積回路のテスト容易化技術は、図６に示される
ように、半導体集積回路１を構成する機能ブロック２、
３間の信号線にバウンダリスキャンセル１２を設けるこ
とにより各機能ブロックを接続したものである。バウン
ダリスキャンセル１２は通常動作を行う場合には、ここ
に伝達される信号を素通りさせ、テスト動作を行う際に
はピン１３、１４とともにスキャンチェーンを構成し、
テストパターンを受け、またテストパターンを受けた論
理回路の出力を取り出す。2. Description of the Related Art For a semiconductor integrated circuit having a functional block, various techniques have been devised for facilitating a test.
For example, a technology for facilitating the test of a semiconductor integrated circuit described in Japanese Patent Application Laid-Open No. 6-82529 discloses a functional block 2 that constitutes a semiconductor integrated circuit 1 as shown in FIG.
Each functional block is connected by providing a boundary scan cell 12 on a signal line between the three. When performing a normal operation, the boundary scan cell 12 passes a signal transmitted thereto, and forms a scan chain together with the pins 13 and 14 when performing a test operation.
The test pattern is received, and the output of the logic circuit receiving the test pattern is taken out.
【０００３】[0003]
【発明が解決しようとする課題】上記従来技術では、半
導体集積回路を構成する各機能ブロック間の信号線にテ
スト用バウンダリスキャンセルを設けているため、信号
線数分のスキャンセルを配置する必要がある。スキャン
セルはゲート数が多いフリップフロップで構成されるた
め、各機能ブロック間の信号線数が多い半導体集積回路
ではテストのために追加するフリップフロップが多くな
り、これに伴いゲート数も多くなり面積が増大するとい
う問題がある。In the above prior art, the test boundary scan cells are provided on the signal lines between the functional blocks constituting the semiconductor integrated circuit. Therefore, it is necessary to arrange scan cells for the number of signal lines. There is. Since the scan cell is composed of flip-flops having a large number of gates, the number of flip-flops added for testing in a semiconductor integrated circuit having a large number of signal lines between each functional block increases, and accordingly the number of gates increases and the area increases Is increased.
【０００４】本発明は、テストのための回路追加に伴う
ゲート数の増加を最小限に抑えながら、機能ブロック間
のテスト性を確保することができる半導体集積回路のテ
スト回路を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a test circuit for a semiconductor integrated circuit capable of ensuring testability between functional blocks while minimizing an increase in the number of gates due to the addition of a test circuit. And
【０００５】[0005]
【課題を解決するための手段】請求項１に係る発明は、
複数の信号線（信号線１０３）で接続された第１及び第
２の機能ブロック（機能ブロック１０１、１０２）を有
する半導体集積回路（半導体集積回路１００）のテスト
回路において、前記信号線の各分岐出力を入力として一
つの論理出力を得る多入力組み合わせ回路（多入力組み
合わせ回路１０４）と、前記多入力組み合わせ回路の出
力を入力とし、前記第１の機能ブロックから出力された
テストパターンをシフト動作により前記半導体集積回路
の外部へ導出するテスト用フリップフロップ回路（テス
ト用フリップフロップ１０５）と、を具備したことを特
徴とする。According to the first aspect of the present invention,
In a test circuit of a semiconductor integrated circuit (semiconductor integrated circuit 100) having first and second functional blocks (functional blocks 101 and 102) connected by a plurality of signal lines (signal lines 103), each branch of the signal line A multi-input combination circuit (multi-input combination circuit 104) that obtains one logical output by using an output as an input; And a test flip-flop circuit (test flip-flop 105) led out of the semiconductor integrated circuit.
【０００６】請求項２に係る発明は、複数の信号線（信
号線１０３）で接続された第１及び第２の機能ブロック
（機能ブロック１０１、１０２）を有する半導体集積回
路（半導体集積回路１００）のテスト回路において、前
記信号線の各分岐出力を入力として論理演算し、出力端
が前記半導体集積回路の出力ピンに接続される多入力組
み合わせ回路（多入力組み合わせ回路１０４）を具備し
たことを特徴とする。According to a second aspect of the present invention, there is provided a semiconductor integrated circuit (semiconductor integrated circuit 100) having first and second functional blocks (functional blocks 101 and 102) connected by a plurality of signal lines (signal lines 103). Wherein the multi-input combination circuit (multi-input combination circuit 104) having a logic operation using each branch output of the signal line as an input and having an output terminal connected to an output pin of the semiconductor integrated circuit is provided. And
【０００７】請求項３に係る発明は、複数の信号線（信
号線１０３）で接続された第１及び第２の機能ブロック
（機能ブロック１０１、１０２）を有する半導体集積回
路（半導体集積回路１００）のテスト回路において、前
記第１の機能ブロック内に設けられ、テスト動作を行う
場合は前記信号線の各分岐出力を選択して、前記第１の
機能ブロックから出力されたテストパターンをシフト動
作により前記半導体集積回路の外部へ導出するための前
記第１の機能ブロック内に設けられたチェーン構成の通
常フリップフリップ（通常フリップフロップ１０６）へ
それぞれ供給する複数のテスト用選択回路（テスト用選
択回路１０７）を具備したことを特徴とする。According to a third aspect of the present invention, there is provided a semiconductor integrated circuit (semiconductor integrated circuit 100) having first and second functional blocks (functional blocks 101 and 102) connected by a plurality of signal lines (signal lines 103). When performing a test operation, the test circuit provided in the first functional block selects each branch output of the signal line and shifts a test pattern output from the first functional block by a shift operation. A plurality of test selecting circuits (test selecting circuits 107) each of which is supplied to a normal flip-flop (normal flip-flop 106) having a chain configuration provided in the first functional block for leading out of the semiconductor integrated circuit. ).
【０００８】請求項４に係る発明は、複数の信号線（信
号線１０３）で接続された第１及び第２の機能ブロック
（機能ブロック１０１、１０２）を有する半導体集積回
路（半導体集積回路１００）のテスト回路において、前
記信号線の各分岐出力を入力として一つの論理出力を得
る多入力組み合わせ回路（多入力組み合わせ回路１０
４）と、前記第１の機能ブロック内に設けられ、テスト
動作を行う場合は前記多入力組み合わせ回路の出力を選
択して、前記第１の機能ブロックから出力されたテスト
パターンをシフト動作により前記半導体集積回路の外部
へ導出するための前記第１の機能ブロック内に設けられ
たチェーン構成の通常フリップフリップ（通常フリップ
フロップ１０６）の先頭へ供給するテスト用選択回路
（選択回路１０７）と、を具備したことを特徴とする。According to a fourth aspect of the present invention, there is provided a semiconductor integrated circuit (semiconductor integrated circuit 100) having first and second functional blocks (functional blocks 101 and 102) connected by a plurality of signal lines (signal lines 103). In the test circuit of (1), a multi-input combination circuit (multi-input combination circuit 10) that obtains one logical output by using each branch output of the signal line as an input.
4) when the test pattern is provided in the first functional block and the test operation is performed, the output of the multi-input combination circuit is selected, and the test pattern output from the first functional block is shifted by the shift operation. A test selection circuit (selection circuit 107) for supplying to the head of a normal flip-flop (normal flip-flop 106) having a chain configuration provided in the first functional block for leading out to the outside of the semiconductor integrated circuit. It is characterized by having.
【０００９】請求項５に係る発明は、複数の信号線（信
号線１０３）で接続された第１及び第２の機能ブロック
（機能ブロック１０１、１０２）を有する半導体集積回
路（半導体集積回路１００）のテスト回路において、前
記第２の機能ブロック内に設けられ、テスト動作を行う
場合は前記第２の機能ブロックの内部信号を選択して、
前記内部信号として出力されたテストパターンをシフト
動作により前記半導体集積回路の外部へ導出するための
前記第２の機能ブロック内に設けられたチェーン構成の
通常フリップフリップ（通常フリップフロップ１０６）
へそれぞれ供給する複数のテスト用選択回路（テスト用
選択回路１０７）を具備したことを特徴とする。According to a fifth aspect of the present invention, there is provided a semiconductor integrated circuit (semiconductor integrated circuit 100) having first and second functional blocks (functional blocks 101 and 102) connected by a plurality of signal lines (signal lines 103). In the test circuit of the above, provided in the second functional block, when performing a test operation, select an internal signal of the second functional block,
A normal flip-flop (normal flip-flop 106) having a chain structure provided in the second functional block for leading the test pattern output as the internal signal to the outside of the semiconductor integrated circuit by a shift operation.
And a plurality of test selection circuits (test selection circuits 107) each of which supplies the data to the test selection circuit.
【００１０】上記手段によれば、ブロック間の信号線が
多数存在する場合でも、信号線毎にゲート数の多いテス
ト用フリップフロップを設ける必要がなくなるため、テ
ストのための回路追加に伴うゲート数の増加を最小限に
抑えることができる。According to the above means, even when there are many signal lines between blocks, it is not necessary to provide a test flip-flop having a large number of gates for each signal line. Can be minimized.
【００１１】[0011]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は実施の形態１に係る
半導体集積回路のテスト回路の構成を示している。半導
体集積回路１００内部には機能ブロック１０１、１０２
が配置され、機能ブロック１０１から機能ブロック１０
２へ複数の信号線１０３が延びる。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a configuration of a test circuit of the semiconductor integrated circuit according to the first embodiment. Functional blocks 101 and 102 are provided inside the semiconductor integrated circuit 100.
Are arranged, and the function blocks 101 to 10
A plurality of signal lines 103 extend to 2.
【００１２】先の図６に示したように、従来、各機能ブ
ロックをバウンダリスキャンセルを介して接続し、機能
ブロックから出力されるスキャンテストパターンを外部
導出しているが、本実施の形態では、信号線１０３を多
入力組み合わせ回路１０４に分岐接続し、組み合わせ回
路１０４の出力をテスト用フリップフロップ１０５を介
して外部導出している。Conventionally, as shown in FIG. 6, each function block is connected via a boundary scan cell, and a scan test pattern output from the function block is externally derived. However, in this embodiment, , The signal line 103 is branched and connected to a multi-input combination circuit 104, and the output of the combination circuit 104 is externally led out via a test flip-flop 105.
【００１３】テスト用フリップフロップ１０５及び機能
ブロック１０１内のフリップフロップ１０６は、スキャ
ンテスト時にはスキャンシフト動作を行い、フリップフ
ロップ１０６に接続されるテスト信号入力線１１０によ
り、テストデータをスキャン回路を構成するテスト用フ
リップフロップ１０５に接続されたテスト信号出力線１
１２により半導体集積回路１００外部へテストパターン
を出力する。The test flip-flop 105 and the flip-flop 106 in the functional block 101 perform a scan shift operation at the time of a scan test, and a test signal input line 110 connected to the flip-flop 106 forms test data into a scan circuit. Test signal output line 1 connected to test flip-flop 105
12 outputs a test pattern to the outside of the semiconductor integrated circuit 100.
【００１４】上記構成により、機能ブロック間の信号線
が多数存在する場合でも、信号線毎にゲート数の多いテ
スト用フリップフロップを設ける必要がなくなる。な
お、機能ブロックの複数の出力を１つに集約させるため
に多入力組み合わせ回路を備える必要があるが、組み合
わせ回路はフリップフロップに比べ遙かにゲート数が少
ない。従って、組み合わせ回路の追加に伴い増加するゲ
ート数よりも、フリップフロップの削除に伴い減少する
ゲート数の方が多くなり、テストのための回路追加に伴
うゲート数の増加を最小限に抑えることができる。ま
た、テスト対象の機能ブロックの出力を非テスト対象の
機能ブロックを介することなくそのまま半導体集積回路
外部へ導出する構成により、非テスト対象の状態に係わ
らず、テスト対象の機能ブロックに対するテスト性を確
保できる。With the above configuration, even when a large number of signal lines exist between function blocks, it is not necessary to provide a test flip-flop having a large number of gates for each signal line. It is necessary to provide a multi-input combination circuit in order to integrate a plurality of outputs of the functional block into one, but the combination circuit has far fewer gates than a flip-flop. Therefore, the number of gates that decreases with the removal of the flip-flop is larger than the number of gates that increases with the addition of the combinational circuit, and the increase in the number of gates due to the addition of a test circuit can be minimized. it can. In addition, the output of the functional block to be tested is led to the outside of the semiconductor integrated circuit without passing through the functional block to be tested, thereby ensuring testability of the functional block to be tested regardless of the state of the non-test subject. it can.
【００１５】なお、図２に示す実施の形態２のように、
組み合わせ回路１０４後段のテスト用フリップフロップ
を省略し、組み合わせ回路１０４から出力されるテスト
パターンを半導体集積回路外部に導出するための出力ピ
ンに供給してテストを行う構成にしても良い。この構成
によれば、バウンダリスキャン回路を半導体集積回路１
００に設ける必要がなくなり、テストのための回路追加
に伴うゲート数の増加を最小限に抑えることができる。
なお、外部ピンの増加に関しては、多入力組み合わせ回
路を介して集約することにより外部ピンの増加を最小限
に抑えることができる。Incidentally, as in Embodiment 2 shown in FIG.
The test flip-flop subsequent to the combinational circuit 104 may be omitted, and the test pattern output from the combinational circuit 104 may be supplied to an output pin for leading out of the semiconductor integrated circuit to perform a test. According to this configuration, the boundary scan circuit is connected to the semiconductor integrated circuit 1
00, the increase in the number of gates due to the addition of a circuit for testing can be minimized.
The increase in the number of external pins can be minimized by integrating the number of external pins through a multi-input combination circuit.
【００１６】図３は実施の形態３に係る半導体集積回路
のテスト回路の構成を示している。なお、先の図１に示
した部分と同一部分には同一符号を付して詳細な説明を
省略する。機能ブロック１０１はフリップフロップ１０
６の前段にテスト用選択回路１０７を備える。選択回路
１０７はテスト選択信号線１１３を介して供給される選
択信号により作動し、通常動作時は通常信号入力線１１
１が接続されたＩ１端子を選択し、スキャンテスト時は
機能ブロック１０１の出力端に接続された出力信号線１
０３が接続されているＩ２端子を選択する。FIG. 3 shows a configuration of a test circuit of a semiconductor integrated circuit according to the third embodiment. The same parts as those shown in FIG. 1 are denoted by the same reference numerals, and detailed description is omitted. The function block 101 is a flip-flop 10
6 is provided with a test selection circuit 107 in the preceding stage. The selection circuit 107 is activated by a selection signal supplied via a test selection signal line 113. In a normal operation, the normal signal input line 11
1 is connected to the output terminal of the function block 101 during the scan test.
03 selects the I2 terminal to which it is connected.
【００１７】スキャンテスト時、機能ブロック１０１の
フリップフロップ１０６へテスト信号入力線１１０を介
してテスト信号を入力すると、テスト信号は機能ブロッ
ク１０１から出力され出力信号線１０３に接続された機
能ブロック１０１内のフリップフロップ１０６に供給さ
れたのち半導体集積回路１００外部へテストパターンと
して出力される。When a test signal is input to the flip-flop 106 of the functional block 101 via the test signal input line 110 during the scan test, the test signal is output from the functional block 101 and is output from the functional block 101 connected to the output signal line 103. , And is output as a test pattern to the outside of the semiconductor integrated circuit 100.
【００１８】上記構成によれば、機能ブロックの出力を
機能ブロックにフィードバックさせているため、機能ブ
ロックに対してのみテスト設計すればよく、テスト設計
が容易になる。また、テストパターンが機能ブロック内
のフリップフロップを介して外部導出されるため、テス
トパターン観測のために新たにバウンダリスキャン回路
を半導体集積回路内に設ける必要がなくなる。さらに、
テスト対象の機能ブロックの出力を非テスト対象の機能
ブロックを介することなくそのまま半導体集積回路外部
へ導出する構成により、非テスト対象の状態に係わら
ず、テスト対象の機能ブロックに対するテスト性を確保
できる。According to the above configuration, since the output of the functional block is fed back to the functional block, it is sufficient to perform test design only on the functional block, which facilitates test design. Further, since the test pattern is externally derived via the flip-flop in the functional block, it is not necessary to newly provide a boundary scan circuit in the semiconductor integrated circuit for observing the test pattern. further,
With the configuration in which the output of the functional block to be tested is led out of the semiconductor integrated circuit without passing through the functional block to be tested, the testability of the functional block to be tested can be ensured regardless of the state of the non-test subject.
【００１９】図４は実施の形態４に係る半導体集積回路
のテスト回路の構成を示している。なお、先の図１及び
図３に示した部分と同一部分には同一符号を付して詳細
な説明を省略する。実施の形態４に係る半導体集積回路
１００は機能ブロック１０１の複数の出力を多入力組み
合わせ回路１０４で１つにまとめてテスト用選択回路１
０７に入力する構成を採る。FIG. 4 shows a configuration of a test circuit of a semiconductor integrated circuit according to the fourth embodiment. The same parts as those shown in FIGS. 1 and 3 are denoted by the same reference numerals, and detailed description thereof will be omitted. In the semiconductor integrated circuit 100 according to the fourth embodiment, a plurality of outputs of the functional block 101 are combined into one by a multi-input combination circuit 104, and the test selection circuit 1
07 is input.
【００２０】上記構成によれば、機能ブロック１０１の
複数の出力信号数を多入力組み合わせ回路で減少させて
機能ブロック内のフリップフロップの入力とすることが
できる。従って、テスト設計として利用されるフリップ
フロップの数を実施の形態３に比べて削減することがで
き、さらにテスト設計が容易となる。また、テストパタ
ーン観測のために新たにバウンダリスキャン回路を半導
体集積回路内に設ける必要もない。According to the above configuration, the number of a plurality of output signals of the functional block 101 can be reduced by the multi-input combination circuit and used as the input of the flip-flop in the functional block. Therefore, the number of flip-flops used as a test design can be reduced as compared with the third embodiment, and the test design becomes easier. Further, it is not necessary to newly provide a boundary scan circuit in the semiconductor integrated circuit for test pattern observation.
【００２１】図５は実施の形態５に係る半導体集積回路
のテスト回路の構成を示している。なお、先の図１及び
図３に示した部分と同一部分には同一符号を付して詳細
な説明を省略する。実施の形態５は機能ブロック１０２
の入力側をテスト対象外とするものである。機能ブロッ
ク１０２内のフリップフロップ１０６の出力はテスト用
選択回路１０７のＩ２端子に供給され、Ｉ１端子には機
能ブロック１０１の出力が供給される。選択回路１０７
は通常動作時はＩ１端子を選択し、スキャンテスト時は
Ｉ２端子を選択する。FIG. 5 shows a configuration of a test circuit of a semiconductor integrated circuit according to the fifth embodiment. The same parts as those shown in FIGS. 1 and 3 are denoted by the same reference numerals, and detailed description thereof will be omitted. Embodiment 5 is a functional block 102
Are excluded from the test. The output of the flip-flop 106 in the functional block 102 is supplied to the I2 terminal of the test selecting circuit 107, and the output of the functional block 101 is supplied to the I1 terminal. Selection circuit 107
Selects the I1 terminal during normal operation, and selects the I2 terminal during the scan test.
【００２２】上記構成によれば、機能ブロックの内部信
号をフィードバックさせているため、機能ブロックに対
してのみテスト設計すればよく、テスト設計が容易にな
る。また、テストパターンが機能ブロック内のフリップ
フロップを介して外部導出されるため、テストパターン
観測のために新たにバウンダリスキャン回路を半導体集
積回路内に設ける必要がなくなる。さらに、テスト対象
の機能ブロックの出力を非テスト対象の機能ブロックを
介することなくそのまま半導体集積回路外部へ導出する
構成により、非テスト対象の状態に係わらず、テスト対
象の機能ブロックに対するテスト性を確保できる。According to the above configuration, since the internal signal of the functional block is fed back, the test design only needs to be performed for the functional block, and the test design becomes easy. Further, since the test pattern is externally derived via the flip-flop in the functional block, it is not necessary to newly provide a boundary scan circuit in the semiconductor integrated circuit for observing the test pattern. In addition, the output of the functional block to be tested is output to the outside of the semiconductor integrated circuit without passing through the functional block to be tested, thereby ensuring testability for the functional block to be tested regardless of the state of the non-test subject. it can.
【００２３】[0023]
【発明の効果】請求項１に係る発明によれば、ブロック
間の信号線が多数存在する場合でも、信号線毎にゲート
数の多いテスト用フリップフロップを設ける必要がなく
なる。従って、テストのための回路追加に伴うゲート数
の増加を最小限に抑えることができる。According to the first aspect of the present invention, even when a large number of signal lines exist between blocks, it is not necessary to provide a test flip-flop having a large number of gates for each signal line. Therefore, an increase in the number of gates due to the addition of a circuit for a test can be minimized.
【００２４】請求項２に係る発明によれば、バウンダリ
スキャン回路を構成するためのフリップフロップを半導
体集積回路に設ける必要がなくなり、テストのための回
路追加に伴うゲート数の増加を最小限に抑えることがで
きる。なお、外部ピンの増加に関しては、多入力組み合
わせ回路を介して集約することにより外部ピンの増加を
最小限に抑えることができる。According to the second aspect of the present invention, it is not necessary to provide a flip-flop for constituting the boundary scan circuit in the semiconductor integrated circuit, and an increase in the number of gates due to an additional circuit for testing is minimized. be able to. The increase in the number of external pins can be minimized by integrating the number of external pins through a multi-input combination circuit.
【００２５】請求項３に係る発明によれば、機能ブロッ
クの出力をフィードバックさせているため、機能ブロッ
クに対してのみテスト設計すればよく、テスト設計が容
易になる。また、テストパターンが機能ブロック内のフ
リップフロップを介して外部導出されるため、テストパ
ターン観測のために新たにバウンダリスキャン回路を半
導体集積回路内に設ける必要がなくなる。According to the third aspect of the present invention, since the output of the functional block is fed back, the test design needs to be performed only on the functional block, which facilitates the test design. Further, since the test pattern is externally derived via the flip-flop in the functional block, it is not necessary to newly provide a boundary scan circuit in the semiconductor integrated circuit for observing the test pattern.
【００２６】請求項４に係る発明によれば、機能ブロッ
クの複数の信号線の分岐出力を多入力組み合わせ回路で
減少させて機能ブロック内のフリップフロップの入力と
することができる。従って、テスト設計として利用され
るフリップフロップの数をさらに削減することができ、
テスト設計が容易となる。また、テストパターン観測の
ために新たにバウンダリスキャン回路を半導体集積回路
内に設ける必要もない。According to the fourth aspect of the present invention, the branch output of the plurality of signal lines of the functional block can be reduced by the multi-input combination circuit and used as the input of the flip-flop in the functional block. Therefore, the number of flip-flops used as a test design can be further reduced,
Test design becomes easy. Further, it is not necessary to newly provide a boundary scan circuit in the semiconductor integrated circuit for test pattern observation.
【００２７】請求項５に係る発明によれば、機能ブロッ
クの内部信号をフィードバックさせているため、機能ブ
ロックに対してのみテスト設計すればよく、テスト設計
が容易になる。また、テストパターンが機能ブロック内
のフリップフロップを介して外部導出されるため、テス
トパターン観測のために新たにバウンダリスキャン回路
を半導体集積回路内に設ける必要もない。According to the fifth aspect of the present invention, since the internal signal of the functional block is fed back, the test design needs to be performed only on the functional block, which facilitates the test design. Further, since the test pattern is externally derived via the flip-flop in the functional block, it is not necessary to newly provide a boundary scan circuit in the semiconductor integrated circuit for observing the test pattern.
【図１】本発明の実施の形態１に係る半導体集積回路の
テスト回路を示す構成図。FIG. 1 is a configuration diagram showing a test circuit of a semiconductor integrated circuit according to a first embodiment of the present invention.
【図２】本発明の実施の形態２に係る半導体集積回路の
テスト回路を示す構成図。FIG. 2 is a configuration diagram showing a test circuit of a semiconductor integrated circuit according to a second embodiment of the present invention.
【図３】本発明の実施の形態３に係る半導体集積回路の
テスト回路を示す構成図。FIG. 3 is a configuration diagram showing a test circuit of a semiconductor integrated circuit according to a third embodiment of the present invention.
【図４】本発明の実施の形態４に係る半導体集積回路の
テスト回路を示す構成図。FIG. 4 is a configuration diagram showing a test circuit of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
【図５】本発明の実施の形態５に係る半導体集積回路の
テスト回路を示す構成図。FIG. 5 is a configuration diagram showing a test circuit of a semiconductor integrated circuit according to a fifth embodiment of the present invention.
【図６】従来の半導体集積回路のテスト回路を示す構成
図。FIG. 6 is a configuration diagram showing a test circuit of a conventional semiconductor integrated circuit.
【符号の説明】 １００ 半導体集積回路 １０１、１０２ 機能ブロック １０４ 組み合わせ回路（テスト用） １０３ 信号線 １０５ フリップフロップ（テスト用） １０６ フリップフロップ（通常用） １０７ 選択回路（テスト用） １１０ テスト信号入力線 １１１ 通常信号入力線 １１２ テスト信号出力線DESCRIPTION OF SYMBOLS 100 Semiconductor integrated circuit 101, 102 Functional block 104 Combination circuit (for test) 103 Signal line 105 Flip-flop (for test) 106 Flip-flop (for normal) 107 Selection circuit (for test) 110 Test signal input line 111 Normal signal input line 112 Test signal output line
Claims (5)
の機能ブロックを有する半導体集積回路のテスト回路に
おいて、 前記信号線の各分岐出力を入力として一つの論理出力を
得る多入力組み合わせ回路と、 前記多入力組み合わせ回路の出力を入力とし、前記第１
の機能ブロックから出力されたテストパターンをシフト
動作により前記半導体集積回路の外部へ導出するテスト
用フリップフロップ回路と、を具備したことを特徴とす
る半導体集積回路のテスト回路。1. A first and a second connected by a plurality of signal lines.
A test circuit for a semiconductor integrated circuit having the following functional blocks: a multi-input combination circuit that obtains one logical output by using each branch output of the signal line as an input;
And a test flip-flop circuit for leading a test pattern output from the functional block to the outside of the semiconductor integrated circuit by a shift operation.
の機能ブロックを有する半導体集積回路のテスト回路に
おいて、 前記信号線の各分岐出力を入力として論理演算し、出力
端が前記半導体集積回路の出力ピンに接続される多入力
組み合わせ回路を具備したことを特徴とする半導体集積
回路のテスト回路。2. A first and a second connected by a plurality of signal lines.
A test circuit for a semiconductor integrated circuit having the functional block of (a), comprising: a multi-input combination circuit that performs a logical operation with each branch output of the signal line as an input, and an output terminal connected to an output pin of the semiconductor integrated circuit. Characteristic test circuit for semiconductor integrated circuits.
の機能ブロックを有する半導体集積回路のテスト回路に
おいて、 前記第１の機能ブロック内に設けられ、テスト動作を行
う場合は前記信号線の各分岐出力を選択して、前記第１
の機能ブロックから出力されたテストパターンをシフト
動作により前記半導体集積回路の外部へ導出するための
前記第１の機能ブロック内に設けられたチェーン構成の
通常フリップフリップへそれぞれ供給する複数のテスト
用選択回路を具備したことを特徴とする半導体集積回路
のテスト回路。3. The first and second signal lines connected by a plurality of signal lines.
In the test circuit of the semiconductor integrated circuit having the function block of the above, provided in the first function block, when performing a test operation, selecting each branch output of the signal line,
A plurality of test selections respectively supplied to normal flip-flops of a chain configuration provided in the first functional block for deriving a test pattern output from the functional block to the outside of the semiconductor integrated circuit by a shift operation A test circuit for a semiconductor integrated circuit, comprising a circuit.
の機能ブロックを有する半導体集積回路のテスト回路に
おいて、 前記信号線の各分岐出力を入力として一つの論理出力を
得る多入力組み合わせ回路と、 前記第１の機能ブロック内に設けられ、テスト動作を行
う場合は前記多入力組み合わせ回路の出力を選択して、
前記第１の機能ブロックから出力されたテストパターン
をシフト動作により前記半導体集積回路の外部へ導出す
るための前記第１の機能ブロック内に設けられたチェー
ン構成の通常フリップフリップの先頭へ供給するテスト
用選択回路と、を具備したことを特徴とする半導体集積
回路のテスト回路。4. A first and a second connected by a plurality of signal lines.
A test circuit provided in the first functional block for performing a test operation, wherein the multi-input combination circuit obtains one logical output by using each branch output of the signal line as an input. In the case, select the output of the multi-input combination circuit,
A test for supplying a test pattern output from the first functional block to the beginning of a normal flip-flop of a chain configuration provided in the first functional block for deriving the test pattern to the outside of the semiconductor integrated circuit by a shift operation A test circuit for a semiconductor integrated circuit, comprising:
の機能ブロックを有する半導体集積回路のテスト回路に
おいて、 前記第２の機能ブロック内に設けられ、テスト動作を行
う場合は前記第２の機能ブロックの内部信号を選択し
て、前記内部信号として出力されたテストパターンをシ
フト動作により前記半導体集積回路の外部へ導出するた
めの前記第２の機能ブロック内に設けられたチェーン構
成の通常フリップフリップへそれぞれ供給する複数のテ
スト用選択回路を具備したことを特徴とする半導体集積
回路のテスト回路。5. A first and a second connected by a plurality of signal lines.
A test circuit for a semiconductor integrated circuit having the following functional blocks: provided in the second functional block, when performing a test operation, selecting an internal signal of the second functional block and outputting it as the internal signal A plurality of test selecting circuits for supplying each of the normal flip-flops in a chain configuration provided in the second functional block for deriving the test pattern to the outside of the semiconductor integrated circuit by a shift operation. Characteristic test circuit for semiconductor integrated circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380540A JP2002181896A (en) | 2000-12-14 | 2000-12-14 | Testing circuit for semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000380540A JP2002181896A (en) | 2000-12-14 | 2000-12-14 | Testing circuit for semiconductor integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002181896A true JP2002181896A (en) | 2002-06-26 |
Family
ID=18848702
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000380540A Pending JP2002181896A (en) | 2000-12-14 | 2000-12-14 | Testing circuit for semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002181896A (en) |
-
2000
- 2000-12-14 JP JP2000380540A patent/JP2002181896A/en active Pending
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041201 |