JP2002174820A - アクティブマトリクス基板 - Google Patents

Abstract

(57)【要約】 【課題】 予備配線同士、あるいは予備配線と隣接する
走査線または信号線との間に接続された第１保護回路の
短絡破壊を防止し、表示不良の発生を抑えることのでき
るアクティブマトリクス基板を提供する。 【解決手段】 信号線４および走査線３に非接続となる
ダミー予備配線１１が予備配線７に隣接して設けられて
いる。第１保護回路１０の高電圧印加による損傷を防止
すべく、予備配線７とダミー予備配線１１との間には第
２保護回路１２が接続されている。第２保護回路１２
は、第１保護回路１０よりも高電圧印加により短絡しや
すい特性を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画素電極にスイッ
チング素子を介して駆動電圧を印加し、対向電極との電
位差によって液晶を駆動して表示を行うアクティブマト
リクス基板に関するものであり、特に、静電気保護機構
に関する。

【０００２】

【従来の技術】従来より、アクティブマトリクス型の液
晶表示装置においては、液晶パネルに個々の独立した画
素部がマトリクス状に配置され、これら画素部に、画素
電極およびスイッチング素子がそれぞれ設けられてい
る。

【０００３】前記アクティブマトリクス型の液晶表示装
置は、スイッチング素子を介して駆動電圧を画素電極に
印加し、この画素電極と、液晶を介して画素電極に対向
して配置されている対向電極との電位差によって液晶を
駆動し、透過光もしくは反射光を光変調することにより
液晶パネルに画像を表示するようになっている。

【０００４】前記液晶表示装置では、スイッチング素子
として、ＭＩＭ（Metal InsulatorMetal)素子やＴＦＴ
（Thin Film Transistor）素子が用いられている。特
に、ＴＦＴ素子を用いた液晶パネルは、その品質やコス
トの面から、アクティブマトリクス型の液晶表示装置と
して、現在、最も広く用いられている。

【０００５】前記のＴＦＴ素子を用いた液晶表示装置
は、マトリクス状に配置された画素部に対して、スイッ
チング素子を制御する走査信号を入力するための走査線
と、液晶パネルに表示する画像の信号を入力するための
信号線とが縦横に配置されている。また、走査線および
信号線と画素電極との間には層間絶縁膜が形成されてい
る。

【０００６】前記の構造を有する液晶表示装置は、層間
絶縁膜を用いて、走査線および信号線の上に画素電極を
積層させている。そして、たとえば、特開昭５８−１７
２６８５号公報に開示されている液晶表示装置は、かか
る構成を採用することにより、各画素において開口率を
向上し、さらに、信号線に起因する電界を絶縁膜でシー
ルドして液晶の配向不良を抑制するものである。

【０００７】ところで、ＴＦＴ素子などのスイッチング
素子は、一般に強電界に対して弱い。このため、液晶表
示装置の製造工程などにおいて発生する静電気が、ＴＦ
Ｔ素子を破壊することがある。たとえば、液晶表示装置
では、液晶の配向方向を決定するために、ポリイミドな
どからなる配向膜が基板上に形成されている。そして、
この配向膜を布によって一方向にラビングすることによ
り液晶分子の配向方向を決定しているが、このとき、ラ
ビングによって静電気が発生する。

【０００８】前記の静電気によって基板上の走査線や信
号線が帯電すると、ＴＦＴ素子内の半導体層の結晶構造
に影響を及ぼす。これによって、ＴＦＴ素子のしきい値
が数Ｖずれることになる。その結果、スイッチング素子
のスイッチングが正常に行われなくなり、静電気が帯電
した部分は欠陥画素として認識されてしまう。

【０００９】上述のような事態を防止するために、基板
の製造工程においては、一般に、走査線および信号線の
すべての入力端子をショートリングと称される金属パタ
ーンで短絡している。しかし、このショートリングは、
アクティブマトリクス基板と対向基板とが貼り合わされ
て液晶パネルが形成された後、前記入力端子にドライバ
等の周辺回路を実装するまでに取り除かれる。したがっ
て、入力端子のショートリングは、実装工程で生じる静
電気に対する対策としては不適である。

【００１０】そこで、走査線および／または信号線にお
ける入力端子の近傍において、隣合う走査線同士および
／または信号線同士を接続するようにして、保護回路を
設けることが行われている。

【００１１】液晶パネルは、図５に示すように、アクテ
ィブマトリクス基板５１と対向基板５２とが、図示しな
いシール材によって貼り合わされ、両基板５１・５２間
に図示しない液晶が封入されて構成されている。

【００１２】アクティブマトリクス基板５１上には、複
数の走査線５３および複数の信号線５４が縦横に配置さ
れている。この走査線５３と信号線５４とで区分された
各領域が画素部５５となり、画素部５５がマトリクス状
に配置されることにより有効表示領域５６が構成され
る。

【００１３】また、アクティブマトリクス基板５１上に
は、信号線５４の入力側と非入力側とに複数の予備配線
５７が配設されている。

【００１４】さらに、アクティブマトリクス基板５１上
には、各走査線５３および各信号線５４の端部におい
て、走査線入力端子５８および信号線入力端子５９がそ
れぞれ形成されている。そして、第１保護回路６０が、
アクティブマトリクス基板５１上に、隣合う走査線５３
同士および信号線５４同士を接続するようにして形成さ
れている。

【００１５】保護回路は、たとえば、ダイオードを利用
したスイッチング素子を用いて形成することができる。
つまり、このスイッチング素子を、図６に示すように、
逆方向に二つ並列させてダイオードリング構造を形成す
ることにより、第１保護回路６０とすることができる。
この第１保護回路６０を互いに隣合う走査線５３同士お
よび信号線５４同士を接続するように形成する。

【００１６】前記の構成は、たとえば特開昭６３−１０
６７８８号公報にも開示されており、これにより、ある
一定の値以上の電界が一箇所に加わった場合に、その電
荷を、近隣の走査線５３および信号線５４に逃がすこと
ができるため、上述の静電破壊による不良の発生を防止
することができる。

【００１７】また、アクティブマトリクス基板５１に
は、図５に示すように、点灯検査用の複数の端子６１が
設けられている。これら端子６１は、点灯検査終了後に
アクティブマトリクス基板５１が分断線６２に沿って切
断されることによって、アクティブマトリクス基板５１
から取り除かれる。

【００１８】しかしながら、このようなアクティブマト
リクス基板においては、図５に示すように、予備配線５
７は、通常、有効表示領域５６よりも外側で信号線５４
および／または走査線５３の端部と交差するように配置
されている。このため、予備配線５７の端子部６３にお
いても、走査線５３および信号線５４の端子５８・５９
よりも液晶パネルの隅に近いことが多い。従って、パネ
ルを扱う際には、他の箇所よりも予備配線５７の端子部
６３の方が先に触れやすく、静電気を帯びた物体に触れ
た場合、さらに、パネル自体が静電気を帯びていて、こ
れが触れた物体に対して放電される場合には、予備配線
５７に高電圧が加わることも多い。

【００１９】しかし、従来の保護回路は、ＴＦＴ素子の
静電破壊を防止するために設置されたもので、配線上に
半導体素子を持たない予備配線５７については保護回路
は設けられていなかった。

【００２０】ところで、予備配線５７は、信号線５４お
よび／または走査線５３に欠陥があったときにはじめ
て、レーザなどを用いてこれら配線５３・５４と接続さ
れるべく、元来は電気的に浮かされた状態で設置されて
いる。このため、極めて高インピーダンスであり、端子
部６３などから一定値以上の静電気が帯電した場合、レ
ーザ接続のための信号線５４および／または走査線５３
との交差部６４において、絶縁破壊を引き起し、その結
果、電気的な不具合を生じることがあった。

【００２１】また、前記交差部６４において絶縁破壊を
起こさなかった場合でも、該交差部６４の容量によって
信号線５４および／または走査線５３の一部の電位が予
備配線５７の電位近傍まで突き上げられ、その結果、各
画素部５５のＴＦＴ素子の動作に不具合をもたらすとい
う問題が生じていた。

【００２２】そこで、特開平１１−２７１７２２号公報
には、配線上に半導体素子を持たない予備配線に、第１
保護回路が設けられたアクティブマトリクス基板が開示
されている。

【００２３】特開平１１−２７１７２２号公報に開示さ
れたアクティブマトリクス基板は、複数の予備配線を有
しており、前記予備配線への不所望の静電気帯電から基
板を保護するため、前記予備配線の各隣り合う線を接続
する第１保護回路を備えている構成である。

【００２４】この構成によれば、ある予備配線に静電気
が帯電した場合、前記第１保護回路を介して隣接する他
の予備配線へ電荷を逃がすことができ、電荷を分散する
ことにより特定の予備配線に電界が集中するのを防止し
ていた。よって、静電気による予備配線と走査線および
／または信号線の交差部における絶縁破壊を防ぎ、電荷
の突き上げによるＴＦＴ素子の特性劣化を防止すること
ができた。

【００２５】

【発明が解決しようとする課題】しかしながら、上述の
ような従来のアクティブマトリクス基板では、実装工程
等で生じる静電気によって、１ｋＶ以上のパルス的な高
電圧が予備配線に印加されると、予備配線同士、または
予備配線と予備配線に隣接する配線とを接続するように
設けられた第１保護回路を破壊し、永久的に短絡状態に
してしまうという問題を有していた。

【００２６】第１保護回路は、通常、予備配線に静電気
が帯電すると、隣接する配線とのバイパスの役割を果た
して静電気を分散することにより、予備配線と信号線お
よび走査線との交差部における絶縁破壊を防いでいる。
しかし、印加された高電圧の電荷が多過ぎた場合、ある
いは急激に高電圧が印加された場合には、第１保護回路
が接続している予備配線同士、あるいは予備配線と予備
配線に隣接する配線とが永久的に短絡してしまう。

【００２７】第１保護回路で接続された隣接する予備配
線同士、あるいは走査線または信号線と隣接する予備配
線とには、本来、別々の信号が伝達されるようになって
いる。しかし、第１保護回路の破壊による永久的な短絡
により、同一信号が伝達されてしまうという電気的不具
合、つまり表示不良を発生してしまう。

【００２８】本発明は、前記の問題点に鑑みてなされた
ものであり、その目的は、予備配線同士、あるいは予備
配線と隣接する走査線または信号線との間に接続された
第１保護回路の短絡破壊を防止し、表示不良の発生を抑
えることのできるアクティブマトリクス基板を提供する
ことにある。

【００２９】

【課題を解決するための手段】本発明のアクティブマト
リクス基板は、上記課題を解決するために、平行に配設
された複数の信号線と、該信号線と交差するように平行
に配設された複数の走査線と、該信号線および／または
走査線の入力側および非入力側に、該信号線および／ま
たは走査線とそれぞれ交差するように配設された複数の
予備配線とを有し、かつ静電気帯電による上記予備配線
と信号線または走査線との交差部での絶縁破壊による短
絡を防止すべく、上記各隣接する予備配線の間、各隣接
する信号線および／または走査線の間、および予備配線
と信号線または走査線との間には第１保護回路がそれぞ
れ接続されているアクティブマトリクス基板において、
上記信号線および走査線に非接続のダミー予備配線が上
記予備配線に隣接して設けられているとともに、上記第
１保護回路の高電圧印加による破壊を防止すべく、予備
配線とダミー予備配線との間には第２保護回路が接続さ
れる一方、上記第２保護回路は、第１保護回路よりも高
電圧印加により短絡しやすい特性を有していることを特
徴としている。

【００３０】従来のアクティブマトリクス基板では、静
電気対策として、基板の両端に予備配線を設け、この予
備配線と走査線および信号線とを接続する第１保護回路
を設けている。そして、ある予備配線に静電気が印加さ
れた場合、第１保護回路を介して隣接する配線へと静電
気を放電して、特定の予備配線へのダメージを小さくす
るという方法で、静電気による破壊を防止していた。し
かし、従来のアクティブマトリクス基板では、１ｋＶ以
上のパルス的な高電圧が印加されたり、急激に高電圧が
印加されたりすると、第１保護回路が破壊されて永久的
に短絡状態となってしまう。これによって、第１保護回
路では、リークが発生してしまい、第１保護回路を介し
て接続された、予備配線と隣接する他の予備配線、走査
線または信号線とが永久的に短絡し、電気的な不具合と
なっていた。

【００３１】そこで、上記の発明によれば、予備配線と
隣接する予備配線、走査線または信号線とを接続する第
１保護回路と、予備配線に隣接するように設けられ、走
査線および信号線と電気的接続されていないダミー予備
配線と、予備配線とダミー予備配線とを接続する第２保
護回路とを有している。

【００３２】これにより、ある予備配線にパルス的な高
電圧が印加すると、第１保護回路または第２保護回路を
介して他の予備配線、ダミー予備配線へと放電される。
さらに、第２保護回路は、第１保護回路よりも高電圧印
加に対して弱く、短絡しやすい特性を有している。よっ
て、保護回路が破壊される程の、例えば、パルス的な１
ｋＶ以上の高電圧が予備配線に印加された場合、第１保
護回路ではなく、強制的に第２保護回路が短絡する。こ
れにより、第１保護回路が破壊されて永久的に短絡する
のを防止できる。また、第２保護回路が破壊された場
合、つまり予備配線とダミー予備配線とが永久的に短絡
した場合でも、ダミー予備配線は、信号線および走査線
と非接続状態で元々信号は伝達されないので、従来のよ
うに、異信号を同一信号と誤認識することはない。よっ
て、高電圧印加された予備配線と隣接する予備配線、走
査線または信号線との永久的な短絡による表示不良の発
生を防止できる。

【００３３】また、本発明のアクティブマトリクス基板
は、上記課題を解決するために、上記のアクティブマト
リクス基板において、第１保護回路および第２保護回路
には、それぞれ半導体素子が備えられており、各半導体
素子のチャネル幅をチャネル長さで除した比は、第１保
護回路よりも第２保護回路の方が大きくなるように設定
されていることを特徴としている。

【００３４】上記の発明によれば、ソース電極とドレイ
ン電極との間の距離が相対的に短くなるので、第２保護
回路の電気抵抗の方が、第１保護回路の電気抵抗よりも
小さくなり、第２保護回路の方へ電流が流れやすくな
る。よって、高電圧の高電圧印加時には、高電圧の電荷
も第２保護回路側へ流れることから、より確実に第１保
護回路の破壊を防止できるという効果を奏する。この結
果、第１保護回路が破壊されて生じる予備配線の短絡に
よる表示不良の発生を防止できる。

【００３５】また、本発明のアクティブマトリクス基板
は、上記課題を解決するために、上記のアクティブマト
リクス基板において、ダミー予備配線が、ＧＮＤに接続
されていることを特徴としている。

【００３６】上記の発明によれば、アクティブマトリク
ス基板上のある配線に印加した高電圧は、第１保護回路
または第２保護回路を経て他の配線へと流れる。しか
し、第２保護回路を介して接続されているダミー予備配
線は、ＧＮＤに接続されているために常に０Ｖである。
よって、高電圧が印加された予備配線とダミー予備配線
との電位差により、第１保護回路側よりも第２保護回路
側へより電流が流れやすくなる。これにより、保護回路
を破壊される程の高電圧が印加された場合、静電気によ
り与えられた電荷を、第１保護回路側ではなく第２保護
回路側へ流すことができる。よって、結果的に第１保護
回路が破壊して、永久的に短絡してしまうことを防止で
きる。以上により、静電気による表示不良を防止でき
る。

【００３７】

【発明の実施の形態】本発明の実施の一形態について図
１〜図４に基づいて説明すれば、以下の通りである。

【００３８】本実施の形態のアクティブマトリクス基板
１は、図１に示すように、液晶表示装置の図示しない液
晶パネルに用いられている。液晶パネルは、アクティブ
マトリクス基板１と対向基板２とが図示しないシール材
によって貼り合わされ、両基板１・２間に図示しない液
晶が封入されて構成されている。

【００３９】アクティブマトリクス基板１上には、複数
の走査線３および複数の信号線４が互いに交差するよう
に配置されており、さらに、信号線４の入力側および非
入力側のそれぞれに複数の予備配線７が配設されてい
る。前記走査線３と信号線４とで区分された各領域が画
素部５となり、画素部５がマトリクス状に配置されるこ
とにより有効表示領域６が構成される。

【００４０】さらに、アクティブマトリクス基板１上に
は、各走査線３および各信号線４の端部において、走査
線入力端子部８および信号線入力端子部９がそれぞれ形
成されており、各予備配線７の端部において、端子部１
３が形成されている。また、隣接する各走査線３および
各信号線４の間に、隣合う走査線３同士および信号線４
同士を接続するようにして第１保護回路１０が形成され
ている。なお、第１保護回路１０は、電荷を他の予備配
線へ逃がすことができるように、予備配線７の１本分の
抵抗値の２０倍よりも大きい２ＭΩ〜４００ＭΩの抵抗
値になるように設定されている。

【００４１】また、上記のアクティブマトリクス基板１
は、複数の予備配線７の隣接する線間にも第１保護回路
１０を備えており、さらに、予備配線７の外側に隣接し
てダミー予備配線１１を備えている。このダミー予備配
線１１は、走査線３、信号線４と電気的に非接続であ
り、隣接する予備配線７と第２保護回路１２を介して接
続されている。第２保護回路１２は、第１保護回路１０
よりも高電圧印加により破壊され、短絡しやすい特性を
有しており、予備配線７の１本分の抵抗値の２０倍より
も小さい、すなわち第１保護回路１０の抵抗値よりも小
さい抵抗値を有している。また、ダミー予備配線１１
は、ＧＮＤに接続されている。

【００４２】図２に示すように、アクティブマトリクス
基板１における、走査線３および信号線４によって区分
された画素部５の領域内には、ＴＦＴ素子２１、画素電
極２２、補助容量配線２３、コンタクトホール２４、お
よび、透明導電膜２５が形成されている。

【００４３】走査線３は、ＴＦＴ素子２１のゲート電極
に接続されている。信号線４は、ＴＦＴ素子２１のソー
ス電極に接続されている。ＴＦＴ素子２１のドレイン電
極には、画素電極２２が接続され、さらに、透明導電膜
２５を介して画素部５の補助容量における一方の端子部
が接続されている。補助容量配線２３は、補助容量の他
方の端子部として機能する。この補助容量配線２３は、
画素電極２２に対向して配置されている図示しない対向
電極と接続されている。画素電極２２は、図示しない層
間絶縁膜を貫くように形成されているコンタクトホール
２４を介して、ＴＦＴ素子２１のドレイン電極と接続さ
れている。

【００４４】第２保護回路１２は、図３に示すように、
ダイオード接続された二つのスイッチング素子（半導体
素子）１２ａ・１２ｂが、互いに逆方向に、かつ、並列
に接続されてなっており、ダイオードリング構造を有し
ている。

【００４５】一方、第１保護回路１０は、上記第２保護
回路１２と同様の構成であり、スイッチング素子を備え
ている。また、第１保護回路１０は、隣接する各走査線
３の間、および隣接する各信号線４の間、隣接する各予
備配線７の間、予備配線７と走査線３との間および予備
配線７と信号線４との間に設けられている。しかし、第
１保護回路１０は、いずれの位置においても第２保護回
路１２と同様の構造を有している。

【００４６】以下では、図３〜図４を参照して、予備配
線７と隣接するダミー予備配線１１との間に設けられる
第２保護回路１２の構成を例に挙げて、第１保護回路１
０および第２保護回路１２の構成について説明する。

【００４７】図３に示すように、第２保護回路１２のス
イッチング素子１２ａは、ソース電極とゲート電極とが
短絡しており、両電極は、スイッチング素子１２ｂのド
レイン電極ならびにダミー予備配線１１と電気的に接続
されている。スイッチング素子１２ａのドレイン電極
は、予備配線７と電気的に接続され、かつスイッチング
素子１２ａのソース電極およびゲート電極に接続されて
いる。

【００４８】一方、スイッチング素子１２ｂは、ソース
電極とゲート電極とが短絡しており、両電極は、スイッ
チング素子１２ａのドレイン電極ならびに予備配線７と
電気的に接続されている。スイッチング素子１２ｂのド
レイン電極は、ダミー予備配線１１と電気的に接続さ
れ、かつ、スイッチング素子１２ａのソース電極および
ゲート電極に接続されている。

【００４９】前記スイッチング素子１２ａは、図４に示
すように、上記ダミー予備配線１１と一体に形成された
金属膜１５ａ上に半導体薄膜１７等を設けて構成されて
いる。この半導体薄膜１７のソース側にソース電極１９
ａが接続され、ドレイン側にドレイン電極１９ｂが接続
されている。ドレイン電極１９ｂは、予備配線７と一体
に形成された金属膜１５ｂに接続されている。

【００５０】一方、スイッチング素子１２ｂは、ダミー
予備配線１１と一体に形成された金属膜１５ｂ上に半導
体薄膜１７等を設けて構成されている。この半導体薄膜
１７のソース側にソース電極１９ａが接続され、ドレイ
ン側にドレイン電極１９ｂが接続されている。ドレイン
電極１９ｂは、金属膜１５ａに接続されている。

【００５１】本実施の形態のアクティブマトリクス基板
１は、上記のように、第２保護回路１２が、予備配線７
とダミー予備配線１１との間に設けられている。よっ
て、予備配線７にパルス的な高電圧が印加されると、静
電気は第１保護回路１０および第２保護回路１２を介し
てダミー予備配線１１まで放電される。また、第２保護
回路１２は、第１保護回路１０よりも高電圧の印加によ
り短絡しやすい特性を有している。つまり、第２保護回
路１２は、第２保護回路１２内に備えられたスイッチン
グ素子１２ａ・１２ｂのチャネル幅Ｗをチャネル長さＬ
で除した比Ｗ／Ｌが、第１保護回路１０のＷ／Ｌよりも
大きくなるように設定されている。これにより、ソース
電極１９ａとドレイン電極１９ｂとの間の距離が相対的
に短くなり、第２保護回路１２の電気抵抗の方が、第１
保護回路１０の電気抵抗よりも小さくなるため、第２保
護回路１２の方へ電流が流れやすくなる。また、パルス
的な１ｋＶ以上の高電圧印加時には第１保護回路１０で
はなく、抵抗値の低い第２保護回路１２が短絡する。こ
れにより、第１保護回路１０と第２保護回路１２とは、
同じ構造を持つ保護回路であるが、第２保護回路１２の
方が、第１保護回路１０よりも高電圧印加により短絡し
やすい特性を持つ。

【００５２】さらに、第２保護回路１２の短絡により予
備配線７とダミー予備配線１１とが短絡した場合でも、
ダミー予備配線１１は、電気的に非接続状態で元々信号
が伝達されていないため、伝達された信号を誤認識し
て、表示不良を起こすことはない。

【００５３】以上により、本実施の形態のアクティブマ
トリクス基板１においては、第１保護回路１０が破壊さ
れて永久的に短絡して、つまり、走査線３または信号線
４と予備配線７とが、絶縁破壊により永久的に短絡し
て、表示不良を起こすことを防止できる。

【００５４】なお、上記予備配線７は、信号線４または
走査線３に欠陥があったときにはじめて、レーザなどを
用いてこれら配線３・４と接続されるべく、元来は電気
的に浮かされた状態で設置されている。上記のように第
１保護回路１０が破壊されてしまうと、予備配線７を走
査線３または信号線４の替わりに使用しても、隣接する
配線と短絡しているために表示不良を起こしてしまう。
しかし、本実施形態のアクティブマトリクス基板１の構
成を採用することで、第１保護回路１０の破壊を防止で
きるため、その結果として生じる表示不良の発生を防止
できる。

【００５５】また、第２保護回路１２は、予備配線７の
１本分の抵抗値の２０倍よりも小さい抵抗値を有してい
る。第１保護回路１０は予備配線７の１本分の抵抗値の
２０倍よりも大きい抵抗値を有しているため、第２保護
回路１２の抵抗値は、第１保護回路１０の抵抗値よりも
小さいことになる。よって、予備配線７に高電圧が印加
した場合、第１保護回路１０よりも第２保護回路１２の
方へ静電気が流れやすくなる。これにより、第１保護回
路１０側へは静電気が流れにくく、より効果的に静電気
による第１保護回路１０の破壊を防止することができ
る。

【００５６】また、前記ダミー予備配線１１は、ＧＮＤ
に接続されている。よって、ダミー予備配線１１は０Ｖ
となっている。これにより、高電圧が印加した予備配線
７とダミー予備配線１１との電位差は、高電圧が印加し
た予備配線７と第１保護回路１０を介して接続された他
の配線との電位差よりも大きくなる。電流は、電位差の
大きい方へ流れやすいため、静電気は、ダミー予備配線
１１側、すなわち第２保護回路１２側へ流れていく。さ
らに、第２保護回路１２の方が、第１保護回路１０より
も短絡しやすいため、高電圧が印加されると第２保護回
路１２が短絡する。よって、第１保護回路１０側へ静電
気が流れることはなく、第１保護回路１０の破壊と、静
電気による電気的不具合とをさらに確実に防止できる。

【００５７】以上の構成により、第２保護回路１２側へ
電流を流れやすくし、さらに、電流が流れる側の第２保
護回路１２が、第１保護回路１０よりも高電圧印加によ
り短絡しやすい特性を持っていることにより、第１保護
回路１０の破壊を防止し、予備配線７においての永久的
な短絡が原因となって起きる電気的不具合を防止でき
る。

【００５８】なお、本発明は、上記の実施の形態に限定
されるものではなく、本発明の範囲内で種々の変更が可
能である。例えば、上記実施の形態では、第１保護回路
１０よりも第２保護回路１２の方が高電圧印加により短
絡しやすい例として、第２保護回路１２のチャネル幅Ｗ
をチャネル長さＬで除した比Ｗ／Ｌが、第１保護回路１
０のＷ／Ｌよりも大きくなるように設定されている例を
説明した。しかし、特にこれに限定されるものではな
く、他の手段、例えば、第１保護回路１０と第２保護回
路１２とで使用配線の配線抵抗値を変える等により、第
２保護回路１２の方が低抵抗となる構成とすることも可
能である。

【００５９】また、本実施の形態では、図１に示すよう
に、ダミー予備配線１１が１本設置されている例につい
て説明したが、これに限定されるものではない。むし
ろ、複数本のダミー予備配線１１を設置することは、１
本だけ設置した場合と比べて、どの予備配線７に高電圧
が印加した場合でも電流を第２保護回路１２側へと導け
るようになり、確実に第１保護回路１０の短絡を防止で
きることから、少なくとも、アクティブマトリクス基板
１の両端、あるいは四方の端部に設けられていることが
より好ましい。

【００６０】また、平行に配設された複数の走査線と、
該走査線と交差するように平行に配設された複数の信号
線と、該信号線および／または走査線の入力側および非
入力側に、該信号線および／または走査線と交差するよ
うに配設された複数の予備配線とを有するアクティブマ
トリクス基板において、予備配線と信号線もしくは走査
線への高電圧付加から基板を保護するため、予備配線ま
たは信号線または走査線の各隣り合う線を接続する第１
保護回路を備えており、当基板において、接続予備配線
の両側に非接続のダミーの予備配線を設置し、各隣り合
う線を接続する第２保護回路を設置してもよい。

【００６１】また、前記第２保護回路は、第１保護回路
に比べて、パルス的な高電圧印加に弱く、短絡しやすく
するため、チャネル幅をチャネル長さで除した比が、第
１保護回路の比よりも高くしてもよい。つまり、第２保
護回路は、第１保護回路と比べて抵抗が小さい。

【００６２】また、前記非接続ダミーの予備配線の両端
をＧＮＤ（０Ｖ）に接続してもよい。

【００６３】

【発明の効果】本発明のアクティブマトリクス基板は、
以上のように、信号線および走査線に非接続となるダミ
ー予備配線が予備配線に隣接して設けられているととも
に、第１保護回路の高電圧印加による損傷を防止すべ
く、予備配線とダミー予備配線との間には第２保護回路
が接続される一方、第２保護回路は、第１保護回路より
も高電圧印加により短絡しやすい特性を有しているもの
である。

【００６４】それゆえ、液晶パネル上の各配線にパルス
的な高電圧が印加すると、第１保護回路および第２保護
回路を介してダミー予備配線まで放電される。さらに、
第２保護回路は、第１保護回路よりも高電圧の印加によ
り短絡しやすい特性を有している。よって、保護回路が
短絡する程の高電圧が印加されても、強制的に第２保護
回路が短絡して、第１保護回路が短絡することを防止で
きるという効果を奏する。さらに、第２保護回路の短絡
により予備配線とダミー予備配線とが短絡しても、ダミ
ー予備配線は、電気的に非接続状態で元々信号を伝達さ
れていないため、従来のように、異信号を同一信号と誤
認識することはない。よって、走査線または信号線と予
備配線とが短絡して生じる表示不良を防止できる。

【００６５】また、本発明のアクティブマトリクス基板
は、以上のように、上記のアクティブマトリクス基板に
おいて、第１保護回路および第２保護回路には、それぞ
れ半導体素子が備えられており、各半導体素子のチャネ
ル幅をチャネル長さで除した比は、第１保護回路よりも
第２保護回路の方が大きくなるように設定されているも
のである。それゆえ、相対的にソースとドレインとの間
の距離が短くなるので、第２保護回路の電気抵抗の方
が、第１保護回路の電気抵抗よりも小さくなり、第２保
護回路の方へ電流が流れやすくなる。よって、高電圧印
加時には、高電圧の電荷も第２保護回路側へ流れること
から、より確実に第１保護回路ではなく、第２保護回路
を短絡させることができる。この結果、第１保護回路が
短絡して生じる表示不良の発生を防止できるという効果
を奏する。

【００６６】また、本発明のアクティブマトリクス基板
は、以上のように、上記アクティブマトリクス基板にお
いて、ダミー予備配線が、ＧＮＤに接続されているもの
である。それゆえ、アクティブマトリクス基板上の、あ
る配線に印加した高電圧は、第１保護回路または第２保
護回路を経て他の配線へと流れる。しかし、第２保護回
路を介して接続されているダミー予備配線は、ＧＮＤに
接続されているために常に０Ｖである。よって、第２保
護回路の方へより電流が流れやすく、第１保護回路より
も第２保護回路の側へ電流が流れることになる。これに
より、保護回路を短絡するほどの高電圧が印加された場
合、静電気から与えられた電荷は、第１保護回路側では
なく第２保護回路側へ流れるために、第２保護回路を強
制的に短絡させることができる。以上により、第１保護
回路の短絡、およびその結果として生じる静電気による
表示不良を防止できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明におけるアクティブマトリクス基板の実
施の一形態を示す平面図である。

【図２】上記アクティブマトリクス基板における画素部
を示す平面図である。

【図３】上記アクティブマトリクス基板に設けられる保
護回路を示す回路図である。

【図４】図３の保護回路を示す平面図である。

【図５】従来のアクティブマトリクス基板の構成を示す
平面図である。

【図６】上記従来のアクティブマトリクス基板の保護回
路を示す回路図である。

【符号の説明】

１ アクティブマトリクス基板 ２ 対向基板 ３ 走査線 ４ 信号線 ５ 画素部 ６ 有効表示領域 ７ 予備配線 ８ 走査線入力端子部 ９ 信号線入力端子部 １０ 第１保護回路 １１ ダミー予備配線 １２ 第２保護回路 １２ａ・１２ｂ スイッチング素子（半導体素子） １３ 端子部 １９ａ ソース電極 １９ｂ ドレイン電極 Ｌ チャネル長さ Ｗ チャネル幅

Claims (3)

【特許請求の範囲】
1. 【請求項１】平行に配設された複数の信号線と、該信号
   線と交差するように平行に配設された複数の走査線と、
   該信号線および／または走査線の入力側および非入力側
   に、該信号線および／または走査線とそれぞれ交差する
   ように配設された複数の予備配線とを有し、かつ静電気
   帯電による上記予備配線と信号線または走査線との交差
   部での絶縁破壊による短絡を防止すべく、上記各隣接す
   る予備配線の間、各隣接する信号線および／または走査
   線の間、および予備配線と信号線または走査線との間に
   は第１保護回路がそれぞれ接続されているアクティブマ
   トリクス基板において、 上記信号線および走査線に非接続のダミー予備配線が上
   記予備配線に隣接して設けられているとともに、上記第
   １保護回路の高電圧印加による破壊を防止すべく、予備
   配線とダミー予備配線との間には第２保護回路が接続さ
   れる一方、 上記第２保護回路は、第１保護回路よりも高電圧印加に
   より短絡しやすい特性を有していることを特徴とするア
   クティブマトリクス基板。
2. 【請求項２】第１保護回路および第２保護回路には、そ
   れぞれ半導体素子が備えられており、各半導体素子のチ
   ャネル幅をチャネル長さで除した比は、第１保護回路よ
   りも第２保護回路の方が大きくなるように設定されてい
   ることを特徴とする請求項１記載のアクティブマトリク
   ス基板。
3. 【請求項３】ダミー予備配線が、ＧＮＤに接続されてい
   ることを特徴とする請求項１または２記載のアクティブ
   マトリクス基板。