JP2002169852A

JP2002169852A - ループ回路における発振構成箇所の検出方法

Info

Publication number: JP2002169852A
Application number: JP2000367338A
Authority: JP
Inventors: Akihiko Hama; 明彦浜
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-12-01
Filing date: 2000-12-01
Publication date: 2002-06-14
Anticipated expiration: 2020-12-01
Also published as: JP3703390B2

Abstract

(57)【要約】【課題】発振ループ回路の検出、検証を行う検証方法を
提供する。【解決手段】内部回路における正帰還および負帰還によ
るループ回路のうち禁止されている負帰還ループを論理
検証段階で検出するループ検出手段として、内部回路を
構成する素子それぞれの少なくとも一方の入力端子と出
力端子間で信号極性が反転する経路と、他方の入力端子
の入力値に関係無く出力値を確定させるために必要な入
力条件の情報とを、あらかじめ定める真理値情報１１に
基き作成および更新して論理検証装置の記憶媒体１２に
ライブラリ化するとともに、ライブラリを引用しなが
ら、内部回路の構成が発振ループ構成になっているかど
うかの判定を行ない、その判定結果を外部の表示手段に
表示する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はループ回路における
発振構成箇所の検出方法に係わり、特に半導体装置の中
でも特定用途向けＩＣであるＡＳＩＣ（Ａｐｐｌｉｃａ
ｔｉｏｎＳｐｅｃｉｆｉｃＩＣ）または複合ＩＣで
あるＳＯＣ（ＳｙｓｔｅｍＯｎＣｈｉｐ）などで
は、ある特定の目的のために種々の回路を構成する場合
が多いため、論理ゲートによる負帰還ループを作り込む
危険性が高い。そのため、負帰還ループがチップに作り
込まれる前に予め検出するように改善したループ回路に
おける発振構成箇所の検出方法に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の進展に
伴い、その半導体素子で構成するＬＳＩも大規模化し、
半導体メモリ、マイクロコンピュータ、あるいはこれら
のＬＳＩを１チップに搭載した複合ＬＳＩであるＳＯＣ
も大容量化してきている。この大容量化とともにその回
路機能も複雑化し、設計段階における回路検証の精度向
上が重要な課題の一つである。

【０００３】これらのＬＳＩの内部回路において論理ゲ
ートによるループ回路として正帰還ループまたは負帰還
ループが存在するが、特に負帰還ループが存在すると実
機では論理回路が発振→中間電圧となり、リーク電流が
発生する原因となる。

【０００４】そうした不具合の原因となる負帰還ループ
は、例えば外販ＡＳＩＣのように、小規模（ゲート数に
して１００Ｋ以下）設計が主流で、かつ回路設計に人手
が入ることが多いＬＳＩでは、意図的に作り込まれない
限り内部回路内に作り込まれることはなかった。

【０００５】しかし、近年設計が大規模化しており、回
路設計でも論理合成ツール等を用いた自動設計手法を用
いることが多くなったことにより、意識せずに作り込ま
れてしまうといった例が発生する様になってきた。

【０００６】回路規模は今後も更に増えていく傾向にあ
り、今後ますますこうしたこと例は増えていくと考えら
れる。

【０００７】

【発明が解決しようとする課題】上述したような従来の
例えばＡＳＩＣやＳＯＣでは、そうした設計環境の変化
にあっても、発振ループ個所を特に検出する仕組みは、
今のところまだ開発されていないが、例えば、論理推移
から発振か否かの判定を論理シミュレーションを用いて
検証する方法の一例が特願平１−１９３６６８号公報に
記載されている。

【０００８】同公報記載の検証方法を参照すると、特定
時刻ｔ〜ｔ＋Δｔにおける論理推移から発振か否かを判
定しているが、回路構成によっては、ループ内に初期値
を入れることが出来ず、論理シミュレーション上では時
刻ｔにおいてもその少し後のｔ＋Δｔにおいても内部論
理は不定〜不定で、論理推移を見ることが出来なくなり
判定が出来ない。

【０００９】例えば、上述した従来の検証方法の説明用
回路例を示した図１２を参照すると、この回路は、ＮＡ
ＮＤ１２ａ→ＡＮＤ１２ｂ→ＮＡＮＤ１２ａのループを
一つ有し、入力端子ＢはＨＩＧＨ＿ＣＬＡＭＰ（“１”
でクランプ）１２ｃにより論理レベルの“１”にクラン
プされているので、論理シミュレーション上ではＮＡＮ
Ｄ１２ａの出力は最初から不確定であり、これは時刻が
いくら進んでも不確定の反転は不確定である。

【００１０】したがって、シミュレーション結果の波形
図を示した図１３の様に、時刻ｔ＝０における入力Ａが
Ｘのため、それ以降の出力Ｙ→入力Ａ間はＸが周回し続
けることになり、最初（時刻ｔ＝０）から最後まで不確
定Ｘが流れるような形になっていまい、発振しているの
かどうかがわからない。

【００１１】しかし、実機上でのＮＡＮＤ１２ａの入出
力波形を示した図１４を参照すると、論理レベルのＨＩ
ＧＨ（＝１）／ＬＯＷ（＝０）の値を繰り返しつつ次第
に中間電圧付近に安定していくので、貫通電流が流れる
原因となってしまう。

【００１２】また、論理シミュレータを用いる方法で
は、検出の可否はＶＥＣＴＯＲの質に大きく左右されて
しまうが、回路規模が大きい程、内部ノード全てをトグ
ルさせるＶＥＣＴＯＲの作成は困難であり、実際には対
応が難しくなってきているのが現状である。

【００１３】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、論理ゲート一つ一つに対する特
定ルールに基づいた情報を備えたライブラリを用意する
ことで、回路そのものに対して発振ループ回路の検出、
検証を行う検証方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明のループ回路にお
ける発振構成箇所の検出方法は、半導体装置の内部回路
における正帰還および負帰還によるループ回路のうち禁
止されている負帰還ループを論理検証段階で検出するル
ープ検出手段として、前記内部回路を構成する素子それ
ぞれの少なくとも一方の入力端子と出力端子間で信号極
性が反転する経路と、他方の入力端子の入力値に関係無
く出力値を確定させるために必要な入力条件の情報と
を、あらかじめ定める真理値情報に基き作成および更新
して論理検証装置の記憶手段にライブラリ化するととも
に、前記ライブラリを引用しながら、前記内部回路の構
成が発振ループ構成になっているかどうかの判定を行な
い、その判定結果を外部の表示手段に表示することを特
徴とする。

【００１５】また、排他的論理和または排他的否定論理
和それぞれの一方の入力端子を経路とする前記負帰還ル
ープであって、前記負帰還ループ外である他方の入力端
子の論理レベルがクランプにより確定している場合に、
前記真理値情報に基づき前記排他的論理和または排他的
否定論理和をインバータまたはノンインバータに置き換
えて検証を行うことができる。

【００１６】さらに、排他的論理和または排他的否定論
理和それぞれの一方の入力端子を経路とする前記負帰還
ループであって、前記負帰還ループ外である他方の入力
端子の論理レベルが特定の素子または特定の機能ブロッ
クにより不確定の場合は、前記負帰還ループにおける信
号極性の反転または非反転検証は行わず、前記負帰還ル
ープ外である他方の入力端子の経路における他ブロック
の検証のみを行うこともえきる。

【００１７】さらにまた、検出した前記負帰還ループの
中に更に小負帰還ループが存在する場合は、前記小負帰
還ループを予め検証するとともに、前記小負帰還ループ
内で前記ライブラリの発振停止条件を満たす値が確定し
ている場合はループ遮断後引き続きトレースを継続し、
前記小負帰還ループ外である他方の入力端子の入力値は
不確定として前記負帰還ループを遮断してトレースを継
続することもできる。

【００１８】また、前記ライブラリに記憶される論理反
転経路は、前記負帰還ループ内での接続経路において入
出力端子間で論理が反転する経路がどこかを定義され、
前記発振停止条件は、前記負帰還ループ外である他方の
入力端子からの信号入力値がどの値で固定されていれば
発振しないかの情報が定義されている。

【００１９】さらに、前記ライブラリを参照しながら、
検証対象の全ての素子を始点として出力段をトレースし
ていき、既に訪れた素子に戻った場合その素子を前記ル
ープとして検出するループ検出処理と、前記ループに排
他的論理和または排他的否定論理和を検出したら、前記
ループ外である他方の入力端子からの入力信号レベルが
固定されているかどうかを検証し、前記真理値情報に基
づいてインバータまたはノンインバータに置き換えられ
るか否かを判断し可能なら置き換える排他的論理和また
は排他的否定論理和の処置処理と、前記ループ内の各素
子に対して前記ライブラリ内の論理反転経路との照合を
行い、前記ループ全体で反転経路がいくつ存在するかを
計算しその結果が奇数の場合は負帰還ループ、零か偶数
の場合は正帰還ループと判定する正・負帰還チェック処
理と、前記負帰還ループの場合および前記インバータま
たはノンインバータに置き換えられない場合は、前記負
帰還ループ内の各素子がループ外の他方の入力端子から
の入力信号によって出力論理が固定されるか否かをその
素子の前段の素子に遡って順次検証するループ外入力チ
ェック処理と、前記ループ外入力チェック処理で問題無
しと判定する確証が得られなかった場合に、どの素子が
ループ構成になっているかの情報を明示して、前記ルー
プに関する検証を終了する問題点表示処理と、前記ルー
プ検出処理で検出した前記ループ全てを検出したかどう
かを確認するループ検出確認処理とを備える。

【００２０】さらにまた、前記ループ外入力チェック処
理において出力論理が固定されないと判断しそれ以上の
前記前段の素子に遡るトレースを行わない特定の素子ま
たは特定の機能ブロックは、順序回路、入出力回路の折
返し、アダー、パリティジェネレータの全端子接続と、
ラッチとマルチプレクサとデコーダとのイネーブル部分
の端子接続とする。

【００２１】また、前記ループ外入力チェック処理にお
いて前記前段の素子に遡るトレースを実行するか否かを
任意に選択する。

【００２２】さらに、前記ループ外入力チェック処理に
おいて前記前段トレースの段数を任意に指定し、その段
数以内で値の確定または不確定が決まらない場合は不確
定扱いにする。

【００２３】さらにまた、前記排他的論理和および排他
的否定論理和の処置処理は、前記ループ検出処理で発見
された論理ループ内に排他的論理和または排他的否定論
理和が含まれるか否かを判断する第１の排他的論理和ま
たは排他的否定論理和の有無判断処理と、前段の処理で
検出された前記排他的論理和または前記排他的否定論理
和でまだ検証のされていないものを一つ選択して、その
素子に対する前記ループ外である他方の入力端子からの
入力値が固定されているかどうかを検証する入力段トレ
ース処理と、前段の処理で前段トレースを行った前記排
他的論理和または前記排他的否定論理和をインバータま
たはノンインバータに置き換えることが可能かどうかを
判定し可能であれば次へ進み不可であれば前記ループ外
入力チェック処理へ移る置き換え判断処理と、前記置き
換え判断処理の判定結果を受けて前記入力段処理で判定
をおこなった前記排他的論理和または前記排他的否定論
理和をインバータまたはノンインバータに置き換える置
き換え実行処理と、前記排他的論理和または排他的否定
論理和の有無処理で発見された前記排他的論理和または
前記排他的否定論理和が他にある場合は、それを対象に
再び前記入力段トレース処理から繰り返し、検出されな
くなると検証継続の判断を下し前記正・負帰還処理へ移
る第２の排他的論理和または排他的否定論理和の有無判
断処理とを備える。

【００２４】また、前記入力段トレース処理で検証した
前記排他的論理和または前記排他的否定論理和に入力さ
れる前記ループ外である他方の入力端子からの入力値が
論理レベルの“１”ならインバータに、“０”ならノン
インバータに置き換えが可能と判断して次の処理へ進
み、それ以外の場合は置き換え不可と判断して前記ルー
プ外入力チェック処理へ移る。

【００２５】さらに、前記正・負帰還処理は、前記ルー
プ検証処理で検出された素子、もしくは前記排他的論路
和または排他的否定論理和の処置処理で一部変換された
ループ内の任意の素子を、検証対象素子として選択する
始点決定処理と、現在検証している素子の前記ループ内
における入出力端子間で信号極性が反転するかどうか
を、前記ライブラリで定義されている論理反転経路の接
続が前記ループ内にあるか否かで判定する反転経路通過
判定処理と、前記反転経路通過判定処理の検証の結果、
検証している素子の前記ループ内における入出力端子間
の信号極性が反転する場合に反転数を１増加し、前記正
・負帰還処理が全て終了した時にクリアされる反転数＋
１処理と、検証対象素子として後段の素子を新たに選択
する次段素子選択処理と、前記次段素子選択処理で新た
に選択された素子が前記始点決定処理で選択されたもの
と同じかどうかを判定し、同一の場合は次の処理へ進み
同一でなければ前記反転経路通過判定処理に戻る始点戻
り判定処理と、前記反転経路通過判定処理から前記始点
戻り判定処理までの結果として前記反転数＋１処理で記
憶された反転数が偶数の場合は正帰還と判断して前記問
題点表示処理へ移り、奇数の場合は前記ループ外入力チ
ェック処理へ移る反転結果判定処理とを備える。

【００２６】さらにまた、前記ループ外入力チェック処
理は、前記排他的論理和または前記排他的否定論理和が
他の素子に置き換えられた前記ループ内の任意の素子を
最初に検証する素子として選択する始点決定処理と、現
在検証している素子が前記排他的論理和または前記排他
的否定論理和かどうかを判定しそれぞれ後続する定めら
れた処理へ移る排他的論理和または排他的否定論理和の
判定処理と、現在検証している素子が前記ライブラリ内
の前記発振停止条件をもつかどうかを確認し、前記発振
停止条件が無い場合は後続する次段素子選択処理へ移
り、前記発振停止条件がある場合は次段の入力段トレー
ス処理へ進む発振停止条件の有無確認処理と、前記発振
停止条件を持つ時に、現在検証している素子の前記ルー
プ外である他方の入力端子からの入力値が固定されてい
るかどうかを検証する入力段トレース処理と、前記入力
段トレース処理で得られた現在検証中の素子に対する前
記ループ外である他方の入力端子からの入力値と、前記
発振停止条件との比較を行う発振停止条件比較処理と、
前記発振停止条件比較処理で得られた判定結果が前記発
振停止条件を満たす内容であれば次段の処理へ進み、満
たさない場合は後続する処理である次段の素子選択処理
へ移る発振ループの有無確認処理と、前記発振ループの
有無確認処理で発振条件を満たすと判定された前記ルー
プ外の入力端子からの入力値がクランプで固定される場
合は現在検証しているループの検証は終了し、外部端子
の使用条件によって発振が停止する場合は次段の処理へ
進む条件有無確認処理と、前記条件有無確認処理で発振
停止に条件がある場合にその条件を外部表示で示す条件
明示処理と、現在検証している素子からは前記ループ外
である他方の入力端子の入力値で発振停止可能な確証が
得られない場合および条件付き停止の場合に、前記ルー
プ内の現在検証している素子の後段の素子を新たな検証
対象素子として選択する次段素子選択処理と、前記検証
対象素子として選択された素子が前記始点決定処理で選
択されたものと同じかどうかを判定し、同一の場合は条
件付き通過または問題有りとして前記外部表示処理へ移
動し、同一でなければ前記排他的論理和または排他的否
定論理和の判定処理に戻る検証終了確認処理とを備え
る。

【００２７】また、前記入力段トレース処理は、直前の
処理で検証していた素子の前記ループ外の入力端子の方
に接続されている、一つ前段の素子を新たに検証対象素
子として選択する前段の素子選択手段と、前記前段の素
子選択手段で選択した前記検証対象素子が前に訪れた素
子か否かを判定し、既に訪れている場合と初めて訪れる
素子の場合とにそれぞれ分岐する検証素子判断処理と、
前記検証素子判断処理で既に訪れている素子と判断され
た場合その経路は検証対象外としてその経路からの値は
確定しない値とする不確定値設定処理と、現在検証して
いる素子に対する前記ループ外である他方の入力端子か
らの入力値が“０”、“１”または“不確定”のいずれ
に確定するかを判定し、確定しない場合は前記前段の素
子選択処理に戻る“０”“１”“不確定”判定処理とを
備える。

【００２８】

【発明の実施の形態】本発明は、論理ゲートによる負帰
還のループを特に検出する方法として、禁止情報のデー
タベース化と、回路ルールチェックの検証システムを構
築（論理トレース）することで、リーク電流による不良
を無くし、品質の高いチップを供給できるというもので
ある。

【００２９】まず、本発明の第１の実施形態を図面を参
照しながら詳細に説明する。

【００３０】本発明の第１の実施形態によるループ回路
における発振構成箇所の検出方法をフローチャートで示
した図１を参照すると、この方法は、論理検証装置（図
示せず）に適用され、プログラム制御により動作するル
ープ検出処理Ｓ１と、排他的論理和または排他的否定論
理和の処理Ｓ２（後述の図２）と、正・負帰還チェック
処理Ｓ３（後述の図３）と、ループ外入力チェック処理
Ｓ４（後述の図４）と、回路箇所を明示して問題点を表
示するためのディスプレイ処理や印刷処理などの出力処
理Ｓ５と、処理Ｓ１と処理Ｓ４からサブルーチンとして
起動される“入力段トレース”処理を示す図５の処理が
含まれる。さらに、処理Ｓ２および処理Ｓ４の制御に必
要な真理値情報１１および専用のライブラリ１２（後述
の図６）からなる記憶媒体も含んで構成される。

【００３１】ループ検出処理Ｓ１は、既にある公知技術
を流用してループ個所を探す処理である。すなわち、全
ての素子を始点として出力段をトレースしていき、これ
までに訪れた素子に戻った場合、その素子をループとし
て検出する。

【００３２】探索においては、目的が論理ゲートのみの
構成によるループを見つけることであること、また、経
験則よりこれらの素子が含まれていた場合発振に至るこ
とは無いことから、特定の素子（下記に記載）への接続
は検索対象から外して、他の経路の探索を行う。つま
り、その経路はループになっていないと判断する。

【００３３】検証対象外となるループで接続される特定
素子：順序回路、ＬＡＴＣＨとＭＵＬＴＩＰＬＥＸＥＲ
とＤＥＣＯＤＥＲとのＥＮＡＢＬＥ部分、Ｉ／Ｏ折返
し、ＡＤＤＥＲへの接続。

【００３４】検証対象となるループで接続される素子：
ＩＮＶＥＲＴＥＲ、ＮＯＮ−ＩＮＶＥＲＴＥＲ、ＯＲ、
ＮＯＲ、ＡＮＤ、ＮＡＮＤ、ＸＯＲ、ＸＮＯＲ、複合ゲ
ート、ＬＡＴＣＨとＭＵＬＴＩＰＬＥＸＥＲとＤＥＣＯ
ＤＥＲのデータ部分。

【００３５】処理３および処理４の実行に必要なライブ
ラリ（図６）内では予め個々の素子に関して、論理反
転経路発振停止条件、の２つの情報が定義されてい
る。論理反転経路は、文字どおり、ループ内での接続経
路において、“入出力端子間で論理レベルが極性反転す
る経路がどこか”を定義したものである。

【００３６】また、発振停止条件は、“ループ外である
他方の入力端子からの入力値がどの値で固定されていれ
ば発振しないか”の情報が定義されている。

【００３７】処理Ｓ２においては、ＸＯＲ／ＸＮＯＲが
ある場合の処理を行う。ＸＯＲ／ＸＮＯＲはループ外で
ある他方の入力端子からの入力値によって、その入出力
端子間で信号レベルが極性反転するかしないかが変わる
ため、例外的にループ外である他方の入力端子からの入
力を最初にトレースして、ループ外からの入力値が固定
されているかどうかを検証する。

【００３８】そして、ループ外からの入力値の固定が可
能なら、これらＸＯＲ／ＸＮＯＲを真理値情報１１に基
づいてＩＮＶＥＲＴＥＲもしくはＮＯＮ−ＩＮＶＥＲＴ
ＥＲに置き換える。置き換えられない場合、そのループ
は正帰還・負帰還の判定（処理３）が出来ないため、他
のブロックのループ外入力チェック（処理４）からのみ
判定する。

【００３９】処理Ｓ３においては、ループ内の各素子に
対してライブラリ内に貯えられた論理反転経路との照ら
し合わせを行い、ループ全体で反転経路がいくつ存在す
るかを計算する。その結果を元にループの正・負帰還を
判定する。

【００４０】判定結果が奇数の場合は負帰還ループ、
“０”か偶数の場合は正帰還ループと判定する。正帰還
ループの場合は回路的に発振することは無いため、その
ループに関しては問題無しと判定する。前述の様に、Ｉ
ＮＶＥＲＴＥＲもしくはＮＯＮ−ＩＮＶＥＲＴＥＲに置
き換えの出来ないＸＯＲもしくはＸＮＯＲが存在した場
合、この処理は行われない。

【００４１】処理Ｓ４においては、ループ内の各素子が
ループ外である他方の入力端子からの入力値によって、
出力論理が固定される可能性について検証を行う。方法
としては、それら素子の前段にあたる素子を検証する。

【００４２】前段の素子が論理ゲート等であり、クラン
プまたは外部端子に接続されている時に特定の値で確定
すると判定するが、順序回路等、下記に示す素子が前段
であった場合は経験則よりその前段素子の出力が固定さ
れることはないため、その接続で値が固定することは無
いと判定する。また、それ以外の素子の場合は、さらに
前段の素子を検証する。

【００４３】論理レベルは固定され無いと判定して、そ
れ以上の前段トレースを行わない接続素子：順序回路、
Ｉ／Ｏ折返し、アダー、パリティジェネレータの全接
続、ラッチとマルチプレクサとデコーダーのイネーブル
部分の接続。

【００４４】前段トレースの結果、ループ内の素子に対
しその素子のループ外である他方の入力端子からの入力
値が固定される場合は、ライブラリ内に貯えられた発振
停止条件との照らし合わせを行い、そのループ内の素子
の出力論理レベルが固定されるかどうかを判定する。外
部端子の使用条件によっては固定される、といった場合
はその条件も明示する。

【００４５】厳密にいえば、上述した素子／接続でも前
段トレース自体は可能なため、任意に検証をする、しな
いを選択出来る様にしてもいい。

【００４６】また、前段トレースにおける段数について
も、原則的には確定する、しないが明らかになるまで検
証を行うことになっているが、任意にその段数を指定し
て、その段数以内で値の確定、不確定が決まらない場合
は不確定扱いにする仕組みでもよい。

【００４７】また、入力トレースを終了するもう一つの
条件として、既に訪れたことのある素子が出てきた場合
がある。こうした場合は構成的に２重ループになってお
り、そのままでは永遠に廻り続けるため、そのループに
ついてはカットする。

【００４８】出力処理Ｓ５において問題無しと判定する
に足る十分な確証が得られなかった場合に、どの素子が
ループ構成になっているかの情報を外部の表示手段に明
示して、このループに関する検証を終了する。

【００４９】明示にあたっては、個々の素子に対して回
路データ内で与えられるユニークな名前を用いて、どの
接続が実機上で発振する可能性のあるループになってい
るかを具体的に示す。

【００５０】最後に処理Ｓ６で、ループ検出処理Ｓ１で
検出したループ全てを検出したかどうかを確認する。

【００５１】次に、上述した個々処理に関する詳しい説
明、条件、実施理由と、本発明の検証方法の全体のフロ
チャートを示した図１と、それぞれの処理の詳細なフロ
チャートを示した図２〜図５とを併せて参照しながら実
施形態を具体的に説明する。

【００５２】まず、図１内の処理について説明する。処
理Ｓ１の“ループ構成を見つける”では、ループ個所を
探す。処理Ｓ１が終わったら処理Ｓ２に移る。ループを
見つけるアルゴリズムや、その条件については前述した
内容の通りである。

【００５３】処理Ｓ２“ＸＯＲ／ＸＮＯＲの処理”にお
いては、処理Ｓ１で検出されたループ内にＸＯＲ／ＸＮ
ＯＲがある場合ＩＮＶＥＲＴＥＲ／ＮＯＮ−ＩＮＶＥＲ
ＴＥＲに置き換える試みを行う。ＸＯＲ／ＸＮＯＲがあ
り、かつ置き換えが出来なかった場合、処理Ｓ３は行わ
れず処理Ｓ４に移る。それ以外は処理Ｓ３に移る。

【００５４】処理Ｓ３“正・負帰還チェック”では処理
Ｓ１で発見され、場合によっては処理Ｓ２でＸＯＲ／Ｘ
ＮＯＲが他のブロックに置き換えられたループが正帰還
ループか負帰還ループかを判定する。

【００５５】正帰還ループの場合、そのループの検証は
終了して処理Ｓ６へ移る。負帰還ループの場合は処理Ｓ
４に移る。その判定には“専用ライブラリ”に記述され
ている“論理反転経路”がループ内の接続にいくつ用い
られているかを検証することで行われる。

【００５６】処理Ｓ４“ループ外入力チェック”は、処
理Ｓ３で負帰還ループと判定された場合か、処理Ｓ２で
ＸＯＲ／ＸＮＯＲ全てを置き換え出来なかった場合に行
われる処理である。

【００５７】処理Ｓ１で検出されたループ、あるいは処
理Ｓ２でＸＯＲ／ＸＮＯＲが他の素子に置き換えられた
ループ内の各素子（ＸＯＲ／ＸＮＯＲは除く）に対して
ループ外である他方の入力端子からの入力値によって出
力が固定されるかどうかを判定する。

【００５８】その結果、ループ外の入力がクランプで固
定されており、“専用ライブラリ”内で定義されている
“発振停止条件”と照らし合わせた時に普遍的に発振す
ることが無い場合は、このループの検証は終了して処理
Ｓ６へ移る。それ以外の場合、つまり、条件付きＯＫ，
あるいは問題有りの場合は処理Ｓ５へ移る。

【００５９】処理Ｓ５“回路個所を明示して問題点を表
示”は処理Ｓ４の結果として、普遍的に発振しないとい
う確証が得られなかった場合に行われる。具体的には、
処理Ｓ４で検証されたループがループ外である他方の入
力端子からの入力値によって、発振停止される確証が得
られない場合と、外部端子の使い方によっては発振停止
される場合を含む。後者の場合は外部端子の使い方条件
についてもここで表示する。この処理が終わると処理Ｓ
６に移る。

【００６０】処理Ｓ６“他のループがあるか？”では、
回路内に検証すべき他のループがあるかを確認する。あ
る場合は再び処理Ｓ２へ移り、一連の検証が行われる。
無い場合はそのまま終了する。

【００６１】次に、処理Ｓ１でのループ発見後に必ず行
われるフロー、すなわち、図１内における処理Ｓ２“Ｘ
ＯＲ／ＸＮＯＲの処理”の詳細な検証方法を示した図２
の処理について説明をする。なお、図１内の処理Ｓ１お
よびび処理Ｓ６については公知技術なので特にここでの
詳細な動作説明は省略する。

【００６２】処理Ｓ２ａ“ＸＯＲ／ＸＮＯＲの有無”
は、処理Ｓ１で発見されたループ内にＸＯＲ／ＸＮＯＲ
が含まれるかをチェックする。一つでも含まれる場合は
処理Ｓ２ｂへ、そうでない場合は即図１でいうところの
処理Ｓ３へ移る。

【００６３】処理Ｓ２ｂ“入力段トレース”は、処理Ｓ
２ａで発見されたＸＯＲ／ＸＮＯＲでまだ検証のされて
いないものを一つ選択して、その素子に対するループ外
である他方の入力端子からの入力値が固定されているか
どうかを検証する。

【００６４】この“入力段トレース”部分の動作につい
ては、さらに詳細な検証方法を示した図５があり、この
処理については後述する。図５に示す処理を実行の結
果、返り値を得たら処理Ｓ２ｃへ移る。

【００６５】処理Ｓ２ｃ“（ＮＯＮ−）ＩＮＶＥＲＴＥ
Ｒに置き換え可？”は、処理Ｓ２ｂで前段トレースを行
ったＸＯＲ／ＸＮＯＲをＩＮＶＥＲＴＥＲ／ＮＯＮ−Ｉ
ＮＶＥＲＴＥＲに置き換えることが可能かどうかを判定
する。

【００６６】具体的には、処理Ｓ２ｂで検証したＸＯＲ
／ＸＮＯＲに入力される、ループ外である他方の入力端
子からの入力値が“１”ならＩＮＶＥＲＴＥＲに置き換
えが可能、“０”ならＮＯＮ−ＩＮＶＥＲＴＥＲに置き
換えが可能、と判断して処理Ｓ２ｄへ移る。

【００６７】それ以外（不定）の場合は、置き換え不可
と判断して、図１でいう所の処理Ｓ４へ一気に移動す
る。これは複数のＸＯＲ／ＸＮＯＲがある場合に一つで
も置き換え不可のものがあれば図１でいう所の処理４へ
移動するものである。

【００６８】処理Ｓ２ｄ“置き換えを実行”は、処理Ｓ
２ｃの判定結果を受けて、処理Ｓ２ｃで判定をおこなっ
たＸＯＲ／ＸＮＯＲをＩＮＶＥＲＴＥＲ／ＮＯＮ−ＩＮ
ＶＥＲＴＥＲに置き換える。

【００６９】この後、処理Ｓ２ｅへ移る。処理Ｓ２ｅ
“他にもＸＯＲ／ＸＮＯＲはあるか？”では、処理Ｓ２
ａで発見されたＸＯＲ／ＸＮＯＲが他にある場合は、そ
れを対象に再び処理Ｓ２ｂから処理を行う。無ければ図
１に示す処理Ｓ３に移動する。

【００７０】次に、図１における処理Ｓ３について、そ
の詳細な検証方法を記載した図３を参照しながら説明す
る。この処理は、処理Ｓ２でのＸＯＲ／ＸＮＯＲ検証の
結果、処理Ｓ１で検出したループ内にＸＯＲ／ＸＮＯＲ
が存在しない場合、もしくは、ＸＯＲ／ＸＮＯＲが存在
するが全てＩＮＶＥＲＴＥＲ／ＮＯＮ−ＩＮＶＥＲＴＥ
Ｒに置き換えが可能だった場合に行われ、内容としては
そのループが正帰還ループか、負帰還ループかの判定を
行う。

【００７１】処理Ｓ３ａ“始点を決める”では、処理Ｓ
１で発見して、場合によっては処理２で一部変換された
ループ内の任意の素子を検証素子として選択する。最終
的にはＳすべての素子を同じ条件で検証することになる
ので、この選択方法は任意で問題無い。選択したら処理
Ｓ３ｂへ移る。

【００７２】処理Ｓ３ｂ“反転経路通る？”では、現在
検証している素子のループ内における入出力端子間にお
いて、入力および出力信号の極性が反転するかどうかを
検証する。

【００７３】現在検証している素子は処理Ｓ３ａで最初
に選択された素子か、後述する処理Ｓ３ｄで新たに検証
素子として選択された素子が対象となる。検証の方法は
ライブラリ（図６）内で定義されている“論理反転経
路”の接続がループ内にあれば、反転経路を通っている
として、処理Ｓ３ｃに移動する。そうでない場合は処理
Ｓ３ｄに移動する。

【００７４】処理Ｓ３ｃ“反転数＋１”は、処理Ｓ３ｂ
の検証の結果、検証している素子のループ内における入
出力端子間において、入力および出力信号の極性が反転
する場合に行われる。

【００７５】内部的に反転数を１増加する。内部記憶は
処理Ｓ３を終了した時にクリアされるが、それまでは保
持される。この処理終了後は処理Ｓ３ｄへ移る。

【００７６】処理Ｓ３ｄ“次段へ”では、検証している
素子を他の素子に移す。具体的には後段の素子を新たに
検証する素子として選択する。この処理の次の処理Ｓ３
ｅへ移る。

【００７７】処理Ｓ３ｅ“始点に戻ったか？”では、処
理Ｓ３ｄの実行結果、検証する素子として選択された素
子が処理Ｓ３ａで選択されたものと同じかどうかを判定
する。

【００７８】選択された素子が同一の場合は、ループ内
の全ての素子に対して検証したことになるので、処理Ｓ
３ｆへ移る。同一でなければ、処理Ｓ３ｂに戻り同様の
検証を行う。

【００７９】処理Ｓ３ｆ“判定”では、処理Ｓ３ｂ〜Ｓ
３ｅまでの結果として内部的に記憶された反転数が偶数
か奇数かで行う。偶数の場合は正帰還ループと判断し
て、次の移り先としては図１の中でいう所の処理Ｓ５と
なる。

【００８０】反対に奇数の場合は図１の中でいう処理Ｓ
４になる。どちらに移動するとしても、内部記憶として
保持されていた反転数はここで一度クリアされることと
なる。

【００８１】次に、図１における処理Ｓ４について、そ
の詳細な検証方法のフローチャートを示した図４を参照
しながら説明する。

【００８２】この処理は、処理Ｓ３ｃで検証した正・負
帰還チェックの結果、負帰還ループと検証された場合、
および処理Ｓ２ｂのＸＯＲ／ＸＮＯＲ検証の結果、処理
Ｓ１で検出したループ内のＸＯＲ／ＸＮＯＲ全てを他の
素子に置き換えることが出来なかった場合に行われる。

【００８３】内容としては、処理Ｓ１で検出され、場合
によっては処理Ｓ２でＸＯＲ／ＸＮＯＲが他の素子に置
き換えられたループ内の全ての素子に対して、ループ外
である他方の入力端子からの入力信号により出力値が固
定されるかどうかを検証する。

【００８４】処理Ｓ４ａ“始点決める”では、処理Ｓ１
で検出され、場合によっては処理Ｓ２でＸＯＲ／ＸＮＯ
Ｒが他の素子に置き換えられたループ内の全ての素子を
検証するにあたって、任意の素子を最初に検証する素子
として選択する。

【００８５】最終的には全ての素子を検証することとな
るため、この素子の選択は任意で問題無い。この処理の
後、処理Ｓ４ｂへ移る。

【００８６】処理Ｓ４ｂ“ＸＯＲ／ＸＮＯＲ？”では、
現在検証している素子がＸＯＲ／ＸＮＯＲかどうかを判
定する。現在検証している素子とは、処理Ｓ４ａで最初
に選択されたか、後述する処理Ｓ４ｉで新たに検証素子
として選択された素子が対象となる。

【００８７】現在検証している素子がＸＯＲ／ＸＮＯＲ
の場合、ループ外である他方の入力端子からの入力値が
固定されるかどうかはここに至るまでの間にすでに処理
Ｓ２ｂで行われている。したがって、これ以上のこの素
子に関する検証は不要のため、一気に処理４ｉまで移
る。それ以外の場合は通常通りの検証を行うため、処理
Ｓ４ｃへ移る。

【００８８】処理Ｓ４ｃ“発振停止条件有り？”では、
現在検証している素子が専用ライブラリ（図６）内で定
義されている“発振停止条件”を持つかどうかを確認す
る。

【００８９】現在検証している素子とは、処理Ｓ４ａで
最初に選択されたか、後述する処理Ｓ４ｉで新たに検証
素子として選択された素子が対象となる。例えば、ＩＮ
ＶＥＲＴＥＲの様に、入力端子が一個所しかなく、ルー
プ外から発振を停めることが出来ない素子等は、その
“発振停止条件”を持たない。

【００９０】“発振停止条件”が無い場合、ループ外で
ある他方の入力端子からの入力値で出力値が固定される
ことは無いとして、これ以上この素子に関する検証は不
要のため、処理Ｓ４ｉへ移る。“発振停止条件”がある
場合は処理Ｓ４ｄへ移る。

【００９１】処理Ｓ４ｄ“入力段トレース”は、現在検
証している素子のループ外からの入力値が固定されてい
るかどうかを検証する。現在検証している素子とは、処
理Ｓ４ａで最初に選択されたか、後述する処理Ｓ４ｉで
新たに検証素子として選択された素子が対象となる。

【００９２】処理Ｓ４ｃにおいて、現在検証している素
子が専用ライブラリ（図６）内で定義されている“発振
停止条件”を持つ時に行われる。この部分の動作につい
ては、さらに詳細な検証方法を示す図５があり、この図
５については後述する。図５に示す処理の結果、返り値
を得たら処理Ｓ４ｅへ移る。

【００９３】処理Ｓ４ｅ“発振停止条件と比較”は、処
理Ｓ４ｄで得られた現在検証している素子のループ外で
ある他方の入力端子からの入力値と、専用ライブラリ
（図６）内で“発振停止条件”として定義されている条
件を満たすかどうかの比較を行う。

【００９４】処理Ｓ４ｄで得られたループ外からの入力
値が不定（Ｘ）の場合は、専用ライブラリ内（図６）の
“発振停止条件”として提示されている条件に関わらず
満たさないということになる。この後は処理Ｓ４ｆへ移
る。

【００９５】処理Ｓ４ｆ“発振止まる？”では、処理Ｓ
４ｅで行った判定の結果により次の移り先が変化する。
具体的には処理Ｓ４ｅで得られた判定結果が、専用ライ
ブラリ内（図６）の“発振停止条件”として提示されて
いる条件を満たす、といった内容であれば、このループ
で発振することは無いとして処理Ｓ４ｇへ移る。

【００９６】これには、“満たすが、外部端子が○○の
場合のみ”といった条件付きの場合も含まれる。満たさ
ない場合は他の素子を検証すべく処理Ｓ４ｉへ移る。

【００９７】処理Ｓ４ｇ“条件有り？”は、処理Ｓ４ｆ
で、現在検証している素子はループ外である他方の入力
端子からの入力値により発振の停止が可能な場合に行わ
れる処理である。現在検証している素子とは、処理Ｓ４
ａで最初に選択されたか、後述する処理Ｓ４ｉで新たに
検証素子として選択された素子が対象となる。

【００９８】処理Ｓ４ｄにおいて、ループ外からの入力
をトレースして、そのループ外からである他方の入力端
子の入力値が固定すると判定された際に、クランプで普
遍的に値が固定されるのか、外部端子の使用条件によっ
て固定されることがあるのかによって次の移り先が分岐
する。

【００９９】クランプで普遍的に固定される場合は、現
在検証している処理Ｓ１で発見されたループはこの時点
で発振しないと判定できるため、このループの検証は終
了して、図１内でいう所の処理Ｓ６へ移る。外部端子の
使用条件によって発振が停止するかどうかが変化する場
合は処理Ｓ４ｈへ移る。

【０１００】処理Ｓ４ｈ“条件明示”は、上述した処理
Ｓ４ｇで発振停止に条件がある場合にその条件を示すも
のである。この処理の後は処理Ｓ４ｉへ移る。

【０１０１】処理Ｓ４ｉ“次段へ”の処理は、現在検証
している素子からはループ外である他方の入力端子から
の入力値で発振停止出来るという確証が得られない場
合、および、発振停止出来るが条件付きであり、普遍的
でない場合に行われる。

【０１０２】ループ内の他の素子に関しての検証を行う
ため、現在検証している素子の後段の素子を新たな現在
検証している素子として選択する。処理後は処理Ｓ４ｊ
へ移動する。

【０１０３】処理Ｓ４ｊ“始点に戻ったか？”では、処
理Ｓ４ｇの結果、検証する素子として選択された素子が
処理Ｓ４ａで選択されたものと同じかどうかを判定す
る。

【０１０４】同一の場合は、ループ内の全ての素子に対
して検証したことになるので、処理Ｓ４全体の検証結果
として、“条件付きＯＫ、あるいは問題有り”という形
で、図１でいう所の処理Ｓ５へ移る。同一でなければ、
処理Ｓ４ｂに戻り同様の検証を行う。

【０１０５】最後に、図２に処理Ｓ２ｂおよび図４の処
理Ｓ４ｄにおいてサブルーチンとして起動されている
“入力段トレース”の詳細なフローチャートを示した図
５を参照しながら説明する。

【０１０６】処理ＳＲａ“前段見る”では、現在検証し
ている素子の一つ前段の素子を新たに現在検証する素子
として選択する。最初にここに訪れた時は、処理Ｓ２
ｂ、処理Ｓ４ｄから起動された時に検証していた素子の
ループ外である他方の入力端子から１つ前段の素子を現
在検証する素子として選択する。複数ある場合は全て選
択する形となる。その（それらの）素子に関する判定は
次の処理ＳＲｂで行う。

【０１０７】処理ＳＲｂ“前に訪れたか？”は、処理Ｓ
Ｒａで選択した素子（群）が前に訪れた所である場合、
その経路をトレースしつづけると無限ループに陥ってし
まうため、カットする必要がある。そうした部分がある
場合は処理ＳＲｃへ移る。なければ処理ＳＲｄに直接移
る。

【０１０８】処理ＳＲｃ“小ループをカット。値はＸと
する”は、処理ＳＲｂで現在検証している素子（群）が
これまでに訪れたことのある素子であった場合は、その
経路は検証対象外として、その経路からの値は確定しな
い（Ｘ）とする。その後、処理ＳＲｄへと進む。

【０１０９】処理ＳＲｄ“０・１・Ｘいずれかに確定
？”は、現在検証している素子（群）がクランプである
場合、その種類、接続により、そこが“０”“１”に確
定すると判定する。

【０１１０】外部端子である場合は“０”“１”の任意
の値に確定できるとする（その場合は後からその確定す
る任意の値を条件として処理Ｓ５で表示することとな
る）。順序回路などの場合は確定しない（Ｘ）と判定す
る。それ以外の素子の場合は、判定は保留とする。

【０１１１】個々の詳細な判定条件については前述した
通りである。ここに至るまでに得られたこれらの値が確
定する個所／しない個所／判定保留の個所より、処理Ｓ
２ｂ／処理Ｓ４ｄから起動された時に検証していた素子
に対するループ外からの入力値が“０”／“１”／
“Ｘ”いずれかに確定するかを判定する。

【０１１２】“０”／“１”／“Ｘ”いずれにも確定し
ない場合は再び処理ＳＲａに戻り、そうでない場合は、
確定する値を返り値として処理Ｓ２ｃまたはＳ４ｅに戻
る。

【０１１３】次に、具体的な検証対象の回路例を示した
図７を参照しながら上述した検証方法を適用する第１の
実施例を説明する。

【０１１４】処理Ｓ１（図１）：ループ構成を見つける
（この処理は公知技術の応用）一例として、図７に示す
ＩＮＶＥＲＴＥＲ付きＡＮＤ７ａ→ＮＯＮ−ＩＮＶＥＲ
ＴＥＲ７ｂ→２入力ＯＲ７ｃ→ＡＮＤ７ａのループが一
つだけ発見されたと仮定する。

【０１１５】処理Ｓ２（図１）：ＸＯＲ／ＸＮＯＲ処理
は、処理Ｓ１で見つけたループ内にＸＯＲ／ＸＮＯＲが
ある場合の処理を行う。

【０１１６】処理Ｓ２ａ（図２）→“ループ内にＸＯＲ
／ＸＮＯＲはあるか？”→無いため、“検証継続”で処
理Ｓ３へ移る。

【０１１７】処理Ｓ３（図１）：正・負帰還チェック
は、処理Ｓ１で見つけたループが正帰還ループか負帰還
ループかを検証する。

【０１１８】処理Ｓ３ａ（図３）：検証するにあたって
の始点を処理Ｓ１で見つけたループ内で１つ決める。こ
こでは、仮にＡＮＤ（図７の７ａ）とする。

【０１１９】処理Ｓ３ｂ（図３）：ＡＮＤ（図７の７
ａ）のループ内における入出力経路（入力Ａ→出力Ｙ）
が論理反転かどうかを検証する。専用ライブラリ図６の
“論理反転経路”と照らし合わせ、論理反転経路を通過
しているかを判定する。

【０１２０】図７のＡＮＤ（７ａ）の場合、ライブラリ
よりを参照すると、入力Ａ→出力Ｙの経路は論理反転経
路に当るため、“通る”ことになり、処理Ｓ３ｃへ移
る。

【０１２１】処理Ｓ３ｃ（図３）：内部記憶として、反
転数を＋１し、処理Ｓ３ｄへ移る。

【０１２２】処理Ｓ３ｄ（図３）：ＡＮＤ７ａの検証は
終わったため、別の素子の検証に移る。

【０１２３】後段ブロックであるＮＯＮ−ＩＮＶＥＲＴ
ＥＲ７ｂへ移動する。処理Ｓ３ｅへ移る。

【０１２４】処理Ｓ３ｅ（図３）：全ての素子を検証し
たかどうかを確認する。処理Ｓ３ａで選択した始点はＡ
ＮＤ７ａで、ＮＯＮ−ＩＮＶＥＲＴＥＲ７ｂでは無いた
め、“ＮＯ”へ移動する。フロチャート上では処理Ｓ３
ｂ（２回目）にあたる。

【０１２５】処理Ｓ３ｂ（図３）−２：ＩＮＶＥＲＴＥ
Ｒ（図７の７ｂ）におけるループ内の入出力経路（入力
Ａ→出力Ｙ）が論理反転かどうかを検証する。専用ライ
ブラリ図６の“論理反転経路”列と照らし合わせ、反転
経路を通過しているかを判定する。図７のＮＯＮ−ＩＮ
ＶＥＲＴＥＲ７ｂの場合、ライブラリより反転経路は存
在しないため、“通らない”へ進み、次の処理Ｓ３ｄへ
移る。

【０１２６】処理Ｓ３ｄ（図３）−２：ＮＯＮ−ＩＮＶ
ＥＲＴＥＲ７ｂの検証が終わったたため、別の素子の検
証に移る。ここでは、後段ブロックであるＯＲ７ｃへ移
動し、次の処理Ｓ３ｅへ移る。

【０１２７】処理Ｓ３ｅ（図３）−２：全ての素子を検
証したかどうかを確認する。処理Ｓ３ａで選択した始点
はＮＡＮＤ７ａであり、ＯＲ７ｃでは無いので“ＮＯ”
へ移動する。フロチャート上では処理Ｓ３ｂ（３回目）
にあたる。

【０１２８】処理Ｓ３ｂ（図３）−３：ＯＲ（図７の７
ｃ）におけるループ内の入出力経路が論理反転かどうか
を検証する。専用ライブラリ図６の“論理反転経路”と
照らし合わせ、反転経路を通過しているかを判定する。
図７のＯＲ７ｃの場合、ライブラリを参照して反転経路
が存在しないので、“通らない”へ進み、次の処理Ｓ３
ｄへ移る。

【０１２９】処理Ｓ３ｄ（図３）−３：ＯＲ７ｃの検証
が終わったため、別の素子の検証に移る。ここでは、後
段ブロックであるＡＮＤ７ａへ移動し、次の処理Ｓ３ｅ
へ移る。

【０１３０】処理Ｓ３ｅ（図３）−３：全ての素子を検
証したかどうかを確認する。処理Ｓ３ａで選択した始点
はＡＮＤ７ａであり、始点に戻っているため、一連の検
証を終了して“ＮＯ”へ進み、次の処理Ｓ３ｆに移動す
る。

【０１３１】処理Ｓ３ｆ（図３）：判定する。内部記憶
されている総反転数は１で奇数（処理Ｓ３ｃで定義）で
ある。“反転数＝奇数”へ進み、処理Ｓ３としては“負
帰還”を結果として返す。

【０１３２】再び図１の処理Ｓ３に戻った時に“負帰
還”であれば処理Ｓ４へ移動することとなる。なお、こ
の処理Ｓ１で発見したループの検証を終えた時点で内部
記憶の反転数は一度クリアされる。（０に戻る）処理Ｓ
４（図１）：ループ外である他方の入力端子（Ｂ）から
の入力で発振を止められるかの検証を行う。

【０１３３】処理Ｓ４ａ（図４）：処理Ｓ１で見つけた
ループ内で、検証の始点とする素子を一つ任意に選択す
る。仮にＡＮＤ（図７の７ａ）とする。

【０１３４】処理Ｓ４ｂ（図４）：ＡＮＤ７ａがＸＯＲ
／ＸＮＯＲでないか確認（処理Ｓ２にて別方法でトレー
ス済みのため）。ＡＮＤ７ａはＸＯＲ／ＸＮＯＲで無い
ため、“ＮＯ”へ進み、次の処理Ｓ４ｃへ移動する。

【０１３５】処理Ｓ４ｃ（図４）：ＡＮＤ７ａは発振停
止条件を持つかどうかを確認する。ＡＮＤ７ａの場合
は、図６のライブラリ参照して入力Ｂ＝０で固定されて
いれば、発振を止めることが出来るため“ＹＥＳ”へ進
み、次の処理Ｓ４ｄへ移る。

【０１３６】処理Ｓ４ｄ（図４）：ＡＮＤ７ａへのルー
プ外である他方の入力端子からの入力段をトレース（サ
ブルーチン）する。

【０１３７】処理ＳＲａ（図５）：ＡＮＤ７ａの１つ前
段をトレースする。ＡＮＤ７ａの入力Ｂは外部端子“Ｉ
Ｎ１”から来ている。

【０１３８】処理ＳＲｂ（図５）：処理ＳＲａで見つけ
たＡＮＤ７ａの一つ前段の素子は前に訪れたかどうかを
確認。まだ訪れていないため“ＮＯ”へ進み、次の処理
ＳＲｃへ移る。

【０１３９】処理ＳＲｃ（図５）：処理ＳＲａで見つけ
たＡＮＤ７ａの前段入力により値が“０”／“１”／
“Ｘ”（不定）いずれかに確定するかを判定する。ＡＮ
Ｄ７ａの入力Ｂは外部端子からの接続で、確定させるこ
とは可能である。したがって“ＹＥＳ”へ進み、図４の
処理Ｓ４ｅへ移る。

【０１４０】処理Ｓ４ｅ（図４）：処理Ｓ５を通しての
帰り値と、発振停止条件と比較する。

【０１４１】処理Ｓ４ｃで得た発振停止条件より、処理
ＳＲｃで得られた外部端子が“０”で固定される限り発
振を停めることが可能である。したがって、処理Ｓ４ｆ
へ移る。

【０１４２】処理Ｓ４ｆ（図４）：処理Ｓ４ｅの結果よ
り、発振は止まるかどうかを判定。判定の結果、止まる
ので“ＹＥＳ”へ進み、次の処理Ｓ４ｇへ移る。

【０１４３】処理Ｓ４ｇ（図４）：処理Ｓ４ｅの結果よ
り、発振停止にあたっての条件があるかどうか判定す
る。処理Ｓ４ｅより、外部端子“ＩＮ１”が“０”で固
定という条件が存在するため“ＹＥＳ”へ進み、次の処
理Ｓ４ｈへ移る。

【０１４４】処理Ｓ４ｈ（図４）：処理Ｓ４ｇで確認さ
れた条件を明示する。例えば、この例の場合は“外部端
子「ＩＮ１」が０で固定なら問題無し”。

【０１４５】処理Ｓ４ｉ（図４）：ＡＮＤ７ａの検証が
終わったため、別の素子の検証にうつる。後段ブロック
であるＮＯＮ−ＩＮＶＥＲＴＥＲ７ｂを新たに検証する
素子として選択し、処理Ｓ４ｊへ移る。

【０１４６】処理Ｓ４ｊ（図４）：現在検証している素
子であるＮＯＮ−ＩＮＶＥＲＴＥＲ７ｂで、処理Ｓ１で
発見された現在検証しているループ内の始点に戻ったか
を確認する。始点はＡＮＤ７ａで、現在検証している素
子はＮＯＮ−ＩＮＶＥＲＴＥＲ７ｂのため、“ＮＯ”へ
進み、次の処理Ｓ４ｂ（２回目）へ移る。

【０１４７】処理Ｓ４ｂ（図４）−２：ＮＯＮ−ＩＮＶ
ＥＲＴＥＲ７ｂがＸＯＲ／ＸＮＯＲでないか確認（処理
Ｓ２にて別方法でトレース済みのため）。ＮＯＮ−ＩＮ
ＶＥＲＴＥＲ７ｂはＸＯＲ／ＸＮＯＲでは無いため“Ｎ
Ｏ”へ進み、次の処理Ｓ４ｃ−２へ移動する。

【０１４８】処理Ｓ４ｃ（図４）−２：ＮＯＮ−ＩＮＶ
ＥＲＴＥＲ７ｂが発振停止条件を持つかどうかを確認す
る。図６のライブラリを参照すると発振停止条件を持た
ないことから“ＮＯ”へ進み、処理Ｓ４ｉ−２へ移る。

【０１４９】処理Ｓ４ｉ（図４）−２：ＮＯＮ−ＩＮＶ
ＥＲＴＥＲ７ｂの検証が終わったので、別の素子の検証
に移る。

【０１５０】後段ブロックであるＯＲ７ｃを新たに検証
する素子として選択し、処理Ｓ４ｊ−２へ移る。

【０１５１】処理Ｓ４ｊ（図４）−２：現在検証してい
る素子であるＯＲ７ｃで、処理Ｓ１で発見された、現在
検証しているループ内の始点に戻ったかを確認する。始
点はＡＮＤ７ａで、現在検証している素子はＯＲ７ｃの
ため“ＮＯ”へ進み、処理Ｓ４ｂ（３回目）へ移る。

【０１５２】処理Ｓ４ｂ（図４）−３：ＯＲ７ｃがＸＯ
Ｒ／ＸＮＯＲでないか確認（処理Ｓ２にて別方法でトレ
ース済みのため）。ＯＲ７ｃはＸＯＲ／ＸＮＯＲで無い
ため“ＮＯ”へ進み、処理Ｓ４ｃ−３へ移る。

【０１５３】処理Ｓ４ｃ（図４）−３：ＯＲ７ｃが発振
停止条件を持つかどうかを確認する。

【０１５４】図６のライブラリを参照すると入力Ｂ＝１
で固定されていれば、発振を停めることが出来るため
“ＹＥＳ”へ進み、次の処理Ｓ４ｄ−３へ移る。

【０１５５】処理Ｓ４ｄ（図４）−３：ＯＲ７ｃへのル
ープ外である入力端子Ｂからの入力段をトレースする
（サブルーチン）。次の処理ＳＲａ−３へ移る。

【０１５６】処理ＳＲａ（図５）−３：ＯＲ７ｃのルー
プ外である他方の入力端子Ｂからの１つ前段の素子をト
レースする。ＯＲ７ｃの入力Ｂは“０”（ＬＯＷ）でク
ランプされている。次の処理ＳＲｂ−３へ移る。

【０１５７】処理ＳＲｂ（図５）−３：処理ＳＲａで見
つけたＯＲ７ｃの一つ前段の素子は前に訪れたかどうか
を確認する。まだ訪れていないため“ＮＯ”へ進み、次
の処理ＳＲｃ−３へ移る。

【０１５８】処理ＳＲｃ（図５）−３：処理ＳＲａで見
つけたＯＲ７ｃの前段入力により、値が“０”／“１”
／“Ｘ”（不定）いずれかに確定するかを判定する。こ
の場合“０”でクランプされているため、“０”で固定
されるので“ＹＥＳ”へ進み、処理Ｓ４ｅ−３へ移る。

【０１５９】処理Ｓ４ｅ（図４）−３：処理ＳＲｃ−３
で得られたＯＲ７ｃへのループ外である他方の入力端子
Ｂからの入力値“０”と発振停止条件を比較する。処理
Ｓ４ｃ−３で得た発振停止条件より、“０”でクランプ
されていても発振停止とはならない。次の処理Ｓ４ｆ−
３へ移る。

【０１６０】処理Ｓ４ｆ（図４）−３：処理Ｓ４ｅ−３
の結果、発振が停まるか判定した結果、発振は止まらな
いので“ＮＯ”へ進み、処理Ｓ４ｉ−３へ移る。

【０１６１】処理Ｓ４ｉ（図４）−３：ＯＲ７ｃの検証
が終わったため、別の素子の検証にうつる。後段ブロッ
クであるＡＮＤ７ａを新たに検証する素子として選択し
て処理Ｓ４ｊ−３へ移る。

【０１６２】処理Ｓ４ｊ（図４）−３：現在検証してい
る素子であるＡＮＤ７ａで、処理Ｓ１で発見された、現
在検証しているループ内の始点に戻ったかを確認する。
始点はＡＮＤ７ａで、現在検証している素子もＡＮＤ７
ａのため“ＹＥＳ”へ進み、処理Ｓ５へ移る。

【０１６３】処理Ｓ５（図１）：処理Ｓ１で発見された
ループ回路個所を明示して、問題点を表示する。この例
ではＡＮＤ７ａ，ＮＯＮ−ＩＮＶＥＲＴＥＲ７ａ，ＯＲ
７ｃを回路データ内でブロック毎に与えられたユニーク
な名前を用いて明示しつつ、実機上で発振する可能性が
あること、また、外部端子ＩＮ１＝０固定で使う限りに
おいては問題無い旨明示する。

【０１６４】処理Ｓ６（図１）：処理Ｓ１で発見された
他のループは有るか？→無いので“無”へ進む。（処理
おわり）上述したように本発明は、問題のある回路構成
を検出したり、実機上で発振状態を回避するための条件
等を予め明示することで、より良い品質の製品を供給す
ることが出来る。また、通常開発そのものの数倍〜数十
倍かかる、不良発生時の解析、発見、リカバリのＴＡＴ
を完全にカットできる。

【０１６５】さらに、一つ一つの素子に対して、入出力
端子間で信号極性が反転する経路、および他の入力値に
関係無く出力値を確定させるために必要な入力条件の情
報をライブラリ化することで、回路構成に依存すること
無く、発振ループ構成になっているかどうかの判定を行
うことが出来る。

【０１６６】さらにまた、そのライブラリそのものは、
真理値情報１１を基に容易に作成、更新することが出来
る。

【０１６７】次に、具体的な検証対象の回路例を示した
図８を参照しながら前述した検証方法を適用する第２の
実施例を説明する。ここではループ部分にＸＯＲが含ま
れている場合の例である。

【０１６８】上述した第１の実施例と異なる点は、ＸＯ
Ｒ／ＸＮＯＲが含まれている場合、ループ外である他方
の入力端子からの入力値によって、信号極性の反転、非
反転が変化するため、ループ内が正帰還ループか負帰還
ループかの判定が通常の手段では行えない点にある。

【０１６９】本発明では、ループ外の入力がクランプに
より論理が確定している場合に関して、ＩＮＶＥＲＴＥ
Ｒ／ＮＯＮ−ＩＮＶＥＲＴＥＲに置き換えることで反
転、非反転の検証を可能にしている。また、置き換えら
れない場合でも他のブロックのループ外入力チェックも
行い、疑似エラーとなる可能性を探っている。

【０１７０】処理Ｓ１（図１）：ループ構成を見つける
（前述したように公知技術の応用）。

【０１７１】処理Ｓ２へ進む。例として、図８に示した
様なＩＮＶＥＲＴＥＲ付きＡＮＤ８ａ→ＮＯＮ−ＩＮＶ
ＥＲＴＥＲ８ｂ→２入力ＸＯＲ８ｃ→ＩＮＶＥＲＴＥＲ
付きＡＮＤ８ａによるループが一つだけ発見されたと仮
定する。

【０１７２】処理Ｓ２（図１）：ＸＯＲ／ＸＮＯＲ処
理。すなわち処理２ａへ移る。

【０１７３】処理Ｓ２ａ（図２）：処理Ｓ１で発見され
たループ内にＸＯＲ／ＸＮＯＲはあるか？→ＸＯＲ８ｃ
が存在するので“有り”へ進み、次の処理Ｓ２ｂへ移
る。

【０１７４】処理Ｓ２ｂ（図２）：処理Ｓ２ａで発見さ
れたＸＯＲ８ｃのループ外である他方の入力端子Ｂから
の入力段をトレースする。

【０１７５】処理ＳＲａ（図５）：ＸＯＲ８ｃのループ
外からの入力がどこからきているか、一つ前段を見る。
ＸＯＲ８ｃのループ外である他方の入力端子Ｂからの入
力はＬＯＷでクランプ（８ｅ）されており、論理レベル
の“０”で固定されている。次の処理ＳＲｂへ移る。

【０１７６】処理ＳＲｂ（図５）：クランプ（８ｅ）は
前に訪れたことがあるか？→訪れていないため“ＮＯ”
へ進み、次の処理ＳＲｃへ移る。

【０１７７】処理ＳＲｃ（図５）：ここまでで、ＸＯＲ
８ｃのループ外からの入力が“０”“１”“Ｘ”のいず
れかになるか確定するか？→ＸＯＲ８ｃのループ外から
の入力はＬＯＷクランプ（８ｅ）なので、“０”に確定
するため“ＹＥＳ”へ進み、処理Ｓ２ｃへ移る。

【０１７８】処理Ｓ２ｃ（図２）：処理Ｓ１で発見され
たループ内における、ＸＯＲ８ｃはＩＮＶＥＲＴＥＲな
どに置き換えが可能か？→処理ＳＲｃの結果から、ルー
プ外がＬＯＷ固定のため、真理値情報１１よりＮＯＮ−
ＩＮＶＥＲＴＥＲに置き換えが可能となり、次の処理Ｓ
２ｄへ移る。

【０１７９】処理Ｓ２ｄ（図２）：処理Ｓ１で発見され
たループ内における、ＸＯＲ８ｃをＮＯＮ−ＩＮＶＥＲ
ＴＥＲに置き換える。以後、内部的に置き換えられた図
９に示す回路に対して解析を行い、次の処理Ｓ２ｅへ移
る。

【０１８０】処理Ｓ２ｅ（図２）：他にも処理Ｓ１で発
見されたループ内において、ＸＯＲ／ＸＮＯＲがあるか
？→無いため“検証継続”し、処理Ｓ３へ移る。

【０１８１】処理Ｓ３（図１）：処理Ｓ１で発見された
ループが正帰還ループか、負帰還ループかを判定し、処
理Ｓ３ａへ移る。

【０１８２】処理Ｓ３ａ（図３）：各素子を検証するに
あたって、どの素子から検証を始めるかを任意に決め
る。仮にＡＮＤ（図９の９ａ）とする。

【０１８３】これ以降の、処理Ｓ３内で検証する素子が
ＮＯＮ−ＩＮＶＥＲＴＥＲ９ｃに移動するまでは上述し
た第１の実施例と同様であるからここでの説明は省略す
る。

【０１８４】処理Ｓ３ｄ（図３）−２：現在検証してい
る素子の検証が終わったため、次段の素子を新たに検証
する素子として選択する。後段ブロックであるＮＯＮ−
ＩＮＶＥＲＴＥＲ（元はＸＯＲ８ｃ）９ｃへ移動し、次
の処理Ｓ３ｅ−２へ移る。

【０１８５】処理Ｓ３ｅ（図３）−２：現在検証してい
る素子が処理Ｓ１で発見されたループ上を一回りして、
始点に戻ったかどうかを確認する？→始点は９ａで、９
ｃでは無いため“ＮＯ”へ進み、処理Ｓ３ｂ−２へ移
る。

【０１８６】処理Ｓ３ｂ（図３）−３：現在検証してい
る素子がループ内で接続されている経路は専用ライブラ
リ（図６）内で定義されている“論理反転経路”に含ま
れているかを判定する。図９におけるＮＯＮ−ＩＮＶＥ
ＲＴＥＲ９ｃの場合、ライブラリを参照すると論理反転
経路は存在しないため、“通らない”へ進む。

【０１８７】これ以降の動作は上述した第１の実施例と
同様であり、ここでの説明は省略する。

【０１８８】次に、具体的な検証対象の回路例を示した
図１０を参照しながら前述した検証方法を適用する第３
の実施例を説明する。この例はＸＯＲ／ＸＮＯＲが上述
した第２の実施例の様に縮退出来ないケースについて説
明する。

【０１８９】ここでの縮退とは、冗長な個所、構成を、
より簡略化されたものに置き換えることが可能である場
合に、それに置き換えることを意味し、この例では、Ｘ
ＯＲ／ＸＮＯＲを回路構成よりＢＵＦＦＥＲ／ＩＮＶＥ
ＲＴＥＲに置き換えることである。

【０１９０】縮退が出来ない場合は、ループの反転・非
反転検証は行わず、他ブロックのループ外入力チェック
のみを行うものとなる。

【０１９１】処理Ｓ１（図１）：ループ構成を見つける
（公知技術の応用）例として、図１０に示す様なＩＮＶ
ＥＲＴＥＲ付きＡＮＤ１０ａ→ＮＯＮ−ＩＮＶＥＲＴＥ
Ｒ１０ｂ→２入力ＸＯＲ１０ｃ→ＩＮＶＥＲＴＥＲ付き
ＡＮＤ１０ａによるループが一つだけ発見されたと仮定
する。

【０１９２】処理Ｓ２（図１）：処理Ｓ１で発見された
ループ内におけるＸＯＲ／ＸＮＯＲ処理を行う。処理Ｓ
２ａへ移る。

【０１９３】処理Ｓ２ａ（図２）：処理Ｓ１で発見され
たループ内にＸＯＲ／ＸＮＯＲはあるか？→有り→処理
Ｓ２ｂへ移る。

【０１９４】処理Ｓ２ｂ（図２）：処理Ｓ２ａで発見さ
れたＸＯＲ／ＸＮＯＲのループ外である他方の入力端子
Ｂの入力段トレースを行う。すなわち、処理ＳＲａへ移
る。

【０１９５】処理ＳＲａ（図５）：処理Ｓ２ａで発見さ
れたＸＯＲ／ＸＮＯＲのループ外の前段ブロックからの
入力を見る。ＸＯＲ１０ｃのループ外からの入力値は順
序回路１０ｅから来ており、その値が固定することは考
え難い。次の処理ＳＲｂへ移る。

【０１９６】処理ＳＲｂ（図５）：順序回路１０ｅは前
に訪れたか？→訪れていないため、“ＮＯ”へ進み、次
の処理ＳＲｃへ移る。

【０１９７】処理ＳＲｃ（図５）：順序回路１０ｅの出
力は“０”“１”“Ｘ”いずれかに確定するか？→Ｘに
確定する“ＹＥＳ”へ進む。処理Ｓ２ｃへ戻る。

【０１９８】処理Ｓ２ｃ（図２）：処理Ｓ２ａで発見さ
れたＸＯＲ／ＸＮＯＲをＩＮＶＥＲＴＥＲなどに置き換
え出来るか？→ループ外からの入力が何に固定されるか
不確定のため、置き換えも出来ない。

【０１９９】これ以降の動作は、処理Ｓ４内で検証する
素子が１０ｃに移動するまで前述した第１の実施例と同
様であるから、ここでの説明は省略する。

【０２００】処理Ｓ４ｂ（図４）：ループ外である他方
の入力端子からの入力値をトレースするが、ＸＯＲ／Ｘ
ＮＯＲに関しては既に検証済みのため、現在選択されて
いる検証対象の素子がＸＯＲ／ＸＮＯＲでないか確認す
る（処理Ｓ２にて別方法でトレース済みのため）。ＸＯ
Ｒのため“ＹＥＳ”へ進む。すなわち、入力段検証をス
キップし処理Ｓ４ｉへ移る。

【０２０１】処理Ｓ４ｉ（図４）：現在検証している素
子の一つ次段の素子を新たに検証素子として選択する。
こここではＡＮＤ１０ａを選択する。処理Ｓ４ｊへ移
る。

【０２０２】処理Ｓ４ｊ（図４）：処理Ｓ４ｉで選択し
た素子で、始点に戻ったか？→始点はＡＮＤ１０ａで
“ＹＥＳ”へ進む。

【０２０３】これ以降の動作は前述した第１の実施例と
同様であるからここでの説明は省略する。

【０２０４】次に、具体的な検証対象の回路例を示した
図１１を参照しながら前述した検証方法を適用する第４
の実施例を説明する。ここでは２重ループ構成の場合の
例について説明する。

【０２０５】発見したループの中にさらに小さい例えば
負帰還ループが存在する場合は、入力段トレース時にト
レースが終了しなくなってしまう。小さいループは別検
証にても可能であること、また、小さいループ内で値が
確定している場合は、ループカット後引き続きトレース
を続けることで発見が可能であるから、そうしたケース
においては、その部分におけるループ外入力値は不確定
（Ｘ）として一旦ループをカットすることでトレースを
継続する。

【０２０６】処理Ｓ１（図１）：ループ構成を見つける
（この処理は公知技術の応用）例として、図１１に示す
様なＮＡＮＤ１１ａ→ＩＮＶＥＲＴＥＲ１１ｂ→ＮＡＮ
Ｄ１１ｃ→ＡＮＤ１１ｄ→ＮＡＮＤ１１ａによるループ
が、数あるループの中一つとして発見されたと仮定す
る。

【０２０７】これ以降の動作は処理Ｓ４内で検証素子が
ＮＡＮＤ１１ｃに移動するまで前述した第１の実施例と
同様であるからここでの説明は省略する。

【０２０８】処理Ｓ４ｂ（図４）：ループ外である他方
の入力端子からの入力値をトレースするにあたって、現
在検証している素子がＸＯＲ／ＸＮＯＲでないか確認す
る。上述したように、現在検証している素子はＮＡＮＤ
１１ｃであり、ＸＯＲでは無いため“ＮＯ”へ進み、次
の処理Ｓ４ｃへ移る。

【０２０９】処理Ｓ４ｃ（図４）：現在検証している素
子であるＮＡＮＤ１１ｃは発振停止条件を持つか？→図
６のライブラリを参照すると入力Ａ＝０で固定されてい
れば、発振を止めることが出来るため“ＹＥＳ”へ進
み、次の処理Ｓ４ｄへ移る。

【０２１０】処理Ｓ４ｄ（図４）：素子ＮＡＮＤ１１ｃ
のループ外である他方の入力端子Ａからの入力値をトレ
ースする。

【０２１１】処理ＳＲａ（図５）：現在検証する素子は
ＮＡＮＤ１１ｃだが、ループ外からの１つ前段の素子で
あるＡＮＤ１１ｄを新たに現在検証する素子として選択
し、次の処理ＳＲｂへ移る。

【０２１２】処理ＳＲｂ（図５）：この素子ＡＮＤ１１
ｄは前に訪れたことがあるか？→訪れていないため“Ｎ
Ｏ”へ進み、次の処理ＳＲｃへ移る。

【０２１３】処理ＳＲｃ（図５）：この素子ＡＮＤ１１
ｄの出力値が“０”／“１”／“Ｘ”（不確定）のいず
れに確定するかを判定するが、この情報のみでは確定さ
せることは不可能であるから“ＮＯ”へ進み、次の処理
ＳＲａ（２回目）へ移る。

【０２１４】処理ＳＲａ（図５）−２：現在検証する素
子はＡＮＤ１１ｄだが、さらに１つ前段の素子であるＮ
ＡＮＤ１１ｃ（入力Ａから）と、ＮＯＮ−ＩＮＶＥＲＴ
ＥＲ１１ｅ（入力Ｂから）から来ている。その二つを新
たに検証している素子として選択し、次の処理ＳＲｂ−
２へ移る。

【０２１５】処理ＳＲｂ（図５）−２：これらの素子は
前に訪れたことがあるかを確認すると、ＡＮＤ１１ｃは
前に訪れているので“ＹＥＳ”へ進み、次の処理ＳＲｄ
−２へ移る。

【０２１６】処理ＳＲｄ（図５）−２：ＮＡＮＤ１１ｃ
→ＡＮＤ１１ｄ→ＮＡＮＤ１１ｃとループになっている
ため、この経路はカットする。ＮＡＮＤ１１ｃの入力Ａ
は不確定（Ｘ）と判定し、次の処理ＳＲｃ−２へ移る。

【０２１７】処理ＳＲｃ（図５）−２：処理ＳＲｄ−２
より、ＮＡＮＤ１１ｃの入力Ａは不確定（Ｘ）と判定
し、処理Ｓ４ｅへ戻る。

【０２１８】処理Ｓ４ｅ（図４）：最後にループ内で検
証していた素子であるＮＡＮＤ１１ｃに戻って、発振停
止条件と比較する。処理Ｓ４ｃで得た発振停止条件は満
たしていない。次の処理Ｓ４ｆへ移る。

【０２１９】処理Ｓ４ｆ（図４）：処理Ｓ４ｅからの入
力値で発振は停止するとはいいきれないため“ＮＯ”へ
進み、処理Ｓ４ｉへ移る。

【０２２０】処理Ｓ４ｉ（図４）：現在検証している素
子として、新たに次段であるＡＮＤ１１ｄを選択し、処
理Ｓ４ｊへ移る。

【０２２１】処理４Ｓ４ｊ（図４）：処理Ｓ４ｉで選択
された素子は、初めて処理Ｓ４に入った時に、始点とし
て選択された素子か？→始点はＡＮＤ１１ａなので“Ｎ
Ｏ”へ進み、処理Ｓ４ｂ（２回目）へ移る。

【０２２２】処理Ｓ４ｂ（図４）−２：処理Ｓ４ｉで選
択されたＡＮＤ１１ｄはＸＯＲ／ＸＮＯＲでないか確認
？→“ＮＯ”へ進み、次の処理Ｓ４ｃ−２へ移る。

【０２２３】処理Ｓ４ｃ（図４）−２：処理Ｓ４ｉで選
択されたＡＮＤ１１ｄは専用ライブラリ（図６）内で、
発振停止条件を持つか？→入力Ｂが“０”で固定されて
いれば発振停止するため“ＹＥＳ”へ進み、次の処理Ｓ
４ｄ−２へ移る。

【０２２４】処理Ｓ４ｄ（図４）−２：処理Ｓ４ｉで選
択されたＡＮＤ１１ｄのループ外からの入力をトレース
するため、サブルーチンの処理ＳＲａ−３へ移る。

【０２２５】処理ＳＲａ（図５）−３：ＡＮＤ１１ｄの
ループ外からの１つ前段の素子を確認する。ＡＮＤ１１
ｄの入力Ｂは、ＮＯＮ−ＩＮＶＥＲＴＥＲ１１ｅから来
ている。次の処理ＳＲｂ−３へ移る。

【０２２６】処理ＳＲｂ（図５）−３：処理ＳＲａ−３
で選択されたＮＯＮ−ＩＮＶＥＲＴＥＲ１１ｅが前に訪
れた素子か確認する。→訪れていないため“ＮＯ”へ進
み、次の処理ＳＲｃ−３へ移る。

【０２２７】処理ＳＲｃ（図５）−３：処理ＳＲａ−３
で選択された素子からの出力値が、“０”／“１”／
“Ｘ”（不確定）のいずれに確定するかを判定する。Ｎ
ＯＮ−ＩＮＶＥＲＴＥＲ１１ｅの出力からきており、こ
の情報のみからでは確定しているかわからない。処理Ｓ
Ｒａ−４へ戻る。

【０２２８】処理ＳＲａ（図５）−４：ＮＯＮ−ＩＮＶ
ＥＲＴＥＲ１１ｅのさらに１つ前段をトレースする。Ｎ
ＯＮ−ＩＮＶＥＲＴＥＲ１１ｅの入力ＡはＬＯＷ＿ＣＬ
ＡＭＰ（ＬＯＷでクランプ）１１ｇから来ている。次の
処理ＳＲｂ−４へ移る。

【０２２９】処理ＳＲｂ（図５）−４：処理ＳＲａ−４
で選択された素子は前に訪れたことがあるか？→訪れて
いないため“ＮＯ”へ進み、次の処理ＳＲｃ−４へ移
る。

【０２３０】処理ＳＲｃ（図５）−４：処理ＳＲａ−４
で選択された素子の出力値が“０”／“１”／“Ｘ”
（不確定）いずれかに確定するかを判定する。処理ＳＲ
ａ−４で発見されたＬＯＷ＿ＣＬＡＭＰ１１ｇはＮＯＮ
−ＩＮＶＥＲＴＥＲ１１ｅを経由して、ＡＮＤ１１ｄの
入力端子Ｂに接続されてる。結果、ＡＮＤ１１ｄからは
“０”しか出ない。

【０２３１】これ以降の動作は前述した第１の実施例と
同様であるからここでの説明は省略する。

【０２３２】

【発明の効果】上述したように、本発明のループ回路に
おける発振構成箇所の検出方法は、内部回路における正
帰還および負帰還によるループ回路のうち禁止されてい
る負帰還ループを論理検証段階で検出するループ検出手
段として、内部回路を構成する素子それぞれの少なくと
も一方の入力端子と出力端子間で信号極性が反転する経
路と、他方の入力端子の入力値に関係無く出力値を確定
させるために必要な入力条件の情報とを、あらかじめ定
める真理値情報に基き作成および更新して論理検証装置
の記憶手段にライブラリ化するとともに、ライブラリを
引用しながら、内部回路の構成が発振ループ構成になっ
ているかどうかの判定を行ない、その判定結果を外部の
表示手段に表示するので、問題のある回路構成を検出し
たり、実機上で発振状態を回避する為の条件等を予め明
示することができ、より良い品質の製品を供給すること
が出来る。

【０２３３】また、通常、開発そのものの数倍〜数十倍
かかる、不良発生時の解析、発見、リカバリのＴＡＴを
完全にカットできる。

【０２３４】さらに、一つ一つの素子に対して、入出力
間で反転する経路、および、他の入力値に関係無く出力
を確定させるために必要な入力条件の情報をライブラリ
化することで、回路構成に依存すること無く、発振ルー
プ構成になっているかどうかの判定を容易に行うことが
出来る。

【０２３５】さらにまた、そのライブラリそのものは、
真理値情報を基に容易に作成、更新することが出来る。

【図面の簡単な説明】

【図１】本発明の実施形態によるループ回路における発
振構成箇所の検出方法を示す全体のフローチャートであ
る。

【図２】処理Ｓ２の詳細なフローチャートである。

【図３】処理Ｓ３の詳細なフローチャートである。

【図４】処理Ｓ４の詳細なフローチャートである。

【図５】処理Ｓ２ｂおよびＳ４ｄの詳細なフローチャー
トである。

【図６】ライブラリの例を示す図である。

【図７】本発明の検証方法を適用する第１の実施例の回
路例を示した図である。

【図８】本発明の検証方法を適用する第２の実施例の回
路例を示した図である。

【図９】図８におけるＸＯＲ８ｃをＮＯＮ−ＩＮＶＥＲ
ＴＥＲ９ｃに置き換えた図である。

【図１０】本発明の検証方法を適用する第３の実施例の
回路例を示した図である。

【図１１】本発明の検証方法を適用する第４の実施例の
回路例を示した図である。

【図１２】従来の検証方法の説明用回路例を示す図であ
る。

【図１３】シミュレーション結果の波形図を示した図で
ある。

【図１４】実機上でのＮＡＮＤの入出力波形を示した図
である。

【符号の説明】

１１真理値情報１２ライブラリ７ａ，８ａ，９ａ，１０ａＩＮＶＥＲＴＥＲ付きＡ
ＮＤ７ｂ，８ｂ，９ｃ，１０ｂ，１１ｅ，１２ｂＮＯＮ
−ＩＮＶＥＲＴＥＲ７ｃＯＲ８ｃ，１０ｃＸＯＲ１０ｅ順序回路１１ａ，１１ｃ，１２ａＮＡＮＤ１１ｂＩＮＶＥＲＴＥＲ１１ｄＡＮＤ１１ｇＬＯＷ＿ＣＬＡＭＰ１２ｃＨＩＧＨ＿ＣＬＡＭＰ

Claims

【特許請求の範囲】

【請求項１】半導体装置の内部回路における正帰還お
よび負帰還によるループ回路のうち禁止されている負帰
還ループを論理検証段階で検出するループ検出手段とし
て、前記内部回路を構成する素子それぞれの少なくとも
一方の入力端子と出力端子間で信号極性が反転する経路
と、他方の入力端子の入力値に関係無く出力値を確定さ
せるために必要な入力条件の情報とを、あらかじめ定め
る真理値情報に基き作成および更新して論理検証装置の
記憶手段にライブラリ化するとともに、前記ライブラリ
を引用しながら、前記内部回路の構成が発振ループ構成
になっているかどうかの判定を行ない、その判定結果を
外部の表示手段に表示することを特徴とするループ回路
における発振構成箇所の検出方法。
【請求項２】排他的論理和または排他的否定論理和そ
れぞれの一方の入力端子を経路とする前記負帰還ループ
であって、前記負帰還ループ外である他方の入力端子の
論理レベルがクランプにより確定している場合に、前記
真理値情報に基づき前記排他的論理和または排他的否定
論理和をインバータまたはノンインバータに置き換えて
検証を行う請求項１記載のループ回路における発振構成
箇所の検出方法。
【請求項３】排他的論理和または排他的否定論理和そ
れぞれの一方の入力端子を経路とする前記負帰還ループ
であって、前記負帰還ループ外である他方の入力端子の
論理レベルが特定の素子または特定の機能ブロックによ
り不確定の場合は、前記負帰還ループにおける信号極性
の反転または非反転検証は行わず、前記負帰還ループ外
である他方の入力端子の経路における他ブロックの検証
のみを行う請求項１記載のループ回路における発振構成
箇所の検出方法。
【請求項４】検出した前記負帰還ループの中に更に小
負帰還ループが存在する場合は、前記小負帰還ループを
予め検証するとともに、前記小負帰還ループ内で前記ラ
イブラリの発振停止条件を満たす値が確定している場合
はループ遮断後引き続きトレースを継続し、前記小負帰
還ループ外である他方の入力端子の入力値は不確定とし
て前記負帰還ループを遮断してトレースを継続する請求
項１記載のループ回路における発振構成箇所の検出方
法。
【請求項５】前記ライブラリに記憶される論理反転経
路は、前記負帰還ループ内での接続経路において入出力
端子間で論理が反転する経路がどこかを定義され、前記
発振停止条件は、前記負帰還ループ外である他方の入力
端子からの信号入力値がどの値で固定されていれば発振
しないかの情報が定義されている請求項１記載のループ
回路における発振構成箇所の検出方法。
【請求項６】前記ライブラリを参照しながら、検証対
象の全ての素子を始点として出力段をトレースしてい
き、既に訪れた素子に戻った場合その素子を前記ループ
として検出するループ検出処理と、前記ループに排他的
論理和または排他的否定論理和を検出したら、前記ルー
プ外である他方の入力端子からの入力信号レベルが固定
されているかどうかを検証し、前記真理値情報に基づい
てインバータまたはノンインバータに置き換えられるか
否かを判断し可能なら置き換える排他的論理和または排
他的否定論理和の処置処理と、前記ループ内の各素子に
対して前記ライブラリ内の論理反転経路との照合を行
い、前記ループ全体で反転経路がいくつ存在するかを計
算しその結果が奇数の場合は負帰還ループ、零か偶数の
場合は正帰還ループと判定する正・負帰還チェック処理
と、前記負帰還ループの場合および前記インバータまた
はノンインバータに置き換えられない場合は、前記負帰
還ループ内の各素子がループ外の他方の入力端子からの
入力信号によって出力論理が固定されるか否かをその素
子の前段の素子に遡って順次検証するループ外入力チェ
ック処理と、前記ループ外入力チェック処理で問題無し
と判定する確証が得られなかった場合に、どの素子がル
ープ構成になっているかの情報を明示して、前記ループ
に関する検証を終了する問題点表示処理と、前記ループ
検出処理で検出した前記ループ全てを検出したかどうか
を確認するループ検出確認処理とを備える請求項１記載
のループ回路における発振構成箇所の検出方法。
【請求項７】前記ループ外入力チェック処理において
出力論理が固定されないと判断しそれ以上の前記前段の
素子に遡るトレースを行わない特定の素子または特定の
機能ブロックは、順序回路、入出力回路の折返し、アダ
ー、パリティジェネレータの全端子接続と、ラッチとマ
ルチプレクサとデコーダとのイネーブル部分の端子接続
とする請求項６記載のループ回路における発振構成箇所
の検出方法。
【請求項８】前記ループ外入力チェック処理において
前記前段の素子に遡るトレースを実行するか否かを任意
に選択する請求項６記載のループ回路における発振構成
箇所の検出方法。
【請求項９】前記ループ外入力チェック処理において
前記前段トレースの段数を任意に指定し、その段数以内
で値の確定または不確定が決まらない場合は不確定扱い
にする請求項６記載のループ回路における発振構成箇所
の検出方法。
【請求項１０】前記排他的論理和および排他的否定論
理和の処置処理は、前記ループ検出処理で発見された論
理ループ内に排他的論理和または排他的否定論理和が含
まれるか否かを判断する第１の排他的論理和または排他
的否定論理和の有無判断処理と、前段の処理で検出され
た前記排他的論理和または前記排他的否定論理和でまだ
検証のされていないものを一つ選択して、その素子に対
する前記ループ外である他方の入力端子からの入力値が
固定されているかどうかを検証する入力段トレース処理
と、前段の処理で前段トレースを行った前記排他的論理
和または前記排他的否定論理和をインバータまたはノン
インバータに置き換えることが可能かどうかを判定し可
能であれば次へ進み不可であれば前記ループ外入力チェ
ック処理へ移る置き換え判断処理と、前記置き換え判断
処理の判定結果を受けて前記入力段処理で判定をおこな
った前記排他的論理和または前記排他的否定論理和をイ
ンバータまたはノンインバータに置き換える置き換え実
行処理と、前記排他的論理和または排他的否定論理和の
有無処理で発見された前記排他的論理和または前記排他
的否定論理和が他にある場合は、それを対象に再び前記
入力段トレース処理から繰り返し、検出されなくなると
検証継続の判断を下し前記正・負帰還処理へ移る第２の
排他的論理和または排他的否定論理和の有無判断処理と
を備える請求項１記載のループ回路における発振構成箇
所の検出方法。
【請求項１１】前記入力段トレース処理で検証した前
記排他的論理和または前記排他的否定論理和に入力され
る前記ループ外である他方の入力端子からの入力値が論
理レベルの“１”ならインバータに、“０”ならノンイ
ンバータに置き換えが可能と判断して次の処理へ進み、
それ以外の場合は置き換え不可と判断して前記ループ外
入力チェック処理へ移る請求項１０記載のループ回路に
おける発振構成箇所の検出方法。
【請求項１２】前記正・負帰還処理は、前記ループ検
証処理で検出された素子、もしくは前記排他的論路和ま
たは排他的否定論理和の処置処理で一部変換されたルー
プ内の任意の素子を、検証対象素子として選択する始点
決定処理と、現在検証している素子の前記ループ内にお
ける入出力端子間で信号極性が反転するかどうかを、前
記ライブラリで定義されている論理反転経路の接続が前
記ループ内にあるか否かで判定する反転経路通過判定処
理と、前記反転経路通過判定処理の検証の結果、検証し
ている素子の前記ループ内における入出力端子間の信号
極性が反転する場合に反転数を１増加し、前記正・負帰
還処理が全て終了した時にクリアされる反転数＋１処理
と、検証対象素子として後段の素子を新たに選択する次
段素子選択処理と、前記次段素子選択処理で新たに選択
された素子が前記始点決定処理で選択されたものと同じ
かどうかを判定し、同一の場合は次の処理へ進み同一で
なければ前記反転経路通過判定処理に戻る始点戻り判定
処理と、前記反転経路通過判定処理から前記始点戻り判
定処理までの結果として前記反転数＋１処理で記憶され
た反転数が偶数の場合は正帰還と判断して前記問題点表
示処理へ移り、奇数の場合は前記ループ外入力チェック
処理へ移る反転結果判定処理とを備える請求項１記載の
ループ回路における発振構成箇所の検出方法。
【請求項１３】前記ループ外入力チェック処理は、前
記排他的論理和または前記排他的否定論理和が他の素子
に置き換えられた前記ループ内の任意の素子を最初に検
証する素子として選択する始点決定処理と、現在検証し
ている素子が前記排他的論理和または前記排他的否定論
理和かどうかを判定しそれぞれ後続する定められた処理
へ移る排他的論理和または排他的否定論理和の判定処理
と、現在検証している素子が前記ライブラリ内の前記発
振停止条件をもつかどうかを確認し、前記発振停止条件
が無い場合は後続する次段素子選択処理へ移り、前記発
振停止条件がある場合は次段の入力段トレース処理へ進
む発振停止条件の有無確認処理と、前記発振停止条件を
持つ時に、現在検証している素子の前記ループ外である
他方の入力端子からの入力値が固定されているかどうか
を検証する入力段トレース処理と、前記入力段トレース
処理で得られた現在検証中の素子に対する前記ループ外
である他方の入力端子からの入力値と、前記発振停止条
件との比較を行う発振停止条件比較処理と、前記発振停
止条件比較処理で得られた判定結果が前記発振停止条件
を満たす内容であれば次段の処理へ進み、満たさない場
合は後続する処理である次段の素子選択処理へ移る発振
ループの有無確認処理と、前記発振ループの有無確認処
理で発振条件を満たすと判定された前記ループ外の入力
端子からの入力値がクランプで固定される場合は現在検
証しているループの検証は終了し、外部端子の使用条件
によって発振が停止する場合は次段の処理へ進む条件有
無確認処理と、前記条件有無確認処理で発振停止に条件
がある場合にその条件を外部表示で示す条件明示処理
と、現在検証している素子からは前記ループ外である他
方の入力端子の入力値で発振停止可能な確証が得られな
い場合および条件付き停止の場合に、前記ループ内の現
在検証している素子の後段の素子を新たな検証対象素子
として選択する次段素子選択処理と、前記検証対象素子
として選択された素子が前記始点決定処理で選択された
ものと同じかどうかを判定し、同一の場合は条件付き通
過または問題有りとして前記外部表示処理へ移動し、同
一でなければ前記排他的論理和または排他的否定論理和
の判定処理に戻る検証終了確認処理とを備える請求項１
記載のループ回路における発振構成箇所の検出方法。
【請求項１４】前記入力段トレース処理は、直前の処
理で検証していた素子の前記ループ外の入力端子の方に
接続されている、一つ前段の素子を新たに検証対象素子
として選択する前段の素子選択手段と、前記前段の素子
選択手段で選択した前記検証対象素子が前に訪れた素子
か否かを判定し、既に訪れている場合と初めて訪れる素
子の場合とにそれぞれ分岐する検証素子判断処理と、前
記検証素子判断処理で既に訪れている素子と判断された
場合その経路は検証対象外としてその経路からの値は確
定しない値とする不確定値設定処理と、現在検証してい
る素子に対する前記ループ外である他方の入力端子から
の入力値が“０”、“１”または“不確定”のいずれに
確定するかを判定し、確定しない場合は前記前段の素子
選択処理に戻る“０”“１”“不確定”判定処理とを備
える請求項１０または１３記載のループ回路における発
振構成箇所の検出方法。