JP2002158286A - 半導体集積回路とそのクロック分配方法 - Google Patents
半導体集積回路とそのクロック分配方法Info
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Abstract
ことなく、大きなダイサイズの場合においてもそのLS
Iのクロックスキューの減少を実現し、同時にクロック
分配回路によるLSIのピーク電流を押さえることがで
き、メモリマクロを通るパスのレイテンシを必要以上に
落すことのない半導体集積回路とそのクロック分配方法
を提供する。 【解決手段】 半導体チップ10内に、独立したクロッ
クにより動作する複数のエリアと、各エリアのそれぞれ
にクロックを分配する位相分離部11を備え、位相分離
部11は、各エリアのそれぞれに対して、同一の周期の
クロックを、当該クロックの周期を半導体チップ10内
に備えられるエリアの個数分に等間隔に分割したそれぞ
れの時点の位相にずらして、分配することを特徴とす
る。
Description
関し、特にクロック分配を効果的に制御する半導体集積
回路とそのクロック分配方法に関する。
it、大規模集積回路)においては、年々チップサイズが
拡大していくと共にクロック周波数が増加していく傾向
があり、この傾向は衰えていない。
周波数の5〜10%が、プロセスバラツキやクロック分
配等を含むクロックスキューに求められていた。しか
し、半導体回路の面積が大きくなるに従いクロック分配
によるクロックスキューが増大するため、近年ではこの
数字の実現が難しくなってきている。これは、半導体回
路の面積が大きくなれば、クロックドライバの段数が増
加しクロックドライバ間の配線が長くなる等の、クロッ
クスキューを増大させる要因が多くなるためである。
キューを小さくするかが、LSI設計において大きなウ
ェイトを占めるようになっている。また、クロックスキ
ューを小さくする手段の多くは、それに伴ってLSIの
消費電力が増大することになる。このため、消費電力等
についても十分に注意を払うことが必要であり、LSI
設計はますます困難を極めるようになっている。
半導体集積回路では、以下に述べるような問題点があっ
た。
ックスキューを増大させる要因が多くなり、これを少な
く押さえることが困難となっている。更に、クロックス
キューを小さくさせた場合には、消費電力が増加するこ
ととなり、LSIの設計が困難を極めるようになってい
た。
りにおいては、多くの素子が同時に動作して電流が一斉
に流れるため、回路内のピーク電流が大きくなり、電源
ラインや接地ラインに大きなノイズが乗り、性能を悪化
させたり誤動作を引き起こす原因になることがある。
えば、図10に示される特開平08−008701号公
報に開示されたクロック配給装置がある。図10の従来
技術では、各ブロック間のクロックに遅延素子DLC1
〜DLCn−1を挿入して遅延をもたせることにより、
各ブロックの同時動作を回避している。これにより動作
電流のピークを分散させて、瞬間的な電源電圧低下を小
さくし回路動作の安定化を図るクロック配給装置が提案
されている。なお、この手法はディレイドクロックと呼
ばれることもある。
ンに遅延素子を備えるために、各ブロック1〜nのデー
タ入力におけるセットアップ/ホールドのタイミング設
計が複雑になる。データ側においても、遅延素子DLI
11〜DLI1n−1、DLI22〜DLI2n−1を
備える等の方法によりセットアップ/ホールドが違反し
ないように設計し、また出力側においても、遅延素子D
LO22などを備える等の方法により次段の同期回路で
のセットアップ/ホールドを保障する等が必要となり、
タイミング設計が複雑になる。更に、この手法を適用さ
せる全ての箇所でこの処理を行なうためには、設計コス
トが大きく増大するという欠点がある。また、遅延素子
を挿入するために、回路規模が増大するという欠点があ
る。
更なる高速化が進む動作クロックに対して、RAM等の
メモリマクロが、このクロックの高速化の傾向に即した
高速化を計れないでいるという問題点がある。
化がそれを可能にしているが、素子の微細化に対して配
線の微細化は難しく配線容量による遅延分が高速化の妨
げとなってきている。RAM等のメモリマクロにおいて
は、この配線による遅延が大きくクロックアップトレン
ドに即した高速化が実現されていない。
場合には、メモリのアクセスタイムがクロックの1周期
(以下、この長さを“1T”と記す)を越える場合も出
てくる。この場合には、メモリを通るパスでは少なくと
も“2T”必要となりレイテンシ(Latency、遅延時
間)が悪化する。
の工数を必要とすることなく、大きなダイサイズの場合
においてもそのLSIのクロックスキューの減少を実現
し、同時にクロック分配回路によるLSIのピーク電流
を押さえることができ、メモリマクロを通るパスのレイ
テンシを必要以上に落すことのない半導体集積回路とそ
のクロック分配方法を提供することである。
本発明の半導体集積回路は、半導体チップ内に、独立し
たクロックにより動作する複数のエリアと、各前記エリ
アのそれぞれにクロックを分配する位相分離手段を備
え、前記位相分離手段は、各前記エリア毎に設定された
長さ分のクロックの位相をずらして、各前記エリアにク
ロックを分配することを特徴とする。
記位相分離手段は、各前記エリアのそれぞれに対して、
同一の周期のクロックを、当該クロックの周期を半導体
チップ内に備えられる前記エリアの個数分に等間隔に分
割したそれぞれの時点の位相にずらして、分配すること
を特徴とする。
記半導体チップ内に4個の前記エリアを備え、前記位相
分離手段は、4個の各前記エリアのそれぞれに対して、
同一の周期のクロックを、その位相をそれぞれに
“0”、“π/2”、“π”、“3π/2”ずらして分
配することを特徴とする。
記半導体チップ内に2個の前記エリアを備え、前記位相
分離手段は、2個の各前記エリアのそれぞれに対して、
同一の周期のクロックを、位相が互いに“π/2”ずら
して分配することを特徴とする。
記半導体チップ内に2個の前記エリアを備え、前記位相
分離手段は、2個の各前記エリアのそれぞれに対して分
配するクロックを、クロックAと、クロックBの2種類
のクロックとし、前記クロックBの周期を前記クロック
Aの周期の予め定められた整数倍の長さとし、前記クロ
ックBの各周期の起点を、前記クロックAの周期の起点
から当該クロックAの周期の“π/2”位相がずれた時
点に該当するように、双方の前記クロックの位相を設定
して分配することを特徴とする。
記位相分離手段は、各前記エリアのそれぞれに対して分
配するクロックの各周期の起点が、各前記エリア毎に互
いに異なる時点となり分散するように、各前記クロック
の位相を設定して分配するステップを備えることを特徴
とする。
半導体集積回路のクロック分配方法において、半導体チ
ップ内に備えられた独立したクロックにより動作する複
数のエリアに対して、前記クロックの位相を各前記エリ
ア毎に設定された長さ分ずらして、各前記エリアにクロ
ックを分配するステップを備えることを特徴とする。
各前記エリアのそれぞれに対して、同一の周期のクロッ
クを、当該クロックの周期を半導体チップ内に備えられ
る前記エリアの個数分に等間隔に分割したそれぞれの時
点の位相にずらして、分配するステップを備えることを
特徴とする。
前記半導体チップ内には4個の前記エリアを備え、4個
の各前記エリアのそれぞれに対して、同一の周期のクロ
ックを、その位相をそれぞれに“0”、“π/2”、
“π”、“3π/2”ずらして分配するステップを備え
ることを特徴とする。
は、前記半導体チップ内には2個の前記エリアを備え、
2個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、位相が互いに“π/2”ずらして分配する
ステップを備えることを特徴とする。
は、前記半導体チップ内には2個の前記エリアを備え、
2個の各前記エリアのそれぞれに対して分配するクロッ
クを、クロックAと、クロックBの2種類のクロックと
し、前記クロックBの周期を前記クロックAの周期の予
め定められた整数倍の長さとし、前記クロックBの各周
期の起点が、前記クロックAの周期の起点から当該クロ
ックAの周期の“π/2”位相がずれた時点に該当する
ように、双方の前記クロックの位相を設定して分配する
ステップを備えることを特徴とする。
造方法は、半導体集積回路の製造方法において、半導体
チップに対して、独立したクロックにより動作する複数
のエリアを形成する工程と、複数の前記エリアのそれぞ
れに対して、各前記エリア毎に設定された長さ分の位相
をずらして前記クロックを分配する位相分離部を形成す
る工程を備えることを特徴とする。
て図面を参照して詳細に説明する。
プ(LSIチップ)を複数のエリアに分割して、それぞ
れのエリア毎に位相をずらしてクロックを分配すること
を特徴としている。
半導体集積回路の一例を示す図であり、この例では半導
体チップ10を(第1〜第NまでのN個の)複数のエリ
アに分割している。また、図2は、図1の半導体集積回
路の各エリア(第1〜第N)に対して分配されるクロッ
クの一例を示すタイミングチャートである。
は、図1、図2の例に示されるように、半導体チップ1
0を複数のエリアに分割して構成し、またそのそのそれ
ぞれのエリアに対して、クロックを図2に示されるよう
にそれぞれに定められた位相で分配する位相分離部11
を備えている。
ライバ12に対してそのエリアのクロックを指示するこ
とにより、各エリアにクロックを分配する。図2のタイ
ミングチャートでは、位相分離部11により各エリアに
配分されるクロックの位相が、それぞれにずれている様
子を示している。
半導体集積回路の一構成例を示す図であり、半導体チッ
プ10aをそのチップ中心を境にしての4つのエリアに
分割した構成の例を示している。
導体チップ10aを用いて4つのエリアに等割してい
る。以降の説明ではこの4つのエリアを、チップ中心を
原点とした2次元座標系に見立てて、第1〜4象限と呼
ぶことにする。
おり他の象限のクロック分配とは独立させる。ここで
は、各象限のエリア内部でのクロック分配は図示せず
に、クロックドライバ12で代表して示している。図3
では、第1〜4の各象限のエリアのそれぞれに対して、
A、B、C、Dのクロックが配分されることが示されて
いる。
の半導体チップ10aの各エリアに対して分配する(A
〜Dの)各クロックの位相を示すタイミングチャートで
あり、位相分離部11は、90°毎に位相をずらしたA
〜Dのクロックを第1〜第4象限のそれぞれのエリアに
分配している。
12との配線は、等長/等負荷にする等の方法で、その
遅延が同じになるようにする。
クロック配分の動作について説明する。図3の各象限の
エリアには、図4に示されるように、位相分離部11に
より90°毎に位相のずれたA〜Dのクロック信号が分
配される。
いては、従来の半導体集積回路のクロック分配方法に基
づいてクロック分配を行なうことができる。つまり例え
ば、各象限内では同期クロックにより回路を動作させる
ことができる。
(フリップフロップ等)までの遅延は、全ての象限で同
じになるように設計する。このように設計する理由は、
位相分離部11によって取り出された、各エリアのクロ
ックの位相の関係をできるだけ壊さずに分配終端の素子
まで分配するためである。
ロックの乗り換えが必要になるが、上記のように設計す
ることにより、非同期設計ではなく同期設計ができる。
例えば、第1象限を中心に見てみると、第1象限から第
2象限、あるいは第4象限から第1象限へのデータ転送
の際は“0.25T”か、又は“1.25T”のクロッ
クの乗り換えを行なう同期設計をする。
を示すものとする。
ューなどにより設計制約がきついので、実質“1.25
T”転送を選択するほうが現実的である。反対方向の転
送は“0.75T”の同期設計になる。
構成の一例を示す図である。
1は、4個のディレイゲート51の回路を直列に接続
し、信号Cnが信号C0に対してちょうど“1T”遅れ
るように位相比較器52で比較して、各ディレイゲート
の遅延量を調整する。信号Cnと信号C0とが“1T”
ずれるように各ディレイゲートを調節して、その各ディ
レイゲート間の信号を取り出すと0°、90°、180
°、270°との90°毎に位相のずれた信号を取り出
すことができる。ここでの、位相分離部11をディレイ
ゲート51や位相比較器52等を用いて図5のように構
成することにより、上記の遅延を実現することは公知の
技術である。
積回路では、このように各象限のクロックを90°毎に
ずらして動作させるため、以下のような効果がある。
複数のエリア分割して、それぞれのエリアにクロック分
配をすることができる。分配範囲が小さくなれば、クロ
ック分配によるクロックスキューを減少させることが容
易になる。更に、クロックドライバの段数を減少でき、
クロックドライバ間の配線を短くできる。また、トラン
ジスタ素子の製造バラツキも小範囲であるほどに小さく
なる。このため、クロックスキューを減少させられると
共に、クロック分配の設計工数を削減することが可能で
ある。
に設計することによって、各象限間のデータ転送が、非
同期設計ではなく同期設計として設計することが可能と
なり、クロック乗り換えにレイテンシを悪化させる余計
な非同期回路を追加する必要もなく回路規模を増大させ
ずに済む。
転送が厳しい、例えばメモリマクロや大きなハードマク
ロを含んだクリティカルパスを、各象限を渡って構成
し、クロック乗り換えによる“1T”以上の転送とする
ように設計することができる。上述の実施例において
は、“1.25T”でクロック乗り換えをする部分にこ
れらを構成することにより、本来レイテンシが悪化する
クロック乗り換えを有効に活用することができ、メモリ
や大きなハードマクロの遅延設計を従来よりも遥かに容
易にすることができる。
動作するクロックドリブンの回路(クロックで動作する
回路という意味)数を、時間的に分散することができ
る。このため、LSIのピーク電流が減少する。つま
り、クロック1サイクル(1T)内の平均消費電流は、
従来方法のクロック分配のLSIと変わらないが、ピー
ク電流が減少するために電源電圧降下や電流起因による
電源ノイズが減少し、回路動作の安定化を図ることがで
きる。更に、ピーク電流の減少により、ラッチアップ現
象も引き起こしにくくなり信頼性の向上にも寄与する。
また、同時に動作する回路が時間的に分散されるため、
動作していないトランジスタが電源−接地間のキャパシ
タとして働き、ノイズ低減に寄与するという効果もあ
る。
は、クロックドライバであるインバータ回路を示す図で
あり、図7は、図6の等価回路を示す図である。クロッ
クドライバ回路は基本的にインバータであることが多い
のでインバータ回路を用いて説明をする。“Co”はイ
ンバータの負荷容量を示す。
の場合には、このインバータは、図7のようにN型トラ
ンジスタはオンとなるので抵抗Rを“オン”とし、P型
トランジスタはオフであるためキャパシタCを“オフ”
として等価的に示すことができる。また、入力信号“I
N”がLowレベルの場合には、ここでのオン/オフの
関係が逆になるだけで本質的には変わらないので説明を
割愛する。従って、入力信号が動作していないインバー
タ回路は、疑似的に電源−接地のキャパシタとして働
く。
クの位相を意図的にずらして分配する方式であるため、
他のクロックが動いているときにキャパシタとして働く
クロックドライバが多数存在することになる。図3の例
では、チップの約半分のクロックドライバを、互いにこ
の疑似キャパシタとして働かせることができる。これに
より、ノイズ低減に寄与するという効果がある。
路の効果は、半導体チップ10aを4個のエリアに分け
る図3の実施例の場合に限定されるものではなく、半導
体チップ10を他の任意の複数のエリアに分割した場合
においても、同様にして上記の効果を実現することがで
きる。
集積回路を説明する。
体集積回路の一例を示す図であり、2種類の異なるクロ
ック周波数を備える場合の実施例を示している。
積回路では、半導体チップ10b内に、入出力バッファ
部(以下IO部と称す)71と、LSI内部のロジック
部(以下コア部と称す)72との2つのエリアを備えて
おり、このIO部71とコア部72とのクロック周波数
が異なるように設計する。
が、IO部71のクロック(A)の3倍のクロック周波
数により作動させる例を用いて説明する。図9は、本実
施の形態の、コア部72とIO部71のクロックを示す
タイミングチャートである。
に、IO部71のクロックエッジをコア部72のクロッ
ク周波数の“π/2”ずらすように分配することができ
る。これにより、先の第1の実施の形態のにおいて述べ
た効果を、同様に得ることができる。
場合(IO部のクロックAのライズエッジとコア部のク
ロックBのフォールエッジが、同期するような場合)に
は、結局は同時動作する回路数は減少しないのでノイズ
低減効果が減少してしまう。しかし、エッジが重ならな
いように設計することにより、本発明のクロック分配に
よる効果を十分に引き出すことができる。
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。
回路とそのクロック分配方法によれば、ロック分配設計
に多くの工数を必要とすることなく、大きなダイサイズ
の場合においてもそのLSIのクロックスキューの減少
を実現し、同時にクロック分配回路によるLSIのピー
ク電流を押さえることができ、メモリマクロを通るパス
のレイテンシを必要以上に落さないようにすることがで
きる。
回路の一例を示す図である。
回路内の各エリアに対して分配されるクロックの一例を
示すタイミングチャートである。
回路の、チップ中心を境にして4つのエリアに分割した
一構成例を示す図である。
図3の半導体チップの各エリアに対して分配する各クロ
ックの位相を示すタイミングチャートである。
の半導体チップの各エリアに対してクロックを分配する
位相分離部の回路構成の一例を示す図である。
す図である。
回路の一例を示す図である。
O部のクロックの一例を示すタイミングチャートであ
る。
る。
Claims (12)
- 【請求項1】 半導体チップ内に、独立したクロックに
より動作する複数のエリアと、各前記エリアのそれぞれ
にクロックを分配する位相分離手段を備え、 前記位相分離手段は、 各前記エリア毎に設定された長さ分のクロックの位相を
ずらして、各前記エリアにクロックを分配することを特
徴とする半導体集積回路。 - 【請求項2】 前記位相分離手段は、 各前記エリアのそれぞれに対して、同一の周期のクロッ
クを、当該クロックの周期を半導体チップ内に備えられ
る前記エリアの個数分に等間隔に分割したそれぞれの時
点の位相にずらして、分配することを特徴とする請求項
1に記載の半導体集積回路。 - 【請求項3】 前記半導体チップ内に4個の前記エリア
を備え、 前記位相分離手段は、 4個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、その位相をそれぞれに“0”、“π/
2”、“π”、“3π/2”ずらして分配することを特
徴とする請求項2に記載の半導体集積回路。 - 【請求項4】 前記半導体チップ内に2個の前記エリア
を備え、 前記位相分離手段は、 2個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、位相が互いに“π/2”ずらして分配する
ことを特徴とする請求項1に記載の半導体集積回路。 - 【請求項5】 前記半導体チップ内に2個の前記エリア
を備え、 前記位相分離手段は、 2個の各前記エリアのそれぞれに対して分配するクロッ
クを、クロックAと、クロックBの2種類のクロックと
し、前記クロックBの周期を前記クロックAの周期の予
め定められた整数倍の長さとし、前記クロックBの各周
期の起点を、前記クロックAの周期の起点から当該クロ
ックAの周期の“π/2”位相がずれた時点に該当する
ように、双方の前記クロックの位相を設定して分配する
ことを特徴とする請求項1に記載の半導体集積回路。 - 【請求項6】 前記位相分離手段は、 各前記エリアのそれぞれに対して分配するクロックの各
周期の起点が、各前記エリア毎に互いに異なる時点とな
り分散するように、各前記クロックの位相を設定して分
配するステップを備えることを特徴とする請求項1から
請求項5のいずれか一つに記載の半導体集積回路。 - 【請求項7】 半導体集積回路のクロック分配方法にお
いて、 半導体チップ内に備えられた独立したクロックにより動
作する複数のエリアに対して、前記クロックの位相を各
前記エリア毎に設定された長さ分ずらして、各前記エリ
アにクロックを分配するステップを備えることを特徴と
するクロック分配方法。 - 【請求項8】 各前記エリアのそれぞれに対して、同一
の周期のクロックを、当該クロックの周期を半導体チッ
プ内に備えられる前記エリアの個数分に等間隔に分割し
たそれぞれの時点の位相にずらして、分配するステップ
を備えることを特徴とする請求項7に記載のクロック分
配方法。 - 【請求項9】 前記半導体チップ内には4個の前記エリ
アを備え、 4個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、その位相をそれぞれに“0”、“π/
2”、“π”、“3π/2”ずらして分配するステップ
を備えることを特徴とする請求項8に記載のクロック分
配方法。 - 【請求項10】 前記半導体チップ内には2個の前記エ
リアを備え、 2個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、位相が互いに“π/2”ずらして分配する
ステップを備えることを特徴とする請求項7に記載のク
ロック分配方法。 - 【請求項11】 前記半導体チップ内には2個の前記エ
リアを備え、 2個の各前記エリアのそれぞれに対して分配するクロッ
クを、クロックAと、クロックBの2種類のクロックと
し、前記クロックBの周期を前記クロックAの周期の予
め定められた整数倍の長さとし、 前記クロックBの各周期の起点が、前記クロックAの周
期の起点から当該クロックAの周期の“π/2”位相が
ずれた時点に該当するように、双方の前記クロックの位
相を設定して分配するステップを備えることを特徴とす
る請求項7に記載のクロック分配方法。 - 【請求項12】 半導体集積回路の製造方法において、 半導体チップに対して、独立したクロックにより動作す
る複数のエリアを形成する工程と、 複数の前記エリアのそれぞれに対して、各前記エリア毎
に設定された長さ分の位相をずらして前記クロックを分
配する位相分離部を形成する工程を備えることを特徴と
する半導体集積回路の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
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