JP2002158286A - 半導体集積回路とそのクロック分配方法 - Google Patents
半導体集積回路とそのクロック分配方法Info
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 クロック分配設計に多くの工数を必要とする
ことなく、大きなダイサイズの場合においてもそのＬＳ
Ｉのクロックスキューの減少を実現し、同時にクロック
分配回路によるＬＳＩのピーク電流を押さえることがで
き、メモリマクロを通るパスのレイテンシを必要以上に
落すことのない半導体集積回路とそのクロック分配方法
を提供する。 【解決手段】 半導体チップ１０内に、独立したクロッ
クにより動作する複数のエリアと、各エリアのそれぞれ
にクロックを分配する位相分離部１１を備え、位相分離
部１１は、各エリアのそれぞれに対して、同一の周期の
クロックを、当該クロックの周期を半導体チップ１０内
に備えられるエリアの個数分に等間隔に分割したそれぞ
れの時点の位相にずらして、分配することを特徴とす
る。
ことなく、大きなダイサイズの場合においてもそのＬＳ
Ｉのクロックスキューの減少を実現し、同時にクロック
分配回路によるＬＳＩのピーク電流を押さえることがで
き、メモリマクロを通るパスのレイテンシを必要以上に
落すことのない半導体集積回路とそのクロック分配方法
を提供する。 【解決手段】 半導体チップ１０内に、独立したクロッ
クにより動作する複数のエリアと、各エリアのそれぞれ
にクロックを分配する位相分離部１１を備え、位相分離
部１１は、各エリアのそれぞれに対して、同一の周期の
クロックを、当該クロックの周期を半導体チップ１０内
に備えられるエリアの個数分に等間隔に分割したそれぞ
れの時点の位相にずらして、分配することを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にクロック分配を効果的に制御する半導体集積
回路とそのクロック分配方法に関する。
関し、特にクロック分配を効果的に制御する半導体集積
回路とそのクロック分配方法に関する。
【０００２】
【従来の技術】ＬＳＩ（Large Scale Integrated Circu
it、大規模集積回路）においては、年々チップサイズが
拡大していくと共にクロック周波数が増加していく傾向
があり、この傾向は衰えていない。
it、大規模集積回路）においては、年々チップサイズが
拡大していくと共にクロック周波数が増加していく傾向
があり、この傾向は衰えていない。
【０００３】従来の半導体回路では、一般的にクロック
周波数の５〜１０％が、プロセスバラツキやクロック分
配等を含むクロックスキューに求められていた。しか
し、半導体回路の面積が大きくなるに従いクロック分配
によるクロックスキューが増大するため、近年ではこの
数字の実現が難しくなってきている。これは、半導体回
路の面積が大きくなれば、クロックドライバの段数が増
加しクロックドライバ間の配線が長くなる等の、クロッ
クスキューを増大させる要因が多くなるためである。
周波数の５〜１０％が、プロセスバラツキやクロック分
配等を含むクロックスキューに求められていた。しか
し、半導体回路の面積が大きくなるに従いクロック分配
によるクロックスキューが増大するため、近年ではこの
数字の実現が難しくなってきている。これは、半導体回
路の面積が大きくなれば、クロックドライバの段数が増
加しクロックドライバ間の配線が長くなる等の、クロッ
クスキューを増大させる要因が多くなるためである。
【０００４】このため最近では、いかにしてクロックス
キューを小さくするかが、ＬＳＩ設計において大きなウ
ェイトを占めるようになっている。また、クロックスキ
ューを小さくする手段の多くは、それに伴ってＬＳＩの
消費電力が増大することになる。このため、消費電力等
についても十分に注意を払うことが必要であり、ＬＳＩ
設計はますます困難を極めるようになっている。
キューを小さくするかが、ＬＳＩ設計において大きなウ
ェイトを占めるようになっている。また、クロックスキ
ューを小さくする手段の多くは、それに伴ってＬＳＩの
消費電力が増大することになる。このため、消費電力等
についても十分に注意を払うことが必要であり、ＬＳＩ
設計はますます困難を極めるようになっている。
【０００５】
【発明が解決しようとする課題】上述したように従来の
半導体集積回路では、以下に述べるような問題点があっ
た。
半導体集積回路では、以下に述べるような問題点があっ
た。
【０００６】第１に、従来の半導体集積回路では、クロ
ックスキューを増大させる要因が多くなり、これを少な
く押さえることが困難となっている。更に、クロックス
キューを小さくさせた場合には、消費電力が増加するこ
ととなり、ＬＳＩの設計が困難を極めるようになってい
た。
ックスキューを増大させる要因が多くなり、これを少な
く押さえることが困難となっている。更に、クロックス
キューを小さくさせた場合には、消費電力が増加するこ
ととなり、ＬＳＩの設計が困難を極めるようになってい
た。
【０００７】特に、クロックの立ち上がり及び立ち下が
りにおいては、多くの素子が同時に動作して電流が一斉
に流れるため、回路内のピーク電流が大きくなり、電源
ラインや接地ラインに大きなノイズが乗り、性能を悪化
させたり誤動作を引き起こす原因になることがある。
りにおいては、多くの素子が同時に動作して電流が一斉
に流れるため、回路内のピーク電流が大きくなり、電源
ラインや接地ラインに大きなノイズが乗り、性能を悪化
させたり誤動作を引き起こす原因になることがある。
【０００８】この問題に対する従来の技術としては、例
えば、図１０に示される特開平０８−００８７０１号公
報に開示されたクロック配給装置がある。図１０の従来
技術では、各ブロック間のクロックに遅延素子ＤＬＣ１
〜ＤＬＣｎ−１を挿入して遅延をもたせることにより、
各ブロックの同時動作を回避している。これにより動作
電流のピークを分散させて、瞬間的な電源電圧低下を小
さくし回路動作の安定化を図るクロック配給装置が提案
されている。なお、この手法はディレイドクロックと呼
ばれることもある。
えば、図１０に示される特開平０８−００８７０１号公
報に開示されたクロック配給装置がある。図１０の従来
技術では、各ブロック間のクロックに遅延素子ＤＬＣ１
〜ＤＬＣｎ−１を挿入して遅延をもたせることにより、
各ブロックの同時動作を回避している。これにより動作
電流のピークを分散させて、瞬間的な電源電圧低下を小
さくし回路動作の安定化を図るクロック配給装置が提案
されている。なお、この手法はディレイドクロックと呼
ばれることもある。
【０００９】しかし、この従来技術では、クロックライ
ンに遅延素子を備えるために、各ブロック１〜ｎのデー
タ入力におけるセットアップ／ホールドのタイミング設
計が複雑になる。データ側においても、遅延素子ＤＬＩ
１１〜ＤＬＩ１ｎ−１、ＤＬＩ２２〜ＤＬＩ２ｎ−１を
備える等の方法によりセットアップ／ホールドが違反し
ないように設計し、また出力側においても、遅延素子Ｄ
ＬＯ２２などを備える等の方法により次段の同期回路で
のセットアップ／ホールドを保障する等が必要となり、
タイミング設計が複雑になる。更に、この手法を適用さ
せる全ての箇所でこの処理を行なうためには、設計コス
トが大きく増大するという欠点がある。また、遅延素子
を挿入するために、回路規模が増大するという欠点があ
る。
ンに遅延素子を備えるために、各ブロック１〜ｎのデー
タ入力におけるセットアップ／ホールドのタイミング設
計が複雑になる。データ側においても、遅延素子ＤＬＩ
１１〜ＤＬＩ１ｎ−１、ＤＬＩ２２〜ＤＬＩ２ｎ−１を
備える等の方法によりセットアップ／ホールドが違反し
ないように設計し、また出力側においても、遅延素子Ｄ
ＬＯ２２などを備える等の方法により次段の同期回路で
のセットアップ／ホールドを保障する等が必要となり、
タイミング設計が複雑になる。更に、この手法を適用さ
せる全ての箇所でこの処理を行なうためには、設計コス
トが大きく増大するという欠点がある。また、遅延素子
を挿入するために、回路規模が増大するという欠点があ
る。
【００１０】第２に、従来の半導体集積回路では、近年
更なる高速化が進む動作クロックに対して、ＲＡＭ等の
メモリマクロが、このクロックの高速化の傾向に即した
高速化を計れないでいるという問題点がある。
更なる高速化が進む動作クロックに対して、ＲＡＭ等の
メモリマクロが、このクロックの高速化の傾向に即した
高速化を計れないでいるという問題点がある。
【００１１】ＬＳＩの高速化は、半導体プロセスの微細
化がそれを可能にしているが、素子の微細化に対して配
線の微細化は難しく配線容量による遅延分が高速化の妨
げとなってきている。ＲＡＭ等のメモリマクロにおいて
は、この配線による遅延が大きくクロックアップトレン
ドに即した高速化が実現されていない。
化がそれを可能にしているが、素子の微細化に対して配
線の微細化は難しく配線容量による遅延分が高速化の妨
げとなってきている。ＲＡＭ等のメモリマクロにおいて
は、この配線による遅延が大きくクロックアップトレン
ドに即した高速化が実現されていない。
【００１２】また、クロック周波数が１ＧＨｚを越えた
場合には、メモリのアクセスタイムがクロックの１周期
（以下、この長さを“１Ｔ”と記す）を越える場合も出
てくる。この場合には、メモリを通るパスでは少なくと
も“２Ｔ”必要となりレイテンシ（Latency、遅延時
間）が悪化する。
場合には、メモリのアクセスタイムがクロックの１周期
（以下、この長さを“１Ｔ”と記す）を越える場合も出
てくる。この場合には、メモリを通るパスでは少なくと
も“２Ｔ”必要となりレイテンシ（Latency、遅延時
間）が悪化する。
【００１３】本発明の目的は、クロック分配設計に多く
の工数を必要とすることなく、大きなダイサイズの場合
においてもそのＬＳＩのクロックスキューの減少を実現
し、同時にクロック分配回路によるＬＳＩのピーク電流
を押さえることができ、メモリマクロを通るパスのレイ
テンシを必要以上に落すことのない半導体集積回路とそ
のクロック分配方法を提供することである。
の工数を必要とすることなく、大きなダイサイズの場合
においてもそのＬＳＩのクロックスキューの減少を実現
し、同時にクロック分配回路によるＬＳＩのピーク電流
を押さえることができ、メモリマクロを通るパスのレイ
テンシを必要以上に落すことのない半導体集積回路とそ
のクロック分配方法を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体集積回路は、半導体チップ内に、独立し
たクロックにより動作する複数のエリアと、各前記エリ
アのそれぞれにクロックを分配する位相分離手段を備
え、前記位相分離手段は、各前記エリア毎に設定された
長さ分のクロックの位相をずらして、各前記エリアにク
ロックを分配することを特徴とする。
本発明の半導体集積回路は、半導体チップ内に、独立し
たクロックにより動作する複数のエリアと、各前記エリ
アのそれぞれにクロックを分配する位相分離手段を備
え、前記位相分離手段は、各前記エリア毎に設定された
長さ分のクロックの位相をずらして、各前記エリアにク
ロックを分配することを特徴とする。
【００１５】請求項２の本発明の半導体集積回路は、前
記位相分離手段は、各前記エリアのそれぞれに対して、
同一の周期のクロックを、当該クロックの周期を半導体
チップ内に備えられる前記エリアの個数分に等間隔に分
割したそれぞれの時点の位相にずらして、分配すること
を特徴とする。
記位相分離手段は、各前記エリアのそれぞれに対して、
同一の周期のクロックを、当該クロックの周期を半導体
チップ内に備えられる前記エリアの個数分に等間隔に分
割したそれぞれの時点の位相にずらして、分配すること
を特徴とする。
【００１６】請求項３の本発明の半導体集積回路は、前
記半導体チップ内に４個の前記エリアを備え、前記位相
分離手段は、４個の各前記エリアのそれぞれに対して、
同一の周期のクロックを、その位相をそれぞれに
“０”、“π／２”、“π”、“３π／２”ずらして分
配することを特徴とする。
記半導体チップ内に４個の前記エリアを備え、前記位相
分離手段は、４個の各前記エリアのそれぞれに対して、
同一の周期のクロックを、その位相をそれぞれに
“０”、“π／２”、“π”、“３π／２”ずらして分
配することを特徴とする。
【００１７】請求項４の本発明の半導体集積回路は、前
記半導体チップ内に２個の前記エリアを備え、前記位相
分離手段は、２個の各前記エリアのそれぞれに対して、
同一の周期のクロックを、位相が互いに“π／２”ずら
して分配することを特徴とする。
記半導体チップ内に２個の前記エリアを備え、前記位相
分離手段は、２個の各前記エリアのそれぞれに対して、
同一の周期のクロックを、位相が互いに“π／２”ずら
して分配することを特徴とする。
【００１８】請求項５の本発明の半導体集積回路は、前
記半導体チップ内に２個の前記エリアを備え、前記位相
分離手段は、２個の各前記エリアのそれぞれに対して分
配するクロックを、クロックＡと、クロックＢの２種類
のクロックとし、前記クロックＢの周期を前記クロック
Ａの周期の予め定められた整数倍の長さとし、前記クロ
ックＢの各周期の起点を、前記クロックＡの周期の起点
から当該クロックＡの周期の“π／２”位相がずれた時
点に該当するように、双方の前記クロックの位相を設定
して分配することを特徴とする。
記半導体チップ内に２個の前記エリアを備え、前記位相
分離手段は、２個の各前記エリアのそれぞれに対して分
配するクロックを、クロックＡと、クロックＢの２種類
のクロックとし、前記クロックＢの周期を前記クロック
Ａの周期の予め定められた整数倍の長さとし、前記クロ
ックＢの各周期の起点を、前記クロックＡの周期の起点
から当該クロックＡの周期の“π／２”位相がずれた時
点に該当するように、双方の前記クロックの位相を設定
して分配することを特徴とする。
【００１９】請求項６の本発明の半導体集積回路は、前
記位相分離手段は、各前記エリアのそれぞれに対して分
配するクロックの各周期の起点が、各前記エリア毎に互
いに異なる時点となり分散するように、各前記クロック
の位相を設定して分配するステップを備えることを特徴
とする。
記位相分離手段は、各前記エリアのそれぞれに対して分
配するクロックの各周期の起点が、各前記エリア毎に互
いに異なる時点となり分散するように、各前記クロック
の位相を設定して分配するステップを備えることを特徴
とする。
【００２０】請求項７の本発明のクロック分配方法は、
半導体集積回路のクロック分配方法において、半導体チ
ップ内に備えられた独立したクロックにより動作する複
数のエリアに対して、前記クロックの位相を各前記エリ
ア毎に設定された長さ分ずらして、各前記エリアにクロ
ックを分配するステップを備えることを特徴とする。
半導体集積回路のクロック分配方法において、半導体チ
ップ内に備えられた独立したクロックにより動作する複
数のエリアに対して、前記クロックの位相を各前記エリ
ア毎に設定された長さ分ずらして、各前記エリアにクロ
ックを分配するステップを備えることを特徴とする。
【００２１】請求項８の本発明のクロック分配方法は、
各前記エリアのそれぞれに対して、同一の周期のクロッ
クを、当該クロックの周期を半導体チップ内に備えられ
る前記エリアの個数分に等間隔に分割したそれぞれの時
点の位相にずらして、分配するステップを備えることを
特徴とする。
各前記エリアのそれぞれに対して、同一の周期のクロッ
クを、当該クロックの周期を半導体チップ内に備えられ
る前記エリアの個数分に等間隔に分割したそれぞれの時
点の位相にずらして、分配するステップを備えることを
特徴とする。
【００２２】請求項９の本発明のクロック分配方法は、
前記半導体チップ内には４個の前記エリアを備え、４個
の各前記エリアのそれぞれに対して、同一の周期のクロ
ックを、その位相をそれぞれに“０”、“π／２”、
“π”、“３π／２”ずらして分配するステップを備え
ることを特徴とする。
前記半導体チップ内には４個の前記エリアを備え、４個
の各前記エリアのそれぞれに対して、同一の周期のクロ
ックを、その位相をそれぞれに“０”、“π／２”、
“π”、“３π／２”ずらして分配するステップを備え
ることを特徴とする。
【００２３】請求項１０の本発明のクロック分配方法
は、前記半導体チップ内には２個の前記エリアを備え、
２個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、位相が互いに“π／２”ずらして分配する
ステップを備えることを特徴とする。
は、前記半導体チップ内には２個の前記エリアを備え、
２個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、位相が互いに“π／２”ずらして分配する
ステップを備えることを特徴とする。
【００２４】請求項１１の本発明のクロック分配方法
は、前記半導体チップ内には２個の前記エリアを備え、
２個の各前記エリアのそれぞれに対して分配するクロッ
クを、クロックＡと、クロックＢの２種類のクロックと
し、前記クロックＢの周期を前記クロックＡの周期の予
め定められた整数倍の長さとし、前記クロックＢの各周
期の起点が、前記クロックＡの周期の起点から当該クロ
ックＡの周期の“π／２”位相がずれた時点に該当する
ように、双方の前記クロックの位相を設定して分配する
ステップを備えることを特徴とする。
は、前記半導体チップ内には２個の前記エリアを備え、
２個の各前記エリアのそれぞれに対して分配するクロッ
クを、クロックＡと、クロックＢの２種類のクロックと
し、前記クロックＢの周期を前記クロックＡの周期の予
め定められた整数倍の長さとし、前記クロックＢの各周
期の起点が、前記クロックＡの周期の起点から当該クロ
ックＡの周期の“π／２”位相がずれた時点に該当する
ように、双方の前記クロックの位相を設定して分配する
ステップを備えることを特徴とする。
【００２５】請求項１２の本発明の半導体集積回路の製
造方法は、半導体集積回路の製造方法において、半導体
チップに対して、独立したクロックにより動作する複数
のエリアを形成する工程と、複数の前記エリアのそれぞ
れに対して、各前記エリア毎に設定された長さ分の位相
をずらして前記クロックを分配する位相分離部を形成す
る工程を備えることを特徴とする。
造方法は、半導体集積回路の製造方法において、半導体
チップに対して、独立したクロックにより動作する複数
のエリアを形成する工程と、複数の前記エリアのそれぞ
れに対して、各前記エリア毎に設定された長さ分の位相
をずらして前記クロックを分配する位相分離部を形成す
る工程を備えることを特徴とする。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２７】本発明の半導体集積回路では、半導体チッ
プ（ＬＳＩチップ）を複数のエリアに分割して、それぞ
れのエリア毎に位相をずらしてクロックを分配すること
を特徴としている。
プ（ＬＳＩチップ）を複数のエリアに分割して、それぞ
れのエリア毎に位相をずらしてクロックを分配すること
を特徴としている。
【００２８】図１は、本発明の第１の実施の形態による
半導体集積回路の一例を示す図であり、この例では半導
体チップ１０を（第１〜第ＮまでのＮ個の）複数のエリ
アに分割している。また、図２は、図１の半導体集積回
路の各エリア（第１〜第Ｎ）に対して分配されるクロッ
クの一例を示すタイミングチャートである。
半導体集積回路の一例を示す図であり、この例では半導
体チップ１０を（第１〜第ＮまでのＮ個の）複数のエリ
アに分割している。また、図２は、図１の半導体集積回
路の各エリア（第１〜第Ｎ）に対して分配されるクロッ
クの一例を示すタイミングチャートである。
【００２９】本実施の形態の半導体集積回路において
は、図１、図２の例に示されるように、半導体チップ１
０を複数のエリアに分割して構成し、またそのそのそれ
ぞれのエリアに対して、クロックを図２に示されるよう
にそれぞれに定められた位相で分配する位相分離部１１
を備えている。
は、図１、図２の例に示されるように、半導体チップ１
０を複数のエリアに分割して構成し、またそのそのそれ
ぞれのエリアに対して、クロックを図２に示されるよう
にそれぞれに定められた位相で分配する位相分離部１１
を備えている。
【００３０】位相分離部１１は、各エリアのクロックド
ライバ１２に対してそのエリアのクロックを指示するこ
とにより、各エリアにクロックを分配する。図２のタイ
ミングチャートでは、位相分離部１１により各エリアに
配分されるクロックの位相が、それぞれにずれている様
子を示している。
ライバ１２に対してそのエリアのクロックを指示するこ
とにより、各エリアにクロックを分配する。図２のタイ
ミングチャートでは、位相分離部１１により各エリアに
配分されるクロックの位相が、それぞれにずれている様
子を示している。
【００３１】図３は、本発明の第１の実施の形態による
半導体集積回路の一構成例を示す図であり、半導体チッ
プ１０ａをそのチップ中心を境にしての４つのエリアに
分割した構成の例を示している。
半導体集積回路の一構成例を示す図であり、半導体チッ
プ１０ａをそのチップ中心を境にしての４つのエリアに
分割した構成の例を示している。
【００３２】特に、図３の例においては、正方形状の半
導体チップ１０ａを用いて４つのエリアに等割してい
る。以降の説明ではこの４つのエリアを、チップ中心を
原点とした２次元座標系に見立てて、第１〜４象限と呼
ぶことにする。
導体チップ１０ａを用いて４つのエリアに等割してい
る。以降の説明ではこの４つのエリアを、チップ中心を
原点とした２次元座標系に見立てて、第１〜４象限と呼
ぶことにする。
【００３３】各象限のクロック分配は各象限内で閉じて
おり他の象限のクロック分配とは独立させる。ここで
は、各象限のエリア内部でのクロック分配は図示せず
に、クロックドライバ１２で代表して示している。図３
では、第１〜４の各象限のエリアのそれぞれに対して、
Ａ、Ｂ、Ｃ、Ｄのクロックが配分されることが示されて
いる。
おり他の象限のクロック分配とは独立させる。ここで
は、各象限のエリア内部でのクロック分配は図示せず
に、クロックドライバ１２で代表して示している。図３
では、第１〜４の各象限のエリアのそれぞれに対して、
Ａ、Ｂ、Ｃ、Ｄのクロックが配分されることが示されて
いる。
【００３４】図４は、本実施例の位相分配部１１が図３
の半導体チップ１０ａの各エリアに対して分配する（Ａ
〜Ｄの）各クロックの位相を示すタイミングチャートで
あり、位相分離部１１は、９０°毎に位相をずらしたＡ
〜Ｄのクロックを第１〜第４象限のそれぞれのエリアに
分配している。
の半導体チップ１０ａの各エリアに対して分配する（Ａ
〜Ｄの）各クロックの位相を示すタイミングチャートで
あり、位相分離部１１は、９０°毎に位相をずらしたＡ
〜Ｄのクロックを第１〜第４象限のそれぞれのエリアに
分配している。
【００３５】また、位相分離部１１とクロックドライバ
１２との配線は、等長／等負荷にする等の方法で、その
遅延が同じになるようにする。
１２との配線は、等長／等負荷にする等の方法で、その
遅延が同じになるようにする。
【００３６】次に、図３の本実施例の半導体集積回路の
クロック配分の動作について説明する。図３の各象限の
エリアには、図４に示されるように、位相分離部１１に
より９０°毎に位相のずれたＡ〜Ｄのクロック信号が分
配される。
クロック配分の動作について説明する。図３の各象限の
エリアには、図４に示されるように、位相分離部１１に
より９０°毎に位相のずれたＡ〜Ｄのクロック信号が分
配される。
【００３７】ここでは図示していないが、各象限内にお
いては、従来の半導体集積回路のクロック分配方法に基
づいてクロック分配を行なうことができる。つまり例え
ば、各象限内では同期クロックにより回路を動作させる
ことができる。
いては、従来の半導体集積回路のクロック分配方法に基
づいてクロック分配を行なうことができる。つまり例え
ば、各象限内では同期クロックにより回路を動作させる
ことができる。
【００３８】クロックドライバ１２から分配終端の素子
（フリップフロップ等）までの遅延は、全ての象限で同
じになるように設計する。このように設計する理由は、
位相分離部１１によって取り出された、各エリアのクロ
ックの位相の関係をできるだけ壊さずに分配終端の素子
まで分配するためである。
（フリップフロップ等）までの遅延は、全ての象限で同
じになるように設計する。このように設計する理由は、
位相分離部１１によって取り出された、各エリアのクロ
ックの位相の関係をできるだけ壊さずに分配終端の素子
まで分配するためである。
【００３９】隣り合う象限間のデータのやりとりにはク
ロックの乗り換えが必要になるが、上記のように設計す
ることにより、非同期設計ではなく同期設計ができる。
例えば、第１象限を中心に見てみると、第１象限から第
２象限、あるいは第４象限から第１象限へのデータ転送
の際は“０．２５Ｔ”か、又は“１．２５Ｔ”のクロッ
クの乗り換えを行なう同期設計をする。
ロックの乗り換えが必要になるが、上記のように設計す
ることにより、非同期設計ではなく同期設計ができる。
例えば、第１象限を中心に見てみると、第１象限から第
２象限、あるいは第４象限から第１象限へのデータ転送
の際は“０．２５Ｔ”か、又は“１．２５Ｔ”のクロッ
クの乗り換えを行なう同期設計をする。
【００４０】ここで、文字“Ｔ”は、クロックの１周期
を示すものとする。
を示すものとする。
【００４１】“０．２５Ｔ”の転送では、クロックスキ
ューなどにより設計制約がきついので、実質“１．２５
Ｔ”転送を選択するほうが現実的である。反対方向の転
送は“０．７５Ｔ”の同期設計になる。
ューなどにより設計制約がきついので、実質“１．２５
Ｔ”転送を選択するほうが現実的である。反対方向の転
送は“０．７５Ｔ”の同期設計になる。
【００４２】図５は、本実施例の位相分離部１１の回路
構成の一例を示す図である。
構成の一例を示す図である。
【００４３】図５を参照すると本実施例の位相分離部１
１は、４個のディレイゲート５１の回路を直列に接続
し、信号Ｃｎが信号Ｃ０に対してちょうど“１Ｔ”遅れ
るように位相比較器５２で比較して、各ディレイゲート
の遅延量を調整する。信号Ｃｎと信号Ｃ０とが“１Ｔ”
ずれるように各ディレイゲートを調節して、その各ディ
レイゲート間の信号を取り出すと０°、９０°、１８０
°、２７０°との９０°毎に位相のずれた信号を取り出
すことができる。ここでの、位相分離部１１をディレイ
ゲート５１や位相比較器５２等を用いて図５のように構
成することにより、上記の遅延を実現することは公知の
技術である。
１は、４個のディレイゲート５１の回路を直列に接続
し、信号Ｃｎが信号Ｃ０に対してちょうど“１Ｔ”遅れ
るように位相比較器５２で比較して、各ディレイゲート
の遅延量を調整する。信号Ｃｎと信号Ｃ０とが“１Ｔ”
ずれるように各ディレイゲートを調節して、その各ディ
レイゲート間の信号を取り出すと０°、９０°、１８０
°、２７０°との９０°毎に位相のずれた信号を取り出
すことができる。ここでの、位相分離部１１をディレイ
ゲート５１や位相比較器５２等を用いて図５のように構
成することにより、上記の遅延を実現することは公知の
技術である。
【００４４】以上説明したように、本実施例の半導体集
積回路では、このように各象限のクロックを９０°毎に
ずらして動作させるため、以下のような効果がある。
積回路では、このように各象限のクロックを９０°毎に
ずらして動作させるため、以下のような効果がある。
【００４５】第１に、重要な点として、半導体チップを
複数のエリア分割して、それぞれのエリアにクロック分
配をすることができる。分配範囲が小さくなれば、クロ
ック分配によるクロックスキューを減少させることが容
易になる。更に、クロックドライバの段数を減少でき、
クロックドライバ間の配線を短くできる。また、トラン
ジスタ素子の製造バラツキも小範囲であるほどに小さく
なる。このため、クロックスキューを減少させられると
共に、クロック分配の設計工数を削減することが可能で
ある。
複数のエリア分割して、それぞれのエリアにクロック分
配をすることができる。分配範囲が小さくなれば、クロ
ック分配によるクロックスキューを減少させることが容
易になる。更に、クロックドライバの段数を減少でき、
クロックドライバ間の配線を短くできる。また、トラン
ジスタ素子の製造バラツキも小範囲であるほどに小さく
なる。このため、クロックスキューを減少させられると
共に、クロック分配の設計工数を削減することが可能で
ある。
【００４６】第２に、各象限のクロック分配遅延を同一
に設計することによって、各象限間のデータ転送が、非
同期設計ではなく同期設計として設計することが可能と
なり、クロック乗り換えにレイテンシを悪化させる余計
な非同期回路を追加する必要もなく回路規模を増大させ
ずに済む。
に設計することによって、各象限間のデータ転送が、非
同期設計ではなく同期設計として設計することが可能と
なり、クロック乗り換えにレイテンシを悪化させる余計
な非同期回路を追加する必要もなく回路規模を増大させ
ずに済む。
【００４７】第３に、クロックの１周期内“１Ｔ”での
転送が厳しい、例えばメモリマクロや大きなハードマク
ロを含んだクリティカルパスを、各象限を渡って構成
し、クロック乗り換えによる“１Ｔ”以上の転送とする
ように設計することができる。上述の実施例において
は、“１．２５Ｔ”でクロック乗り換えをする部分にこ
れらを構成することにより、本来レイテンシが悪化する
クロック乗り換えを有効に活用することができ、メモリ
や大きなハードマクロの遅延設計を従来よりも遥かに容
易にすることができる。
転送が厳しい、例えばメモリマクロや大きなハードマク
ロを含んだクリティカルパスを、各象限を渡って構成
し、クロック乗り換えによる“１Ｔ”以上の転送とする
ように設計することができる。上述の実施例において
は、“１．２５Ｔ”でクロック乗り換えをする部分にこ
れらを構成することにより、本来レイテンシが悪化する
クロック乗り換えを有効に活用することができ、メモリ
や大きなハードマクロの遅延設計を従来よりも遥かに容
易にすることができる。
【００４８】第４に、更に他の重要な点として、一度に
動作するクロックドリブンの回路（クロックで動作する
回路という意味）数を、時間的に分散することができ
る。このため、ＬＳＩのピーク電流が減少する。つま
り、クロック１サイクル（１Ｔ）内の平均消費電流は、
従来方法のクロック分配のＬＳＩと変わらないが、ピー
ク電流が減少するために電源電圧降下や電流起因による
電源ノイズが減少し、回路動作の安定化を図ることがで
きる。更に、ピーク電流の減少により、ラッチアップ現
象も引き起こしにくくなり信頼性の向上にも寄与する。
また、同時に動作する回路が時間的に分散されるため、
動作していないトランジスタが電源−接地間のキャパシ
タとして働き、ノイズ低減に寄与するという効果もあ
る。
動作するクロックドリブンの回路（クロックで動作する
回路という意味）数を、時間的に分散することができ
る。このため、ＬＳＩのピーク電流が減少する。つま
り、クロック１サイクル（１Ｔ）内の平均消費電流は、
従来方法のクロック分配のＬＳＩと変わらないが、ピー
ク電流が減少するために電源電圧降下や電流起因による
電源ノイズが減少し、回路動作の安定化を図ることがで
きる。更に、ピーク電流の減少により、ラッチアップ現
象も引き起こしにくくなり信頼性の向上にも寄与する。
また、同時に動作する回路が時間的に分散されるため、
動作していないトランジスタが電源−接地間のキャパシ
タとして働き、ノイズ低減に寄与するという効果もあ
る。
【００４９】図６、図７を用いてこの説明をする。図６
は、クロックドライバであるインバータ回路を示す図で
あり、図７は、図６の等価回路を示す図である。クロッ
クドライバ回路は基本的にインバータであることが多い
のでインバータ回路を用いて説明をする。“Ｃｏ”はイ
ンバータの負荷容量を示す。
は、クロックドライバであるインバータ回路を示す図で
あり、図７は、図６の等価回路を示す図である。クロッ
クドライバ回路は基本的にインバータであることが多い
のでインバータ回路を用いて説明をする。“Ｃｏ”はイ
ンバータの負荷容量を示す。
【００５０】図６の入力信号“ＩＮ”がＨｉｇｈレベル
の場合には、このインバータは、図７のようにＮ型トラ
ンジスタはオンとなるので抵抗Ｒを“オン”とし、Ｐ型
トランジスタはオフであるためキャパシタＣを“オフ”
として等価的に示すことができる。また、入力信号“Ｉ
Ｎ”がＬｏｗレベルの場合には、ここでのオン／オフの
関係が逆になるだけで本質的には変わらないので説明を
割愛する。従って、入力信号が動作していないインバー
タ回路は、疑似的に電源−接地のキャパシタとして働
く。
の場合には、このインバータは、図７のようにＮ型トラ
ンジスタはオンとなるので抵抗Ｒを“オン”とし、Ｐ型
トランジスタはオフであるためキャパシタＣを“オフ”
として等価的に示すことができる。また、入力信号“Ｉ
Ｎ”がＬｏｗレベルの場合には、ここでのオン／オフの
関係が逆になるだけで本質的には変わらないので説明を
割愛する。従って、入力信号が動作していないインバー
タ回路は、疑似的に電源−接地のキャパシタとして働
く。
【００５１】本発明の導体集積回路においては、クロッ
クの位相を意図的にずらして分配する方式であるため、
他のクロックが動いているときにキャパシタとして働く
クロックドライバが多数存在することになる。図３の例
では、チップの約半分のクロックドライバを、互いにこ
の疑似キャパシタとして働かせることができる。これに
より、ノイズ低減に寄与するという効果がある。
クの位相を意図的にずらして分配する方式であるため、
他のクロックが動いているときにキャパシタとして働く
クロックドライバが多数存在することになる。図３の例
では、チップの約半分のクロックドライバを、互いにこ
の疑似キャパシタとして働かせることができる。これに
より、ノイズ低減に寄与するという効果がある。
【００５２】なお、上述の本実施の形態の半導体集積回
路の効果は、半導体チップ１０ａを４個のエリアに分け
る図３の実施例の場合に限定されるものではなく、半導
体チップ１０を他の任意の複数のエリアに分割した場合
においても、同様にして上記の効果を実現することがで
きる。
路の効果は、半導体チップ１０ａを４個のエリアに分け
る図３の実施例の場合に限定されるものではなく、半導
体チップ１０を他の任意の複数のエリアに分割した場合
においても、同様にして上記の効果を実現することがで
きる。
【００５３】次に、本発明の第２の実施の形態の半導体
集積回路を説明する。
集積回路を説明する。
【００５４】図８は、本発明の第２の実施の形態の半導
体集積回路の一例を示す図であり、２種類の異なるクロ
ック周波数を備える場合の実施例を示している。
体集積回路の一例を示す図であり、２種類の異なるクロ
ック周波数を備える場合の実施例を示している。
【００５５】図８を参照すると本実施の形態の半導体集
積回路では、半導体チップ１０ｂ内に、入出力バッファ
部（以下ＩＯ部と称す）７１と、ＬＳＩ内部のロジック
部（以下コア部と称す）７２との２つのエリアを備えて
おり、このＩＯ部７１とコア部７２とのクロック周波数
が異なるように設計する。
積回路では、半導体チップ１０ｂ内に、入出力バッファ
部（以下ＩＯ部と称す）７１と、ＬＳＩ内部のロジック
部（以下コア部と称す）７２との２つのエリアを備えて
おり、このＩＯ部７１とコア部７２とのクロック周波数
が異なるように設計する。
【００５６】ここでは、コア部７２のクロック（Ｂ）
が、ＩＯ部７１のクロック（Ａ）の３倍のクロック周波
数により作動させる例を用いて説明する。図９は、本実
施の形態の、コア部７２とＩＯ部７１のクロックを示す
タイミングチャートである。
が、ＩＯ部７１のクロック（Ａ）の３倍のクロック周波
数により作動させる例を用いて説明する。図９は、本実
施の形態の、コア部７２とＩＯ部７１のクロックを示す
タイミングチャートである。
【００５７】この場合においても、図９に示される様
に、ＩＯ部７１のクロックエッジをコア部７２のクロッ
ク周波数の“π／２”ずらすように分配することができ
る。これにより、先の第１の実施の形態のにおいて述べ
た効果を、同様に得ることができる。
に、ＩＯ部７１のクロックエッジをコア部７２のクロッ
ク周波数の“π／２”ずらすように分配することができ
る。これにより、先の第１の実施の形態のにおいて述べ
た効果を、同様に得ることができる。
【００５８】ここで、位相のずれが“１８０°”である
場合（ＩＯ部のクロックＡのライズエッジとコア部のク
ロックＢのフォールエッジが、同期するような場合）に
は、結局は同時動作する回路数は減少しないのでノイズ
低減効果が減少してしまう。しかし、エッジが重ならな
いように設計することにより、本発明のクロック分配に
よる効果を十分に引き出すことができる。
場合（ＩＯ部のクロックＡのライズエッジとコア部のク
ロックＢのフォールエッジが、同期するような場合）に
は、結局は同時動作する回路数は減少しないのでノイズ
低減効果が減少してしまう。しかし、エッジが重ならな
いように設計することにより、本発明のクロック分配に
よる効果を十分に引き出すことができる。
【００５９】以上好ましい実施の形態及び実施例をあげ
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。
て本発明を説明したが、本発明は必ずしも上記実施の形
態及び実施例に限定されるものではなく、その技術的思
想の範囲内において様々に変形して実施することができ
る。
【００６０】
【発明の効果】以上説明したように本発明の半導体集積
回路とそのクロック分配方法によれば、ロック分配設計
に多くの工数を必要とすることなく、大きなダイサイズ
の場合においてもそのＬＳＩのクロックスキューの減少
を実現し、同時にクロック分配回路によるＬＳＩのピー
ク電流を押さえることができ、メモリマクロを通るパス
のレイテンシを必要以上に落さないようにすることがで
きる。
回路とそのクロック分配方法によれば、ロック分配設計
に多くの工数を必要とすることなく、大きなダイサイズ
の場合においてもそのＬＳＩのクロックスキューの減少
を実現し、同時にクロック分配回路によるＬＳＩのピー
ク電流を押さえることができ、メモリマクロを通るパス
のレイテンシを必要以上に落さないようにすることがで
きる。
【図１】 本発明の第１の実施の形態による半導体集積
回路の一例を示す図である。
回路の一例を示す図である。
【図２】 本発明の第１の実施の形態による半導体集積
回路内の各エリアに対して分配されるクロックの一例を
示すタイミングチャートである。
回路内の各エリアに対して分配されるクロックの一例を
示すタイミングチャートである。
【図３】 本発明の第１の実施の形態による半導体集積
回路の、チップ中心を境にして４つのエリアに分割した
一構成例を示す図である。
回路の、チップ中心を境にして４つのエリアに分割した
一構成例を示す図である。
【図４】 本発明の第１の実施の形態の位相分配部が、
図３の半導体チップの各エリアに対して分配する各クロ
ックの位相を示すタイミングチャートである。
図３の半導体チップの各エリアに対して分配する各クロ
ックの位相を示すタイミングチャートである。
【図５】 本発明の第１の実施の形態の、図３の実施例
の半導体チップの各エリアに対してクロックを分配する
位相分離部の回路構成の一例を示す図である。
の半導体チップの各エリアに対してクロックを分配する
位相分離部の回路構成の一例を示す図である。
【図６】 クロックドライバであるインバータ回路を示
す図である。
す図である。
【図７】 図６の等価回路を示す図である。
【図８】 本発明の第２の実施の形態による半導体集積
回路の一例を示す図である。
回路の一例を示す図である。
【図９】 本発明の第２の実施の形態によるコア部とＩ
Ｏ部のクロックの一例を示すタイミングチャートであ
る。
Ｏ部のクロックの一例を示すタイミングチャートであ
る。
【図１０】 従来の半導体集積回路の構成を示す図であ
る。
る。
１０ 半導体チップ １１ 位相分離部 １２ クロックドライバ ５１ ディレイゲート ５２ 位相比較器 ７１ 入出力バッファ部（ＩＯ部） ７２ ロジック部（コア部）
Claims (12)
- 【請求項１】 半導体チップ内に、独立したクロックに
より動作する複数のエリアと、各前記エリアのそれぞれ
にクロックを分配する位相分離手段を備え、 前記位相分離手段は、 各前記エリア毎に設定された長さ分のクロックの位相を
ずらして、各前記エリアにクロックを分配することを特
徴とする半導体集積回路。 - 【請求項２】 前記位相分離手段は、 各前記エリアのそれぞれに対して、同一の周期のクロッ
クを、当該クロックの周期を半導体チップ内に備えられ
る前記エリアの個数分に等間隔に分割したそれぞれの時
点の位相にずらして、分配することを特徴とする請求項
１に記載の半導体集積回路。 - 【請求項３】 前記半導体チップ内に４個の前記エリア
を備え、 前記位相分離手段は、 ４個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、その位相をそれぞれに“０”、“π／
２”、“π”、“３π／２”ずらして分配することを特
徴とする請求項２に記載の半導体集積回路。 - 【請求項４】 前記半導体チップ内に２個の前記エリア
を備え、 前記位相分離手段は、 ２個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、位相が互いに“π／２”ずらして分配する
ことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項５】 前記半導体チップ内に２個の前記エリア
を備え、 前記位相分離手段は、 ２個の各前記エリアのそれぞれに対して分配するクロッ
クを、クロックＡと、クロックＢの２種類のクロックと
し、前記クロックＢの周期を前記クロックＡの周期の予
め定められた整数倍の長さとし、前記クロックＢの各周
期の起点を、前記クロックＡの周期の起点から当該クロ
ックＡの周期の“π／２”位相がずれた時点に該当する
ように、双方の前記クロックの位相を設定して分配する
ことを特徴とする請求項１に記載の半導体集積回路。 - 【請求項６】 前記位相分離手段は、 各前記エリアのそれぞれに対して分配するクロックの各
周期の起点が、各前記エリア毎に互いに異なる時点とな
り分散するように、各前記クロックの位相を設定して分
配するステップを備えることを特徴とする請求項１から
請求項５のいずれか一つに記載の半導体集積回路。 - 【請求項７】 半導体集積回路のクロック分配方法にお
いて、 半導体チップ内に備えられた独立したクロックにより動
作する複数のエリアに対して、前記クロックの位相を各
前記エリア毎に設定された長さ分ずらして、各前記エリ
アにクロックを分配するステップを備えることを特徴と
するクロック分配方法。 - 【請求項８】 各前記エリアのそれぞれに対して、同一
の周期のクロックを、当該クロックの周期を半導体チッ
プ内に備えられる前記エリアの個数分に等間隔に分割し
たそれぞれの時点の位相にずらして、分配するステップ
を備えることを特徴とする請求項７に記載のクロック分
配方法。 - 【請求項９】 前記半導体チップ内には４個の前記エリ
アを備え、 ４個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、その位相をそれぞれに“０”、“π／
２”、“π”、“３π／２”ずらして分配するステップ
を備えることを特徴とする請求項８に記載のクロック分
配方法。 - 【請求項１０】 前記半導体チップ内には２個の前記エ
リアを備え、 ２個の各前記エリアのそれぞれに対して、同一の周期の
クロックを、位相が互いに“π／２”ずらして分配する
ステップを備えることを特徴とする請求項７に記載のク
ロック分配方法。 - 【請求項１１】 前記半導体チップ内には２個の前記エ
リアを備え、 ２個の各前記エリアのそれぞれに対して分配するクロッ
クを、クロックＡと、クロックＢの２種類のクロックと
し、前記クロックＢの周期を前記クロックＡの周期の予
め定められた整数倍の長さとし、 前記クロックＢの各周期の起点が、前記クロックＡの周
期の起点から当該クロックＡの周期の“π／２”位相が
ずれた時点に該当するように、双方の前記クロックの位
相を設定して分配するステップを備えることを特徴とす
る請求項７に記載のクロック分配方法。 - 【請求項１２】 半導体集積回路の製造方法において、 半導体チップに対して、独立したクロックにより動作す
る複数のエリアを形成する工程と、 複数の前記エリアのそれぞれに対して、各前記エリア毎
に設定された長さ分の位相をずらして前記クロックを分
配する位相分離部を形成する工程を備えることを特徴と
する半導体集積回路の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353393A JP3620440B2 (ja) | 2000-11-20 | 2000-11-20 | 半導体集積回路とそのクロック分配方法 |
| US09/987,806 US20020060595A1 (en) | 2000-11-20 | 2001-11-16 | Semiconductor integrated circuit and clock distribution method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000353393A JP3620440B2 (ja) | 2000-11-20 | 2000-11-20 | 半導体集積回路とそのクロック分配方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002158286A true JP2002158286A (ja) | 2002-05-31 |
| JP3620440B2 JP3620440B2 (ja) | 2005-02-16 |
Family
ID=18826167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000353393A Expired - Fee Related JP3620440B2 (ja) | 2000-11-20 | 2000-11-20 | 半導体集積回路とそのクロック分配方法 |
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|---|---|
| US (1) | US20020060595A1 (ja) |
| JP (1) | JP3620440B2 (ja) |
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| US9898035B2 (en) | 2015-02-16 | 2018-02-20 | Megachips Corporation | Clock synchronization method |
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| US7372304B2 (en) * | 2005-10-04 | 2008-05-13 | Stmicroelectronics, Inc. | System and method for glitch detection in a secure microcontroller |
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|---|---|---|---|---|
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