JP2002141383A - Manufacturing method for semiconductor device and semiconductor wafer - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、分割ライン内に回
路検査用パッドを有することを特徴とする半導体装置の
製造方法ならびに半導体ウェハに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a circuit inspection pad in a division line and a semiconductor wafer.
【0002】[0002]
【従来の技術】第一の従来例である図5は、半導体ウェ
ハの一部を示しており、複数個の集積回路チップ1が分
割ライン2によって個々に分割され配置されている。こ
の複数個の集積回路チップ1が良品であるか、不良品で
あるかを検査するため、テスト回路部3に接続され集積
回路チップ1内部に配置されているパッド4およびパッ
ド5に対してプローブカードにより個々にプロービング
検査される。このパッド4は検査時のみに使用されるテ
スト用パッドであり、パッド5は分割ラインに沿って分
割された後にも使用されるボンディング用パッドであ
る。2. Description of the Related Art FIG. 5, which is a first conventional example, shows a part of a semiconductor wafer, in which a plurality of integrated circuit chips 1 are divided and arranged by dividing lines 2 individually. In order to check whether the plurality of integrated circuit chips 1 are non-defective or defective, a probe is provided for pads 4 and 5 connected to the test circuit section 3 and arranged inside the integrated circuit chip 1. Each card is individually probed. The pad 4 is a test pad used only at the time of inspection, and the pad 5 is a bonding pad used even after being divided along the division line.
【0003】その後、検査により良品と判断された集積
回路チップは分割ライン2に沿って分割された後、ボン
ディング用パッド5により所望の信号の入出力動作が実
現されていた。After that, the integrated circuit chip judged to be good by the inspection is divided along the division line 2, and the input / output operation of a desired signal is realized by the bonding pad 5.
【0004】また、第一の従来例の構成では、テスト用
パッド4が集積回路チップ1内部に配置されているた
め、テスト用パッドの面積だけ集積回路チップ1のチッ
プサイズが増加するという問題を有していた。そこで第
二の従来例である図6に示されるようにテスト用パッド
4aを分割ライン上に配置することで、面積を削減した
集積回路チップ1を形成することが可能であった。In the configuration of the first conventional example, since the test pads 4 are arranged inside the integrated circuit chip 1, there is a problem that the chip size of the integrated circuit chip 1 increases by the area of the test pads. Had. Therefore, by arranging the test pads 4a on the dividing lines as shown in FIG. 6, which is a second conventional example, it was possible to form the integrated circuit chip 1 having a reduced area.
【0005】さらに第三の従来例である図7に示すよう
に、テスト用パッド4bを複数個の集積回路チップ1に
接続共有させることでパッド数を削減した小面積集積回
路チップ1の形成を実現してきた。Further, as shown in FIG. 7, which is a third conventional example, a test pad 4b is connected and shared by a plurality of integrated circuit chips 1 to form a small area integrated circuit chip 1 with a reduced number of pads. It has been realized.
【0006】[0006]
【発明が解決しようとする課題】しかしながら上記従来
の構成では、集積回路チップ1の例えば右側にテスト用
パッド4bを配置した場合、複数の同一集積チップ1を
ウェハ上に配置した場合においては、集積回路チップ1
の左側にもテスト用パッド4bが配置されることにな
り、集積回路チップ1の左右両側にテスト用パッド4b
が配置される。上下についても同様であり、テスト用パ
ッド4bのパッド数が多い場合においては分割ライン2
がテスト用パッド4bに埋めつくされ、他のデバイス、
例えば、半導体チップを分離する時に必要となる露光機
用合わせマーク等を分割ライン2上に配置することが困
難となっていた。However, in the above-described conventional configuration, when the test pads 4b are arranged on, for example, the right side of the integrated circuit chip 1, when a plurality of identical integrated chips 1 are arranged on a wafer, the integrated circuit is not integrated. Circuit chip 1
The test pads 4b are also arranged on the left side of the integrated circuit chip 1.
Is arranged. The same applies to the upper and lower parts. When the number of test pads 4b is large, the division line 2
Is embedded in the test pad 4b, and other devices,
For example, it has been difficult to arrange alignment marks and the like for an exposure machine, which are required when separating a semiconductor chip, on the division line 2.
【0007】また、テスト用パッド4bを複数個の集積
回路チップ1のテスト信号出力端子として用いた場合、
接続される複数個の集積回路チップ1から同時にテスト
信号が出力されるため、テスト出力信号の衝突により複
数個のテスト出力端子として共有することができなかっ
た。When the test pads 4b are used as test signal output terminals of a plurality of integrated circuit chips 1,
Since the test signals are simultaneously output from the plurality of integrated circuit chips 1 to be connected, they cannot be shared as the plurality of test output terminals due to the collision of the test output signals.
【0008】さらに、テスト用パッド4bに接続される
複数個の集積回路チップ1のいずれか1個以上が不良と
なり、テスト用パッド4bへの接続点が信号レベル
“1”または“0”に固定された場合には同一テスト用
パッド4bに接続される複数個の集積回路チップ1のう
ちいずれかが良品であった場合においてもすべて不良品
として判定されてしまう問題があった。Further, at least one of the plurality of integrated circuit chips 1 connected to the test pad 4b becomes defective, and the connection point to the test pad 4b is fixed at the signal level "1" or "0". In this case, even if any of the plurality of integrated circuit chips 1 connected to the same test pad 4b is a non-defective product, there is a problem that all of the integrated circuit chips 1 are determined to be defective products.
【0009】また、分割ライン2上にテスト用パッド4
bを配置するため、テスト回路部3と集積回路チップ1
内部に存在するテスト用パッド4bを接続する配線長に
対して、テスト回路部3と分割ライン2上のテスト用パ
ッド4bを接続する配線長が大きく、集積回路チップ1
に占める配線量が増加し、集積回路チップ1の面積を増
加させる原因となっていた。A test pad 4 is provided on the division line 2.
The test circuit unit 3 and the integrated circuit chip 1
The wiring length connecting the test circuit section 3 and the test pads 4b on the division line 2 is larger than the wiring length connecting the test pads 4b existing inside, and the integrated circuit chip 1
Of the integrated circuit chip 1, which increases the area of the integrated circuit chip 1.
【0010】したがって、この発明は、テスト用パッド
を複数の分割ラインのうち一つ置きの分割ライン上に形
成することによって他のデバイス、例えば、半導体チッ
プを分離する時に必要となる露光用合わせマーク等を複
数の分割ラインのうちテスト用パッドがない分割ライン
上に配置することを容易にし、また、テスト用パッドを
複数個の集積回路チップのテスト信号出力端子として用
いてもテスト出力信号の衝突なくテスト用パッドを複数
個の集積回路チップのテスト出力端子として共有するこ
とを可能にし、複数個の集積回路チップを個々に良品も
しくは不良品と判定することができ、集積回路チップに
占める配線量を減少させることにより集積回路チップの
面積を減少させることができる半導体装置の製造方法な
らびに半導体ウェハを提供することを目的とする。[0010] Therefore, the present invention provides an alignment mark for exposure necessary for separating another device, for example, a semiconductor chip by forming a test pad on every other division line among a plurality of division lines. Can be easily arranged on a divided line having no test pad among a plurality of divided lines, and even if the test pad is used as a test signal output terminal of a plurality of integrated circuit chips, a collision of test output signals occurs. Test chips can be shared as test output terminals of multiple integrated circuit chips, and multiple integrated circuit chips can be individually judged to be good or defective, and the amount of wiring occupied by integrated circuit chips Semiconductor device manufacturing method and semiconductor wafer capable of reducing the area of an integrated circuit chip by reducing An object of the present invention is to provide a.
【0011】[0011]
【課題を解決するための手段】請求項1記載の半導体装
置の製造方法は、半導体ウェハに複数の集積回路チップ
と複数の分割ラインを形成し、集積回路チップ内部のテ
スト回路に接続されるテスト用パッドを複数の分割ライ
ンのうち一つ置きの分割ライン上に形成し、テスト用パ
ッドをテスト用パッドの両隣りの集積回路チップ内部の
テスト回路に対して共有配線接続する工程と、テスト用
パッドを用いて集積回路チップをテストする工程と、半
導体ウェハを分割ラインに沿って分割することにより複
数の集積回路チップを分離する工程とを含む。According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a plurality of integrated circuit chips and a plurality of division lines on a semiconductor wafer; and connecting to a test circuit inside the integrated circuit chip. Forming a test pad on every other split line of the plurality of split lines, connecting the test pad to a test circuit in an integrated circuit chip on both sides of the test pad by shared wiring, and Testing the integrated circuit chip using the pads; and separating the plurality of integrated circuit chips by dividing the semiconductor wafer along the dividing lines.
【0012】請求項1記載の半導体装置の製造方法によ
れば、テスト用パッドを複数の分割ラインのうち一つ置
きの分割ライン上に形成することによって、他のデバイ
ス、例えば、半導体チップを分離する時に必要となる露
光機用合わせマーク等を複数の分割ラインのうちテスト
用パッドが形成されていない分割ライン上に配置するこ
とを容易にしつつ、複数の半導体装置を製造することが
できる。According to the method of manufacturing a semiconductor device of the present invention, the test pads are formed on every other one of the plurality of divided lines, thereby isolating other devices, for example, a semiconductor chip. A plurality of semiconductor devices can be manufactured while facilitating disposing alignment marks and the like for an exposure machine necessary for the above operation on a division line on which a test pad is not formed among a plurality of division lines.
【0013】請求項2記載の半導体装置の製造方法は、
半導体ウェハに複数の集積回路チップと複数の分割ライ
ンを形成し、集積回路チップ内部のテスト回路に接続さ
れるテスト用パッドを複数の分割ライン上に形成し、テ
スト用パッドをテスト用パッドの両隣りの集積回路チッ
プ内部のテスト回路に対して共有配線接続する工程と、
複数の集積回路チップ内部のテスト回路と分割ライン上
に配置されるテスト用パッドとの接続をオン−オフさせ
るスイッチング回路を共有配線上に形成するとともに、
スイッチング回路の切換えを行うための切換信号を入力
するスイッチングパッドを分割ライン上に形成する工程
と、スイッチングパッドを用いてスイッチング回路に切
換信号を入力し、テスト用パッドと集積回路チップ内部
のテスト回路とを電気的に接続,切断することによっ
て、分割ラインに対して両隣にある集積回路チップを個
別にテストする工程と、半導体ウェハを分割ラインに沿
って分割することにより複数の集積回路チップを分離す
る工程とを含む。According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
A plurality of integrated circuit chips and a plurality of division lines are formed on a semiconductor wafer, test pads connected to a test circuit inside the integrated circuit chip are formed on the plurality of division lines, and the test pads are used as both test pads. A step of connecting a shared wiring to a test circuit in an adjacent integrated circuit chip;
A switching circuit for turning on and off a connection between a test circuit inside a plurality of integrated circuit chips and a test pad arranged on a division line is formed on a shared wiring,
Forming a switching pad for inputting a switching signal for switching the switching circuit on the divided line, inputting the switching signal to the switching circuit using the switching pad, and testing pads and a test circuit inside the integrated circuit chip A step of individually testing integrated circuit chips on both sides of a division line by electrically connecting and disconnecting the circuit, and a step of separating a plurality of integrated circuit chips by dividing a semiconductor wafer along the division line And a step of performing.
【0014】請求項2記載の半導体装置の製造方法によ
れば、テスト用パッドを複数個の集積回路チップのテス
ト信号出力端子として用いてもテスト出力信号の衝突な
くテスト用パッドを複数個の集積回路チップのテスト出
力端子として共有することを可能にし、複数個の集積回
路チップを個々に良品もしくは不良品と判定しつつ、複
数の半導体装置を製造することができる。According to the semiconductor device manufacturing method of the present invention, even if the test pads are used as test signal output terminals of a plurality of integrated circuit chips, the plurality of test pads can be integrated without collision of test output signals. A plurality of integrated circuit chips can be shared as test output terminals of circuit chips, and a plurality of semiconductor devices can be manufactured while individually determining a plurality of integrated circuit chips as non-defective or defective.
【0015】請求項3記載の半導体装置の製造方法は、
請求項1記載の製造方法のほか、テスト用パッドに接続
される複数の集積回路チップの接続点は、各々同一機能
入出力接続点を用いる。According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
In addition to the manufacturing method of the first aspect, the connection points of the plurality of integrated circuit chips connected to the test pads use the same function input / output connection points.
【0016】請求項3記載の半導体装置の製造方法によ
れば、請求項2記載の半導体装置の製造方法と同様の効
果を発揮することができるほか、一のテスト用パッドに
複数の同一機能入出力接続点を接続しても、入出力信号
の衝突なく、各集積回路チップをテストできる。According to the method of manufacturing a semiconductor device according to the third aspect, the same effect as that of the method of manufacturing a semiconductor device according to the second aspect can be obtained, and a plurality of test functions having the same function can be provided on one test pad. Even if output connection points are connected, each integrated circuit chip can be tested without collision of input / output signals.
【0017】請求項4記載の半導体装置の製造方法は、
請求項1記載の製造方法に加えて複数の集積回路チップ
を、分割ラインに対して複数の集積回路チップ内部のテ
スト用回路が線対称に配置されるように半導体ウェハに
形成することを特徴とする。According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device.
2. The method according to claim 1, wherein a plurality of integrated circuit chips are formed on the semiconductor wafer such that test circuits inside the plurality of integrated circuit chips are arranged line-symmetrically with respect to the division line. I do.
【0018】請求項4記載の半導体装置の製造方法によ
れば、請求項1と同様の効果を発揮するほか、集積回路
チップに占める配線量を減少させることにより集積回路
チップ一枚あたりの面積を減少させつつ、複数の半導体
装置を製造することができる。According to the method of manufacturing a semiconductor device of the fourth aspect, the same effects as those of the first aspect are exhibited, and the area per integrated circuit chip is reduced by reducing the amount of wiring occupying the integrated circuit chip. A plurality of semiconductor devices can be manufactured while reducing the number.
【0019】請求項5記載の半導体ウェハは、複数の集
積回路チップと、複数の集積回路チップを分割する複数
の分割ラインを備え、集積回路チップ内部のテスト回路
に接続されるテスト用パッドを複数の分割ラインのうち
一つ置きの分割ライン上に有し、テスト用パッドがテス
ト用パッドの両隣りの集積回路チップ内部のテスト回路
に対して共有配線接続したことを特徴とする。According to a fifth aspect of the present invention, there is provided a semiconductor wafer comprising a plurality of integrated circuit chips and a plurality of division lines for dividing the plurality of integrated circuit chips, and a plurality of test pads connected to a test circuit inside the integrated circuit chip. And the test pad is connected to a test circuit in an integrated circuit chip on both sides of the test pad by shared wiring.
【0020】請求項5記載の半導体ウェハによれば、テ
スト用パッドを複数の分割ラインのうち一つ置きの分割
ライン上に有することによって他のデバイス、例えば、
半導体チップを分離する時に必要となる露光用合わせマ
ーク等を複数の分割ラインのうちテスト用パッドがない
分割ライン上に配置することを容易にすることができ
る。According to the semiconductor wafer of the fifth aspect, by providing the test pad on every other division line among the plurality of division lines, another device, for example,
Exposure alignment marks and the like required for separating a semiconductor chip can be easily arranged on a division line having no test pad among a plurality of division lines.
【0021】請求項6記載の半導体ウェハは、複数の集
積回路チップと、複数の集積回路チップを分割する分割
ラインを備え、集積回路チップ内部のテスト回路に接続
されるテスト用パッドを分割ライン上に有し、テスト用
パッドをテスト用パッドの両隣りの集積回路チップ内部
のテスト回路に対して共有配線接続し、複数の集積回路
チップ内部のテスト回路とテスト用パッドとの接続をオ
ン−オフさせるスイッチング回路を共有配線上に設け、
スイッチング回路の切り換えを行う切換信号を入力する
スイッチングパッドを分割ライン上に形成したことを特
徴とする。According to a sixth aspect of the present invention, there is provided a semiconductor wafer comprising a plurality of integrated circuit chips and a dividing line for dividing the plurality of integrated circuit chips, wherein a test pad connected to a test circuit inside the integrated circuit chip is provided on the dividing line. And the test pads are connected to the test circuits inside the integrated circuit chip adjacent to the test pads by shared wiring, and the connection between the test circuits inside the plurality of integrated circuit chips and the test pads is turned on / off. Switching circuit to be provided on the shared wiring,
A switching pad for inputting a switching signal for switching a switching circuit is formed on a divided line.
【0022】請求項6記載の半導体ウェハによれば、テ
スト用パッドを複数個の集積回路チップのテスト信号出
力端子として用いてもテスト出力信号の衝突なくテスト
用パッドを複数個の集積回路チップのテスト出力端子と
して共有することができる。According to the semiconductor wafer of the present invention, even if the test pads are used as the test signal output terminals of the plurality of integrated circuit chips, the test pads can be formed on the plurality of integrated circuit chips without collision of test output signals. Can be shared as a test output terminal.
【0023】請求項7記載の半導体ウェハは、請求項6
記載の半導体ウェハの構成に加えて、テスト用パッドに
接続される複数の集積回路チップの接続点は、各々同一
機能入出力接続点であることを特徴とする。According to a seventh aspect of the present invention, there is provided a semiconductor wafer according to the sixth aspect.
In addition to the configuration of the semiconductor wafer described above, the connection points of the plurality of integrated circuit chips connected to the test pads are the same function input / output connection points.
【0024】請求項7記載の半導体ウェハによれば、請
求項6と同様な効果を発揮するほか、テスト用パッドを
複数個の集積回路チップのテスト信号入出力端子として
用いてもテスト入出力信号の衝突なくテスト用パッドを
複数個の集積回路チップのテスト入出力端子として共有
することができる。According to the semiconductor wafer of the present invention, the same effects as those of the sixth embodiment can be exhibited, and the test pad can be used as a test signal input / output terminal of a plurality of integrated circuit chips. The test pads can be shared as test input / output terminals of a plurality of integrated circuit chips without collision.
【0025】請求項8記載の半導体ウェハは、請求項5
記載の半導体ウェハの構成に加えて、複数の集積回路チ
ップと共有接続されるテスト用パッドが配置されている
分割ラインに対して、複数の集積回路チップ内部のテス
ト回路が線対称に配置されたことを特徴とする。The semiconductor wafer according to the eighth aspect is the fifth aspect.
In addition to the configuration of the described semiconductor wafer, the test circuits inside the plurality of integrated circuit chips are arranged line-symmetrically with respect to the division line where the test pads shared with the plurality of integrated circuit chips are arranged. It is characterized by the following.
【0026】請求項8記載の半導体ウェハによれば、請
求項5と同様の効果を発揮するほか、集積回路チップに
占める配線量を減少させることにより集積回路チップの
面積を減少させることができる。According to the semiconductor wafer of the eighth aspect, in addition to the same effect as that of the fifth aspect, the area of the integrated circuit chip can be reduced by reducing the amount of wiring occupying the integrated circuit chip.
【0027】[0027]
【発明の実施の形態】以下、図面を参照しながら発明の
実施の形態を説明する。図1は本発明の第1の実施例を
示す半導体ウェハの一部分を示した平面図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a plan view showing a part of a semiconductor wafer according to a first embodiment of the present invention.
【0028】図1において、1および1a〜1dは集積
回路チップ、2は複数の集積回路チップ1を検査後に分
割する分割ライン、3は集積回路チップ1内部のテスト
回路であり、4cおよび4dはテスト回路を用いて検査
するための入出力用のテスト用パッド、5はテスト時お
よび実使用時に使用するパッドである。また、7aおよ
び7bは、テスト用パッド4cとテスト回路3との接続
のオン−オフを切り換えるスイッチング回路6a、6b
を制御するための信号を入力するスイッチングパッドで
あり、7cおよび7dは、テスト用パッド4dとテスト
回路3との接続のオン−オフを切り換えるスイッチング
回路6c、6dを制御するための信号を入力するスイッ
チングパッドである。In FIG. 1, reference numerals 1 and 1a to 1d denote integrated circuit chips, 2 denotes a dividing line for dividing a plurality of integrated circuit chips 1 after inspection, 3 denotes a test circuit inside the integrated circuit chip 1, and 4c and 4d denote test circuits. Input / output test pads 5 for testing using a test circuit are used during testing and actual use. 7a and 7b are switching circuits 6a and 6b for switching on / off the connection between the test pad 4c and the test circuit 3.
7c and 7d input signals for controlling the switching circuits 6c and 6d for switching on and off the connection between the test pad 4d and the test circuit 3. It is a switching pad.
【0029】この実施の形態における半導体ウェハは図
1に示すように、ウェハ上に分割ライン2によって分割
された複数の集積回路チップ1が配置され、この集積回
路チップ1が良品であるか不良品であるかをテストする
ためのテスト回路3を集積回路チップ1内部に設け、分
割ライン2内に配置されたテスト用パッド4cおよび4
dとパッド5にプローブを接触させて集積回路チップ1
の検査を実施する。As shown in FIG. 1, a semiconductor wafer according to this embodiment has a plurality of integrated circuit chips 1 divided by dividing lines 2 on a wafer, and the integrated circuit chip 1 is a non-defective or defective product. Is provided inside the integrated circuit chip 1, and test pads 4c and 4 arranged in the division line 2 are provided.
d and the probe are brought into contact with the pad 5 to make the integrated circuit chip 1
Carry out inspections.
【0030】集積回路チップ1aと1bは図1において
上下隣り合わせに配置されており、集積回路チップ1a
と1bを分割する分割ライン2上にテスト用パッド4c
が配置され、このテスト用パッド4cはそれぞれ集積回
路チップ1aと1bの内部のテスト回路3と配線接続さ
れている。The integrated circuit chips 1a and 1b are arranged vertically adjacent to each other in FIG.
Test pad 4c on division line 2 dividing
Are arranged, and the test pads 4c are connected to the test circuit 3 inside the integrated circuit chips 1a and 1b, respectively.
【0031】また、テスト用パッド4cと集積回路チッ
プ1a内部のテスト回路3とを接続する分割ライン2上
の接続配線にスイッチング回路6aが設けられ、このス
イッチング回路6aのオン−オフを制御する制御信号を
入力するスイッチングパッド7aが分割ライン2上に設
けられている。A switching circuit 6a is provided on a connection line on the division line 2 for connecting the test pad 4c and the test circuit 3 inside the integrated circuit chip 1a, and a control for controlling on / off of the switching circuit 6a. A switching pad 7a for inputting a signal is provided on the division line 2.
【0032】このスイッチングパッド7aに信号を入力
し、スイッチング回路6aをオン−オフさせることでテ
スト用パッド4cと集積回路チップ1a内部のテスト回
路3との接続をオン−オフさせることが可能となる。同
様にテスト用パッド4cと集積回路チップ1b内部のテ
スト回路3とを接続する分割ライン2上の接続配線にス
イッチング回路6bが設けられ、このスイッチング回路
6bのオン−オフを制御する制御信号を入力する スイ
ッチングパッド7bが分割ライン2上に設けられてい
る。By inputting a signal to the switching pad 7a and turning on / off the switching circuit 6a, the connection between the test pad 4c and the test circuit 3 inside the integrated circuit chip 1a can be turned on / off. . Similarly, a switching circuit 6b is provided on a connection line on the division line 2 connecting the test pad 4c and the test circuit 3 inside the integrated circuit chip 1b, and a control signal for controlling ON / OFF of the switching circuit 6b is input. The switching pad 7b is provided on the division line 2.
【0033】例えばスイッチング回路6aをオン、スイ
ッチング回路6bをオフとさせるようにスイッチングパ
ッド7aおよび7bに信号を入力することにより、テス
ト用パッド4cと集積回路チップ1a内部のテスト回路
3とは電気的に接続され、テスト用パッド4cと集積回
路チップ1b内部のテスト回路3とは電気的に切断され
た状態となる。For example, by inputting a signal to the switching pads 7a and 7b so as to turn on the switching circuit 6a and turn off the switching circuit 6b, the test pad 4c and the test circuit 3 inside the integrated circuit chip 1a are electrically connected. And the test pad 4c and the test circuit 3 inside the integrated circuit chip 1b are electrically disconnected.
【0034】そこで集積回路チップ1aと1bを同時に
プローブテストを行った場合においてもテスト用パッド
4cに出力されるテスト結果はテスト信号の衝突無く集
積回路チップ1aのものとなる。その後、スイッチング
パッド7aおよび7bの入力信号を変えて、スイッチン
グ回路6aをオフ、スイッチング回路6bをオンさせる
ことによりテスト用パッド4cに出力されるテスト結果
は集積回路チップ1bのものとなりテスト時の同測が容
易となる。Therefore, even when a probe test is performed on the integrated circuit chips 1a and 1b at the same time, the test result output to the test pad 4c is that of the integrated circuit chip 1a without collision of test signals. Thereafter, by changing the input signals of the switching pads 7a and 7b to turn off the switching circuit 6a and turn on the switching circuit 6b, the test result output to the test pad 4c becomes that of the integrated circuit chip 1b, and is the same as that in the test. Measurement becomes easy.
【0035】さらに図1において左右隣り合わせに配置
される集積回路チップ1a、1cを分割する分割ライン
2上に、同様にテスト用パッド4dと集積回路チップ1
a、1cそれぞれの内部のテスト回路3との接続を制御
するスイッチング回路6cおよび6d、スイッチングパ
ッド7c、7dを配置することにより個別にテストする
ことが可能となる。Further, the test pad 4d and the integrated circuit chip 1 are similarly placed on the division line 2 for dividing the integrated circuit chips 1a and 1c arranged right and left side by side in FIG.
By arranging the switching circuits 6c and 6d and the switching pads 7c and 7d for controlling the connection with the test circuit 3 inside each of the circuits a and 1c, it is possible to individually test.
【0036】以上のようにこの実施の形態によれば、分
割ライン2上に配置されるテスト用パッド4に複数個の
集積回路チップ1から同時にテスト信号が出力された場
合においても、テスト出力信号の衝突なくテストが可能
となり、テスト用パッド4の共有化により分割ライン上
に配置されるテスト用パッド4の数を削減することがで
きる。As described above, according to this embodiment, even when the test signals are simultaneously output from the plurality of integrated circuit chips 1 to the test pads 4 arranged on the division lines 2, the test output signals are output. Test can be performed without collision, and the number of test pads 4 arranged on the division line can be reduced by sharing the test pads 4.
【0037】また、共有接続される集積回路チップのど
ちらか一方、例えば集積回路チップ1bが不良であり、
集積回路チップ1b内部のテスト回路3のテスト出力結
果が高レベル出力や低レベル出力に固定された場合にお
いても、スイッチング回路6bをオフとすることによ
り、テスト用パッド4cのテスト出力が固定されること
無く、他方の集積回路チップ1aのテストを正常に実施
することが可能となる。Further, one of the integrated circuit chips connected in common, for example, the integrated circuit chip 1b is defective,
Even when the test output result of the test circuit 3 inside the integrated circuit chip 1b is fixed to the high level output or the low level output, the test output of the test pad 4c is fixed by turning off the switching circuit 6b. Without this, the test of the other integrated circuit chip 1a can be performed normally.
【0038】テスト用パッド4c、4dは同機能入出力
端子として共有接続されるため、図1に示すように集積
回路チップ1aの上側にテスト用パッド4c、左側にテ
スト用パッド4dが配置され、下側と右側にテスト用パ
ッドを配置することなくすべての集積回路チップをテス
トすることが可能となる。したがって複数ライン存在す
る分割ライン2の1つおきにテスト用パッドが配置され
ない分割ライン2が存在することから、テスト用パッド
数が増加してきた場合においても他のデバイス、例え
ば、半導体チップを分離する時に必要となる露光用合わ
せマーク等を配置することが容易に実施可能となる。Since the test pads 4c and 4d are commonly connected as input / output terminals of the same function, the test pads 4c are arranged on the upper side of the integrated circuit chip 1a and the test pads 4d are arranged on the left side as shown in FIG. All integrated circuit chips can be tested without placing test pads on the lower and right sides. Therefore, since there is a division line 2 in which a test pad is not arranged for every other division line 2 in which a plurality of lines exist, another device, for example, a semiconductor chip is separated even when the number of test pads increases. It is possible to easily arrange an exposure alignment mark or the like that is sometimes required.
【0039】なお、これらスイッチング回路6a〜6d
およびスイッチングパッド7a〜7dは分割ライン上に
配置され、個々の集積回路チップに分割される際に切除
されるため、集積回路チップの面積を増加させることな
くチップの小型化が実現できる。The switching circuits 6a to 6d
Further, since the switching pads 7a to 7d are arranged on the dividing line and cut off when divided into individual integrated circuit chips, the chip can be downsized without increasing the area of the integrated circuit chip.
【0040】図2は本発明の第2の実施例を示す半導体
ウェハの一部分を示す平面図である。1e〜1hは集積
回路チップであり、それぞれ分割ライン2に対して集積
回路チップ内部のテスト回路が線対称に配置されてい
る。分割ライン2上にはそれぞれテスト用パッド4e〜
4h、スイッチング回路6e〜6l、スイッチングパッ
ド7e〜7lが配置されている。FIG. 2 is a plan view showing a part of a semiconductor wafer according to a second embodiment of the present invention. Reference numerals 1e to 1h denote integrated circuit chips, in which test circuits inside the integrated circuit chip are arranged symmetrically with respect to the divided lines 2, respectively. On the division line 2, test pads 4e
4h, switching circuits 6e to 6l, and switching pads 7e to 7l are arranged.
【0041】集積回路チップ1eと1f内部のテスト回
路はテスト用パッド4eが配置される分割ライン2に対
して線対称に配置されており、スイッチング回路6e、
6fおよびスイッチングパッド7e、7fにより切り換
え制御されるテスト用パッド4eと集積回路チップ1e
内部のテスト回路3および集積回路チップ1f内部のテ
スト回路3が共有接続されている。The test circuits inside the integrated circuit chips 1e and 1f are arranged symmetrically with respect to the division line 2 where the test pads 4e are arranged, and the switching circuits 6e,
Test pad 4e and integrated circuit chip 1e, which are controlled to be switched by 6f and switching pads 7e, 7f.
The internal test circuit 3 and the test circuit 3 inside the integrated circuit chip 1f are commonly connected.
【0042】集積回路チップ1e内部のテスト回路3を
集積回路チップ1eの上部に配置することにより、テス
ト用パッド4eと集積回路チップ1e内部のテスト回路
3を接続する接続配線を短くすることができ、集積回路
チップ1e内部の接続配線によるチップサイズ増を抑え
ることが可能となる。By arranging the test circuit 3 inside the integrated circuit chip 1e above the integrated circuit chip 1e, the connection wiring connecting the test pad 4e and the test circuit 3 inside the integrated circuit chip 1e can be shortened. In addition, it is possible to suppress an increase in chip size due to connection wiring inside the integrated circuit chip 1e.
【0043】このとき集積回路チップ1f内部のテスト
回路は分割ライン2に対して集積回路チップ1e内部の
テスト回路と線対称に配置されていることから、内部の
テスト回路3は集積回路チップ1fの下部に配置される
ことになり、同様にテスト用パッド4eと集積回路チッ
プ1f内部のテスト回路3を接続する接続配線を短くす
ることが可能となる。At this time, the test circuit inside the integrated circuit chip 1f is arranged symmetrically with respect to the division line 2 with respect to the test circuit inside the integrated circuit chip 1e. As a result, the connection wiring for connecting the test pad 4e and the test circuit 3 inside the integrated circuit chip 1f can be similarly shortened.
【0044】またテスト用パッド4fが配置される分割
ライン2に対して集積回路チップ1e内部のテスト回路
と集積回路チップ1g内部のテスト回路を線対称配置と
し、集積回路チップ1e内部のテスト回路3を左上部に
配置することにより、集積回路チップ1g内部のテスト
回路3は右上部に配置されることになり、テスト用パッ
ド4fとテスト回路3とを接続する接続配線を短くする
ことができる。The test circuit inside the integrated circuit chip 1e and the test circuit inside the integrated circuit chip 1g are arranged in line symmetry with respect to the division line 2 where the test pad 4f is arranged, and the test circuit 3 inside the integrated circuit chip 1e is arranged. Is arranged at the upper left, the test circuit 3 inside the integrated circuit chip 1g is arranged at the upper right, and the connection wiring connecting the test pad 4f and the test circuit 3 can be shortened.
【0045】このとき集積回路チップ1h内部のテスト
回路3も集積回路チップ1hの右下部に配置されること
になり同様にテスト用パッド4g、4hとテスト回路3
とを接続する接続配線を短くすることができる。以上の
ようにすべての集積回路チップ内の接続配線量を削減す
ることにより、集積回路チップの小チップ化を図ること
ができる。At this time, the test circuit 3 inside the integrated circuit chip 1h is also arranged at the lower right of the integrated circuit chip 1h, and similarly the test pads 4g and 4h and the test circuit 3
Can be shortened. As described above, by reducing the amount of connection wiring in all the integrated circuit chips, the size of the integrated circuit chip can be reduced.
【0046】なお、集積回路チップ1gと集積回路チッ
プ1hとが分割ライン2に対して線対称に配置されてい
てもよく、同様に集積回路チップ1eと集積回路チップ
1fとが分割ライン2に対して線対称に配置されていて
もよい。The integrated circuit chip 1g and the integrated circuit chip 1h may be arranged symmetrically with respect to the division line 2. Similarly, the integrated circuit chip 1e and the integrated circuit chip 1f may be arranged with respect to the division line 2. May be arranged line-symmetrically.
【0047】また、図3は本発明の第3の実施例を示す
半導体ウェハの一部分を示す平面図である。上下、左右
に対して線対称配置を行い集積回路チップ1i〜1lの
4通りの形を持つ集積回路チップが形成されている。FIG. 3 is a plan view showing a part of a semiconductor wafer according to a third embodiment of the present invention. An integrated circuit chip having four shapes of integrated circuit chips 1i to 11l is formed by performing line symmetric arrangement with respect to up, down, left and right.
【0048】図のような集積回路チップを例えば非接触
ICカード用チップに適用する場合においては、集積回
路チップが分割された後に使用されるパッドはアンテナ
コイル用パッド8a〜8hのうちの該当2パッドのみで
よい。アンテナコイル用パッドはそれぞれ線対称配置さ
れているため、パッド8a〜8dは同一機能パッドであ
り、同様にパッド8e〜8hも同一機能となる。In the case where the integrated circuit chip as shown in the figure is applied to, for example, a non-contact IC card chip, the pad used after the integrated circuit chip is divided is the corresponding one of the antenna coil pads 8a to 8h. Only pads are required. Since the antenna coil pads are respectively arranged in line symmetry, the pads 8a to 8d have the same function, and similarly the pads 8e to 8h have the same function.
【0049】図4は本発明の第3の実施例を示す半導体
装置を使用した実装図であり、図3の集積回路チップを
分割ラインに沿って切り出した後に使用した実施例であ
る。集積回路チップ1iはシートコイルアンテナ9に実
装され、アンテナコイル用パッド8a、8eがアンテナ
と接続される。FIG. 4 is a mounting diagram using a semiconductor device showing a third embodiment of the present invention, and is an embodiment in which the integrated circuit chip of FIG. 3 is cut out along a dividing line and used. The integrated circuit chip 1i is mounted on the sheet coil antenna 9, and the antenna coil pads 8a and 8e are connected to the antenna.
【0050】このとき他の形を持つ集積回路チップ1j
〜1lをシートコイルアンテナ9に実装する場合におい
ては、アンテナコイル用パッド8a〜8dおよびアンテ
ナコイル用パッド8e〜8hはそれぞれ同一機能パッド
であり、アンテナコイルでは接続される2つのパッドに
関して、例えば図4のアンテナコイル用パッド8aと8
eは反対に接続されてもよいことになることから、4つ
の集積回路チップ1i〜1lを同一のシートコイルアン
テナ9に集積回路チップの形の違いによる配置位置を考
慮すること無くそのまま実装することが可能となる。At this time, an integrated circuit chip 1j having another shape
When the antenna coil pads 11a to 11l are mounted on the sheet coil antenna 9, the antenna coil pads 8a to 8d and the antenna coil pads 8e to 8h are pads having the same function, respectively. No. 4 antenna coil pads 8a and 8
Since e may be connected in reverse, the four integrated circuit chips 1i to 1l must be mounted on the same sheet coil antenna 9 without considering the arrangement position due to the difference in the shape of the integrated circuit chip. Becomes possible.
【0051】また、テスト用パッド4c〜4hは左右だ
けでなく上下、斜めなど隣り合う複数の集積回路チップ
に共有接続されるようにしても良く、スイッチングパッ
ド7a〜7lは1つのスイッチングパッドで複数のスイ
ッチング回路のオン−オフを制御することが可能であっ
てもよい。Further, the test pads 4c to 4h may be connected not only to the left and right but also to a plurality of adjacent integrated circuit chips such as vertically and obliquely, and the switching pads 7a to 7l may be connected by a single switching pad. May be able to control the on-off of the switching circuit.
【0052】なお、複数の集積回路チップ内部のテスト
回路の配置は分割ラインに対して上下にのみ線対称、ま
たは左右にのみ線対称であってもよい。Note that the arrangement of the test circuits inside the plurality of integrated circuit chips may be line-symmetric only up and down with respect to the division line, or may be line-symmetric only with the left and right.
【0053】[0053]
【発明の効果】請求項1記載の半導体装置の製造方法に
よれば、テスト用パッドを複数の分割ラインのうち一つ
置きの分割ライン上に形成することによって、他のデバ
イス、例えば、半導体チップを分離する時に必要となる
露光機用合わせマーク等を複数の分割ラインのうちテス
ト用パッドが形成されていない分割ライン上に配置する
ことを容易にしつつ、複数の半導体装置を製造すること
ができる。According to the method of manufacturing a semiconductor device according to the first aspect of the present invention, a test pad is formed on every other division line among a plurality of division lines, so that another device such as a semiconductor chip is formed. It is possible to manufacture a plurality of semiconductor devices while facilitating disposing alignment marks and the like for an exposure machine necessary for separating the semiconductor device on a division line on which a test pad is not formed among a plurality of division lines. .
【0054】請求項2記載の半導体装置の製造方法によ
れば、テスト用パッドを複数個の集積回路チップのテス
ト信号出力端子として用いてもテスト出力信号の衝突な
くテスト用パッドを複数個の集積回路チップのテスト出
力端子として共有することを可能にし、複数個の集積回
路チップを個々に良品もしくは不良品と判定しつつ、複
数の半導体装置を製造することができる。According to the method of manufacturing a semiconductor device of the present invention, even if the test pads are used as test signal output terminals of a plurality of integrated circuit chips, the plurality of test pads can be integrated without collision of test output signals. A plurality of integrated circuit chips can be shared as test output terminals of circuit chips, and a plurality of semiconductor devices can be manufactured while individually determining a plurality of integrated circuit chips as non-defective or defective.
【0055】請求項3記載の半導体装置の製造方法によ
れば、請求項2記載の半導体装置の製造方法と同様の効
果を発揮するほか、一のテスト用パッドに複数の同一機
能入出力接続点を接続しても、入出力信号の衝突なく、
各集積回路チップをテストできる。According to the method of manufacturing a semiconductor device according to the third aspect, the same effect as that of the method of manufacturing a semiconductor device according to the second aspect is exhibited, and a plurality of input / output connection points of the same function are connected to one test pad. Connected, without collision of input / output signals,
Each integrated circuit chip can be tested.
【0056】請求項4記載の半導体装置の製造方法によ
れば、請求項1と同様の効果を発揮するほか、集積回路
チップに占める配線量を減少させることにより集積回路
チップ一枚あたりの面積を減少させつつ、複数の半導体
装置を製造することができる。According to the method of manufacturing a semiconductor device of the fourth aspect, the same effects as those of the first aspect are exhibited, and the area per integrated circuit chip is reduced by reducing the amount of wiring occupying the integrated circuit chip. A plurality of semiconductor devices can be manufactured while reducing the number.
【0057】請求項5記載の半導体ウェハによれば、テ
スト用パッドを複数の分割ラインのうち一つ置きの分割
ライン上に有することによって他のデバイス、例えば、
半導体チップを分離する時に必要となる露光機用合わせ
マーク等を複数の分割ラインのうちテスト用パッドがな
い分割ライン上に配置することを容易にすることができ
る。According to the semiconductor wafer of the fifth aspect, by providing the test pad on every other division line among the plurality of division lines, another device, for example,
It is possible to easily arrange alignment marks and the like for an exposing machine necessary for separating a semiconductor chip on a division line having no test pad among a plurality of division lines.
【0058】請求項6記載の半導体ウェハによれば、テ
スト用パッドを複数個の集積回路チップのテスト信号出
力端子として用いてもテスト出力信号の衝突なくテスト
用パッドを複数個の集積回路チップのテスト出力端子と
して共有することができる。According to the semiconductor wafer of the present invention, even if the test pad is used as a test signal output terminal of a plurality of integrated circuit chips, the test pad can be connected to the plurality of integrated circuit chips without collision of test output signals. Can be shared as a test output terminal.
【0059】請求項7記載の半導体ウェハによれば、請
求項6と同様な効果を発揮するほか、テスト用パッドを
複数個の集積回路チップのテスト信号入出力端子として
用いてもテスト入出力信号の衝突なくテスト用パッドを
複数個の集積回路チップのテスト入出力端子として共有
することができる。According to the semiconductor wafer of the seventh aspect, in addition to the same effects as those of the sixth aspect, the test input / output signal can be obtained by using the test pad as a test signal input / output terminal of a plurality of integrated circuit chips. The test pads can be shared as test input / output terminals of a plurality of integrated circuit chips without collision.
【0060】請求項8記載の半導体ウェハによれば、請
求項5と同様の効果を発揮するほか、集積回路チップに
占める配線量を減少させることにより集積回路チップの
面積を減少させることができる。According to the semiconductor wafer of the eighth aspect, the same effect as that of the fifth aspect is exhibited, and the area of the integrated circuit chip can be reduced by reducing the amount of wiring occupying the integrated circuit chip.
【図1】本発明の第1の実施例を示す半導体ウェハの一
部分の平面図である。FIG. 1 is a plan view of a part of a semiconductor wafer according to a first embodiment of the present invention.
【図2】本発明の第2の実施例を示す半導体ウェハの一
部分の平面図である。FIG. 2 is a plan view of a part of a semiconductor wafer according to a second embodiment of the present invention.
【図3】本発明の第3の実施例を示す半導体ウェハの一
部分の平面図である。FIG. 3 is a plan view of a part of a semiconductor wafer according to a third embodiment of the present invention.
【図4】本発明の第3の実施例を示す半導体装置を使用
した実装図である。FIG. 4 is a mounting diagram using a semiconductor device according to a third embodiment of the present invention.
【図5】第一の従来例を示す半導体ウェハの一部分の平
面図である。FIG. 5 is a plan view of a part of a semiconductor wafer showing a first conventional example.
【図6】第二の従来例を示す半導体ウェハの一部分の平
面図である。FIG. 6 is a plan view of a part of a semiconductor wafer showing a second conventional example.
【図7】第三の従来例を示す半導体ウェハの一部分の平
面図である。FIG. 7 is a plan view of a part of a semiconductor wafer showing a third conventional example.
【符号の説明】 1、1a〜1l 集積回路チップ 2 分割ライン 3 テスト回路 4、4a〜4h テスト用パッド 5 パッド 6a〜6l スイッチング回路 7a〜7l スイッチングパッド 8a〜8h アンテナコイル用パッド 9 シートコイルアンテナDESCRIPTION OF SYMBOLS 1, 1a-1l Integrated circuit chip 2 Split line 3 Test circuit 4, 4a-4h Test pad 5 Pad 6a-6l Switching circuit 7a-7l Switching pad 8a-8h Antenna coil pad 9 Sheet coil antenna
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角 辰巳 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 4M106 AA01 AA08 AC02 AC04 AC08 AD02 AD07 AD23 BA01 CA02 5F038 BE02 CA06 CA13 CD16 DT03 DT04 DT15 EZ20 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Tatsumi Kado 1006 Kazuma Kadoma, Osaka Pref. Matsushita Electric Industrial Co., Ltd. F-term (reference) 4M106 AA01 AA08 AC02 AC04 AC08 AD02 AD07 AD23 BA01 CA02 5F038 BE02 CA06 CA13 CD16 DT03 DT04 DT15 EZ20
Claims (8)
複数の分割ラインを形成し、前記集積回路チップ内部の
テスト回路に接続されるテスト用パッドを前記複数の分
割ラインのうち一つ置きの分割ライン上に形成し、前記
テスト用パッドを前記テスト用パッドの両隣りの集積回
路チップ内部のテスト回路に対して共有配線接続する工
程と、 前記テスト用パッドを用いて前記集積回路チップをテス
トする工程と、 前記半導体ウェハを前記分割ラインに沿って分割するこ
とにより前記複数の集積回路チップを分離する工程とを
含む半導体装置の製造方法。1. A semiconductor wafer comprising a plurality of integrated circuit chips and a plurality of division lines formed on a semiconductor wafer, and a test pad connected to a test circuit inside the integrated circuit chip is divided every other of the plurality of division lines. Forming a test pad on a line, connecting the test pad to a test circuit in an integrated circuit chip on both sides of the test pad by shared wiring, and testing the integrated circuit chip using the test pad A method of manufacturing a semiconductor device, comprising: separating the plurality of integrated circuit chips by dividing the semiconductor wafer along the division line.
複数の分割ラインを形成し、前記集積回路チップ内部の
テスト回路に接続されるテスト用パッドを前記複数の分
割ライン上に形成し、前記テスト用パッドを前記テスト
用パッドの両隣りの集積回路チップ内部のテスト回路に
対して共有配線接続する工程と、 前記複数の集積回路チップ内部のテスト回路と前記分割
ライン上に配置されるテスト用パッドとの接続をオン−
オフさせるスイッチング回路を前記共有配線上に形成す
るとともに、前記スイッチング回路の切換を行うための
切換信号を入力するスイッチングパッドを前記分割ライ
ン上に形成する工程と、 前記スイッチングパッドを用いて前記スイッチング回路
に切換信号を入力し、 前記テスト用パッドと前記集積回路チップ内部のテスト
回路とを電気的に接続,切断することによって、分割ラ
インに対して両隣にある前記集積回路チップを個別にテ
ストする工程と、 前記半導体ウェハを前記分割ラインに沿って分割するこ
とにより前記複数の集積回路チップを分離する工程とを
含む半導体装置の製造方法。2. The method according to claim 1, wherein a plurality of integrated circuit chips and a plurality of division lines are formed on a semiconductor wafer, and test pads connected to a test circuit inside the integrated circuit chip are formed on the plurality of division lines. Connecting common pads to test circuits inside an integrated circuit chip on both sides of the test pad, and test pads arranged on the divided circuits and the test circuits inside the plurality of integrated circuit chips Turn on connection with
Forming a switching circuit to be turned off on the shared wiring, and forming a switching pad for inputting a switching signal for switching the switching circuit on the divided line; and using the switching pad to switch the switching circuit. A test signal is input to the test pad and a test circuit in the integrated circuit chip is electrically connected and disconnected to individually test the integrated circuit chips adjacent to the divided line on both sides. And a step of separating the plurality of integrated circuit chips by dividing the semiconductor wafer along the division line.
前記集積回路チップの接続点は、各々同一機能入出力接
続点を用いることを特徴とする請求項2記載の半導体装
置の製造方法。3. The method according to claim 2, wherein the connection points of the plurality of integrated circuit chips connected to the test pads use the same function input / output connection points.
ラインに対して前記複数の集積回路チップ内部のテスト
回路が線対称に配置されるように半導体ウェハに形成す
ることを特徴とする請求項1記載の半導体装置の製造方
法。4. The semiconductor device according to claim 1, wherein said plurality of integrated circuit chips are formed on a semiconductor wafer such that test circuits inside said plurality of integrated circuit chips are arranged line-symmetrically with respect to said division lines. 2. The method for manufacturing a semiconductor device according to claim 1.
積回路チップを分割する複数の分割ラインを備え、前記
集積回路チップ内部のテスト回路に接続されるテスト用
パッドを前記複数の分割ラインのうち一つ置きの分割ラ
イン上に有し、前記テスト用パッドが前記テスト用パッ
ドの両隣りの集積回路チップ内部のテスト回路に対して
共有配線接続したことを特徴とする半導体ウェハ。5. A semiconductor device comprising: a plurality of integrated circuit chips; and a plurality of division lines for dividing the plurality of integrated circuit chips, wherein a test pad connected to a test circuit inside the integrated circuit chip is provided for each of the plurality of division lines. A semiconductor wafer, which is provided on every other division line, wherein the test pad is connected to a test circuit in an integrated circuit chip on both sides of the test pad by shared wiring.
積回路チップを分割する分割ラインを備え、前記集積回
路チップ内部のテスト回路に接続されるテスト用パッド
を前記分割ライン上に有し、前記テスト用パッドを前記
テスト用パッドの両隣りの集積回路チップ内部のテスト
回路に対して共有配線接続し、前記複数の集積回路チッ
プ内部のテスト回路と前記テスト用パッドとの接続をオ
ン−オフさせるスイッチング回路を前記共有配線上に設
け、前記スイッチング回路の切り換えを行う切換信号を
入力するスイッチングパッドを前記分割ライン上に形成
したことを特徴とする半導体ウェハ。6. A semiconductor device comprising: a plurality of integrated circuit chips; a dividing line for dividing the plurality of integrated circuit chips; and a test pad connected to a test circuit inside the integrated circuit chip on the dividing line; The test pad is connected to a test circuit in an integrated circuit chip adjacent to the test pad by shared wiring, and connection between the test circuit in the plurality of integrated circuit chips and the test pad is turned on / off. A semiconductor wafer, wherein a switching circuit for causing switching is provided on the shared wiring, and a switching pad for inputting a switching signal for switching the switching circuit is formed on the division line.
前記集積回路チップの接続点は、各々同一機能入出力接
続点であることを特徴とする請求項6記載の半導体ウェ
ハ。7. The semiconductor wafer according to claim 6, wherein connection points of the plurality of integrated circuit chips connected to the test pads are input / output connection points of the same function.
れるテスト用パッドが配置されている前記複数の分割ラ
インに対して、前記複数の集積回路チップ内部のテスト
回路が線対称に配置されたことを特徴とする請求項5記
載の半導体ウェハ。8. A test circuit inside the plurality of integrated circuit chips is arranged line-symmetrically with respect to the plurality of divided lines on which test pads shared with the plurality of integrated circuit chips are arranged. 6. The semiconductor wafer according to claim 5, wherein:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Country Status (1)
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040525 |