JP2002132185A - 薄膜トランジスタとその製造方法、それを用いたｔｆｔアレイ、液晶表示装置、ｅｌ表示装置 - Google Patents
薄膜トランジスタとその製造方法、それを用いたｔｆｔアレイ、液晶表示装置、ｅｌ表示装置Info
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- JP2002132185A JP2002132185A JP2000326585A JP2000326585A JP2002132185A JP 2002132185 A JP2002132185 A JP 2002132185A JP 2000326585 A JP2000326585 A JP 2000326585A JP 2000326585 A JP2000326585 A JP 2000326585A JP 2002132185 A JP2002132185 A JP 2002132185A
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Landscapes
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- Electroluminescent Light Sources (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 携帯機器等に用いていくディスプレイでは高
精細化と高信頼性化が極めて重要である。特にBT耐性を
高めることは安定した特性の維持と画質を維持する上で
重要である。BT耐性にはゲート電極の膜質が大きく影響
する。 【解決手段】 ゲート絶縁膜とゲート電極を構成する膜
中に含まれる水分を制御することで、両者の界面反応を
抑えBT耐性を向上させる。これによって高信頼性のTFT
アレイを実現する事ができる。
精細化と高信頼性化が極めて重要である。特にBT耐性を
高めることは安定した特性の維持と画質を維持する上で
重要である。BT耐性にはゲート電極の膜質が大きく影響
する。 【解決手段】 ゲート絶縁膜とゲート電極を構成する膜
中に含まれる水分を制御することで、両者の界面反応を
抑えBT耐性を向上させる。これによって高信頼性のTFT
アレイを実現する事ができる。
Description
【０００１】
【発明の属する技術分野】本技術は液晶ディスプレイに
用いる薄膜トランジスタアレイおよびそれに用いる配線
材料に関するものである。
用いる薄膜トランジスタアレイおよびそれに用いる配線
材料に関するものである。
【０００２】
【従来の技術】現在マルチメディア機器や携帯、通信機
器には非常に多くの液晶ディスプレイが用いられてきて
いる。また、これらの電子機器から液晶ディスプレイに
対して求められている共通の要求は大画面化と高精細
化、それと高信頼性である。特に最近では携帯機器に非
常に多くの液晶ディスプレイが用いられてきているた
め、さらに高信頼性のパネルが要求されてきている。
器には非常に多くの液晶ディスプレイが用いられてきて
いる。また、これらの電子機器から液晶ディスプレイに
対して求められている共通の要求は大画面化と高精細
化、それと高信頼性である。特に最近では携帯機器に非
常に多くの液晶ディスプレイが用いられてきているた
め、さらに高信頼性のパネルが要求されてきている。
【０００３】信頼性を向上させるためには多くの要因が
関与してくる。たとえば半導体層の結晶性、ゲート絶縁
膜の膜質、ゲートメタルの膜質、またこれらの材料間の
界面状態等である。一般的に信頼性を評価するにはAC耐
性評価、BT耐性評価等が行われる。中でもBT耐性は動作
の安定性を保証するものであるから、その確保には性能
を十分に発揮する上でも大変重要な信頼性項目となる。
関与してくる。たとえば半導体層の結晶性、ゲート絶縁
膜の膜質、ゲートメタルの膜質、またこれらの材料間の
界面状態等である。一般的に信頼性を評価するにはAC耐
性評価、BT耐性評価等が行われる。中でもBT耐性は動作
の安定性を保証するものであるから、その確保には性能
を十分に発揮する上でも大変重要な信頼性項目となる。
【０００４】以下に現行技術の課題とBT信頼性の重要性
を述べる。
を述べる。
【０００５】まず、図１に従来技術における薄膜トラン
ジスタの断面構成を示す。ガラス基板１０上に半導体層
１２が形成され、ゲート絶縁膜１３を介してゲート電極
１４が形成されている。ゲート電極材料としてはMoW合
金を用い、形成方法としてはスパッタ方式を用いてい
る。ソース電極１８およびドレイン電極１９はゲート電
極１４に対して自己整合的にイオン注入されて形成され
ている。また、ゲート電極１４とソース電極１８および
ドレイン電極１９は層間絶縁膜１７を介して多層配線構
造となっている。
ジスタの断面構成を示す。ガラス基板１０上に半導体層
１２が形成され、ゲート絶縁膜１３を介してゲート電極
１４が形成されている。ゲート電極材料としてはMoW合
金を用い、形成方法としてはスパッタ方式を用いてい
る。ソース電極１８およびドレイン電極１９はゲート電
極１４に対して自己整合的にイオン注入されて形成され
ている。また、ゲート電極１４とソース電極１８および
ドレイン電極１９は層間絶縁膜１７を介して多層配線構
造となっている。
【０００６】
【発明が解決しようとする課題】信頼性試験としてBT耐
性試験を行うが、その試験前後のnchのId-Vg特性を図５
に示す。BT耐性試験の条件は温度85℃でゲート電極に+3
0Vを一定時間印可しId-Vg特性の変化を見たものであ
る。
性試験を行うが、その試験前後のnchのId-Vg特性を図５
に示す。BT耐性試験の条件は温度85℃でゲート電極に+3
0Vを一定時間印可しId-Vg特性の変化を見たものであ
る。
【０００７】図５に示すようにたとえばBT耐性の悪いト
ランジスタであると電圧印可時間が約600sec程度で数
V、しきい値電圧Vthがマイナス方向にシフトしてしま
う。（BT耐性試験前の電気特性５１、試験後の電気特性
５２で示す。）このように特性が変動してしまうと以下
のような問題が生じる。
ランジスタであると電圧印可時間が約600sec程度で数
V、しきい値電圧Vthがマイナス方向にシフトしてしま
う。（BT耐性試験前の電気特性５１、試験後の電気特性
５２で示す。）このように特性が変動してしまうと以下
のような問題が生じる。
【０００８】試験前の特性ではVg=0Vの時のトランジス
タに流れる電流は十分に小さく（点５３で示す）、回路
としては動作していない状態である。しかし試験後の特
性５２ではVg=0Vの時のトランジスタに流れる電流はか
なり大きくなり（点５４で示す）、Vg=０Vで回路として
は動作させていないにもかかわらず、トランジスタには
かなりの量の電流が流れていることになる。このような
状態になると回路としては誤動作を起こすだけではな
く、発熱によって最後には完全に動作しなくなる。
タに流れる電流は十分に小さく（点５３で示す）、回路
としては動作していない状態である。しかし試験後の特
性５２ではVg=0Vの時のトランジスタに流れる電流はか
なり大きくなり（点５４で示す）、Vg=０Vで回路として
は動作させていないにもかかわらず、トランジスタには
かなりの量の電流が流れていることになる。このような
状態になると回路としては誤動作を起こすだけではな
く、発熱によって最後には完全に動作しなくなる。
【０００９】このようにBT耐性試験ではストレスに対し
てId-Vg特性が変化しないことが重要となる。
てId-Vg特性が変化しないことが重要となる。
【００１０】この劣化現象はゲート絶縁膜とゲート電極
の界面で起こる反応に起因している。ゲート電極に用い
ているMoWのＷが界面で酸化反応を起こすことによって
電荷を発生し、それが電界によってチャネル部分に引き
寄せられてしきい値電圧をマイナス方向にシフトさせる
ことになる。
の界面で起こる反応に起因している。ゲート電極に用い
ているMoWのＷが界面で酸化反応を起こすことによって
電荷を発生し、それが電界によってチャネル部分に引き
寄せられてしきい値電圧をマイナス方向にシフトさせる
ことになる。
【００１１】よってこの課題を解決するには両者の界面
での酸化反応を防ぐことが重要になる。
での酸化反応を防ぐことが重要になる。
【００１２】
【課題を解決するための手段】絶縁性基板上に絶縁性下
地膜とチャネル領域とソース・ドレイン領域からなる半
導体薄膜とゲート絶縁膜とゲート電極とソース・ドレイ
ン電極を有し、ゲート電極にMoW合金を用いた薄膜トラ
ンジスタにおいて、ゲート絶縁膜およびゲート電極であ
るMoW膜中の水分が50ppm以下に制御する。
地膜とチャネル領域とソース・ドレイン領域からなる半
導体薄膜とゲート絶縁膜とゲート電極とソース・ドレイ
ン電極を有し、ゲート電極にMoW合金を用いた薄膜トラ
ンジスタにおいて、ゲート絶縁膜およびゲート電極であ
るMoW膜中の水分が50ppm以下に制御する。
【００１３】絶縁性基板上に絶縁性下地膜とチャネル領
域とソース・ドレイン領域からなる半導体薄膜とゲート
絶縁膜とゲート電極とソース・ドレイン電極を有する薄
膜トランジスタの製造において、絶縁性基板上に下地層
と半導体層を形成する工程、半導体層上にゲート絶縁膜
層を形成する工程、次工程以降で加えられる温度以上で
ゲート絶縁膜を熱処理する工程、ゲート絶縁膜上にMoW
合金からなるゲート電極を形成する工程によって薄膜ト
ランジスタを製造する。
域とソース・ドレイン領域からなる半導体薄膜とゲート
絶縁膜とゲート電極とソース・ドレイン電極を有する薄
膜トランジスタの製造において、絶縁性基板上に下地層
と半導体層を形成する工程、半導体層上にゲート絶縁膜
層を形成する工程、次工程以降で加えられる温度以上で
ゲート絶縁膜を熱処理する工程、ゲート絶縁膜上にMoW
合金からなるゲート電極を形成する工程によって薄膜ト
ランジスタを製造する。
【００１４】
【発明の実施の形態】本発明における薄膜トランジスタ
の構造を以下で説明する。
の構造を以下で説明する。
【００１５】まず図１に本発明における薄膜トランジス
タの構造断面図を示す。
タの構造断面図を示す。
【００１６】絶縁性基板１０上に下地膜１１が形成さ
れ、その上に半導体層１２が形成され、ゲート絶縁膜１
３を介してゲート電極１４が形成されている。ソース電
極１８およびドレイン電極１９はゲート電極１４に対し
て自己整合的にイオン注入されて形成されている。ま
た、ゲート電極１４とソース電極１８およびドレイン電
極１９は層間絶縁膜１７を介して多層配線構造となって
いる。
れ、その上に半導体層１２が形成され、ゲート絶縁膜１
３を介してゲート電極１４が形成されている。ソース電
極１８およびドレイン電極１９はゲート電極１４に対し
て自己整合的にイオン注入されて形成されている。ま
た、ゲート電極１４とソース電極１８およびドレイン電
極１９は層間絶縁膜１７を介して多層配線構造となって
いる。
【００１７】この構造において半導体層１２の厚みは30
0〜800Å程度であり、ゲート絶縁膜１３はシリコン酸化
膜を用い、厚みは600〜1500Å程度である。また、ゲー
ト電極１４にはMoW合金をもちい、その厚みは1500〜300
0Åである。このとき、ゲート絶縁膜１３とゲート電極
１４の膜中に含まれる水分を50ppm以下に抑えた膜を用
いた。膜中水分を抑えるには次のような方法を用いた。
ゲート絶縁膜１３はプラズマCVD法で形成するが、今回
はTEOS膜を用いた。ゲート絶縁膜１３を形成した後、次
工程で加えられる温度以上の温度で熱処理することで膜
中の水分を除去した。本実施形態では600℃で１時間、
窒素雰囲気中で熱処理を行った。このとき次工程で加え
られる温度以上の温度で熱処理することが重要で、ゲー
ト絶縁膜１３とゲート電極１４の界面が形成された時の
温度以上が次工程で加わって、膜中水分が抜け出して両
者の界面を変化させることを防ぐ為である。上記の熱処
理によって膜中に数％含まれていた水分を50ppm以下に
低減することが出来る。また、ゲート電極１４のMoW膜
はスパッタ法で形成した。このとき吸着水分の影響を抑
えた状態で成膜する事が重要で、成膜時には150℃以上
の加熱をしながら成膜する事や、ターゲット内の不純物
ガスや水分についても十分に制御しておくことが重要で
ある。
0〜800Å程度であり、ゲート絶縁膜１３はシリコン酸化
膜を用い、厚みは600〜1500Å程度である。また、ゲー
ト電極１４にはMoW合金をもちい、その厚みは1500〜300
0Åである。このとき、ゲート絶縁膜１３とゲート電極
１４の膜中に含まれる水分を50ppm以下に抑えた膜を用
いた。膜中水分を抑えるには次のような方法を用いた。
ゲート絶縁膜１３はプラズマCVD法で形成するが、今回
はTEOS膜を用いた。ゲート絶縁膜１３を形成した後、次
工程で加えられる温度以上の温度で熱処理することで膜
中の水分を除去した。本実施形態では600℃で１時間、
窒素雰囲気中で熱処理を行った。このとき次工程で加え
られる温度以上の温度で熱処理することが重要で、ゲー
ト絶縁膜１３とゲート電極１４の界面が形成された時の
温度以上が次工程で加わって、膜中水分が抜け出して両
者の界面を変化させることを防ぐ為である。上記の熱処
理によって膜中に数％含まれていた水分を50ppm以下に
低減することが出来る。また、ゲート電極１４のMoW膜
はスパッタ法で形成した。このとき吸着水分の影響を抑
えた状態で成膜する事が重要で、成膜時には150℃以上
の加熱をしながら成膜する事や、ターゲット内の不純物
ガスや水分についても十分に制御しておくことが重要で
ある。
【００１８】次にその製造方法を図２を用いて説明す
る。
る。
【００１９】まず（ａ）に示すように絶縁性基板１０上
に下地膜１１、半導体層１２を形成する。この半導体層
１２はたとえばアモルファスシリコンを形成後エキシマ
レーザーアニール(ELA)で結晶化させたポリシリコンな
どを用いた。厚みは300〜800Å程度とした。また、下地
膜１１にはシリコン酸化膜を用い、その厚みは4000〜80
00Åとした。その後、（ｂ）に示すようにフォトレジス
ト３１によって半導体層１２を残したい部分にだけパタ
ーンニングする。ドライエッチングによって半導体層１
２の不要な部分をエッチング除去してしまう。その後
（ｃ）に示すようにゲート絶縁膜１３を形成する。今回
はゲート絶縁膜１３をTEOS膜をプラズマCVD法で形成し
た。その後ゲート絶縁膜１３を熱処理炉で熱処理を行
う。今回は600℃で１時間、窒素雰囲気中で処理した。
この処理によってゲート絶縁膜１３中に含まれる水分を
50ppm以下にまで低減することが出来る。その後（ｄ）
に示すようにゲート電極１４を形成する。このときゲー
ト電極１４はスパッタ法でMoW合金をターゲットに用い
て成膜した。また、熱処理を行う工程としてはゲート電
極１４を形成するスパッタ装置内でMoW合金を成膜する
前に別チャンバー内で行っても良い。熱処理後、真空内
連続でゲート電極を成膜するとゲート絶縁膜表面に吸着
した水分の影響を除去出来るので望ましい。
に下地膜１１、半導体層１２を形成する。この半導体層
１２はたとえばアモルファスシリコンを形成後エキシマ
レーザーアニール(ELA)で結晶化させたポリシリコンな
どを用いた。厚みは300〜800Å程度とした。また、下地
膜１１にはシリコン酸化膜を用い、その厚みは4000〜80
00Åとした。その後、（ｂ）に示すようにフォトレジス
ト３１によって半導体層１２を残したい部分にだけパタ
ーンニングする。ドライエッチングによって半導体層１
２の不要な部分をエッチング除去してしまう。その後
（ｃ）に示すようにゲート絶縁膜１３を形成する。今回
はゲート絶縁膜１３をTEOS膜をプラズマCVD法で形成し
た。その後ゲート絶縁膜１３を熱処理炉で熱処理を行
う。今回は600℃で１時間、窒素雰囲気中で処理した。
この処理によってゲート絶縁膜１３中に含まれる水分を
50ppm以下にまで低減することが出来る。その後（ｄ）
に示すようにゲート電極１４を形成する。このときゲー
ト電極１４はスパッタ法でMoW合金をターゲットに用い
て成膜した。また、熱処理を行う工程としてはゲート電
極１４を形成するスパッタ装置内でMoW合金を成膜する
前に別チャンバー内で行っても良い。熱処理後、真空内
連続でゲート電極を成膜するとゲート絶縁膜表面に吸着
した水分の影響を除去出来るので望ましい。
【００２０】その後（ｅ）に示すようにイオンシャワー
ドーピングでソース領域１５、ドレイン領域１６を形成
して、（ｆ）に示すようにソース電極１８、ドレイン電
極１９を、層間絶縁膜１７を介して形成して、トランジ
スタ構造を作りあげた。
ドーピングでソース領域１５、ドレイン領域１６を形成
して、（ｆ）に示すようにソース電極１８、ドレイン電
極１９を、層間絶縁膜１７を介して形成して、トランジ
スタ構造を作りあげた。
【００２１】次に上述した構造および製造方法で作製し
た薄膜トランジスタを用いたアレイをTFT駆動型の液晶
表示装置に応用した実施形態を図３を用いて説明する。
上述した薄膜トランジスタ５１をガラス基板上に全面に
形成した薄膜トランジスタアレイ５２をつくる。このト
ランジスタアレイ５２と対向電極５３を形成した対向基
板５４との間に液晶５５を挟み込んで液晶表示装置を完
成させる。
た薄膜トランジスタを用いたアレイをTFT駆動型の液晶
表示装置に応用した実施形態を図３を用いて説明する。
上述した薄膜トランジスタ５１をガラス基板上に全面に
形成した薄膜トランジスタアレイ５２をつくる。このト
ランジスタアレイ５２と対向電極５３を形成した対向基
板５４との間に液晶５５を挟み込んで液晶表示装置を完
成させる。
【００２２】次に上述した構造および製造方法で作製し
た薄膜トランジスタを用いたアレイをTFT駆動型のＥＬ
表示装置に応用した実施形態を図４を用いて説明する。
上述した薄膜トランジスタ５１をガラス基板上に全面に
形成した薄膜トランジスタアレイ６１をつくる。各トラ
ンジスタ５１のドレイン電極６２側に引き出し電極６３
を形成して、この上に発光体６４を形成してＥＬ表示装
置を完成させる。
た薄膜トランジスタを用いたアレイをTFT駆動型のＥＬ
表示装置に応用した実施形態を図４を用いて説明する。
上述した薄膜トランジスタ５１をガラス基板上に全面に
形成した薄膜トランジスタアレイ６１をつくる。各トラ
ンジスタ５１のドレイン電極６２側に引き出し電極６３
を形成して、この上に発光体６４を形成してＥＬ表示装
置を完成させる。
【００２３】
【発明の効果】以上説明してきたように、本発明によれ
ば、BTストレスに対して耐性が高く、安定した特性を維
持することができ、信頼性の高いトランジスタを実現す
ることができる。この事により高画質で信頼性の高いTF
Tアレイを実現することが可能となる。
ば、BTストレスに対して耐性が高く、安定した特性を維
持することができ、信頼性の高いトランジスタを実現す
ることができる。この事により高画質で信頼性の高いTF
Tアレイを実現することが可能となる。
【図１】本発明の実施形態における薄膜トランジスタの
構造断面図
構造断面図
【図２】本発明の実施形態における薄膜トランジスタの
製造方法断面図
製造方法断面図
【図３】本発明の薄膜トランジスタを用いた液晶表示装
置図
置図
【図４】本発明の薄膜トランジスタを用いたEL表示装置
図
図
【図５】従来例におけるBT耐性試験前後のnchのId-Vg特
性図
性図
１１ 下地膜 １２ 半導体層 １３ ゲート絶縁膜 １４ ゲート電極 １５ ソース領域 １６ ドレイン領域 １７ 層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｂ 33/26 Ｈ０１Ｌ 29/78 ６１７Ｍ ６１７Ｖ ６２７Ｆ Ｆターム(参考） 2H092 JA25 JA29 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB52 JB57 KA05 KA07 KA12 KA16 KA18 MA05 MA07 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA28 MA35 MA37 MA41 NA22 NA24 NA25 NA30 3K007 AB13 BA06 CA01 CA03 EB00 FA01 5C094 AA05 AA14 AA31 BA03 BA27 BA43 CA19 DA13 EA04 EA07 EB05 FB14 GB10 5F110 AA14 BB01 CC02 DD02 DD13 EE06 EE44 EE50 FF02 FF07 FF30 FF36 GG02 GG13 GG25 HJ12 NN02 NN71 NN72 PP03 QQ11
Claims (10)
- 【請求項１】 絶縁性基板上に絶縁性下地膜とチャネル
領域とソース・ドレイン領域からなる半導体薄膜とゲー
ト絶縁膜とゲート電極とソース・ドレイン電極を有し、
前記ゲート電極にMoW合金を用いた薄膜トランジスタで
あって、 前記ゲート絶縁膜および前記ゲート電極であるMoW膜中
の水分が50ppm以下であることを特徴とした薄膜トラン
ジスタ。 - 【請求項２】 ゲート絶縁膜がTEOS膜であることを特徴
とする請求項１に記載の薄膜トランジスタ。 - 【請求項３】 絶縁性基板上に絶縁性下地膜とチャネル
領域とソース・ドレイン領域からなる半導体薄膜とゲー
ト絶縁膜とゲート電極とソース・ドレイン電極を有する
薄膜トランジスタの製造方法であって、絶縁性基板上に
下地層と半導体層を形成する工程、前記半導体層上にゲ
ート絶縁膜層を形成する工程、次工程以降で加えられる
温度以上で前記ゲート絶縁膜を熱処理する工程、前記ゲ
ート絶縁膜上にMoW合金からなるゲート電極を形成する
工程を特徴としたゲート領域、ソース、ドレイン領域を
有した薄膜トランジスタの製造方法。 - 【請求項４】 ゲート絶縁膜の熱処理をゲート電極であ
るMoWを形成する装置内で前記MoWを形成する前に行い、
その後真空内連続でMoWを形成することを特徴としたゲ
ート領域、ソース、ドレイン領域を有した請求項３に記
載の薄膜トランジスタの製造方法。 - 【請求項５】 請求項１または２記載の薄膜トランジス
タをマトリクス状に配置したことを特徴とした薄膜トラ
ンジスタアレイ。 - 【請求項６】 請求項３または４記載の薄膜トランジス
タの製造方法で前記薄膜トランジスタをマトリクス状に
配置したことを特徴とした薄膜トランジスタアレイの製
造方法。 - 【請求項７】 請求項１または２記載の薄膜トランジス
タをマトリクス状に配置した薄膜トランジスタアレイを
有する第一の基板と対向する電極を配置した第二の基板
間に液晶を挟持したことを特徴とした液晶表示装置。 - 【請求項８】 請求項３または４記載の薄膜トランジス
タ製造方法によってマトリクス状に配置した薄膜トラン
ジスタアレイを有する第一の基板と対向する電極を配置
した第二の基板間に液晶を挟持したことを特徴とした液
晶表示装置の製造方法。 - 【請求項９】 請求項１または２記載の薄膜トランジス
タをマトリクス状に配置した薄膜トランジスタアレイを
有する第一の基板と対向する電極を配置した第二の基板
間にエレクトロルミネッセンス材料を挟持したことを特
徴としたエレクトロルミネッセンス表示装置。 - 【請求項１０】 請求項３または４記載の薄膜トランジ
スタ製造方法によってマトリクス状に配置した薄膜トラ
ンジスタアレイを有する第一の基板と対向する電極を配
置した第二の基板間にエレクトロルミネッセンス材料を
挟持したことを特徴としたエレクトロルミネッセンス表
示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000326585A JP2002132185A (ja) | 2000-10-26 | 2000-10-26 | 薄膜トランジスタとその製造方法、それを用いたｔｆｔアレイ、液晶表示装置、ｅｌ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000326585A JP2002132185A (ja) | 2000-10-26 | 2000-10-26 | 薄膜トランジスタとその製造方法、それを用いたｔｆｔアレイ、液晶表示装置、ｅｌ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002132185A true JP2002132185A (ja) | 2002-05-09 |
Family
ID=18803745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000326585A Pending JP2002132185A (ja) | 2000-10-26 | 2000-10-26 | 薄膜トランジスタとその製造方法、それを用いたｔｆｔアレイ、液晶表示装置、ｅｌ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002132185A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012009842A (ja) * | 2010-05-21 | 2012-01-12 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
| JP2012094757A (ja) * | 2010-10-28 | 2012-05-17 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法 |
| US8785240B2 (en) | 2007-04-09 | 2014-07-22 | Canon Kabushiki Kaisha | Light-emitting apparatus and production method thereof |
-
2000
- 2000-10-26 JP JP2000326585A patent/JP2002132185A/ja active Pending
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| US8785240B2 (en) | 2007-04-09 | 2014-07-22 | Canon Kabushiki Kaisha | Light-emitting apparatus and production method thereof |
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| US9425045B2 (en) | 2010-05-21 | 2016-08-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including oxide semiconductor and manufacturing method thereof |
| US10186603B2 (en) | 2010-05-21 | 2019-01-22 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device including oxygen doping treatment |
| JP2012094757A (ja) * | 2010-10-28 | 2012-05-17 | Fujifilm Corp | 薄膜トランジスタおよびその製造方法 |
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