JP2002124867A - Integrated semiconductor circuit device and electronic apparatus - Google Patents
Integrated semiconductor circuit device and electronic apparatusInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＩＳトランジス
タを搭載した半導体集積回路装置に係り、特に、電磁波
の輻射強度の低減対策に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device equipped with a MIS transistor, and more particularly to a measure for reducing the radiation intensity of electromagnetic waves.
【０００２】[0002]
【従来の技術】従来より、電子機器からＥＭＩ輻射(Ele
ctro Magnetic Interference) と呼ばれる不要な電磁輻
射が発生することが知られている。このＥＭＩ輻射は、
他の電子機器の動作を妨害する可能性があるためにでき
るだけ少ないことが要望されており、その輻射強度は法
的規制の対象とさえなっている。ＥＭＩ輻射が発生する
原因は種々あるが、電子機器を構成するＬＳＩ内に設け
られているきわめて多数のトランジスタ特にＣＭＯＳ集
積回路中におけるＭＯＳトランジスタの動作特性がその
原因として重要である。ＭＯＳトランジスタは、スイッ
チング波形が急峻な電圧，電流の変化を伴い高周波数成
分を含んでいるので、この急峻な変化に応じて電子機器
内のアンテナとなる部分から不要輻射が発生するからで
ある。2. Description of the Related Art Conventionally, EMI radiation (Ele
It is known that unnecessary electromagnetic radiation called ctro Magnetic Interference) occurs. This EMI radiation
Since there is a possibility of interfering with the operation of other electronic devices, there is a demand for as little as possible, and the radiation intensity is even subject to legal regulations. Although there are various causes for the generation of EMI radiation, the operating characteristics of an extremely large number of transistors provided in an LSI constituting an electronic device, particularly, MOS transistors in a CMOS integrated circuit are important as the cause. This is because the MOS transistor has a switching waveform that includes a high frequency component accompanied by a steep change in voltage and current, so that unnecessary radiation is generated from a portion serving as an antenna in an electronic device according to the steep change.
【０００３】数十ＧＨｚまでの周波数領域においては、
半導体集積回路装置単体ではアンテナとなる部分がほと
んどないためにＥＭＩ輻射強度は小さいが、半導体集積
回路装置である半導体チップがプリント基板やパッケー
ジに実装されると、数ｃｍから数１０ｃｍに引き回され
た電源線や信号線がアンテナとなりＥＭＩ輻射の強度は
大きくなる。また、ＥＭＩ輻射の強度は実装形態にも大
きく依存し、アンテナとなる部分が多くなるような実装
形態はできるだけ避けることが好ましい。そのための一
般的な対策としては、プリント基板における電源と信号
線のパターン形状の変更やフェライトビーズなどの高周
波電流を抑制する機能を有する部品の組込が挙げられる
が、これらの対策は経験則に基づくことが多いために、
効果の予測が困難でありコストもかかる。したがって、
半導体集積回路装置中のＭＯＳトランジスタのレベルで
ＥＭＩ輻射対策を施し、これによって、ＥＭＩ輻射を意
識せずに実装形態の自由度を確保することが好ましいと
いえよう。In the frequency range up to several tens of GHz,
The EMI radiation intensity is small because the semiconductor integrated circuit device alone has almost no portion serving as an antenna. The power line and the signal line that have been used as antennas increase the intensity of EMI radiation. Further, the intensity of EMI radiation greatly depends on the mounting form, and it is preferable to avoid a mounting form in which the number of antennas is increased as much as possible. Common measures for this include changing the pattern of the power supply and signal lines on the printed circuit board and incorporating components that have the function of suppressing high-frequency currents, such as ferrite beads. Based on
The effects are difficult to predict and costly. Therefore,
It can be said that it is preferable to take measures against EMI radiation at the level of the MOS transistor in the semiconductor integrated circuit device, thereby securing the degree of freedom of the mounting form without being conscious of EMI radiation.
【０００４】特に、近年のＣＭＯＳ半導体集積回路装置
中のＭＯＳトランジスタは微細化技術の進歩もあって高
速動作化されており、ＭＯＳトランジスタのスイッチン
グ動作，つまり立ち上がり，立ち下がり動作の高速化に
伴ってＥＭＩ輻射の強度がますます増大しつつあり、か
かる点からも、ＭＯＳトランジスタの動作特性との関連
からＥＭＩ輻射を効果的に低減する手段が要望されてい
る。In particular, MOS transistors in CMOS semiconductor integrated circuit devices in recent years have been operating at high speeds due to advances in miniaturization technology, and the switching operations of MOS transistors, ie, the rising and falling operations, have been accelerated. The intensity of EMI radiation is increasing more and more, and in view of this, there is a need for a means for effectively reducing EMI radiation in relation to the operating characteristics of MOS transistors.
【０００５】そこで、半導体集積回路装置中のＭＯＳト
ランジスタの動作特性との関連においてＥＭＩ輻射を低
減する方法として、以下のような提案がなされている。Therefore, the following proposal has been made as a method for reducing EMI radiation in relation to the operating characteristics of MOS transistors in a semiconductor integrated circuit device.
【０００６】（１） トランジスタサイズを最適化する
ように調整する。つまり、電圧波形の立ち上がり立ち下
がり速度（スルーレートと呼ぶ）をできるかぎり遅くし
て電圧振幅に含まれる周波数の高調波成分を小さくした
り、トランジスタのスイッチング動作における電流波形
のスルーレートならびに最大値を低減することにより、
電源線等より発生する電磁波の強度を抑制する。(1) Adjust so as to optimize the transistor size. That is, the rising and falling speeds (called slew rates) of the voltage waveforms are made as slow as possible to reduce the harmonic components of the frequency included in the voltage amplitude, or to reduce the slew rate and the maximum value of the current waveform in the switching operation of the transistor. By reducing
Suppress the intensity of electromagnetic waves generated from power lines and the like.
【０００７】（２） トランジスタの同時スイッチング
を回避する。つまり、スイッチング時刻を細かく分散さ
せるように遅延時間の調節を行なうことにより、同時ス
イッチングによって一時期に集中して電源線に電磁波
（ＥＭＩ輻射）が発生するのを緩和して、電源線等から
発生するＥＭＩ輻射の強度を低減する。(2) Avoid simultaneous switching of transistors. In other words, by adjusting the delay time so as to finely disperse the switching time, it is possible to reduce the generation of electromagnetic waves (EMI radiation) on the power supply line concentrated at one time due to the simultaneous switching and to generate the electromagnetic wave from the power supply line. Reduce the intensity of EMI radiation.
【０００８】（３） クロック信号を周波数変調してＥ
ＭＩ輻射を低減する技術である拡散スペクトラムクロッ
クシステムを用い、クロック系より発生する電磁波の強
度を抑制する。(3) The frequency of the clock signal is modulated and E
A spread spectrum clock system, which is a technique for reducing MI radiation, is used to suppress the intensity of electromagnetic waves generated from the clock system.
【０００９】ここで、拡散スペクトラムクロックシステ
ムとは、クロックの周波数（ｆc ）を変調周波数（ｆm
）の周期でわずかの幅（δ）をもって変動させること
により、高周波数領域におけるクロックの高調波のＥＭ
Ｉ輻射のエネルギーの分布を拡散させてそのピーク値を
下げる手法であり近年のＣＭＯＳ半導体集積回路装置で
は広く用いられ、米国特許USP5488627 "Spread Spectru
m Clock Generator andAssociated Method"などに記載
されている。例えば、拡散スペクトラムクロックシステ
ムの採用により、例えば変調周波数（ｆm ）を５０ＫＨ
ｚ、周波数変位（δ）をクロック周波数（ｆc ）の０．
５％程度に設定することにより１０ｄＢ程度のＥＭＩ輻
射の電界強度の低減ができる。高周波数領域におけるク
ロックの高調波強度分布の広がり幅はδ程度でありその
形状は１／ｆm 周期のδの時間変動（変調プロファイル
と呼ぶ）で決定されることが知られている。一般に、ク
ロック系の回路はクロック信号を生成するクロック発生
回路と生成されたクロックを集積回路内の各回路に分配
供給するクロックバッファとにより構成される。そし
て、拡散スペクトラムクロックシステムは、クロック発
生回路によって周波数変調されたクロックを生成し、こ
の周波数変調されたクロックをクロックバッファから各
回路に供給するように構成されている。Here, the spread spectrum clock system refers to a system in which the clock frequency (fc) is changed to the modulation frequency (fm).
) With a small width (δ) in the period, the EM of the harmonic of the clock in the high frequency region
This is a method of lowering the peak value by diffusing the distribution of the energy of I-radiation. This method is widely used in recent CMOS semiconductor integrated circuit devices and disclosed in US Pat. No. 5,488,627 "Spread Spectru
m Clock Generator and Associated Method ". For example, by employing a spread spectrum clock system, for example, the modulation frequency (fm) is set to 50 KH.
z, the frequency displacement (δ) is set to 0.0 of the clock frequency (fc).
By setting it to about 5%, the electric field intensity of EMI radiation of about 10 dB can be reduced. It is known that the spread width of the harmonic intensity distribution of the clock in the high frequency region is about δ, and its shape is determined by the time variation (referred to as modulation profile) of δ with a period of 1 / fm. In general, a clock-related circuit includes a clock generation circuit that generates a clock signal and a clock buffer that distributes the generated clock to each circuit in the integrated circuit. The spread spectrum clock system is configured to generate a clock frequency-modulated by a clock generation circuit, and to supply the frequency-modulated clock from a clock buffer to each circuit.
【００１０】[0010]
【発明が解決しようとする課題】しかしながら、上述の
各方法（１）〜（３）には、それぞれ以下のような不具
合がある。However, each of the above methods (1) to (3) has the following disadvantages.
【００１１】方法（１）のごとく半導体集積回路装置内
のＭＯＳトランジスタのサイズを最適化して信号波形の
立ち上がり及び立ち下がり時間を最も遅くなるように調
整したり、方法（２）のごとく同時スイッチングを避け
るようにタイミング設計することは、ＥＭＩ対策を考え
ない設計においては不要であった精度の高いトランジス
タレベルのタイミングシミュレーションとレイアウト修
正のくり返しが必要となり設計工数を著しく増加させ
る。また、回路に要求される動作が高速になる程このよ
うな調整に割けるタイミングの設計スペックに対する余
裕が減少するために、ＭＯＳトランジスタ個々のタイミ
ング調整は困難となる。[0011] As in the method (1), the size of the MOS transistor in the semiconductor integrated circuit device is optimized to adjust the rise and fall times of the signal waveform to be the slowest, and the simultaneous switching is performed as in the method (2). To avoid the timing design, it is necessary to repeat the timing simulation of the transistor level with high accuracy and the layout correction which are unnecessary in the design without considering the EMI countermeasure, and the design man-hour is remarkably increased. In addition, as the operation required for the circuit becomes faster, the margin for the design specifications of the timing that can be divided into such adjustments decreases, so that it becomes more difficult to adjust the timing of each MOS transistor.
【００１２】方法（３）のような拡散スペクトラムクロ
ックシステムを用いる場合、本来のクロック性能を悪化
させるという不具合や、クロック系統が複数必要となっ
て煩雑，複雑な構成になるという不具合がある。When the spread spectrum clock system as in the method (3) is used, there are problems that the original clock performance is deteriorated and that a plurality of clock systems are required, resulting in a complicated and complicated structure.
【００１３】本発明の目的は、半導体集積回路装置中の
ＭＯＳトランジスタの動作特性を考慮しつつ、比較的簡
素な設計・構成によって各ＭＯＳトランジスタの立ち上
がり立ち下がり動作を微細に分散させる手段を講ずるこ
とにより、高速動作しながらもＥＭＩ輻射の少ない半導
体集積回路装置を実現することにある。An object of the present invention is to provide a means for finely dispersing the rising and falling operations of each MOS transistor by a relatively simple design and configuration while taking into consideration the operating characteristics of the MOS transistors in a semiconductor integrated circuit device. Accordingly, it is an object of the present invention to realize a semiconductor integrated circuit device which operates at a high speed and generates less EMI radiation.
【００１４】[0014]
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体基板の基板領域に囲まれる領域に設けら
れたソース及びドレインと、上記半導体基板上の上記ソ
ース・ドレイン間に位置する領域に設けられたゲートと
を有するＭＩＳトランジスタの複数個を集積してなる半
導体集積回路装置において、上記複数のＭＩＳトランジ
スタは、ラッチアップが生じない範囲で、ある振幅で変
化する変調基板バイアスＶb が与えられるＰチャンネル
型変調ＭＩＳトランジスタと、ある振幅で変化する変調
基板バイアスＶb'が与えられるＮチャンネル型変調ＭＩ
Ｓトランジスタとのうち少なくともいずれか一方の変調
ＭＩＳトランジスタを含んでいる。A semiconductor integrated circuit device according to the present invention comprises a source and a drain provided in a region of a semiconductor substrate surrounded by a substrate region, and a region located between the source and the drain on the semiconductor substrate. In a semiconductor integrated circuit device in which a plurality of MIS transistors each having a gate provided therein are integrated, the plurality of MIS transistors are provided with a modulation substrate bias Vb that changes at a certain amplitude within a range in which latch-up does not occur. P-channel type modulation MIS transistor and an N-channel type modulation MI to which a modulation substrate bias Vb ′ that changes with a certain amplitude are given.
At least one of the S transistors and the modulation MIS transistor are included.
【００１５】これにより、変調ＭＩＳトランジスタの基
板領域に変調基板バイアスが与えられると、ラッチアッ
プが生じない範囲で、変調ＭＩＳトランジスタのスレッ
ショルド電圧及び電流駆動能力が時間的に変動する。し
たがって、例えば変調ＭＩＳトランジスタを含む相補型
論理ゲートは論理スレッショルド電圧，遅延時間，出力
波形の立ち上がりおよび立ち下がり時間が変調され、信
号の遷移時に輻射される電磁波のエネルギー分布のピー
クは変調が無い場合に比べて広がる。したがって、半導
体集積回路装置の動作を適正に維持しつつ、ピーク値が
低下しＥＭＩ輻射強度が低減されることになる。Thus, when a modulation substrate bias is applied to the substrate region of the modulation MIS transistor, the threshold voltage and the current driving capability of the modulation MIS transistor temporally fluctuate within a range in which latch-up does not occur. Therefore, for example, a complementary logic gate including a modulation MIS transistor is modulated when a logic threshold voltage, a delay time, and a rise and fall time of an output waveform are modulated. Spread compared to. Therefore, the peak value is reduced and the EMI radiation intensity is reduced while properly maintaining the operation of the semiconductor integrated circuit device.
【００１６】上記半導体集積回路装置において、上記Ｐ
チャンネル型変調ＭＩＳトランジスタには、複数のＭＩ
Ｓトランジスタは、上記ドレインの電位をＶddとし、上
記ソースの電位をＶssとし、そのときのドレイン−基板
領域間のＰＮ接合の順方向電圧をＶf としたときに、上
記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変
化する変調基板バイアスＶb が与えられ、上記Ｎチャン
ネル型変調ＭＩＳトランジスタには、ドレインの電位を
Ｖddとし、上記ソースの電位をＶssとし、そのときの基
板領域−ソース間のＰＮ接合の順方向電圧をＶf'とした
ときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，あ
る振幅で変化する変調基板バイアスＶb'が与えられるこ
とにより、相補型ＭＩＳトランジスタの構造において
も、寄生バイポーラトランジスタが作動する順方向の電
圧が印加されないので、寄生バイポーラトランジスタの
作動によるラッチアップなどの誤動作がより確実に防止
されることになる。In the above semiconductor integrated circuit device,
The channel-type modulation MIS transistor includes a plurality of MIs.
In the S transistor, when the potential of the drain is Vdd, the potential of the source is Vss, and the forward voltage of the PN junction between the drain and the substrate region at that time is Vf, Vb ≧ Vdd− In the range of Vf, a modulation substrate bias Vb which changes with a certain amplitude is given. In the N-channel type modulation MIS transistor, the drain potential is set to Vdd, the source potential is set to Vss, and the substrate region-source at that time is set. Assuming that the forward voltage of the PN junction between them is Vf ', a modulation substrate bias Vb' that changes with a certain amplitude in the range of Vb'≤Vss + Vf 'is applied to the substrate region, thereby providing a complementary MIS transistor. Even in the structure, since the forward voltage at which the parasitic bipolar transistor operates is not applied, latch-up due to the operation of the parasitic bipolar transistor can be prevented. Malfunction is more reliably prevented.
【００１７】スイッチング動作時に流れるドレインソー
ス電極間の電流の変化速度と変化量が規定値以上の上記
ＭＩＳトランジスタのゲート電極の駆動回路を含んでい
る場合には、上記駆動回路に上記変調ＭＩＳトランジス
タを配置することにより、電流変化が特に大きいＭＩＳ
トランジスタのゲート電極に変調された駆動回路の出力
が印加されるので、当該ＭＩＳトランジスタのスイッチ
ング（オン・オフ切り換わり）のタイミングが変調さ
れ、信号の遷移によって輻射される電磁波のエネルギー
分布のピークが広くなだらかになり、ＥＭＩ輻射の低減
効果を有効に発揮することができる。そして、複数のＭ
ＩＳトランジスタのうち変調ＭＩＳトランジスタにする
ものを限定することにより、基板バイアスの引き出し電
極をソース・ドレインの引き出し電極とは別途設けるこ
とによるレイアウト面積の増大を抑制することができ
る。In the case where a drive circuit for the gate electrode of the MIS transistor having a change rate and a change amount of the current flowing between the drain and source electrodes at the time of the switching operation which is equal to or more than a specified value is included, the drive circuit includes the modulation MIS transistor. By disposing, the MIS having a particularly large current change
Since the modulated output of the driving circuit is applied to the gate electrode of the transistor, the timing of switching (on / off switching) of the MIS transistor is modulated, and the peak of the energy distribution of the electromagnetic wave radiated by the signal transition is reduced. It becomes wide and gentle, and the effect of reducing EMI radiation can be effectively exhibited. And multiple M
By limiting the IS transistor to be a modulation MIS transistor, it is possible to suppress an increase in layout area caused by providing a substrate bias extraction electrode separately from a source / drain extraction electrode.
【００１８】上記変調ＭＩＳトランジスタを含む複数の
ＭＩＳトランジスタを有し、全体の遅延時間が互いに異
なる少なくとも２つの回路を備え、上記２つの回路のう
ち遅延時間が短いほうの回路には、遅延時間が長い方の
回路よりも振幅の大きい変調基板バイアスを与えるよう
に構成することにより、集積回路装置全体の信号伝達に
不具合を生じない範囲でＥＭＩ輻射を効果的に低減する
ことができる。A plurality of MIS transistors including the modulation MIS transistor are provided, and at least two circuits having different delay times are provided. A circuit having a shorter delay time among the two circuits has a delay time By providing a modulation substrate bias having a larger amplitude than that of the longer circuit, EMI radiation can be effectively reduced within a range that does not cause a problem in signal transmission of the entire integrated circuit device.
【００１９】上記変調基板バイアスの波形形状をプログ
ラミングする機能を有する変調基板バイアス発生回路を
さらに備えることにより、ひとつのデバイスで様々な実
装けいじょうに対応した種々の種類のデバイスを共通の
構成によって実現しつつ、ＥＭＩ輻射と動作速度のバラ
ンスが最適化された半導体集積回路装置が得られる。By further providing a modulation substrate bias generation circuit having a function of programming the waveform of the modulation substrate bias, various types of devices corresponding to various mountings can be realized by a single device with a common configuration. In addition, a semiconductor integrated circuit device in which the balance between the EMI radiation and the operation speed is optimized can be obtained.
【００２０】複数のメモリセルを配置してなるメモリセ
ルアレイ，メモリセルアレイの接続されるビット線対，
ビット線対のプリチャージを行なうためのプリチャージ
用トランジスタ，及びプリチャージトランジスタのゲー
ト電極を駆動するための駆動回路を備え、上記プリチャ
ージトランジスタ及び上記駆動回路のうち少なくともい
ずれか一方に上記変調ＭＩＳトランジスタを用いること
により、ビット線のプリチャージ動作時にプリチャージ
トランジスタに流れる電流に周波数変調を与えることが
できる。多数のビット線のプリチャージが行われると通
常は急速に大きくなるが、変調された電流を与えること
で、ＥＭＩ輻射のピークを低減することができる。A memory cell array in which a plurality of memory cells are arranged, a bit line pair connected to the memory cell array,
A precharge transistor for precharging the bit line pair; and a drive circuit for driving a gate electrode of the precharge transistor, wherein at least one of the precharge transistor and the drive circuit includes the modulation MIS. By using a transistor, frequency modulation can be applied to the current flowing through the precharge transistor during the precharge operation of the bit line. When a large number of bit lines are precharged, they usually increase rapidly, but by applying a modulated current, the peak of EMI radiation can be reduced.
【００２１】上記複数のＭＩＳトランジスタの一部であ
る複数のＭＩＳトランジスタを含む回路と、上記回路か
ら導出されるバス信号線と、上記回路内に設けられ、上
記バス信号線にデータを出力する駆動回路とを備えてい
る場合には、上記駆動回路に上記変調ＭＩＳトランジス
タを配置することにより、バスの駆動回路の電源電流な
らびに出力波形に周波数変調が与えられるので、バス幅
が多ビットになると通常は急速に大きくなるＥＭＩ輻射
のピーク値を低減することができる。A circuit including a plurality of MIS transistors which are a part of the plurality of MIS transistors, a bus signal line derived from the circuit, and a drive provided in the circuit and outputting data to the bus signal line In the case where the bus width is multi-bit, the power supply current and the output waveform of the bus drive circuit are frequency-modulated by disposing the modulation MIS transistor in the drive circuit. Can reduce the peak value of EMI radiation, which increases rapidly.
【００２２】半導体集積回路装置の外部機器と信号を受
け渡しするパッドの駆動回路を備え、上記パッドの駆動
回路に上記変調ＭＩＳトランジスタを配置することによ
り、パッドの出力波形のスルーレートに周波数変調が与
えられるので、ＥＭＩ輻射のピークが低減される。さら
に、電源電流に変調がかかっていることから、パッドの
駆動回路が同時に遷移することにより特に大きくなる電
源線からのＥＭＩ輻射のピークを低減することもでき
る。パッドの駆動回路のトランジスタは大電流が流れる
とともに装置外部のアンテナとして働く配線に直結され
るためＥＭＩ輻射のレベルも高いが、この場合にもＥＭ
Ｉ輻射を有効に低減することができる。A drive circuit for a pad for transferring a signal to and from an external device of the semiconductor integrated circuit device is provided, and the modulation MIS transistor is arranged in the drive circuit for the pad, whereby frequency modulation is applied to a slew rate of an output waveform of the pad. Therefore, the peak of the EMI radiation is reduced. Further, since the power supply current is modulated, it is also possible to reduce the peak of EMI radiation from the power supply line which becomes particularly large due to simultaneous transition of the pad drive circuits. The transistor of the pad driving circuit has a high level of EMI radiation because a large current flows and is directly connected to a wiring functioning as an antenna outside the device.
I radiation can be effectively reduced.
【００２３】本発明の電子機器は、第１の半導体集積回
路装置の複数個と、第２の半導体集積回路装置とを搭載
した電子機器において、上記第１の半導体集積回路装置
は、半導体基板の基板領域に囲まれる領域に設けられた
ソース及びドレインと、上記半導体基板上の上記ソース
・ドレイン間に位置する領域に設けられたゲートとを有
するＭＩＳトランジスタの複数個を集積してなる半導体
集積回路装置であって、上記複数のＭＩＳトランジスタ
は、ラッチアップが生じない範囲で、ある振幅で変化す
る変調基板バイアスＶb が与えられるＰチャンネル型変
調ＭＩＳトランジスタと、ある振幅で変化する変調基板
バイアスＶb'が与えられるＮチャンネル型変調ＭＩＳト
ランジスタとのうち少なくともいずれか一方の変調ＭＩ
Ｓトランジスタを含んでおり、上記第２の集積回路装置
は、上記各第１の半導体集積回路装置に供給する変調基
板バイアスを発生するための変調基板バイアス発生回路
を含んでいる。An electronic apparatus according to the present invention is an electronic apparatus equipped with a plurality of first semiconductor integrated circuit devices and a second semiconductor integrated circuit device, wherein the first semiconductor integrated circuit device has a semiconductor substrate. A semiconductor integrated circuit in which a plurality of MIS transistors each having a source and a drain provided in a region surrounded by a substrate region and a gate provided in a region located between the source and the drain on the semiconductor substrate are integrated In the device, the plurality of MIS transistors may be a P-channel type modulation MIS transistor to which a modulation substrate bias Vb varying at a certain amplitude is applied within a range where latch-up does not occur, and a modulation substrate bias Vb 'varying at a certain amplitude. Is applied to at least one of the N-channel type modulation MIS transistors
The second integrated circuit device includes an S transistor, and the second integrated circuit device includes a modulation substrate bias generation circuit for generating a modulation substrate bias supplied to each of the first semiconductor integrated circuit devices.
【００２４】これにより、各半導体集積回路装置には基
板電位発生集積回路が不要となるので、コストの低減を
図ることができる。This eliminates the need for a substrate potential generating integrated circuit in each semiconductor integrated circuit device, thereby reducing costs.
【００２５】上記第１の半導体集積回路装置中の上記Ｐ
チャンネル型変調ＭＩＳトランジスタには、複数のＭＩ
Ｓトランジスタは、上記ドレインの電位をＶddとし、上
記ソースの電位をＶssとし、そのときのドレイン−基板
領域間のＰＮ接合の順方向電圧をＶf としたときに、上
記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振幅で変
化する変調基板バイアスＶb が与えられ、上記Ｎチャン
ネル型変調ＭＩＳトランジスタには、ドレインの電位を
Ｖddとし、上記ソースの電位をＶssとし、そのときの基
板領域−ソース間のＰＮ接合の順方向電圧をＶf'とした
ときに、上記基板領域にＶb'≦Ｖss＋Ｖf'の範囲で，あ
る振幅で変化する変調基板バイアスＶb'が与えられるこ
とにより、ＣＭＯＳ半導体集積回路装置においてもラッ
チアップが確実に防止されることになる。The above P in the first semiconductor integrated circuit device
The channel-type modulation MIS transistor includes a plurality of MIs.
In the S transistor, when the potential of the drain is Vdd, the potential of the source is Vss, and the forward voltage of the PN junction between the drain and the substrate region at that time is Vf, Vb ≧ Vdd− In the range of Vf, a modulation substrate bias Vb which changes with a certain amplitude is given. In the N-channel type modulation MIS transistor, the drain potential is set to Vdd, the source potential is set to Vss, and the substrate region-source at that time is set. Assuming that the forward voltage of the PN junction between them is Vf ', a modulation substrate bias Vb' that changes with a certain amplitude in the range of Vb'≤Vss + Vf 'is applied to the substrate region, thereby providing a CMOS semiconductor integrated circuit device. In this case, the latch-up is surely prevented.
【００２６】[0026]
【発明の実施の形態】（第１の実施形態）以下、本発明
の実施の形態について、図面を参照しながら説明する。
図１（ａ），（ｂ），（ｃ）は、それぞれ順に、本発明
の第１の実施形態における半導体集積回路装置の構成を
概略的に示す電気回路図、Ｐch変調ＭＯＳトランジスタ
の変調基板バイアスＶb の時間変化を示す図、Ｎch変調
ＭＯＳトランジスタの変調基板バイアスＶb'の時間変化
を示す図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) An embodiment of the present invention will be described below with reference to the drawings.
FIGS. 1A, 1B, and 1C are electric circuit diagrams schematically showing a configuration of a semiconductor integrated circuit device according to a first embodiment of the present invention, respectively, and a modulation substrate bias of a Pch modulation MOS transistor. FIG. 5 is a diagram showing a time change of Vb, and a diagram showing a time change of a modulation substrate bias Vb ′ of an Nch modulation MOS transistor.
【００２７】図１（ａ）に示すように、半導体集積回路
装置１Ａは、Ｐチャンネル型ＭＯＳトランジスタ（以
下、「ＰchＭＯＳトランジスタ」と記述する）とＮチャ
ンネル型ＭＯＳトランジスタ（以下、「ＮchＭＯＳトラ
ンジスタ」と記述する）とによって構成されたインバー
タ２〜４（相補型論理ゲート）と、各インバータ２〜４
に電源電位Ｖddを供給するための電源配線５と、各イン
バータ２〜４に接地電位Ｖssを供給するためのグラウン
ド配線６と、各インバータ２〜４に変調基板バイアスＶ
b を供給するための変調基板バイアス供給配線７と各イ
ンバータ２〜４に変調基板バイアスＶb'を供給するため
の変調基板バイアス供給配線８と、各ＭＯＳトランジス
タにゲート電圧Ｖg を供給するためのゲート電圧供給配
線Ｓlgとを備えている。As shown in FIG. 1A, a semiconductor integrated circuit device 1A includes a P-channel MOS transistor (hereinafter, referred to as a "PchMOS transistor") and an N-channel MOS transistor (hereinafter, an "NchMOS transistor"). Described below), and inverters 2 to 4 (complementary logic gates)
A power supply line 5 for supplying a power supply potential Vdd to the inverters, a ground line 6 for supplying a ground potential Vss to each of the inverters 2 to 4, and a modulation substrate bias V for each of the inverters 2 to 4.
b, a modulation substrate bias supply line 7 for supplying a modulation substrate bias Vb 'to each of the inverters 2 to 4, and a gate for supplying a gate voltage Vg to each MOS transistor. And a voltage supply line Slg.
【００２８】ただし、本発明の実施の形態においては、
「ＭＯＳトランジスタ」とは、ゲート絶縁膜が酸化膜に
よって構成されているものだけではなく、シリコン窒化
膜，シリコン酸窒化膜などの酸化膜以外の絶縁膜によっ
て構成されているものつまりＭＩＳトランジスタをも含
んでいるが、便宜上、「ＭＯＳトランジスタ」と呼ぶこ
とにする。However, in the embodiment of the present invention,
The "MOS transistor" includes not only a gate insulating film formed of an oxide film but also a transistor formed of an insulating film other than an oxide film such as a silicon nitride film or a silicon oxynitride film, that is, a MIS transistor. Although they are included, they will be referred to as “MOS transistors” for convenience.
【００２９】ここで、インバータ２は、基板領域（ウエ
ル）が変調基板バイアス供給配線７に接続されて電位が
変動するＰch変調ＭＯＳトランジスタ９と、基板領域が
自己のソースとともにグラウンド配線６に接続されて電
位が固定される通常のＮchＭＯＳトランジスタ１０とに
よって構成されている。インバータ３は、基板領域がド
レインとともに電源配線５に接続されて電位が固定され
る通常のＰchＭＯＳトランジスタ１１と、基板領域が変
調基板バイアス供給配線８に接続されて電位が変動する
Ｎch変調ＭＯＳトランジスタ１２とによって構成されて
いる。また、インバータ４は、Ｐch変調ＭＯＳトランジ
スタ９とＮch変調ＭＯＳトランジスタ１２とによって構
成されている。なお、いずれのＰchＭＯＳトランジスタ
９，１１のドレインも電源配線５に接続され、いずれの
ＮchＭＯＳトランジスタ１０，１２のソースもグラウン
ド配線６に接続されている。また、回路内のすべてのＭ
ＯＳトランジスタのゲートはゲート配線Ｓlgに接続され
ている。Here, the inverter 2 has a substrate region (well) connected to the modulation substrate bias supply line 7 and a Pch modulation MOS transistor 9 whose potential varies, and a substrate region connected to the ground line 6 together with its own source. And an ordinary NchMOS transistor 10 whose potential is fixed. The inverter 3 includes a normal Pch MOS transistor 11 whose substrate region is connected to the power supply line 5 together with the drain and the potential is fixed, and an Nch modulation MOS transistor 12 whose substrate region is connected to the modulation substrate bias supply line 8 and whose potential varies. And is constituted by. The inverter 4 includes a Pch modulation MOS transistor 9 and an Nch modulation MOS transistor 12. Note that the drains of both PchMOS transistors 9 and 11 are connected to the power supply wiring 5, and the sources of both NchMOS transistors 10 and 12 are connected to the ground wiring 6. Also, all M in the circuit
The gate of the OS transistor is connected to the gate line Slg.
【００３０】図１（ｂ）に示すように、Ｐch変調ＭＯＳ
トランジスタ９の基板領域に供給される変調基板バイア
スＶb は、時間ｔに対して、最小値が（Ｖdd−Ｖf ），
変動振幅がＶa ，周期が（１／ｆm ）（ｆm は周波数）
で変動する波形を有している。つまり、変調基板バイア
スＶb は、下記式（１） Ｖb ＝Ｖdd−Ｖf ＋Ｖa ＊Ｆ（２π＊ｆm ＊ｔ） （１） （０≦Ｆ（θ）≦１，Ｆ（θ）＝Ｆ（θ＋２π））によ
り表される。As shown in FIG. 1B, a Pch modulation MOS
The modulation substrate bias Vb supplied to the substrate region of the transistor 9 has a minimum value (Vdd-Vf),
The fluctuation amplitude is Va and the period is (1 / fm) (fm is the frequency)
Has a waveform that varies. That is, the modulation substrate bias Vb is given by the following equation (1): Vb = Vdd−Vf + Va * F (2π * fm * t) (1) (0 ≦ F (θ) ≦ 1, F (θ) = F (θ + 2π) ).
【００３１】一方、Ｎch変調ＭＯＳトランジスタ１２の
基板領域に供給される変調基板バイアスＶb'は、最大値
が（Ｖss＋Ｖf'），変動振幅がＶa'，周期が（１／ｆ
m'）（ｆm'は周波数）で変動する波形を有している。つ
まり、変調基板バイアスＶb'は、下記式（２） Ｖb'＝Ｖss＋Ｖf'−Ｖa'＊Ｇ（２π＊ｆm'＊ｔ） （２） （０≦Ｇ（θ）≦１，Ｇ（θ）＝Ｇ（θ＋２π））によ
り表される。On the other hand, the modulation substrate bias Vb 'supplied to the substrate region of the Nch modulation MOS transistor 12 has a maximum value of (Vss + Vf'), a fluctuation amplitude of Va ', and a period of (1 / f).
m ') (fm' is a frequency). That is, the modulation substrate bias Vb ′ is calculated by the following equation (2): Vb ′ = Vss + Vf′−Va ′ * G (2π * fm ′ * t) (2) (0 ≦ G (θ) ≦ 1, G (θ) = G (θ + 2π)).
【００３２】ここで、関数Ｆ（θ），Ｇ（θ）は周期が
２πで振幅が１に規格化された任意の波形である。単純
なＦ（θ），Ｇ（θ）としては、ノコギリ波や三角関数
などが考えられるが、図１（ｂ），（ｃ）には、その例
として三角関数である場合を示している。また、電圧Ｖ
f は、ＰchＭＯＳトランジスタのドレイン−基板領域間
及びソース−基板領域間のＰＮ接合のビルトイン電圧、
電圧Ｖf'は、ＮchＭＯＳトランジスタのドレイン−基板
領域間及びソース−基板領域間のＰＮ接合のビルトイン
電圧であり、それぞれ０．４〜０．６Ｖ程度である。Here, the functions F (θ) and G (θ) are arbitrary waveforms whose period is 2π and whose amplitude is normalized to 1. As simple F (θ) and G (θ), a sawtooth wave and a trigonometric function can be considered, and FIGS. 1B and 1C show a case where the trigonometric function is used as an example. Also, the voltage V
f is the built-in voltage of the PN junction between the drain-substrate region and the source-substrate region of the PchMOS transistor;
The voltage Vf 'is a built-in voltage of the PN junction between the drain-substrate region and the source-substrate region of the NchMOS transistor, and is about 0.4 to 0.6 V, respectively.
【００３３】このように、変調基板バイアスＶb の最小
値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶb'
の最大値をＶss＋Ｖf'とすることにより、ＭＯＳトラン
ジスタのドレインおよびソースのＰＮ接合部が順方向に
バイアスされて流れる電流を最小限に抑制することがで
きる。その結果、基板へのリーク電流による出力電圧の
変動を抑制することができる。また、後述するように、
寄生バイポーラトランジスタの作動によるラッチアップ
による回路の誤動作を防止することができる。As described above, the minimum value of the modulation substrate bias Vb is set to Vdd-Vf, or the modulation substrate bias Vb '.
Is set to Vss + Vf ', the current flowing when the PN junction of the drain and source of the MOS transistor is forward-biased can be minimized. As a result, it is possible to suppress the fluctuation of the output voltage due to the leak current to the substrate. Also, as described below,
A malfunction of the circuit due to latch-up due to the operation of the parasitic bipolar transistor can be prevented.
【００３４】ただし、図１（ｂ）に示す変調基板バイア
スＶb の最小値が（Ｖdd−Ｖf ）よりも大きければよい
のであって、変調基板バイアスＶb の最小値が（Ｖdd−
Ｖf）に一致する必要はない。同様に、図１（ｃ）に示
す変調基板バイアスＶb'の最大値が（Ｖss＋Ｖf'）より
も小さければよいのであって、変調基板バイアスＶb’
の最大値が（Ｖss＋Ｖf'）に一致する必要はない。さら
に、回路が誤動作しない短時間であれば、この条件から
はずれてもよい。変調基板バイアスのインピーダンスが
十分高ければ、自動的に（Ｖdd−Ｖf ）と（Ｖss＋Ｖ
f'）との間に戻るからである。However, it is sufficient that the minimum value of the modulation substrate bias Vb shown in FIG. 1B is larger than (Vdd-Vf), and the minimum value of the modulation substrate bias Vb is (Vdd-V).
Vf) does not need to match. Similarly, it is sufficient that the maximum value of the modulation substrate bias Vb 'shown in FIG. 1C is smaller than (Vss + Vf').
Need not be equal to (Vss + Vf '). Further, the condition may deviate from this condition as long as the circuit does not malfunction. If the impedance of the modulation substrate bias is sufficiently high, (Vdd-Vf) and (Vss + V
f ').
【００３５】Ｐch，Ｎch変調ＭＯＳトランジスタ９，１
２の基板電位を、上記式（１），（２）における変調基
板バイアスＶb ，Ｖb'のように周波数変調することによ
り、ＭＯＳトランジスタのスレッショルド電圧Ｖthが変
調される。そして、スレッショルド電圧Ｖthが変調され
ることにより、変調ＭＯＳトランジスタを含む回路は以
下のような影響を受ける。Pch and Nch modulation MOS transistors 9 and 1
The threshold voltage Vth of the MOS transistor is modulated by frequency-modulating the substrate potential of No. 2 like the modulation substrate biases Vb and Vb 'in the above equations (1) and (2). The modulation of the threshold voltage Vth affects the circuit including the modulation MOS transistor as follows.
【００３６】第１の影響として、変調ＭＯＳトランジス
タのドレイン電流は周波数変調され、変調ＭＯＳトラン
ジスタを含む回路の信号の立ち上がり時間Ｔrise，立ち
下がり時間Ｔfall及び遅延時間Ｔpdが時間と共に変動す
る。As a first effect, the drain current of the modulation MOS transistor is frequency-modulated, and the rise time Trise, fall time Tfall, and delay time Tpd of the signal of the circuit including the modulation MOS transistor fluctuate with time.
【００３７】第２の影響として、変調ＭＯＳトランジス
タを含むＣＭＯＳ回路の入力スレッショルド電圧が周波
数変調され、ＣＭＯＳ回路の遅延時間が周波数変調され
る。入力信号波形の立ち上がり時間Ｔrise，立ち下がり
時間Ｔfallが長くなるほど遅延時間の変調幅は大きくな
る。As a second effect, the input threshold voltage of the CMOS circuit including the modulation MOS transistor is frequency-modulated, and the delay time of the CMOS circuit is frequency-modulated. The modulation width of the delay time increases as the rise time Trise and the fall time Tfall of the input signal waveform become longer.
【００３８】上記第１の影響について、以下、式に沿っ
て説明する。スレッショルド電圧Ｖthは、近似的に次式
（３） Ｖth＝Ｖth0 ＋γ＊（√（Ｖb ＋φ）−√（φ）） （３） のように表現される（Ｖth0 ，γ，φは定数）。これに
より、変調基板バイアスＶb の変動（ΔＶb ）に対する
スレッショルド電圧Ｖthの変動（ΔＶth）は、下記式
（４）ΔＶth＝（∂Ｖth／∂Ｖb ）＊ΔＶb ＝（γ／（２＊√（Ｖb ＋φ））＊ΔＶb （４） のように表される。また、トランジスタの飽和電流Ｉds
atは、下記式（５） Ｉdsat＝Ｋ１＊（Ｖdd−Ｖth） （５） と近似され（Ｋ１は定数）、スレッショルド電圧の変動
（ΔＶth）の変動による飽和電流Ｉdsatの変動（ΔＩds
at）は、下記式（６） ΔＩdsat＝（∂Ｉdsat／∂Ｖth）＊ΔＶth ＝−Ｋ１＊ΔＶth ＝−Ｋ１＊（γ／（２＊√（Ｖb ＋φ））＊ΔＶb ＝−（Ｋ２／√（Ｖb ＋φ））＊ΔＶb （６） により表される（Ｋ２＝Ｋ１＊γ／２）。式（６）か
ら、飽和電流Ｉdsatは、変調基板バイアスＶb の変動Δ
Ｖb が大きくなると減少することがわかる。The first effect will be described below with reference to equations. The threshold voltage Vth is approximately expressed by the following equation (3): Vth = Vth0 + γ * (√ (Vb + φ) −√ (φ)) (3) (Vth0, γ, and φ are constants). Thus, the variation (ΔVth) of the threshold voltage Vth with respect to the variation (ΔVb) of the modulation substrate bias Vb is given by the following equation (4). )) * ΔVb (4) The saturation current Ids of the transistor
at is approximated by the following equation (5): Idsat = K1 * (Vdd-Vth) (5) (K1 is a constant), and the fluctuation (ΔIds) of the saturation current Idsat due to the fluctuation of the threshold voltage (ΔVth)
at) is obtained by the following equation (6): ΔIdsat = (ΔIdsat / ΔVth) * ΔVth = −K1 * ΔVth = −K1 * (γ / (2 * √ (Vb + φ)) * ΔVb = − (K2 / √ ( Vb + φ)) * ΔVb (6) (K2 = K1 * γ / 2) From equation (6), the saturation current Idsat is the variation Δ of the modulation substrate bias Vb.
It can be seen that Vb decreases as Vb increases.
【００３９】次に、遅延時間Ｔpdは、下記式（７） Ｔpd＝Ｃ１＊Ｖdd／Ｉdsat （７） によって近似され（Ｃ１は負荷容量）、飽和電流の変動
ΔＩdsatに対する遅延時間Ｔpdの変動（ΔＴpd）は、下
記式（８） ΔＴpd＝（∂Ｔpd／∂Ｉdsat）＊ΔＩdsat ＝−（Ｃ１／Ｉdsat）＊（ΔＩdsat／Ｉdsat） ＝（Ｃ１／Ｉdsat）＊Ｋ２／√（Ｖb ＋φ）＊ΔＶb ／Ｉdsat （８） によって表される。式（８）から、電位ΔＶb が大きく
なると遅延時間Ｔpdが増大することがわかる。Next, the delay time Tpd is approximated by the following equation (7) Tpd = C1 * Vdd / Idsat (7) (C1 is the load capacity), and the variation (ΔTpd) of the delay time Tpd with respect to the variation ΔIdsat of the saturation current. The following equation (8) is used. 8) is represented by From equation (8), it can be seen that as the potential ΔVb increases, the delay time Tpd increases.
【００４０】次に、上記第２の影響について、以下、式
に沿って説明する。ＣＭＯＳ回路の論理スレッショルド
電圧Ｖthc は、ＣＭＯＳ回路を構成するＰch，Ｎchトラ
ンジスタのツリーにおいて、Ｖｂ＝０（Ｖ）のとき、各
Ｎｃｈ，ＰｃｈのツリーはそれぞれＶthn、Ｖthpと等価
なスレッショルド電圧と各Ｎｃｈ、Ｐｃｈのツリーと等
価な電流駆動能力とを備えた単体トランジスタに近似す
ると、下記式（９） Ｖthc ＝（Ｖdd−Ｖthp＋Ｖthn）／２ ＝Ｖdd／２＋（ΔＶthn −ΔＶthp ） （９） によって表される。ただし、Ｖthn はＮchＭＯＳトラン
ジスタのスレッショルド電圧をΔＶthn はその変動を示
し、Ｖthp はＰchＭＯＳトランジスタのスレッショルド
電圧をΔＶthp はその変動をそれぞれ示す。つまり、 Ｖthp＝Ｖthp（Ｖb ＝０）＋ΔＶthp Ｖthn＝Ｖthn（Ｖb ＝０）＋ΔＶthn Ｖthp（Ｖb ＝０）＝Ｖthn（Ｖb ＝０） と表すことができる。その結果、ＣＭＯＳ回路の論理ス
レッショルド電圧Ｖthcの変動ΔＶthc は、下記式（１
０） ΔＶthc ＝Ｖthc−Ｖthc（Ｖb ＝０） ＝｛Ｖdd／２＋（ΔＶthn −ΔＶthp ）／２｝−Ｖdd／２ ＝（ΔＶthn −ΔＶthp ）／２ （１０） によって表される。ＣＭＯＳ回路の論理スレッショルド
電圧Ｖthc の変動ΔＶthc に対する遅延時間Ｔpdの変動
（ΔＴpd）は、入力信号のスルーレートＳ［Ｖ／ｓ］に
依存して変動し、下記式（１１） ΔＴpd＝ΔＶthc ／Ｓ ＝０．５＊（ΔＶthn −ΔＶthp ）／Ｓ （１１） によって表すことができる。つまり、論理スレッショル
ド電圧の変動に対する遅延時間の変動ΔＴpdは、Ｎch，
Ｐch変調ＭＯＳトランジスタのスレッショルド電圧の変
動ΔＶthn ，ΔＶthp のいずれかが最小になるときに最
大になる。これは、変調基板バイアスＶb ，Ｖb'の波形
の位相を逆相とすることにより実現される。Next, the above-mentioned second effect will be described in accordance with the following equation. The logic threshold voltage Vthc of the CMOS circuit is such that when Vb = 0 (V) in the tree of Pch and Nch transistors constituting the CMOS circuit, the Nch and Pch trees have threshold voltages equivalent to Vthn and Vthp and Nch and Nch, respectively. , Pch tree, it is represented by the following equation (9): Vthc = (Vdd−Vthp + Vthn) / 2 = Vdd / 2 + (ΔVthn−ΔVthp) (9) . Here, Vthn indicates the threshold voltage of the NchMOS transistor and ΔVthn indicates its variation, and Vthp indicates the threshold voltage of the PchMOS transistor and ΔVthp indicates its variation. That is, Vthp = Vthp (Vb = 0) + ΔVthp Vthn = Vthn (Vb = 0) + ΔVthn Vthp (Vb = 0) = Vthn (Vb = 0) As a result, the variation ΔVthc of the logic threshold voltage Vthc of the CMOS circuit is calculated by the following equation (1).
0) ΔVthc = Vthc−Vthc (Vb = 0) = {Vdd / 2 + (ΔVthn−ΔVthp) / 2} −Vdd / 2 = (ΔVthn−ΔVthp) / 2 (10) The variation (ΔTpd) of the delay time Tpd with respect to the variation ΔVthc of the logic threshold voltage Vthc of the CMOS circuit varies depending on the slew rate S [V / s] of the input signal, and the following equation (11) ΔTpd = ΔVthc / S = 0.5 * (ΔVthn−ΔVthp) / S (11) That is, the variation ΔTpd of the delay time with respect to the variation of the logic threshold voltage is Nch,
It becomes maximum when either of the threshold voltage fluctuations ΔVthn and ΔVthp of the Pch modulation MOS transistor becomes minimum. This is realized by making the phases of the waveforms of the modulation substrate biases Vb and Vb 'reversed.
【００４１】以上説明したように、回路の遅延時間と出
力信号の立ち上がりおよび立ち下がりに要する時間は、
回路に変調ＭＯＳトランジスタを組み込んで、その基板
電位を変動させることにより変調される。As described above, the delay time of the circuit and the time required for the rise and fall of the output signal are:
Modulation is performed by incorporating a modulation MOS transistor in the circuit and changing the substrate potential.
【００４２】そして、変調ＭＯＳトランジスタを用いた
回路の信号遷移は時間的に非同期に拡散することにな
り、同時に多数の信号が同時に遷移する確率が低くな
り、アンテナとなる電源線に流れる電源電流のピーク
は、上述のような変調がない場合に比べると、時間的に
広がる。つまり、輻射される電磁波のエネルギー分布に
おけるある周波数におけるピークが変調が無い場合に比
べて拡散するために、ピーク値は小さくなり、ＥＭＩ輻
射が低減される。特に、変調基板バイアスＶb ，Ｖb'の
変動振幅が大きい程、時間的にばらつきが大きくなるた
めに、ＥＭＩ輻射のピークは拡散し、そのピーク値は低
下する。また、出力信号の立ち上がりおよび立ち下がり
に要する時間は長くなる方向に変位するため、信号に含
まれる高周数成分を減衰させることができるので、ＥＭ
Ｉ輻射をよりいっそう低減することができる。The signal transition of the circuit using the modulation MOS transistor diffuses asynchronously in time, the probability of simultaneous transition of many signals is reduced, and the power supply current flowing through the power supply line serving as an antenna is reduced. The peak spreads in time as compared with the case where there is no modulation as described above. That is, since the peak at a certain frequency in the energy distribution of the radiated electromagnetic wave is diffused as compared with the case where there is no modulation, the peak value becomes small and EMI radiation is reduced. In particular, the larger the fluctuation amplitude of the modulation substrate biases Vb and Vb ', the greater the variation over time, so that the peak of the EMI radiation is diffused and the peak value decreases. Further, since the time required for the rise and fall of the output signal is displaced in a longer direction, the high frequency component included in the signal can be attenuated.
I radiation can be further reduced.
【００４３】図２は、変調ＭＯＳトランジスタを含む回
路の，ある高調波の周波数領域におけるＥＭＩ輻射強度
の例を示している。図２において、横軸は周波数を表
し、縱軸は輻射強度を表している。同図からわかるよう
に、ＥＭＩ輻射強度は、変調がない場合には急峻なピー
クを有するが、周波数変調することによりピーク値があ
る量Δだけ小さくなり、輻射の周波数分布はある幅δだ
け両側に広がる。FIG. 2 shows an example of EMI radiation intensity of a circuit including a modulation MOS transistor in a certain harmonic frequency range. In FIG. 2, the horizontal axis represents frequency, and the vertical axis represents radiation intensity. As can be seen from the figure, the EMI radiation intensity has a steep peak when there is no modulation, but the frequency modulation reduces the peak value by a certain amount Δ, and the radiation frequency distribution has a certain width δ on both sides. Spread.
【００４４】基本周波数からの周波数変位δの値はＶb
，Ｖb'の振幅Ｖa ，Ｖa'によって決定され、周波数変
位δの分布の形状は、関数Ｆ（２π＊ｆm ＊ｔ），Ｇ
（２π＊ｆm ＊ｔ）の関数形によって決定される。The value of the frequency displacement δ from the fundamental frequency is Vb
, Vb ′, and the shape of the distribution of the frequency displacement δ is a function F (2π * fm * t), G
(2π * fm * t).
【００４５】関数Ｆ（θ），Ｇ（θ）の形は、例えば三
角波形を選ぶと効果的なδ分布の形状になることがあ
る。しかし、関数Ｆ（θ），Ｇ（θ）の形によっては、
より高い周波数でのＥＭＩ輻射が観測される場合もあり
うるので、その関数形は実験的に決定することが効果的
である。The shapes of the functions F (θ) and G (θ) may become an effective δ distribution when a triangular waveform is selected, for example. However, depending on the form of the functions F (θ) and G (θ),
Since EMI radiation at higher frequencies may be observed, it is advantageous to determine its functional form experimentally.
【００４６】−変調ＭＯＳトランジスタの構造−図３
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と
通常のＮchＭＯＳトランジスタ１０とからなるインバー
タ２のシングルＮウエルプロセスによる構造を示す断面
図である。同図に示すように、Ｐ型のＳｉ基板１００に
は、Ｎウエル１０１と、Ｐch変調ＭＯＳトランジスタ９
のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ９
のドレイン領域１０３と、Ｐch変調ＭＯＳトランジスタ
９の基板コンタクト領域１０４と、通常のＮchＭＯＳト
ランジスタ１０のドレイン領域１０５と、通常のＮchＭ
ＯＳトランジスタ１０のソース領域１０６と、通常のＮ
chＭＯＳトランジスタ１０の基板コンタクト領域１０７
とが設けられている。そして、Ｐch変調ＭＯＳトランジ
スタ９においては、ソース領域１０２に電源電位Ｖddを
供給するための電源配線５が接続され、ドレイン領域１
０３には出力配線１０８が接続され、基板コンタクト領
域１０４には変調基板バイアスＶb を供給するための変
調基板バイアス供給配線７が接続されている。また、通
常のＮchＭＯＳトランジスタ１０においては、ドレイン
領域１０５に出力配線１０８が接続され、ソース領域１
０６及び基板コンタクト領域１０７には接地電位Ｖssを
供給するためのグランド配線６が接続されている。ま
た、各ＭＯＳトランジスタ９，１０のソース・ドレイン
領域間には、ゲート絶縁膜を挟んでゲート電極となるゲ
ート配線Ｓlgが設けられ、このゲート配線Ｓlgは図３に
示す断面にほぼ直交する方向に延びて、各インバータの
各ＭＯＳトランジスタのゲート電極としても機能してい
る。-Structure of Modulation MOS Transistor-FIG.
FIG. 2 is a sectional view showing a structure of an inverter 2 including a Pch modulation MOS transistor 9 and a normal Nch MOS transistor 10 shown in FIG. 1A by a single N-well process. As shown in the figure, an N well 101 and a Pch modulation MOS transistor 9 are provided on a P type Si substrate 100.
Source region 102 and Pch modulation MOS transistor 9
, A substrate contact region 104 of the Pch modulation MOS transistor 9, a drain region 105 of the normal NchMOS transistor 10, and a normal NchM
The source region 106 of the OS transistor 10 and the normal N
Substrate contact region 107 of chMOS transistor 10
Are provided. In the Pch modulation MOS transistor 9, the power supply line 5 for supplying the power supply potential Vdd to the source region 102 is connected, and the drain region 1
An output wiring 108 is connected to 03, and a modulation substrate bias supply wiring 7 for supplying a modulation substrate bias Vb is connected to the substrate contact region 104. In the ordinary NchMOS transistor 10, the output wiring 108 is connected to the drain region 105, and the source region 1
06 and the substrate contact region 107 are connected to a ground wiring 6 for supplying a ground potential Vss. A gate line Slg serving as a gate electrode is provided between the source and drain regions of each of the MOS transistors 9 and 10 with a gate insulating film interposed therebetween. It extends and also functions as a gate electrode of each MOS transistor of each inverter.
【００４７】ここで、インバータ中に変調ＭＯＳトラン
ジスタをどのように配置するかは、半導体集積回路装置
の製造プロセスに依存する。図３に示すように、Ｎウエ
ルプロセスを採用する場合には 各Ｎウエル１０１間が
絶縁分離されていることから、各Ｎウエル１０１（基板
領域）に相異なる変調基板バイアスＶb を与えても不具
合は生じないので、各Ｎウエル１０１に通常のＰchＭＯ
ＳトランジスタとＰch変調ＭＯＳトランジスタとを任意
に選択して設けることができる。しかし、各ＮchＭＯＳ
トランジスタの基板領域は共通のＳｉ基板１００である
ことから、各ＮchＭＯＳトランジスタの変調基板バイア
スは個別に設定することができない。したがって、Ｓｉ
基板１００には、通常のＮchＭＯＳトランジスタとＮch
変調ＭＯＳトランジスタとを任意に選択して設けること
ができず、全てのＮchＭＯＳトランジスタをＮch変調Ｍ
ＯＳトランジスタにするか、通常のＮchＭＯＳトランジ
スタにするかを選択しうるにすぎない。Here, how to arrange the modulation MOS transistors in the inverter depends on the manufacturing process of the semiconductor integrated circuit device. As shown in FIG. 3, when the N-well process is adopted, since the N-wells 101 are insulated from each other, even if a different modulation substrate bias Vb is applied to each N-well 101 (substrate region), there is a problem. Does not occur, a normal PchMO
The S transistor and the Pch modulation MOS transistor can be arbitrarily selected and provided. However, each NchMOS
Since the substrate region of the transistor is a common Si substrate 100, the modulation substrate bias of each NchMOS transistor cannot be set individually. Therefore, Si
The substrate 100 includes a normal Nch MOS transistor and an Nch MOS transistor.
The modulation MOS transistor cannot be arbitrarily selected and provided.
It is only possible to select whether to use an OS transistor or a normal NchMOS transistor.
【００４８】図４は、図１（ａ）に示すＰch変調ＭＯＳ
トランジスタ９とＮch変調ＭＯＳトランジスタ１２とか
らなるインバータ４のツインウエルプロセスによる構造
を示す断面図である。同図に示すように、Ｎ型のＳｉ基
板１１０には、エピタキシャル層１１１と、Ｎウエル１
１２と、Ｐウエル１１３と、Ｐch変調ＭＯＳトランジス
タ９のソース領域１０２と、Ｐch変調ＭＯＳトランジス
タ９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジ
スタ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳ
トランジスタ１２のドレイン領域１０５と、Ｎch変調Ｍ
ＯＳトランジスタ１２のソース領域１０６と、Ｎch変調
ＭＯＳトランジスタ１２の基板コンタクト領域１０７と
が設けられている。そして、Ｐch変調ＭＯＳトランジス
タ９においては、ソース領域１０２に電源電位Ｖddを供
給するための電源配線５が接続され、ドレイン領域１０
３には出力配線１２５が接続され、基板コンタクト領域
１０４には変調基板バイアスＶb を供給するための変調
基板バイアス供給配線７が接続されている。また、Ｎch
変調ＭＯＳトランジスタ１２においては、ドレイン領域
１０５に出力配線１２５が接続され、ソース領域１０６
には接地電位Ｖssを供給するためのグラウンド配線６が
接続され、基板コンタクト領域１０７には変調基板バイ
アスＶb'を供給するための変調基板バイアス供給配線８
が接続されている。また、各ＭＯＳトランジスタ９，１
２のソース・ドレイン領域間には、ゲート絶縁膜を挟ん
でゲート電極となるゲート配線Ｓlgが設けられ、このゲ
ート配線Ｓlgは図４に示す断面にほぼ直交する方向に延
びて、各インバータの各ＭＯＳトランジスタのゲート電
極としても機能している。FIG. 4 shows the Pch modulation MOS shown in FIG.
FIG. 13 is a cross-sectional view showing a structure of an inverter 4 including a transistor 9 and an Nch modulation MOS transistor 12 by a twin well process. As shown in the figure, an N-type Si substrate 110 includes an epitaxial layer 111 and an N well 1
12, a P well 113, a source region 102 of the Pch modulation MOS transistor 9, a drain region 103 of the Pch modulation MOS transistor 9, a substrate contact region 104 of the Pch modulation MOS transistor 9, and an Nch modulation MOS.
The drain region 105 of the transistor 12 and the Nch modulation M
A source region 106 of the OS transistor 12 and a substrate contact region 107 of the Nch modulation MOS transistor 12 are provided. In the Pch modulation MOS transistor 9, the power supply line 5 for supplying the power supply potential Vdd to the source region 102 is connected, and the drain region 10
An output wiring 125 is connected to 3, and a modulation substrate bias supply wiring 7 for supplying a modulation substrate bias Vb is connected to the substrate contact region 104. Also, Nch
In the modulation MOS transistor 12, the output wiring 125 is connected to the drain region 105, and the source region 106
Is connected to a ground wiring 6 for supplying a ground potential Vss, and a substrate contact region 107 is provided with a modulation substrate bias supply wiring 8 for supplying a modulation substrate bias Vb ′.
Is connected. Further, each MOS transistor 9, 1
A gate wiring Slg serving as a gate electrode is provided between the source / drain regions of the respective inverters, and the gate wiring Slg extends in a direction substantially orthogonal to the cross section shown in FIG. It also functions as the gate electrode of the MOS transistor.
【００４９】図４に示すようなツインウエルプロセスを
採用する場合には、Ｐウエルに各々囲まれた各Ｎウエル
１１２間が電気的に分離されていることから、各Ｎウエ
ル１１２（基板領域）に相異なる変調基板バイアスＶb
を与えても不具合は生じないので、図３に示す構造と同
様に、各Ｎウエル１１２に通常のＰchＭＯＳトランジス
タとＰch変調ＭＯＳトランジスタとを任意に選択して設
けることができる。また、Ｎウエルに各々囲まれた各Ｐ
ウエル１１３間が絶縁分離されていることから、各Ｐウ
エル１１３（基板領域）に相異なる変調基板バイアスＶ
b'を与えても不具合は生じないので、各Ｐウエル１１３
に通常のＮchＭＯＳトランジスタとＮch変調ＭＯＳトラ
ンジスタとを任意に選択して設けることができる。When the twin well process as shown in FIG. 4 is employed, each N well 112 (substrate region) is electrically isolated between the N wells 112 surrounded by the P wells. Different modulation substrate bias Vb
However, similar to the structure shown in FIG. 3, a normal Pch MOS transistor and a Pch modulation MOS transistor can be arbitrarily selected and provided in each N well 112. Each P surrounded by N wells
Since the wells 113 are insulated from each other, a different modulation substrate bias V is applied to each P well 113 (substrate region).
Since no problem occurs even if b ′ is given, each P well 113
In addition, an ordinary Nch MOS transistor and an Nch modulation MOS transistor can be arbitrarily selected and provided.
【００５０】また、通常のＭＯＳトランジスタから変調
ＭＯＳトランジスタへの変更は、基板コンタクトに接続
される配線を変更するだけでよく、回路の構成を変更す
る必要はないので、容易に実現できる。Further, the change from the normal MOS transistor to the modulation MOS transistor can be easily realized because it is only necessary to change the wiring connected to the substrate contact and there is no need to change the circuit configuration.
【００５１】ここで、上述のように、変調基板バイアス
Ｖb の最小値をＶdd−Ｖf とし、あるいは、変調基板バ
イアスＶb'の最大値をＶss＋Ｖf'とすることによるラッ
チアップの抑制作用について説明する。Here, the latch-up suppressing action by setting the minimum value of the modulation substrate bias Vb to Vdd-Vf or the maximum value of the modulation substrate bias Vb 'to Vss + Vf' as described above will be described.
【００５２】図５は、図４に示すＰch変調ＭＯＳトラン
ジスタ９とＮch変調ＭＯＳトランジスタ１２とからなる
インバータ４の構造において、Ｎウエル１１２とＰウエ
ル１１３とを抜き出して示す断面図である。同図に示す
ように、ＣＭＯＳインバータには、寄生ＰＮＰバイポー
ラトランジスタＢＰ１と、寄生ＰＮＰバイポーラトラン
ジスタＢＰ１のコレクタをベースとする寄生ＮＰＮバイ
ポーラトランジスタＢＰ２とが形成され、この２つの寄
生バイポーラトランジスタＢＰ１，ＢＰ２がサイリスタ
として動作する。ラッチアップが生じてサイリスタがオ
ンすると、ソース領域１０２とソース領域１０６との間
に大電流が流れる。FIG. 5 is a sectional view showing an N-well 112 and a P-well 113 in the structure of the inverter 4 including the P-channel modulation MOS transistor 9 and the N-channel modulation MOS transistor 12 shown in FIG. As shown in the figure, a parasitic PNP bipolar transistor BP1 and a parasitic NPN bipolar transistor BP2 based on the collector of the parasitic PNP bipolar transistor BP1 are formed in the CMOS inverter, and the two parasitic bipolar transistors BP1 and BP2 are formed. Operates as a thyristor. When the thyristor is turned on due to latch-up, a large current flows between the source region 102 and the source region 106.
【００５３】ここで、まず、寄生ＰＮＰバイポーラトラ
ンジスタＢＰ１の動作と変調基板バイアスＶb との関係
について説明する。上述のように、電圧Ｖf は、ＰchＭ
ＯＳトランジスタのドレイン及びソースと基板領域との
間に形成されるＰＮ接合の０．５〜０．６Ｖ程度のビル
トイン電圧である。電圧Ｖf'は、ＮchＭＯＳトランジス
タのドレイン及びソースと基板領域との間に形成される
ＰＮ接合の０．５〜０．６Ｖ程度のビルトイン電圧であ
る。Ｖf ，Ｖf'＝（ｋＴ／ｑ）ｌｎ｛（ＮA −ＮB ）／
Ｎi 2｝で与えられる（ここで、ｋ：ボルツマン定数，
ｑ：電子の電荷，ｎi ：真性半導体層の不純物濃度、Ｎ
A ：Ｐ型不純物濃度，ＮB ：Ｎ型不純物濃度）。したが
って、ＰＮＰ寄生バイポーラトランジスタＢＰ１のエミ
ッタ電位Ｖ E はＶddであり、ベース電位ＶB は基板コン
タクト領域１０４の電位であるバイアス電位Ｖb （≧Ｖ
dd−Ｖf ）以下である。つまり、ベースとエミッタにバ
イアスされる電圧はＶf 以下、つまりビルトイン電圧以
下であり、寄生ＰＮＰバイポーラトランジスタＢＰ１が
動作するためのベース電流がほとんど流れないので、Ｐ
ＮＰバイポーラトランジスタＢＰ１の作動を有効に阻止
し、サイリスタはｏｎｎしない。また、通常のＰchＭＯ
Ｓトランジスタの場合には、基板コンタクト領域の電位
は電源電位Ｖddに固定されるが、図１（ｂ）に示すよう
に、Ｐch変調ＭＯＳトランジスタ９の変調基板バイアス
Ｖb が電源電位Ｖddよりも高くなっている期間が、変調
基板バイアスＶb が電源電位Ｖddよりも低くなっている
期間よりも長いので、通常のＰchＭＯＳトランジスタに
比べても、同等もしくはそれ以上のラッチアップ防止機
能を発揮することが可能である。Here, first, the parasitic PNP bipolar tiger
Between operation of transistor BP1 and modulation substrate bias Vb
Will be described. As described above, the voltage Vf is equal to PchM
Between the drain and source of the OS transistor and the substrate region
0.5 to 0.6 V building with PN junction formed between
This is the toin voltage. The voltage Vf 'is an Nch MOS transistor
Formed between the drain and source of the substrate and the substrate region
With a built-in voltage of about 0.5 to 0.6 V at the PN junction
You. Vf, Vf '= (kT / q) ln ｛(NA -NB ) /
Ni Two(Where k is Boltzmann's constant,
q: electron charge, ni : Impurity concentration of intrinsic semiconductor layer, N
A : P-type impurity concentration, NB : N-type impurity concentration). But
That is, the EMI of the PNP parasitic bipolar transistor BP1
Tta potential V E Is Vdd and the base potential VB Is the board con
The bias potential Vb (≧ V
dd-Vf). That is, the base and the emitter
The applied voltage is lower than Vf, that is, lower than the built-in voltage.
And the parasitic PNP bipolar transistor BP1 is
Since a base current for operation hardly flows, P
Effectively prevents the operation of NP bipolar transistor BP1
The thyristor does not turn on. Also, normal PchMO
In the case of an S transistor, the potential of the substrate contact region
Is fixed to the power supply potential Vdd, as shown in FIG.
The modulation substrate bias of the Pch modulation MOS transistor 9
The period during which Vb is higher than the power supply potential Vdd is the modulation.
Substrate bias Vb is lower than power supply potential Vdd
Since it is longer than the period, it becomes a normal PchMOS transistor
Comparable or better latch-up prevention device
It is possible to demonstrate the ability.
【００５４】次に、寄生ＮＰＮバイポーラトランジスタ
ＢＰ２の動作と変調基板バイアスＶb との関係について
説明する。ＮＰＮ寄生バイポーラトランジスタＢＰ２の
エミッタ電位ＶE はＶssであり、ベース電位ＶB は基板
コンタクト領域１０７の電位であるバイアス電位Ｖb'
（≦Ｖss＋Ｖf'）である。ベース−エミッタ間にバイア
スされる電圧はＶf'以下であり、寄生ＮＰＮバイポーラ
トランジスタＢＰ２が作動するためのベース電流がほと
んど流れないので、寄生ＮＰＮバイポーラトランジスタ
ＢＰ２の作動を有効に阻止し、サイリスタはｏｎになら
ない。また、通常のＮchＭＯＳトランジスタの場合に
は、基板コンタクト領域の電位は接地電位Ｖssに固定さ
れるが、図１（ｃ）に示すように、Ｎch変調ＭＯＳトラ
ンジスタ１２の変調基板バイアスＶb'が接地電位Ｖssよ
りも低くなっている期間が、変調基板バイアスＶb'が接
地電位Ｖssよりも高くなっている期間よりも長いので、
通常のＮchＭＯＳトランジスタに比べても、同等もしく
はそれ以上のラッチアップ防止機能を発揮することが可
能である。Next, the relationship between the operation of the parasitic NPN bipolar transistor BP2 and the modulation substrate bias Vb will be described. Emitter potential V E of the NPN parasitic bipolar transistor BP2 is Vss, the base potential V B is the bias voltage Vb is the potential of the substrate contact region 107 '
(≦ Vss + Vf ′). The voltage biased between the base and the emitter is equal to or lower than Vf ', and since a base current for operating the parasitic NPN bipolar transistor BP2 hardly flows, the operation of the parasitic NPN bipolar transistor BP2 is effectively prevented, and the thyristor is turned on. do not become. In the case of a normal Nch MOS transistor, the potential of the substrate contact region is fixed to the ground potential Vss. However, as shown in FIG. 1C, the modulation substrate bias Vb 'of the Nch modulation MOS transistor 12 is set to the ground potential. Since the period in which the modulation substrate bias Vb 'is lower than Vss is longer than the period in which the modulation substrate bias Vb' is higher than the ground potential Vss,
Compared with a normal NchMOS transistor, the same or higher latch-up prevention function can be exhibited.
【００５５】以上のように、変調基板バイアスＶb の最
小値をＶdd−Ｖf とし、あるいは、変調基板バイアスＶ
b'の最大値をＶss＋Ｖf'とすることにより、寄生バイポ
ーラトランジスタの作動によるラッチアップによる回路
の誤動作を有効に防止することができる。As described above, the minimum value of the modulation substrate bias Vb is set to Vdd−Vf, or
By setting the maximum value of b 'to Vss + Vf', malfunction of the circuit due to latch-up due to the operation of the parasitic bipolar transistor can be effectively prevented.
【００５６】なお、図３に示すＮウエルプロセスを採用
した構造において通常のＮchＭＯＳトランジスタを配置
した場合でも、図５に示すような２つの寄生バイポーラ
トランジスタが形成され、寄生ＮＰＮバイポーラトラン
ジスタのエミッタ電位が固定されている点を除くと、図
５に示す場合と同様の作用を生じる。また、図５に示す
構造において、Ｐch変調ＭＯＳトランジスタ９に代えて
通常のＰchＭＯＳトランジスタを配置した場合も同様で
ある。したがって、変調基板バイアスＶb の最小値をＶ
dd−Ｖf とし、あるいは、変調基板バイアスＶb'の最大
値をＶss＋Ｖf'とすることは、図１（ａ）に示すインバ
ータ３，４のラッチアップを防止するためにも有効であ
る。Even when a normal NchMOS transistor is arranged in the structure employing the N-well process shown in FIG. 3, two parasitic bipolar transistors as shown in FIG. 5 are formed, and the emitter potential of the parasitic NPN bipolar transistor is reduced. Except for being fixed, the same operation as in the case shown in FIG. 5 is produced. In the structure shown in FIG. 5, the same applies when a normal Pch MOS transistor is arranged in place of Pch modulation MOS transistor 9. Therefore, the minimum value of the modulation substrate bias Vb is set to V
Setting dd−Vf or setting the maximum value of the modulation substrate bias Vb ′ to Vss + Vf ′ is also effective for preventing latch-up of the inverters 3 and 4 shown in FIG.
【００５７】なお、Ｐch変調ＭＯＳトランジスタ９の変
調基板バイアスＶb の最小値をＶdd−Ｖf とすることに
より、ソース領域１０２と基板領域であるＮウエル１１
２との間に形成されるＰＮ接合部に印加される順方向電
圧をＶf 以下に維持できるので、リーク電流の低減をも
図ることができることはいうまでもない。同様に、Ｎch
変調ＭＯＳトランジスタ１２の変調基板バイアスＶb'の
最大値をＶss＋Ｖf'とすることにより、基板領域である
Ｐウエル１１３とソース領域１０６との間に形成される
ＰＮ接合部に印加される順方向電圧をＶf'以下に維持で
きるので、リーク電流の低減をも図ることができること
はいうまでもない。By setting the minimum value of the modulation substrate bias Vb of the Pch modulation MOS transistor 9 to Vdd-Vf, the source region 102 and the N well 11 serving as the substrate region are set.
It is needless to say that the forward voltage applied to the PN junction formed between them can be maintained at Vf or less, so that the leakage current can be reduced. Similarly, Nch
By setting the maximum value of the modulation substrate bias Vb 'of the modulation MOS transistor 12 to Vss + Vf', the forward voltage applied to the PN junction formed between the P well 113 and the source region 106 as the substrate region can be reduced. Since it can be maintained at Vf 'or less, it goes without saying that the leakage current can be reduced.
【００５８】また、上記図１（ａ）に示す構成におい
て、集積回路装置１Ａ内に、通常のＰchＭＯＳトランジ
スタ１０と通常のＮchＭＯＳトランジスタとからなるイ
ンバータが配置されていてもよいことはいうまでもな
い。In the configuration shown in FIG. 1A, it goes without saying that an inverter including a normal PchMOS transistor 10 and a normal NchMOS transistor may be arranged in the integrated circuit device 1A. .
【００５９】なお、基板電位のインピーダンスを十分に
大きくとれば、変調バイアス値は自動的にＶdd−Ｖf ，
Ｖss＋Ｖf'近辺に落ち着かせることができる。また、本
実施形態においては、Ｖb ≧Ｖdd−Ｖf 及びＶb'≦Ｖss
＋Ｖf'としたが、ラッチアップの生じない，回路が誤動
作しない範囲で短時間であれば、この条件をはずれても
よい。If the impedance of the substrate potential is made sufficiently large, the modulation bias value is automatically set to Vdd-Vf,
It can calm down near Vss + Vf '. In this embodiment, Vb ≧ Vdd−Vf and Vb ′ ≦ Vss
The condition is set to + Vf '. However, this condition may be removed as long as the time is short within a range in which latch-up does not occur and a circuit does not malfunction.
【００６０】−第１の実施形態の第１の変形例− 図６は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ
９とＮch変調ＭＯＳトランジスタ１２とからなるインバ
ータ４をＳＯＩ構造で実現した構造を示す断面図であ
る。同図に示すように、Ｓｉ基板１２０には、例えば酸
素イオンの注入と熱処理とによってＳｉ基板１２０の所
定深さ位置に形成されたシリコン酸化膜からなる絶縁層
１２１と、絶縁層１２１の上に残存するＳｉ層をトラン
ジスタ形成領域ごとに区画する素子分離用絶縁膜１２２
と、素子分離領域１２２によって囲まれるＮウエル１２
３及びＰウエル１２４と、Ｐch変調ＭＯＳトランジスタ
９のソース領域１０２と、Ｐch変調ＭＯＳトランジスタ
９のドレイン領域１０３と、Ｐch変調ＭＯＳトランジス
タ９の基板コンタクト領域１０４と、Ｎch変調ＭＯＳト
ランジスタ１２のドレイン領域１０５と、Ｎch変調ＭＯ
Ｓトランジスタ１２のソース領域１０６と、Ｎch変調Ｍ
ＯＳトランジスタ１２の基板コンタクト領域１０７とが
設けられている。そして、Ｐch変調ＭＯＳトランジスタ
９においては、ソース領域１０２に電源電位Ｖddを供給
するための電源配線５が接続され、ドレイン領域１０３
には出力配線１２５が接続され、基板コンタクト領域１
０４には変調基板バイアスＶb を供給するための変調基
板バイアス供給配線７が接続されている。また、Ｎch変
調ＭＯＳトランジスタ１２においては、ドレイン領域１
０５に出力配線１２５が接続され、ソース領域１０６に
は接地電位Ｖssを供給するためのグラウンド配線６が接
続され、基板コンタクト領域１０７には変調基板バイア
スＶb'を供給するための変調基板バイアス供給配線８が
接続されている。また、各ＭＯＳトランジスタ９，１２
のソース・ドレイン領域間には、ゲート絶縁膜を挟んで
ゲート電極となるゲート配線Ｓlgが設けられ、このゲー
ト配線Ｓlgは図４に示す断面にほぼ直交する方向に延び
て、各インバータの各ＭＯＳトランジスタのゲート電極
としても機能している。First Modification of First Embodiment FIG. 6 shows a structure in which the inverter 4 including the Pch modulation MOS transistor 9 and the Nch modulation MOS transistor 12 shown in FIG. FIG. As shown in the figure, the Si substrate 120 has an insulating layer 121 made of a silicon oxide film formed at a predetermined depth position of the Si substrate 120 by, for example, implantation of oxygen ions and heat treatment. Element isolation insulating film 122 for partitioning remaining Si layer for each transistor formation region
And the N-well 12 surrounded by the element isolation region 122
3 and P well 124, the source region 102 of the Pch modulation MOS transistor 9, the drain region 103 of the Pch modulation MOS transistor 9, the substrate contact region 104 of the Pch modulation MOS transistor 9, and the drain region 105 of the Nch modulation MOS transistor 12. And Nch modulation MO
The source region 106 of the S transistor 12 and the Nch modulation M
A substrate contact region 107 of the OS transistor 12 is provided. In the Pch modulation MOS transistor 9, the power supply line 5 for supplying the power supply potential Vdd to the source region 102 is connected, and the drain region 103
The output wiring 125 is connected to the substrate contact region 1
04 is connected to a modulation substrate bias supply line 7 for supplying a modulation substrate bias Vb. In the Nch modulation MOS transistor 12, the drain region 1
The output wiring 125 is connected to the source wiring 105, the ground wiring 6 for supplying the ground potential Vss is connected to the source region 106, and the modulation substrate bias supply wiring for supplying the modulation substrate bias Vb 'is connected to the substrate contact region 107. 8 are connected. Further, each of the MOS transistors 9 and 12
A gate wiring Slg serving as a gate electrode is provided between the source / drain regions of FIG. 4 with a gate insulating film interposed therebetween. The gate wiring Slg extends in a direction substantially orthogonal to the cross section shown in FIG. It also functions as the gate electrode of the transistor.
【００６１】本変形例においては、上記図４に示すツイ
ンウエルプロセスを採用した場合と同様の効果を発揮す
ることができる。しかも、この変形例では、Ｎウエル１
２３とＰウエル１２４とが素子分離用絶縁膜１２２によ
って隔てられているので、Ｎウエル１２３に形成される
寄生ＰＮＰバイポーラトランジスタと、Ｐウエル１２４
に形成される寄生ＮＰＮバイポーラトランジスタとが接
続されることがないので、図５に示すようなサイリスタ
が形成されることはない。よって、Ｐch変調ＭＯＳトラ
ンジスタ９の変調基板バイアスＶb や、Ｎch変調ＭＯＳ
トランジスタ１２の変調基板バイアスＶb'に対するラッ
チアップやリーク電流を考慮した電位の制限（図１
（ｂ），（ｃ）に示す最小値や最大値）を厳しく設ける
必要はない。つまり、設計の自由度が拡大し、かつ、ラ
ッチアップをより確実に防止することができる。In the present modification, the same effect as in the case of employing the twin well process shown in FIG. 4 can be exhibited. Moreover, in this modification, N well 1
Since the P-well 23 and the P-well 124 are separated from each other by the element isolation insulating film 122, the parasitic PNP bipolar transistor formed in the N-well 123 and the P-well 124
Is not connected to the parasitic NPN bipolar transistor formed in the first embodiment, so that the thyristor shown in FIG. 5 is not formed. Therefore, the modulation substrate bias Vb of the Pch modulation MOS transistor 9 and the Nch modulation MOS
Limiting the potential of the modulation substrate bias Vb 'of the transistor 12 in consideration of the latch-up and leakage current (FIG.
It is not necessary to strictly set the minimum and maximum values shown in (b) and (c). That is, the degree of freedom in design is increased, and latch-up can be more reliably prevented.
【００６２】−第１の実施形態の第２の変形例− 図１（ａ）は、インバータ回路に変調ＭＯＳトランジス
タを適用した例を示したが、本発明の変調ＭＯＳトラン
ジスタを含む回路はインバータ回路に限定されるもので
はない。以下、第１の実施形態の第２の変形例について
説明する。Second Modification of First Embodiment FIG. 1A shows an example in which a modulation MOS transistor is applied to an inverter circuit. A circuit including a modulation MOS transistor according to the present invention is an inverter circuit. However, the present invention is not limited to this. Hereinafter, a second modified example of the first embodiment will be described.
【００６３】図７は、上述の変調ＭＯＳトランジスタを
ＣＭＯＳツリー回路内に配置して構成される第２の変形
例における半導体集積回路装置１Ｂを示すブロック回路
図である。同図において、半導体集積回路装置１Ｂに
は、３つのＣＭＯＳツリー回路による論理ゲートが示さ
れている。各ＣＭＯＳツリー回路は、信号入力配線１９
と、信号出力配線２０と、Ｎchパストランジスタ論理で
構成されたＮchツリー回路と、Ｎchツリー回路の反転論
理であるＰchパストランジスタ論理で構成されたＰchツ
リー回路とのペアで構成されている。Ｐchツリー回路１
３，１５，１７内の一部あるいは全部のトランジスタ
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタの構
成を有しており、このＰch変調ＭＯＳトランジスタの基
板領域には、変調基板バイアスＶb を供給するための変
調基板バイアス供給配線７が接続されている。また、Ｐ
chツリー回路１３，１５，１７内の通常のＰchＭＯＳト
ランジスタの基板領域には、電源電位Ｖddを供給するた
めの電源配線５が接続されている。さらに、Ｐchツリー
回路１３，１５，１７内のすべてのＰchトランジスタの
ドレインには電源配線５が接続されている。Ｎchツリー
回路１４，１６，１８内の一部あるいは全部のトランジ
スタは、図１（ａ）に示すＮch変調ＭＯＳトランジスタ
の構成を有しており、このＮch変調ＭＯＳトランジスタ
の基板領域には、変調基板バイアスＶb'を供給するため
の変調基板バイアス供給配線８が接続されている。ま
た、Ｎchツリー回路１４，１６，１８内の通常のＮchＭ
ＯＳトランジスタの基板領域には、接地電位Ｖssを供給
するためのグラウンド配線６が接続されている。さら
に、Ｎchツリー回路１４，１６，１８内のすべてのＮch
トランジスタのソースにはグラウンド配線６が接続され
ている。FIG. 7 is a block circuit diagram showing a semiconductor integrated circuit device 1B according to a second modification example in which the above-mentioned modulation MOS transistor is arranged in a CMOS tree circuit. In the figure, the semiconductor integrated circuit device 1B shows logic gates by three CMOS tree circuits. Each CMOS tree circuit has a signal input wiring 19
, A signal output wiring 20, an Nch tree circuit composed of Nch pass transistor logic, and a Pch tree circuit composed of Pch pass transistor logic which is an inverted logic of the Nch tree circuit. Pch tree circuit 1
Some or all of the transistors in 3, 15, and 17 have the configuration of the Pch modulation MOS transistor shown in FIG. A modulation substrate bias supply line 7 for supplying is provided. Also, P
A power supply line 5 for supplying a power supply potential Vdd is connected to substrate regions of ordinary Pch MOS transistors in the ch tree circuits 13, 15, and 17. Further, the power supply wiring 5 is connected to the drains of all the Pch transistors in the Pch tree circuits 13, 15, and 17. Some or all of the transistors in the Nch tree circuits 14, 16, and 18 have the configuration of the Nch modulation MOS transistor shown in FIG. 1A. The modulation substrate bias supply wiring 8 for supplying the bias Vb 'is connected. Also, the normal NchM in the Nch tree circuits 14, 16, 18
The ground wiring 6 for supplying the ground potential Vss is connected to the substrate region of the OS transistor. Further, all Nch in the Nch tree circuits 14, 16, 18
The ground wiring 6 is connected to the source of the transistor.
【００６４】この変形例においては、図１（ａ）に示す
インバータに代えてＣＭＯＳツリー回路が配置されてい
るが、この場合においても、回路全体としてのスイッチ
ング動作時は、Ｎchツリー回路，Ｐchツリー回路にそれ
ぞれ等価なインピーダンスをもったＮch変調ＭＯＳトラ
ンジスタ，Ｐch変調ＭＯＳトランジスタからなるインバ
ータに置き換えて考えることができる。In this modification, a CMOS tree circuit is arranged in place of the inverter shown in FIG. 1A. It can be considered by replacing the inverter with an Nch modulation MOS transistor and a Pch modulation MOS transistor each having equivalent impedance in the circuit.
【００６５】すなわち、Ｎchツリー回路内にＮch変調Ｍ
ＯＳトランジスタを配置することにより、グラウンド配
線６に流れる電流と、スイッチング過渡期の信号出力配
線２０に流れこむ貫通電流および立ち下がり波形に対し
て変調を行なうことができる。また、Ｐchツリー回路内
にＰch変調ＭＯＳトランジスタを配置することにより、
電源配線５に流れる電流と、スイッチング過渡期の信号
出力配線２０に流れ込む貫通電流および立ち上がり波形
に対して変調を行なうことができる。That is, in the Nch tree circuit, the Nch modulation M
By arranging the OS transistor, modulation can be performed on the current flowing through the ground wiring 6, the through current flowing into the signal output wiring 20 in the switching transition period, and the falling waveform. Also, by disposing the Pch modulation MOS transistor in the Pch tree circuit,
Modulation can be performed on the current flowing through the power supply wiring 5, the through current flowing into the signal output wiring 20 during the switching transition period, and the rising waveform.
【００６６】なお、本変形例においても、変調ＭＯＳト
ランジスタの構造として、上述の図３に示すＮウエルプ
ロセスを用いた構造，図４に示すツインウエルプロセス
を用いた構造及び図５に示すＳＯＩ基板を利用した構造
のいずれの構造を採用してもよい。Also in this modification, as the structure of the modulation MOS transistor, the structure using the N-well process shown in FIG. 3, the structure using the twin-well process shown in FIG. 4, and the SOI substrate shown in FIG. Any of the structures utilizing the structure may be adopted.
【００６７】以上のように、本発明の変調ＭＯＳトラン
ジスタを用いてＥＭＩ輻射を低減する手法は、回路構成
を大幅に変更する必要がなく、基板電位を各変調ＭＯＳ
トランジスタごとに分離するだけでよいので、インバー
タだけでなくＣＭＯＳツリー回路の任意の回路に適用で
きることが大きな利点である。As described above, the method of reducing EMI radiation using the modulation MOS transistor of the present invention does not require a significant change in the circuit configuration, and reduces the substrate potential by each modulation MOS transistor.
Since it is only necessary to separate each transistor, it is a great advantage that the present invention can be applied to not only an inverter but also any circuit of a CMOS tree circuit.
【００６８】（第２の実施形態）次に、回路の特性に応
じて、変調ＭＯＳトランジスタを配置するか変調ＭＯＳ
トランジスタを配置しないかを選択して構成される半導
体集積回路装置について述べる。本実施形態において
は、ＥＭＩ輻射は電源電流Ｉの変化速度（ｄＩ／ｄｔ）
が速いと輻射される周波数の帯域が高周波まで広がるこ
とや、遷移時間（Δｔ）が十分に短い場合には、電源電
流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝が多いほどＥＭ
Ｉ輻射電力（電界強度）が増大することなどの実験事実
に基づいて、変調ＭＯＳトランジスタを用いるか否かを
選択する際の基準として、電源電流Ｉの変化速度（ｄＩ
／ｄｔ）と、電源電流Ｉの変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝とを用いる例について説明する。(Second Embodiment) Next, depending on the characteristics of the circuit, a modulating MOS
A semiconductor integrated circuit device configured by selecting whether to dispose a transistor will be described. In the present embodiment, the EMI radiation is the rate of change of the power supply current I (dI / dt).
If the speed is fast, the radiated frequency band extends to a high frequency, or if the transition time (Δt) is sufficiently short, the larger the amount of change {(dI / dt) * Δt} in the power supply current I, the more the EM
As a criterion for selecting whether or not to use a modulation MOS transistor based on experimental facts such as an increase in radiated power (electric field strength) of I, the rate of change of the power supply current I (dI
/ Dt) and the variation of the power supply current I ｛(dI / dt) * Δ
An example using t｝ will be described.
【００６９】図８は、本実施形態における半導体集積回
路装置１Ｃの構成を示すブロック回路図である。同図に
示すように、本実施形態の半導体集積回路装置１Ｃは、
変調ＭＯＳトランジスタを配置した第１の回路２１と、
変調ＭＯＳトランジスタを配置していない第２の回路２
２と、電源電位Ｖddを供給するための電源配線５と、接
地電位Ｖssを供給するためのグラウンド配線６と、変調
基板バイアスＶb を供給するための変調基板バイアス供
給配線７と、変調基板バイアスＶb'を供給するための変
調基板バイアス供給配線８と、データなどの信号を入力
するための信号入力配線１９と、出力信号を出力するた
めの信号出力配線２０とを備えている。FIG. 8 is a block circuit diagram showing a configuration of a semiconductor integrated circuit device 1C according to the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1C of the present embodiment
A first circuit 21 in which a modulation MOS transistor is arranged;
Second circuit 2 without modulation MOS transistor
2, a power supply line 5 for supplying a power supply potential Vdd, a ground line 6 for supplying a ground potential Vss, a modulation substrate bias supply line 7 for supplying a modulation substrate bias Vb, and a modulation substrate bias Vb. And a signal input line 19 for inputting a signal such as data, and a signal output line 20 for outputting an output signal.
【００７０】第１の回路２１と第２の回路２２とには、
電源電位Ｖddを供給するための電源配線５と、接地電位
Ｖssを供給するためのグラウンド配線６と、信号入力配
線１９と、信号出力配線２０とが接続されている。ま
た、第１の回路２１及び第２の回路２２には、それぞれ
電源配線５から電源電流Ｉddが流入し、電源電流Ｉssが
グラウンド配線６に流れている。The first circuit 21 and the second circuit 22 include:
The power supply wiring 5 for supplying the power supply potential Vdd, the ground wiring 6 for supplying the ground potential Vss, the signal input wiring 19, and the signal output wiring 20 are connected. The power supply current Idd flows into the first circuit 21 and the second circuit 22 from the power supply wiring 5, and the power supply current Iss flows through the ground wiring 6.
【００７１】ここで、第１の回路２１の電源電流Ｉddの
変化速度（ｄＩ／ｄｔ）と電源電流Ｉddの変化量｛（ｄ
Ｉ／ｄｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc ，
Ｉcを超え、また、第１の回路２１の電源電流Ｉssの変
化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝もそれぞれスレッショルドＦc、Ｉc を超えてお
り、第１の回路２１にはＰchおよびＮchの両極性の変調
ＭＯＳトランジスタが用いられている。一方、第２の回
路２２の電源電流Ｉss及びＩddの変化速度（ｄＩ／ｄ
ｔ）はスレッショルド値Ｆc 以上であるが電源電流Ｉss
及びＩddの変化量｛（ｄＩ／ｄｔ）＊Δｔ｝は、スレッ
ショルド値Ｉc 以下であることから、ＥＭＩ輻射強度が
小さいと判断して、第２の回路２２内には、通常のＭＯ
Ｓトランジスタだけが配置されている。Here, the rate of change (dI / dt) of the power supply current Idd of the first circuit 21 and the amount of change 電源 (d
I / dt) * Δt} is the threshold value Fc,
Ic, the rate of change (dI / dt) and the amount of change ｛(dI / dt) * Δ of the power supply current Iss of the first circuit 21.
t｝ also exceeds the thresholds Fc and Ic, respectively, and the first circuit 21 employs P-channel and N-channel bipolar modulation MOS transistors. On the other hand, the rate of change (dI / d) of the power supply currents Iss and Idd of the second circuit 22
t) is equal to or higher than the threshold value Fc, but the power supply current Iss
Since the amount of change {(dI / dt) * Δt} of Idd and Idd is equal to or smaller than the threshold value Ic, it is determined that the EMI radiation intensity is small, and the normal MO is included in the second circuit 22.
Only the S transistor is arranged.
【００７２】ここで、電源電流Ｉdd，Ｉssの変化速度｜
ｄＩ／ｄｔ｜や変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝の値
は、シミュレーションによって求めることができる。Here, the changing speed of the power supply currents Idd and Iss |
The values of dI / dt | and the amount of change {| dI / dt | * Δt} can be obtained by simulation.
【００７３】図１７（ａ）〜（ｃ）は、それぞれ順に、
各種電流波形Ｉ，それに対する電流の変化速度｜ｄＩ／
ｄｔ｜及び変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のシミュレ
ーション結果をの例を示す図である。図１７（ａ）は、
時間により変化するVddをもつ電流波形を示し、図１７
（ｂ）は、その微分波形の絶対値を示す。図１７（ｂ）
に示すように、電流のピーク値Ｉp の大きさと微分波形
の絶対値｜ｄＩ／ｄｔ｜の大きさとは無関係であり、ピ
ーク値Ｉp1，Ｉp2を有する電流波形に対応する微分波形
の絶対値｜ｄＩ／ｄｔ｜がスレッショルド値Ｆc を越え
ているが、比較的大きなピーク値Ｉp3を有する電流波形
に対応する微分波形の絶対値｜ｄＩ／ｄｔ｜はスレッシ
ョルド値Ｆc を越えていない。また、図１７（ｃ）は、
電流波形のパルス幅Δｔを電流の微分波形の絶対値｜ｄ
Ｉ／ｄｔ｜に掛け合わせて算出された値を示す。図１７
（ｃ）に示すように、ピーク値Ｉp2を有する電流波形に
対応する電流の変化量｛｜ｄＩ／ｄｔ｜＊Δｔ｝のみが
スレッショルド値Ｉc を越えているが、他のピーク値Ｉ
p1，Ｉp3を有する電流波形に対応する電流の変化量｛｜
ｄＩ／ｄｔ｜＊Δｔ｝はスレッショルド値Ｉc を越えて
いない。なお、ここでは電流の微分波形の絶対値｜ｄＩ
／ｄｔ｜を用いたが、電流の微分値ｄＩ／ｄｔそのもの
を用いてもよい。その場合、負側のＦc ，Ｉc の値を例
えば単純に符号を入れ替えるなどにより、定めておく必
要がある。FIGS. 17 (a) to 17 (c) show, in order,
Various current waveforms I, and the current change rates | dI /
It is a figure which shows the example of the simulation result of dt | and the change amount {| dI / dt | * Δt}. FIG. 17 (a)
FIG. 17 shows a current waveform having Vdd that changes with time.
(B) shows the absolute value of the differential waveform. FIG. 17 (b)
As shown in the figure, the magnitude of the peak value Ip of the current is not related to the magnitude of the absolute value | dI / dt | of the differential waveform, and the absolute value | dI of the differential waveform corresponding to the current waveform having the peak values Ip1 and Ip2. / Dt | exceeds the threshold value Fc, but the absolute value | dI / dt | of the differential waveform corresponding to the current waveform having the relatively large peak value Ip3 does not exceed the threshold value Fc. FIG. 17 (c)
The pulse width Δt of the current waveform is represented by the absolute value | d of the differential waveform of the current.
I / dt | is shown. FIG.
As shown in (c), only the current change amount {| dI / dt | * Δt} corresponding to the current waveform having the peak value Ip2 exceeds the threshold value Ic, but the other peak values Ip2
Current change amount corresponding to a current waveform having p1 and Ip3 ｛|
dI / dt | * Δt｝ does not exceed the threshold value Ic. Here, the absolute value | dI of the current differential waveform
Although / dt | is used, the differential value dI / dt of the current itself may be used. In this case, it is necessary to determine the values of the negative side Fc and Ic by, for example, simply changing the sign.
【００７４】なお、第１の回路２１において、例えば電
源電流Ｉddの変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ
／ｄｔ）＊Δｔ｝のみがスレッショルド値を超過してい
る場合は、第１の回路２１にＰch変調ＭＯＳトランジス
タと通常のＮchＭＯＳトランジスタとを配置してもよ
い。また、第１の回路２１において、電源電流Ｉssの変
化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄｔ）＊Δ
ｔ｝のみがスレッショルド値を超過している場合は、第
１の回路２１に通常のＰchＭＯＳトランジスタとＮch変
調ＭＯＳトランジスタとを配置してもよい。In the first circuit 21, for example, the rate of change (dI / dt) of the power supply current Idd and the amount of change ｛(dI
/ Dt) * Δt} exceeds the threshold value, a P-channel modulation MOS transistor and a normal N-channel MOS transistor may be arranged in the first circuit 21. Further, in the first circuit 21, the speed of change (dI / dt) and the amount of change ｛(dI / dt) * Δ of the power supply current Iss
When only t｝ exceeds the threshold value, a normal Pch MOS transistor and an Nch modulation MOS transistor may be arranged in the first circuit 21.
【００７５】本実施形態によると、第１の実施形態とは
異なり、回路特性を調べることなく変調ＭＯＳトランジ
スタの配置を決定するのではないので、以下の効果を発
揮することができる。すなわち、不要な箇所にまで変調
ＭＯＳトランジスタを設けると、変調ＭＯＳトランジス
タの変調基板バイアスＶb ，Ｖb'の引き出し電極による
レイアウト面積の増大を招くことになるが、本実施形態
においては、レイアウト面積の増大を必要最小限に抑制
しつつ、ＥＭＩ輻射を有効に低減することができる。According to the present embodiment, unlike the first embodiment, the arrangement of the modulation MOS transistors is not determined without examining the circuit characteristics, so that the following effects can be exhibited. That is, if the modulation MOS transistor is provided at an unnecessary portion, the layout area is increased due to the extraction electrodes of the modulation substrate biases Vb and Vb 'of the modulation MOS transistor. However, in the present embodiment, the layout area is increased. EMI radiation can be effectively reduced while suppressing EMI radiation to a necessary minimum.
【００７６】（第３の実施形態）次に、回路の特性に応
じて変調ＭＯＳトランジスタを配置するか変調ＭＯＳト
ランジスタを配置しないかを選択して構成される半導体
集積回路装置の別の例について述べる。(Third Embodiment) Next, another example of a semiconductor integrated circuit device configured to select whether to arrange a modulation MOS transistor or not according to the characteristics of a circuit will be described. .
【００７７】図９は、本実施形態における半導体集積回
路装置１Ｄの構成を示すブロック回路図である。同図に
示すように、本実施形態の半導体集積回路装置１Ｄに
は、図１（ａ）に示すＰch変調ＭＯＳトランジスタ９と
通常のＮchＭＯＳトランジスタ１０とからなるインバー
タ２と、インバータ２の出力をゲート信号配線２５を介
して受けるインバータ２６と、インバータ２６からの出
力信号を送るための信号出力配線２０とが配置されてい
る。つまり、インバータ２はインバータ２６の駆動回路
として機能していることになる。そして、インバータ２
６は、通常のＰchＭＯＳトランジスタ１１と通常のＮch
ＭＯＳトランジスタ１０とにより構成されている。FIG. 9 is a block circuit diagram showing a configuration of a semiconductor integrated circuit device 1D according to the present embodiment. As shown in the figure, a semiconductor integrated circuit device 1D of the present embodiment has an inverter 2 composed of a Pch modulation MOS transistor 9 and a normal Nch MOS transistor 10 shown in FIG. Inverter 26 received via signal wiring 25 and signal output wiring 20 for transmitting an output signal from inverter 26 are arranged. That is, the inverter 2 functions as a drive circuit of the inverter 26. And inverter 2
6 is an ordinary Pch MOS transistor 11 and an ordinary Nch
And a MOS transistor 10.
【００７８】ここで、本実施形態においては、インバー
タ２６の電源電流Ｉddおよび電源電流Ｉssのいずれにつ
いても、変化速度（ｄＩ／ｄｔ）と変化量｛（ｄＩ／ｄ
ｔ）＊Δｔ｝がそれぞれスレッショルド値Ｆc 、Ｉc を
超えているにも拘わらず、通常のＭＯＳトランジスタで
構成されている。その理由は以下の通りである。駆動回
路であるインバータ２内に変調ＭＯＳトランジスタ（Ｐ
ch変調ＭＯＳトランジスタ９）が配置されていることか
ら、ＥＭＩ輻射の要因となる電流が流れるインバータ２
６のゲート信号配線２５には変調された信号が流れ、イ
ンバータ２６のスイッチング時刻は変調される。その結
果、インバータ２６のスイッチングによって輻射される
電磁波のエネルギー分布の周波数ピークは、入力信号が
変調されていない場合に比べて広くなだらかになるの
で、ＥＭＩ輻射強度が低減されることになる。Here, in this embodiment, for both the power supply current Idd and the power supply current Iss of the inverter 26, the change speed (dI / dt) and the change amount ｛(dI / d
Although t) * Δt} exceeds the threshold values Fc and Ic, respectively, it is constituted by a normal MOS transistor. The reason is as follows. A modulation MOS transistor (P
Since the channel modulation MOS transistor 9) is disposed, the inverter 2 through which a current causing EMI radiation flows
The modulated signal flows through the gate signal wiring 25 of No. 6, and the switching time of the inverter 26 is modulated. As a result, the frequency peak of the energy distribution of the electromagnetic wave radiated by the switching of the inverter 26 becomes wider and gentler than when the input signal is not modulated, so that the EMI radiation intensity is reduced.
【００７９】なお、駆動回路であるインバータ２を、通
常のＰchＭＯＳトランジスタとＮch変調ＭＯＳトランジ
スタにより構成しても、本実施形態と同じ効果を発揮す
ることができる。Note that the same effect as that of the present embodiment can be exerted even if the inverter 2 as the drive circuit is constituted by a normal Pch MOS transistor and an Nch modulation MOS transistor.
【００８０】特に、本実施形態の構成を採用した場合、
図３に示すＰch変調ＭＯＳトランジスタ９と通常のＮch
ＭＯＳトランジスタ１０との比較からわかるように、通
常のＭＯＳトランジスタでは、基板コンタクト領域とド
レイン領域又はソース領域とに共通の引き出し電極を設
けることができるが、変調ＭＯＳトランジスタでは、基
板コンタクト領域と、ドレイン領域と、ソース領域と
に、それぞれ個別の引き出し電極を設ける必要がある。
一方、ＥＭＩ輻射の直接の要因となる大電流が流れるト
ランジスタはレイアウト面積が大きくなるが、かかるレ
イアウト面積の大きいトランジスタに変調ＭＯＳトラン
ジスタを用いると、引き出し電極を個別に設けること
で、さらにレイアウト面積が大きくなる。ところが、本
実施形態を用いることにより、レイアウト面積の大きな
ＭＯＳトランジスタを通常のＭＯＳトランジスタにして
も、ＥＭＩ輻射をある程度抑制することができる。つま
り、変調ＭＯＳトランジスタの採用によるレイアウト面
積の増大をできるだけ抑制することができる。In particular, when the configuration of this embodiment is adopted,
The Pch modulation MOS transistor 9 shown in FIG.
As can be seen from the comparison with the MOS transistor 10, the common MOS transistor can be provided with a common extraction electrode for the substrate contact region and the drain region or the source region. It is necessary to provide separate extraction electrodes for the region and the source region, respectively.
On the other hand, a transistor through which a large current that directly causes EMI radiation flows has a large layout area. However, if a modulation MOS transistor is used as the transistor having such a large layout area, the layout area can be further increased by separately providing extraction electrodes. growing. However, by using this embodiment, EMI radiation can be suppressed to some extent even when a MOS transistor having a large layout area is replaced with a normal MOS transistor. That is, an increase in the layout area due to the use of the modulation MOS transistor can be suppressed as much as possible.
【００８１】（第４の実施形態）信号の遅延時間を変調
基板バイアスＶb ，Ｖb'の振幅により制御できることは
上述した通りであるが、本実施形態においては、この点
に着目して、変調ＭＯＳトランジスタの変調基板バイア
スＶb の振幅を回路の遅延時間余裕に適合するように選
択する半導体集積回路装置について述べる。(Fourth Embodiment) As described above, the delay time of a signal can be controlled by the amplitudes of the modulation substrate biases Vb and Vb '. A semiconductor integrated circuit device for selecting the amplitude of the modulation substrate bias Vb of the transistor so as to match the delay time margin of the circuit will be described.
【００８２】図１０（ａ）は、本実施形態における半導
体集積回路装置１Ｅの構成を示す電気回路図である。半
導体集積回路装置１Ｅは、周波数ｆc ，周期Ｔc ＝１／
ｆcのクロック信号Ｃlkを供給するクロック信号線３０
と、クロック信号線３０から供給されるクロック信号Ｃ
lkによって駆動されるフリップフロップ３１，３２，３
３と、各フリップフロップ間に設けられた組み合わせ回
路等からなる第１の論理回路３４及び第２の論理回路３
５とによって構成されている。各フリップフロップ３
１，３２，３３においでは、入力部Ｄに入力されたデー
タをクロック入力部ＣＫに入力されるクロック信号Ｃlk
の立ち上がりに同期させて出力部Ｑに出力し、出力部Ｑ
からの出力データはクロック信号Ｃlkの次の立ち上がり
エッジまで保持される。第１の論理回路３４と第２の論
理回路３５とは、この例ではＰch変調ＭＯＳトランジス
タを含んでいて、各論理回路３４，３５には変調基板バ
イアス供給配線７ａ，７ｂを介して変調基板バイアスＶ
b1，Ｖb2が供給される。FIG. 10A is an electric circuit diagram showing a configuration of a semiconductor integrated circuit device 1E according to the present embodiment. The semiconductor integrated circuit device 1E has a frequency fc and a period Tc = 1 /
The clock signal line 30 for supplying the clock signal Clk of fc
And the clock signal C supplied from the clock signal line 30
lk driven flip-flops 31, 32, 3
3 and a first logic circuit 34 and a second logic circuit 3 composed of a combinational circuit and the like provided between each flip-flop.
5. Each flip-flop 3
At 1, 32 and 33, the data input to the input unit D is converted to the clock signal Clk input to the clock input unit CK.
Output to the output section Q in synchronization with the rise of
Is held until the next rising edge of the clock signal Clk. In this example, the first logic circuit 34 and the second logic circuit 35 include a Pch modulation MOS transistor, and the logic circuits 34 and 35 are connected to the modulation substrate bias supply lines 7a and 7b via the modulation substrate bias supply lines 7a and 7b. V
b1 and Vb2 are supplied.
【００８３】図１０（ｂ），（ｃ）は、第１の論理回路
３４と第２の論理回路３５とにおけるクロック信号Ｃl
k，入力データ信号Ｖi1，Ｖi2及び出力データ信号Ｖo
1，Ｖo2の状態を示すタイミング図である。第１の論理
回路３４の入力データ信号Ｖi1はクロック信号Ｃlkの立
ち上がりエッジに同期して取り込まれ、遅延時間Ｔd1だ
け遅れたタイミングで出力データ信号Ｖo1として出力さ
れる。同様に、第２の論理回路３５の入力データ信号Ｖ
i2は、クロック信号Ｃlkの立ち上がりエッジに同期して
取り込まれ、遅延時間Ｔd2だけ遅れたタイミングで出力
データ信号Ｖo2として出力される。クロック信号Ｃlkの
立ち上がり毎に、データが論理回路ーフリップフロップ
−論理回路−フリップフロップ−…と順次転送されるた
めには、少なくとも各論理回路３４，３５内における遅
延時間Ｔd1，Ｔd2がクロック信号Ｃlkの周期より短い必
要がある。本実施例の場合には、Ｔc ＞Ｔd2＞Ｔd1であ
る。つまり、第１の論理回路３４は第２の論理回路３５
に比べて遅延時間余裕（Ｔc −Ｔdn（ｎ＝１，２））が
大きい。ここで、変調基板バイアスＶb1，Ｖb2は、下記
式（１２），（１３） Ｖb1＝Ｖdd−Ｖf ＋０．５Ｖa1＊[sin （２π＊ｆm ＊ｔ）＋１] （１２） Ｖb2＝Ｖdd−Ｖf ＋０．５Ｖa2＊[sin （２π＊ｆm ＊ｔ）＋１] （１３） のように設定されている。FIGS. 10B and 10C show the clock signals Cl in the first logic circuit 34 and the second logic circuit 35, respectively.
k, input data signals Vi1, Vi2 and output data signal Vo
FIG. 3 is a timing chart showing the states of 1, Vo2. The input data signal Vi1 of the first logic circuit 34 is captured in synchronization with the rising edge of the clock signal Clk, and is output as an output data signal Vo1 at a timing delayed by the delay time Td1. Similarly, the input data signal V of the second logic circuit 35
i2 is captured in synchronization with the rising edge of the clock signal Clk, and is output as the output data signal Vo2 at a timing delayed by the delay time Td2. In order for data to be sequentially transferred from the logic circuit to the flip-flop to the logic circuit to the flip-flop at each rising edge of the clock signal Clk, at least the delay times Td1 and Td2 in each of the logic circuits 34 and 35 must be equal to the clock signal Clk. Must be shorter than the cycle of In the case of the present embodiment, Tc>Td2> Td1. That is, the first logic circuit 34 is the second logic circuit 35
, The delay time margin (Tc−Tdn (n = 1, 2)) is large. Here, the modulation substrate biases Vb1 and Vb2 are given by the following equations (12) and (13): Vb1 = Vdd-Vf + 0.5Val * [sin (2π * fm * t) +1] (12) Vb2 = Vdd−Vf + 0. 5Va2 * [sin (2π * fm * t) +1] (13)
【００８４】ここで、図１（ｂ）に示すように、Ｖa1，
Ｖa2は変調基板バイアスＶb1，Ｖb2の変化振幅である。
このとき、各論理回路３４，３５の遅延時間Ｔd1，Ｔd2
は、それぞれ振幅Ｖa1，Ｖa2の増大につれて増大する振
幅Ｖa1，Ｖa2の関数である。すなわち、下記式（１
４），（１５） Ｔc ＞Ｔd2＝ｆ（Ｖa2）＞Ｔd1＝ｇ（Ｖa1） （１４） Ｖa1≧Ｖa2 （１５） のように設定することができる。Here, as shown in FIG. 1B, Va1,
Va2 is a change amplitude of the modulation substrate biases Vb1 and Vb2.
At this time, the delay times Td1, Td2 of the respective logic circuits 34, 35
Is a function of the amplitudes Va1 and Va2 that increase as the amplitudes Va1 and Va2 increase, respectively. That is, the following equation (1)
4), (15) Tc> Td2 = f (Va2)> Td1 = g (Va1) (14) Va1 ≧ Va2 (15)
【００８５】ここで、各回路に供給する変調基板バイア
スＶb の変化振幅Ｖa を均一にする場合（Ｖb が共通で
ある場合）には、各回路のうち遅延時間Ｔd がもっとも
小さいものに適合するように変化振幅Ｖa を設定する必
要があるので、変化振幅Ｖaの値を小さくせざるを得な
いことになる。Here, when the variation amplitude Va of the modulation substrate bias Vb supplied to each circuit is made uniform (when Vb is common), the delay time Td of each circuit is adapted to be the smallest. It is necessary to set the change amplitude Va in this case, so that the value of the change amplitude Va must be reduced.
【００８６】それに対して、本実施形態のように、遅延
時間余裕の大きな回路には遅延時間余裕の小さい回路よ
りも大きな変調基板バイアスＶb の変化振幅Ｖa を与え
ることにより、各回路に与える変調基板バイアスＶb の
変化振幅Ｖa を均一にする場合に比べて、集積回路装置
全体のＥＭＩ輻射をより効果的に低減することができ
る。On the other hand, as in the present embodiment, a circuit having a large delay time margin is provided with a larger change amplitude Va of the modulation substrate bias Vb than a circuit having a small delay time margin, so that a modulation substrate applied to each circuit is provided. EMI radiation of the entire integrated circuit device can be more effectively reduced as compared with the case where the change amplitude Va of the bias Vb is made uniform.
【００８７】なお、本実施形態においては、各論理回路
３４，３５にＰch変調ＭＯＳトランジスタを含む場合を
例にとって説明したが、Ｎch変調ＭＯＳトランジスタを
含む論理回路を備えた半導体集積回路装置においても、
遅延時間余裕が大きい回路には遅延時間余裕の小さい回
路よりも大きな変調基板バイアスＶb'の変化振幅Ｖa'を
与えることにより、同様の効果を発揮することができ
る。Although the present embodiment has been described by taking as an example a case where each of the logic circuits 34 and 35 includes a Pch modulation MOS transistor, a semiconductor integrated circuit device having a logic circuit including an Nch modulation MOS transistor is also described.
The same effect can be exerted by giving a larger variation amplitude Va 'of the modulation substrate bias Vb' to a circuit having a large delay time margin than a circuit having a small delay time margin.
【００８８】（第５の実施形態）次に、変調基板バイア
スＶb ，Ｖb'の発生回路を組み込んだ半導体集積回路装
置に関する第５の実施形態について説明する。(Fifth Embodiment) Next, a fifth embodiment relating to a semiconductor integrated circuit device incorporating a circuit for generating modulated substrate biases Vb and Vb 'will be described.
【００８９】図１１（ａ），（ｂ）は、それぞれ本実施
形態における半導体集積回路装置１Ｆの構成を概略的に
示すブロック回路図及びその部分拡大図である。FIGS. 11A and 11B are a block circuit diagram schematically showing a configuration of a semiconductor integrated circuit device 1F according to the present embodiment and a partially enlarged view thereof.
【００９０】図１１（ａ）に示すように、半導体集積回
路装置１Ｆは、変調基板バイアス発生回路３６と、変調
基板バイアスの生成データを格納した不揮発性メモリ３
７と、第１の回路３９及び第２の回路４０を備えてい
る。そして、第１の回路３９は、Ｐch，Ｎch変調ＭＯＳ
トランジスタを含んでおり、変調基板バイアス発生回路
３６から変調基板バイアス供給配線７，８を介して供給
される変調基板バイアスＶb ，Ｖb'がＰch，Ｎch変調Ｍ
ＯＳトランジスタに供給され、第１の回路３９から発生
するＥＭＩ輻射が低減される構成となっている。一方、
第２の回路４０には変調ＭＯＳトランジスタが配置され
ておらず、通常のＭＯＳトランジスタのみが配置されて
いる。As shown in FIG. 11A, a semiconductor integrated circuit device 1F includes a modulation substrate bias generation circuit 36 and a nonvolatile memory 3 storing modulation substrate bias generation data.
7 and a first circuit 39 and a second circuit 40. The first circuit 39 includes a Pch and Nch modulation MOS.
The modulation substrate bias Vb, Vb 'supplied from the modulation substrate bias generation circuit 36 through the modulation substrate bias supply lines 7 and 8 includes Pch and Nch modulation M
The EMI radiation supplied to the OS transistor and generated from the first circuit 39 is reduced. on the other hand,
The modulation MOS transistor is not arranged in the second circuit 40, and only a normal MOS transistor is arranged.
【００９１】また、図１１（ｂ）に示すように、不揮発
性メモリ３７には、波形を記憶しているパターンメモリ
や、振幅やオフセットなどを記憶しているＤＣパラメー
タメモリ，周波数情報などを記憶しているＡＣパラメー
タメモリが備えられている。また、基板バイアス発生回
路３６は、不揮発性メモリ３７のパターンメモリやＤＣ
パラメータメモリ，ＡＣパラメータメモリにサイクリッ
クにアクセスして、データを読み出すとともに、これら
のデータをＤ／Ａ変換器に入力するためのデジタルデー
タに合成する。例えば、周期が１で周波数が１の基本的
なサインカーブからなる波形パターンを用いる場合、Ａ
Ｃパラメータメモリから周波数１０ｋＨｚのデータが取
り込まれ、ＤＣパラメータメモリから振幅２００ｍＶの
データが取り込まれた場合、振幅２００ｍＶで周波数が
１０ｋＨｚのサインカーブを生成するためのデジタルデ
ータが合成され、最終的にＤ／Ａ変換器から基板バイア
スＶb ，Ｖb'として出力される。As shown in FIG. 11B, the nonvolatile memory 37 stores a pattern memory for storing waveforms, a DC parameter memory for storing amplitudes and offsets, frequency information, and the like. An AC parameter memory is provided. Further, the substrate bias generation circuit 36 includes a pattern memory of the non-volatile memory 37 and a DC memory.
The parameter memory and the AC parameter memory are accessed cyclically to read out the data and combine these data with digital data to be input to the D / A converter. For example, when a waveform pattern composed of a basic sine curve with a period of 1 and a frequency of 1 is used, A
When data with a frequency of 10 kHz is fetched from the C parameter memory and data with an amplitude of 200 mV is fetched from the DC parameter memory, digital data for generating a sine curve with an amplitude of 200 mV and a frequency of 10 kHz is synthesized, and finally D Are output as substrate biases Vb and Vb 'from the / A converter.
【００９２】ここで、変調基板バイアス発生回路３６に
おいて、不揮発性メモリ３７のデータに基づいて変調基
板バイアスＶb ，Ｖb'が生成される。また、不揮発性メ
モリ３７は、制御信号配線３８を介して入力されるデー
タ書き込み信号Ｓreに応じて、変調基板バイアスＶb ，
Ｖb'の変化振幅Ｖa ，Ｖa'と波形形状の情報とを書き込
むことができ、かつ、変調基板バイアスＶb ，Ｖb'の波
形をプログラムすることができる。また、この変調基板
バイアスＶb ，Ｖb'の波形は、半導体集積回路装置１Ｆ
全体で均一の波形を有するものである必要はなく、第４
の実施形態のごとく半導体集積回路装置１Ｆ内の各回路
の遅延時間などの特性に応じて変化振幅，波形などを変
化させることも可能である。半導体集積回路装置１Ｆの
実装構造（システム上の選定）により、ＥＭＩは大きく
変わる。このため、半導体集積回路装置１Ｆのアプリケ
ーションに応じてチューニングする。このＥＭＩ輻射強
度が最小になるように変調基板バイアスＶb ，Ｖb'の波
形をプログラムすることにより、半導体集積回路装置１
Ｆの各部に適正な変調基板バイアスＶb ，Ｖb'を与える
ことが可能になる。Here, the modulation substrate bias generation circuit 36 generates modulation substrate biases Vb and Vb 'based on the data in the nonvolatile memory 37. In addition, the nonvolatile memory 37 responds to the data write signal Sre input via the control signal wiring 38 to control the modulation substrate bias Vb,
The change amplitudes Va and Va 'of Vb' and the information on the waveform shape can be written, and the waveforms of the modulation substrate biases Vb and Vb 'can be programmed. The waveforms of the modulation substrate biases Vb and Vb 'are the same as those of the semiconductor integrated circuit device 1F.
It is not necessary to have a uniform waveform as a whole.
As in the first embodiment, it is also possible to change the change amplitude, the waveform, and the like according to the characteristics such as the delay time of each circuit in the semiconductor integrated circuit device 1F. The EMI greatly changes depending on the mounting structure (selection on the system) of the semiconductor integrated circuit device 1F. Therefore, tuning is performed according to the application of the semiconductor integrated circuit device 1F. The semiconductor integrated circuit device 1 is programmed by programming the waveforms of the modulation substrate biases Vb and Vb 'so that the EMI radiation intensity is minimized.
It becomes possible to apply appropriate modulation substrate biases Vb and Vb 'to each part of F.
【００９３】このように、半導体集積回路装置１Ｆ内
に、変調基板バイアス発生回路３６を組み込んで、変調
基板バイアスＶb ，Ｖb'の波形をプログラム可能な構成
とすることにより、ＥＭＩ輻射が大きな半導体集積回路
装置に対しては、変調基板バイアスＶb ，Ｖb'の変化振
幅を大きくとって回路の動作速度余裕を削減するように
変調基板バイアスＶb ，Ｖb'の振幅をプログラムするこ
とができる。逆に、ＥＭＩ輻射が小さな半導体集積回路
装置に対しては、回路の動作速度を優先させるように変
調基板バイアスＶb ，Ｖb'の振幅を小さくプログラムす
ることにより、複数種類の半導体集積回路装置を共通の
構成にしながら、ＥＭＩ輻射と動作速度のバランスが最
適化された半導体集積装置を実現することができる。As described above, by incorporating the modulation substrate bias generation circuit 36 into the semiconductor integrated circuit device 1F and making the waveforms of the modulation substrate biases Vb and Vb 'programmable, the semiconductor integrated circuit having a large EMI radiation can be obtained. For the circuit device, the amplitudes of the modulation substrate biases Vb, Vb 'can be programmed so as to reduce the operating speed margin of the circuit by increasing the change amplitude of the modulation substrate biases Vb, Vb'. Conversely, for a semiconductor integrated circuit device with small EMI radiation, a plurality of types of semiconductor integrated circuit devices can be shared by programming the amplitudes of the modulation substrate biases Vb and Vb 'so as to give priority to the operation speed of the circuit. With the above configuration, it is possible to realize a semiconductor integrated device in which the balance between the EMI radiation and the operation speed is optimized.
【００９４】（第６の実施形態）次に、変調ＭＯＳトラ
ンジスタを用いてＥＭＩ輻射を低減するための対策を講
じたメモリセルアレイを用いた半導体集積回路装置に関
する第６の実施形態について説明する。ＲＯＭやＲＡＭ
などのメモリセルアレイにおいては、そのビット線を多
数同時にプリチャージする必要があり、このプリチャー
ジ動作によって電源線に急峻なピーク電流が流れ、この
ピーク電流がＥＭＩ輻射の要因となる。以下、ＲＡＭの
場合について説明するが、ＲＯＭについても本実施形態
を適用することができる。(Sixth Embodiment) Next, a sixth embodiment relating to a semiconductor integrated circuit device using a memory cell array in which measures for reducing EMI radiation using a modulation MOS transistor are described. ROM and RAM
In such a memory cell array, it is necessary to precharge many bit lines at the same time, and this precharge operation causes a steep peak current to flow through the power supply line, and this peak current causes EMI radiation. Hereinafter, the case of a RAM will be described, but the present embodiment can also be applied to a ROM.
【００９５】図１２は、本実施形態における半導体集積
回路装置１Ｇの構成を示す電気回路図である。同図に示
すように、ＲＡＭ（Random Access Memory）として機能
する半導体集積回路装置１Ｇは、多数のＲＡＭのメモリ
セル５６をマトリックス状に配置したメモリセルアレイ
５０と、メモリセルアレイ５０に駆動信号Ｓdrを入力す
るための信号入力配線５１と、インバータによって構成
され駆動信号Ｓdrを受ける駆動回路５２と、ビット線対
５５と、ビット線対５５に介設される２つのＰchＭＯＳ
トランジスタからなるプリチャージトランジスタ対５３
と、ビット線対５５間に介設されるイコライズトランジ
スタ５４と、ビット線対５５の端部に設けられセンスア
ンプ及び書き込みドライバ−を含むＲ／Ｗ回路５７と、
Ｒ／Ｗ回路５７からのデータを出力するための信号出力
配線５８と、ワード線５９とを備えている。データの読
み出し又は書き込みの際、メモリセル５６は、ワード線
５９を介して入力されるワード選択信号Ｓwsによって選
択され、Ｒ／Ｗ回路５７によってデータの読み出しと書
き込みとが行なわれる。ここで、ワード選択信号Ｓwsに
よりメモリセル５６を選択する際、ビット線対５５に存
在する電荷によって期待しないデータがメモリセル５６
に書き込まれるのを防ぐため及びセンスアンプの動作の
確保のために、ビット線対５５のプリチャージトランジ
スタ対５３がオンになり、ビット線対５５の電位が電源
電位Ｖddに近づくようにプリチャージ（すなわち充電）
される。また、プリチャージトランジスタ対５３がオン
になってプリチャージ動作が行なわれている時に、イコ
ライズトランジスタ５４がオンになってビット線対５５
の電位が均一化されることにより、センスアンプの動作
を高速化している。プリチャージトランジスタ対５３と
その駆動回路５２には、Ｐch変調ＭＯＳトランジスタが
配置されており、これらのＰch変調ＭＯＳトランジスタ
に変調基板バイアスＶb を供給するための変調基板バイ
アス供給配線７がメモリセルアレイ５０の外部に引き出
されている。FIG. 12 is an electric circuit diagram showing a configuration of a semiconductor integrated circuit device 1G according to the present embodiment. As shown in the figure, a semiconductor integrated circuit device 1G functioning as a RAM (Random Access Memory) has a memory cell array 50 in which a large number of RAM memory cells 56 are arranged in a matrix, and a drive signal Sdr input to the memory cell array 50. Signal input wiring 51, a driving circuit 52 constituted by an inverter and receiving a driving signal Sdr, a bit line pair 55, and two PchMOSs interposed in the bit line pair 55.
Precharge transistor pair 53 composed of transistors
An equalizing transistor 54 interposed between the bit line pair 55, an R / W circuit 57 provided at an end of the bit line pair 55 and including a sense amplifier and a write driver,
A signal output wiring 58 for outputting data from the R / W circuit 57 and a word line 59 are provided. At the time of reading or writing data, the memory cell 56 is selected by a word selection signal Sws input via the word line 59, and data is read and written by the R / W circuit 57. Here, when the memory cell 56 is selected by the word selection signal Sws, data that is not expected due to the electric charge existing in the bit line pair 55 is stored in the memory cell 56.
In order to prevent the data from being written into the bit line pair and to ensure the operation of the sense amplifier, the precharge transistor pair 53 of the bit line pair 55 is turned on, and the precharge is performed so that the potential of the bit line pair 55 approaches the power supply potential Vdd ( Ie charging)
Is done. When the precharge transistor pair 53 is turned on to perform a precharge operation, the equalize transistor 54 is turned on and the bit line pair 55 is turned on.
, The speed of the operation of the sense amplifier is increased. Pch modulation MOS transistors are arranged in the precharge transistor pair 53 and its driving circuit 52, and a modulation substrate bias supply line 7 for supplying a modulation substrate bias Vb to these Pch modulation MOS transistors is provided in the memory cell array 50. It has been pulled out.
【００９６】本実施形態によると、駆動回路５２のＰch
変調ＭＯＳトランジスタの基板電位を変調基板バイアス
Ｖb により変調することで、第１の実施形態と同じ効果
を得ることができる。また、プリチャージトランジスタ
対５３のＰch変調ＭＯＳトランジスタの基板電位を変調
することにより、プリチャージ時にプリチャージトラン
ジスタ対５３の駆動能力とオンになるタイミングとが変
調されるので、電源配線５からプリチャージトランジス
タ対５３に流れる電源電流のピーク値が抑制され、ＥＭ
Ｉ輻射が低減されることになる。According to the present embodiment, the Pch
By modulating the substrate potential of the modulation MOS transistor with the modulation substrate bias Vb, the same effect as in the first embodiment can be obtained. Further, by modulating the substrate potential of the Pch modulation MOS transistor of the precharge transistor pair 53, the driving capability and the timing of turning on the precharge transistor pair 53 during precharge are modulated. The peak value of the power supply current flowing through the transistor pair 53 is suppressed,
I radiation will be reduced.
【００９７】なお、同時にプリチャージすべきビット線
対５５の数が増加するほど、本実施形態を適用すること
によるＥＭＩ輻射の低減効果が大きい。Note that as the number of bit line pairs 55 to be simultaneously precharged increases, the effect of reducing EMI radiation by applying the present embodiment becomes greater.
【００９８】なお、プリチャージトランジスタ対５３
は、メモリセルアレイ５０中のメモリセル５６と共通の
基板上に形成することができるので、変調基板バイアス
Ｖb の供給点としてプリチャージトランジスタ対５３の
基板構造の端や中間点などの局所的な点を選ぶことによ
り、高抵抗である基板抵抗による変調基板バイアスＶb
の遅延効果をも利用して、プリチャージトランジスタ対
５３のスイッチング時期をより広くばらつかせることが
でき、より効果的にＥＭＩ輻射を低減することができ
る。The precharge transistor pair 53
Can be formed on a common substrate with the memory cells 56 in the memory cell array 50, and thus a local point such as an end point or an intermediate point of the substrate structure of the precharge transistor pair 53 is used as a supply point of the modulation substrate bias Vb. , The modulation substrate bias Vb due to the high resistance substrate resistance
Utilizing the delay effect described above, the switching timing of the precharge transistor pair 53 can be widely varied, and EMI radiation can be more effectively reduced.
【００９９】なお、本実施形態においては、プリチャー
ジトランジスタ対中のトランジスタに着目したが、メモ
リセルアレイでは他に同時並列動作がおこる回路部分と
して、Ｒ／Ｗ回路５７があり、このＲ／Ｗ回路５７に変
調ＭＯＳトランジスタを配置してＥＭＩ輻射を低減する
ことができる。ただし、Ｒ／Ｗ回路５７は、作動型回路
など一般にタイミング動作が微妙な回路を採用している
ので、変調ＭＯＳトランジスタを配置する際にはタイミ
ング設計に注意を要する。In this embodiment, attention has been paid to the transistors in the pair of precharge transistors. However, in the memory cell array, there is an R / W circuit 57 as another circuit part where simultaneous parallel operation occurs. By arranging a modulation MOS transistor at 57, EMI radiation can be reduced. However, since the R / W circuit 57 generally employs a circuit whose timing operation is delicate, such as an operation type circuit, attention must be paid to timing design when arranging modulation MOS transistors.
【０１００】（第７の実施形態）次に、変調ＭＯＳトラ
ンジスタをバス信号線の駆動回路に配置した半導体集積
回路装置に関する第７の実施形態について説明する。複
数のバス信号線を同時かつ並列に駆動する駆動回路を備
えた半導体集積回路装置においては、駆動データが同時
に遷移したときに電源配線に急峻なピーク電流が流れる
ので、大きなＥＭＩ輻射を発生させることがある。さら
に、バス信号線は通常の配線よりも配線長が長くなる傾
向がある。そして、バス信号線が数ｃｍ以上に長くなる
とバス信号線自体からのＥＭＩ輻射も無視できない程強
くなる。(Seventh Embodiment) Next, a seventh embodiment relating to a semiconductor integrated circuit device in which a modulation MOS transistor is arranged in a drive circuit for a bus signal line will be described. In a semiconductor integrated circuit device provided with a drive circuit that drives a plurality of bus signal lines simultaneously and in parallel, a sharp peak current flows in a power supply line when drive data transitions at the same time, so that large EMI radiation is generated. There is. Further, the bus signal line tends to have a longer wiring length than a normal wiring. When the bus signal line becomes longer than a few cm, EMI radiation from the bus signal line itself becomes too strong to be ignored.
【０１０１】図１３は、本実施形態における半導体集積
回路装置１Ｈの構成を示す図である。同図に示すよう
に、半導体集積回路装置１Ｈは、あるビット数のデータ
を入力するための信号入力配線６０と、データの各ビッ
ト信号を受ける第１の回路６１と、Ｐch変調ＭＯＳトラ
ンジスタ及びＮch変調ＭＯＳトランジスタを用いたイン
バータのアレイによって構成され、バス信号線にデータ
を送るための駆動回路６２と、駆動回路６２からの出力
を受ける第２の回路６３と、駆動回路６２からの駆動信
号を第２の回路６３にそれぞれ入力させるためのあるビ
ット数のバス信号線６４と、第２の回路６３からの出力
信号を出力するための信号出力配線６５とを備えてい
る。そして、駆動回路６２において、Ｐch変調ＭＯＳト
ランジスタの基板領域は変調基板バイアスＶb を供給す
るための変調基板バイアス供給配線７に接続され、Ｎch
変調ＭＯＳトランジスタの基板領域は変調基板バイアス
Ｖb'を供給するための変調基板バイアス供給配線８に接
続されている。また、Ｐch変調ＭＯＳトランジスタのド
レインは電源電位Ｖddを供給するための電源配線５に接
続され、Ｎch変調ＭＯＳトランジスタのソースは接地電
位Ｖssを供給するためのグラウンド配線６に接続されて
いる。FIG. 13 is a diagram showing a configuration of a semiconductor integrated circuit device 1H according to the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1H includes a signal input wiring 60 for inputting data of a certain number of bits, a first circuit 61 for receiving each bit signal of data, a Pch modulation MOS transistor and an Nch A drive circuit 62 for transmitting data to a bus signal line, a second circuit 63 receiving an output from the drive circuit 62, and a drive signal from the drive circuit 62 A bus signal line 64 having a certain number of bits to be input to the second circuit 63 and a signal output wiring 65 for outputting an output signal from the second circuit 63 are provided. Then, in the drive circuit 62, the substrate region of the Pch modulation MOS transistor is connected to the modulation substrate bias supply line 7 for supplying the modulation substrate bias Vb.
The substrate region of the modulation MOS transistor is connected to a modulation substrate bias supply line 8 for supplying a modulation substrate bias Vb '. The drain of the Pch modulation MOS transistor is connected to a power supply line 5 for supplying a power supply potential Vdd, and the source of the Nch modulation MOS transistor is connected to a ground line 6 for supplying a ground potential Vss.
【０１０２】ここで、第１の回路６１の出力は駆動回路
６２に入力され、駆動回路６２からの出力は、配線長の
大きい複数のバス信号線６４を経て第２の回路６３に伝
達される。このとき、データの全ビットが各バス信号線
６４においてＬレベルからＨレベルに遷移あるいはその
逆に遷移する場合に、電源配線５やバス信号線６４から
発生するＥＭＩ輻射が最も大きくなる。そのとき、駆動
回路６２中の各変調ＭＯＳトランジスタの基板電位を変
調基板バイアスＶb ，Ｖb'によって変調することによ
り、駆動回路６２からの出力の波形、つまり、立ち上が
り立ち下がりのタイミングやスルーレートが変調され
て、半導体集積回路装置１Ｈ全体のＥＭＩ輻射が低減さ
れる。この波形やスルーレートの変調によるＥＭＩ輻射
の低減効果は、バス信号線６４の配線長が長く、かつ高
速に駆動する必要がある場合に特に大きい。Here, the output of the first circuit 61 is input to the drive circuit 62, and the output from the drive circuit 62 is transmitted to the second circuit 63 via a plurality of bus signal lines 64 having a long wiring length. . At this time, when all the bits of the data transition from the L level to the H level in each bus signal line 64 or vice versa, the EMI radiation generated from the power supply wiring 5 and the bus signal line 64 becomes the largest. At this time, by modulating the substrate potential of each modulation MOS transistor in the drive circuit 62 with the modulation substrate biases Vb and Vb ', the waveform of the output from the drive circuit 62, that is, the rising and falling timing and the slew rate are modulated. Thus, EMI radiation of the entire semiconductor integrated circuit device 1H is reduced. The effect of reducing the EMI radiation by the modulation of the waveform and the slew rate is particularly large when the bus signal line 64 has a long wiring length and needs to be driven at high speed.
【０１０３】（第８の実施形態）次に、変調ＭＯＳトラ
ンジスタを、外部機器との間で信号をやりとりするため
に設けられるパッドの駆動回路に配置した半導体集積回
路装置に関する第８の実施形態について説明する。一般
に、パッドは半導体集積回路装置から引き出される長さ
数ｃｍから数１０ｃｍの外部配線に接続され、これがア
ンテナとして働くために、パッドから出力されて外部配
線に流れる信号の波形はＥＭＩ輻射に大きく影響する。(Eighth Embodiment) Next, an eighth embodiment relating to a semiconductor integrated circuit device in which a modulation MOS transistor is arranged in a pad driving circuit provided for exchanging signals with an external device. explain. Generally, the pad is connected to an external wiring having a length of several centimeters to several tens of centimeters drawn from the semiconductor integrated circuit device. Since this works as an antenna, the waveform of a signal output from the pad and flowing to the external wiring greatly affects EMI radiation. I do.
【０１０４】図１４は、本実施形態における半導体集積
回路装置１Ｉの構成を示す電器回路図である。同図に示
すように、半導体集積回路装置１Ｉは、内部回路７０
と、内部回路７０と外部機器との間に流れる信号を授受
するためのパッド回路７１と、パッド回路７１に配置さ
れるパッド７２と、パッド７２に信号を送るための駆動
回路７３と、外部機器からパッド７２への入力信号を内
部回路７０に伝達するための信号入力配線７４と、内部
回路７０から外部機器への出力信号を駆動回路７３に伝
達するための信号出力配線７５と、駆動回路７３の動作
を制御するための制御信号を伝達する制御信号線７６
と、内部回路７０から各種データを出力するための信号
線７７とを備えている。本実施形態においては、パッド
回路７１を双方向機能を有するものとしたが、これは一
例であって、出力用パッド回路と入力用パッド回路とを
個別に備えたものにも、本実施形態を適用することがで
きる。FIG. 14 is an electric circuit diagram showing a configuration of the semiconductor integrated circuit device 1I according to the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1I has an internal circuit 70
A pad circuit 71 for transmitting and receiving a signal flowing between the internal circuit 70 and the external device, a pad 72 disposed on the pad circuit 71, a driving circuit 73 for transmitting a signal to the pad 72, and an external device. A signal input line 74 for transmitting an input signal from the internal circuit 70 to the pad 72 to the internal circuit 70, a signal output line 75 for transmitting an output signal from the internal circuit 70 to the external device to the drive circuit 73, and a drive circuit 73 Control signal line 76 for transmitting a control signal for controlling the operation of
And a signal line 77 for outputting various data from the internal circuit 70. In the present embodiment, the pad circuit 71 has a bidirectional function. However, this is an example, and the present embodiment can be applied to a case where the output pad circuit and the input pad circuit are individually provided. Can be applied.
【０１０５】パッド回路７１において、外部機器からパ
ッド７２に入力された信号は信号入力配線７４から内部
回路７０に入力される。このとき、パッド７２に接続さ
れる駆動回路７３が高インピーダンス状態になるよう
に、制御信号線７６から伝達される制御信号はＨレベル
にされる。また、信号出力配線７５に伝達される内部回
路７０からの出力は、Ｐch，Ｎch変調ＭＯＳトランジス
タによって構成された駆動回路７３によってバッファさ
れてパッド７２から外部機器に出力される。このとき、
駆動回路７３からの出力が変調基板バイアスＶb ，Ｖb'
によって変調されるので、パッド７２からの出力信号の
立ち上がり立ち下がりタイミングが変調されて、電源配
線５およびグラウンド配線７からのＥＭＩ輻射が低減さ
れる。また、パッド７２からの出力信号のスルーレート
が変調されるので、パッド７２に接続される半導体集積
回路装置１Ｉのパッケージ用部品（リードなど）や、回
路基板（プリント配線基板など）上の配線からのＥＭＩ
輻射が低減される。In the pad circuit 71, a signal input from an external device to the pad 72 is input from the signal input wiring 74 to the internal circuit 70. At this time, the control signal transmitted from the control signal line 76 is set to the H level so that the driving circuit 73 connected to the pad 72 is in a high impedance state. The output from the internal circuit 70 transmitted to the signal output wiring 75 is buffered by a drive circuit 73 composed of Pch and Nch modulation MOS transistors, and is output from a pad 72 to an external device. At this time,
Outputs from the drive circuit 73 are modulated substrate biases Vb and Vb '.
Therefore, the rising and falling timing of the output signal from the pad 72 is modulated, and the EMI radiation from the power supply wiring 5 and the ground wiring 7 is reduced. Further, since the slew rate of the output signal from the pad 72 is modulated, the slew rate of the package component (eg, lead) of the semiconductor integrated circuit device 1I connected to the pad 72 or the wiring on the circuit board (eg, printed wiring board) is reduced. EMI
Radiation is reduced.
【０１０６】（第９の実施形態）次に、変調ＭＯＳトラ
ンジスタによるＥＭＩ輻射制御の概念を、既設計の資産
である回路ＩＰに取り入れた半導体集積回路装置に関す
る第９の実施形態について説明する。(Ninth Embodiment) Next, a ninth embodiment relating to a semiconductor integrated circuit device in which the concept of EMI radiation control by a modulation MOS transistor is incorporated in a circuit IP which is a pre-designed asset will be described.
【０１０７】図１５は、本実施形態における半導体集積
回路装置１Ｊの構成を示すブロック回路図である。同図
に示すように、半導体集積回路装置１Ｊは、あらかじめ
汎用的に設計された回路ＩＰ８１と、回路ＩＰ８２と、
回路ＩＰ８３と、電源電位Ｖddを供給するための電源配
線５と、接地電位Ｖssを供給するためのグラウンド配線
６と、変調基板バイアスＶb を供給するための変調基板
バイアス供給配線７と、変調基板バイアスＶb'を供給す
るための変調基板バイアス供給配線８とを備えている。
また、各回路ＩＰ８１，８２，８３にはＰch変調ＭＯＳ
トランジスタとＮch変調ＭＯＳトランジスタとが配置さ
れており、各回路ＩＰ８１，８２，８３は、電源電位Ｖ
ddを受けるように構成された電源ピン８４と、接地電位
Ｖssを受けるように構成されたグラウンドピン８５と、
変調基板バイアスＶb を受けるように構成された変調基
板バイアスピン８６と、変調基板バイアスＶb'を受ける
ように構成された変調基板バイアスピン８７と、信号を
入出力するための信号ピン８８とを備えている。ここ
で、変調基板バイアスピン８６，８７の構造は、他のピ
ンの構造と実質的には同じである。変調基板バイアスピ
ン８６，８７には、設計の際の論理情報と位置情報とが
流れるようになっている。FIG. 15 is a block circuit diagram showing a configuration of a semiconductor integrated circuit device 1J according to the present embodiment. As shown in the figure, the semiconductor integrated circuit device 1J includes a circuit IP81, a circuit IP82,
A circuit IP83; a power supply line 5 for supplying a power supply potential Vdd; a ground line 6 for supplying a ground potential Vss; a modulation substrate bias supply line 7 for supplying a modulation substrate bias Vb; And a modulation substrate bias supply line 8 for supplying Vb '.
Each of the circuits IP81, 82, and 83 has a Pch modulation MOS.
A transistor and an Nch modulation MOS transistor are arranged. Each of the circuits IP81, 82, and 83 has a power supply potential V
a power pin 84 configured to receive dd, a ground pin 85 configured to receive the ground potential Vss,
A modulation substrate bias pin 86 configured to receive the modulation substrate bias Vb, a modulation substrate bias pin 87 configured to receive the modulation substrate bias Vb ′, and a signal pin 88 for inputting and outputting a signal are provided. ing. Here, the structure of the modulation substrate bias pins 86 and 87 is substantially the same as the structure of the other pins. The logic information and the position information at the time of design flow through the modulation substrate bias pins 86 and 87.
【０１０８】そして、回路ＩＰ８１においては、変調基
板バイアスピン８６が変調基板バイアス供給配線７に接
続されてＰch変調ＭＯＳトランジスタが変調基板バイア
スＶb を受け、変調基板バイアスピン８７が変調基板バ
イアス供給配線８に接続されてＮch変調ＭＯＳトランジ
スタが変調基板バイアスＶb'を受けている。すなわち、
回路ＩＰ８１は、低ＥＭＩ輻射指向で用いられている。In the circuit IP81, the modulation substrate bias pin 86 is connected to the modulation substrate bias supply line 7, the Pch modulation MOS transistor receives the modulation substrate bias Vb, and the modulation substrate bias pin 87 is connected to the modulation substrate bias supply line 8. And the Nch modulation MOS transistor receives the modulation substrate bias Vb '. That is,
The circuit IP81 is used with low EMI radiation directivity.
【０１０９】一方、回路ＩＰ８２においては、変調基板
バイアスピン８６が変調基板バイアス供給配線７の代わ
りに電源配線５に接続され、変調基板バイアスピン８７
が変調基板バイアス供給配線８の代わりにグラウンド配
線６に接続されている。すなわち、回路ＩＰ８２内のＰ
ch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳトランジ
スタとして動作し、回路ＩＰ８２は変動する変調基板バ
イアスＶb ，Ｖb'による変調を受けることがなく、速度
重視指向で用いられている。On the other hand, in the circuit IP82, the modulation substrate bias pin 86 is connected to the power supply line 5 instead of the modulation substrate bias supply line 7, and the modulation substrate bias pin 87
Are connected to the ground wiring 6 instead of the modulation substrate bias supply wiring 8. That is, P in the circuit IP82
The ch and Nch modulation MOS transistors normally operate as MOS transistors, and the circuit IP82 is not subjected to modulation by the fluctuating modulation substrate biases Vb and Vb ', and is used for speed-oriented.
【０１１０】また、回路ＩＰ８３においては、変調基板
バイアスピン８６が変調基板バイアス供給配線７に接続
されているが、変調基板バイアスピン８７は変調基板バ
イアス供給配線８の代わりにグラウンド配線６に接続さ
れている。すなわち、回路ＩＰ８３内のＮch変調ＭＯＳ
トランジスタは通常のＭＯＳトランジスタとして動作
し、Ｐch変調ＭＯＳトランジスタのみ変調を受ける。回
路ＩＰ８３は、速度とＥＭＩ輻射の両立指向で用いられ
ている。In the circuit IP83, the modulation substrate bias pin 86 is connected to the modulation substrate bias supply line 7, but the modulation substrate bias pin 87 is connected to the ground line 6 instead of the modulation substrate bias supply line 8. ing. That is, the Nch modulation MOS in the circuit IP83
The transistor operates as a normal MOS transistor, and only the Pch modulation MOS transistor receives modulation. The circuit IP83 is used in a direction compatible with both speed and EMI radiation.
【０１１１】このように、回路ＩＰに変調ＭＯＳトラン
ジスタを配置すると共に変調基板バイアスを入力するた
めのピンをあらかじめ回路ＩＰに引き出しておくことに
より、共通の構成を有する回路ＩＰを、速度重視指向か
ら低ＥＭＩ輻射指向まで様々な要求に対応することがで
きる。回路ＩＰは、一般にトランジスタの集積条件を限
定することができないので、ＥＭＩ輻射レベルの推定が
困難であるが、本実施形態を用いると、汎用に設計され
た回路ＩＰの適用範囲を低ＥＭＩ輻射対応に絞ることな
く再利用を図ることができる。As described above, by arranging the modulation MOS transistor in the circuit IP and extracting the pin for inputting the modulation substrate bias into the circuit IP in advance, the circuit IP having the common configuration can be changed from the speed-oriented orientation. Various demands can be met up to low EMI radiation direction. In general, it is difficult to estimate the EMI radiation level of the circuit IP because the integration condition of the transistor cannot be limited. However, according to this embodiment, the application range of the circuit IP designed for general use is low EMI radiation compatible. It is possible to reuse without narrowing down to.
【０１１２】（第１０の実施形態）次に、変調ＭＯＳト
ランジスタによるＥＭＩ輻射制御を行なったＩＣチップ
を回路基板上に実装した電子機器に関する第１０の実施
形態について説明する。(Tenth Embodiment) Next, a description will be given of a tenth embodiment relating to an electronic device in which an IC chip on which EMI radiation control is performed by a modulation MOS transistor is mounted on a circuit board.
【０１１３】図１６は、本実施形態における半導体集積
回路装置を用いた電子機器に設けられる１つの回路基板
上の構成を示すブロック回路図である。同図に示すよう
に、プリント配線基板などの回路基板９０上には、半導
体集積回路装置である第１のＩＣチップ９１と、第２の
ＩＣチップ９２と、第３のＩＣチップ９３と、変調基板
バイアス発生用ＩＣチップ９９と、電源電位Ｖddを供給
するための電源配線５と、接地電位Ｖssを供給するため
のグラウンド配線６と、変調基板バイアスＶbを供給す
るための変調基板バイアス供給配線７と、変調基板バイ
アスＶb'を供給するための変調基板バイアス供給配線８
とが搭載されている。また、各ＩＣチップ９１，９２，
９３にはＰch変調ＭＯＳトランジスタとＮch変調ＭＯＳ
トランジスタとが配置されており、各ＩＣチップ９１，
９２，９３は、電源電位Ｖddを受けるように構成された
電源パッド９４と、接地電位Ｖssを受けるように構成さ
れたグラウンドパッド９５と、変調基板バイアスＶb を
受けるように構成された変調基板バイアスパッド９６
と、変調基板バイアスＶb'を受けるように構成された変
調基板バイアスパッド９７と、信号を入出力するための
信号パッド９８とを備えている。ここで、変調基板バイ
アスパッド９６，９７の構造は、他のパッドの構造と実
質的には同じである。変調基板バイアスパッド９６，９
７には、設計の際の論理情報と位置情報とが流れるよう
になっている。FIG. 16 is a block circuit diagram showing a configuration on one circuit board provided in an electronic apparatus using the semiconductor integrated circuit device according to the present embodiment. As shown in the figure, on a circuit board 90 such as a printed wiring board, a first IC chip 91, a second IC chip 92, a third IC chip 93, which is a semiconductor integrated circuit device, A substrate bias generating IC chip 99, a power supply line 5 for supplying a power supply potential Vdd, a ground line 6 for supplying a ground potential Vss, and a modulation substrate bias supply line 7 for supplying a modulation substrate bias Vb. And a modulation substrate bias supply line 8 for supplying a modulation substrate bias Vb '.
And are installed. In addition, each IC chip 91, 92,
93 is a Pch modulation MOS transistor and an Nch modulation MOS
A transistor is arranged, and each IC chip 91,
Reference numerals 92 and 93 denote a power supply pad 94 configured to receive the power supply potential Vdd, a ground pad 95 configured to receive the ground potential Vss, and a modulation substrate bias pad configured to receive the modulation substrate bias Vb. 96
And a modulation substrate bias pad 97 configured to receive the modulation substrate bias Vb ′, and a signal pad 98 for inputting and outputting a signal. Here, the structure of the modulation substrate bias pads 96 and 97 is substantially the same as the structure of the other pads. Modulation substrate bias pads 96, 9
7, the logical information and the position information at the time of design flow.
【０１１４】ここで、変調基板バイアス発生用ＩＣチッ
プ９９は、変調基板バイアス供給配線７を介して変調基
板バイアスＶb を供給し、変調基板バイアス供給配線８
を介して変調基板バイアスＶb'を供給するためのもので
ある。そして、変調基板バイアス発生用ＩＣチップ９９
内には、ＤＣの定常電圧（例えば図１（ｂ）又は（ｃ）
に示す波形の中心線の電位）を発生するためのＤＣレベ
ル生成回路９９ａと、時間変動電圧（例えば図１（ｂ）
又は（ｃ）に示す波形）を発生するためのＡＣレベル生
成回路９９ｄと、ＤＣレベル生成回路９９ａとＡＣレベ
ル生成回路９９ｄとの出力を合成して変調変調基板バイ
アスを生成するレベル加算回路９９ｃとを備えている。Here, the modulation substrate bias generating IC chip 99 supplies the modulation substrate bias Vb via the modulation substrate bias supply line 7 and the modulation substrate bias supply line 8.
To supply the modulation substrate bias Vb 'through the interface. Then, the modulation substrate bias generating IC chip 99
Inside the DC steady voltage (for example, FIG. 1 (b) or (c))
And a time-varying voltage (for example, FIG. 1 (b)).
Or a level adding circuit 99c for generating the modulation and modulation substrate bias by combining the outputs of the DC level generating circuit 99a and the AC level generating circuit 99d. It has.
【０１１５】ここで、ＩＣチップ９１においては、変調
基板バイアスパッド９６が変調基板バイアス供給配線７
に接続されてチップ内のＰch変調ＭＯＳトランジスタが
変調基板バイアスＶb を受け、変調基板バイアスパッド
９７が変調基板バイアス供給配線８に接続されてチップ
内のＮch変調ＭＯＳトランジスタが変調基板バイアスＶ
b'を受けている。すなわち、ＩＣチップ９１は、低ＥＭ
Ｉ輻射指向で用いられている。Here, in the IC chip 91, the modulation substrate bias pad 96 is
And the Pch modulation MOS transistor in the chip receives the modulation substrate bias Vb, the modulation substrate bias pad 97 is connected to the modulation substrate bias supply line 8, and the Nch modulation MOS transistor in the chip is connected to the modulation substrate bias Vb.
b 'has been received. That is, the IC chip 91 has a low EM
Used in I radiation direction.
【０１１６】一方、ＩＣチップ９２においては、変調基
板バイアスパッド９６が変調基板バイアス供給配線７の
代わりに電源配線５に接続され、変調基板バイアスパッ
ド９７が変調基板バイアス供給配線８の代わりにグラウ
ンド配線６に接続されている。すなわち、ＩＣチップ９
２内のＰch，Ｎch変調ＭＯＳトランジスタは通常ＭＯＳ
トランジスタとして動作し、ＩＣチップ９２は変動する
変調基板バイアスＶb，Ｖb'による変調を受けることが
なく、速度重視指向で用いられている。On the other hand, in the IC chip 92, the modulation substrate bias pad 96 is connected to the power supply line 5 instead of the modulation substrate bias supply line 7, and the modulation substrate bias pad 97 is connected to the ground line instead of the modulation substrate bias supply line 8. 6 is connected. That is, the IC chip 9
The Pch and Nch modulation MOS transistors in 2 are normally MOS transistors.
It operates as a transistor, and the IC chip 92 is not subjected to modulation by the fluctuating modulation substrate biases Vb and Vb ', and is used for speed-oriented.
【０１１７】また、ＩＣチップ９３においては、変調基
板バイアスパッド９６が変調基板バイアス供給配線７に
接続されているが、変調基板バイアスパッド９７は変調
基板バイアス供給配線８の代わりにグラウンド配線６に
接続されている。すなわち、ＩＣチップ９３内のＮch変
調ＭＯＳトランジスタは通常のＭＯＳトランジスタとし
て動作し、Ｐch変調ＭＯＳトランジスタのみ変調を受け
る。ＩＣチップ９３は、速度とＥＭＩ輻射の両立指向で
用いられている。In the IC chip 93, the modulation substrate bias pad 96 is connected to the modulation substrate bias supply line 7, but the modulation substrate bias pad 97 is connected to the ground line 6 instead of the modulation substrate bias supply line 8. Have been. That is, the Nch modulation MOS transistor in the IC chip 93 operates as a normal MOS transistor, and only the Pch modulation MOS transistor receives modulation. The IC chip 93 is used in a direction compatible with both speed and EMI radiation.
【０１１８】このように、ＩＣチップに変調ＭＯＳトラ
ンジスタを配置すると共に変調基板バイアスを入力する
ためのパッドをあらかじめＩＣチップに引き出しておく
ことにより、共通の構成を有するＩＣチップを、回路基
板９０上への各ＩＣチップその他の部材の実装状況に応
じて、速度重視指向から低ＥＭＩ輻射指向まで選択して
使用することができる。As described above, by arranging the modulation MOS transistor on the IC chip and extracting the pad for inputting the modulation substrate bias to the IC chip in advance, the IC chip having the common configuration can be mounted on the circuit board 90. Depending on the mounting status of each IC chip and other members on the device, it is possible to select and use from speed-oriented orientation to low EMI radiation orientation.
【０１１９】また、変調基板バイアス発生用ＩＣチップ
９９から変調基板バイアスＶb ，Ｖb'をまとめて各ＩＣ
チップ９１，９２，９３に供給することにより、各ＩＣ
チップ９１，９２，９３には変調基板バイアス発生回路
を設ける必要がなくなり、半導体装置全体としての低コ
スト化を図ることができる。Also, the modulation substrate biases Vb and Vb ′ are collected from the modulation
By supplying chips 91, 92, and 93, each IC
It is not necessary to provide a modulation substrate bias generation circuit in the chips 91, 92, and 93, and the cost of the semiconductor device as a whole can be reduced.
【０１２０】さらに、上記変調基板バイアス発生用ＩＣ
チップは、変調ＭＯＳトランジスタを含むＩＣチップと
共通の回路基板の上に搭載されている必要はなく、１つ
の電子機器（例えば移動通信機器など）内に変調ＭＯＳ
トランジスタと共に搭載されていれば、本実施形態の効
果を発揮することができる。Further, the modulation substrate bias generating IC
The chip does not need to be mounted on a common circuit board with an IC chip including a modulation MOS transistor, and is provided in one electronic device (for example, a mobile communication device).
If mounted together with the transistor, the effects of the present embodiment can be exhibited.
【０１２１】[0121]
【発明の効果】本発明によると、高速動作する半導体集
積回路装置に、制限された範囲内で変化する変調基板バ
イアスを与えるようにした変調ＭＩＳトランジスタを設
けたので、誤動作を回避しつつ、電磁波のピーク値の低
減によるＥＭＩ輻射の低減を図ることができる。According to the present invention, a semiconductor integrated circuit device operating at a high speed is provided with a modulation MIS transistor adapted to apply a modulation substrate bias which varies within a limited range. EMI radiation can be reduced by reducing the peak value of.
【図１】（ａ），（ｂ），（ｃ）は、それぞれ順に、第
１の実施形態における半導体集積回路装置の構成を概略
的に示す電気回路図、Ｐch変調ＭＯＳトランジスタの変
調基板バイアスＶb の時間変化を示す図、Ｎch変調ＭＯ
Ｓトランジスタの変調基板バイアスの時間変化を示す図
である。FIGS. 1A, 1B, and 1C are electric circuit diagrams schematically showing a configuration of a semiconductor integrated circuit device according to a first embodiment, respectively, and a modulation substrate bias Vb of a Pch modulation MOS transistor; Of Nch modulation MO
FIG. 7 is a diagram illustrating a change over time of a modulation substrate bias of an S transistor.
【図２】変調ＭＯＳトランジスタを含む回路のＥＭＩ輻
射強度のピークを変調基板バイアスによって低減する作
用を説明するための図である。FIG. 2 is a diagram for explaining an operation of reducing a peak of EMI radiation intensity of a circuit including a modulation MOS transistor by a modulation substrate bias.
【図３】Ｐch変調ＭＯＳトランジスタと通常のＮchＭＯ
ＳトランジスタとからなるインバータのＮウエルプロセ
スによる構造を示す断面図である。FIG. 3 shows a Pch modulation MOS transistor and a normal NchMO.
FIG. 11 is a cross-sectional view showing a structure of an inverter including S transistors by an N-well process.
【図４】Ｐch変調ＭＯＳトランジスタとＮch変調ＭＯＳ
トランジスタとからなるインバータのツインウエルプロ
セスによる構造を示す断面図である。FIG. 4 shows a Pch modulation MOS transistor and an Nch modulation MOS.
FIG. 4 is a cross-sectional view showing a structure of an inverter including transistors by a twin well process.
【図５】図４に示すインバータの構造におけるラッチア
ップの発生を抑制する作用を説明するための断面図であ
る。FIG. 5 is a cross-sectional view for describing an operation of suppressing occurrence of latch-up in the structure of the inverter shown in FIG.
【図６】第１の実施形態の第１の変形例に係るＰch変調
ＭＯＳトランジスタとＮch変調ＭＯＳトランジスタとか
らなるインバータをＳＯＩ構造で実現した構造を示す断
面図である。FIG. 6 is a cross-sectional view showing a structure in which an inverter including a Pch modulation MOS transistor and an Nch modulation MOS transistor according to a first modification of the first embodiment is realized by an SOI structure.
【図７】第１の実施形態の第２の変形例に係る変調ＭＯ
ＳトランジスタをＣＭＯＳツリー回路内に配置して構成
される半導体集積回路装置のブロック回路図である。FIG. 7 shows a modulation MO according to a second modification of the first embodiment.
FIG. 3 is a block circuit diagram of a semiconductor integrated circuit device configured by arranging S transistors in a CMOS tree circuit.
【図８】第２の実施形態における半導体集積回路装置の
ブロック回路図である。FIG. 8 is a block circuit diagram of a semiconductor integrated circuit device according to a second embodiment.
【図９】第３の実施形態における半導体集積回路装置の
ブロック回路図である。FIG. 9 is a block circuit diagram of a semiconductor integrated circuit device according to a third embodiment.
【図１０】第４の実施形態における半導体集積回路装置
の電気回路図である。FIG. 10 is an electric circuit diagram of a semiconductor integrated circuit device according to a fourth embodiment.
【図１１】（ａ），（ｂ）は、第５の実施形態における
半導体集積回路装置のブロック回路図及びその部分拡大
図である。FIGS. 11A and 11B are a block circuit diagram and a partially enlarged view of a semiconductor integrated circuit device according to a fifth embodiment; FIGS.
【図１２】第６の実施形態における半導体集積回路装置
の電気回路図である。FIG. 12 is an electric circuit diagram of a semiconductor integrated circuit device according to a sixth embodiment.
【図１３】第７の実施形態における半導体集積回路装置
の電気回路図である。FIG. 13 is an electric circuit diagram of a semiconductor integrated circuit device according to a seventh embodiment.
【図１４】第８の実施形態における半導体集積回路装置
の電気回路図である。FIG. 14 is an electric circuit diagram of a semiconductor integrated circuit device according to an eighth embodiment.
【図１５】第９の実施形態における半導体集積回路装置
のブロック回路図である。FIG. 15 is a block circuit diagram of a semiconductor integrated circuit device according to a ninth embodiment.
【図１６】第１０の実施形態における半導体集積回路装
置を用いた電子機器に設けられる１つの回路基板上の構
成を示すブロック回路図である。FIG. 16 is a block circuit diagram showing a configuration on one circuit board provided in an electronic device using the semiconductor integrated circuit device according to the tenth embodiment.
【図１７】（ａ）〜（ｃ）は、それぞれ順に、各種電流
波形，それに対する電流の変化速度及び変化量のシミュ
レーションの結果を示す図である。FIGS. 17 (a) to (c) are diagrams respectively showing, in order, simulation results of various current waveforms, change speeds and change amounts of currents corresponding thereto.
１ 半導体集積回路装置 ２〜４ インバータ ５ 電源配線 ６ グラウンド配線 ７ 変調基板バイアス供給配線 ８ 変調基板バイアス供給配線 ９ Ｐch変調ＭＯＳトランジスタ １０ ＮchＭＯＳトランジスタ １１ ＭＯＳトランジスタ １２ Ｎch変調ＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 1 Semiconductor integrated circuit device 2-4 Inverter 5 Power supply wiring 6 Ground wiring 7 Modulation substrate bias supply wiring 8 Modulation substrate bias supply wiring 9 Pch modulation MOS transistor 10 NchMOS transistor 11 MOS transistor 12 Nch modulation MOS transistor
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 27/092
Claims (10)
設けられたソース及びドレインと、上記半導体基板上の
上記ソース・ドレイン間に位置する領域に設けられたゲ
ートとを有するＭＩＳトランジスタの複数個を集積して
なる半導体集積回路装置において、 上記複数のＭＩＳトランジスタは、ラッチアップが生じ
ない範囲で、ある振幅で変化する変調基板バイアスＶb
が与えられるＰチャンネル型変調ＭＩＳトランジスタ
と、ある振幅で変化する変調基板バイアスＶb'が与えら
れるＮチャンネル型変調ＭＩＳトランジスタとのうち少
なくともいずれか一方の変調ＭＩＳトランジスタを含む
ことを特徴とする半導体集積回路装置。1. A plurality of MIS transistors each having a source and a drain provided in a region surrounded by a substrate region of a semiconductor substrate, and a gate provided in a region located between the source and the drain on the semiconductor substrate. Wherein the plurality of MIS transistors have a modulation substrate bias Vb that varies with a certain amplitude within a range in which latch-up does not occur.
And a N-channel modulation MIS transistor to which a modulation substrate bias Vb 'varying at a certain amplitude is applied. Circuit device.
いて、 上記Ｐチャンネル型変調ＭＩＳトランジスタには、複数
のＭＩＳトランジスタは、上記ドレインの電位をＶddと
し、上記ソースの電位をＶssとし、そのときのドレイン
−基板領域間のＰＮ接合の順方向電圧をＶf としたとき
に、上記基板領域にＶb ≧Ｖdd−Ｖf の範囲で，ある振
幅で変化する変調基板バイアスＶb が与えられ、 上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレ
インの電位をＶddとし、上記ソースの電位をＶssとし、
そのときの基板領域−ソース間のＰＮ接合の順方向電圧
をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'
の範囲で，ある振幅で変化する変調基板バイアスＶb'が
与えられることを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein in the P-channel type modulation MIS transistor, a plurality of MIS transistors have a drain potential of Vdd and a source potential of Vss. Assuming that the forward voltage of the PN junction between the drain and the substrate region is Vf, the substrate region is provided with a modulation substrate bias Vb that varies with a certain amplitude in the range of Vb ≧ Vdd−Vf. In the modulation MIS transistor, the potential of the drain is Vdd, the potential of the source is Vss,
Assuming that the forward voltage of the PN junction between the substrate region and the source at that time is Vf ', Vb'≤Vss + Vf'
Wherein a modulation substrate bias Vb 'that varies with a certain amplitude is given in the range of:
置において、 スイッチング動作時に流れるドレインソース電極間の電
流の変化速度と変化量が規定値以上の上記ＭＩＳトラン
ジスタのゲート電極の駆動回路を含んでおり、 上記駆動回路には、上記変調ＭＩＳトランジスタが配置
されていることを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, further comprising a drive circuit for a gate electrode of the MIS transistor, wherein a change speed and a change amount of a current flowing between the drain and source electrodes during a switching operation are equal to or more than a specified value. A semiconductor integrated circuit device, wherein the modulation MIS transistor is disposed in the drive circuit.
置において、 上記変調ＭＩＳトランジスタを含む複数のＭＩＳトラン
ジスタを有し、全体の遅延時間が互いに異なる少なくと
も２つの回路を備え、 上記２つの回路のうち遅延時間が短いほうの回路には、
遅延時間が長い方の回路よりも振幅の大きい変調基板バ
イアスを与えるように構成されていることを特徴とする
半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, comprising: a plurality of MIS transistors including the modulation MIS transistor; and at least two circuits having different overall delay times. Of the circuits with the shorter delay time,
A semiconductor integrated circuit device configured to apply a modulation substrate bias having a larger amplitude than a circuit having a longer delay time.
おいて、 上記変調基板バイアスの波形形状をプログラミングする
機能を有する変調基板バイアス発生回路をさらに備えて
いることを特徴とする半導体集積回路装置。5. The semiconductor integrated circuit device according to claim 1, further comprising a modulation substrate bias generation circuit having a function of programming a waveform shape of the modulation substrate bias.
置において、 複数のメモリセルを配置してなるメモリセルアレイ，メ
モリセルアレイの接続されるビット線対，ビット線対の
プリチャージを行なうためのプリチャージ用トランジス
タ，及びプリチャージトランジスタのゲート電極を駆動
するための駆動回路を備え、 上記プリチャージトランジスタ及び上記駆動回路のうち
少なくともいずれか一方には、上記変調ＭＩＳトランジ
スタが用いられていることを特徴とする半導体集積回路
装置。6. The semiconductor integrated circuit device according to claim 1, wherein a plurality of memory cells are arranged, a bit line pair connected to the memory cell array, and a bit line pair are precharged. A driving circuit for driving a precharge transistor and a gate electrode of the precharge transistor, wherein at least one of the precharge transistor and the drive circuit uses the modulation MIS transistor. A semiconductor integrated circuit device characterized by the above-mentioned.
置において、 上記複数のＭＩＳトランジスタの一部である複数のＭＩ
Ｓトランジスタを含む回路と、 上記回路から導出されるバス信号線と、 上記回路内に設けられ、上記バス信号線にデータを出力
する駆動回路とを備え、 上記駆動回路には、上記変調ＭＩＳトランジスタが配置
されていることを特徴とする半導体集積回路装置。7. The semiconductor integrated circuit device according to claim 1, wherein the plurality of MIS transistors are a part of the plurality of MIS transistors.
A circuit including an S transistor; a bus signal line derived from the circuit; and a drive circuit provided in the circuit and outputting data to the bus signal line. The drive circuit includes the modulation MIS transistor Wherein the semiconductor integrated circuit device is disposed.
置において、 半導体集積回路装置の外部機器と信号を受け渡しするパ
ッドの駆動回路を備え、 上記パッドの駆動回路には、上記変調ＭＩＳトランジス
タが配置されていることを特徴とする半導体集積回路装
置。8. The semiconductor integrated circuit device according to claim 1, further comprising: a pad driving circuit for transferring a signal to and from an external device of the semiconductor integrated circuit device, wherein the pad driving circuit includes the modulation MIS transistor. A semiconductor integrated circuit device which is arranged.
第２の半導体集積回路装置とを搭載した電子機器におい
て、 上記第１の半導体集積回路装置は、半導体基板の基板領
域に囲まれる領域に設けられたソース及びドレインと、
上記半導体基板上の上記ソース・ドレイン間に位置する
領域に設けられたゲートとを有するＭＩＳトランジスタ
の複数個を集積してなる半導体集積回路装置であって、
上記複数のＭＩＳトランジスタは、ラッチアップが生じ
ない範囲で、ある振幅で変化する変調基板バイアスＶb
が与えられるＰチャンネル型変調ＭＩＳトランジスタ
と、ある振幅で変化する変調基板バイアスＶb'が与えら
れるＮチャンネル型変調ＭＩＳトランジスタとのうち少
なくともいずれか一方の変調ＭＩＳトランジスタを含ん
でおり、 上記第２の集積回路装置は、上記各第１の半導体集積回
路装置に供給する変調基板バイアスを発生するための変
調基板バイアス発生回路を含んでいることを特徴とする
電子機器。9. A plurality of first semiconductor integrated circuit devices,
In an electronic device equipped with a second semiconductor integrated circuit device, the first semiconductor integrated circuit device includes a source and a drain provided in a region surrounded by a substrate region of a semiconductor substrate;
A semiconductor integrated circuit device comprising a plurality of MIS transistors each having a gate provided in a region located between the source and the drain on the semiconductor substrate.
The plurality of MIS transistors have a modulation substrate bias Vb that changes at a certain amplitude within a range where latch-up does not occur.
And a N-channel modulation MIS transistor to which a modulation substrate bias Vb ′ that changes at a certain amplitude is provided. An electronic apparatus, wherein the integrated circuit device includes a modulation substrate bias generation circuit for generating a modulation substrate bias supplied to each of the first semiconductor integrated circuit devices.
変調ＭＩＳトランジスタには、複数のＭＩＳトランジス
タは、上記ドレインの電位をＶddとし、上記ソースの電
位をＶssとし、そのときのドレイン−基板領域間のＰＮ
接合の順方向電圧をＶf としたときに、上記基板領域に
Ｖb ≧Ｖdd−Ｖf の範囲で，ある振幅で変化する変調基
板バイアスＶb が与えられ、 上記Ｎチャンネル型変調ＭＩＳトランジスタには、ドレ
インの電位をＶddとし、上記ソースの電位をＶssとし、
そのときの基板領域−ソース間のＰＮ接合の順方向電圧
をＶf'としたときに、上記基板領域にＶb'≦Ｖss＋Ｖf'
の範囲で，ある振幅で変化する変調基板バイアスＶb'が
与えられることを特徴とする電子機器。10. The electronic device according to claim 9, wherein the P-channel modulation MIS transistor in the first semiconductor integrated circuit device includes a plurality of MIS transistors each having a drain potential of Vdd and a source of Vdd. Is set to Vss, and the PN between the drain and the substrate region at that time is
Assuming that the forward voltage of the junction is Vf, a modulation substrate bias Vb that changes with a certain amplitude in the range of Vb ≧ Vdd−Vf is applied to the substrate region, and the N-channel type modulation MIS transistor has a drain The potential is Vdd, the potential of the source is Vss,
Assuming that the forward voltage of the PN junction between the substrate region and the source at that time is Vf ', Vb'≤Vss + Vf'
An electronic apparatus characterized in that a modulation substrate bias Vb 'that changes with a certain amplitude is given in the range of:
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