JP2002118458A - レベルシフタ - Google Patents

Abstract

(57)【要約】 【課題】 駆動回路の低駆動電圧化に対応し、入力信号
の電圧振幅が小さい場合にも十分な振幅変換能力を有す
るレベルシフタを提供する。 【解決手段】 信号の電圧振幅の変換部分に、カレント
ミラー回路１５０および差動回路１６０を利用したレベ
ルシフタを用いる。トランジスタ１０５、１０６を介し
て差動回路１６０に入力された信号の電位差を増幅して
出力するため、入力信号の電圧振幅が小さい場合にも、
トランジスタのしきい値の影響を受けることなく、正常
な電圧振幅の変換を可能とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置の駆動回
路に用いられるレベルシフタに関し、特にその駆動回路
の構成に、絶縁体上に形成される薄膜トランジスタ（以
下、ＴＦＴと記す）を用いた表示装置の駆動回路に用い
られるレベルシフタに関する。なお、本明細書におい
て、表示装置とは、ＬＣＤ（液晶ディスプレイ）、ＯＬ
ＥＤ（有機ＥＬディスプレイ）等に用いるものを指す。

【０００２】

【従来の技術】近年、半導体製造技術の微細化が進み、
それに伴うＬＳＩの小型化によって、携帯端末等の小型
機器への応用も進むことで、低消費電力化が要求される
ようになり、現在では、３．３[Ｖ]駆動などの低電源電
圧駆動のＬＳＩが主流となっている。

【０００３】一方で、携帯端末やコンピュータ用モニタ
などの用途として近年需要の増加が著しいＬＣＤ（液晶
ディスプレイ）は、液晶の駆動を１０[Ｖ]〜２０[Ｖ]の
電圧振幅の信号によって行われることが多く、その駆動
回路には対応する高電源電圧で駆動する回路部が少なく
とも存在する。

【０００４】したがって、前述の低電源電圧で駆動され
るコントローラＬＳＩと、高電源電圧で駆動される液晶
駆動用回路との間は、信号の振幅電圧幅を変化させるレ
ベルシフタをもって接続することが不可欠となる。

【０００５】図１２（Ａ）（Ｂ）に、通常広く用いられ
ているレベルシフタの回路図を示す。なお、本明細書
中、各電源電位をＶＤＤ＃（＃は数字）およびＧＮＤと
して表記する。ここではＶＤＤ１、ＶＤＤ２、ＶＤＤ
３、ＶＤＤ４を用い、その大小関係はＶＤＤ４＜ＶＤＤ
３＜ＧＮＤ＜ＶＤＤ１＜ＶＤＤ２とする。また、簡単の
ため、ＧＮＤ＝０[Ｖ]に固定する。

【０００６】図１２（Ａ）に示したレベルシフタは、Ｇ
ＮＤ〜ＶＤＤ１の電圧振幅を有する入力信号に対し、Ｇ
ＮＤ〜ＶＤＤ２の電圧振幅を有する出力信号を得るもの
である。つまり低電位側を固定して、高電位側の電位を
変換して振幅変換を行う。このレベルシフタの構成は以
下のようになっている。第１のＰ型ＴＦＴ１２０１のソ
ース領域と、第２のＰ型ＴＦＴ１２０２のソース領域と
はともに電源ＶＤＤ２に接続されている。第１のＰ型Ｔ
ＦＴ１２０１のドレイン領域は第３のＰ型ＴＦＴ１２０
３のソース領域と接続され、第２のＰ型ＴＦＴ１２０２
のドレイン領域は第４のＰ型ＴＦＴ１２０４のソース領
域と接続されている。第３のＰ型ＴＦＴ１２０３のドレ
イン領域は、第１のＮ型ＴＦＴ１２０５のドレイン領域
と、第２のＰ型ＴＦＴ１２０２のゲート電極とに接続さ
れ、第４のＰ型ＴＦＴ１２０４のドレイン領域は、第２
のＮ型ＴＦＴ１２０６のドレイン領域と、第１のＰ型Ｔ
ＦＴ１２０１のゲート電極とに接続されている。第１の
Ｎ型ＴＦＴ１２０５のソース領域と、第２のＮ型ＴＦＴ
１２０６のソース領域とはともにＧＮＤ（＝０[Ｖ]）に
接続されている。また、入力信号（Ｉｎ）は、第３のＰ
型ＴＦＴ１２０３のゲート電極と、第１のＮ型ＴＦＴ１
２０５のゲート電極とに入力され、入力信号の反転信号
（Ｉｎｂ）は、第４のＰ型ＴＦＴ１２０４のゲート電極
と、第２のＮ型ＴＦＴ１２０６のゲート電極とに入力さ
れている。出力信号（Ｏｕｔ）は、第４のＰ型ＴＦＴ１
２０４のドレイン領域から取り出される。ここで、第３
のＰ型ＴＦＴ１２０３のドレイン領域から、出力信号の
反転信号（Ｏｕｔｂ）を取り出すことも出来る。

【０００７】なお、ＴＦＴの導電形式にはＮ型とＰ型と
があるが、本明細書中、特にその極性を限定しない場合
においては、第１の導電形式、第２の導電形式と記述す
る。例えば、第１の導電形式と記したＴＦＴがＮ型であ
る場合には、第２の導電形式とはＰ型を指し、逆に第１
の導電形式と記したＴＦＴがＰ型である場合には、第２
の導電形式とはＮ型を指すものとする。

【０００８】次に、この従来例のレベルシフタの基本的
な動作を説明する。入力信号（Ｉｎ）にＨｉ信号が入力
されると、Ｎ型ＴＦＴ１２０５は導通状態となり、Ｐ型
ＴＦＴ１２０３は非導通状態となるので、Ｐ型ＴＦＴ１
２０２のゲート電極には電位がＧＮＤ、すなわちＬｏ信
号が入力され、Ｐ型ＴＦＴ１２０２は導通状態となる。
一方、反転入力信号（Ｉｎｂ）はこのときＬｏ信号であ
るから、Ｎ型ＴＦＴ１２０６は非導通状態となり、Ｐ型
ＴＦＴ１２０４は導通状態となる。従って、Ｐ型ＴＦＴ
１２０２、１２０４が共に導通状態となったことになり
出力信号（ＯＵＴ）は、Ｈｉ信号が出力され、このとき
の電位はＶＤＤ２となる。なお、Ｐ型ＴＦＴ１２０１は
非導通状態となり、Ｐ型ＴＦＴ１２０２のゲート電極の
電位をＬｏ＝ＧＮＤに保持することを保証する。

【０００９】入力信号（Ｉｎ）の電位がＬｏ信号の時
は、図１２（Ａ）に示すレベルシフタが対称構造をとる
ことから上記と同様に理解でき、出力端子（ＯＵＴ）か
らはＬｏ信号が出力され、このときの電位はＧＮＤ、す
なわち０[Ｖ]となる。

【００１０】このようにして、ＧＮＤ〜ＶＤＤ１の電圧
振幅を有する入力信号は、ＧＮＤ〜ＶＤＤ２の電圧振幅
を有する出力信号に変換される。

【００１１】続いて、図１２（Ｂ）に示したレベルシフ
タは、ＶＤＤ３〜ＧＮＤの電圧振幅を有する入力信号に
対し、ＶＤＤ４〜ＧＮＤの電圧振幅を有する出力信号を
得るものである。つまり高電位側を固定して、低電位側
の電位を変換して振幅変換を行う。このレベルシフタの
構成は以下のようになっている。第１のＮ型ＴＦＴ１２
１１のソース領域と、第２のＮ型ＴＦＴ１２１２のソー
ス領域とはともに電源ＶＤＤ４に接続されている。第１
のＮ型ＴＦＴ１２１１のドレイン領域は第３のＮ型ＴＦ
Ｔ１２１３のソース領域と接続され、第２のＮ型ＴＦＴ
１２１２のドレイン領域は第４のＮ型ＴＦＴ１２１４の
ソース領域と接続されている。第３のＮ型ＴＦＴ１２１
３のドレイン領域は、第１のＰ型ＴＦＴ１２１５のドレ
イン領域と、第２のＮ型ＴＦＴ１２１２のゲート電極と
に接続され、第４のＮ型ＴＦＴ１２１４のドレイン領域
は、第２のＰ型ＴＦＴ１２１６のドレイン領域と、第１
のＮ型ＴＦＴ１２１１のゲート電極とに接続されてい
る。第１のＰ型ＴＦＴ１２１５のソース領域と、第２の
Ｐ型ＴＦＴ１２１６のソース領域とはともにＧＮＤ（＝
０[Ｖ]）に接続されている。また、入力信号（Ｉｎ）
は、第３のＮ型ＴＦＴ１２１３のゲート電極と、第１の
Ｐ型ＴＦＴ１２１５のゲート電極とに入力され、入力信
号の反転信号（Ｉｎｂ）は、第４のＮ型ＴＦＴ１２１４
のゲート電極と、第２のＰ型ＴＦＴ１２１６のゲート電
極とに入力されている。出力信号（Ｏｕｔ）は、第４の
Ｎ型ＴＦＴ１２１４のドレイン領域から取り出される。
ここで、第３のＮ型ＴＦＴ１２１３のドレイン領域か
ら、出力信号の反転信号（Ｏｕｔｂ）を取り出すことも
出来る。

【００１２】次に、この従来例のレベルシフタの基本的
な動作を説明する。入力信号（Ｉｎ）にＬｏ信号が入力
されると、Ｐ型ＴＦＴ１２１５は導通状態となり、Ｎ型
ＴＦＴ１２１３は非導通状態となるので、Ｎ型ＴＦＴ１
２１２のゲート電極には電位がＧＮＤ、すなわちＨｉ信
号が入力され、Ｎ型ＴＦＴ１２１２は導通状態となる。
一方、反転入力信号（Ｉｎｂ）はこのときＨｉ信号であ
るから、Ｐ型ＴＦＴ１２１６は非導通状態となり、Ｎ型
ＴＦＴ１２１４は導通状態となる。従って、Ｐ型ＴＦＴ
１２１２、１２１４が共に導通状態となったことになり
出力信号（ＯＵＴ）は、Ｌｏ信号が出力され、このとき
の電位はＶＤＤ４となる。なお、Ｎ型ＴＦＴ１２１１は
非導通状態となり、Ｎ型ＴＦＴ１２１２のゲート電極の
電位をＨｉ＝ＧＮＤに保持することを保証する。

【００１３】入力信号（Ｉｎ）の電位がＨｉ信号の時
は、図１２（Ｂ）に示すレベルシフタが対称構造をとる
ことから上記と同様に理解でき、出力端子（ＯＵＴ）か
らはＨｉ信号が出力され、このときの電位はＧＮＤ、す
なわち０[Ｖ]となる。

【００１４】このようにして、ＶＤＤ３〜ＧＮＤの電圧
振幅を有する入力信号は、ＶＤＤ４〜ＧＮＤの電圧振幅
を有する出力信号に変換される。

【００１５】

【発明が解決しようとする課題】図１２（Ａ）（Ｂ）に
示したレベルシフタにおける問題点について述べる。な
お、ここでは、図１２（Ａ）（Ｂ）いずれのレベルシフ
タについても共通の問題点であるので、例としては図１
２（Ａ）のみを挙げる。最初に述べたように、最近のコ
ントローラＬＳＩにおいては、３．３[Ｖ]動作をするも
のが主流となってきている。故に、図１２（Ａ）に示し
たレベルシフタにおいて、ＶＤＤ１＝３[Ｖ]、ＶＤＤ２
＝１０[Ｖ]程度の場合の変換をしようとすると、ＴＦＴ
１２０３、１２０４、１２０５、１２０６への入力信号
の振幅が３[Ｖ]であるのに対し、Ｎ型ＴＦＴ１２０５、
１２０６のしきい値電圧が仮に３[Ｖ]であったとした
ら、もはや正常動作は望めない。つまり、変換前の電圧
振幅が小さくなるに従い、ＴＦＴが十分に導通するだけ
のゲート・ソース間電圧を得にくくなるため、正常動作
が困難になるということである。

【００１６】故に、本発明においては、前述のように駆
動回路の低電源電圧化に伴い、入力信号の電圧振幅が小
さくなった場合にも正常動作を保証出来るような、新規
の構造を有するレベルシフタを提供することを課題とす
る。

【００１７】

【課題を解決するための手段】前述した課題を解決する
ために、本発明においては以下に説明するような手段を
講じた。

【００１８】従来のレベルシフタにおいては、入力信号
は図１２（Ａ）におけるＴＦＴ１２０３、１２０４、１
２０５、１２０６のゲート電極に入力されていたため、
ＴＦＴのしきい値の絶対値よりも入力信号の電圧振幅が
小さくなると、ＴＦＴが十分に導通するだけのゲート・
ソース間電圧が得られなくなり、正常動作しなくなると
いう問題点があった。

【００１９】そこで、本発明のレベルシフタにおいて
は、入力信号の経路を工夫して、入力信号の電圧振幅が
小さくなった場合にも、ＴＦＴのしきい値の影響を受け
にくくする。また、電圧振幅の変換には、カレントミラ
ー回路と差動回路とを組み合わせた差動増幅回路を用い
ることによって、高い利得を得られるようにする。

【００２０】以下に、本発明のレベルシフタの構成につ
いて記載する。

【００２１】請求項１に記載の、本発明のレベルシフタ
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
電流源と、第１のソースフォロア回路と、第２のソース
フォロア回路とを有するレベルシフタであって、第１の
入力信号が、前記第１のソースフォロア回路に入力さ
れ、前記第１のソースフォロア回路からの第１の出力信
号が、前記差動回路に入力され、第２の入力信号が、前
記第２のソースフォロア回路に入力され、前記第２のソ
ースフォロア回路からの第２の出力信号が、前記差動回
路に入力されることを特徴としている。

【００２２】請求項２に記載の、本発明のレベルシフタ
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第１の電流源と、ゲート電極とドレイン領域とを電気的
に接続した、第１および第２のトランジスタと、前記第
１および第２のトランジスタに電流を供給する第２およ
び第３の電流源とを有するレベルシフタであって、第１
の入力信号が、前記第１のトランジスタのソース領域に
入力され、前記第１のトランジスタからの第１の出力信
号が、前記差動回路に入力され、第２の入力信号が、前
記第２のトランジスタのソース領域に入力され、前記第
２のトランジスタからの第２の出力信号が、前記差動回
路に入力されることを特徴としている。

【００２３】請求項３に記載の、本発明のレベルシフタ
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第１の電流源と、ゲート電極とドレイン領域とを電気的
に接続した、第１および第２のトランジスタと、前記第
１および第２のトランジスタに電流を供給する第２およ
び第３の電流源とを有するレベルシフタであって、前記
差動回路は、第３のトランジスタと第４のトランジスタ
とを有し、前記第１のトランジスタのドレイン領域と、
前記第３のトランジスタのゲート電極とが電気的に接続
され、前記第２のトランジスタのドレイン領域と、前記
第４のトランジスタのゲート電極とが電気的に接続さ
れ、第１の入力信号が、前記第１のトランジスタのソー
ス領域に入力され、前記第１のトランジスタからの第１
の出力信号が、前記第３のトランジスタのゲート電極に
入力され、第２の入力信号が、前記第２のトランジスタ
のソース領域に入力され、前記第２のトランジスタから
の第２の出力信号が、前記第４のトランジスタのゲート
電極に入力されることを特徴としている。

【００２４】請求項４に記載の、本発明のレベルシフタ
は、ゲート電極とドレイン領域とを電気的に接続した、
第１導電形式の第１のトランジスタと、ゲート電極とド
レイン領域とを電気的に接続した、第１導電形式の第２
のトランジスタと、第１導電形式の第３のトランジスタ
と、第１導電形式の第４のトランジスタとを有する差動
回路と、第２導電形式であって、ゲート電極とドレイン
領域とを接続した第５のトランジスタと、第２導電形式
の第６のトランジスタとを有するカレントミラー回路
と、前記差動回路と第１の電流源とを電気的に接続す
る、第１導電形式の第７のトランジスタと、前記第５の
トランジスタと第２の電流源とを電気的に接続する、第
２導電形式の第８のトランジスタと、前記第６のトラン
ジスタと第３の電流源とを電気的に接続する、第２導電
形式の第９のトランジスタと、前記第７、第８および第
９のトランジスタのゲート電極に電位を供給する電源部
とを有するレベルシフタであって、第１の入力信号が、
前記第１のトランジスタのソース領域に入力され、前記
第１のトランジスタからの第１の出力信号が、前記第３
のトランジスタのゲート電極に入力され、第２の入力信
号が、前記第２のトランジスタのソース領域に入力さ
れ、前記第２のトランジスタからの第２の出力信号が、
前記第４のトランジスタのゲート電極に入力されること
を特徴としている。

【００２５】請求項５に記載の、本発明のレベルシフタ
は、第１のカレントミラー回路と、第２のカレントミラ
ー回路と、前記第１および第２のカレントミラー回路に
電気的に接続された差動回路と、前記差動回路に電流を
供給する第１の電流源と、ゲート電極とドレイン領域と
を接続した、第１および第２のトランジスタと、前記第
１および第２のトランジスタに電流を供給する第２およ
び第３の電流源とを有するレベルシフタであって、第１
の入力信号が、前記第１のトランジスタのソース領域に
入力され、前記第１のトランジスタからの第１の出力信
号が、前記差動回路に入力され、第２の入力信号が、前
記第２のトランジスタのソース領域に入力され、前記第
２のトランジスタからの第２の出力信号が、前記差動回
路に入力されることを特徴としている。

【００２６】請求項６に記載の、本発明のレベルシフタ
は、第１のカレントミラー回路と、第２のカレントミラ
ー回路と、前記第１および第２のカレントミラー回路に
電気的に接続された差動回路と、前記差動回路に電流を
供給する第１の電流源と、ゲート電極とドレイン領域と
を電気的に接続した、第１および第２のトランジスタ
と、前記第１および第２のトランジスタに電流を供給す
る第２および第３の電流源とを有するレベルシフタであ
って、前記差動回路は、第３のトランジスタと第４のト
ランジスタとを有し、前記第１のトランジスタのドレイ
ン領域と、前記第３のトランジスタのゲート電極とが電
気的に接続され、前記第２のトランジスタのドレイン領
域と、前記第４のトランジスタのゲート電極とが電気的
に接続され、第１の入力信号が、前記第１のトランジス
タのソース領域に入力され、前記第１のトランジスタか
らの第１の出力信号が、前記第３のトランジスタのゲー
ト電極に入力され、第２の入力信号が、前記第２のトラ
ンジスタのソース領域に入力され、前記第２のトランジ
スタからの第２の出力信号が、前記第４のトランジスタ
のゲート電極に入力されることを特徴としている。

【００２７】請求項７に記載の、本発明のレベルシフタ
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第１の電流源と、第１のソースフォロア回路と、第２の
ソースフォロア回路と、リセット用トランジスタとを有
するレベルシフタであって、第１の入力信号が、前記第
１のソースフォロア回路に入力され、前記第１のソース
フォロア回路からの第１の出力信号が、前記差動回路に
入力され、第２の入力信号が、前記第２のソースフォロ
ア回路に入力され、前記第２のソースフォロア回路から
の第２の出力信号が、前記差動回路に入力され、入力信
号の電圧振幅の変換を行わない期間においては、前記リ
セット用トランジスタにリセット信号を入力することに
より、前記電流源において電流の供給が遮断されること
を特徴としている。

【００２８】請求項８に記載の、本発明のレベルシフタ
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第１の電流源と、ゲート電極とドレイン領域とを電気的
に接続した、第１および第２のトランジスタと、前記第
１および第２のトランジスタに電流を供給する第２およ
び第３の電流源とを有するレベルシフタであって、第１
の入力信号が、前記第１のトランジスタのソース領域に
入力され、前記第１のトランジスタからの第１の出力信
号が、前記差動回路に入力され、第２の入力信号が、前
記第２のトランジスタのソース領域に入力され、前記第
２のトランジスタからの第２の出力信号が、前記差動回
路に入力され、電圧振幅の変換を行わない期間において
は、前記電流源からの電流供給を遮断することを特徴と
している。

【００２９】請求項９に記載の、本発明のレベルシフタ
は、ゲート電極とドレイン領域とを接続した、第１導電
形式の第１のトランジスタと、ゲート電極とドレイン領
域とを接続した、第１導電形式の第２のトランジスタ
と、第１導電形式の第３のトランジスタと、第１導電形
式の第４のトランジスタとを有する差動回路と、第２導
電形式であって、ゲート電極とドレイン領域とを接続し
た第５のトランジスタと、第２導電形式の第６のトラン
ジスタとを有するカレントミラー回路と、前記差動回路
と第１の電流源とを接続する、第１導電形式の第７のト
ランジスタと、前記第５のトランジスタと第２の電流源
とを電気的に接続する、第２導電形式の第８のトランジ
スタと、前記第６のトランジスタと第３の電流源とを電
気的に接続する、第２導電形式の第９のトランジスタ
と、前記第７、第８および第９のトランジスタのゲート
電極に電位を供給する電源部と、第２導電形式の第１０
のリセット用トランジスタと、第１導電形式の第１１の
リセット用トランジスタとを有するレベルシフタであっ
て、前記第１のトランジスタのドレイン領域と、前記第
３のトランジスタのゲート電極とが電気的に接続され、
前記第２のトランジスタのドレイン領域と、前記第４の
トランジスタのゲート電極とが電気的に接続され、前記
第１０のリセット用トランジスタのソース領域は、前記
第７、第８のトランジスタのソース領域と電気的に接続
され、ドレイン領域は前記第７、第８のトランジスタの
ゲート電極と電気的に接続され、前記第１１のリセット
用トランジスタのソース領域は、前記第９のトランジス
タのソース領域と電気的に接続され、ドレイン領域は前
記第９のトランジスタのゲート電極と電気的に接続さ
れ、第１の入力信号が、前記第１のトランジスタのソー
ス領域に入力され、前記第１のトランジスタからの出力
信号が、前記第３のトランジスタのゲート電極に入力さ
れ、第２の入力信号が、前記第２のトランジスタのソー
ス領域に入力され、前記第２のトランジスタからの出力
信号が、前記第４のトランジスタのゲート電極に入力さ
れ、電圧振幅の変換を行わない期間においては、前記第
１０、第１１のリセット用トランジスタのゲート電極に
リセット信号を入力し、前記第７、第８、第９のトラン
ジスタを非導通状態とすることによって、電流の供給が
遮断されることを特徴としている。

【００３０】請求項１０に記載の、本発明のレベルシフ
タは、請求項１乃至請求項９記載のレベルシフタにおい
て、前記第１の入力信号は、低電圧振幅の信号であり、
前記第２の入力信号は、前記第１の入力信号と逆の位相
を有する低電圧振幅の信号であることを特徴としてい
る。

【００３１】請求項１１に記載の、本発明のレベルシフ
タは、請求項１乃至請求項９に記載のレベルシフタにお
いて、前記第１の入力信号は、低電圧振幅の信号であ
り、前記第２の入力信号は、前期第１の入力信号の振幅
範囲内における、ある一定電位の信号であることを特徴
としている。

【００３２】請求項１２に記載の、本発明のレベルシフ
タは、請求項１乃至請求項１１に記載のレベルシフタに
おいて、前記第１及び第２の入力信号の電圧振幅は、５
[Ｖ]以下であることを特徴としている。

【００３３】

【発明の実施の形態】

【００３４】本発明のレベルシフタの回路構成図を図１
に示す。ここでは、電源電位にＧＮＤ（＝０[Ｖ]）、Ｖ
ＤＤ１、ＶＤＤ２を用い、それらの大小関係は、ＧＮＤ
＜ＶＤＤ１＜ＶＤＤ２とする。本発明のレベルシフタ
は、点線枠１５０で囲まれたカレントミラー回路と、点
線枠１６０で囲まれた差動回路と、点線枠１７０で囲ま
れた第１のソースフォロア回路と、点線枠１８０で囲ま
れた第２のソースフォロア回路と、電流源１０９とを有
している。カレントミラー回路１５０、差動回路１６０
および電流源１０９により、差動増幅回路が構成され、
信号の電圧振幅の変換が行われる。ここで、カレントミ
ラー回路１５０は、差動増幅回路の利得を大きくするた
めの負荷として用いている。

【００３５】Ｐ型ＴＦＴ１０１、１０２のソース領域
は、電源ＶＤＤ２に接続されている。Ｐ型ＴＦＴ１０
１、１０２のゲート電極は互いに電気的に接続され、Ｐ
型ＴＦＴ１０１のドレイン領域およびＮ型ＴＦＴ１０３
のドレイン領域と電気的に接続されている。Ｐ型ＴＦＴ
１０２のドレイン領域は、Ｎ型ＴＦＴ１０４のドレイン
領域と電気的に接続され、このノードより出力（Ｏｕ
ｔ）を得る。Ｎ型ＴＦＴ１０３、１０４のソース領域
は、電流源１０９と電気的に接続されている。Ｎ型ＴＦ
Ｔ１０５のソース領域には第１の入力信号（Ｉｎ１）が
入力され、Ｎ型ＴＦＴ１０６のソース領域には第２の入
力信号（Ｉｎ２）が入力される。Ｎ型ＴＦＴ１０５のゲ
ート電極とドレイン領域とは、ともに電流源１０７およ
びＮ型ＴＦＴ１０３のゲート電極と電気的に接続されて
いる。Ｎ型ＴＦＴ１０６のゲート電極とドレイン領域と
は、ともに電流源１０８およびＮ型ＴＦＴ１０４のゲー
ト電極と電気的に接続されている。

【００３６】本発明のレベルシフタの基本的な動作を、
図１、図２を用いて説明する。まず、第１の入力端子
（Ｉｎ１）からは、ＧＮＤ〜ＶＤＤ１の振幅を有する信
号が入力される。差動回路部１６０には、電流源１０９
より定電流が供給される。一方、第１のソースフォロア
回路１７０および第２のソースフォロア回路１８０にお
けるＮ型ＴＦＴ１０５、１０６は、ともにゲート電極と
ドレイン領域とが接続されているので、この２つのＴＦ
Ｔはいずれも飽和領域で動作する。よって、Ｎ型ＴＦＴ
１０３のゲート電極には、ＶＤＤ２−第１の入力端子
（Ｉｎ１）間の電圧を、抵抗分割した電位が入力され
る。この電位をＶ₁₀₃と表記する。同様に、第２の入力
端子（Ｉｎ２）からも信号が入力され、第１の入力信号
の場合と同様にして、Ｎ型ＴＦＴ１０４のゲート電極に
は、ＶＤＤ２−第２の入力端子（Ｉｎ２）間の電圧を抵
抗分割した電位が入力される。この電位をＶ₁₀₄と表記
する。

【００３７】Ｖ₁₀₃、Ｖ₁₀₄の電位は、図２（Ｂ）に示す
ようになる。図１中、点線枠１５０で囲われたカレント
ミラー回路と、点線枠１６０で囲われた差動回路とによ
り構成される差動増幅回路の動作について説明する。差
動回路のＮ型ＴＦＴ１０３、１０４のソース領域は、電
流源１０９に接続されている。よって、この２つのＴＦ
Ｔを流れる電流は常に一定である。ここで、第１の入力
信号がＨｉ、第２の入力信号がＬｏである場合、差動回
路への入力電位の大小関係は、Ｖ₁₀₃＞Ｖ₁₀₄となる。よ
って、Ｎ型ＴＦＴ１０３のゲート・ソース間電圧は大き
くなり、Ｎ型ＴＦＴ１０４のゲート・ソース間電圧は小
さくなる。したがって、Ｎ型ＴＦＴ１０３を流れる電流
Ｉ₁₀₃は増加し、Ｎ型ＴＦＴ１０４を流れる電流Ｉ₁₀₄は
減少する。このとき、カレントミラー回路によって、Ｐ
型ＴＦＴ１０１、１０２には、Ｉ ₁₀₃に等しい電流が流
れる。よって出力端子（Ｏｕｔ）には、Ｉ₁₀₃とＴ₁₀₄の
差分の電流が流れる。

【００３８】第１の入力信号がＨｉ、第２の入力信号が
Ｌｏであるときは、Ｉ₁₀₃＞Ｉ₁₀₄であるから、出力端子
は差分の電流によって充電され、電位が上昇する。逆
に、第１の入力信号がＬｏ、第２の入力信号がＨｉであ
るときは、出力端子の電位は下降する。よって，出力端
子からは、図２（Ｃ）に示すようなパルスが得られる。
その後、出力端子の後でバッファ等を通すことにより、
図２（Ｄ）に示すような、ＧＮＤ〜ＶＤＤ２の振幅を有
するパルスが得られる。

【００３９】本実施形態においては、入力信号は、第１
の入力信号の反転信号を第２の入力信号としているが、
この２つの信号の関係はこの限りでなく、図２（Ｂ）に
示すように、第１の入力信号のタイミングで、Ｎ型ＴＦ
Ｔ１０３および１０４のゲート電極に印加される電位が
大小関係をとれるような信号であれば良い。

【００４０】また、カレントミラー回路１５０、差動回
路１６０に関しては、動作を説明するため、ある一態様
を示したが、回路構成に関しては、特にここに表記した
構成のみに限定しない。

【００４１】

【実施例】以下に本発明の実施例について記述する。

【００４２】[実施例１]図３に、本発明のレベルシフタ
の一実施例を示す。本実施例の説明に伴って行ったシミ
ュレーションの条件として、電源電位にＧＮＤ（＝０
[Ｖ]）、ＶＤＤ１（＝３[Ｖ]）、ＶＤＤ２（＝１０
[Ｖ]）を用いて説明する。

【００４３】本実施例のレベルシフタは、点線枠３００
で囲まれた差動増幅回路と、点線枠３２０で囲まれた第
１のソースフォロア回路、点線枠３３０で囲まれた第２
のソースフォロア回路からなるレベルシフタ部と、点線
枠３５０で囲まれた電源部とによって構成される。

【００４４】まず、電源部の構成から説明する。Ｐ型Ｔ
ＦＴ３１０、３１１のソース領域と、Ｎ型ＴＦＴ３１３
のゲート電極とは、電源ＶＤＤ２と電気的に接続されて
いる。Ｎ型ＴＦＴ３１２、３１３のソース領域は、電源
ＧＮＤと電気的に接続されている。Ｎ型ＴＦＴ３１３の
ドレイン領域は、Ｐ型ＴＦＴ３１１のドレイン領域と電
気的に接続され、さらにＰ型ＴＦＴ３１０、３１１のゲ
ート電極と電気的に接続されており、レベルシフタ部へ
と入力される。このノードをαとする。Ｎ型ＴＦＴ３１
２のドレイン領域は、Ｐ型ＴＦＴ３１０のドレイン領域
およびＮ型ＴＦＴ３１２のゲート電極と電気的に接続さ
れ、レベルシフタ部へと入力される。このノードをβと
する。

【００４５】続いて、レベルシフタ部の構成について説
明する。差動増幅回路３００において、Ｐ型ＴＦＴ３０
２、３０３のソース領域は、電源ＶＤＤ２と電気的に接
続されている。Ｐ型ＴＦＴ３０２、３０３のゲート電極
は互いに電気的に接続され、Ｐ型ＴＦＴ３０２のドレイ
ン領域およびＮ型ＴＦＴ３０６のドレイン領域と電気的
に接続されている。Ｐ型ＴＦＴ３０３のドレイン領域
は、Ｎ型ＴＦＴ３０７のドレイン領域と電気的に接続さ
れ、このノードより、バッファ（Ｂｕｆ．）等を介して
出力（Ｏｕｔ）を得る。Ｎ型ＴＦＴ３０６、３０７のソ
ース領域は、Ｎ型ＴＦＴ３０９のドレイン領域と電気的
に接続され、Ｎ型ＴＦＴ３０９のソース領域は、電源Ｇ
ＮＤと電気的に接続されている。Ｎ型ＴＦＴ３０９のゲ
ート電極には、ノードβにおける電位が入力される。

【００４６】第１のソースフォロア回路３２０におい
て、Ｐ型ＴＦＴ３０１のソース領域は電源ＶＤＤ２と電
気的に接続され、ゲート電極には、ノードαにおける電
位が入力される。一方、Ｎ型ＴＦＴ３０５のソース領域
より、第１の入力信号（Ｉｎ１）が入力される。Ｎ型Ｔ
ＦＴ３０５のドレイン領域とゲート電極は電気的に接続
され、さらにＰ型ＴＦＴ３０１のドレイン領域と電気的
に接続される。このノードの電位は、差動増幅回路内の
Ｎ型ＴＦＴ３０６のゲート電極に入力される。

【００４７】第２のソースフォロア回路３３０におい
て、Ｐ型ＴＦＴ３０４のソース領域は電源ＶＤＤ２と電
気的に接続され、ゲート電極には、ノードαにおける電
位が入力される。一方、Ｎ型ＴＦＴ３０８のソース領域
より、第１の入力信号（Ｉｎ１）が入力される。Ｎ型Ｔ
ＦＴ３０８のドレイン領域とゲート電極は電気的に接続
され、さらにＰ型ＴＦＴ３０４のドレイン領域と電気的
に接続される。このノードの電位は、差動増幅回路内の
Ｎ型ＴＦＴ３０７のゲート電極に入力される。

【００４８】本発明のレベルシフタの動作を、図３、図
４を用いて説明する。図４は、図３で示した回路に関す
るシミュレーション結果を示している。

【００４９】まず、電源部について説明する。Ｎ型ＴＦ
Ｔ３１３のゲート電極にＶＤＤ２が入力されて、導通す
る。これによってＰ型ＴＦＴ３１０、３１１のゲート電
極にはＧＮＤが入力され、共に導通する。Ｐ型ＴＦＴ３
１０の導通により、Ｎ型ＴＦＴ３１２のゲート電極には
ＶＤＤ２が入力され、導通する。図３中、ノードαに
は、ＧＮＤに対してやや高い電位が現れ、ノードβに
は、ＶＤＤ２に対してやや低い電位が現れる。説明のた
め、以後は前者をＧＮＤ'、後者をＶＤＤ２'と表記す
る。（シミュレーション結果では、ＧＮＤ'＝１．８
[Ｖ]、ＶＤＤ２'＝６．８[Ｖ]。）

【００５０】続いて、レベルシフタ部について説明す
る。Ｎ型ＴＦＴ３０９のゲート電極に、先の電源部から
出力されるＶＤＤ２'が入力され、導通する。よってＮ
型ＴＦＴ３０６、３０７のソース領域には電源ＧＮＤが
入力される。一方、Ｐ型ＴＦＴ３０１、３０４のゲート
電極には、先の電源部から出力されるＧＮＤ'が入力さ
れ、導通する。Ｎ型ＴＦＴ３０５のゲート電極とドレイ
ン領域とは接続されており、Ｎ型ＴＦＴ３０８のゲート
電極とドレイン領域とが接続されているので、この２つ
のＴＦＴはいずれも飽和領域で動作する。よって、Ｎ型
ＴＦＴ３０６のゲート電極には、ＶＤＤ２−第１の入力
信号（Ｉｎ１）間の電圧を、Ｐ型ＴＦＴ３０１およびＮ
型ＴＦＴ３０５の抵抗によって抵抗分割した電位が入力
される。この電位をＶ₃₀₆と表記する。また、Ｎ型ＴＦ
Ｔ３０７のゲート電極には、ＶＤＤ２−第２の入力信号
（Ｉｎ２）間の電圧を、Ｐ型ＴＦＴ３０４およびＮ型Ｔ
ＦＴ３０８の有する抵抗によって抵抗分割した電位が入
力される。この電位をＶ₃₀₇と表記する。

【００５１】Ｖ₃₀₆、Ｖ₃₀₇の電位は、図４（Ｂ）に示す
ようになる。点線枠３００で囲われた差動増幅回路は、
Ｖ₃₀₆−Ｖ₃₀₇間の電位差を増幅して出力する機能を有す
る。よって、出力端子（Ｏｕｔ）からは、図４（Ｃ）に
示すようなパルスが得られる。その後、出力端子の後で
バッファ等を通すことにより、図４（Ｄ）に示すよう
な、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得られ
る。

【００５２】比較のため、図４（Ｃ）（Ｄ）には、従来
のレベルシフタによって振幅変換を行った場合のシミュ
レーション結果をプロットしている。図４（Ｃ）におけ
る、レベルシフタ出力が、既に正常な波形を保っていな
いことがわかる。図４（Ｄ）でのバッファ出力を比較す
ると、電圧振幅は０〜１０[Ｖ]を達成しているが、本発
明のレベルシフタの出力と比較すると、入力信号に対
し、大きく遅延しているのがわかる。このように、本発
明のレベルシフタは、従来型では正常に行うことの困難
な振幅変換を行うことが出来る。

【００５３】また、本実施例にて示した図３の例では、
ＴＦＴ３０５、３０８をＮ型ＴＦＴとしているが、これ
らをＰ型ＴＦＴとし、ＴＦＴ３０５、３０８のゲート電
極とドレイン領域とを入力端子（Ｉｎ１またはＩｎ２）
に接続し、ソース領域をＴＦＴ３０１、３０４のドレイ
ン領域および差動回路の入力部に接続しても良い。

【００５４】[実施例２]実施例１においては、信号の振
幅変換は、低電圧側（ＧＮＤ）を固定し、高電圧側をＶ
ＤＤ１からＶＤＤ２へと変換することによって行ってい
た。本実施例においては、高電圧側を固定し、低電圧側
を変換して信号の振幅変換を行う構成のレベルシフタの
例を示す。また、説明の際に用いる電源電位は、ここで
はＧＮＤ、ＶＤＤ３、ＶＤＤ４を用い、それらの大小関
係は、ＶＤＤ４＜ＶＤＤ３＜ＧＮＤとする。本実施例の
説明に伴って行ったシミュレーションの条件として、電
源電位にＧＮＤ（＝０[Ｖ]）、ＶＤＤ３（＝−３
[Ｖ]）、ＶＤＤ４（＝−１０[Ｖ]）を用いて説明する。

【００５５】図５に、本実施例のレベルシフタの回路構
成を示す。図３に示したレベルシフタを構成するＴＦＴ
の極性を逆にした形であり、電源ＶＤＤ２が接続されて
いた所に、電源ＶＤＤ４が接続されている。また、入力
信号の電圧振幅はＶＤＤ３〜ＧＮＤであり、このレベル
シフタによって、その電圧振幅をＶＤＤ４〜ＧＮＤに変
換する。

【００５６】本発明のレベルシフタの動作を、図５、図
６を用いて説明する。図６は、図５で示した回路に関す
るシミュレーション結果を示している。図５中、点線枠
５５０で示される電源部と、差動増幅回路５００および
ソースフォロア回路５２０、５３０を有するレベルシフ
タ部とに分けて説明する。

【００５７】まず、電源部について説明する。Ｐ型ＴＦ
Ｔ５１３のゲート電極にＶＤＤ４が入力されて、導通す
る。これによってＮ型ＴＦＴ５１０、５１１のゲート電
極にはＧＮＤが入力され、共に導通する。Ｎ型ＴＦＴ５
１０の導通により、Ｐ型ＴＦＴ５１２のゲート電極には
ＶＤＤ４が入力され、導通する。図５中、ノードαに
は、ＧＮＤに対してやや低い電位が現れ、ノードβに
は、ＶＤＤ４に対してやや高い電位が現れる。説明のた
め、以後は前者をＧＮＤ"、後者をＶＤＤ４'と表記す
る。（シミュレーション結果では、ＧＮＤ"＝−３．６
[Ｖ]、ＶＤＤ４'＝−８．１[Ｖ]。）

【００５８】続いて、レベルシフタ部について説明す
る。まず、第３の信号と第４の信号が、それぞれ図５
中、Ｉｎ３およびＩｎ４より入力される。一方、Ｐ型Ｔ
ＦＴ５０９のゲート電極に、先の電源部から出力される
ＶＤＤ４'が入力され、導通する。よってＰ型ＴＦＴ５
０６、５０７のソース領域には、電源ＧＮＤが入力され
る。一方、Ｎ型ＴＦＴ５０１、５０４のゲート電極に
は、先の電源部から出力されるＧＮＤ"が入力され、導
通する。Ｐ型ＴＦＴ５０５のゲート電極とドレイン領域
とは接続されており、Ｐ型ＴＦＴ５０８のゲート電極と
ドレイン領域とが接続されているので、この２つのＴＦ
Ｔはいずれも飽和領域で動作する。よって、Ｐ型ＴＦＴ
５０６のゲート電極には、ＶＤＤ４−第３の入力信号
（Ｉｎ３）間の電圧を、Ｎ型ＴＦＴ５０１およびＰ型Ｔ
ＦＴ５０５の抵抗によって抵抗分割した電位が入力され
る。この電位をＶ₅₀₆と表記する。また、Ｐ型ＴＦＴ５
０７のゲート電極には、ＶＤＤ４−第４の入力信号（Ｉ
ｎ４）間の電圧を、Ｎ型ＴＦＴ５０４およびＰ型ＴＦＴ
５０８の有する抵抗によって抵抗分割した電位が入力さ
れる。この電位をＶ₅₀₇と表記する。

【００５９】Ｖ₅₀₆、Ｖ₅₀₇の電位は、図６（Ｂ）に示す
ようになる。点線枠５００で囲われた差動増幅回路は、
Ｖ₅₀₆−Ｖ₅₀₇間の電位差を増幅して出力する機能を有す
る。よって、出力端子（Ｏｕｔ）からは、図６（Ｃ）に
示すようなパルスが得られる。その後、出力端子の後で
バッファ等を通すことにより、図６（Ｄ）に示すよう
な、ＧＮＤ〜ＶＤＤ４の振幅を有するパルスが得られ
る。

【００６０】また、本実施例にて示した図５の例では、
ＴＦＴ５０５、５０８をＰ型ＴＦＴとしているが、これ
らをＮ型ＴＦＴとし、ＴＦＴ５０５、５０８のゲート電
極とドレイン領域とを入力端子（Ｉｎ３またはＩｎ４）
に接続し、ソース領域をＴＦＴ５０１、５０４のドレイ
ン領域および差動回路の入力部に接続しても良い。

【００６１】[実施例３]実施例１および実施例２にて示
した本発明のレベルシフタは、２入力、１出力型であっ
たが、同様の回路を用いて、１入力、１出力型とするこ
とも出来る。本実施例においては、ＧＮＤ〜ＶＤＤ１の
電圧振幅を有する信号を、ＧＮＤ〜ＶＤＤ２の電圧振幅
を有する信号に変換する、１入力、１出力型レベルシフ
タを例に挙げて述べる。

【００６２】図７は１入力、１出力型レベルシフタの例
である。実施例１にて示したレベルシフタと、回路構成
上の相違点はない。唯一、実施例１で第２の信号（Ｉｎ
２）が入力されていた端子が、電源Ｖｒｅｆに接続され
ている点が異なる。ここでは、電源電位にＧＮＤ（＝０
[Ｖ]）、ＶＤＤ１（＝３[Ｖ]）、ＶＤＤ２（＝１０
[Ｖ]）、Ｖｒｅｆ（＝１．５[Ｖ]）を用いる。ここで、
Ｖｒｅｆの電位は、入力信号（Ｉｎ）の振幅の範囲内で
あることが望ましい。本実施例では、例としてＧＮＤ
（＝０[Ｖ]）とＶＤＤ１（＝３[Ｖ]）の中間電位となる
ようにした。

【００６３】本発明のレベルシフタの動作を、図７、図
８を用いて説明する。図８は、図７で示した回路に関す
るシミュレーション結果を示している。図７中、点線枠
７５０で示される電源部と、差動増幅回路７００および
ソースフォロア回路７２０、７３０を有するレベルシフ
タ部とに分けて説明する。

【００６４】まず、電源部について説明する。Ｎ型ＴＦ
Ｔ７１３のゲート電極にＶＤＤ２（＝１０[Ｖ]）が入力
されて、導通する。これによってＰ型ＴＦＴ７１０、７
１１のゲート電極にはＧＮＤ（＝０[Ｖ]）が入力され、
共に導通する。Ｐ型ＴＦＴ７１０の導通により、Ｎ型Ｔ
ＦＴ７１２のゲート電極にはＶＤＤ２（＝１０[Ｖ]）が
入力され、導通する。よって、図５中、ノードαには、
ＧＮＤに対してやや高い電位が現れ、ノードβには、Ｖ
ＤＤ２に対してやや低い電位が現れる。説明のため、以
後は前者をＧＮＤ'、後者をＶＤＤ２'と表記する。（シ
ミュレーション結果では、ＧＮＤ'＝１．８[Ｖ]、ＶＤ
Ｄ２'＝６．８[Ｖ]。）

【００６５】続いて、レベルシフタ部について説明す
る。Ｎ型ＴＦＴ７０９のゲート電極に、先の電源部から
出力されるＶＤＤ２'が入力され、導通する。よってＮ
型ＴＦＴ７０６、７０７のソース領域と電源ＧＮＤが電
気的に接続される。一方、Ｐ型ＴＦＴ７０１、７０４の
ゲート電極には、先の電源部から出力されるＧＮＤ'が
入力され、導通する。Ｎ型ＴＦＴ７０５のゲート電極と
ドレイン領域とは接続されており、Ｎ型ＴＦＴ７０８の
ゲート電極とドレイン領域とが接続されているので、こ
の２つのＴＦＴはいずれも飽和領域で動作する。よっ
て、Ｎ型ＴＦＴ７０６のゲート電極には、ＶＤＤ２−第
１の入力信号（Ｉｎ）間の電圧を、Ｐ型ＴＦＴ７０１お
よびＮ型ＴＦＴ７０５の抵抗によって抵抗分割した電位
が入力される。この電位をＶ₇₀₆と表記する。また、Ｎ
型ＴＦＴ７０７のゲート電極には、ＶＤＤ２−第２の入
力信号（Ｉｎｂ）間の電圧を、Ｐ型ＴＦＴ７０４および
Ｎ型ＴＦＴ７０８の有する抵抗によって抵抗分割した電
位が入力される。この電位をＶ ₇₀₇と表記する。

【００６６】ここで、Ｖ₇₀₆およびＶ₇₀₇の大小関係につ
いて考える。まずＶＤＤ２（＝１０[Ｖ]）−Ｖｒｅｆ
（＝１．５[Ｖ]）間の電圧が一定であることから、Ｖ
₇₀₇もまた一定の電位をとる。これに対してＶ₇₀₆は、図
８（Ａ）（Ｂ）に示すように、入力信号（Ｉｎ）の電位
がＨｉ（＝３[Ｖ]）の時とＬｏ（＝０[Ｖ]）の時でその
電位が変化する。以下に、２つの場合に分けてこれらの
大小関係について説明する。

【００６７】（１）入力信号（Ｉｎ）にＨｉが入力され
る時 このとき、Ｖ₇₀₆は、ＶＤＤ２（＝１０[Ｖ]）−ＶＤＤ
１（＝３[Ｖ]）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ
型ＴＦＴ７０５の抵抗によって抵抗分割した電位とな
る。ここで、ＧＮＤ（＝０[Ｖ]）＜Ｖｒｅｆ（＝１．５
[Ｖ]）＜ＶＤＤ１（＝３[Ｖ]）であるから、大小関係は
Ｖ₇₀₆＞Ｖ₇₀₇となる。（図８（Ｂ））

【００６８】（２）入力信号（Ｉｎ）にＬｏが入力され
る時 このとき、Ｖ₇₀₆は、ＶＤＤ２（＝１０[Ｖ]）−ＧＮＤ
（＝０[Ｖ]）間の電圧を、Ｐ型ＴＦＴ７０１およびＮ型
ＴＦＴ７０５の抵抗によって抵抗分割した電位となる。
（１）と同様、ＧＮＤ（＝０[Ｖ]）＜Ｖｒｅｆ（＝１．
５[Ｖ]）＜ＶＤＤ１（＝３[Ｖ]）であるから、大小関係
はＶ₇₀₆＜Ｖ₇₀₇となる。（図８（Ｂ））

【００６９】よって、出力端子（Ｏｕｔ）からは、図８
（Ｃ）に示すようなパルスが得られる。その後、出力端
子の後でバッファ等を通すことにより、図８（Ｄ）に示
すような、ＧＮＤ〜ＶＤＤ２の振幅を有するパルスが得
られる。

【００７０】また、本実施例にて示した図７の例では、
ＴＦＴ７０５、７０８をＮ型ＴＦＴとしているが、これ
らをＰ型ＴＦＴとし、ＴＦＴ７０５、７０８のゲート電
極とドレイン領域とを入力端子（Ｉｎ）またはＶｒｅｆ
に接続し、ソース領域をＴＦＴ７０１、７０４のドレイ
ン領域および差動回路の入力部に接続しても良い。

【００７１】[実施例４]本実施例では、装置の画素部と
その周辺に設けられる駆動回路部（ソース信号線駆動回
路、ゲート信号線駆動回路）のＴＦＴを同時に作製する
方法について説明する。但し、説明を簡単にするため
に、駆動回路部に関しては基本単位であるＣＭＯＳ回路
を図示することとする。

【００７２】まず、図９（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板５００１上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜５００２を形成する。例
えば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから
作製される酸化窒化シリコン膜５００２ａを１０〜２０
０[nm]（好ましくは５０〜１００[nm]）形成し、同様に
ＳｉＨ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン
膜５００２ｂを５０〜２００[nm]（好ましくは１００〜
１５０[nm]）の厚さに積層形成する。本実施例では下地
膜５００２を２層構造として示したが、前記絶縁膜の単
層膜または２層以上積層させた構造として形成しても良
い。

【００７３】島状半導体層５００３〜５００６は、非晶
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層５００３〜５００６の厚さは２５〜８
０[nm]（好ましくは３０〜６０[nm]）の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金
などで形成すると良い。

【００７４】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０[Hz]とし、レーザーエ
ネルギー密度を１００〜４００[mJ/cm²](代表的には２
００〜３００[mJ/cm²])とする。また、ＹＡＧレーザー
を用いる場合にはその第２高調波を用いパルス発振周波
数１〜１０[kHz]とし、レーザーエネルギー密度を３０
０〜６００[mJ/cm²](代表的には３５０〜５００[mJ/c
m²])とすると良い。そして幅１００〜１０００[μm]、
例えば４００[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率（オーバーラップ率）を８０〜９８[％]として行
う。

【００７５】次いで、島状半導体層５００３〜５００６
を覆うゲート絶縁膜５００７を形成する。ゲート絶縁膜
５００７はプラズマＣＶＤ法またはスパッタ法を用い、
厚さを４０〜１５０[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、１２０[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicat
e）とＯ₂とを混合し、反応圧力４０[Pa]、基板温度３０
０〜４００[℃]とし、高周波（１３．５６[MHz]）、電
力密度０．５〜０．８[W/cm²]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後４００〜５００[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。

【００７６】そして、ゲート絶縁膜５００７上にゲート
電極を形成するための第１の導電膜５００８と第２の導
電膜５００９とを形成する。本実施例では、第１の導電
膜５００８をＴａで５０〜１００[nm]の厚さに形成し、
第２の導電膜５００９をＷで１００〜３００[nm]の厚さ
に形成する。

【００７７】Ｔａ膜はスパッタ法で、Ｔａのターゲット
をＡｒでスパッタすることにより形成する。この場合、
Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のＴａ膜の抵抗率は２０[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のＴａ膜の抵抗率は
１８０[μΩcm]程度でありゲート電極とするには不向き
である。α相のＴａ膜を形成するために、Ｔａのα相に
近い結晶構造をもつ窒化タンタルを１０〜５０[nm]程度
の厚さでＴａの下地に形成しておくとα相のＴａ膜を容
易に得ることが出来る。

【００７８】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０
[μΩcm]以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、Ｗ中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度９９．９９９９[％]のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してＷ膜を形成することにより、抵抗率９〜２０
[μΩcm]を実現することが出来る。

【００７９】なお、本実施例では、第１の導電膜５００
８をＴａ、第２の導電膜５００９をＷとしたが、特に限
定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
他の組み合わせの一例で望ましいものとしては、第１の
導電膜５００８を窒化タンタル（ＴａＮ）で形成し、第
２の導電膜５００９をＷとする組み合わせ、第１の導電
膜５００８を窒化タンタル（ＴａＮ）で形成し、第２の
導電膜５００９をＡｌとする組み合わせ、第１の導電膜
５００８を窒化タンタル（ＴａＮ）で形成し、第２の導
電膜５００９をＣｕとする組み合わせ等が挙げられる。

【００８０】次に、レジストによるマスク５０１０を形
成し、電極及び配線を形成するための第１のエッチング
処理を行う。本実施例ではＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１[Pa]の圧
力でコイル型の電極に５００[W]のＲＦ（１３．５６[MH
z]）電力を投入してプラズマを生成して行う。基板側
（試料ステージ）にも１００[W]のＲＦ（１３．５６[MH
z]）電力を投入し、実質的に負の自己バイアス電圧を印
加する。ＣＦ₄とＣｌ₂を混合した場合にはＷ膜及びＴａ
膜とも同程度にエッチングされる。

【００８１】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０[％]程
度の割合でエッチング時間を増加させると良い。Ｗ膜に
対する酸化窒化シリコン膜の選択比は２〜４（代表的に
は３）であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は２０〜５０[nm]程度エ
ッチングされることになる。こうして、第１のエッチン
グ処理により第１の導電層と第２の導電層から成る第１
の形状の導電層５０１１〜５０１６（第１の導電層５０
１１ａ〜５０１６ａと第２の導電層５０１１ｂ〜５０１
６ｂ）を形成する。このとき、ゲート絶縁膜５００７に
おいては、第１の形状の導電層５０１１〜５０１６で覆
われない領域は２０〜５０[nm]程度エッチングされ薄く
なった領域が形成される。（図９（Ａ））

【００８２】そして、第１のドーピング処理を行い、Ｎ
型を付与する不純物元素を添加する。ドーピングの方法
はイオンドープ法もしくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を１×１０¹³〜５×１
０¹⁴[atoms/cm²]とし、加速電圧を６０〜１００[keV]と
して行う。Ｎ型を付与する不純物元素として１５族に属
する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を
用いるが、ここではリン（Ｐ）を用いる。この場合、導
電層５０１１〜５０１６がＮ型を付与する不純物元素に
対するマスクとなり、自己整合的に第１の不純物領域５
０１７〜５０２０が形成される。第１の不純物領域５０
１７〜５０２０には１×１０²⁰〜１×１０²¹[atoms/c
m³]の濃度範囲でＮ型を付与する不純物元素を添加す
る。（図９（Ｂ））

【００８３】次に、図９（Ｃ）に示すように、レジスト
マスクは除去しないまま、第２のエッチング処理を行
う。エッチングガスにＣＦ₄とＣｌ₂とＯ₂とを用い、Ｗ
膜を選択的にエッチングする。この時、第２のエッチン
グ処理により第２の形状の導電層５０２１〜５０２６
（第１の導電層５０２１ａ〜５０２６ａと第２の導電層
５０２１ｂ〜５０２６ｂ）を形成する。このとき、ゲー
ト絶縁膜５００７においては、第２の形状の導電層５０
２１〜５０２６で覆われない領域はさらに２０〜５０[n
m]程度エッチングされ薄くなった領域が形成される。

【００８４】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ₂を添加す
るとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ₂を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。

【００８５】そして、図１０（Ａ）に示すように第２の
ドーピング処理を行う。この場合、第１のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてＮ
型を付与する不純物元素をドーピングする。例えば、加
速電圧を７０〜１２０[keV]とし、１×１０¹³[atoms/cm
²]のドーズ量で行い、図９（Ｂ）で島状半導体層に形成
された第１の不純物領域の内側に新たな不純物領域を形
成する。ドーピングは、第２の形状の導電層５０２１〜
５０２６を不純物元素に対するマスクとして用い、第１
の導電層５０２１ａ〜５０２６ａの下側の領域の半導体
層にも不純物元素が添加されるようにドーピングする。
こうして、第２の不純物領域５０２７〜５０３１が形成
される。この第２の不純物領域５０２７〜５０３１に添
加されたリン（Ｐ）の濃度は、第１の導電層５０２１ａ
〜５０２６ａのテーパー部の膜厚に従って緩やかな濃度
勾配を有している。なお、第１の導電層５０２１ａ〜５
０２６ａのテーパー部と重なる半導体層において、第１
の導電層５０２１ａ〜５０２６ａのテーパー部の端部か
ら内側に向かって若干、不純物濃度が低くなっているも
のの、ほぼ同程度の濃度である。

【００８６】続いて、図１０（Ｂ）に示すように第３の
エッチング処理を行う。エッチングガスにＣＨＦ₆を用
い、反応性イオンエッチング法（ＲＩＥ法）を用いて行
う。第３のエッチング処理により、第１の導電層５０２
１ａ〜５０２６ａのテーパー部を部分的にエッチングし
て、第１の導電層が半導体層と重なる領域が縮小され
る。第３のエッチング処理によって、第３の形状の導電
層５０３２〜５０３７（第１の導電層５０３２ａ〜５０
３７ａと第２の導電層５０３２ｂ〜５０３７ｂ）を形成
する。このとき、ゲート絶縁膜５００７においては、第
３の形状の導電層５０３２〜５０３７で覆われない領域
はさらに２０〜５０[nm]程度エッチングされ薄くなった
領域が形成される。

【００８７】第３のエッチング処理によって、第２の不
純物領域５０２７〜５０３１においては、第１の導電層
５０３２ａ〜５０３７ａと重なる第２の不純物領域５０
２７ａ〜５０３１ａと、第１の不純物領域と第２の不純
物領域との間の第３の不純物領域５０２７ｂ〜５０３１
ｂとが形成される。

【００８８】そして、図１０（Ｃ）に示すように、Ｐ型
ＴＦＴを形成する島状半導体層５００４に、第1の導電
型とは逆の導電型の第４の不純物領域５０３９〜５０４
４を形成する。第３の形状の導電層５０３３ｂを不純物
元素に対するマスクとして用い、自己整合的に不純物領
域を形成する。このとき、Ｎ型ＴＦＴを形成する島状半
導体層５００３、５００５、保持容量部５００６および
配線部５０３４はレジストマスク５０３８で全面を被覆
しておく。不純物領域５０３９〜５０４４にはそれぞれ
異なる濃度でリンが添加されているが、ジボラン（Ｂ₂
Ｈ₆）を用いたイオンドープ法で形成し、そのいずれの
領域においても不純物濃度が２×１０²⁰〜２×１０²¹[a
toms/cm³]となるようにする。

【００８９】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第３
の形状の導電層５０３２、５０３３、５０３５、５０３
６がゲート電極として機能する。また、５０３４は島状
のソース信号線として機能する。５０３７は容量配線と
して機能する。

【００９０】レジストマスク５０３８を除去した後、導
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法（ＲＴＡ法）を適用することが出来る。熱
アニール法では酸素濃度が１[ppm]以下、好ましくは
０．１[ppm]以下の窒素雰囲気中で４００〜７００
[℃]、代表的には５００〜６００[℃]で行うものであ
り、本実施例では５００[℃]で４時間の熱処理を行う。
ただし、第３の形状の導電層５０３７〜５０４２に用い
た配線材料が熱に弱い場合には、配線等を保護するため
層間絶縁膜（シリコンを主成分とする）を形成した後で
活性化を行うことが好ましい。

【００９１】さらに、３〜１００[％]の水素を含む雰囲
気中で、３００〜４５０[℃]で１〜１２時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化（プラズマにより励起された水素を
用いる）を行っても良い。

【００９２】次いで、第１の層間絶縁膜５０４５は酸化
窒化シリコン膜から１００〜２００[nm]の厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
５０４６を形成する。次いで、コンタクトホールを形成
するためのエッチング工程を行う。

【００９３】そして、駆動回路部において島状半導体層
のソース領域とコンタクトを形成するソース配線５０４
７、５０４８、ドレイン領域とコンタクトを形成するド
レイン配線５０４９を形成する。また、画素部において
は、接続電極５０５０、画素電極５０５１、５０５２を
形成する（図１１（Ａ））。この接続電極５０５０によ
り、ソース信号線５０３４は、画素ＴＦＴと電気的な接
続が形成される。なお、画素電極５０５２及び保持容量
は隣り合う画素のものである。

【００９４】以上のようにして、Ｎ型ＴＦＴ、Ｐ型ＴＦ
Ｔを有する駆動回路部と、画素ＴＦＴ、保持容量を有す
る画素部とを同一基板上に形成することができる。本明
細書中ではこのような基板をアクティブマトリクス基板
と呼ぶ。

【００９５】本実施例は、ブラックマトリクスを用いる
ことなく、画素電極間の隙間を遮光することができるよ
うに、画素電極の端部を信号線や走査線と重なるように
配置されている。

【００９６】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚（島状半導体層パターン、第１配線パターン（走
査線、信号線、容量配線）、Ｐチャネル領域のマスクパ
ターン、コンタクトホールパターン、第２配線パターン
（画素電極、接続電極含む））とすることができる。そ
の結果、工程を短縮し、製造コストの低減及び歩留まり
の向上に寄与することができる。

【００９７】続いて、図１１（Ａ）の状態のアクティブ
マトリクス基板を得た後、アクティブマトリクス基板上
に配向膜５０５３を形成しラビング処理を行う。

【００９８】一方、対向基板５０５４を用意する。対向
基板５０５４にはカラーフィルター層５０５５〜５０５
７、オーバーコート層５０５８を形成する。カラーフィ
ルター層はＴＦＴの上方で赤色のカラーフィルター層５
０５５と青色のカラーフィルター層５０５６とを重ねて
形成し遮光膜を兼ねる構成とする。少なくともＴＦＴ
と、接続電極と画素電極との間を遮光する必要があるた
め、それらの位置を遮光するように赤色のカラーフィル
ターと青色のカラーフィルターを重ねて配置することが
好ましい。

【００９９】また、接続電極５０５０に合わせて赤色の
カラーフィルター層５０５５、青色のカラーフィルター
層５０５６、緑色のカラーフィルター層５０５７とを重
ね合わせてスペーサを形成する。各色のカラーフィルタ
ーはアクリル樹脂に顔料を混合したもので１〜３[μm]
の厚さで形成する。これは感光性材料を用い、マスクを
用いて所定のパターンに形成することができる。スペー
サの高さはオーバーコート層５０５８の厚さ１〜４[μ
m]を考慮することにより２〜７[μm]、好ましくは４〜
６[μm]とすることができ、この高さによりアクティブ
マトリクス基板と対向基板とを貼り合わせた時のギャッ
プを形成する。オーバーコート層５０５８は光硬化型ま
たは熱硬化型の有機樹脂材料で形成し、例えば、ポリイ
ミドやアクリル樹脂などを用いる。

【０１００】スペーサの配置は任意に決定すれば良い
が、例えば図１１（Ｂ）で示すように接続電極上に位置
が合うように対向基板５０５４上に配置すると良い。ま
た、駆動回路部のＴＦＴ上にその位置を合わせてスペー
サを対向基板５０５４上に配置してもよい。このスペー
サは駆動回路部の全面に渡って配置しても良いし、ソー
ス配線およびドレイン配線を覆うようにして配置しても
良い。

【０１０１】オーバーコート層５０５８を形成した後、
対向電極５０５９をパターニング形成し、配向膜５０６
０を形成した後ラビング処理を行う。

【０１０２】そして、画素部と駆動回路部が形成された
アクティブマトリクス基板と対向基板とをシール剤５０
６２で貼り合わせる。シール剤５０６２にはフィラーが
混入されていて、このフィラーとスペーサによって均一
な間隔を持って２枚の基板が貼り合わせられる。その
後、両基板の間に液晶材料５０６１を注入し、封止剤
（図示せず）によって完全に封止する。液晶材料５０６
１には公知の液晶材料を用いれば良い。このようにして
図１１（Ｂ）に示すアクティブマトリクス型液晶表示装
置が完成する。

【０１０３】なお、上記の行程により作成されるＴＦＴ
はトップゲート構造であるが、ボトムゲート構造のＴＦ
Ｔやその他の構造のＴＦＴに対しても本実施例は容易に
適用され得る。

【０１０４】また、本実施例にて例示した表示装置は、
液晶表示装置であるが、本発明のレベルシフタは、液晶
表示装置のみならず、エレクトロルミネッセンス（Ｅ
Ｌ）を用いたＥＬ表示装置の駆動回路においても有効に
利用出来る。

【０１０５】[実施例５]図１６に、本発明のレベルシフ
タを用いての表示装置の構成例を示す。絶縁基板１６０
０上に、ソース信号線駆動回路１６０１、ゲート信号線
駆動回路１６０２、画素部１６０７が一体形成されてい
る。ソース信号線駆動回路１６０１は、レベルシフタ１
６０４、シフトレジスタ１６０５、アナログスイッチ１
６０６等を有している。

【０１０６】表示装置の駆動に必要な信号類は、外部の
ＬＳＩより供給される。最近では、ＬＳＩ等の低消費電
力化により、３．３[Ｖ]等で動作するため、入力された
信号は、本発明のレベルシフタ１６０４にて振幅変換が
され、シフトレジスタ等に送られる。

【０１０７】なお、図１６では図示していないが、画素
部に近いバッファ部等の前に、さらに電圧振幅を変換す
るためにレベルシフタを配置して、さらに１段階電圧振
幅の変換手段を設けることで、表示装置内部での低消費
電力化をはかることも出来る。

【０１０８】また、本実施例にて示した図１６の表示装
置は、アナログ映像信号を入力する場合の例であるが、
本発明のレベルシフタは、デジタル映像信号を入力する
表示装置の駆動回路にも適用することが出来る。

【０１０９】[実施例６]本実施例では、差動回路を異な
る構成で用いたレベルシフタにより、バッファを必要と
せずにＧＮＤ〜ＶＤＤ２の振幅を得るための構成につい
て説明する。

【０１１０】図１７は、本実施例における、本発明のレ
ベルシフタの回路構成例である。ＴＦＴ１７０３および
１７０４を有する差動回路１７００を有し、ＴＦＴ１７
０５とＴＦＴ１７０８、またＴＦＴ１７０６とＴＦＴ１
７０７とがそれぞれ第１のカレントミラー回路および第
２のカレントミラー回路とを構成している。

【０１１１】以下に、図１７、図１８を用いて、各部の
動作について説明する。図１８に示したシミュレーショ
ンに際しての各電源電圧は、実施例１と同様、ＧＮＤ＝
０[Ｖ]、ＶＤＤ１＝３[Ｖ]、ＶＤＤ２＝１０[Ｖ]とし
た。また、図１７中の電流源は、各電源をＴＦＴを介し
て接続し、それぞれのＴＦＴのゲート電極の電位の制御
により、一定電流を確保している。

【０１１２】まず、入力端子より、ＧＮＤ〜ＶＤＤ１の
振幅を有する２つの信号（Ｉｎ１、Ｉｎ２）が入力され
る（図１８（Ａ））。ＴＦＴ１７０３、１７０４のゲー
ト電極には、先の入力信号と電源ＶＤＤ２との間の電位
が入力される。この電位は電流源に配置されたＴＦＴお
よびＴＦＴ１７０１、１７０２の各抵抗値によって分割
された電位である。このときの、ＴＦＴ１７０３および
１７０４のゲート電極における電位をそれぞれＶ₁₇₀₃、
Ｖ₁₇₀₄と表記する（図１８（Ｂ））

【０１１３】電流源１７４０を流れる電流をＩ₁₇₄₀、Ｔ
ＦＴ１７０３を流れる電流をＩ₁₇₀₃、ＴＦＴ１７０４を
流れる電流をＩ₁₇₀₄とすると、Ｉ₁₇₄₀＝Ｉ₁₇₀₃＋Ｉ₁₇₀₄
であり、Ｖ₁₇₀₃＞Ｖ₁₇₀₄のとき、Ｉ₁₇₀₃＞Ｉ₁₇₀₄であ
る。よって、ＴＦＴ１７０５、ＴＦＴ１７０６を流れる
電流の値はそのままＩ₁₇₀₃、Ｉ₁₇₀₄となる。さらに、Ｔ
ＦＴ１７０５、ＴＦＴ１７０６を流れる電流が決定され
たことにより、ＴＦＴ１７０５、ＴＦＴ１７０６のゲー
ト電位も決定する。これらをそれぞれＶ₁₇₀₅、Ｖ ₁₇₀₆と
表記する。ＴＦＴ１７０５とＴＦＴ１７０８とが、また
ＴＦＴ１７０６とＴＦＴ１７０７とがそれぞれカレント
ミラーを構成しているので、ＴＦＴ１７０７、ＴＦＴ１
７０８のゲート電位もここで決定される。つまり、Ｖ
₁₇₀₅＝Ｖ₁₇₀₈、Ｖ₁₇₀₆＝Ｖ₁₇₀₇であり、Ｖ１７０３とＶ
１７０４との大小関係が前述の通りであるとき、Ｖ₁₇₀₅
＞Ｖ₁₇₀₆、したがって、Ｖ₁₇₀₇＜Ｖ₁₇₀₈となる（図１８
（Ｃ））

【０１１４】シミュレーション結果においては、
Ｖ₁₇₀₇、Ｖ₁₇₀₈の電位は、図１８（Ｃ）に示すように、
およそ６．５〜９[Ｖ]となる。Ｖ₁₇₀₇がＨｉ電位のと
き、ＴＦＴ１７０７は非導通状態となる。よって、ＴＦ
Ｔ１７０９、ＴＦＴ１７１０のゲート電位は下がり、導
通しない。このとき、Ｖ₁₇₀₈はＬｏ電位となり、導通す
る。これにより、出力端子には、ＶＤＤ２が現れる。次
に、Ｖ₁₇₀₇がＬｏ電位のとき、ＴＦＴ１７０７が導通し
て、ＴＦＴ１７０９、ＴＦＴ１７１０のゲート電位が上
がり、導通する。このとき、Ｖ₁₇₀₈はＨｉ電位であるか
ら、ＴＦＴ１７０８は導通しない。これにより、出力端
子には、ＧＮＤが現れる（図１８（Ｄ））。

【０１１５】また、本実施例にて示した図１７の例で
は、ＴＦＴ１７０１、１７０２をＮ型ＴＦＴとしている
が、これらをＰ型ＴＦＴとし、ＴＦＴ１７０１、１７０
２のゲート電極とドレイン領域とを入力端子（Ｉｎ１ま
たはＩｎ２）に接続し、ソース領域を電流源１７２０、
１７３０および差動回路の入力部に接続しても良い。

【０１１６】[実施例７]実施形態では、図１に示したよ
うに、入力信号は、ＴＦＴ１０５、１０６のソース領域
に入力されていた。本実施例においては、信号の入力方
法が異なる一例について述べる。

【０１１７】図１９に、本実施例における回路構成例を
示す。図１との相違点は、差動回路と入力信号（Ｉｎ
１、Ｉｎ２）との間に配置されたＴＦＴの接続のみであ
る。図１で、それぞれＩｎ１、Ｉｎ２が接続されていた
Ｎ型ＴＦＴ１０５、１０６は、それぞれ図１９における
Ｐ型ＴＦＴ１９０１、１９０２に置換され、入力信号は
それぞれのゲート電極に入力される。

【０１１８】以下に、図１９に示したレベルシフタの動
作について説明する。

【０１１９】差動回路内のＴＦＴ１９０３のゲート電極
に印加される電圧、つまりγ点における電位について考
える。なお、γ点には、ＶＤＤ２−ＧＮＤ間のいずれか
の電位が現れることは前述したとおりである。

【０１２０】まず、入力信号（Ｉｎ１）にＨｉが入力さ
れる時、Ｐ型ＴＦＴ１９０１のゲート電極における電位
は３[Ｖ]である。このときのＰ型ＴＦＴ１９０１のゲー
ト・ソース間電圧を、Ｖ_GS1とする。続いて、入力信号
（Ｉｎ１）にＬｏが入力される時、Ｐ型ＴＦＴ１９０１
のゲート電極における電位は０[Ｖ]となり、このときの
Ｐ型ＴＦＴ１９０１のゲート・ソース間電圧を、Ｖ_GS2
とする。

【０１２１】このとき、|Ｖ_GS1|＜|Ｖ_GS2|である。各時
点におけるＴＦＴ１９０１のＯＮ抵抗を、Ｒ_Hi、Ｒ_Loと
すると、Ｒ_hi＞Ｒ_Loとなる。ＴＦＴ１９０１のＯＮ抵抗
が低いとき、ＶＤＤ２−ＧＮＤ間の抵抗分割によってγ
点に現れる電位は、よりＧＮＤに引っ張られて低くな
る。逆にＴＦＴ１９０１のＯＮ抵抗が高いと、γ点に現
れる電位は、よりＶＤＤ２に引っ張られて高くなる。し
たがって、Ｐ型ＴＦＴ１９０３のゲート電極に印加され
る電圧は、入力信号（Ｉｎ１）と同じ位相をもってある
振幅で振動する。差動回路内のＴＦＴ１９０４のゲート
電極に印加される電圧、つまりδ点についても、同様の
理由により、入力信号（Ｉｎ２）と同じ位相をもってあ
る振幅で振動する。したがって、γ点とδ点の間の電位
差を、差動増幅回路によって増幅し、出力する。その
後、実施形態、実施例１等の場合と同様にして、０〜Ｖ
ＤＤ２の振幅を有する信号を出力する。

【０１２２】[実施例８]本発明のレベルシフタには、定
電流源を用いており、信号の振幅変換を行わない期間に
おいても電流が流れ続けている。そこで本実施例では、
そのような期間（具体的には低電圧振幅信号の入力がな
い帰線期間等）において、低消費電力化を図る方法の一
例について述べる。

【０１２３】図１に示したように、レベルシフタへの電
流供給源は、１０７、１０８、１０９の３箇所である。
図２０においては、その経路はＴＦＴ２００１、２００
２、２００３によって制御されており、それらのゲート
電極への電位供給は、電源部２０５０による。よって、
レベルシフタへの電流供給を遮断するには、ＴＦＴ２０
０１、２００２、２００３を非導通状態とするのが最も
簡単な方法である。そこで、図２０に示すように、リセ
ット用ＴＦＴ２００４、２００５を配置する。本実施例
では、リセット用ＴＦＴ２００４にはＰ型ＴＦＴを、リ
セット用ＴＦＴ２００５にはＮ型ＴＦＴを用いた。ＴＦ
Ｔ２００４のソース領域は、電源ＶＤＤ２に接続されて
おり、ドレイン領域はＴＦＴ２００１、２００２のゲー
ト電極に接続されている。ＴＦＴ２００５のソース領域
は、電源ＧＮＤに接続されており、ドレイン領域はＴＦ
Ｔ２００３のゲート電極に接続されている。

【０１２４】帰線期間等の、レベルシフタが動作しない
期間（以後、このような期間をリセット期間と表記す
る）に、ＴＦＴ２００４、２００５のゲート電極へリセ
ット信号（例えばその電圧振幅は０〜ＶＤＤ２）を入力
する。図２０に示したような構成でリセット用の回路を
配した場合、リセット期間にはＨｉ信号を入力する。こ
れにより、ＴＦＴ２００４、２００５が導通し、ＴＦＴ
２００１、２００２のゲート電極の電位はＶＤＤ２に、
ＴＦＴ２００３のゲート電極の電位はＧＮＤになり、と
もに非導通状態となることにより、各部の電流が遮断さ
れる。

【０１２５】リセット用ＴＦＴ２００４、２００５のチ
ャネル幅は、ＴＦＴ２００１、２００２、２００３のゲ
ート・ソース間電圧が、十分にそれらのしきい値の絶対
値を下回る（具体的には、ＴＦＴ２００４のドレイン領
域における電位が十分にＶＤＤ２に近づき、ＴＦＴ２０
０５のドレイン領域における電位が、十分にＧＮＤに近
づく）ような電流能力を有するサイズに決定すればよ
い。

【０１２６】[実施例９]本実施例においては、レベルシ
フタへの電流供給の遮断を、実施例８とは異なる方法に
より行う例について述べる。

【０１２７】図２２に示す回路において、電源部２２５
０におけるＴＦＴ２２０４のゲート電極には、他の実施
例にて示した回路ではある一定の電源電位が入力され、
常にＯＮの状態となっていた。これに対して本実施例に
おいては、電源制御用パルス（Ｃｔｒｌ．Ｐｕｌｓｅ）
が入力される。

【０１２８】図２２において、ＴＦＴ２２０４はＮ型で
あるから、電源制御用パルスがＨｉ電位のときにＯＮ状
態となり、レベルシフタ側のＴＦＴ２２０１〜２２０３
を導通させる。つまり、レベル変換動作の必要な期間に
のみ電源制御用パルスを入力し、その期間にのみレベル
シフタへの電流供給が行われる。

【０１２９】[実施例１０]本発明のレベルシフタを表示
装置に適用した際の回路を、実際にＴＦＴを用いて配置
した例を図２１に示す。図２１内に付したＴＦＴの番号
３０１〜３０９は、それぞれ図３の回路図内に付したＴ
ＦＴの番号３０１〜３０９に対応している。

【０１３０】図２１の例では、電源部が図示されていな
いが、レベルシフタは、左右方向に複数並列に配置され
ており、電流源に接続されたＴＦＴ３０１、３０４、３
０９のゲート電極へ供給する電位は、並列配置されたレ
ベルシフタの外側に有する電源部から、信号線３３０、
３４０を介して各レベルシフタに供給されている。この
電源部は、複数のレベルシフタで共用しても良い。

【０１３１】なお、図中、配線アルミニウム・ゲートメ
タル・半導体層間には、それぞれ絶縁膜を有しており、
互いに重なる部分においての短絡はない。コンタクトホ
ールを配した部分で、互いを接続している。

【０１３２】本発明のレベルシフタに用いている差動回
路およびカレントミラー回路は、その動作の特性上、各
々を構成するＴＦＴの特性のばらつきが少ないことが特
に重要視される回路である。故に、各回路を構成するＴ
ＦＴは、近接に配置することが望ましい。また、ＴＦＴ
基板の作成工程中、レーザー照射等が含まれる場合に
も、図２１のように近接配置することにより、照射ムラ
等によるＴＦＴ特性のばらつきを低減することが出来
る。加えて、前述のレーザー照射等は、線状照射が一般
的であるため、各ＴＦＴを平行に配置することで、さら
に前述の照射ムラ等によるＴＦＴ特性のばらつきを低減
することが出来るため、望ましい。

【０１３３】[実施例１１]本発明を適用して作成した駆
動回路を用いたアクティブマトリクス型表示装置には様
々な用途がある。本実施例では、本発明を適用して作成
した駆動回路を用いた表示装置を組み込んだ半導体装置
について説明する。

【０１３４】このような表示装置には、携帯情報端末
（電子手帳、モバイルコンピュータ、携帯電話等）、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュー
タ、テレビ、プロジェクタ装置等が挙げられる。それら
の一例を図１３、図１４および図１５に示す。

【０１３５】図１３（Ａ）は携帯電話であり、本体２６
０１、音声出力部２６０２、音声入力部２６０３、表示
部２６０４、操作スイッチ２６０５、アンテナ２６０６
から構成されている。本発明は表示部２６０４に適用す
ることができる。

【０１３６】図１３（Ｂ）はビデオカメラであり、本体
２６１１、表示部２６１２、音声入力部２６１３、操作
スイッチ２６１４、バッテリー２６１５、受像部２６１
６から成っている。本発明は表示部２６１２に適用する
ことができる。

【０１３７】図１３（Ｃ）はモバイルコンピュータある
いは携帯型情報端末であり、本体２６２１、カメラ部２
６２２、受像部２６２３、操作スイッチ２６２４、表示
部２６２５で構成されている。本発明は表示部２６２５
に適用することができる。

【０１３８】図１３（Ｄ）はヘッドマウントディスプレ
イであり、本体２６３１、表示部２６３２、アーム部２
６３３で構成される。本発明は表示部２６３２に適用す
ることができる。

【０１３９】図１３（Ｅ）はテレビであり、本体２６４
１、スピーカー２６４２、表示部２６４３、受信装置２
６４４、増幅装置２６４５等で構成される。本発明は表
示部２６４３に適用することができる。

【０１４０】図１３（Ｆ）は携帯書籍であり、本体２６
５１、表示部２６５２、記憶媒体２６５３、操作スイッ
チ２６５４、アンテナ２６５５から構成されており、ミ
ニディスク（ＭＤ）やＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒ
ｓａｔｉｌｅ Ｄｉｓｃ）に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部２６５２に適用することができる。

【０１４１】図１４（Ａ）はパーソナルコンピュータで
あり、本体２７０１、画像入力部２７０２、表示部２７
０３、キーボード２７０４で構成される。本発明は表示
部２７０３に適用することができる。

【０１４２】図１４（Ｂ）はプログラムを記録した記録
媒体を用いるプレーヤーであり、本体２７１１、表示部
２７１２、スピーカー部２７１３、記録媒体２７１４、
操作スイッチ２７１５で構成される。なお、この装置は
記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ Ｖｅｒｓａｔ
ｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。本発
明は表示部２６１２に適用することができる。

【０１４３】図１４（Ｃ）はデジタルカメラであり、本
体２７２１、表示部２７２２、接眼部２７２３、操作ス
イッチ２７２４、受像部（図示しない）で構成される。
本発明は表示部２７２２に適用することができる。

【０１４４】図１４（Ｄ）は片眼のヘッドマウントディ
スプレイであり、表示部２７３１、バンド部２７３２で
構成される。本発明は表示部２７３１に適用することが
できる。

【０１４５】図１５（Ａ）はフロント型プロジェクタで
あり、投射装置本体２８０１、表示装置２８０２、光源
２８０３、光学系２８０４、スクリーン２８０５で構成
されている。なお、投射装置２８０１には単版式のもの
を用いても良いし、Ｒ、Ｇ、Ｂの光にそれぞれ対応した
三板式のものを用いても良い。本発明は表示装置２８０
２に適用することができる。

【０１４６】図１５（Ｂ）はリア型プロジェクタであ
り、本体２８１１、投射装置本体２８１２、表示装置２
８１３、光源２８１４、光学系２８１５、リフレクター
２８１６、スクリーン２８１７で構成されている。な
お、投射装置２８１３には単版式のものを用いても良い
し、Ｒ、Ｇ、Ｂの光にそれぞれ対応した三板式のものを
用いても良い。本発明は表示装置２８１３に適用するこ
とができる。

【０１４７】なお、図１５（Ｃ）は、図１５（Ａ）及び
図１５（Ｂ）中における投射装置本体２８０１、２８１
２の構造の一例を示した図である。投射装置２８０１、
２８１２は、光源光学系２８２１、ミラー２８２２、２
８２４〜２８２６、ダイクロイックミラー２８２３、プ
リズム２８２７、表示装置２８２８、位相差板２８２
９、投射光学系２８３０で構成される。投射光学系２８
３０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であっても良い。また、図１５（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けても良い。

【０１４８】また、図１５（Ｄ）は、図１５（Ｃ）中に
おける光源光学系２８２１の構造の一例を示した図であ
る。本実施例では、図１５（Ｃ）中における光源光学系
２８２１は、図１５（Ｄ）中におけるリフレクター２８
３１、光源２８３２、レンズアレイ２８３３、偏光変換
素子２８３４、集光レンズ２８３５で構成される。な
お、図１５（Ｄ）に示した光源光学系は一例であって特
に限定されない。例えば、光源光学系に実施者が適宜、
光学レンズや、偏光機能を有するフィルムや、位相差を
調節するフィルム、ＩＲフィルム等の光学系を設けても
良い。

【発明の効果】差動増幅回路を有する本発明のレベルシ
フタによって、入力信号の電圧振幅が小さい場合にも、
十分な変換能力を提供することが出来る。これにより、
駆動回路の低駆動電圧化が進み、駆動回路と画素部との
駆動電圧の差が大きくなるような場合にも、正常に信号
の振幅の変換を可能とする。

【０１４９】また、本発明のレベルシフタの一態様にお
いては、信号入力について、ゲート電極への直接の入力
を避けた構造としており、入力信号の電圧振幅が小さい
場合に、ＴＦＴのしきい値の影響を受けることを低減し
ているため、今後の駆動回路の低駆動電圧化に大いに貢
献する。

【図面の簡単な説明】

【図１】 本発明の２入力１出力型レベルシフタの回
路図。

【図２】 図１に示したレベルシフタの駆動時の各部
の電位の模式図。

【図３】 実施例１にて示した本発明の２入力１出力
型レベルシフタの回路図。

【図４】 図３に示したレベルシフタの駆動時の各部
の電位のシミュレーション結果を示す図。

【図５】 実施例２にて示した本発明の２入力１出力
型レベルシフタの回路図。

【図６】 図５に示したレベルシフタの駆動時の各部
の電位のシミュレーション結果を示す図。

【図７】 実施例３にて示した本発明の１入力１出力
型レベルシフタの回路図。

【図８】 図５に示したレベルシフタの駆動時の各部
の電位のシミュレーション結果を示す図。

【図９】 実施例４にて示したアクティブマトリクス
基板の作成工程例を示す図。

【図１０】 実施例４にて示したアクティブマトリク
ス基板の作成工程例を示す図。

【図１１】 実施例４にて示したアクティブマトリク
ス基板の作成工程例を示す図。

【図１２】 従来の２入力２出力型レベルシフタの回
路図。

【図１３】 実施例１１にて本発明を適用した電子機
器の例を示す図。

【図１４】 実施例１１にて本発明を適用した電子機
器の例を示す図。

【図１５】 実施例１１にて本発明を適用した電子機
器の例を示す図。

【図１６】 実施例５にて示した、本発明のレベルシ
フタを用いて同一基板上に形成した表示装置全体の回路
の概略図。

【図１７】 実施例６にて示した本発明の２入力１出
力型レベルシフタの回路図。

【図１８】 図１７に示したレベルシフタの駆動時の
各部の電位のシミュレーション結果を示す図。

【図１９】 実施例７にて示した本発明の２入力１出
力型レベルシフタの回路図。

【図２０】 実施例８にて示した、リセット信号入力
を有する本発明のレベルシフタの回路図。

【図２１】 実施例１０にて示した、各ＴＦＴの近接
配置を考えた、実設計における本発明のレベルシフタの
ＴＦＴ配置例を示す図。

【図２２】 実施例９にて示した、電源制御用信号入
力を有する本発明のレベルシフタの回路図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/28 Ｈ０１Ｌ 27/08 ３３１Ｅ ５Ｊ０５６ 21/3065 Ｈ０３Ｋ 19/00 １０１Ｄ 21/8238 Ｈ０１Ｌ 29/78 ６１４ 27/08 ３３１ ６１２Ｂ 27/092 27/08 ３２１Ｌ 29/786 21/302 Ｊ (72)発明者 熱海 知昭 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Ｆターム(参考） 4M104 AA01 AA09 BB04 BB17 CC05 DD18 DD26 DD37 DD43 DD45 DD66 FF08 FF13 GG09 GG10 HH16 5C080 AA06 AA10 DD30 JJ02 JJ03 JJ04 JJ06 KK07 KK43 5F004 AA05 BA04 BA20 BB13 CA06 DA01 DA04 DA26 DB00 DB08 DB10 EA28 FA01 FA03 5F048 AA00 AB10 AC04 BA16 BB01 BB04 BB05 BB09 BB11 BC06 5F110 AA09 BB02 BB04 CC02 CC03 CC07 DD02 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE44 EE45 FF02 FF04 FF09 FF28 FF30 FF36 GG01 GG02 GG13 GG25 HJ01 HJ04 HJ12 HJ13 HJ23 HM15 NN03 NN04 NN22 NN27 NN44 NN72 NN73 PP01 PP03 PP05 PP06 QQ04 QQ11 QQ24 QQ25 5J056 AA32 BB16 CC00 CC01 CC02 CC21 CC25 DD12 DD28 EE03 EE11 FF09 GG06 KK01 KK02

Claims (18)

【特許請求の範囲】
1. 【請求項１】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する電流源と、 第１のソースフォロア回路と、第２のソースフォロア回
   路とを有するレベルシフタであって、 第１の入力信号が、前記第１のソースフォロア回路に入
   力され、前記第１のソースフォロア回路からの第１の出
   力信号が、前記差動回路に入力され、第２の入力信号
   が、前記第２のソースフォロア回路に入力され、前記第
   ２のソースフォロア回路からの第２の出力信号が、前記
   差動回路に入力されることを特徴とするレベルシフタ。
2. 【請求項２】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第１の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第１
   および第２のトランジスタと、 前記第１および第２のトランジスタに電流を供給する第
   ２および第３の電流源とを有するレベルシフタであっ
   て、 第１の入力信号が、前記第１のトランジスタのソース領
   域に入力され、前記第１のトランジスタからの第１の出
   力信号が、前記差動回路に入力され、第２の入力信号
   が、前記第２のトランジスタのソース領域に入力され、
   前記第２のトランジスタからの第２の出力信号が、前記
   差動回路に入力されることを特徴とするレベルシフタ。
3. 【請求項３】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第１の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第１
   および第２のトランジスタと、 前記第１および第２のトランジスタに電流を供給する第
   ２および第３の電流源とを有するレベルシフタであっ
   て、 前記差動回路は、第３のトランジスタと第４のトランジ
   スタとを有し、 前記第１のトランジスタのドレイン領域と、前記第３の
   トランジスタのゲート電極とが電気的に接続され、 前記第２のトランジスタのドレイン領域と、前記第４の
   トランジスタのゲート電極とが電気的に接続され、 第１の入力信号が、前記第１のトランジスタのソース領
   域に入力され、前記第１のトランジスタからの第１の出
   力信号が、前記第３のトランジスタのゲート電極に入力
   され、第２の入力信号が、前記第２のトランジスタのソ
   ース領域に入力され、前記第２のトランジスタからの第
   ２の出力信号が、前記第４のトランジスタのゲート電極
   に入力されることを特徴とするレベルシフタ。
4. 【請求項４】ゲート電極とドレイン領域とを電気的に接
   続した、第１導電形式の第１のトランジスタと、 ゲート電極とドレイン領域とを電気的に接続した、第１
   導電形式の第２のトランジスタと、 第１導電形式の第３のトランジスタと、第１導電形式の
   第４のトランジスタとを有する差動回路と、 第２導電形式であって、ゲート電極とドレイン領域とを
   接続した第５のトランジスタと、第２導電形式の第６の
   トランジスタとを有するカレントミラー回路と、 前記差動回路と第１の電流源とを電気的に接続する、第
   １導電形式の第７のトランジスタと、 前記第５のトランジスタと第２の電流源とを電気的に接
   続する、第２導電形式の第８のトランジスタと、 前記第６のトランジスタと第３の電流源とを電気的に接
   続する、第２導電形式の第９のトランジスタと、 前記第７、第８および第９のトランジスタのゲート電極
   に電位を供給する電源部とを有するレベルシフタであっ
   て、 第１の入力信号が、前記第１のトランジスタのソース領
   域に入力され、前記第１のトランジスタからの第１の出
   力信号が、前記第３のトランジスタのゲート電極に入力
   され、第２の入力信号が、前記第２のトランジスタのソ
   ース領域に入力され、前記第２のトランジスタからの第
   ２の出力信号が、前記第４のトランジスタのゲート電極
   に入力されることを特徴とするレベルシフタ。
5. 【請求項５】第１のカレントミラー回路と、第２のカレ
   ントミラー回路と、 前記第１および第２のカレントミラー回路に電気的に接
   続された差動回路と、 前記差動回路に電流を供給する第１の電流源と、 ゲート電極とドレイン領域とを接続した、第１および第
   ２のトランジスタと、 前記第１および第２のトランジスタに電流を供給する第
   ２および第３の電流源とを有するレベルシフタであっ
   て、 第１の入力信号が、前記第１のトランジスタのソース領
   域に入力され、前記第１のトランジスタからの第１の出
   力信号が、前記差動回路に入力され、第２の入力信号
   が、前記第２のトランジスタのソース領域に入力され、
   前記第２のトランジスタからの第２の出力信号が、前記
   差動回路に入力されることを特徴とするレベルシフタ。
6. 【請求項６】第１のカレントミラー回路と、第２のカレ
   ントミラー回路と、 前記第１および第２のカレントミラー回路に電気的に接
   続された差動回路と、 前記差動回路に電流を供給する第１の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第１
   および第２のトランジスタと、 前記第１および第２のトランジスタに電流を供給する第
   ２および第３の電流源とを有するレベルシフタであっ
   て、 前記差動回路は、第３のトランジスタと第４のトランジ
   スタとを有し、 前記第１のトランジスタのドレイン領域と、前記第３の
   トランジスタのゲート電極とが電気的に接続され、 前記第２のトランジスタのドレイン領域と、前記第４の
   トランジスタのゲート電極とが電気的に接続され、第１
   の入力信号が、前記第１のトランジスタのソース領域に
   入力され、前記第１のトランジスタからの第１の出力信
   号が、前記第３のトランジスタのゲート電極に入力さ
   れ、第２の入力信号が、前記第２のトランジスタのソー
   ス領域に入力され、前記第２のトランジスタからの第２
   の出力信号が、前記第４のトランジスタのゲート電極に
   入力されることを特徴とするレベルシフタ。
7. 【請求項７】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第１の電流源と、 第１のソースフォロア回路と、第２のソースフォロア回
   路と、 リセット用トランジスタとを有するレベルシフタであっ
   て、 第１の入力信号が、前記第１のソースフォロア回路に入
   力され、前記第１のソースフォロア回路からの第１の出
   力信号が、前記差動回路に入力され、第２の入力信号
   が、前記第２のソースフォロア回路に入力され、前記第
   ２のソースフォロア回路からの第２の出力信号が、前記
   差動回路に入力され、 入力信号の電圧振幅の変換を行わない期間においては、
   前記リセット用トランジスタにリセット信号を入力する
   ことにより、前記電流源において電流の供給が遮断され
   ることを特徴とするレベルシフタ。
8. 【請求項８】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第１の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第１
   および第２のトランジスタと、 前記第１および第２のトランジスタに電流を供給する第
   ２および第３の電流源とを有するレベルシフタであっ
   て、第１の入力信号が、前記第１のトランジスタのソー
   ス領域に入力され、前記第１のトランジスタからの第１
   の出力信号が、前記差動回路に入力され、第２の入力信
   号が、前記第２のトランジスタのソース領域に入力さ
   れ、前記第２のトランジスタからの第２の出力信号が、
   前記差動回路に入力され、電圧振幅の変換を行わない期
   間においては、前記電流源からの電流供給を遮断するこ
   とを特徴とするレベルシフタ。
9. 【請求項９】ゲート電極とドレイン領域とを接続した、
   第１導電形式の第１のトランジスタと、 ゲート電極とドレイン領域とを接続した、第１導電形式
   の第２のトランジスタと、 第１導電形式の第３のトランジスタと、第１導電形式の
   第４のトランジスタとを有する差動回路と、 第２導電形式であって、ゲート電極とドレイン領域とを
   接続した第５のトランジスタと、第２導電形式の第６の
   トランジスタとを有するカレントミラー回路と、 前記差動回路と第１の電流源とを接続する、第１導電形
   式の第７のトランジスタと、 前記第５のトランジスタと第２の電流源とを電気的に接
   続する、第２導電形式の第８のトランジスタと、 前記第６のトランジスタと第３の電流源とを電気的に接
   続する、第２導電形式の第９のトランジスタと、 前記第７、第８および第９のトランジスタのゲート電極
   に電位を供給する電源部と、 第２導電形式の第１０のリセット用トランジスタと、 第１導電形式の第１１のリセット用トランジスタとを有
   するレベルシフタであって、 前記第１のトランジスタのドレイン領域と、前記第３の
   トランジスタのゲート電極とが電気的に接続され、 前記第２のトランジスタのドレイン領域と、前記第４の
   トランジスタのゲート電極とが電気的に接続され、 前記第１０のリセット用トランジスタのソース領域は、
   前記第７、第８のトランジスタのソース領域と電気的に
   接続され、ドレイン領域は前記第７、第８のトランジス
   タのゲート電極と電気的に接続され、 前記第１１のリセット用トランジスタのソース領域は、
   前記第９のトランジスタのソース領域と電気的に接続さ
   れ、ドレイン領域は前記第９のトランジスタのゲート電
   極と電気的に接続され、第１の入力信号が、前記第１の
   トランジスタのソース領域に入力され、前記第１のトラ
   ンジスタからの出力信号が、前記第３のトランジスタの
   ゲート電極に入力され、第２の入力信号が、前記第２の
   トランジスタのソース領域に入力され、前記第２のトラ
   ンジスタからの出力信号が、前記第４のトランジスタの
   ゲート電極に入力され、 電圧振幅の変換を行わない期間においては、前記第１
   ０、第１１のリセット用トランジスタのゲート電極にリ
   セット信号を入力し、前記第７、第８、第９のトランジ
   スタを非導通状態とすることによって、電流の供給が遮
   断されることを特徴とするレベルシフタ。
10. 【請求項１０】請求項１乃至請求項９記載のレベルシフ
    タにおいて、 前記第１の入力信号は、低電圧振幅の信号であり、前記
    第２の入力信号は、前記第１の入力信号と逆の位相を有
    する低電圧振幅の信号であることを特徴とするレベルシ
    フタ。
11. 【請求項１１】請求項１乃至請求項９に記載のレベルシ
    フタにおいて、 前記第１の入力信号は、低電圧振幅の信号であり、前記
    第２の入力信号は、前期第１の入力信号の振幅範囲内に
    おける、ある一定電位の信号であることを特徴とするレ
    ベルシフタ。
12. 【請求項１２】請求項１乃至請求項１１に記載のレベル
    シフタにおいて、 前記第１及び第２の入力信号の電圧振幅は、５[Ｖ]以下
    であることを特徴とするレベルシフタ。
13. 【請求項１３】請求項１乃至請求項１２のいずれか１項
    に記載の前記レベルシフタを用いることを特徴とする表
    示装置。
14. 【請求項１４】請求項１乃至請求項１２のいずれか１項
    に記載の前記レベルシフタを用いることを特徴とするテ
    レビ。
15. 【請求項１５】請求項１乃至請求項１２のいずれか１項
    に記載の前記レベルシフタを用いることを特徴とするパ
    ーソナルコンピュータ。
16. 【請求項１６】請求項１乃至請求項１２のいずれか１項
    に記載の前記レベルシフタを用いることを特徴とする携
    帯端末。
17. 【請求項１７】請求項１乃至請求項１２のいずれか１項
    に記載の前記レベルシフタを用いることを特徴とするビ
    デオカメラ。
18. 【請求項１８】請求項１乃至請求項１２のいずれか１項
    に記載の前記レベルシフタを用いることを特徴とするプ
    ロジェクタ。