JP2002118458A - レベルシフタ - Google Patents
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Abstract
の電圧振幅が小さい場合にも十分な振幅変換能力を有す
るレベルシフタを提供する。 【解決手段】 信号の電圧振幅の変換部分に、カレント
ミラー回路150および差動回路160を利用したレベ
ルシフタを用いる。トランジスタ105、106を介し
て差動回路160に入力された信号の電位差を増幅して
出力するため、入力信号の電圧振幅が小さい場合にも、
トランジスタのしきい値の影響を受けることなく、正常
な電圧振幅の変換を可能とする。
Description
路に用いられるレベルシフタに関し、特にその駆動回路
の構成に、絶縁体上に形成される薄膜トランジスタ(以
下、TFTと記す)を用いた表示装置の駆動回路に用い
られるレベルシフタに関する。なお、本明細書におい
て、表示装置とは、LCD(液晶ディスプレイ)、OL
ED(有機ELディスプレイ)等に用いるものを指す。
それに伴うLSIの小型化によって、携帯端末等の小型
機器への応用も進むことで、低消費電力化が要求される
ようになり、現在では、3.3[V]駆動などの低電源電
圧駆動のLSIが主流となっている。
などの用途として近年需要の増加が著しいLCD(液晶
ディスプレイ)は、液晶の駆動を10[V]〜20[V]の
電圧振幅の信号によって行われることが多く、その駆動
回路には対応する高電源電圧で駆動する回路部が少なく
とも存在する。
るコントローラLSIと、高電源電圧で駆動される液晶
駆動用回路との間は、信号の振幅電圧幅を変化させるレ
ベルシフタをもって接続することが不可欠となる。
ているレベルシフタの回路図を示す。なお、本明細書
中、各電源電位をVDD#(#は数字)およびGNDと
して表記する。ここではVDD1、VDD2、VDD
3、VDD4を用い、その大小関係はVDD4<VDD
3<GND<VDD1<VDD2とする。また、簡単の
ため、GND=0[V]に固定する。
ND〜VDD1の電圧振幅を有する入力信号に対し、G
ND〜VDD2の電圧振幅を有する出力信号を得るもの
である。つまり低電位側を固定して、高電位側の電位を
変換して振幅変換を行う。このレベルシフタの構成は以
下のようになっている。第1のP型TFT1201のソ
ース領域と、第2のP型TFT1202のソース領域と
はともに電源VDD2に接続されている。第1のP型T
FT1201のドレイン領域は第3のP型TFT120
3のソース領域と接続され、第2のP型TFT1202
のドレイン領域は第4のP型TFT1204のソース領
域と接続されている。第3のP型TFT1203のドレ
イン領域は、第1のN型TFT1205のドレイン領域
と、第2のP型TFT1202のゲート電極とに接続さ
れ、第4のP型TFT1204のドレイン領域は、第2
のN型TFT1206のドレイン領域と、第1のP型T
FT1201のゲート電極とに接続されている。第1の
N型TFT1205のソース領域と、第2のN型TFT
1206のソース領域とはともにGND(=0[V])に
接続されている。また、入力信号(In)は、第3のP
型TFT1203のゲート電極と、第1のN型TFT1
205のゲート電極とに入力され、入力信号の反転信号
(Inb)は、第4のP型TFT1204のゲート電極
と、第2のN型TFT1206のゲート電極とに入力さ
れている。出力信号(Out)は、第4のP型TFT1
204のドレイン領域から取り出される。ここで、第3
のP型TFT1203のドレイン領域から、出力信号の
反転信号(Outb)を取り出すことも出来る。
があるが、本明細書中、特にその極性を限定しない場合
においては、第1の導電形式、第2の導電形式と記述す
る。例えば、第1の導電形式と記したTFTがN型であ
る場合には、第2の導電形式とはP型を指し、逆に第1
の導電形式と記したTFTがP型である場合には、第2
の導電形式とはN型を指すものとする。
な動作を説明する。入力信号(In)にHi信号が入力
されると、N型TFT1205は導通状態となり、P型
TFT1203は非導通状態となるので、P型TFT1
202のゲート電極には電位がGND、すなわちLo信
号が入力され、P型TFT1202は導通状態となる。
一方、反転入力信号(Inb)はこのときLo信号であ
るから、N型TFT1206は非導通状態となり、P型
TFT1204は導通状態となる。従って、P型TFT
1202、1204が共に導通状態となったことになり
出力信号(OUT)は、Hi信号が出力され、このとき
の電位はVDD2となる。なお、P型TFT1201は
非導通状態となり、P型TFT1202のゲート電極の
電位をLo=GNDに保持することを保証する。
は、図12(A)に示すレベルシフタが対称構造をとる
ことから上記と同様に理解でき、出力端子(OUT)か
らはLo信号が出力され、このときの電位はGND、す
なわち0[V]となる。
振幅を有する入力信号は、GND〜VDD2の電圧振幅
を有する出力信号に変換される。
タは、VDD3〜GNDの電圧振幅を有する入力信号に
対し、VDD4〜GNDの電圧振幅を有する出力信号を
得るものである。つまり高電位側を固定して、低電位側
の電位を変換して振幅変換を行う。このレベルシフタの
構成は以下のようになっている。第1のN型TFT12
11のソース領域と、第2のN型TFT1212のソー
ス領域とはともに電源VDD4に接続されている。第1
のN型TFT1211のドレイン領域は第3のN型TF
T1213のソース領域と接続され、第2のN型TFT
1212のドレイン領域は第4のN型TFT1214の
ソース領域と接続されている。第3のN型TFT121
3のドレイン領域は、第1のP型TFT1215のドレ
イン領域と、第2のN型TFT1212のゲート電極と
に接続され、第4のN型TFT1214のドレイン領域
は、第2のP型TFT1216のドレイン領域と、第1
のN型TFT1211のゲート電極とに接続されてい
る。第1のP型TFT1215のソース領域と、第2の
P型TFT1216のソース領域とはともにGND(=
0[V])に接続されている。また、入力信号(In)
は、第3のN型TFT1213のゲート電極と、第1の
P型TFT1215のゲート電極とに入力され、入力信
号の反転信号(Inb)は、第4のN型TFT1214
のゲート電極と、第2のP型TFT1216のゲート電
極とに入力されている。出力信号(Out)は、第4の
N型TFT1214のドレイン領域から取り出される。
ここで、第3のN型TFT1213のドレイン領域か
ら、出力信号の反転信号(Outb)を取り出すことも
出来る。
な動作を説明する。入力信号(In)にLo信号が入力
されると、P型TFT1215は導通状態となり、N型
TFT1213は非導通状態となるので、N型TFT1
212のゲート電極には電位がGND、すなわちHi信
号が入力され、N型TFT1212は導通状態となる。
一方、反転入力信号(Inb)はこのときHi信号であ
るから、P型TFT1216は非導通状態となり、N型
TFT1214は導通状態となる。従って、P型TFT
1212、1214が共に導通状態となったことになり
出力信号(OUT)は、Lo信号が出力され、このとき
の電位はVDD4となる。なお、N型TFT1211は
非導通状態となり、N型TFT1212のゲート電極の
電位をHi=GNDに保持することを保証する。
は、図12(B)に示すレベルシフタが対称構造をとる
ことから上記と同様に理解でき、出力端子(OUT)か
らはHi信号が出力され、このときの電位はGND、す
なわち0[V]となる。
振幅を有する入力信号は、VDD4〜GNDの電圧振幅
を有する出力信号に変換される。
示したレベルシフタにおける問題点について述べる。な
お、ここでは、図12(A)(B)いずれのレベルシフ
タについても共通の問題点であるので、例としては図1
2(A)のみを挙げる。最初に述べたように、最近のコ
ントローラLSIにおいては、3.3[V]動作をするも
のが主流となってきている。故に、図12(A)に示し
たレベルシフタにおいて、VDD1=3[V]、VDD2
=10[V]程度の場合の変換をしようとすると、TFT
1203、1204、1205、1206への入力信号
の振幅が3[V]であるのに対し、N型TFT1205、
1206のしきい値電圧が仮に3[V]であったとした
ら、もはや正常動作は望めない。つまり、変換前の電圧
振幅が小さくなるに従い、TFTが十分に導通するだけ
のゲート・ソース間電圧を得にくくなるため、正常動作
が困難になるということである。
動回路の低電源電圧化に伴い、入力信号の電圧振幅が小
さくなった場合にも正常動作を保証出来るような、新規
の構造を有するレベルシフタを提供することを課題とす
る。
ために、本発明においては以下に説明するような手段を
講じた。
は図12(A)におけるTFT1203、1204、1
205、1206のゲート電極に入力されていたため、
TFTのしきい値の絶対値よりも入力信号の電圧振幅が
小さくなると、TFTが十分に導通するだけのゲート・
ソース間電圧が得られなくなり、正常動作しなくなると
いう問題点があった。
は、入力信号の経路を工夫して、入力信号の電圧振幅が
小さくなった場合にも、TFTのしきい値の影響を受け
にくくする。また、電圧振幅の変換には、カレントミラ
ー回路と差動回路とを組み合わせた差動増幅回路を用い
ることによって、高い利得を得られるようにする。
いて記載する。
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
電流源と、第1のソースフォロア回路と、第2のソース
フォロア回路とを有するレベルシフタであって、第1の
入力信号が、前記第1のソースフォロア回路に入力さ
れ、前記第1のソースフォロア回路からの第1の出力信
号が、前記差動回路に入力され、第2の入力信号が、前
記第2のソースフォロア回路に入力され、前記第2のソ
ースフォロア回路からの第2の出力信号が、前記差動回
路に入力されることを特徴としている。
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第1の電流源と、ゲート電極とドレイン領域とを電気的
に接続した、第1および第2のトランジスタと、前記第
1および第2のトランジスタに電流を供給する第2およ
び第3の電流源とを有するレベルシフタであって、第1
の入力信号が、前記第1のトランジスタのソース領域に
入力され、前記第1のトランジスタからの第1の出力信
号が、前記差動回路に入力され、第2の入力信号が、前
記第2のトランジスタのソース領域に入力され、前記第
2のトランジスタからの第2の出力信号が、前記差動回
路に入力されることを特徴としている。
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第1の電流源と、ゲート電極とドレイン領域とを電気的
に接続した、第1および第2のトランジスタと、前記第
1および第2のトランジスタに電流を供給する第2およ
び第3の電流源とを有するレベルシフタであって、前記
差動回路は、第3のトランジスタと第4のトランジスタ
とを有し、前記第1のトランジスタのドレイン領域と、
前記第3のトランジスタのゲート電極とが電気的に接続
され、前記第2のトランジスタのドレイン領域と、前記
第4のトランジスタのゲート電極とが電気的に接続さ
れ、第1の入力信号が、前記第1のトランジスタのソー
ス領域に入力され、前記第1のトランジスタからの第1
の出力信号が、前記第3のトランジスタのゲート電極に
入力され、第2の入力信号が、前記第2のトランジスタ
のソース領域に入力され、前記第2のトランジスタから
の第2の出力信号が、前記第4のトランジスタのゲート
電極に入力されることを特徴としている。
は、ゲート電極とドレイン領域とを電気的に接続した、
第1導電形式の第1のトランジスタと、ゲート電極とド
レイン領域とを電気的に接続した、第1導電形式の第2
のトランジスタと、第1導電形式の第3のトランジスタ
と、第1導電形式の第4のトランジスタとを有する差動
回路と、第2導電形式であって、ゲート電極とドレイン
領域とを接続した第5のトランジスタと、第2導電形式
の第6のトランジスタとを有するカレントミラー回路
と、前記差動回路と第1の電流源とを電気的に接続す
る、第1導電形式の第7のトランジスタと、前記第5の
トランジスタと第2の電流源とを電気的に接続する、第
2導電形式の第8のトランジスタと、前記第6のトラン
ジスタと第3の電流源とを電気的に接続する、第2導電
形式の第9のトランジスタと、前記第7、第8および第
9のトランジスタのゲート電極に電位を供給する電源部
とを有するレベルシフタであって、第1の入力信号が、
前記第1のトランジスタのソース領域に入力され、前記
第1のトランジスタからの第1の出力信号が、前記第3
のトランジスタのゲート電極に入力され、第2の入力信
号が、前記第2のトランジスタのソース領域に入力さ
れ、前記第2のトランジスタからの第2の出力信号が、
前記第4のトランジスタのゲート電極に入力されること
を特徴としている。
は、第1のカレントミラー回路と、第2のカレントミラ
ー回路と、前記第1および第2のカレントミラー回路に
電気的に接続された差動回路と、前記差動回路に電流を
供給する第1の電流源と、ゲート電極とドレイン領域と
を接続した、第1および第2のトランジスタと、前記第
1および第2のトランジスタに電流を供給する第2およ
び第3の電流源とを有するレベルシフタであって、第1
の入力信号が、前記第1のトランジスタのソース領域に
入力され、前記第1のトランジスタからの第1の出力信
号が、前記差動回路に入力され、第2の入力信号が、前
記第2のトランジスタのソース領域に入力され、前記第
2のトランジスタからの第2の出力信号が、前記差動回
路に入力されることを特徴としている。
は、第1のカレントミラー回路と、第2のカレントミラ
ー回路と、前記第1および第2のカレントミラー回路に
電気的に接続された差動回路と、前記差動回路に電流を
供給する第1の電流源と、ゲート電極とドレイン領域と
を電気的に接続した、第1および第2のトランジスタ
と、前記第1および第2のトランジスタに電流を供給す
る第2および第3の電流源とを有するレベルシフタであ
って、前記差動回路は、第3のトランジスタと第4のト
ランジスタとを有し、前記第1のトランジスタのドレイ
ン領域と、前記第3のトランジスタのゲート電極とが電
気的に接続され、前記第2のトランジスタのドレイン領
域と、前記第4のトランジスタのゲート電極とが電気的
に接続され、第1の入力信号が、前記第1のトランジス
タのソース領域に入力され、前記第1のトランジスタか
らの第1の出力信号が、前記第3のトランジスタのゲー
ト電極に入力され、第2の入力信号が、前記第2のトラ
ンジスタのソース領域に入力され、前記第2のトランジ
スタからの第2の出力信号が、前記第4のトランジスタ
のゲート電極に入力されることを特徴としている。
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第1の電流源と、第1のソースフォロア回路と、第2の
ソースフォロア回路と、リセット用トランジスタとを有
するレベルシフタであって、第1の入力信号が、前記第
1のソースフォロア回路に入力され、前記第1のソース
フォロア回路からの第1の出力信号が、前記差動回路に
入力され、第2の入力信号が、前記第2のソースフォロ
ア回路に入力され、前記第2のソースフォロア回路から
の第2の出力信号が、前記差動回路に入力され、入力信
号の電圧振幅の変換を行わない期間においては、前記リ
セット用トランジスタにリセット信号を入力することに
より、前記電流源において電流の供給が遮断されること
を特徴としている。
は、カレントミラー回路と、前記カレントミラー回路を
負荷とする差動回路と、前記差動回路に電流を供給する
第1の電流源と、ゲート電極とドレイン領域とを電気的
に接続した、第1および第2のトランジスタと、前記第
1および第2のトランジスタに電流を供給する第2およ
び第3の電流源とを有するレベルシフタであって、第1
の入力信号が、前記第1のトランジスタのソース領域に
入力され、前記第1のトランジスタからの第1の出力信
号が、前記差動回路に入力され、第2の入力信号が、前
記第2のトランジスタのソース領域に入力され、前記第
2のトランジスタからの第2の出力信号が、前記差動回
路に入力され、電圧振幅の変換を行わない期間において
は、前記電流源からの電流供給を遮断することを特徴と
している。
は、ゲート電極とドレイン領域とを接続した、第1導電
形式の第1のトランジスタと、ゲート電極とドレイン領
域とを接続した、第1導電形式の第2のトランジスタ
と、第1導電形式の第3のトランジスタと、第1導電形
式の第4のトランジスタとを有する差動回路と、第2導
電形式であって、ゲート電極とドレイン領域とを接続し
た第5のトランジスタと、第2導電形式の第6のトラン
ジスタとを有するカレントミラー回路と、前記差動回路
と第1の電流源とを接続する、第1導電形式の第7のト
ランジスタと、前記第5のトランジスタと第2の電流源
とを電気的に接続する、第2導電形式の第8のトランジ
スタと、前記第6のトランジスタと第3の電流源とを電
気的に接続する、第2導電形式の第9のトランジスタ
と、前記第7、第8および第9のトランジスタのゲート
電極に電位を供給する電源部と、第2導電形式の第10
のリセット用トランジスタと、第1導電形式の第11の
リセット用トランジスタとを有するレベルシフタであっ
て、前記第1のトランジスタのドレイン領域と、前記第
3のトランジスタのゲート電極とが電気的に接続され、
前記第2のトランジスタのドレイン領域と、前記第4の
トランジスタのゲート電極とが電気的に接続され、前記
第10のリセット用トランジスタのソース領域は、前記
第7、第8のトランジスタのソース領域と電気的に接続
され、ドレイン領域は前記第7、第8のトランジスタの
ゲート電極と電気的に接続され、前記第11のリセット
用トランジスタのソース領域は、前記第9のトランジス
タのソース領域と電気的に接続され、ドレイン領域は前
記第9のトランジスタのゲート電極と電気的に接続さ
れ、第1の入力信号が、前記第1のトランジスタのソー
ス領域に入力され、前記第1のトランジスタからの出力
信号が、前記第3のトランジスタのゲート電極に入力さ
れ、第2の入力信号が、前記第2のトランジスタのソー
ス領域に入力され、前記第2のトランジスタからの出力
信号が、前記第4のトランジスタのゲート電極に入力さ
れ、電圧振幅の変換を行わない期間においては、前記第
10、第11のリセット用トランジスタのゲート電極に
リセット信号を入力し、前記第7、第8、第9のトラン
ジスタを非導通状態とすることによって、電流の供給が
遮断されることを特徴としている。
タは、請求項1乃至請求項9記載のレベルシフタにおい
て、前記第1の入力信号は、低電圧振幅の信号であり、
前記第2の入力信号は、前記第1の入力信号と逆の位相
を有する低電圧振幅の信号であることを特徴としてい
る。
タは、請求項1乃至請求項9に記載のレベルシフタにお
いて、前記第1の入力信号は、低電圧振幅の信号であ
り、前記第2の入力信号は、前期第1の入力信号の振幅
範囲内における、ある一定電位の信号であることを特徴
としている。
タは、請求項1乃至請求項11に記載のレベルシフタに
おいて、前記第1及び第2の入力信号の電圧振幅は、5
[V]以下であることを特徴としている。
に示す。ここでは、電源電位にGND(=0[V])、V
DD1、VDD2を用い、それらの大小関係は、GND
<VDD1<VDD2とする。本発明のレベルシフタ
は、点線枠150で囲まれたカレントミラー回路と、点
線枠160で囲まれた差動回路と、点線枠170で囲ま
れた第1のソースフォロア回路と、点線枠180で囲ま
れた第2のソースフォロア回路と、電流源109とを有
している。カレントミラー回路150、差動回路160
および電流源109により、差動増幅回路が構成され、
信号の電圧振幅の変換が行われる。ここで、カレントミ
ラー回路150は、差動増幅回路の利得を大きくするた
めの負荷として用いている。
は、電源VDD2に接続されている。P型TFT10
1、102のゲート電極は互いに電気的に接続され、P
型TFT101のドレイン領域およびN型TFT103
のドレイン領域と電気的に接続されている。P型TFT
102のドレイン領域は、N型TFT104のドレイン
領域と電気的に接続され、このノードより出力(Ou
t)を得る。N型TFT103、104のソース領域
は、電流源109と電気的に接続されている。N型TF
T105のソース領域には第1の入力信号(In1)が
入力され、N型TFT106のソース領域には第2の入
力信号(In2)が入力される。N型TFT105のゲ
ート電極とドレイン領域とは、ともに電流源107およ
びN型TFT103のゲート電極と電気的に接続されて
いる。N型TFT106のゲート電極とドレイン領域と
は、ともに電流源108およびN型TFT104のゲー
ト電極と電気的に接続されている。
図1、図2を用いて説明する。まず、第1の入力端子
(In1)からは、GND〜VDD1の振幅を有する信
号が入力される。差動回路部160には、電流源109
より定電流が供給される。一方、第1のソースフォロア
回路170および第2のソースフォロア回路180にお
けるN型TFT105、106は、ともにゲート電極と
ドレイン領域とが接続されているので、この2つのTF
Tはいずれも飽和領域で動作する。よって、N型TFT
103のゲート電極には、VDD2−第1の入力端子
(In1)間の電圧を、抵抗分割した電位が入力され
る。この電位をV103と表記する。同様に、第2の入力
端子(In2)からも信号が入力され、第1の入力信号
の場合と同様にして、N型TFT104のゲート電極に
は、VDD2−第2の入力端子(In2)間の電圧を抵
抗分割した電位が入力される。この電位をV104と表記
する。
ようになる。図1中、点線枠150で囲われたカレント
ミラー回路と、点線枠160で囲われた差動回路とによ
り構成される差動増幅回路の動作について説明する。差
動回路のN型TFT103、104のソース領域は、電
流源109に接続されている。よって、この2つのTF
Tを流れる電流は常に一定である。ここで、第1の入力
信号がHi、第2の入力信号がLoである場合、差動回
路への入力電位の大小関係は、V103>V104となる。よ
って、N型TFT103のゲート・ソース間電圧は大き
くなり、N型TFT104のゲート・ソース間電圧は小
さくなる。したがって、N型TFT103を流れる電流
I103は増加し、N型TFT104を流れる電流I104は
減少する。このとき、カレントミラー回路によって、P
型TFT101、102には、I 103に等しい電流が流
れる。よって出力端子(Out)には、I103とT104の
差分の電流が流れる。
Loであるときは、I103>I104であるから、出力端子
は差分の電流によって充電され、電位が上昇する。逆
に、第1の入力信号がLo、第2の入力信号がHiであ
るときは、出力端子の電位は下降する。よって,出力端
子からは、図2(C)に示すようなパルスが得られる。
その後、出力端子の後でバッファ等を通すことにより、
図2(D)に示すような、GND〜VDD2の振幅を有
するパルスが得られる。
の入力信号の反転信号を第2の入力信号としているが、
この2つの信号の関係はこの限りでなく、図2(B)に
示すように、第1の入力信号のタイミングで、N型TF
T103および104のゲート電極に印加される電位が
大小関係をとれるような信号であれば良い。
路160に関しては、動作を説明するため、ある一態様
を示したが、回路構成に関しては、特にここに表記した
構成のみに限定しない。
の一実施例を示す。本実施例の説明に伴って行ったシミ
ュレーションの条件として、電源電位にGND(=0
[V])、VDD1(=3[V])、VDD2(=10
[V])を用いて説明する。
で囲まれた差動増幅回路と、点線枠320で囲まれた第
1のソースフォロア回路、点線枠330で囲まれた第2
のソースフォロア回路からなるレベルシフタ部と、点線
枠350で囲まれた電源部とによって構成される。
FT310、311のソース領域と、N型TFT313
のゲート電極とは、電源VDD2と電気的に接続されて
いる。N型TFT312、313のソース領域は、電源
GNDと電気的に接続されている。N型TFT313の
ドレイン領域は、P型TFT311のドレイン領域と電
気的に接続され、さらにP型TFT310、311のゲ
ート電極と電気的に接続されており、レベルシフタ部へ
と入力される。このノードをαとする。N型TFT31
2のドレイン領域は、P型TFT310のドレイン領域
およびN型TFT312のゲート電極と電気的に接続さ
れ、レベルシフタ部へと入力される。このノードをβと
する。
明する。差動増幅回路300において、P型TFT30
2、303のソース領域は、電源VDD2と電気的に接
続されている。P型TFT302、303のゲート電極
は互いに電気的に接続され、P型TFT302のドレイ
ン領域およびN型TFT306のドレイン領域と電気的
に接続されている。P型TFT303のドレイン領域
は、N型TFT307のドレイン領域と電気的に接続さ
れ、このノードより、バッファ(Buf.)等を介して
出力(Out)を得る。N型TFT306、307のソ
ース領域は、N型TFT309のドレイン領域と電気的
に接続され、N型TFT309のソース領域は、電源G
NDと電気的に接続されている。N型TFT309のゲ
ート電極には、ノードβにおける電位が入力される。
て、P型TFT301のソース領域は電源VDD2と電
気的に接続され、ゲート電極には、ノードαにおける電
位が入力される。一方、N型TFT305のソース領域
より、第1の入力信号(In1)が入力される。N型T
FT305のドレイン領域とゲート電極は電気的に接続
され、さらにP型TFT301のドレイン領域と電気的
に接続される。このノードの電位は、差動増幅回路内の
N型TFT306のゲート電極に入力される。
て、P型TFT304のソース領域は電源VDD2と電
気的に接続され、ゲート電極には、ノードαにおける電
位が入力される。一方、N型TFT308のソース領域
より、第1の入力信号(In1)が入力される。N型T
FT308のドレイン領域とゲート電極は電気的に接続
され、さらにP型TFT304のドレイン領域と電気的
に接続される。このノードの電位は、差動増幅回路内の
N型TFT307のゲート電極に入力される。
4を用いて説明する。図4は、図3で示した回路に関す
るシミュレーション結果を示している。
T313のゲート電極にVDD2が入力されて、導通す
る。これによってP型TFT310、311のゲート電
極にはGNDが入力され、共に導通する。P型TFT3
10の導通により、N型TFT312のゲート電極には
VDD2が入力され、導通する。図3中、ノードαに
は、GNDに対してやや高い電位が現れ、ノードβに
は、VDD2に対してやや低い電位が現れる。説明のた
め、以後は前者をGND'、後者をVDD2'と表記す
る。(シミュレーション結果では、GND'=1.8
[V]、VDD2'=6.8[V]。)
る。N型TFT309のゲート電極に、先の電源部から
出力されるVDD2'が入力され、導通する。よってN
型TFT306、307のソース領域には電源GNDが
入力される。一方、P型TFT301、304のゲート
電極には、先の電源部から出力されるGND'が入力さ
れ、導通する。N型TFT305のゲート電極とドレイ
ン領域とは接続されており、N型TFT308のゲート
電極とドレイン領域とが接続されているので、この2つ
のTFTはいずれも飽和領域で動作する。よって、N型
TFT306のゲート電極には、VDD2−第1の入力
信号(In1)間の電圧を、P型TFT301およびN
型TFT305の抵抗によって抵抗分割した電位が入力
される。この電位をV306と表記する。また、N型TF
T307のゲート電極には、VDD2−第2の入力信号
(In2)間の電圧を、P型TFT304およびN型T
FT308の有する抵抗によって抵抗分割した電位が入
力される。この電位をV307と表記する。
ようになる。点線枠300で囲われた差動増幅回路は、
V306−V307間の電位差を増幅して出力する機能を有す
る。よって、出力端子(Out)からは、図4(C)に
示すようなパルスが得られる。その後、出力端子の後で
バッファ等を通すことにより、図4(D)に示すよう
な、GND〜VDD2の振幅を有するパルスが得られ
る。
のレベルシフタによって振幅変換を行った場合のシミュ
レーション結果をプロットしている。図4(C)におけ
る、レベルシフタ出力が、既に正常な波形を保っていな
いことがわかる。図4(D)でのバッファ出力を比較す
ると、電圧振幅は0〜10[V]を達成しているが、本発
明のレベルシフタの出力と比較すると、入力信号に対
し、大きく遅延しているのがわかる。このように、本発
明のレベルシフタは、従来型では正常に行うことの困難
な振幅変換を行うことが出来る。
TFT305、308をN型TFTとしているが、これ
らをP型TFTとし、TFT305、308のゲート電
極とドレイン領域とを入力端子(In1またはIn2)
に接続し、ソース領域をTFT301、304のドレイ
ン領域および差動回路の入力部に接続しても良い。
幅変換は、低電圧側(GND)を固定し、高電圧側をV
DD1からVDD2へと変換することによって行ってい
た。本実施例においては、高電圧側を固定し、低電圧側
を変換して信号の振幅変換を行う構成のレベルシフタの
例を示す。また、説明の際に用いる電源電位は、ここで
はGND、VDD3、VDD4を用い、それらの大小関
係は、VDD4<VDD3<GNDとする。本実施例の
説明に伴って行ったシミュレーションの条件として、電
源電位にGND(=0[V])、VDD3(=−3
[V])、VDD4(=−10[V])を用いて説明する。
成を示す。図3に示したレベルシフタを構成するTFT
の極性を逆にした形であり、電源VDD2が接続されて
いた所に、電源VDD4が接続されている。また、入力
信号の電圧振幅はVDD3〜GNDであり、このレベル
シフタによって、その電圧振幅をVDD4〜GNDに変
換する。
6を用いて説明する。図6は、図5で示した回路に関す
るシミュレーション結果を示している。図5中、点線枠
550で示される電源部と、差動増幅回路500および
ソースフォロア回路520、530を有するレベルシフ
タ部とに分けて説明する。
T513のゲート電極にVDD4が入力されて、導通す
る。これによってN型TFT510、511のゲート電
極にはGNDが入力され、共に導通する。N型TFT5
10の導通により、P型TFT512のゲート電極には
VDD4が入力され、導通する。図5中、ノードαに
は、GNDに対してやや低い電位が現れ、ノードβに
は、VDD4に対してやや高い電位が現れる。説明のた
め、以後は前者をGND"、後者をVDD4'と表記す
る。(シミュレーション結果では、GND"=−3.6
[V]、VDD4'=−8.1[V]。)
る。まず、第3の信号と第4の信号が、それぞれ図5
中、In3およびIn4より入力される。一方、P型T
FT509のゲート電極に、先の電源部から出力される
VDD4'が入力され、導通する。よってP型TFT5
06、507のソース領域には、電源GNDが入力され
る。一方、N型TFT501、504のゲート電極に
は、先の電源部から出力されるGND"が入力され、導
通する。P型TFT505のゲート電極とドレイン領域
とは接続されており、P型TFT508のゲート電極と
ドレイン領域とが接続されているので、この2つのTF
Tはいずれも飽和領域で動作する。よって、P型TFT
506のゲート電極には、VDD4−第3の入力信号
(In3)間の電圧を、N型TFT501およびP型T
FT505の抵抗によって抵抗分割した電位が入力され
る。この電位をV506と表記する。また、P型TFT5
07のゲート電極には、VDD4−第4の入力信号(I
n4)間の電圧を、N型TFT504およびP型TFT
508の有する抵抗によって抵抗分割した電位が入力さ
れる。この電位をV507と表記する。
ようになる。点線枠500で囲われた差動増幅回路は、
V506−V507間の電位差を増幅して出力する機能を有す
る。よって、出力端子(Out)からは、図6(C)に
示すようなパルスが得られる。その後、出力端子の後で
バッファ等を通すことにより、図6(D)に示すよう
な、GND〜VDD4の振幅を有するパルスが得られ
る。
TFT505、508をP型TFTとしているが、これ
らをN型TFTとし、TFT505、508のゲート電
極とドレイン領域とを入力端子(In3またはIn4)
に接続し、ソース領域をTFT501、504のドレイ
ン領域および差動回路の入力部に接続しても良い。
した本発明のレベルシフタは、2入力、1出力型であっ
たが、同様の回路を用いて、1入力、1出力型とするこ
とも出来る。本実施例においては、GND〜VDD1の
電圧振幅を有する信号を、GND〜VDD2の電圧振幅
を有する信号に変換する、1入力、1出力型レベルシフ
タを例に挙げて述べる。
である。実施例1にて示したレベルシフタと、回路構成
上の相違点はない。唯一、実施例1で第2の信号(In
2)が入力されていた端子が、電源Vrefに接続され
ている点が異なる。ここでは、電源電位にGND(=0
[V])、VDD1(=3[V])、VDD2(=10
[V])、Vref(=1.5[V])を用いる。ここで、
Vrefの電位は、入力信号(In)の振幅の範囲内で
あることが望ましい。本実施例では、例としてGND
(=0[V])とVDD1(=3[V])の中間電位となる
ようにした。
8を用いて説明する。図8は、図7で示した回路に関す
るシミュレーション結果を示している。図7中、点線枠
750で示される電源部と、差動増幅回路700および
ソースフォロア回路720、730を有するレベルシフ
タ部とに分けて説明する。
T713のゲート電極にVDD2(=10[V])が入力
されて、導通する。これによってP型TFT710、7
11のゲート電極にはGND(=0[V])が入力され、
共に導通する。P型TFT710の導通により、N型T
FT712のゲート電極にはVDD2(=10[V])が
入力され、導通する。よって、図5中、ノードαには、
GNDに対してやや高い電位が現れ、ノードβには、V
DD2に対してやや低い電位が現れる。説明のため、以
後は前者をGND'、後者をVDD2'と表記する。(シ
ミュレーション結果では、GND'=1.8[V]、VD
D2'=6.8[V]。)
る。N型TFT709のゲート電極に、先の電源部から
出力されるVDD2'が入力され、導通する。よってN
型TFT706、707のソース領域と電源GNDが電
気的に接続される。一方、P型TFT701、704の
ゲート電極には、先の電源部から出力されるGND'が
入力され、導通する。N型TFT705のゲート電極と
ドレイン領域とは接続されており、N型TFT708の
ゲート電極とドレイン領域とが接続されているので、こ
の2つのTFTはいずれも飽和領域で動作する。よっ
て、N型TFT706のゲート電極には、VDD2−第
1の入力信号(In)間の電圧を、P型TFT701お
よびN型TFT705の抵抗によって抵抗分割した電位
が入力される。この電位をV706と表記する。また、N
型TFT707のゲート電極には、VDD2−第2の入
力信号(Inb)間の電圧を、P型TFT704および
N型TFT708の有する抵抗によって抵抗分割した電
位が入力される。この電位をV 707と表記する。
いて考える。まずVDD2(=10[V])−Vref
(=1.5[V])間の電圧が一定であることから、V
707もまた一定の電位をとる。これに対してV706は、図
8(A)(B)に示すように、入力信号(In)の電位
がHi(=3[V])の時とLo(=0[V])の時でその
電位が変化する。以下に、2つの場合に分けてこれらの
大小関係について説明する。
る時 このとき、V706は、VDD2(=10[V])−VDD
1(=3[V])間の電圧を、P型TFT701およびN
型TFT705の抵抗によって抵抗分割した電位とな
る。ここで、GND(=0[V])<Vref(=1.5
[V])<VDD1(=3[V])であるから、大小関係は
V706>V707となる。(図8(B))
る時 このとき、V706は、VDD2(=10[V])−GND
(=0[V])間の電圧を、P型TFT701およびN型
TFT705の抵抗によって抵抗分割した電位となる。
(1)と同様、GND(=0[V])<Vref(=1.
5[V])<VDD1(=3[V])であるから、大小関係
はV706<V707となる。(図8(B))
(C)に示すようなパルスが得られる。その後、出力端
子の後でバッファ等を通すことにより、図8(D)に示
すような、GND〜VDD2の振幅を有するパルスが得
られる。
TFT705、708をN型TFTとしているが、これ
らをP型TFTとし、TFT705、708のゲート電
極とドレイン領域とを入力端子(In)またはVref
に接続し、ソース領域をTFT701、704のドレイ
ン領域および差動回路の入力部に接続しても良い。
その周辺に設けられる駆動回路部(ソース信号線駆動回
路、ゲート信号線駆動回路)のTFTを同時に作製する
方法について説明する。但し、説明を簡単にするため
に、駆動回路部に関しては基本単位であるCMOS回路
を図示することとする。
グ社の#7059ガラスや#1737ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板5001上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜5002を形成する。例
えば、プラズマCVD法でSiH4、NH3、N2Oから
作製される酸化窒化シリコン膜5002aを10〜20
0[nm](好ましくは50〜100[nm])形成し、同様に
SiH4、N2Oから作製される酸化窒化水素化シリコン
膜5002bを50〜200[nm](好ましくは100〜
150[nm])の厚さに積層形成する。本実施例では下地
膜5002を2層構造として示したが、前記絶縁膜の単
層膜または2層以上積層させた構造として形成しても良
い。
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層5003〜5006の厚さは25〜8
0[nm](好ましくは30〜60[nm])の厚さで形成す
る。結晶質半導体膜の材料に限定はないが、好ましくは
シリコンまたはシリコンゲルマニウム(SiGe)合金
などで形成すると良い。
するには、パルス発振型または連続発光型のエキシマレ
ーザーやYAGレーザー、YVO4レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数30[Hz]とし、レーザーエ
ネルギー密度を100〜400[mJ/cm2](代表的には2
00〜300[mJ/cm2])とする。また、YAGレーザー
を用いる場合にはその第2高調波を用いパルス発振周波
数1〜10[kHz]とし、レーザーエネルギー密度を30
0〜600[mJ/cm2](代表的には350〜500[mJ/c
m2])とすると良い。そして幅100〜1000[μm]、
例えば400[μm]で線状に集光したレーザー光を基板
全面に渡って照射し、この時の線状レーザー光の重ね合
わせ率(オーバーラップ率)を80〜98[%]として行
う。
を覆うゲート絶縁膜5007を形成する。ゲート絶縁膜
5007はプラズマCVD法またはスパッタ法を用い、
厚さを40〜150[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、120[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマCVD法でTEOS(Tetraethyl Orthosilicat
e)とO2とを混合し、反応圧力40[Pa]、基板温度30
0〜400[℃]とし、高周波(13.56[MHz])、電
力密度0.5〜0.8[W/cm2]で放電させて形成するこ
とが出来る。このようにして作製される酸化シリコン膜
は、その後400〜500[℃]の熱アニールによりゲー
ト絶縁膜として良好な特性を得ることが出来る。
電極を形成するための第1の導電膜5008と第2の導
電膜5009とを形成する。本実施例では、第1の導電
膜5008をTaで50〜100[nm]の厚さに形成し、
第2の導電膜5009をWで100〜300[nm]の厚さ
に形成する。
をArでスパッタすることにより形成する。この場合、
Arに適量のXeやKrを加えると、Ta膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のTa膜の抵抗率は
180[μΩcm]程度でありゲート電極とするには不向き
である。α相のTa膜を形成するために、Taのα相に
近い結晶構造をもつ窒化タンタルを10〜50[nm]程度
の厚さでTaの下地に形成しておくとα相のTa膜を容
易に得ることが出来る。
としたスパッタ法で形成する。その他に6フッ化タング
ステン(WF6)を用いる熱CVD法で形成することも
出来る。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、W膜の抵抗率は20
[μΩcm]以下にすることが望ましい。W膜は結晶粒を大
きくすることで低抵抗率化を図ることが出来るが、W中
に酸素などの不純物元素が多い場合には結晶化が阻害さ
れ高抵抗化する。このことより、スパッタ法による場
合、純度99.9999[%]のWターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十
分配慮してW膜を形成することにより、抵抗率9〜20
[μΩcm]を実現することが出来る。
8をTa、第2の導電膜5009をWとしたが、特に限
定されず、いずれもTa、W、Ti、Mo、Al、Cu
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
他の組み合わせの一例で望ましいものとしては、第1の
導電膜5008を窒化タンタル(TaN)で形成し、第
2の導電膜5009をWとする組み合わせ、第1の導電
膜5008を窒化タンタル(TaN)で形成し、第2の
導電膜5009をAlとする組み合わせ、第1の導電膜
5008を窒化タンタル(TaN)で形成し、第2の導
電膜5009をCuとする組み合わせ等が挙げられる。
成し、電極及び配線を形成するための第1のエッチング
処理を行う。本実施例ではICP(Inductively Couple
d Plasma:誘導結合型プラズマ)エッチング法を用い、
エッチング用ガスにCF4とCl2を混合し、1[Pa]の圧
力でコイル型の電極に500[W]のRF(13.56[MH
z])電力を投入してプラズマを生成して行う。基板側
(試料ステージ)にも100[W]のRF(13.56[MH
z])電力を投入し、実質的に負の自己バイアス電圧を印
加する。CF4とCl2を混合した場合にはW膜及びTa
膜とも同程度にエッチングされる。
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第1の導電層及び第
2の導電層の端部がテーパー形状となる。テーパー部の
角度は15〜45°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、10〜20[%]程
度の割合でエッチング時間を増加させると良い。W膜に
対する酸化窒化シリコン膜の選択比は2〜4(代表的に
は3)であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は20〜50[nm]程度エ
ッチングされることになる。こうして、第1のエッチン
グ処理により第1の導電層と第2の導電層から成る第1
の形状の導電層5011〜5016(第1の導電層50
11a〜5016aと第2の導電層5011b〜501
6b)を形成する。このとき、ゲート絶縁膜5007に
おいては、第1の形状の導電層5011〜5016で覆
われない領域は20〜50[nm]程度エッチングされ薄く
なった領域が形成される。(図9(A))
型を付与する不純物元素を添加する。ドーピングの方法
はイオンドープ法もしくはイオン注入法で行えば良い。
イオンドープ法の条件はドーズ量を1×1013〜5×1
014[atoms/cm2]とし、加速電圧を60〜100[keV]と
して行う。N型を付与する不純物元素として15族に属
する元素、典型的にはリン(P)または砒素(As)を
用いるが、ここではリン(P)を用いる。この場合、導
電層5011〜5016がN型を付与する不純物元素に
対するマスクとなり、自己整合的に第1の不純物領域5
017〜5020が形成される。第1の不純物領域50
17〜5020には1×1020〜1×1021[atoms/c
m3]の濃度範囲でN型を付与する不純物元素を添加す
る。(図9(B))
マスクは除去しないまま、第2のエッチング処理を行
う。エッチングガスにCF4とCl2とO2とを用い、W
膜を選択的にエッチングする。この時、第2のエッチン
グ処理により第2の形状の導電層5021〜5026
(第1の導電層5021a〜5026aと第2の導電層
5021b〜5026b)を形成する。このとき、ゲー
ト絶縁膜5007においては、第2の形状の導電層50
21〜5026で覆われない領域はさらに20〜50[n
m]程度エッチングされ薄くなった領域が形成される。
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
WとTaのフッ化物と塩化物の蒸気圧を比較すると、W
のフッ化物であるWF6が極端に高く、その他のWC
l5、TaF5、TaCl5は同程度である。従って、C
F4とCl2の混合ガスではW膜及びTa膜共にエッチン
グされる。しかし、この混合ガスに適量のO2を添加す
るとCF4とO2が反応してCOとFになり、Fラジカル
またはFイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いW膜のエッチング速度が増大する。一
方、TaはFが増大しても相対的にエッチング速度の増
加は少ない。また、TaはWに比較して酸化されやすい
ので、O2を添加することでTaの表面が酸化される。
Taの酸化物はフッ素や塩素と反応しないためさらにT
a膜のエッチング速度は低下する。従って、W膜とTa
膜とのエッチング速度に差を作ることが可能となりW膜
のエッチング速度をTa膜よりも大きくすることが可能
となる。
ドーピング処理を行う。この場合、第1のドーピング処
理よりもドーズ量を下げて高い加速電圧の条件としてN
型を付与する不純物元素をドーピングする。例えば、加
速電圧を70〜120[keV]とし、1×1013[atoms/cm
2]のドーズ量で行い、図9(B)で島状半導体層に形成
された第1の不純物領域の内側に新たな不純物領域を形
成する。ドーピングは、第2の形状の導電層5021〜
5026を不純物元素に対するマスクとして用い、第1
の導電層5021a〜5026aの下側の領域の半導体
層にも不純物元素が添加されるようにドーピングする。
こうして、第2の不純物領域5027〜5031が形成
される。この第2の不純物領域5027〜5031に添
加されたリン(P)の濃度は、第1の導電層5021a
〜5026aのテーパー部の膜厚に従って緩やかな濃度
勾配を有している。なお、第1の導電層5021a〜5
026aのテーパー部と重なる半導体層において、第1
の導電層5021a〜5026aのテーパー部の端部か
ら内側に向かって若干、不純物濃度が低くなっているも
のの、ほぼ同程度の濃度である。
エッチング処理を行う。エッチングガスにCHF6を用
い、反応性イオンエッチング法(RIE法)を用いて行
う。第3のエッチング処理により、第1の導電層502
1a〜5026aのテーパー部を部分的にエッチングし
て、第1の導電層が半導体層と重なる領域が縮小され
る。第3のエッチング処理によって、第3の形状の導電
層5032〜5037(第1の導電層5032a〜50
37aと第2の導電層5032b〜5037b)を形成
する。このとき、ゲート絶縁膜5007においては、第
3の形状の導電層5032〜5037で覆われない領域
はさらに20〜50[nm]程度エッチングされ薄くなった
領域が形成される。
純物領域5027〜5031においては、第1の導電層
5032a〜5037aと重なる第2の不純物領域50
27a〜5031aと、第1の不純物領域と第2の不純
物領域との間の第3の不純物領域5027b〜5031
bとが形成される。
TFTを形成する島状半導体層5004に、第1の導電
型とは逆の導電型の第4の不純物領域5039〜504
4を形成する。第3の形状の導電層5033bを不純物
元素に対するマスクとして用い、自己整合的に不純物領
域を形成する。このとき、N型TFTを形成する島状半
導体層5003、5005、保持容量部5006および
配線部5034はレジストマスク5038で全面を被覆
しておく。不純物領域5039〜5044にはそれぞれ
異なる濃度でリンが添加されているが、ジボラン(B2
H6)を用いたイオンドープ法で形成し、そのいずれの
領域においても不純物濃度が2×1020〜2×1021[a
toms/cm3]となるようにする。
に不純物領域が形成される。島状半導体層と重なる第3
の形状の導電層5032、5033、5035、503
6がゲート電極として機能する。また、5034は島状
のソース信号線として機能する。5037は容量配線と
して機能する。
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法(RTA法)を適用することが出来る。熱
アニール法では酸素濃度が1[ppm]以下、好ましくは
0.1[ppm]以下の窒素雰囲気中で400〜700
[℃]、代表的には500〜600[℃]で行うものであ
り、本実施例では500[℃]で4時間の熱処理を行う。
ただし、第3の形状の導電層5037〜5042に用い
た配線材料が熱に弱い場合には、配線等を保護するため
層間絶縁膜(シリコンを主成分とする)を形成した後で
活性化を行うことが好ましい。
気中で、300〜450[℃]で1〜12時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化(プラズマにより励起された水素を
用いる)を行っても良い。
窒化シリコン膜から100〜200[nm]の厚さで形成す
る。その上に有機絶縁物材料から成る第2の層間絶縁膜
5046を形成する。次いで、コンタクトホールを形成
するためのエッチング工程を行う。
のソース領域とコンタクトを形成するソース配線504
7、5048、ドレイン領域とコンタクトを形成するド
レイン配線5049を形成する。また、画素部において
は、接続電極5050、画素電極5051、5052を
形成する(図11(A))。この接続電極5050によ
り、ソース信号線5034は、画素TFTと電気的な接
続が形成される。なお、画素電極5052及び保持容量
は隣り合う画素のものである。
Tを有する駆動回路部と、画素TFT、保持容量を有す
る画素部とを同一基板上に形成することができる。本明
細書中ではこのような基板をアクティブマトリクス基板
と呼ぶ。
ことなく、画素電極間の隙間を遮光することができるよ
うに、画素電極の端部を信号線や走査線と重なるように
配置されている。
ティブマトリクス基板の作製に必要なフォトマスクの数
を5枚(島状半導体層パターン、第1配線パターン(走
査線、信号線、容量配線)、Pチャネル領域のマスクパ
ターン、コンタクトホールパターン、第2配線パターン
(画素電極、接続電極含む))とすることができる。そ
の結果、工程を短縮し、製造コストの低減及び歩留まり
の向上に寄与することができる。
マトリクス基板を得た後、アクティブマトリクス基板上
に配向膜5053を形成しラビング処理を行う。
基板5054にはカラーフィルター層5055〜505
7、オーバーコート層5058を形成する。カラーフィ
ルター層はTFTの上方で赤色のカラーフィルター層5
055と青色のカラーフィルター層5056とを重ねて
形成し遮光膜を兼ねる構成とする。少なくともTFT
と、接続電極と画素電極との間を遮光する必要があるた
め、それらの位置を遮光するように赤色のカラーフィル
ターと青色のカラーフィルターを重ねて配置することが
好ましい。
カラーフィルター層5055、青色のカラーフィルター
層5056、緑色のカラーフィルター層5057とを重
ね合わせてスペーサを形成する。各色のカラーフィルタ
ーはアクリル樹脂に顔料を混合したもので1〜3[μm]
の厚さで形成する。これは感光性材料を用い、マスクを
用いて所定のパターンに形成することができる。スペー
サの高さはオーバーコート層5058の厚さ1〜4[μ
m]を考慮することにより2〜7[μm]、好ましくは4〜
6[μm]とすることができ、この高さによりアクティブ
マトリクス基板と対向基板とを貼り合わせた時のギャッ
プを形成する。オーバーコート層5058は光硬化型ま
たは熱硬化型の有機樹脂材料で形成し、例えば、ポリイ
ミドやアクリル樹脂などを用いる。
が、例えば図11(B)で示すように接続電極上に位置
が合うように対向基板5054上に配置すると良い。ま
た、駆動回路部のTFT上にその位置を合わせてスペー
サを対向基板5054上に配置してもよい。このスペー
サは駆動回路部の全面に渡って配置しても良いし、ソー
ス配線およびドレイン配線を覆うようにして配置しても
良い。
対向電極5059をパターニング形成し、配向膜506
0を形成した後ラビング処理を行う。
アクティブマトリクス基板と対向基板とをシール剤50
62で貼り合わせる。シール剤5062にはフィラーが
混入されていて、このフィラーとスペーサによって均一
な間隔を持って2枚の基板が貼り合わせられる。その
後、両基板の間に液晶材料5061を注入し、封止剤
(図示せず)によって完全に封止する。液晶材料506
1には公知の液晶材料を用いれば良い。このようにして
図11(B)に示すアクティブマトリクス型液晶表示装
置が完成する。
はトップゲート構造であるが、ボトムゲート構造のTF
Tやその他の構造のTFTに対しても本実施例は容易に
適用され得る。
液晶表示装置であるが、本発明のレベルシフタは、液晶
表示装置のみならず、エレクトロルミネッセンス(E
L)を用いたEL表示装置の駆動回路においても有効に
利用出来る。
タを用いての表示装置の構成例を示す。絶縁基板160
0上に、ソース信号線駆動回路1601、ゲート信号線
駆動回路1602、画素部1607が一体形成されてい
る。ソース信号線駆動回路1601は、レベルシフタ1
604、シフトレジスタ1605、アナログスイッチ1
606等を有している。
LSIより供給される。最近では、LSI等の低消費電
力化により、3.3[V]等で動作するため、入力された
信号は、本発明のレベルシフタ1604にて振幅変換が
され、シフトレジスタ等に送られる。
部に近いバッファ部等の前に、さらに電圧振幅を変換す
るためにレベルシフタを配置して、さらに1段階電圧振
幅の変換手段を設けることで、表示装置内部での低消費
電力化をはかることも出来る。
置は、アナログ映像信号を入力する場合の例であるが、
本発明のレベルシフタは、デジタル映像信号を入力する
表示装置の駆動回路にも適用することが出来る。
る構成で用いたレベルシフタにより、バッファを必要と
せずにGND〜VDD2の振幅を得るための構成につい
て説明する。
ベルシフタの回路構成例である。TFT1703および
1704を有する差動回路1700を有し、TFT17
05とTFT1708、またTFT1706とTFT1
707とがそれぞれ第1のカレントミラー回路および第
2のカレントミラー回路とを構成している。
動作について説明する。図18に示したシミュレーショ
ンに際しての各電源電圧は、実施例1と同様、GND=
0[V]、VDD1=3[V]、VDD2=10[V]とし
た。また、図17中の電流源は、各電源をTFTを介し
て接続し、それぞれのTFTのゲート電極の電位の制御
により、一定電流を確保している。
振幅を有する2つの信号(In1、In2)が入力され
る(図18(A))。TFT1703、1704のゲー
ト電極には、先の入力信号と電源VDD2との間の電位
が入力される。この電位は電流源に配置されたTFTお
よびTFT1701、1702の各抵抗値によって分割
された電位である。このときの、TFT1703および
1704のゲート電極における電位をそれぞれV1703、
V1704と表記する(図18(B))
FT1703を流れる電流をI1703、TFT1704を
流れる電流をI1704とすると、I1740=I1703+I1704
であり、V1703>V1704のとき、I1703>I1704であ
る。よって、TFT1705、TFT1706を流れる
電流の値はそのままI1703、I1704となる。さらに、T
FT1705、TFT1706を流れる電流が決定され
たことにより、TFT1705、TFT1706のゲー
ト電位も決定する。これらをそれぞれV1705、V 1706と
表記する。TFT1705とTFT1708とが、また
TFT1706とTFT1707とがそれぞれカレント
ミラーを構成しているので、TFT1707、TFT1
708のゲート電位もここで決定される。つまり、V
1705=V1708、V1706=V1707であり、V1703とV
1704との大小関係が前述の通りであるとき、V1705
>V1706、したがって、V1707<V1708となる(図18
(C))
V1707、V1708の電位は、図18(C)に示すように、
およそ6.5〜9[V]となる。V1707がHi電位のと
き、TFT1707は非導通状態となる。よって、TF
T1709、TFT1710のゲート電位は下がり、導
通しない。このとき、V1708はLo電位となり、導通す
る。これにより、出力端子には、VDD2が現れる。次
に、V1707がLo電位のとき、TFT1707が導通し
て、TFT1709、TFT1710のゲート電位が上
がり、導通する。このとき、V1708はHi電位であるか
ら、TFT1708は導通しない。これにより、出力端
子には、GNDが現れる(図18(D))。
は、TFT1701、1702をN型TFTとしている
が、これらをP型TFTとし、TFT1701、170
2のゲート電極とドレイン領域とを入力端子(In1ま
たはIn2)に接続し、ソース領域を電流源1720、
1730および差動回路の入力部に接続しても良い。
うに、入力信号は、TFT105、106のソース領域
に入力されていた。本実施例においては、信号の入力方
法が異なる一例について述べる。
示す。図1との相違点は、差動回路と入力信号(In
1、In2)との間に配置されたTFTの接続のみであ
る。図1で、それぞれIn1、In2が接続されていた
N型TFT105、106は、それぞれ図19における
P型TFT1901、1902に置換され、入力信号は
それぞれのゲート電極に入力される。
作について説明する。
に印加される電圧、つまりγ点における電位について考
える。なお、γ点には、VDD2−GND間のいずれか
の電位が現れることは前述したとおりである。
れる時、P型TFT1901のゲート電極における電位
は3[V]である。このときのP型TFT1901のゲー
ト・ソース間電圧を、VGS1とする。続いて、入力信号
(In1)にLoが入力される時、P型TFT1901
のゲート電極における電位は0[V]となり、このときの
P型TFT1901のゲート・ソース間電圧を、VGS2
とする。
点におけるTFT1901のON抵抗を、RHi、RLoと
すると、Rhi>RLoとなる。TFT1901のON抵抗
が低いとき、VDD2−GND間の抵抗分割によってγ
点に現れる電位は、よりGNDに引っ張られて低くな
る。逆にTFT1901のON抵抗が高いと、γ点に現
れる電位は、よりVDD2に引っ張られて高くなる。し
たがって、P型TFT1903のゲート電極に印加され
る電圧は、入力信号(In1)と同じ位相をもってある
振幅で振動する。差動回路内のTFT1904のゲート
電極に印加される電圧、つまりδ点についても、同様の
理由により、入力信号(In2)と同じ位相をもってあ
る振幅で振動する。したがって、γ点とδ点の間の電位
差を、差動増幅回路によって増幅し、出力する。その
後、実施形態、実施例1等の場合と同様にして、0〜V
DD2の振幅を有する信号を出力する。
電流源を用いており、信号の振幅変換を行わない期間に
おいても電流が流れ続けている。そこで本実施例では、
そのような期間(具体的には低電圧振幅信号の入力がな
い帰線期間等)において、低消費電力化を図る方法の一
例について述べる。
流供給源は、107、108、109の3箇所である。
図20においては、その経路はTFT2001、200
2、2003によって制御されており、それらのゲート
電極への電位供給は、電源部2050による。よって、
レベルシフタへの電流供給を遮断するには、TFT20
01、2002、2003を非導通状態とするのが最も
簡単な方法である。そこで、図20に示すように、リセ
ット用TFT2004、2005を配置する。本実施例
では、リセット用TFT2004にはP型TFTを、リ
セット用TFT2005にはN型TFTを用いた。TF
T2004のソース領域は、電源VDD2に接続されて
おり、ドレイン領域はTFT2001、2002のゲー
ト電極に接続されている。TFT2005のソース領域
は、電源GNDに接続されており、ドレイン領域はTF
T2003のゲート電極に接続されている。
期間(以後、このような期間をリセット期間と表記す
る)に、TFT2004、2005のゲート電極へリセ
ット信号(例えばその電圧振幅は0〜VDD2)を入力
する。図20に示したような構成でリセット用の回路を
配した場合、リセット期間にはHi信号を入力する。こ
れにより、TFT2004、2005が導通し、TFT
2001、2002のゲート電極の電位はVDD2に、
TFT2003のゲート電極の電位はGNDになり、と
もに非導通状態となることにより、各部の電流が遮断さ
れる。
ャネル幅は、TFT2001、2002、2003のゲ
ート・ソース間電圧が、十分にそれらのしきい値の絶対
値を下回る(具体的には、TFT2004のドレイン領
域における電位が十分にVDD2に近づき、TFT20
05のドレイン領域における電位が、十分にGNDに近
づく)ような電流能力を有するサイズに決定すればよ
い。
フタへの電流供給の遮断を、実施例8とは異なる方法に
より行う例について述べる。
0におけるTFT2204のゲート電極には、他の実施
例にて示した回路ではある一定の電源電位が入力され、
常にONの状態となっていた。これに対して本実施例に
おいては、電源制御用パルス(Ctrl.Pulse)
が入力される。
あるから、電源制御用パルスがHi電位のときにON状
態となり、レベルシフタ側のTFT2201〜2203
を導通させる。つまり、レベル変換動作の必要な期間に
のみ電源制御用パルスを入力し、その期間にのみレベル
シフタへの電流供給が行われる。
装置に適用した際の回路を、実際にTFTを用いて配置
した例を図21に示す。図21内に付したTFTの番号
301〜309は、それぞれ図3の回路図内に付したT
FTの番号301〜309に対応している。
いが、レベルシフタは、左右方向に複数並列に配置され
ており、電流源に接続されたTFT301、304、3
09のゲート電極へ供給する電位は、並列配置されたレ
ベルシフタの外側に有する電源部から、信号線330、
340を介して各レベルシフタに供給されている。この
電源部は、複数のレベルシフタで共用しても良い。
タル・半導体層間には、それぞれ絶縁膜を有しており、
互いに重なる部分においての短絡はない。コンタクトホ
ールを配した部分で、互いを接続している。
路およびカレントミラー回路は、その動作の特性上、各
々を構成するTFTの特性のばらつきが少ないことが特
に重要視される回路である。故に、各回路を構成するT
FTは、近接に配置することが望ましい。また、TFT
基板の作成工程中、レーザー照射等が含まれる場合に
も、図21のように近接配置することにより、照射ムラ
等によるTFT特性のばらつきを低減することが出来
る。加えて、前述のレーザー照射等は、線状照射が一般
的であるため、各TFTを平行に配置することで、さら
に前述の照射ムラ等によるTFT特性のばらつきを低減
することが出来るため、望ましい。
動回路を用いたアクティブマトリクス型表示装置には様
々な用途がある。本実施例では、本発明を適用して作成
した駆動回路を用いた表示装置を組み込んだ半導体装置
について説明する。
(電子手帳、モバイルコンピュータ、携帯電話等)、ビ
デオカメラ、デジタルカメラ、パーソナルコンピュー
タ、テレビ、プロジェクタ装置等が挙げられる。それら
の一例を図13、図14および図15に示す。
01、音声出力部2602、音声入力部2603、表示
部2604、操作スイッチ2605、アンテナ2606
から構成されている。本発明は表示部2604に適用す
ることができる。
2611、表示部2612、音声入力部2613、操作
スイッチ2614、バッテリー2615、受像部261
6から成っている。本発明は表示部2612に適用する
ことができる。
いは携帯型情報端末であり、本体2621、カメラ部2
622、受像部2623、操作スイッチ2624、表示
部2625で構成されている。本発明は表示部2625
に適用することができる。
イであり、本体2631、表示部2632、アーム部2
633で構成される。本発明は表示部2632に適用す
ることができる。
1、スピーカー2642、表示部2643、受信装置2
644、増幅装置2645等で構成される。本発明は表
示部2643に適用することができる。
51、表示部2652、記憶媒体2653、操作スイッ
チ2654、アンテナ2655から構成されており、ミ
ニディスク(MD)やDVD(Digital Ver
satile Disc)に記憶されたデータや、アン
テナで受信したデータを表示するものである。本発明は
表示部2652に適用することができる。
あり、本体2701、画像入力部2702、表示部27
03、キーボード2704で構成される。本発明は表示
部2703に適用することができる。
媒体を用いるプレーヤーであり、本体2711、表示部
2712、スピーカー部2713、記録媒体2714、
操作スイッチ2715で構成される。なお、この装置は
記録媒体としてDVD(Digtial Versat
ile Disc)、CD等を用い、音楽鑑賞や映画鑑
賞やゲームやインターネットを行うことができる。本発
明は表示部2612に適用することができる。
体2721、表示部2722、接眼部2723、操作ス
イッチ2724、受像部(図示しない)で構成される。
本発明は表示部2722に適用することができる。
スプレイであり、表示部2731、バンド部2732で
構成される。本発明は表示部2731に適用することが
できる。
あり、投射装置本体2801、表示装置2802、光源
2803、光学系2804、スクリーン2805で構成
されている。なお、投射装置2801には単版式のもの
を用いても良いし、R、G、Bの光にそれぞれ対応した
三板式のものを用いても良い。本発明は表示装置280
2に適用することができる。
り、本体2811、投射装置本体2812、表示装置2
813、光源2814、光学系2815、リフレクター
2816、スクリーン2817で構成されている。な
お、投射装置2813には単版式のものを用いても良い
し、R、G、Bの光にそれぞれ対応した三板式のものを
用いても良い。本発明は表示装置2813に適用するこ
とができる。
図15(B)中における投射装置本体2801、281
2の構造の一例を示した図である。投射装置2801、
2812は、光源光学系2821、ミラー2822、2
824〜2826、ダイクロイックミラー2823、プ
リズム2827、表示装置2828、位相差板282
9、投射光学系2830で構成される。投射光学系28
30は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であっても良い。また、図15(C)中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、IRフィルム等の光学系を設けても良い。
おける光源光学系2821の構造の一例を示した図であ
る。本実施例では、図15(C)中における光源光学系
2821は、図15(D)中におけるリフレクター28
31、光源2832、レンズアレイ2833、偏光変換
素子2834、集光レンズ2835で構成される。な
お、図15(D)に示した光源光学系は一例であって特
に限定されない。例えば、光源光学系に実施者が適宜、
光学レンズや、偏光機能を有するフィルムや、位相差を
調節するフィルム、IRフィルム等の光学系を設けても
良い。
フタによって、入力信号の電圧振幅が小さい場合にも、
十分な変換能力を提供することが出来る。これにより、
駆動回路の低駆動電圧化が進み、駆動回路と画素部との
駆動電圧の差が大きくなるような場合にも、正常に信号
の振幅の変換を可能とする。
いては、信号入力について、ゲート電極への直接の入力
を避けた構造としており、入力信号の電圧振幅が小さい
場合に、TFTのしきい値の影響を受けることを低減し
ているため、今後の駆動回路の低駆動電圧化に大いに貢
献する。
路図。
の電位の模式図。
型レベルシフタの回路図。
の電位のシミュレーション結果を示す図。
型レベルシフタの回路図。
の電位のシミュレーション結果を示す図。
型レベルシフタの回路図。
の電位のシミュレーション結果を示す図。
基板の作成工程例を示す図。
ス基板の作成工程例を示す図。
ス基板の作成工程例を示す図。
路図。
器の例を示す図。
器の例を示す図。
器の例を示す図。
フタを用いて同一基板上に形成した表示装置全体の回路
の概略図。
力型レベルシフタの回路図。
各部の電位のシミュレーション結果を示す図。
力型レベルシフタの回路図。
を有する本発明のレベルシフタの回路図。
配置を考えた、実設計における本発明のレベルシフタの
TFT配置例を示す図。
力を有する本発明のレベルシフタの回路図。
Claims (18)
- 【請求項1】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する電流源と、 第1のソースフォロア回路と、第2のソースフォロア回
路とを有するレベルシフタであって、 第1の入力信号が、前記第1のソースフォロア回路に入
力され、前記第1のソースフォロア回路からの第1の出
力信号が、前記差動回路に入力され、第2の入力信号
が、前記第2のソースフォロア回路に入力され、前記第
2のソースフォロア回路からの第2の出力信号が、前記
差動回路に入力されることを特徴とするレベルシフタ。 - 【請求項2】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第1
および第2のトランジスタと、 前記第1および第2のトランジスタに電流を供給する第
2および第3の電流源とを有するレベルシフタであっ
て、 第1の入力信号が、前記第1のトランジスタのソース領
域に入力され、前記第1のトランジスタからの第1の出
力信号が、前記差動回路に入力され、第2の入力信号
が、前記第2のトランジスタのソース領域に入力され、
前記第2のトランジスタからの第2の出力信号が、前記
差動回路に入力されることを特徴とするレベルシフタ。 - 【請求項3】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第1
および第2のトランジスタと、 前記第1および第2のトランジスタに電流を供給する第
2および第3の電流源とを有するレベルシフタであっ
て、 前記差動回路は、第3のトランジスタと第4のトランジ
スタとを有し、 前記第1のトランジスタのドレイン領域と、前記第3の
トランジスタのゲート電極とが電気的に接続され、 前記第2のトランジスタのドレイン領域と、前記第4の
トランジスタのゲート電極とが電気的に接続され、 第1の入力信号が、前記第1のトランジスタのソース領
域に入力され、前記第1のトランジスタからの第1の出
力信号が、前記第3のトランジスタのゲート電極に入力
され、第2の入力信号が、前記第2のトランジスタのソ
ース領域に入力され、前記第2のトランジスタからの第
2の出力信号が、前記第4のトランジスタのゲート電極
に入力されることを特徴とするレベルシフタ。 - 【請求項4】ゲート電極とドレイン領域とを電気的に接
続した、第1導電形式の第1のトランジスタと、 ゲート電極とドレイン領域とを電気的に接続した、第1
導電形式の第2のトランジスタと、 第1導電形式の第3のトランジスタと、第1導電形式の
第4のトランジスタとを有する差動回路と、 第2導電形式であって、ゲート電極とドレイン領域とを
接続した第5のトランジスタと、第2導電形式の第6の
トランジスタとを有するカレントミラー回路と、 前記差動回路と第1の電流源とを電気的に接続する、第
1導電形式の第7のトランジスタと、 前記第5のトランジスタと第2の電流源とを電気的に接
続する、第2導電形式の第8のトランジスタと、 前記第6のトランジスタと第3の電流源とを電気的に接
続する、第2導電形式の第9のトランジスタと、 前記第7、第8および第9のトランジスタのゲート電極
に電位を供給する電源部とを有するレベルシフタであっ
て、 第1の入力信号が、前記第1のトランジスタのソース領
域に入力され、前記第1のトランジスタからの第1の出
力信号が、前記第3のトランジスタのゲート電極に入力
され、第2の入力信号が、前記第2のトランジスタのソ
ース領域に入力され、前記第2のトランジスタからの第
2の出力信号が、前記第4のトランジスタのゲート電極
に入力されることを特徴とするレベルシフタ。 - 【請求項5】第1のカレントミラー回路と、第2のカレ
ントミラー回路と、 前記第1および第2のカレントミラー回路に電気的に接
続された差動回路と、 前記差動回路に電流を供給する第1の電流源と、 ゲート電極とドレイン領域とを接続した、第1および第
2のトランジスタと、 前記第1および第2のトランジスタに電流を供給する第
2および第3の電流源とを有するレベルシフタであっ
て、 第1の入力信号が、前記第1のトランジスタのソース領
域に入力され、前記第1のトランジスタからの第1の出
力信号が、前記差動回路に入力され、第2の入力信号
が、前記第2のトランジスタのソース領域に入力され、
前記第2のトランジスタからの第2の出力信号が、前記
差動回路に入力されることを特徴とするレベルシフタ。 - 【請求項6】第1のカレントミラー回路と、第2のカレ
ントミラー回路と、 前記第1および第2のカレントミラー回路に電気的に接
続された差動回路と、 前記差動回路に電流を供給する第1の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第1
および第2のトランジスタと、 前記第1および第2のトランジスタに電流を供給する第
2および第3の電流源とを有するレベルシフタであっ
て、 前記差動回路は、第3のトランジスタと第4のトランジ
スタとを有し、 前記第1のトランジスタのドレイン領域と、前記第3の
トランジスタのゲート電極とが電気的に接続され、 前記第2のトランジスタのドレイン領域と、前記第4の
トランジスタのゲート電極とが電気的に接続され、第1
の入力信号が、前記第1のトランジスタのソース領域に
入力され、前記第1のトランジスタからの第1の出力信
号が、前記第3のトランジスタのゲート電極に入力さ
れ、第2の入力信号が、前記第2のトランジスタのソー
ス領域に入力され、前記第2のトランジスタからの第2
の出力信号が、前記第4のトランジスタのゲート電極に
入力されることを特徴とするレベルシフタ。 - 【請求項7】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と、 第1のソースフォロア回路と、第2のソースフォロア回
路と、 リセット用トランジスタとを有するレベルシフタであっ
て、 第1の入力信号が、前記第1のソースフォロア回路に入
力され、前記第1のソースフォロア回路からの第1の出
力信号が、前記差動回路に入力され、第2の入力信号
が、前記第2のソースフォロア回路に入力され、前記第
2のソースフォロア回路からの第2の出力信号が、前記
差動回路に入力され、 入力信号の電圧振幅の変換を行わない期間においては、
前記リセット用トランジスタにリセット信号を入力する
ことにより、前記電流源において電流の供給が遮断され
ることを特徴とするレベルシフタ。 - 【請求項8】カレントミラー回路と、 前記カレントミラー回路を負荷とする差動回路と、 前記差動回路に電流を供給する第1の電流源と、 ゲート電極とドレイン領域とを電気的に接続した、第1
および第2のトランジスタと、 前記第1および第2のトランジスタに電流を供給する第
2および第3の電流源とを有するレベルシフタであっ
て、第1の入力信号が、前記第1のトランジスタのソー
ス領域に入力され、前記第1のトランジスタからの第1
の出力信号が、前記差動回路に入力され、第2の入力信
号が、前記第2のトランジスタのソース領域に入力さ
れ、前記第2のトランジスタからの第2の出力信号が、
前記差動回路に入力され、電圧振幅の変換を行わない期
間においては、前記電流源からの電流供給を遮断するこ
とを特徴とするレベルシフタ。 - 【請求項9】ゲート電極とドレイン領域とを接続した、
第1導電形式の第1のトランジスタと、 ゲート電極とドレイン領域とを接続した、第1導電形式
の第2のトランジスタと、 第1導電形式の第3のトランジスタと、第1導電形式の
第4のトランジスタとを有する差動回路と、 第2導電形式であって、ゲート電極とドレイン領域とを
接続した第5のトランジスタと、第2導電形式の第6の
トランジスタとを有するカレントミラー回路と、 前記差動回路と第1の電流源とを接続する、第1導電形
式の第7のトランジスタと、 前記第5のトランジスタと第2の電流源とを電気的に接
続する、第2導電形式の第8のトランジスタと、 前記第6のトランジスタと第3の電流源とを電気的に接
続する、第2導電形式の第9のトランジスタと、 前記第7、第8および第9のトランジスタのゲート電極
に電位を供給する電源部と、 第2導電形式の第10のリセット用トランジスタと、 第1導電形式の第11のリセット用トランジスタとを有
するレベルシフタであって、 前記第1のトランジスタのドレイン領域と、前記第3の
トランジスタのゲート電極とが電気的に接続され、 前記第2のトランジスタのドレイン領域と、前記第4の
トランジスタのゲート電極とが電気的に接続され、 前記第10のリセット用トランジスタのソース領域は、
前記第7、第8のトランジスタのソース領域と電気的に
接続され、ドレイン領域は前記第7、第8のトランジス
タのゲート電極と電気的に接続され、 前記第11のリセット用トランジスタのソース領域は、
前記第9のトランジスタのソース領域と電気的に接続さ
れ、ドレイン領域は前記第9のトランジスタのゲート電
極と電気的に接続され、第1の入力信号が、前記第1の
トランジスタのソース領域に入力され、前記第1のトラ
ンジスタからの出力信号が、前記第3のトランジスタの
ゲート電極に入力され、第2の入力信号が、前記第2の
トランジスタのソース領域に入力され、前記第2のトラ
ンジスタからの出力信号が、前記第4のトランジスタの
ゲート電極に入力され、 電圧振幅の変換を行わない期間においては、前記第1
0、第11のリセット用トランジスタのゲート電極にリ
セット信号を入力し、前記第7、第8、第9のトランジ
スタを非導通状態とすることによって、電流の供給が遮
断されることを特徴とするレベルシフタ。 - 【請求項10】請求項1乃至請求項9記載のレベルシフ
タにおいて、 前記第1の入力信号は、低電圧振幅の信号であり、前記
第2の入力信号は、前記第1の入力信号と逆の位相を有
する低電圧振幅の信号であることを特徴とするレベルシ
フタ。 - 【請求項11】請求項1乃至請求項9に記載のレベルシ
フタにおいて、 前記第1の入力信号は、低電圧振幅の信号であり、前記
第2の入力信号は、前期第1の入力信号の振幅範囲内に
おける、ある一定電位の信号であることを特徴とするレ
ベルシフタ。 - 【請求項12】請求項1乃至請求項11に記載のレベル
シフタにおいて、 前記第1及び第2の入力信号の電圧振幅は、5[V]以下
であることを特徴とするレベルシフタ。 - 【請求項13】請求項1乃至請求項12のいずれか1項
に記載の前記レベルシフタを用いることを特徴とする表
示装置。 - 【請求項14】請求項1乃至請求項12のいずれか1項
に記載の前記レベルシフタを用いることを特徴とするテ
レビ。 - 【請求項15】請求項1乃至請求項12のいずれか1項
に記載の前記レベルシフタを用いることを特徴とするパ
ーソナルコンピュータ。 - 【請求項16】請求項1乃至請求項12のいずれか1項
に記載の前記レベルシフタを用いることを特徴とする携
帯端末。 - 【請求項17】請求項1乃至請求項12のいずれか1項
に記載の前記レベルシフタを用いることを特徴とするビ
デオカメラ。 - 【請求項18】請求項1乃至請求項12のいずれか1項
に記載の前記レベルシフタを用いることを特徴とするプ
ロジェクタ。
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