JP2002118258A - Mosfet and protective circuit device using that - Google Patents
Mosfet and protective circuit device using thatInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はＭＯＳＦＥＴおよび
それを用いた保護回路装置に係り、特に二次電池に内蔵
できるバッテリーマネジメントを行うＭＯＳＦＥＴおよ
びそれを用いた保護回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOSFET and a protection circuit device using the same, and more particularly to a MOSFET which can be built in a secondary battery and performs battery management, and a protection circuit device using the same.
【０００２】[0002]
【従来の技術】携帯端末の普及に伴い小型で大容量のリ
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路基板は携帯端末の軽量化のニーズ
により、より小型で負荷ショートにも十分に耐えうるも
のでなくてはならない。かかる保護回路装置はリチュウ
ムイオン電池の容器内に内蔵されるために小型化が求め
られ、チップ部品を多用したＣＯＢ(Ｃｈｉｐ ｏｎ
Ｂｏａｒｄ)技術が駆使され、小型化の要求に応えてき
た。しかし一方ではリチュウムイオン電池に直列にスイ
ッチング素子を接続するのでこのスイッチング素子のオ
ン抵抗も極めて小さくするニーズがあり、これが携帯電
話では通話時間や待機時間を長くするために不可欠の要
素である。2. Description of the Related Art With the spread of portable terminals, a small-sized and large-capacity lithium-ion battery has been required. The protection circuit board that performs the battery management of the charge and discharge of the lithium ion battery must be smaller and capable of sufficiently withstanding a load short due to the need to reduce the weight of the portable terminal. Such a protection circuit device is required to be miniaturized because it is built in a container of a lithium ion battery, and a COB (Chip on Chip) that uses a lot of chip components is required.
Board) technology has been used to meet the demand for miniaturization. On the other hand, however, since the switching element is connected in series with the lithium ion battery, there is a need to make the on-resistance of the switching element extremely small, which is an essential element for a mobile phone to increase the talk time and the standby time.
【０００３】図６に具体的なバッテリーマネージメント
を行う保護回路を示す。リチュウムイオン電池ＬｉＢに
直列に２個のパワーＭＯＳＦＥＴＱ１、Ｑ２を接続し、
リチュウムイオン電池ＬｉＢの電圧をコントロールＩＣ
で検知しながら２個のパワーＭＯＳＦＥＴＱ１、Ｑ２
のオンオフ制御を行って過充電、過放電あるいは負荷シ
ョートからリチュウムイオン電池ＬｉＢを保護してい
る。２個のパワーＭＯＳＦＥＴＱ１、Ｑ２はドレイン電
極Ｄを共通接続し、両端にそれぞれのソース電極Ｓが配
置され、各々のゲート電極ＧはコントロールＩＣに接続
されている。FIG. 6 shows a specific protection circuit for performing battery management. Two power MOSFETs Q1 and Q2 are connected in series to a lithium ion battery LiB,
Control IC for Lithium ion battery LiB voltage
Power MOSFETs Q1 and Q2
To protect the lithium-ion battery LiB from overcharging, overdischarging, or load shorting. The two power MOSFETs Q1 and Q2 have a drain electrode D connected in common, a source electrode S disposed at both ends, and a gate electrode G connected to a control IC.
【０００４】このパワーＭＯＳＦＥＴＱ１、Ｑ２は薄い
ゲート酸化膜を静電破壊から保護するためにゲート電極
とソース電極間に保護用の双方向ツェナーダイオードが
接続されている。In these power MOSFETs Q1 and Q2, a bidirectional Zener diode for protection is connected between a gate electrode and a source electrode to protect a thin gate oxide film from electrostatic breakdown.
【０００５】充電時には両端に電源が接続され、リチュ
ウムイオン電池ＬｉＢに充電電流が矢印の方向に供給さ
れ充電を行う。リチュウムイオン電池ＬｉＢが過充電に
なるとコントロールＩＣで電圧の検出をして、パワーＭ
ＯＳＦＥＴＱ２のゲート電圧がＨ(ハイレベル)からＬ
（ローレベル）になり、パワーＭＯＳＦＥＴＱ２がオフ
して回路を遮断してリチュウムイオン電池ＬｉＢの保護
をする。At the time of charging, power is connected to both ends, and a charging current is supplied to the lithium ion battery LiB in the direction of the arrow to perform charging. When the lithium ion battery LiB is overcharged, the voltage is detected by the control IC and the power M
The gate voltage of OSFET Q2 changes from H (high level) to L
(Low level), the power MOSFET Q2 is turned off and the circuit is cut off to protect the lithium ion battery LiB.
【０００６】放電時には両端は負荷に接続され、所定の
電圧までは携帯端末の動作を行う。しかしリチュウムイ
オン電池ＬｉＢが過放電となるとコントロールＩＣで電
圧を検知して、パワーＭＯＳＦＥＴＱ１のゲート電圧を
ＨからＬにしてパワーＭＯＳＦＥＴＱ１をオフして回路
を遮断してリチュウムイオン電池ＬｉＢの保護を行う。At the time of discharging, both ends are connected to a load, and the portable terminal operates up to a predetermined voltage. However, when the lithium ion battery LiB is overdischarged, the voltage is detected by the control IC, the gate voltage of the power MOSFET Q1 is changed from H to L, the power MOSFET Q1 is turned off, and the circuit is cut off to protect the lithium ion battery LiB.
【０００７】更に負荷ショート時あるいは過電流が流れ
た時はパワーＭＯＳＦＥＴＱ１、Ｑ２に大電流が流れ、
パワーＭＯＳＦＥＴＱ１、Ｑ２の両端電圧が急激に上昇
するので、この電圧をコントロールＩＣで検出して放電
時と同様にパワーＭＯＳＦＥＴＱ１をオフして回路を遮
断してリチュウムイオン電池ＬｉＢの保護を行う。しか
し保護回路が動作するまでの短期間に大電流が流れるた
め、パワーＭＯＳＦＥＴＱ１、Ｑ２に対してせん頭ドレ
イン電流の大電流化が要求される。Further, when the load is short-circuited or an overcurrent flows, a large current flows through the power MOSFETs Q1 and Q2,
Since the voltage across the power MOSFETs Q1 and Q2 rises sharply, this voltage is detected by the control IC, and the power MOSFET Q1 is turned off and the circuit is cut off to protect the lithium ion battery LiB as in the case of discharging. However, since a large current flows in a short time until the protection circuit operates, the power MOSFETs Q1 and Q2 are required to increase the peak drain current.
【０００８】また、かかる保護回路では、コントロール
ＩＣからＭＯＳＦＥＴＱ１、Ｑ２のゲート電極−ソース
電極間に絶対最大定格を越える電圧が印可される場合が
ある。すなわち、図６に示すようにコントロールＩＣの
内部に寄生ＰＮＰトランジスタＴｒ１が形成され、この
寄生ＰＮＰトランジスタのｈFEにより3番端子の電圧が
１５Ｖ以上になり、パワーＭＯＳＦＥＴＱ２のゲート−
ソース間電圧ＶGSが定格オーバーになってしまう。そこ
で、誤動作防止のためにＭＯＳＦＥＴＱ１、Ｑ２のゲー
ト電極とソース電極の間に外付けで並列に保護用のツェ
ナーダイオードを接続して保護していた。In such a protection circuit, a voltage exceeding an absolute maximum rating may be applied between the gate electrode and the source electrode of the MOSFETs Q1 and Q2 from the control IC. That is, the parasitic PNP transistor Tr1 is formed inside the control IC 6, the voltage of the third terminal by h FE of the parasitic PNP transistor is above 15V, the gate of the power MOSFET Q2 -
The source-to-source voltage V GS exceeds the rating. Therefore, in order to prevent a malfunction, a protection Zener diode is externally connected in parallel between the gate electrodes and the source electrodes of the MOSFETs Q1 and Q2 to protect the MOSFETs.
【０００９】さらにかかる保護回路ではリチュウムイオ
ン電池ＬｉＢに直列に２個のＮチャンネル型のパワーＭ
ＯＳＦＥＴＱ１、Ｑ２が接続されるので、この２個のパ
ワーＭＯＳＦＥＴＱ１、Ｑ２の低オン抵抗(ＲDS(on))が
最も要求される項目である。このためにチップを製造す
る上で微細加工によりセル密度を上げる開発が進められ
てきた。Further, in such a protection circuit, two N-channel type power Ms are connected in series with a lithium ion battery LiB.
Since the OSFETs Q1 and Q2 are connected, the low on-resistance (R DS (on) ) of these two power MOSFETs Q1 and Q2 is the most required item. For this reason, development for increasing the cell density by fine processing in manufacturing chips has been promoted.
【００１０】具体的には、チャンネルが半導体基板表面
に形成されるプレーナー構造ではセル密度は７４０万個
／平方インチで、オン抵抗が２７ｍΩであったが、チャ
ンネルをトレンチの側面に形成するトレンチ構造の第１
世代ではセル密度は２５００万個／平方インチと大幅に
向上し、オン抵抗が１７ｍΩに低減できた。さらにトレ
ンチ構造の第２世代ではセル密度は７２００万個／平方
インチで、オン抵抗が１２ｍΩまで低減できた。しかし
微細化にも限度があり、オン抵抗をさらに飛躍的に低減
するには限界が見えてきた。Specifically, in the planar structure in which the channel is formed on the surface of the semiconductor substrate, the cell density is 7.4 million cells / in 2 and the on-resistance is 27 mΩ. First
In the generation, the cell density was greatly improved to 25 million cells / square inch, and the on-resistance was reduced to 17 mΩ. Furthermore, in the second generation of the trench structure, the cell density was 72 million cells / in 2, and the on-resistance was reduced to 12 mΩ. However, there is a limit to miniaturization, and a limit has been seen to further reduce on-resistance dramatically.
【００１１】図７に従来の1チップデュアル型ＭＯＳＦ
ＥＴの平面図を示す。１チップデュアル型ＭＯＳＦＥＴ
は２個のパワーＭＯＳＦＥＴ３０を１チップに集積化し
て表面にソース電極３７とゲートパッド電極３１を有
し、裏面全面には金属が蒸着されており、２個のパワー
ＭＯＳＦＥＴ３０に共通でドレイン電極（図示せず）を
設けている。各パワーＭＯＳＦＥＴ３０はチップの中心
線Ｙ−Ｙに対して線対称に配置され、それぞれのゲート
パッド電極３１は独立してチップのコーナー部分に線対
称に配置される。FIG. 7 shows a conventional one-chip dual type MOSF.
FIG. 3 shows a plan view of the ET. One-chip dual type MOSFET
Has two power MOSFETs 30 integrated on one chip and has a source electrode 37 and a gate pad electrode 31 on the front surface, metal is deposited on the entire back surface, and a drain electrode (see FIG. (Not shown). Each power MOSFET 30 is arranged symmetrically with respect to the center line Y-Y of the chip, and each gate pad electrode 31 is independently arranged symmetrically at a corner of the chip.
【００１２】図８に１個のパワーＭＯＳＦＥＴ３０の詳
細な構造を示す。ゲートパッド電極３１の下に保護用の
ツェナーダイオード３２（同心円の点線）が形成され、
点線の丸印で示すようにボンディングワイヤーで電極の
取り出しが行われる。実動作領域３５の中にパワーＭＯ
ＳＦＥＴを構成する多数のＭＯＳトランジスタのセル３
６が配列されている。ソース電極３７は、実動作領域３
５上の各セル３６のソース領域と接続して設けられる。
ゲート連結電極３４は各セル３６のゲート電極と接続さ
れ且つ実動作領域３５の周囲に配置されている。なお、
ソース電極３７には点線の丸印で示すようにボンディン
グワイヤが熱厚着され、電極の取り出しを行う。FIG. 8 shows a detailed structure of one power MOSFET 30. Under the gate pad electrode 31, a protective zener diode 32 (concentric dotted line) is formed,
As shown by a dotted circle, an electrode is taken out by a bonding wire. Power MO in the actual operation area 35
Cell 3 of many MOS transistors constituting SFET
6 are arranged. The source electrode 37 is connected to the actual operation region 3
5 is provided in connection with the source region of each cell 36.
The gate connection electrode 34 is connected to the gate electrode of each cell 36 and is disposed around the actual operation area 35. In addition,
A bonding wire is thermally attached to the source electrode 37 as indicated by a dotted circle to take out the electrode.
【００１３】図９に図７のＢ−Ｂ線の断面図を示す。FIG. 9 is a sectional view taken along the line BB of FIG.
【００１４】図９の左側はＭＯＳＦＥＴのトレンチ構造
である。ＮチャンネルのパワーＭＯＳＦＥＴにおいて
は、Ｎ+型の半導体基板４１の上にＮ-型のエピタキシャ
ル層からなるドレイン領域４２を設け、その上にＰ型の
チャネル層４３を設ける。チャネル層４３からドレイン
領域４２まで到達するトレンチ４４を作り、トレンチ４
４の内壁をゲート酸化膜４５で被膜し、トレンチ４４に
充填されたポリシリコンよりなるゲート電極４６を設け
て各セル３６を形成する。トレンチ４４に隣接したチャ
ネル層４３表面にはＮ+型のソース領域４８が形成さ
れ、隣り合う２つのセルのソース領域４８間のチャネル
層４３表面にはＰ+型のボディコンタクト領域４９が形
成される。さらにチャネル層４３にはソース領域４８か
らトレンチ４４に沿ってチャネル領域４７が形成され
る。トレンチ４４上は層間絶膜５０で覆い、ソース領域
４８およびボディコンタクト領域４９にコンタクトする
ソース電極３７を設ける。かかるセル３６は図８の実動
作領域３５に多数個配列される。具体的には小さい四角
で表示したものが１個のセル３６である。The left side of FIG. 9 shows a MOSFET trench structure. In the N-channel power MOSFET, a drain region 42 made of an N − -type epitaxial layer is provided on an N + -type semiconductor substrate 41, and a P-type channel layer 43 is provided thereon. A trench 44 extending from the channel layer 43 to the drain region 42 is formed.
4 is coated with a gate oxide film 45, and a gate electrode 46 made of polysilicon filled in the trench 44 is provided to form each cell 36. An N + type source region 48 is formed on the surface of the channel layer 43 adjacent to the trench 44, and a P + type body contact region 49 is formed on the surface of the channel layer 43 between the source regions 48 of two adjacent cells. You. Further, a channel region 47 is formed in the channel layer 43 from the source region 48 along the trench 44. The trench 44 is covered with an interlayer insulating film 50, and a source electrode 37 that contacts the source region 48 and the body contact region 49 is provided. A large number of such cells 36 are arranged in the actual operation area 35 of FIG. Specifically, one cell 36 is represented by a small square.
【００１５】図９の右側にツェナーダイオード３２の断
面構造を示す。チャネル層４３を覆うゲート酸化膜４５
上に、トレンチ４４にポリシリコンを埋め込む時に堆積
されたポリシリコンを用いて、最初に全体をＰ-型にド
ープした後、ソース領域４８のイオン注入時に選択的に
Ｎ+型にドープして双方向のツェナーダイオード３２を
形成している。The cross-sectional structure of the Zener diode 32 is shown on the right side of FIG. Gate oxide film 45 covering channel layer 43
Above, first, the whole is doped to P − type using polysilicon deposited when the polysilicon is buried in the trench 44, and then selectively doped to N + type at the time of ion implantation of the source region 48. Directional Zener diode 32 is formed.
【００１６】すなわち、中心から同心円状にＮ+型領域
−Ｐ-型領域−Ｎ+型領域−Ｐ-型領域−Ｎ+型領域とな
り、２個のツェナーダイオードが直列に接続される。さ
らにそのポリシリコン上面は実動作領域３５の層間絶縁
膜５０で覆われ、ゲートパット電極３１とツェナーダイ
オード３２の中心のＮ+型領域がコンタクトしている。
ツェナーダイオード３２を形成するＰＮ接合はポリシリ
コンに形成されるので、その接合端をポリシリコン側面
に露出しないように同心円上に閉ループの形状を採用す
る。例えばゲート酸化膜に３０Ｖの電圧がかかる場合に
はツェナーダイオード３２に３０Ｖ以下のツェナー降伏
電圧が要求され、１つのＰＮ接合当たりのツェナー降伏
電圧が６〜８Ｖであるので２個のＰＮ接合が同心円上に
直列に形成されればよいことになる。That is, an N + type region -P - type region -N + type region -P - type region -N + type region is formed concentrically from the center, and two Zener diodes are connected in series. Further, the polysilicon upper surface is covered with the interlayer insulating film 50 in the actual operation region 35, and the gate pad electrode 31 and the N + type region at the center of the Zener diode 32 are in contact with each other.
Since the PN junction forming the Zener diode 32 is formed of polysilicon, a closed loop shape is adopted concentrically so that the junction end is not exposed on the side surface of the polysilicon. For example, when a voltage of 30 V is applied to the gate oxide film, a Zener breakdown voltage of 30 V or less is required for the Zener diode 32. Since the Zener breakdown voltage per PN junction is 6 to 8 V, two PN junctions are concentric. What is necessary is just to form it in series above.
【００１７】図１０にかかるパワーＭＯＳＦＥＴ３０の
等価回路図を示す。この図によれば、ゲート端子Ｇとソ
ース端子Ｓ間に双方向のツェナーダイオードＺD（図８
符号３２）が接続される。なおダイオードＤIは基板
ダイオードであり、ドレイン端子Ｄとソース端子Ｓ間に
接続される。FIG. 10 shows an equivalent circuit diagram of the power MOSFET 30. According to this figure, a bidirectional Zener diode Z D is provided between the gate terminal G and the source terminal S (FIG. 8).
Reference numeral 32) is connected. Note diode D I is a substrate diode, is connected between the drain terminal D and the source terminal S.
【００１８】[0018]
【発明が解決しようとする課題】かかる従来のＭＯＳＦ
ＥＴではゲート酸化膜を静電破壊などから防止するた
め、双方向のツェナーダイオードをソース電極−ゲート
電極間に設けていた。また、そのＭＯＳＦＥＴを用いた
二次電池の充放電用保護回路では、コントロールＩＣか
らＭＯＳＦＥＴのゲート電極−ソース電極間に絶対最大
定格を越える電圧が印可される場合がある。SUMMARY OF THE INVENTION Such a conventional MOSF
In ET, a bidirectional Zener diode is provided between a source electrode and a gate electrode in order to prevent a gate oxide film from being damaged by electrostatic discharge. Also, in a charge / discharge protection circuit for a secondary battery using the MOSFET, a voltage exceeding an absolute maximum rating may be applied between the gate electrode and the source electrode of the MOSFET from the control IC.
【００１９】すなわち、図６に示すようにコントロール
ＩＣの内部に寄生ＰＮＰトランジスタＴｒ１が形成さ
れ、この寄生ＰＮＰトランジスタのｈFEにより3番端子
の電圧が１５Ｖ以上になり、パワーＭＯＳＦＥＴＱ２の
ゲート−ソース間電圧ＶGSが定格オーバーになってしま
う。[0019] That is, the parasitic PNP transistor Tr1 is formed inside the control IC 6, the voltage of the third terminal by h FE of the parasitic PNP transistor is above 15V, the gate of the power MOSFET Q2 - between the source The voltage V GS exceeds the rating.
【００２０】そこで、誤動作防止のためにＭＯＳＦＥＴ
のゲート電極とソース電極の間に外付けで並列に保護用
のツェナーダイオードを接続して保護していた。しか
し、この外付けのツェナーダイオードのために保護回路
の小型化を阻害する大きな要因となっており、また部品
点数も増加してしまう問題があった。Therefore, in order to prevent malfunction, MOSFET
A protective zener diode is externally connected in parallel between the gate electrode and the source electrode. However, the external Zener diode is a major factor that hinders the miniaturization of the protection circuit, and there is a problem that the number of components increases.
【００２１】[0021]
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、半導体基板上に多数のＭＯＳトランジスタ
のセルが配列された実動作領域と該実動作領域上に設け
られ前記ＭＯＳトランジスタの各セルのソース領域と接
続されたソース電極と前記ＭＯＳトランジスタの各セル
のゲート電極と接続されたゲートパッド電極とをそれぞ
れ備えた第1のＭＯＳＦＥＴおよび第2のＭＯＳＦＥＴを
前記半導体基板にドレイン領域を共通に形成した１チッ
プデュアル型ＭＯＳＦＥＴにおいて、前記第1および第2
のＭＯＳＦＥＴの一方または両方の前記ソース電極と前
記ゲート電極の間で且つ前記ゲートパッド電極の直下の
前記半導体基板にツェナーダイオードを設けることを特
徴とし、従来ＭＯＳＦＥＴに内蔵されていたポリシリコ
ンで形成した双方向のツェナーダイオードの代わりに半
導体基板に設けた一方向のツェナーダイオードを設けて
保護するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and has been made in consideration of the above-mentioned problems, and has an actual operation area in which a large number of MOS transistor cells are arranged on a semiconductor substrate. A first MOSFET and a second MOSFET each having a source electrode connected to a source region of a cell and a gate pad electrode connected to a gate electrode of each cell of the MOS transistor have a drain region shared by the semiconductor substrate. In the one-chip dual type MOSFET formed in the above, the first and second
Characterized in that a Zener diode is provided on the semiconductor substrate between one or both of the source electrode and the gate electrode and directly below the gate pad electrode, and is formed of polysilicon conventionally incorporated in the MOSFET. Instead of a bidirectional Zener diode, a unidirectional Zener diode provided on a semiconductor substrate is provided for protection.
【００２２】また、二次電池に直列に接続されたドレイ
ン共通接続した２個のパワーＭＯＳＦＥＴをコントロー
ルＩＣによりオンオフ制御して充放電の制御を行う保護
回路装置において、一方または両方の前記ＭＯＳＦＥＴ
のゲート電極パッド下にツェナーダイオードを設け、前
記コントロールＩＣの寄生トランジスタにより発生する
寄生電流を前記ツェナーダイオードで逃がすことを特徴
とし、外付けでツェナーダイオードを接続しないことに
より保護回路を小型化し、部品点数の削減を実現するも
のである。Also, in a protection circuit device for controlling charging / discharging by controlling on / off of two power MOSFETs connected in common to drains connected in series to a secondary battery by a control IC, one or both of the MOSFETs
A Zener diode is provided under the gate electrode pad of (1), and a parasitic current generated by a parasitic transistor of the control IC is released by the Zener diode. It is intended to reduce the number of points.
【００２３】[0023]
【発明の実施の形態】本発明のＭＯＳＦＥＴは、半導体
基板上に多数のＭＯＳトランジスタのセルが配列された
実動作領域と該実動作領域上に設けられ前記ＭＯＳトラ
ンジスタの各セルのソース領域と接続されたソース電極
と前記ＭＯＳトランジスタの各セルのゲート電極と接続
されたゲートパッド電極とをそれぞれ備えた第1のＭＯ
ＳＦＥＴおよび第2のＭＯＳＦＥＴを前記半導体基板に
ドレイン領域を共通に形成した１チップデュアル型ＭＯ
ＳＦＥＴにおいて、第1および第2のＭＯＳＦＥＴの一方
または両方のソース電極とゲート電極の間で且つゲート
パッド電極の直下の半導体基板にツェナーダイオードを
設けるものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A MOSFET according to the present invention is connected to an actual operating region in which a large number of MOS transistor cells are arranged on a semiconductor substrate and a source region of each cell of the MOS transistor provided on the actual operating region. A first MO having a source electrode and a gate pad electrode connected to a gate electrode of each cell of the MOS transistor, respectively.
One-chip dual type MO in which an SFET and a second MOSFET are commonly formed on the semiconductor substrate with a drain region.
In the SFET, a Zener diode is provided between the source electrode and the gate electrode of one or both of the first and second MOSFETs and on the semiconductor substrate immediately below the gate pad electrode.
【００２４】本発明の実施の形態を図１から図５を参照
して詳細に説明する。An embodiment of the present invention will be described in detail with reference to FIGS.
【００２５】図１に本発明の1チップデュアル型パワー
ＭＯＳＦＥＴの平面図を示す。１チップデュアル型ＭＯ
ＳＦＥＴは２個のパワーＭＯＳＦＥＴ１０を１チップに
集積化して表面にソース電極７とゲートパッド電極１を
有し、裏面全面には金属が蒸着されており、２個のパワ
ーＭＯＳＦＥＴ１０に共通でドレイン電極（図示せず）
を設けている。各パワーＭＯＳＦＥＴ１０はチップの中
心線Ｘ−Ｘに対して線対称に配置され、それぞれのゲー
トパッド電極１は独立してチップのコーナー部分に線対
称に配置される。FIG. 1 is a plan view of a one-chip dual type power MOSFET of the present invention. One-chip dual type MO
The SFET has two power MOSFETs 10 integrated on one chip and has a source electrode 7 and a gate pad electrode 1 on the front surface, metal is deposited on the entire back surface, and a drain electrode (common) is shared by the two power MOSFETs 10. (Not shown)
Is provided. The power MOSFETs 10 are arranged symmetrically with respect to the center line XX of the chip, and the respective gate pad electrodes 1 are independently arranged symmetrically at the corners of the chip.
【００２６】図２に１個のパワーＭＯＳＦＥＴ１０の詳
細な構造を示す。パワーＭＯＳＦＥＴ１０はゲートパッ
ド電極１と、ツェナーダイオード２と、ゲート連結電極
４と実動作領域５とソース電極７とで構成される。FIG. 2 shows a detailed structure of one power MOSFET 10. The power MOSFET 10 includes a gate pad electrode 1, a Zener diode 2, a gate connection electrode 4, an actual operation area 5, and a source electrode 7.
【００２７】ゲートパッド電極１はツェナーダイオード
２上に設けられ、ツェナーダイオード２とコンタクトし
ている。また、点線の丸印で示すようにボンディングワ
イヤーで電極の取り出しが行われる。The gate pad electrode 1 is provided on the Zener diode 2 and is in contact with the Zener diode 2. Further, as shown by a dotted circle, the electrode is taken out by a bonding wire.
【００２８】ツェナーダイオード２はＰ型のチャネル層
に、ＭＯＳＦＥＴのＮ+型ソース領域の不純物を導入し
て、ゲートパッド電極１の下にドーナツ状の点線で示す
ように形成され、Ｎ+型のカソードはゲートパッド電極
１とコンタクトし、Ｐ型のアノードは最外周は各セル６
のソース電極と連結される。このツェナーダイオード２
は、ゲート酸化膜の破壊を防止するために設けられる。The Zener diode 2 has a channel layer of P type, by introducing an impurity of the MOSFET of the N + -type source region, it is formed as shown in donut-shaped dotted line under the gate pad electrode 1, the N + -type The cathode is in contact with the gate pad electrode 1, and the P-type anode is the outermost periphery of each cell 6.
Is connected to the source electrode of This Zener diode 2
Is provided to prevent the gate oxide film from being destroyed.
【００２９】ゲート連結電極４は各セル６のゲート電極
と接続され且つ実動作領域５の周囲に配置されている。The gate connection electrode 4 is connected to the gate electrode of each cell 6 and is arranged around the actual operation area 5.
【００３０】実動作領域５はこの中にパワーＭＯＳＦＥ
Ｔを構成する多数のＭＯＳトランジスタのセル６が配列
されている。The actual operation area 5 includes a power MOSFE therein.
A large number of MOS transistor cells 6 constituting T are arranged.
【００３１】ソース電極７は実動作領域５上に各セル６
のソース領域と接続して設けられる。また、点線の丸印
で示すようにボンディングワイヤが熱厚着され、電極の
取り出しを行う。The source electrode 7 is disposed on the actual operation area 5 in each cell 6.
Is provided in connection with the source region of. Further, as shown by a dotted circle, a bonding wire is thermally thickened to take out the electrode.
【００３２】シールド電極８はその下のアニュラーリン
グとコンタクトして、チップ終端への空乏層の拡がりを
抑える。The shield electrode 8 contacts the annular ring below the shield electrode 8 to prevent the depletion layer from spreading to the chip end.
【００３３】図３に図１のＡ−Ａ線の断面図を示す。
尚、図１および図２に示すものと同一構成要素は同一符
号とする。FIG. 3 is a sectional view taken along the line AA of FIG.
The same components as those shown in FIGS. 1 and 2 have the same reference numerals.
【００３４】パワーＭＯＳＦＥＴ１０は半導体基板１１
上のチャネル層１３に設けたトレンチ１４とトレンチ１
４内に形成したトレンチ型のＭＯＳＦＥＴのセル６と半
導体基板１１に設けたＰ型領域２１およびＮ+型領域２
２からなる一方向のツェナーダイオード２から構成され
る。The power MOSFET 10 includes a semiconductor substrate 11
Trench 14 and trench 1 provided in upper channel layer 13
4 and a P-type region 21 and an N + -type region 2 provided in a semiconductor substrate 11.
2 comprises a one-way Zener diode 2.
【００３５】図３の左側はトレンチ型のセル６の断面構
造を示す。The left side of FIG. 3 shows the sectional structure of the trench type cell 6.
【００３６】チャネル層１３はＮ+型の半導体基板１１
の上にＮ-型のエピタキシャル層からなるドレイン領域
１２を設け、その表面にＰ型のイオンをドープして形成
する。The channel layer 13 is an N + type semiconductor substrate 11
A drain region 12 made of an N -- type epitaxial layer is provided on the substrate, and the surface thereof is formed by doping P-type ions.
【００３７】トレンチ１４は、半導体基板１１をエッチ
ングし、チャネル層１３を貫通し、ドレイン領域１２ま
で到達させる。The trench 14 is formed by etching the semiconductor substrate 11, penetrating the channel layer 13, and reaching the drain region 12.
【００３８】各セル６は、トレンチ１４の内壁をゲート
酸化膜１５で被膜し、トレンチ１４にポリシリコンを充
填後、不純物を導入して低抵抗化を図り、ゲート電極１
６を設けて形成する。トレンチ１４に隣接したチャネル
層１３表面にはＮ+型のソース領域１８が形成され、隣
り合う２つのセルのソース領域１８間のチャネル層１３
表面にはＰ+型のボディコンタクト領域１９が形成され
る。さらにチャネル層１３にはソース領域１８からトレ
ンチ１４に沿ってチャネル領域１７が形成される。In each of the cells 6, the inner wall of the trench 14 is coated with a gate oxide film 15, and after filling the trench 14 with polysilicon, an impurity is introduced to reduce the resistance.
6 is formed. An N + type source region 18 is formed on the surface of the channel layer 13 adjacent to the trench 14, and the channel layer 13 between the source regions 18 of two adjacent cells is formed.
A P + type body contact region 19 is formed on the surface. Further, a channel region 17 is formed in the channel layer 13 from the source region 18 along the trench 14.
【００３９】かかるセル６は図２の実動作領域５に多数
個配列される。具体的には小さい四角で表示したものが
１個のセルである。A large number of such cells 6 are arranged in the actual operation area 5 of FIG. Specifically, one cell is represented by a small square.
【００４０】ソース電極７は、トレンチ１４上を層間絶
縁膜２０で覆い、その上にソース領域１８およびボディ
コンタクト領域１９にコンタクトするように設ける。The source electrode 7 is provided so as to cover the trench 14 with an interlayer insulating film 20 and to contact the source region 18 and the body contact region 19 thereon.
【００４１】図３の右側に、本発明の第１の特徴である
ＭＯＳＦＥＴに内蔵されるゲート電極−ソース電極間の
保護用ツェナーダイオードを示す。On the right side of FIG. 3, there is shown a Zener diode for protection between a gate electrode and a source electrode built in a MOSFET, which is a first feature of the present invention.
【００４２】このツェナーダイオード２は、半導体基板
表面に不純物を拡散してＰＮ接合を形成し、一方向のツ
ェナーダイオード２とする。つまり、チャネル層１３を
利用してＰ型領域２１とし、その表面に、ＭＯＳＦＥＴ
のセル６のソース領域１８のイオン注入と同時に、フォ
トレジストで選択的にＮ+型不純物を拡散してＮ+型領域
２２を形成する。これにより、ドーナツ状のＰＮ接合を
有する一方向のツェナーダイオード２が形成される。This Zener diode 2 forms a PN junction by diffusing impurities into the surface of the semiconductor substrate to form a one-way Zener diode 2. That is, the P-type region 21 is formed by using the channel layer 13 and the MOSFET is
Simultaneously with the ion implantation of the source region 18 of the cell 6, the N + -type impurity is selectively diffused with a photoresist to form the N + -type region 22. Thus, a unidirectional Zener diode 2 having a donut-shaped PN junction is formed.
【００４３】ツェナーダイオード２の表面は、ＭＯＳＦ
ＥＴのセル６上面を覆う層間絶縁膜２０で覆い、Ｎ+型
領域２２およびＰ型領域２１にそれぞれコンタクト孔を
形成する。さらにＭＯＳＦＥＴのソース電極７の形成と
同時に金属を全面に付着して所望の形状にエッチングし
て、Ｐ型領域２１をソース電極７に接続し、Ｎ+型領域
２２をゲート電極１６に接続させる。The surface of the Zener diode 2 is MOSF
The upper surface of the ET cell 6 is covered with an interlayer insulating film 20, and contact holes are formed in the N + type region 22 and the P type region 21, respectively. Further, at the same time as the formation of the source electrode 7 of the MOSFET, a metal is deposited on the entire surface and etched into a desired shape, so that the P-type region 21 is connected to the source electrode 7 and the N + -type region 22 is connected to the gate electrode 16.
【００４４】これにより図２に示すようにドーナツ状に
形成されたＰ型領域２１と、Ｎ+型領域２２からなるツ
ェナーダイオード２が形成され、このツェナーダイオー
ド２はゲートパッド電極１の直下に配置される。As a result, as shown in FIG. 2, a zener diode 2 composed of a donut-shaped P-type region 21 and an N + -type region 22 is formed, and this zener diode 2 is disposed immediately below the gate pad electrode 1. Is done.
【００４５】図４に本発明のパワーＭＯＳＦＥＴの等価
回路図を示す。ゲート端子Ｇとソース端子Ｓ間にツェナ
ーダイオードＺD（図２ 符号２）が接続される。なお
ダイオードＤIは基板ダイオードであり、ドレイン端子
Ｄとソース端子Ｓ間に接続される。FIG. 4 shows an equivalent circuit diagram of the power MOSFET of the present invention. A Zener diode Z D (2 in FIG. 2) is connected between the gate terminal G and the source terminal S. Note diode D I is a substrate diode, is connected between the drain terminal D and the source terminal S.
【００４６】従来は正負の保護電圧を考慮して双方向の
ツェナーダイオードを設けていたが、二次電池の充放電
用保護回路に使用されるＭＯＳＦＥＴに関しては、ソー
ス側に異常電圧が印加されたときはツェナーダイオード
２の順方向立ち上がり電圧0.6Ｖで保護され、ゲート側
に異常電圧が印加されたときは、ツェナーダイオード２
の１３〜１４Ｖのツェナー降伏電圧により保護されるの
で、従来通りゲート酸化膜１５を破壊から保護できる。Conventionally, a bidirectional Zener diode is provided in consideration of the positive and negative protection voltages. However, an abnormal voltage is applied to the source of the MOSFET used in the charge / discharge protection circuit of the secondary battery. In this case, the Zener diode 2 is protected by a forward rising voltage of 0.6 V, and when an abnormal voltage is applied to the gate side, the Zener diode 2 is protected.
Of 13 to 14 V, the gate oxide film 15 can be protected from destruction as before.
【００４７】図５に本発明の第２の特徴である、上記の
ＭＯＳＦＥＴを用いた具体的なバッテリーマネージメン
トを行う保護回路を示す。FIG. 5 shows a specific protection circuit for performing battery management using the MOSFET, which is the second feature of the present invention.
【００４８】本発明の保護回路は、二次電池に直列に接
続されたドレイン共通接続した２個のパワーＭＯＳＦＥ
ＴをコントロールＩＣによりオンオフ制御して充放電の
制御を行う保護回路装置において、一方または両方の前
記ＭＯＳＦＥＴのゲート電極パッド下にツェナーダイオ
ードを設け、前記コントロールＩＣの寄生トランジスタ
により発生する寄生電流を前記ツェナーダイオードで逃
がすものである。The protection circuit according to the present invention comprises two power MOSFETs connected in series to the secondary battery and connected to the drain in common.
In a protection circuit device for controlling charging / discharging by controlling ON / OFF of T by a control IC, a Zener diode is provided below a gate electrode pad of one or both of the MOSFETs, and a parasitic current generated by a parasitic transistor of the control IC is controlled by the control IC. It escapes with a Zener diode.
【００４９】リチュウムイオン電池ＬｉＢに直列に２個
のパワーＭＯＳＦＥＴＱ１、Ｑ２を有する１チップデュ
アル型のパワーＭＯＳＦＥＴを接続し、リチュウムイオ
ン電池ＬｉＢの電圧をコントロールＩＣで検知しながら
２個のパワーＭＯＳＦＥＴＱ１、Ｑ２ のオンオフ制御
を行って過充電、過放電あるいは負荷ショートからリチ
ュウムイオン電池ＬｉＢを保護している。２個のパワー
ＭＯＳＦＥＴＱ１、Ｑ２はドレイン電極Ｄを共通接続
し、両端にそれぞれのソース電極Ｓが配置され、各々の
ゲート電極ＧはコントロールＩＣに接続されている。ま
た、一方向のツェナーダイオードがソース電極Ｓおよび
ゲート電極Ｇの間に接続されている。A one-chip dual type power MOSFET having two power MOSFETs Q1 and Q2 is connected in series with the lithium ion battery LiB, and the two power MOSFETs Q1 and Q2 are detected while detecting the voltage of the lithium ion battery LiB with the control IC. To protect the lithium-ion battery LiB from overcharging, overdischarging, or load shorting. The two power MOSFETs Q1 and Q2 have a drain electrode D connected in common, a source electrode S disposed at both ends, and a gate electrode G connected to a control IC. A one-way Zener diode is connected between the source electrode S and the gate electrode G.
【００５０】通常の放充電のメカニズムは従来技術と同
様なので説明は省略するが、コントロールＩＣの寄生Ｐ
ＮＰトランジスタＴｒ１により3番端子に過電圧が発生
した場合には、ＭＯＳＦＥＴに内蔵したツェナーダイオ
ードにより過電圧を逃がすことが可能である。The mechanism of the normal discharging and charging is the same as that of the prior art, and the description is omitted.
When an overvoltage is generated at the third terminal by the NP transistor Tr1, the overvoltage can be released by a Zener diode built in the MOSFET.
【００５１】従って、従来の外付けの保護用ツェナーダ
イオードが不要になるため、部品点数の削減および保護
基板の省スペース化が可能となる。Accordingly, since the conventional external protective Zener diode is not required, the number of components can be reduced and the space for the protective substrate can be reduced.
【００５２】また、本発明は、従来のトレンチ構造のセ
ル６を形成するプロセスを変更することなく、実施でき
る利点も有する。The present invention also has an advantage that it can be implemented without changing the process of forming the conventional trench-structured cell 6.
【００５３】なお、この場合の一方向のツェナーダイオ
ードは1チップデュアル型ＭＯＳＦＥＴのうち、一方の
みでもよいし両方に内蔵してもよい。In this case, the one-way Zener diode may be provided in only one of the one-chip dual MOSFETs or may be incorporated in both.
【００５４】[0054]
【発明の効果】本発明に依れば、第１にこの半導体基板
に形成した一方向のツェナーダイオードで、充分にＭＯ
ＳＦＥＴのゲート酸化膜を静電破壊などから防止でき
る。According to the present invention, first, the unidirectional Zener diode formed on the semiconductor substrate can sufficiently reduce the MO.
The gate oxide film of the SFET can be prevented from being damaged by static electricity.
【００５５】第２に、本発明のＭＯＳＦＥＴを二次電池
充放電用保護回路に使用した場合、コントロールＩＣか
らＭＯＳＦＥＴのゲート電極−ソース電極間に過電圧が
発生しても、ＭＯＳＦＥＴに内蔵の個々の一方向のツェ
ナーダイオードにより保護することができる。Second, when the MOSFET of the present invention is used in a protection circuit for charging / discharging a secondary battery, even if an overvoltage occurs between the gate electrode and the source electrode of the MOSFET from the control IC, each of the individual MOSFETs built in the MOSFET is not affected. It can be protected by a one-way Zener diode.
【００５６】従って、外付けの保護用ツェナーダイオー
ドが不要になるため、部品点数の削減および保護基板の
省スペース化が可能となる。Accordingly, since an external protective zener diode is not required, the number of components can be reduced and the space for the protective substrate can be reduced.
【００５７】また、本発明は、従来のトレンチ構造のセ
ル６を形成するプロセスを変更することなく、実施でき
る利点も有する。The present invention also has an advantage that it can be implemented without changing the process for forming the conventional trench-structured cell 6.
【図１】本発明のＭＯＳＦＥＴの保護装置を説明する平
面図である。FIG. 1 is a plan view illustrating a MOSFET protection device according to the present invention.
【図２】本発明のＭＯＳＦＥＴの保護装置を説明する平
面図である。FIG. 2 is a plan view illustrating a MOSFET protection device according to the present invention.
【図３】本発明のＭＯＳＦＥＴの保護装置を説明する断
面図である。FIG. 3 is a cross-sectional view illustrating a MOSFET protection device according to the present invention.
【図４】本発明のＭＯＳＦＥＴの保護装置を説明する等
価回路図である。FIG. 4 is an equivalent circuit diagram illustrating a MOSFET protection device according to the present invention.
【図５】本発明の二次電池の充放電用保護回路を説明す
る回路図である。FIG. 5 is a circuit diagram illustrating a charge / discharge protection circuit for a secondary battery according to the present invention.
【図６】従来の二次電池の充放電用保護回路を説明する
回路図である。FIG. 6 is a circuit diagram illustrating a conventional protection circuit for charging and discharging a secondary battery.
【図７】従来のＭＯＳＦＥＴの保護装置を説明する平面
図である。FIG. 7 is a plan view illustrating a conventional MOSFET protection device.
【図８】従来のＭＯＳＦＥＴの保護装置を説明する平面
図である。FIG. 8 is a plan view illustrating a conventional MOSFET protection device.
【図９】従来のＭＯＳＦＥＴの保護装置を説明する断面
図である。FIG. 9 is a cross-sectional view illustrating a conventional MOSFET protection device.
【図１０】従来のＭＯＳＦＥＴの保護装置を説明する等
価回路図である。FIG. 10 is an equivalent circuit diagram illustrating a conventional MOSFET protection device.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｈ 7/16 Ｈ０３Ｋ 17/08 Ｃ 9/04 Ｈ０１Ｌ 27/04 Ｈ Ｈ０３Ｋ 17/08 Ｅ 17/687 Ｈ０３Ｋ 17/687 Ａ (72)発明者 江藤 弘樹 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F038 BE07 BE09 BH02 BH03 BH05 BH13 BH15 EZ15 5G013 AA02 AA16 BA02 CB03 DA10 5G053 AA09 BA04 CA05 DA02 EA09 EC03 5J055 AX34 AX43 AX44 BX16 CX00 DX13 DX22 DX72 EY01 EY10 EY12 EY13 EY17 EY29 EZ57 GX01 GX07 GX08 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H02H 7/16 H03K 17/08 C 9/04 H01L 27/04 H H03K 17/08 E 17/687 H03K 17 / 687 A (72) Inventor Hiroki Eto 2-5-5 Keihanhondori, Moriguchi-shi, Osaka F-term (reference) 5F038 BE07 BE09 BH02 BH03 BH05 BH13 BH15 EZ15 5G013 AA02 AA16 BA02 CB03 DA10 5G053 AA09 BA04 CA05 DA02 EA09 EC03 5J055 AX34 AX43 AX44 BX16 CX00 DX13 DX22 DX72 EY01 EY10 EY12 EY13 EY17 EY29 EZ57 GX01 GX07 GX08
Claims (4)
のセルが配列された実動作領域と該実動作領域上に設け
られ前記ＭＯＳトランジスタの各セルのソース領域と接
続されたソース電極と前記ＭＯＳトランジスタの各セル
のゲート電極と接続されたゲートパッド電極とをそれぞ
れ備えた第1のＭＯＳＦＥＴおよび第2のＭＯＳＦＥＴを
前記半導体基板にドレイン領域を共通に形成した１チッ
プデュアル型ＭＯＳＦＥＴにおいて、 前記第1および第2のＭＯＳＦＥＴの一方または両方の前
記ソース電極と前記ゲート電極の間で且つ前記ゲートパ
ッド電極の直下の前記半導体基板にツェナーダイオード
を設けることを特徴とするＭＯＳＦＥＴ。1. An actual operation region in which a number of MOS transistor cells are arranged on a semiconductor substrate, a source electrode provided on the actual operation region and connected to a source region of each cell of the MOS transistor, and the MOS transistor A one-chip dual-type MOSFET in which a first MOSFET and a second MOSFET each having a gate pad electrode connected to a gate electrode of each cell are formed in common with a drain region on the semiconductor substrate; A MOSFET, wherein a Zener diode is provided on the semiconductor substrate between one or both of the source electrode and the gate electrode of the second MOSFET and directly below the gate pad electrode.
ートパッド電極はそれぞれ独立して、チップの中心線に
対して線対称に配置されることを特徴とする請求項１に
記載のＭＯＳＦＥＴ。2. The MOSFET according to claim 1, wherein said gate pad electrodes of said first and second MOSFETs are independently arranged symmetrically with respect to a center line of a chip.
通接続した２個のパワーＭＯＳＦＥＴをコントロールＩ
Ｃによりオンオフ制御して充放電の制御を行う保護回路
装置において、 一方または両方の前記ＭＯＳＦＥＴのゲート電極パッド
下にツェナーダイオードを設け、前記コントロールＩＣ
の寄生トランジスタにより発生する寄生電流を前記ツェ
ナーダイオードで逃がすことを特徴とするＭＯＳＦＥＴ
を用いた保護回路装置。3. A control circuit comprising two power MOSFETs connected in series to a secondary battery and connected in common to a drain.
In a protection circuit device for controlling charging and discharging by controlling on / off by C, a Zener diode is provided under a gate electrode pad of one or both of the MOSFETs.
Characterized in that a parasitic current generated by a parasitic transistor is released by the Zener diode.
Protection circuit device.
でもよいことを特徴とする請求項３に記載のＭＯＳＦＥ
Ｔを用いた保護回路装置。4. The MOSFET according to claim 3, wherein said MOSFET may be a one-chip dual type.
Protection circuit device using T.
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|---|---|---|---|
| JP2000308618A JP2002118258A (en) | 2000-10-10 | 2000-10-10 | Mosfet and protective circuit device using that |
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