JP2002118055A - アライメントマーク、半導体装置および半導体装置の製造方法 - Google Patents

アライメントマーク、半導体装置および半導体装置の製造方法

Info

Publication number
JP2002118055A
JP2002118055A JP2000311069A JP2000311069A JP2002118055A JP 2002118055 A JP2002118055 A JP 2002118055A JP 2000311069 A JP2000311069 A JP 2000311069A JP 2000311069 A JP2000311069 A JP 2000311069A JP 2002118055 A JP2002118055 A JP 2002118055A
Authority
JP
Japan
Prior art keywords
substrate
hole
alignment mark
semiconductor device
alignment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000311069A
Other languages
English (en)
Other versions
JP3638250B2 (ja
Inventor
Nobuyuki Matsumoto
信之 松本
Yoku Ryu
翊 劉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2000311069A priority Critical patent/JP3638250B2/ja
Publication of JP2002118055A publication Critical patent/JP2002118055A/ja
Application granted granted Critical
Publication of JP3638250B2 publication Critical patent/JP3638250B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)

Abstract

(57)【要約】 【課題】 所望のアライメント精度を出すことができる
アライメントマークと、前記アライメントマークを用い
る半導体装置の製造方法とを提供することを目的とす
る。 【解決手段】 半導体装置21の基板22の素子25が
形成される第1面23から、第1面23の裏面である第
2面24にわたって貫通する貫通孔26に、樹脂27と
してベンゾシクロブテンを充填させて、樹脂27を第2
面24から突出させることによって、第2面24に露出
する貫通孔26をアライメントマーク28として用い
る。これによって、肉眼によるアライメントを容易に行
うことができるとともに、アライメント精度も向上す
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
において、半導体装置の基板の第1面に形成されている
パターンに合わせて、第1面の裏面である第2面にパタ
ーンを形成するときに用いるアライメントマーク、アラ
イメントマークを用いた半導体装置、およびその製造方
法に関する。
【0002】
【従来の技術】図14(1)は、従来技術である特開平
6−244073号公報に開示されている半導体装置1
を示す平面図であり、図14(2)は、その断面図であ
る。この従来技術では、支持基板2に固定される基板3
の、素子4を形成している第1面5から第1面5の裏面
である第2面6に向かって、ドライエッチングによって
孔7を形成する。その後、基板3の第2面6を研磨し
て、孔7を基板3の第2面6に露出させる。基板3の第
2面6にパターンを形成するときに、第2面6に露出し
ている孔7をアライメントマークとして用いる。これに
よって、基板3の第1面5と第2面6とを同時に観察す
る両面アライナが不必要になるとともに、半導体装置の
製造工程を簡略化できる。
【0003】
【発明が解決しようとする課題】このような従来技術で
は、以下のような問題が生じる。
【0004】図15(1)は、先述の従来技術におい
て、ウエットエッチングによって孔7Aを形成したとき
の半導体装置1Aを示す平面図であり、図15(2)
は、その断面図である。ウエットエッチングは、ドライ
エッチングと比べて簡便であり、容易に行うことができ
るが、図15(2)に示すように孔7Aが形成されてい
る基板3の結晶方位に従ってエッチングが進むので、孔
7Aは基板3の第1面5から第2面6に向かうにつれて
収縮するようなテーパ形状となり、孔7Aが基板3の第
2面6に露出する部分では、基板3の厚さが非常に薄く
なってしまう。このような現象は、基板3がGaAs、
InP、SiC、GaN、ZnSe、MoSなどの化合
物半導体で顕著に見受けられる。孔7Aの第2面6に露
出した部分の周辺は、基板3を研磨したことによって脆
くなっていて、研磨中に数μm〜数十μmの程度で孔7
Aの第2面6に露出した部分の大きさが変化するので、
この孔7Aをアライメントマークとして用いた場合に、
所望のアライメント精度を出すことができない。
【0005】さらに、孔7Aが基板3の第2面6に露出
する部分では、基板3の厚さが非常に薄くなり、図16
に示される半導体装置1Bのように、孔7Bの第2面6
に露出した部分の周辺が一部欠けて、本来のアライメン
トマークの中心L1と孔7Bの中心L2とが異なってし
まい、所望のアライメント精度を出すことができない。
【0006】また、アライメントマークとして用いる孔
を形成する方法であるウエットエッチングおよびドライ
エッチングにかかわらず、以下の問題が生じる。
【0007】基板3を研磨して、孔7を基板3の第2面
6に露出させたとき、研磨に用いた研磨材、潤滑油およ
び薬品が孔7に進入して、図17示すような基板3の孔
7の周辺に汚染部位8が作られる。
【0008】基板3の第1面5と支持基板2とを固定す
るために、紫外線剥離シートおよび熱剥離シートなどの
粘着シート9が用いられる。基板3をエッチングするの
に用いるエッチング薬液、および第2面6のパターン形
成後にレジストを剥離させるのに用いるレジスト洗浄用
の有機溶剤が孔7に進入して、図17に示すような孔7
の第1面5側の開口部の周辺の粘着シート9が、エッチ
ング薬液および有機溶剤によって化学変化して、粘着シ
ート9の粘着力を変化させるような部位10が形成され
る。前記部位10によって、粘着シート9から基板3を
剥離させることが困難になる。
【0009】図18(1)は、半導体装置1の基板3の
第2面6にレジスト11を塗布したものを示す平面図で
あり、図18(2)は、その断面図である。このとき、
孔7にレジスト11の一部であるレジスト11aが進入
する。孔7に進入したレジスト11aは、孔7内で不均
一になっていて、レジスト11を上方から見ると、レジ
スト11aの周辺が干渉模様になり、孔7を用いたアラ
イメントマークと、前記アライメントマークの周辺の境
界が不明瞭になる。このために、本来のアライメントマ
ークの中心L3とレジスト11aを通して見えるアライ
メントマークの中心L4とが異なり、所望のアライメン
ト精度が出なくなる。
【0010】したがって本発明の目的は、所望のアライ
メント精度を出すことができるアライメントマーク、前
記アライメントマークを用いる半導体装置、およびその
製造方法とを提供することである。
【0011】
【課題を解決するための手段】本発明は、基板の第1
面、および第1面の裏面である第2面に素子が形成され
る半導体装置に設けられるアライメントマークにおい
て、第1面から第2面に貫通した貫通孔に、第2面から
露出するように第1面から充填物が充填されたことを特
徴とするアライメントマークである。
【0012】本発明に従えば、基板の第2面の貫通孔が
露出している部分の周辺が充填物によって保護され、基
板の第2面を研磨するときに、前記部分の周辺が欠ける
ことを防ぐことができ、貫通孔の第2面の露出部分によ
るアライメントマークの形状が変化することを防ぐこと
ができる。また、貫通孔が充填されているので、研磨す
るときに、研磨剤、潤滑油および薬品が貫通孔に進入す
ることを防ぐことができ、基板の貫通孔の周辺部がこれ
らの進入物によって汚染されることを防ぐことができ
る。貫通孔が充填されているので、第2面をエッチング
したりレジストを除去したりするときに、貫通孔にエッ
チング薬液およびレジスト洗浄用有機溶剤が進入するこ
とを防ぐことができ、基板の第1面と支持基板とを固定
する粘着シートが前記薬液および溶剤によって化学変化
して、粘着力が変化して、基板と支持基板とを剥離させ
ることが困難になることを防ぐことができる。
【0013】また本発明は、前記充填物が、アライメン
トの観察に用いる可視光に対して透明であることを特徴
とする。
【0014】本発明に従えば、充填物が可視光に対して
透明であるので、肉眼による観察でアライメントを行う
ときに、基板の第2面に露出する貫通孔の輪郭が明瞭に
観察することができ、前記貫通孔をアライメントマーク
として用いることができる。
【0015】また本発明は、前記充填物が、その上に塗
布されるレジスト材料と比べて光吸収率が異なることを
特徴とする。
【0016】本発明に従えば、レジスト材料と充填物と
の光吸収率が異なるので、たとえば画像処理およびレー
ザ光の反射による観察で自動アライメントを行うとき
に、基板の第2面に露出する貫通孔の輪郭が明瞭に観察
することができ、前記貫通孔をアライメントマークとし
て用いることができる。
【0017】また本発明は、前記充填物が、基板の第2
面から突出していることを特徴とする。
【0018】本発明に従えば、充填物が基板の第2面か
ら突出して段差をなしているので、充填物の輪郭、すな
わち基板の第2面に露出する貫通孔の輪郭が明瞭に観察
することができるので、前記貫通孔をアライメントマー
クとして用いることができる。
【0019】また本発明は、前記充填物が、ベンゾシク
ロブテンから成ることを特徴とする。
【0020】本発明に従えば、ベンゾシクロブテンは可
視光のもとでは透明であり、孔への充填度が高いので、
肉眼によるアライメントが容易に行うことができるとと
もに、基板を保護することができる。
【0021】また本発明は、基板の第1面、および第1
面の裏面である第2面に素子のパターンを形成する半導
体装置の製造方法において、第1面から第2面に貫通す
る貫通孔を形成する貫通孔形成工程と、前記貫通孔に、
第2面から露出するように第1面から充填物を充填して
アライメントマークを形成する充填工程と、前記アライ
メントマークを用い、基板の第1面に形成された素子の
パターンに対して、第2面に形成する素子のパターンの
アライメントを行うアライメント工程と、第2面に素子
のパターンを形成する素子形成工程とを含むことを特徴
とする半導体装置の製造方法。
【0022】本発明に従えば、精度の高いアライメント
を行うことができる。また本発明は、基板の第1面、お
よび第1面の裏面である第2面に素子が形成される半導
体装置において、第1面から第2面に貫通した貫通孔
に、第2面から露出するように第1面から充填物が充填
されるアライメントマークを有することを特徴とする半
導体装置。
【0023】本発明に従えば、基板の第2面の貫通孔が
露出している部分の周辺が充填物によって保護され、基
板の第2面を研磨するときに、前記部分の周辺が欠ける
ことを防ぐことができ、貫通孔の第2面の露出部分によ
るアライメントマークの形状が変化することを防ぐこと
ができる。また、貫通孔が充填されているので、研磨す
るときに、研磨剤、潤滑油および薬品が貫通孔に進入す
ることを防ぐことができ、基板の貫通孔の周辺部がこれ
らの進入物によって汚染されることを防ぐことができ
る。貫通孔が充填されているので、第2面をエッチング
したりレジストを除去したりするときに、貫通孔にエッ
チング薬液およびレジスト洗浄用有機溶剤が進入するこ
とを防ぐことができ、基板の第1面と支持基板とを固定
する粘着シートが前記薬液および溶剤によって化学変化
して、粘着力が変化して、基板と支持基板とを剥離させ
ることが困難になることを防ぐことができる。
【0024】
【発明の実施の形態】図1は、本発明の実施の一形態で
ある半導体装置21の平面図である。図2は、図1の切
断面線II−IIから見た断面図である。円盤形状の基
板22の第1面23には、矩形状の素子25がマトリク
ス状に配置されている。基板22には、第1面23から
第1面23の裏面である第2面24に向かう十字型の貫
通孔26が形成されている。基板22の第1面23に、
樹脂27が塗布されている。樹脂27は、貫通孔26に
充填して、第2面24に露出し、第2面24から突出し
ている。これによって、第2面24に露出する貫通孔2
6は十字型のアライメントマーク28となる。樹脂27
は、素子25の一部を覆う。樹脂27から露出する素子
25は、半導体装置21の外部にワイヤボンド等で電気
信号を取り出す第1電極部29を有する。樹脂27の素
子25の周囲には、スクライビングの基準となる溝状の
スクライブライン30が形成される。スクライブライン
30が形成されている部分の樹脂27は、薄く仕上げら
れている。
【0025】本実施の形態において、基板22はGaA
s基板を用いる。また、樹脂27はベンゾシクロブテン
である(以後、樹脂27をベンゾシクロブテン27と表
記することがある)。ベンゾシクロブテンは、可視光の
もとでは肉眼で透明として認識されるとともに、孔への
充填度が高い。基板22の第2面24からベンゾシクロ
ブテン27が充填されているアライメントマーク28を
見ると、基板22の第2面24よりも盛り上がって見え
るだけでなく、透明に見えるので、アライメントマーク
28の輪郭を明瞭に観察することができる。また本実施
の形態では、アライメントマーク28が十字型であるこ
とにより、より高精度にアライメントを行うことができ
る。
【0026】本発明の半導体装置21の製造方法を説明
する。図3は、半導体装置21の製造における貫通孔形
成工程の前半を示す工程断面図である。まず、基板22
が薄くされる前の状態の基板22の素子25が配置され
る第1面23に、フォトレジスト31を塗布する。フォ
トレジスト31は、ノボラックポジ系レジストを用い
る。その後、紫外線を回路パターンが焼き付けられてい
るガラスマスクを通してフォトレジスト31に照射し、
フォトレジスト31の露光された部分を溶剤によって洗
浄し、フォトレジスト31の未露光の部分を残すことに
よって、レジストパターンが形成される。
【0027】前記レジストパターンを焼き固めた後に、
前記レジストパターンをマスクにして、エッチングが行
われる。エッチング溶液は、リン酸と過酸化水素と水と
の混合液、または塩酸と過酸化水素と水との混合液、ま
たは硫酸と過酸化水素と水との混合液を用いるものとす
る。ウエットエッチングによって、基板22の第1面2
3に開口し、底を有する孔26aが形成される。孔26
aは、第1面23から孔26aの底部までの深さdが、
d=20〜50μmとなるように形成される。孔26a
の深さdは、基板22を薄くするときの目標とする厚み
よりも大きくする。本実施の形態において、d=50μ
mとする。このようにして、基板22を薄くしたときに
貫通孔26となる孔26aが形成される。
【0028】孔26aを形成する他の方法として、前記
レジストパターンと基板22との間に、1000〜40
00Åの厚みのSiN膜およびSiO膜等の絶縁膜を挟
んで、前記レジストパターンをマスクにして、前記絶縁
膜をフッ酸またはフロン系のガスを用いてドライエッチ
ングして、前記絶縁膜のパターンをマスクにして、上述
のエッチング溶液を用いて基板22に孔26aを形成す
る方法がある。
【0029】また、基板22のエッチングを、塩素ガス
を用いたドライエッチングによって行う方法がある。こ
の場合、パターンの転写精度は、ウエットエッチングと
比べて非常に高精度で、数μm程度の寸法のパターンの
転写が可能である。
【0030】図4は、孔26aに充填物である樹脂27
を充填する充填工程を示す工程断面図である。基板22
の第1面23にあったフォトレジスト31が、酸素プラ
ズマ等によって灰化処理されて除去された後に、基板2
2の第1面23にベンゾシクロブテンが45%含まれる
メシチレン溶液を、スピンコート法によって塗布する。
基板22の回転数は2000rpm、塗布時間は1分と
する。その後、基板22を窒素雰囲気で、90℃で30
分、続いて150℃で10分、続いて250℃で10
分、さらに300℃で10分の熱処理する。熱処理によ
って、ベンゾシクロブテン27は硬化し、孔26aに充
填される。このとき、第1面23上のベンゾシクロブテ
ン27の厚さは、平坦な部分で4〜5μmであった。必
要に応じて、ベンゾシクロブテンの塗布と熱処理とを繰
り返してもよい。先述と同じ条件でベンゾシクロブテン
の塗布を行ったとき、第1面23上のベンゾシクロブテ
ン27の厚さは、平坦な部分で、およそ9〜10μmで
あった。ベンゾシクロブテンの1回の塗布でも、複数回
の塗布でも、孔26aに充填されるベンゾシクロブテン
27の量はほとんど変わらない。
【0031】ベンゾシクロブテン27が塗布された基板
22のベンゾシクロブテン27の上にフォトレジストを
塗布して、SF6 と酸素との混合ガスを用いた反応性イ
オンエッチングによって、素子25の第1電極部29の
開口パターン、およびスクライブライン30のパターン
を形成する。エッチングの条件は、150W、圧力5P
aで、時間を調整してエッチングを行う。エッチングに
要した時間は約10分であった。
【0032】スクライブライン30の部分のベンゾシク
ロブテン層27の厚さは、0.5μm以上で10μm以
下とする。スクライブライン30の部分のベンゾシクロ
ブテン層27の厚さが10μm以上であると、スクライ
ブライン30に沿ってダイシングを行うときに、ダイシ
ングソーのブレードを痛めてしまうが、この厚さが0.
5μm以上であると、基板22が化合物半導体である場
合、ベンゾシクロブテン27によって、基板22をダイ
シングするときにチップの縁に生じるチッピングを防ぐ
ことができるとともに、薄いチップをハンドリングする
ときに傷つきやすいチップの縁を保護することができ
る。以上のようにして、基板22を薄くする前の半導体
装置21である半導体装置21aが形成される。
【0033】図5は、半導体装置21の製造における貫
通孔形成工程の後半を示す工程断面図である。基板22
の第1面23に形成されたベンゾシクロブテン27が粘
着シート32によって支持基板33に粘着して、半導体
装置21aが支持基板33に固定される。支持基板33
として、シリコン基板、ガラス基板およびサファイア基
板等が用いられるが、本実施の形態において支持基板3
3は、表面の平坦性に優れるシリコン基板を用いるもの
とする。
【0034】粘着シート32として、通常の粘着シー
ト、加熱によって粘着部を剥離することができる熱剥離
シート、および紫外線の照射によって粘着部を剥離する
ことができる紫外線剥離シート等が用いられる。紫外線
剥離シートは、支持基板が透明なガラス基板であること
が必要であり、紫外線照射装置も必要となる。熱剥離シ
ートは、加熱によって剥離することができるので、簡便
で好ましい。また、通常の粘着シートには、加熱するこ
とによって粘着力が低下するものもあり、このような粘
着シートも使うことができる。これらの粘着シートは、
工程に応じて適宜選択してもよい。
【0035】基板22の第2面24をラッピング装置に
よって研磨して、基板22を所望の厚さにする。本実施
の形態の目標として、この厚さを40μmに設定した。
研磨が進むと、図5に示すような、基板22の第2面2
4に孔26aに充填されているベンゾシクロブテン27
が露出する。このときベンゾシクロブテン27は、第2
面24から突出せず、第2面24と同一平面にある。そ
の後、基板22の第2面24を、先述のエッチング溶液
を用いてウエットエッチングを行い、基板22を5μm
程度薄くする。このエッチングによって、図6に示すよ
うに、ベンゾシクロブテン27は第2面24から突出
し、アライメントマーク28が形成される。
【0036】先述の粘着シート、熱剥離シートおよび紫
外線剥離シートは、いずれも基板を固定するために接着
剤を用いており、基板を研磨するときに用いられる化学
薬品が接着剤に付着することによって接着剤が化学変化
をおこして変質して、接着剤の熱または紫外線によって
剥離できるという特性が失われ、剥離することができな
いこともある。
【0037】これに対して本発明では、貫通孔26に充
填物である樹脂(ベンゾシクロブテン)27を充填する
ことによって、研磨に用いる化学薬品、およびエッチン
グに用いるエッチング溶液が貫通孔26に進入すること
を防ぐことができる。これによって、接着剤の特性が失
われて剥離できなくなることを防ぐことができるととも
に、貫通孔26の内周面が汚染されることを防ぐことが
できる。
【0038】本発明のアライメントマーク28の利用方
法について説明する。本実施の形態において、半導体装
置21の基板22にバイアホールを形成するものとす
る。図7〜9は、半導体装置21の基板22の第2面2
4に半導体素子のパターンを形成する素子形成工程を示
す工程断面図である。半導体装置21の第2面24にフ
ォトレジスト34を塗布する。アライメントマーク28
を基準にして、マスク35に形成されるバイアホールパ
ターン36をアライメントするアライメント工程を経
て、光を照射してフォトレジスト34にバイアホールパ
ターン36を転写して、フォトレジスト34の露光部を
溶剤で溶かして図7に示されるようなフォトレジスト3
4にパターン37を形成する。
【0039】フォトレジスト34をマスクにして、基板
22のエッチングを行う。これによって、図8に示すよ
うな、基板22に第2面24から第1面23に貫通する
バイアホール38が形成される。このとき、素子25の
第2面24側の面は、バイアホール38に露出してい
る。バイアホール38に露出する素子25は半導体装置
21の外部にワイヤボンド等で電気信号を取り出す第2
電極部39となる。バイアホール38の中心と第2電極
部39の中心とのずれを測定することによって、アライ
メントのずれを判定することができる。その後、フォト
レジスト34を除去して、図9に示すような、基板22
の第2面24に回路パターンが形成される。
【0040】本実施の形態によれば、アライメントマー
ク28はベンゾシクロブテン27が充填された貫通孔2
6から成り、基板22の第2面24からベンゾシクロブ
テン27が突出しているので、肉眼で観察するときにア
ライメントマーク28の輪郭が明瞭に観察することがで
きる。
【0041】図10〜12は、本発明の他の実施の形態
である半導体装置21Aの製造工程を示す工程断面図で
ある。半導体装置21Aは、半導体装置21と同様にし
て製造される。半導体装置21Aにおいて、充填物であ
る樹脂27Aは、染料成分を除去したノボラックレジス
トを用いて、ノボラックレジストを充填した基板22の
第2面24に露出する貫通孔26をアライメントマーク
28Aとしている。ノボラックレジストは、色素が含ま
れている樹脂である。このような樹脂を充填物として用
いると、基板22の第2面24に露出する貫通孔26の
輪郭が不明瞭になるだけでなく、基板22の第2面24
にノボラック系フォトレジストを塗布して、第2面24
に露出する貫通孔26を基準にして所望のパターンの形
成をするためのアライメントを行うときに、塗布したフ
ォトレジストを通して第2面24に露出する貫通孔26
を見ることになるので、貫通孔26の輪郭が不明瞭なり
観察が困難になる。ノボラックレジストの染料成分を除
去することによって、ノボラックレジストの光の吸収特
性は、ノボラックレジストの上に塗布するレジストと大
きく異なるので、アライメントマーク28Aの境界が明
瞭になり、アライメント精度を向上することが可能であ
る。
【0042】基板22の素子25を有する第1面23側
から、半導体装置21のときと同様にして孔26aを形
成する。本実施の形態において、充填物である樹脂27
Aは、図10に示すように、基板22の第1面23の孔
26aの周辺だけを残すようにエッチングを行い、ハー
ドベークによって樹脂27Aを固定する。素子25およ
び樹脂27Aを含む第1面23が、粘着シート32によ
って支持基板33に粘着して、半導体装置21Aが支持
基板33に固定される。その後、基板22の第2面24
を研磨およびエッチングを行って基板22を薄くして、
図11に示すように、充填物である樹脂27Aが第2面
24から突出する。次に図12に示すように、半導体装
置21Aの第2面24にフォトレジスト34を塗布し、
アライメントマーク28Aを基準にしてパターンを形成
する。
【0043】図13は、本発明の実施の形態のアライメ
ントマークを用いた場合と、従来技術のアライメントマ
ークを用いた場合とのアライメント誤差のばらつきを示
すグラフである。図13の黒丸印は従来の技術のアライ
メントマークを用いた場合のアライメント誤差、白丸印
は本発明の実施の形態において、ベンゾシクロブテンの
アライメントマークを用いた場合のアライメント誤差、
黒四角印は本発明の実施の形態において、染料成分を除
去したノボラックレジストのアライメントマークを用い
た場合のアライメント誤差、白四角印は本発明の実施の
形態において、フォトレジストと同じ光吸収特性を持つ
ものをアライメントマークとして用いた場合のアライメ
ント誤差を示す。それぞれの方法でアライメントマーク
を形成した基板を各10枚ずつ用意して、各基板にフォ
トレジストを塗布してアライメントを行ってパターンを
形成し、そのパターンを元にして基板にバイアホールを
形成したときのバイアホールの中心と、素子の電極部の
中心とのアライメントのずれの値を測定して比較を行っ
た。図13の縦軸は各基板のアライメント誤差の平均値
を表している。基板毎のばらつきが小さいほど、アライ
メントマークが見やすく、アライメントが容易であると
いえる。
【0044】図13を参照すれば、本発明の実施の形態
のアライメントマークを用いると、従来技術と比べてア
ライメント誤差のばらつきが少ない。アライメントマー
クにベンゾシクロブテンを用いると、さらにばらつきを
抑えることができる。
【0045】本実施の形態において、アライメントマー
クの数は、基板上に2個としたが、1個でもよく、基板
上に適当な間隔をあけて2〜3個設けることによって、
さらに精度よくアライメントを行うことができる。
【0046】
【発明の効果】以上のように本発明によれば、基板の第
2面の貫通孔が露出している部分の周辺が充填物によっ
て保護され、基板の第2面を研磨するときに、前記部分
の周辺が欠けることを防ぐことができ、貫通孔の第2面
の露出部分によるアライメントマークの形状が変化する
ことを防ぐことができる。また、貫通孔が充填されてい
るので、研磨するときに、研磨剤、潤滑油および薬品が
貫通孔に進入することを防ぐことができ、基板の貫通孔
の周辺部がこれらの進入物によって汚染されることを防
ぐことができる。貫通孔が充填されているので、第2面
をエッチングしたりレジストを除去したりするときに、
貫通孔にエッチング薬液およびレジスト洗浄用有機溶剤
が進入することを防ぐことができ、基板の第1面と支持
基板とを固定する粘着シートが前記薬液および溶剤によ
って化学変化して、粘着力が変化して、基板と支持基板
とを剥離させることが困難になることを防ぐことができ
る。
【0047】また本発明によれば、充填物が可視光に対
して透明であるので、肉眼による観察でアライメントを
行うときに、基板の第2面に露出する貫通孔の輪郭が明
瞭に観察することができ、前記貫通孔をアライメントマ
ークとして用いることができる。
【0048】また本発明によれば、レジスト材料と充填
物との光吸収率が異なるので、たとえば画像処理および
レーザ光の反射による観察で自動アライメントを行うと
きに、基板の第2面に露出する貫通孔の輪郭が明瞭に観
察することができ、前記貫通孔をアライメントマークと
して用いることができる。
【0049】また本発明によれば、充填物が基板の第2
面から突出して段差をなしているので、充填物の輪郭、
すなわち基板の第2面に露出する貫通孔の輪郭が明瞭に
観察することができるので、前記貫通孔をアライメント
マークとして用いることができる。
【0050】また本発明によれば、ベンゾシクロブテン
は可視光のもとでは透明であり、孔への充填度が高いの
で、肉眼によるアライメントが容易に行うことができる
とともに、基板を保護することができる。
【0051】また本発明によれば、精度の高いアライメ
ントを行うことができる。また本発明によれば、基板の
第2面の貫通孔が露出している部分の周辺が充填物によ
って保護され、基板の第2面を研磨するときに、前記部
分の周辺が欠けることを防ぐことができ、貫通孔の第2
面の露出部分によるアライメントマークの形状が変化す
ることを防ぐことができる。また、貫通孔が充填されて
いるので、研磨するときに、研磨剤、潤滑油および薬品
が貫通孔に進入することを防ぐことができ、基板の貫通
孔の周辺部がこれらの進入物によって汚染されることを
防ぐことができる。貫通孔が充填されているので、第2
面をエッチングしたりレジストを除去したりするとき
に、貫通孔にエッチング薬液およびレジスト洗浄用有機
溶剤が進入することを防ぐことができ、基板の第1面と
支持基板とを固定する粘着シートが前記薬液および溶剤
によって化学変化して、粘着力が変化して、基板と支持
基板とを剥離させることが困難になることを防ぐことが
できる。
【図面の簡単な説明】
【図1】本発明の実施の形態の半導体装置21の平面図
である。
【図2】図1の切断面線II−IIから見た断面図であ
る。
【図3】半導体装置21の製造における貫通孔形成工程
の前半を示す工程断面図である。
【図4】孔26aに充填物である樹脂27を充填する充
填工程を示す工程断面図である。
【図5】半導体装置21の製造における貫通孔形成工程
の後半を示す工程断面図である。
【図6】半導体装置21にアライメントマーク28が形
成されたときの断面図である。
【図7】半導体装置21の基板22の第2面24に半導
体素子のパターンを形成する素子形成工程を示す工程断
面図である。
【図8】半導体装置21の基板22の第2面24に半導
体素子のパターンを形成する素子形成工程を示す工程断
面図である。
【図9】半導体装置21の基板22の第2面24に半導
体素子のパターンを形成する素子形成工程を示す工程断
面図である。
【図10】本発明の他の実施の形態である半導体装置2
1Aの製造工程を示す工程断面図である。
【図11】本発明の他の実施の形態である半導体装置2
1Aの製造工程を示す工程断面図である。
【図12】本発明の他の実施の形態である半導体装置2
1Aの製造工程を示す工程断面図である。
【図13】本発明の実施の形態のアライメントマークを
用いた場合と、従来技術のアライメントマークを用いた
場合とのアライメント誤差のばらつきを示すグラフであ
る。
【図14】従来技術である半導体装置1を示す平面図お
よび断面図である。
【図15】ウエットエッチングによって孔7を形成した
半導体装置1Aを示す平面図および断面図である。
【図16】半導体装置1Bを示す平面図および断面図で
ある。
【図17】汚染部位8および粘着シート9の粘着力を変
化させるような部位10が形成された半導体装置1を示
す平面図および断面図である。
【図18】半導体装置1の基板3の第2面6にレジスト
を塗布したものを示す平面図および断面図である。
【符号の説明】
21,21A 半導体装置 22 基板 23 第1面 24 第2面 25 素子 26 貫通孔 27 樹脂 28 アライメントマーク

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 基板の第1面、および第1面の裏面であ
    る第2面に素子が形成される半導体装置に設けられるア
    ライメントマークにおいて、 第1面から第2面に貫通した貫通孔に、第2面から露出
    するように第1面から充填物が充填されたことを特徴と
    するアライメントマーク。
  2. 【請求項2】 前記充填物が、アライメントの観察に用
    いる可視光に対して透明であることを特徴とする請求項
    1記載のアライメントマーク。
  3. 【請求項3】 前記充填物が、その上に塗布されるレジ
    スト材料と比べて光吸収率が異なることを特徴とする請
    求項1記載のアライメントマーク。
  4. 【請求項4】 前記充填物が、基板の第2面から突出し
    ていることを特徴とする請求項1〜3のいずれか1つに
    記載のアライメントマーク。
  5. 【請求項5】 前記充填物が、ベンゾシクロブテンから
    成ることを特徴とする請求項1〜3のいずれか1つに記
    載のアライメントマーク。
  6. 【請求項6】 基板の第1面、および第1面の裏面であ
    る第2面に素子のパターンを形成する半導体装置の製造
    方法において、 第1面から第2面に貫通する貫通孔を形成する貫通孔形
    成工程と、 前記貫通孔に、第2面から露出するように第1面から充
    填物を充填してアライメントマークを形成する充填工程
    と、 前記アライメントマークを用い、基板の第1面に形成さ
    れた素子のパターンに対して、第2面に形成する素子の
    パターンのアライメントを行うアライメント工程と、 第2面に素子のパターンを形成する素子形成工程とを含
    むことを特徴とする半導体装置の製造方法。
  7. 【請求項7】 基板の第1面、および第1面の裏面であ
    る第2面に素子が形成される半導体装置において、 第1面から第2面に貫通した貫通孔に、第2面から露出
    するように第1面から充填物が充填されるアライメント
    マークを有することを特徴とする半導体装置。
JP2000311069A 2000-10-11 2000-10-11 アライメントマークおよび半導体装置の製造方法 Expired - Fee Related JP3638250B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000311069A JP3638250B2 (ja) 2000-10-11 2000-10-11 アライメントマークおよび半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000311069A JP3638250B2 (ja) 2000-10-11 2000-10-11 アライメントマークおよび半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2002118055A true JP2002118055A (ja) 2002-04-19
JP3638250B2 JP3638250B2 (ja) 2005-04-13

Family

ID=18790898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000311069A Expired - Fee Related JP3638250B2 (ja) 2000-10-11 2000-10-11 アライメントマークおよび半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3638250B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165042A (ja) * 2004-12-02 2006-06-22 Sony Corp 転写装置、転写方法、及び、検査装置
JP2009076497A (ja) * 2007-09-18 2009-04-09 Shinko Electric Ind Co Ltd 半導体装置の製造方法
CN103713477A (zh) * 2012-09-28 2014-04-09 无锡华润上华半导体有限公司 双面光刻机的对位结构及对位方法
JP2015095659A (ja) * 2013-11-14 2015-05-18 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ギャップ充填方法
CN105283947A (zh) * 2013-06-13 2016-01-27 住友电气工业株式会社 制造碳化硅半导体器件的方法
JP2016197619A (ja) * 2015-04-02 2016-11-24 住友電気工業株式会社 半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法
KR20210038291A (ko) * 2019-09-27 2021-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 정렬 마크를 형성하기 위한 장치 및 방법
US11270950B2 (en) 2019-09-27 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming alignment marks

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006165042A (ja) * 2004-12-02 2006-06-22 Sony Corp 転写装置、転写方法、及び、検査装置
JP2009076497A (ja) * 2007-09-18 2009-04-09 Shinko Electric Ind Co Ltd 半導体装置の製造方法
CN103713477A (zh) * 2012-09-28 2014-04-09 无锡华润上华半导体有限公司 双面光刻机的对位结构及对位方法
CN105283947A (zh) * 2013-06-13 2016-01-27 住友电气工业株式会社 制造碳化硅半导体器件的方法
JP2015095659A (ja) * 2013-11-14 2015-05-18 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC ギャップ充填方法
KR20150056077A (ko) * 2013-11-14 2015-05-22 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 갭-충전 방법
KR102356815B1 (ko) * 2013-11-14 2022-01-27 롬 앤드 하스 일렉트로닉 머트어리얼즈 엘엘씨 갭-충전 방법
JP2016197619A (ja) * 2015-04-02 2016-11-24 住友電気工業株式会社 半導体素子形成用基板、半導体素子形成用基板の製造方法、及び半導体素子の製造方法
KR20210038291A (ko) * 2019-09-27 2021-04-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 정렬 마크를 형성하기 위한 장치 및 방법
US11270950B2 (en) 2019-09-27 2022-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming alignment marks
KR102421290B1 (ko) * 2019-09-27 2022-07-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 정렬 마크를 형성하기 위한 장치 및 방법

Also Published As

Publication number Publication date
JP3638250B2 (ja) 2005-04-13

Similar Documents

Publication Publication Date Title
US6680241B2 (en) Method of manufacturing semiconductor devices by dividing wafer into chips and such semiconductor devices
KR100588412B1 (ko) 반도체 웨이퍼 분할방법
EP1676310B1 (en) Method for preparing and assembling substrates
US8053337B2 (en) Method of manufacturing semiconductor device
US20060205182A1 (en) Method for manufacturing semiconductor device
US6063695A (en) Simplified process for the fabrication of deep clear laser marks using a photoresist mask
US9230939B2 (en) Method for producing image pickup apparatus, method for producing semiconductor apparatus, and joined wafer
US6020249A (en) Method for photo alignment after CMP planarization
JP2005303214A (ja) 半導体ウェーハの研削方法
TWI399817B (zh) 以樹脂保護膜覆蓋半導體基板的底面及側面之半導體裝置的製造方法
JP3638250B2 (ja) アライメントマークおよび半導体装置の製造方法
CA1205576A (en) Method of manufacturing an integrated circuit device
KR20100071909A (ko) 가공 기판 및 그 제조 방법
JP2010080769A (ja) 半導体装置の製造方法
US6828217B2 (en) Dicing process for GAAS/INP and other semiconductor materials
TWI594323B (zh) SOI wafer manufacturing method
US8926848B2 (en) Through hole forming method
CN113314404B (zh) 键合方法
JPH01305534A (ja) 半導体基板の製造方法
JP5332120B2 (ja) 半導体装置の製造方法
US4815208A (en) Method of joining substrates for planar electrical interconnections of hybrid circuits
KR100698098B1 (ko) 반도체 소자의 제조방법
JPH09162087A (ja) 貼り合わせ基板の製造方法
KR100842502B1 (ko) 실리콘 웨이퍼 제조방법
JP2010182757A (ja) 半導体ウエハ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040922

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041005

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041112

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050105

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050107

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees