JP2002110943A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。[0001] The present invention relates to a method for manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】従来、ＩＣ、ＬＳＩ等の半導体装置にお
いては、高集積化が求められているため、回路の中にキ
ャパシタ（容量）を有する半導体装置の場合、前記キャ
パシタを立体的に形成して、集積度を向上させるように
なっている。2. Description of the Related Art Conventionally, high integration is required for semiconductor devices such as ICs and LSIs. In the case of a semiconductor device having a capacitor (capacitance) in a circuit, the capacitor is formed three-dimensionally. Therefore, the degree of integration is improved.
【０００３】例えば、ＭＯＳＦＥＴによるメモリである
ＤＲＡＭの場合、電荷を蓄積するキャパシタと該キャパ
シタに電荷の書き込み及び読み出しを行うためのトラン
ジスタから成るメモリセルが、多数個集積されている。
そして、該メモリセルは、前記キャパシタに“１”又は
“０”に対応する電荷を蓄積し、該電荷がリーク電流に
より消失する前に、前記電荷を読み出し、リフレッシュ
を行うようになっているので、前記キャパシタの容量が
大きくなければならない。この場合、前記キャパシタの
容量が小さいと、ソフトエラーが発生したり、読み出し
電荷量が減少したりして、誤動作が発生してしまう。For example, in the case of a DRAM which is a memory using a MOSFET, a large number of memory cells each including a capacitor for storing electric charges and transistors for writing and reading electric charges to and from the capacitor are integrated.
The memory cell stores charge corresponding to "1" or "0" in the capacitor, and reads and refreshes the charge before the charge disappears due to a leak current. , The capacitance of the capacitor must be large. In this case, if the capacitance of the capacitor is small, a soft error occurs or the amount of read charge decreases, thereby causing a malfunction.
【０００４】しかし、半導体装置の集積度を高めていく
と、前記キャパシタが平面形状であるプレーナ型の構造
であると、前記キャパシタの面積を確保することができ
ず、前記キャパシタの容量を大きくすることができなく
なってしまう。However, as the degree of integration of the semiconductor device is increased, if the capacitor has a planar structure having a planar shape, the area of the capacitor cannot be secured, and the capacitance of the capacitor is increased. You will not be able to do it.
【０００５】そこで、半導体装置の集積度を高めても、
前記キャパシタの面積を確保して、容量を大きくするた
めに、基板に溝を形成してキャパシタを埋め込むトレン
チ型、トランジスタの上にキャパシタを持ち上げて形成
するスタック型等の３次元構造を有するキャパシタが提
供されている。Therefore, even if the degree of integration of the semiconductor device is increased,
In order to secure the area of the capacitor and increase the capacitance, a capacitor having a three-dimensional structure such as a trench type in which a groove is formed in a substrate to bury the capacitor and a stack type in which the capacitor is formed by lifting the capacitor over the transistor are known. Provided.
【０００６】ここで、前記３次元構造を有するキャパシ
タの製造方法の１例を説明する。なお、前記キャパシタ
の一方の電極であるストーレッジノード（蓄積電極）が
略シリンダ（円筒）形状の場合について、図面を参照し
ながら説明する。Here, one example of a method for manufacturing a capacitor having the three-dimensional structure will be described. The case where the storage node (storage electrode), which is one electrode of the capacitor, has a substantially cylindrical shape will be described with reference to the drawings.
【０００７】図２は従来の半導体装置の製造方法におけ
る工程断面図を示す第１の図、図３は従来の半導体装置
の製造方法における工程断面図を示す第２の図であり、
図２（ｃ）におけるＡ−Ａ矢視図、図４は従来の半導体
装置の製造方法における工程断面図を示す第３の図、図
５は図４におけるＢ−Ｂ矢視図、図６は従来の半導体装
置の製造方法における工程断面図を示す第４の図、図７
は従来の半導体装置の製造方法における工程断面図を示
す第５の図である。FIG. 2 is a first view showing a process sectional view in a conventional method for manufacturing a semiconductor device, and FIG. 3 is a second view showing a process sectional view in a conventional method for manufacturing a semiconductor device.
FIG. 2A is a view taken along the line AA in FIG. 2C, FIG. 4 is a third view showing a process sectional view in the conventional method of manufacturing the semiconductor device, FIG. 5 is a view taken along the line BB in FIG. FIG. 7 is a sectional view showing a process in a conventional method for manufacturing a semiconductor device.
FIG. 5 is a fifth view showing a process sectional view in the conventional method of manufacturing a semiconductor device.
【０００８】まず、図２（ａ）に示されるように、シリ
コン基板のような半導体基板５０上に図示されないｐ領
域、ｎ領域、絶縁層等を形成した後、その上にポリシリ
コン、Ｗ（タングステン）等の導電層を形成し、該導電
層をＳｉ3 Ｎ4 から成るマスク膜５２をマスクとしてエ
ッチングして、ワード線５１を形成する。そして、前記
半導体基板５０の全面を覆うＳｉ3 Ｎ4 膜を形成した
後、エッチングにより前記Ｓｉ3 Ｎ4 膜を前記ワード線
５１及びマスク膜５２の側面にのみ残留させて、Ｓｉ3
Ｎ4 から成るスペーサ膜５３を形成する。First, as shown in FIG. 2A, after forming a p region, an n region, an insulating layer and the like (not shown) on a semiconductor substrate 50 such as a silicon substrate, polysilicon and W (not shown) are formed thereon. A conductive layer such as tungsten is formed, and the conductive layer is etched using the mask film 52 made of Si 3 N 4 as a mask to form a word line 51. Then, the after forming an Si 3 N 4 film covering the entire surface of the semiconductor substrate 50, the the Si 3 N 4 film and only allowed to remain on the side surfaces of the word lines 51 and the mask film 52 by etching, Si 3
A spacer film 53 made of N 4 is formed.
【０００９】次に、図２（ｂ）に示されるように、前記
半導体基板５０の全面を覆う、ＢＰＳＧ（Ｂ及びＰを添
加したシリケイトガラス）から成る層間絶縁膜５４を形
成する。そして、図２（ｃ）に示されるように、前記層
間絶縁膜５４の上にポリシリコン、Ｗ（タングステン）
等の導電層を形成し、該導電層をＳｉ3 Ｎ4 から成るビ
ット線マスク膜５６をマスクとしてエッチングして、ビ
ット線５５を形成する。Next, as shown in FIG. 2B, an interlayer insulating film 54 made of BPSG (silicate glass to which B and P are added) is formed to cover the entire surface of the semiconductor substrate 50. Then, as shown in FIG. 2C, polysilicon, W (tungsten) is formed on the interlayer insulating film 54.
And the like, and the conductive layer is etched using the bit line mask film 56 made of Si 3 N 4 as a mask to form the bit line 55.
【００１０】次に、図３（ａ）に示されるように、前記
層間絶縁膜５４、ビット線５５及びビット線マスク膜５
６の全面を覆うＳｉ3 Ｎ4 から成る保護膜５７をＬＰＣ
ＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法により形
成する。なお、図３（ａ）以降に示される工程断面図
は、図２（ｃ）においてＡ−Ａ方向から見た断面図であ
る。Next, as shown in FIG. 3A, the interlayer insulating film 54, the bit line 55 and the bit line mask film 5 are formed.
The protective film 57 made of Si 3 N 4 covering the entire surface of
It is formed by a VD (Low Pressure CVD) method. Note that the process cross-sectional views shown after FIG. 3A are cross-sectional views as viewed from the AA direction in FIG. 2C.
【００１１】次に、前記保護膜５７の全面をエッチング
して、前記保護膜５７を前記ビット線５５及びビット線
マスク膜５６の側面にのみ残留させて、図３（ｂ）に示
されるように、保護膜５７を形成する。Next, the entire surface of the protective film 57 is etched to leave the protective film 57 only on the side surfaces of the bit line 55 and the bit line mask film 56, as shown in FIG. Then, a protective film 57 is formed.
【００１２】次に、前記層間絶縁膜５４、ビット線マス
ク膜５６及び保護膜５７の全面を覆うＮＳＧ（窒化シリ
ケイトガラス）から成る層間絶縁膜５８をＨＤＰＣＶＤ
（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａｓｍａ ＣＶＤ）
法により形成した後、図３（ｃ）に示されるように、前
記層間絶縁膜５８の全面を覆うＳｉ3 Ｎ4 から成るスト
ッパー膜５９を形成する。Next, an interlayer insulating film 58 made of NSG (silicate glass nitride) covering the entire surface of the interlayer insulating film 54, the bit line mask film 56 and the protective film 57 is formed by HDPCVD.
(High Density Plasma CVD)
After the formation by the method, as shown in FIG. 3C, a stopper film 59 made of Si 3 N 4 that covers the entire surface of the interlayer insulating film 58 is formed.
【００１３】次に、前記ストッパー膜５９の全面を覆
う、ＢＰＳＧから成る層間絶縁膜６０を形成した後、該
層間絶縁膜６０の全面にフォトレジスト膜６１を形成す
る。そして、フォトリソグラフィー技術によって前記フ
ォトレジスト膜６１を所定のパターンにパターニングし
た後、パターニングされた前記フォトレジスト膜６１を
マスクとして、前記層間絶縁膜６０をマグネトロンＲＩ
Ｅ（ＲｅａｃｔｉｖｅＩｏｎ Ｅｔｃｈｉｎｇ）エッチ
ング法によってエッチングする。この場合、エッチング
ガスはＡｒ／Ｃ4 Ｆ8 ／Ｏ2 であり、エッチング条件
は、条件（１）、すなわち、 Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝５０ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, after forming an interlayer insulating film 60 made of BPSG and covering the entire surface of the stopper film 59, a photoresist film 61 is formed on the entire surface of the interlayer insulating film 60. Then, after the photoresist film 61 is patterned into a predetermined pattern by a photolithography technique, the interlayer insulating film 60 is formed by magnetron RI using the patterned photoresist film 61 as a mask.
Etching is performed by an E (Reactive Ion Etching) etching method. In this case, the etching gas is Ar / C 4 F 8 / O 2 , and the etching condition is the condition (1), that is, Ar / C 4 F 8 / O 2 = 500/26/12 sccm Pressure = 50 mT RF Power = 1500W.
【００１４】ここで、エッチング中はＥＰＤ（Ｅｔｃｈ
Ｐｉｔ Ｄｅｎｓｉｔｙ）を測定し、図４に示される
ように、エッチングホール６５が、前記ストッパー膜５
９に到達したことが判定された時に、エッチングを停止
する。なお、図４に示される状態をＢ−Ｂ方向、すなわ
ち、前記半導体基板５０の上方から見ると、図５に示さ
れるようになる。また、図４に示される状態は、図５に
おけるＣ−Ｃ断面である。Here, during the etching, EPD (Etch)
Pit Density), and as shown in FIG. 4, an etching hole 65 is formed in the stopper film 5.
When it is determined that the number has reached 9, the etching is stopped. When the state shown in FIG. 4 is viewed in the BB direction, that is, from above the semiconductor substrate 50, the state shown in FIG. 5 is obtained. The state shown in FIG. 4 is a cross section taken along line CC in FIG.
【００１５】次に、ＣＨＦ3 ／ＣＯ、又は、Ａｒ／ＣＨ
Ｆ3 ／Ｏ2 をエッチングガスとして、前記ストッパー膜
５９をマグネトロンＲＩＥエッチング法によりエッチン
グする。この場合、エッチング条件は、条件（２）、す
なわち、 ＣＨＦ3 ／ＣＯ＝３０／１７０ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝３０ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ 又は、 Ａｒ／ＣＨＦ3 ／Ｏ2 ＝１７０／３０／５ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝２０ｍＴ ＲＦ Ｐｏｗｅｒ＝３００Ｗ である。Next, CHF 3 / CO or Ar / CH
The stopper film 59 is etched by a magnetron RIE etching method using F 3 / O 2 as an etching gas. In this case, the etching condition is the condition (2), that is, CHF 3 / CO = 30/170 sccm Pressure = 30 mT RF Power = 1500 W or Ar / CHF 3 / O 2 = 170/30/5 sccm Pressure = 20 mT RF Power = 300W.
【００１６】この後、エッチングガスをＡｒ／ＣＨ2 Ｆ
2 ／Ｃ4 Ｆ8 に変更して、マグネトロンＲＩＥエッチン
グ法によるエッチングを続行する。ただし、エッチング
条件は、条件（３）、すなわち、 Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝４５ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Thereafter, the etching gas is Ar / CH 2 F
Change to 2 / C 4 F 8 and continue etching by magnetron RIE etching. However, the etching condition is the condition (3), that is, Ar / CH 2 F 2 / C 4 F 8 = 500/7/4 sccm Pressure = 45 mT RF Power = 1500 W.
【００１７】これにより、図６に示されるように、前記
ビット線５５の間を通り、前記層間絶縁膜５４を貫通し
て前記半導体基板５０の上面に到達するコンタクトホー
ル６２が、自己整合的に形成される。As a result, as shown in FIG. 6, a contact hole 62 passing between the bit lines 55 and penetrating the interlayer insulating film 54 and reaching the upper surface of the semiconductor substrate 50 is formed in a self-aligned manner. It is formed.
【００１８】次に、前記フォトレジスト膜６１を除去し
た後、ＣＶＤ法により、前記半導体基板５０、ビット線
マスク膜５６、保護膜５７及び層間絶縁膜６０の全面に
ポリシリコン層６３を形成する。この場合、該ポリシリ
コン層６３が前記コンタクトホール６２に充満し、前記
半導体基板５０の上面と十分に電気的接触を保持するこ
とができるようにする。その後、前記ポリシリコン層６
３の全面に、図７（ａ）に示されるように、ＮＳＧから
成る絶縁膜６４をＣＶＤ法によって形成する。Next, after removing the photoresist film 61, a polysilicon layer 63 is formed on the entire surface of the semiconductor substrate 50, the bit line mask film 56, the protective film 57 and the interlayer insulating film 60 by the CVD method. In this case, the polysilicon layer 63 fills the contact hole 62 so that sufficient electrical contact with the upper surface of the semiconductor substrate 50 can be maintained. Thereafter, the polysilicon layer 6 is formed.
As shown in FIG. 7A, an insulating film 64 made of NSG is formed on the entire surface of the substrate 3 by the CVD method.
【００１９】次に、全面をエッチングして、前記絶縁膜
６４及びポリシリコン層６３の上部のみを除去した後、
ＨＦ酸によるウェットエッチングにより、残存する前記
絶縁膜６４及び層間絶縁膜６０を除去することによっ
て、図７（ｂ）に示されるように、ポリシリコン層６３
から成り、略シリンダ形状を有するシリンダ部分６６が
形成される。Next, after etching the entire surface to remove only the upper portions of the insulating film 64 and the polysilicon layer 63,
By removing the remaining insulating film 64 and interlayer insulating film 60 by wet etching with HF acid, as shown in FIG.
And a cylinder portion 66 having a substantially cylindrical shape is formed.
【００２０】このようにして形成された該シリンダ部分
６６が、３次元構造を有するキャパシタのストーレッジ
ノードとなるので、狭い占有面積でありながら、電極の
面積が広く容量の大きなキャパシタを有する集積度の高
い半導体装置を製造することができる。The cylinder portion 66 formed in this manner serves as a storage node of a capacitor having a three-dimensional structure. Therefore, while having a small occupied area, the integration of a capacitor having a large electrode area and a large capacitance is achieved. A high semiconductor device can be manufactured.
【００２１】[0021]
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置の製造方法においては、形成されたシリ
ンダ部分６６におけるストッパー膜５９より下の外側部
分がキャパシタのストーレッジノードとして有効に機能
しないので、キャパシタの容量が小さくなってしまう。However, in the conventional method of manufacturing a semiconductor device, the outer portion of the formed cylinder portion 66 below the stopper film 59 does not function effectively as a storage node of the capacitor. The capacity of the device becomes small.
【００２２】つまり、前記半導体装置においてキャパシ
タを形成するには、前述した工程の後、前記シリンダ部
分６６の全面、すなわち、シリンダ壁の内面及び外面
に、例えば、Ｔａ2 Ｏ5 膜のような絶縁膜を形成し、次
に該絶縁膜の周囲に、前記キャパシタのプレート電極と
して機能するＷ、ＴｉＮ（窒化チタン）等から成るセル
プレートを形成する。これにより、前記シリンダ部分６
６の全面は、絶縁膜を挟んで、前記セルプレートと向か
い合って、前記キャパシタの電極面として機能する。That is, in order to form a capacitor in the semiconductor device, after the above-described steps, an insulating material such as a Ta 2 O 5 film is formed on the entire surface of the cylinder portion 66, ie, on the inner and outer surfaces of the cylinder wall. A film is formed, and a cell plate made of W, TiN (titanium nitride) or the like which functions as a plate electrode of the capacitor is formed around the insulating film. Thereby, the cylinder portion 6
6 faces the cell plate with an insulating film interposed therebetween, and functions as an electrode surface of the capacitor.
【００２３】しかし、前記シリンダ部分６６における前
記ストッパー膜５９より下の外側部分は、前記ストッパ
ー膜５９及び層間絶縁膜５８によって覆われているの
で、前記絶縁膜及びセルプレートを形成することができ
ない。したがって、前記シリンダ部分６６における前記
ストッパー膜５９より下の外側部分は、前記キャパシタ
の電極面として機能しなくなってしまうので、前記キャ
パシタの電極の面積が狭くなり容量が小さくなってしま
う。However, since the outer portion of the cylinder portion 66 below the stopper film 59 is covered by the stopper film 59 and the interlayer insulating film 58, the insulating film and the cell plate cannot be formed. Therefore, the outer portion of the cylinder portion 66 below the stopper film 59 does not function as an electrode surface of the capacitor, so that the area of the electrode of the capacitor is reduced and the capacitance is reduced.
【００２４】なお、前記シリンダ部分６６の高さを、前
記ストッパー膜５９より下の部分の高さの分だけ高くす
れば、前記キャパシタの電極の面積が狭くなることはな
いが、前記従来の半導体装置の製造方法において、前記
シリンダ部分６６の高さを高くするためには、前記層間
絶縁膜６０厚くする必要がある。しかし、前記層間絶縁
膜６０厚くすると、前記フォトレジスト膜６１をマスク
として、前記層間絶縁膜６０をエッチングしてエッチン
グホール６５を形成したり、コンタクトホール６２を形
成したりすることが困難となり、また、後の工程におい
て、上層に形成されるメタル配線層と前記半導体基板５
０とのコンタクトを形成することも困難になってしま
う。If the height of the cylinder portion 66 is increased by the height of the portion below the stopper film 59, the area of the electrode of the capacitor will not be reduced. In the device manufacturing method, in order to increase the height of the cylinder portion 66, it is necessary to increase the thickness of the interlayer insulating film 60. However, if the thickness of the interlayer insulating film 60 is increased, it becomes difficult to form the etching hole 65 by etching the interlayer insulating film 60 using the photoresist film 61 as a mask, or to form the contact hole 62, and In a later step, a metal wiring layer formed as an upper layer and the semiconductor substrate 5
It also becomes difficult to form a contact with zero.
【００２５】本発明は、前記従来の半導体装置の製造方
法の問題点を解決して、前記シリンダ部分の高さを高く
することなく、キャパシタの電極面として機能する面積
を増加させて、キャパシタの容量を大きくし集積度の高
い半導体装置を得ることのできる半導体装置の製造方法
を提供することを目的とする。The present invention solves the problems of the conventional method of manufacturing a semiconductor device, and increases the area functioning as an electrode surface of a capacitor without increasing the height of the cylinder portion. It is an object of the present invention to provide a method for manufacturing a semiconductor device capable of obtaining a semiconductor device with a large capacity and a high degree of integration.
【００２６】[0026]
【課題を解決するための手段】そのために、本発明の半
導体装置の製造方法においては、複数のワード線が形成
された半導体基板上に第１の絶縁膜を形成し、ビット線
マスク膜をマスクとして、前記第１の絶縁膜上に複数の
ビット線を形成し、前記半導体基板の全面を覆う保護膜
を形成し、該保護膜上に前記ビット線の間を充填（て
ん）し、かつ、上面が平坦な第２の絶縁膜を形成し、該
第２の絶縁膜に、前記ビット線の間隔より大径で前記ビ
ット線マスク膜に到達する第１の孔と、該第１の孔に連
続し前記ビット線の間の前記第１の絶縁膜に到達する第
２の孔とを形成し、前記第１及び第２の孔を充填し、か
つ、前記半導体基板の全面を覆う第３の絶縁膜を形成
し、該第３の絶縁膜に前記第１と第２の孔とを形成し、
前記第１の絶縁膜に、前記第２の孔に連続し、かつ、前
記第２の孔と同径の半導体基板上に到達する第３の孔を
形成し、前記第２及び第３の孔を充填し、かつ、前記第
１の孔の内壁を覆う導電層を形成する。For this purpose, in the method of manufacturing a semiconductor device according to the present invention, a first insulating film is formed on a semiconductor substrate on which a plurality of word lines are formed, and a bit line mask film is used as a mask. Forming a plurality of bit lines on the first insulating film, forming a protective film covering the entire surface of the semiconductor substrate, filling the space between the bit lines on the protective film, and A second insulating film having a flat upper surface is formed. A first hole reaching the bit line mask film with a diameter larger than the distance between the bit lines is formed in the second insulating film. Forming a second hole continuously reaching the first insulating film between the bit lines, filling the first and second holes, and covering a whole surface of the semiconductor substrate; Forming an insulating film, forming the first and second holes in the third insulating film,
Forming, in the first insulating film, a third hole that is continuous with the second hole and that reaches a semiconductor substrate having the same diameter as the second hole; And forming a conductive layer covering the inner wall of the first hole.
【００２７】本発明の他の半導体装置の製造方法におい
ては、さらに、前記第２の絶縁膜が有機膜である。In another method of manufacturing a semiconductor device according to the present invention, the second insulating film is an organic film.
【００２８】本発明の更に他の半導体装置の製造方法に
おいては、さらに、前記保護膜の少なくとも上部が常圧
ＣＶＤ法によって形成されたＳｉ3 Ｎ4 膜である。In still another method of manufacturing a semiconductor device according to the present invention, at least an upper portion of the protective film is a Si 3 N 4 film formed by a normal pressure CVD method.
【００２９】[0029]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.
【００３０】なお、本実施の形態において製造する半導
体装置は、ＭＯＳＦＥＴによるメモリであるＤＲＡＭの
ような集積度の高いＩＣ、ＬＳＩ等である。ここで、例
えば、ＭＯＳＦＥＴによるメモリであるＤＲＡＭの場
合、電荷を蓄積するキャパシタ（容量）と該キャパシタ
に電荷の書き込み及び読み出しを行うためのトランジス
タから成るメモリセルが、多数個集積されている。そし
て、前記メモリセルは、前記キャパシタに“１”又は
“０”に対応する電荷を蓄積し、該電荷がリーク電流に
よって消失する前に、ワード線から入力される電荷情報
にしたがって、ビット線を開閉して、前記電荷を読み出
し、リフレッシュを行うようになっているので、前記キ
ャパシタの容量が大きくなければならない。この場合、
前記キャパシタの容量が小さいと、ソフトエラーが発生
したり、読み出し電荷量が減少したりして、誤動作が発
生してしまう。なお、前記ソフトエラーは、一般的に、
パッケージ材料から放出されるα線がメモリセルに入射
することによって、前記キャパシタに蓄積された電荷が
減少するために生じる誤動作である。The semiconductor device manufactured in the present embodiment is a highly integrated IC, LSI, or the like, such as a DRAM which is a memory using a MOSFET. Here, for example, in the case of a DRAM which is a memory using a MOSFET, a large number of memory cells each including a capacitor (capacitance) for storing charges and transistors for writing and reading charges to and from the capacitors are integrated. Then, the memory cell stores charge corresponding to “1” or “0” in the capacitor, and sets the bit line according to charge information input from the word line before the charge disappears due to the leak current. Since the charges are read and refreshed by opening and closing, the capacitance of the capacitor must be large. in this case,
If the capacitance of the capacitor is small, a soft error occurs, the amount of read charge decreases, and a malfunction occurs. Note that the soft error is generally
This is a malfunction that occurs because the α-rays emitted from the package material are incident on the memory cell and the charge stored in the capacitor is reduced.
【００３１】しかし、半導体装置の集積度を高めていく
と、前記キャパシタが平面形状であるプレーナ型の構造
であると、前記キャパシタの占有する面積を確保するこ
とができない。したがって、前記キャパシタの絶縁体に
誘電率の高い材料を使用しても、前記キャパシタの対向
する電極の面積を大きくできないので、前記キャパシタ
の容量を大きくすることができなくなってしまう。However, as the degree of integration of the semiconductor device is increased, the area occupied by the capacitor cannot be ensured if the capacitor has a planar structure having a planar shape. Therefore, even if a material having a high dielectric constant is used for the insulator of the capacitor, the area of the electrode facing the capacitor cannot be increased, so that the capacity of the capacitor cannot be increased.
【００３２】そこで、本実施の形態においては、前記キ
ャパシタの占有する面積を小さくして、半導体装置の集
積度を高めても、前記キャパシタの対向する電極の面積
を確保して、前記キャパシタの容量を大きくするため
に、トランジスタの上にキャパシタを持ち上げて形成す
る３次元構造のキャパシタであって、キャパシタの一方
の電極であるストーレッジノード（蓄積電極）がシリン
ダ（円筒）形状である半導体装置の製造方法を提供す
る。Therefore, in this embodiment, even if the area occupied by the capacitor is reduced and the degree of integration of the semiconductor device is increased, the area of the electrode facing the capacitor is ensured and the capacitance of the capacitor is reduced. Manufacturing a semiconductor device having a three-dimensional structure in which a capacitor is lifted above a transistor and has a storage node (storage electrode), which is one electrode of the capacitor, having a cylinder shape. Provide a way.
【００３３】図１は本発明の第１の実施の形態における
半導体装置の製造方法により製造されたシリンダ部分を
示す図、図８は本発明の第１の実施の形態における半導
体装置の製造方法における工程断面図を示す第１の図、
図９は本発明の第１の実施の形態における半導体装置の
製造方法における工程断面図を示す第２の図であり、図
８（ｃ）におけるＤ−Ｄ矢視図、図１０は図９（ｂ）に
おけるＥ−Ｅ矢視図、図１１は本発明の第１の実施の形
態における半導体装置の製造方法における工程断面図を
示す第３の図、図１２は図１１（ｂ）におけるＧ−Ｇ矢
視図、図１３は本発明の第１の実施の形態における半導
体装置の製造方法における工程断面図を示す第４の図、
図１４は本発明の第１の実施の形態における半導体装置
の製造方法における工程断面図を示す第５の図、図１５
は本発明の第１の実施の形態における半導体装置の製造
方法における工程断面図を示す第６の図である。FIG. 1 is a view showing a cylinder portion manufactured by the method of manufacturing a semiconductor device according to the first embodiment of the present invention, and FIG. 8 is a view illustrating the method of manufacturing the semiconductor device according to the first embodiment of the present invention. A first view showing a process sectional view,
FIG. 9 is a second view showing a step cross-sectional view in the method of manufacturing the semiconductor device according to the first embodiment of the present invention, and is a view taken along the line DD in FIG. 8C, and FIG. FIG. 11B is a sectional view taken along the line EE in FIG. 11B, FIG. 11 is a third sectional view showing a step in the method of manufacturing the semiconductor device according to the first embodiment of the present invention, and FIG. FIG. 13 is a fourth view showing a process cross-sectional view in the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 14 is a fifth cross-sectional view showing a step in the method for manufacturing a semiconductor device according to the first embodiment of the present invention.
FIG. 6 is a sixth sectional view showing the step of the manufacturing method of the semiconductor device according to the first embodiment of the present invention;
【００３４】まず、図８（ａ）に示されるように、シリ
コン基板のような半導体基板１０上に図示されないｐ領
域、ｎ領域、絶縁層等を形成した後、その上にポリシリ
コン、Ｗ（タングステン）等から成る導電層を形成し、
該導電層をＳｉ3 Ｎ4 から成るワード線マスク膜１２を
マスクとしてエッチングして、ワード線１１を形成す
る。次に、前記半導体基板１０及びワード線マスク膜１
２の全面を覆うＳｉ3 Ｎ 4 膜を形成した後、エッチング
により前記Ｓｉ3 Ｎ4 膜を前記ワード線１１及びワード
線マスク膜１２の側面にのみ残留させて、Ｓｉ3 Ｎ4 か
ら成るワード線スペーサ膜１３を形成する。First, as shown in FIG.
P region (not shown) on a semiconductor substrate 10 such as a
Region, n region, insulating layer, etc.,
Forming a conductive layer made of tungsten, tungsten, etc.,
The conductive layer is made of SiThreeNFourThe word line mask film 12 made of
The word line 11 is formed by etching as a mask.
You. Next, the semiconductor substrate 10 and the word line mask film 1
Si covering the entire surface of 2ThreeN FourAfter forming the film, etching
By the SiThreeNFourThe film is connected to the word line 11 and the word
Si remaining on the side surface of the line mask film 12 onlyThreeNFourOr
A word line spacer film 13 is formed.
【００３５】次に、図８（ｂ）に示されるように、前記
半導体基板１０、ワード線マスク膜１２及びワード線ス
ペーサ膜１３の全面を覆うＢＰＳＧ（Ｂ及びＰを添加し
たシリケイトガラス）から成る第１の絶縁膜としての層
間絶縁膜１４を形成する。そして、図８（ｃ）に示され
るように、前記層間絶縁膜１４の上にポリシリコン、Ｗ
（タングステン）等の導電層を形成し、該導電層をＳｉ
3 Ｎ4 から成るビット線マスク膜１６をマスクとしてエ
ッチングして、ビット線１５を形成する。Next, as shown in FIG. 8B, the semiconductor substrate 10, the word line mask film 12, and the word line spacer film 13 are made of BPSG (silicate glass to which B and P are added) to cover the entire surface. An interlayer insulating film 14 as a first insulating film is formed. Then, as shown in FIG. 8C, polysilicon, W
(Tungsten) or other conductive layer, and the conductive layer
The bit line 15 is formed by etching using the bit line mask film 16 made of 3 N 4 as a mask.
【００３６】次に、図９（ａ）に示されるように、前記
層間絶縁膜１４、ビット線１５及びビット線マスク膜１
６の全面を覆うＳｉ3 Ｎ4 から成る保護膜１７をＬＰＣ
ＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）法によって
形成する。なお、図９（ａ）以降に示される工程断面図
は、図８（ｃ）においてＤ−Ｄ方向から見た断面図であ
る。Next, as shown in FIG. 9A, the interlayer insulating film 14, the bit line 15, and the bit line mask film 1 are formed.
The protective film 17 made of Si 3 N 4 covering the entire surface of
It is formed by a VD (Low Pressure CVD) method. Note that the process cross-sectional views shown in FIG. 9A and thereafter are cross-sectional views as viewed from the DD direction in FIG. 8C.
【００３７】次に、前記ビット線１５の間を充填し、か
つ、前記保護膜１７の全面を覆う第２の絶縁膜として、
ＮＳＧ（窒化シリケイトガラス）から成る層間絶縁膜１
８をＨＤＰＣＶＤ（Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｐｌａ
ｓｍａ ＣＶＤ）法によって形成した後、前記層間絶縁
膜１８の上面をＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａ
ｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によって平坦化す
る。そして、平坦化された前記層間絶縁膜１８の全面に
フォトレジスト膜２１を形成した後、フォトリソグラフ
ィー技術によって、図９（ｂ）に示されるように、前記
フォトレジスト膜２１を所定のパターンにパターニング
する。Next, as a second insulating film that fills the space between the bit lines 15 and covers the entire surface of the protective film 17,
Interlayer insulating film 1 made of NSG (silicate glass nitride)
8 to HDPCVD (High Density Pla)
After being formed by the sma CVD (chemical vapor deposition) method, the upper surface of the interlayer insulating film 18 is subjected to CMP (Chemical-Mecha).
The surface is flattened by a chemical polishing method. Then, after a photoresist film 21 is formed on the entire surface of the planarized interlayer insulating film 18, the photoresist film 21 is patterned into a predetermined pattern by a photolithography technique as shown in FIG. 9B. I do.
【００３８】ここで、２５は前記フォトレジスト膜２１
に形成されたパターニングホールである。なお、図９
（ｂ）に示される状態をＥ−Ｅ方向、すなわち、前記半
導体基板１０の上方から見ると、図１０に示されるよう
になる。また、図９（ｂ）に示される状態は、図１０に
おけるＦ−Ｆ断面である。Here, reference numeral 25 denotes the photoresist film 21.
Is a patterning hole formed on the substrate. Note that FIG.
FIG. 10 shows the state shown in FIG. 10B when viewed from the EE direction, that is, from above the semiconductor substrate 10. The state shown in FIG. 9B is a cross section taken along line FF in FIG.
【００３９】次に、パターニングされた前記フォトレジ
スト膜２１をマスクとして、前記層間絶縁膜１８をマグ
ネトロンＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）エッチング法によりエッチングして、図１１
（ａ）に示されるように、前記層間絶縁膜１８にパター
ニングホール２５を形成する。ここで、該パターニング
ホール２５は、前記ビット線１５の間隔より大径で前記
ビット線マスク膜１６に到達する第１の孔と、該第１の
孔に連続し前記ビット線の間の前記層間絶縁膜１４に到
達する第２の孔とを有するものである。この場合、エッ
チングガスはＡｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 であり、エッ
チング条件は、条件（３）、すなわち、 Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝４５ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, using the patterned photoresist film 21 as a mask, the interlayer insulating film 18 is formed by a magnetron RIE (Reactive Ion Etch).
FIG. 11
As shown in FIG. 2A, a patterning hole 25 is formed in the interlayer insulating film 18. Here, the patterning hole 25 is formed between a first hole reaching the bit line mask film 16 with a diameter larger than the distance between the bit lines 15 and the interlayer between the bit line and the first hole. And a second hole reaching the insulating film 14. In this case, the etching gas is Ar / CH 2 F 2 / C 4 F 8 , and the etching condition is the condition (3), that is, Ar / CH 2 F 2 / C 4 F 8 = 500/7/4 sccm Pressure = 45mT RF Power = 1500W.
【００４０】次に、エッチングガスをＣＨＦ3 ／ＣＯに
変更して、マグネトロンＲＩＥエッチング法によるエッ
チングを続行して、図１１（ｂ）に示されるように、前
記パターニングホール２５内の前記層間絶縁膜１４及び
ビット線マスク膜１６上の保護膜１７を除去し、前記ビ
ット線１５及びビット線マスク膜１６の側面に、サイド
ウォール状の前記保護膜１７を残留させる。この場合、
エッチング条件は、条件（２）、すなわち、 ＣＨＦ3 ／ＣＯ＝３０／１７０ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝３０ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, the etching gas is changed to CHF 3 / CO and the etching by the magnetron RIE etching method is continued, and as shown in FIG. 11B, the interlayer insulating film in the patterning hole 25 is formed. The protective film 17 on the mask film 14 and the bit line mask film 16 is removed, and the sidewall-shaped protective film 17 is left on the side surfaces of the bit line 15 and the bit line mask film 16. in this case,
The etching condition is the condition (2), that is, CHF 3 / CO = 30/170 sccm Pressure = 30 mT RF Power = 1500 W.
【００４１】ここで、図１１（ｂ）に示される状態をＧ
−Ｇ方向、すなわち、前記半導体基板１０の上方から見
ると、図１２に示されるようになる。また、図１１
（ｂ）に示される状態は、図１２におけるＨ−Ｈ断面で
ある。Here, the state shown in FIG.
When viewed from the -G direction, that is, from above the semiconductor substrate 10, the result is as shown in FIG. FIG.
The state shown in (b) is an HH cross section in FIG.
【００４２】次に、前記第１及び第２の孔を充填し、か
つ、前記第２の絶縁膜を覆う第３の絶縁膜として、前記
層間絶縁膜１４、ビット線マスク膜１６、保護膜１７及
び層間絶縁膜１８の全面を覆うようにＢＰＳＧから成る
層間絶縁膜２２を形成する。その後、該層間絶縁膜２２
の全面にフォトレジスト膜２３を形成する。そして、フ
ォトリソグラフィー技術によって前記フォトレジスト膜
２３を、前記フォトレジスト膜２１のパターンと同様の
パターンにパターニングした後、パターニングされた前
記フォトレジスト膜２３をマスクとして、前記層間絶縁
膜２２をマグネトロンＲＩＥエッチング法によってエッ
チングする。これにより、図１３に示されるように、前
記ビット線マスク膜１６の上面に到達するエッチングホ
ール２６が形成される。Next, as the third insulating film that fills the first and second holes and covers the second insulating film, the interlayer insulating film 14, the bit line mask film 16, the protective film 17 Then, an interlayer insulating film 22 made of BPSG is formed so as to cover the entire surface of the interlayer insulating film 18. After that, the interlayer insulating film 22
Is formed on the entire surface of the substrate. Then, after the photoresist film 23 is patterned into a pattern similar to the pattern of the photoresist film 21 by a photolithography technique, the interlayer insulating film 22 is subjected to magnetron RIE etching using the patterned photoresist film 23 as a mask. Etching by the method. Thereby, as shown in FIG. 13, an etching hole 26 reaching the upper surface of the bit line mask film 16 is formed.
【００４３】この場合、エッチングガスはＡｒ／Ｃ4 Ｆ
8 ／Ｏ2 であり、エッチング条件は、条件（１）、すな
わち、 Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝５０ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。In this case, the etching gas is Ar / C 4 F
8 / O 2 , and the etching condition is the condition (1), that is, Ar / C 4 F 8 / O 2 = 500/26/12 sccm Pressure = 50 mT RF Power = 1500 W.
【００４４】次に、エッチングガスをＡｒ／ＣＨ2 Ｆ2
／Ｃ4 Ｆ8 に変更して、マグネトロンＲＩＥエッチング
法によるエッチングを続行する。ただし、エッチング条
件は、条件（３）、すなわち、 Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝４５ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, the etching gas is Ar / CH 2 F 2
/ C 4 F 8 and continue the etching by the magnetron RIE etching method. However, the etching condition is the condition (3), that is, Ar / CH 2 F 2 / C 4 F 8 = 500/7/4 sccm Pressure = 45 mT RF Power = 1500 W.
【００４５】これにより、図１４に示されるように、前
記ビット線１５の両側のサイドウォール状の保護膜１７
間を通り、前記層間絶縁膜１４を貫通して前記半導体基
板１０の上面に到達する第３の孔としてのコンタクトホ
ール２７が、自己整合的に形成される。As a result, as shown in FIG. 14, sidewall-shaped protective films 17 on both sides of the bit line 15 are formed.
A contact hole 27 is formed in a self-aligned manner as a third hole passing through the gap and penetrating through the interlayer insulating film 14 and reaching the upper surface of the semiconductor substrate 10.
【００４６】次に、前記フォトレジスト膜２３を除去し
た後、ＣＶＤ法により、前記半導体基板１０、ビット線
マスク膜１６、保護膜１７及び層間絶縁膜２２の全面に
導電層としてのポリシリコン層２８を形成する。この場
合、該ポリシリコン層２８が前記コンタクトホール２７
に充満し、前記半導体基板１０の上面と十分に電気的接
触を保持することができるようにする。その後、前記ポ
リシリコン層２８の全面に、図１５に示されるように、
ＮＳＧから成る絶縁膜２９をＣＶＤ法によって形成す
る。Next, after removing the photoresist film 23, a polysilicon layer 28 as a conductive layer is formed on the entire surface of the semiconductor substrate 10, the bit line mask film 16, the protective film 17 and the interlayer insulating film 22 by the CVD method. To form In this case, the polysilicon layer 28 is
And sufficiently maintain electrical contact with the upper surface of the semiconductor substrate 10. Thereafter, over the entire surface of the polysilicon layer 28, as shown in FIG.
An insulating film 29 made of NSG is formed by a CVD method.
【００４７】次に、全面をエッチングして、前記絶縁膜
２９及びポリシリコン層２８の上部のみを除去した後、
ＨＦ酸によるウェットエッチングにより、残存する前記
絶縁膜２９、層間絶縁膜２２及び層間絶縁膜１８を除去
することによって、図１に示されるように、ポリシリコ
ン層２８から成り、略シリンダ形状を有するシリンダ部
分３０が形成される。Next, after etching the entire surface to remove only the upper portions of the insulating film 29 and the polysilicon layer 28,
By removing the remaining insulating film 29, interlayer insulating film 22, and interlayer insulating film 18 by wet etching with HF acid, as shown in FIG. 1, a cylinder made of a polysilicon layer 28 and having a substantially cylindrical shape is formed. A portion 30 is formed.
【００４８】そして、前記シリンダ部分３０は、３次元
構造を有するキャパシタのストーレッジノードとなるの
で、狭い占有面積でありながら、電極の面積が広く容量
の大きなキャパシタを有する集積度の高い半導体装置を
製造することができる。Since the cylinder portion 30 serves as a storage node of a capacitor having a three-dimensional structure, a highly integrated semiconductor device having a capacitor with a large electrode area and a large capacitance while occupying a small area is manufactured. can do.
【００４９】このように、本実施の形態の半導体装置の
製造方法においては、前記パターニングホール２５内の
前記層間絶縁膜１４及びビット線マスク膜１６上の保護
膜１７を除去し、図１１（ｂ）に示されるように、前記
ビット線１５及びビット線マスク膜１６の側面に、サイ
ドウォール状の前記保護膜１７を残留させるようにした
ので、図１３に示されるように、前記ビット線マスク膜
１６の上面に到達するエッチングホール２６を形成する
際に、サイドウォール状の前記保護膜１７がエッチング
ストッパとして機能することができる。したがって、前
記シリンダ部分３０のシリンダ壁の外面を下端近傍に至
るまで露出させることができる。As described above, in the method of manufacturing a semiconductor device according to the present embodiment, the protective film 17 on the interlayer insulating film 14 and the bit line mask film 16 in the patterning hole 25 is removed, and FIG. 13), the side wall-shaped protective film 17 is left on the side surfaces of the bit line 15 and the bit line mask film 16, so that the bit line mask film is formed as shown in FIG. When forming the etching hole 26 reaching the upper surface of the substrate 16, the sidewall-shaped protective film 17 can function as an etching stopper. Therefore, the outer surface of the cylinder wall of the cylinder portion 30 can be exposed to the vicinity of the lower end.
【００５０】そして、前記シリンダ部分３０のシリンダ
壁の外面が上端から下端近傍に至るまで露出されている
ので、後の工程において、前記シリンダ部分３０のシリ
ンダ壁の外面全体に、例えば、Ｔａ2 Ｏ5 膜のような絶
縁膜を形成し、次いで該絶縁膜の周囲に、前記キャパシ
タのプレート電極として機能するＷ、ＴｉＮ（窒化チタ
ン）等から成るセルプレートを形成することができる。Since the outer surface of the cylinder wall of the cylinder portion 30 is exposed from the upper end to the vicinity of the lower end, in the subsequent step, for example, Ta 2 O After forming an insulating film such as a five film, a cell plate made of W, TiN (titanium nitride) or the like which functions as a plate electrode of the capacitor can be formed around the insulating film.
【００５１】これにより、前記シリンダ部分３０の全面
は、シリンダ壁の外面全体も含み、絶縁膜を挟んで、前
記セルプレートと向かい合って、前記キャパシタの電極
面として機能するので、前記シリンダ部分３０の高さを
高くすることなく、キャパシタの電極面として機能する
面積を増加させて、キャパシタの容量を大きくし集積度
の高い半導体装置を得ることができる。Accordingly, the entire surface of the cylinder portion 30 includes the entire outer surface of the cylinder wall and faces the cell plate with the insulating film interposed therebetween, and functions as an electrode surface of the capacitor. Without increasing the height, the area functioning as the electrode surface of the capacitor is increased, so that the capacitance of the capacitor is increased and a highly integrated semiconductor device can be obtained.
【００５２】次に、本発明の第２の実施の形態について
説明する。なお、前記第１の実施の形態と同じ構造を有
するものについては、その説明を省略する。Next, a second embodiment of the present invention will be described. The description of the same structure as in the first embodiment is omitted.
【００５３】図１６は本発明の第２の実施の形態におけ
る半導体装置の製造方法における工程断面図を示す第１
の図、図１７は本発明の第２の実施の形態における半導
体装置の製造方法における工程断面図を示す第２の図、
図１８は本発明の第２の実施の形態における半導体装置
の製造方法における工程断面図を示す第３の図、図１９
は本発明の第２の実施の形態における半導体装置の製造
方法によって製造されたシリンダ部分を示す図である。FIG. 16 is a sectional view showing a process in a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 17 is a sectional view showing a process in a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
FIG. 18 is a third sectional view showing a step in a method for manufacturing a semiconductor device according to the second embodiment of the present invention, and FIG.
FIG. 9 is a diagram illustrating a cylinder portion manufactured by a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【００５４】まず、前記第１の実施の形態における工程
と同様の工程により、図１６（ａ）に示されるように、
層間絶縁膜１４、ビット線１５及びビット線マスク膜１
６の全面を覆う保護膜１７を形成する。なお、図１６
（ａ）は図９（ａ）と同一のものである。First, as shown in FIG. 16A, by the same steps as those in the first embodiment,
Interlayer insulating film 14, bit line 15, and bit line mask film 1
A protective film 17 covering the entire surface of the substrate 6 is formed. Note that FIG.
(A) is the same as FIG. 9 (a).
【００５５】次に、前記保護膜１７の全面を覆うＢＡＲ
Ｃ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ
Ｃｏａｔ）膜３１を塗布により形成した後、前記ＢＡＲ
Ｃ膜３１の上面を平坦化する。なお、前記ＢＡＲＣ膜３
１はフォトリソグラフィー工程において、反射防止膜と
して機能する。そして、平坦化された前記ＢＡＲＣ膜３
１の全面にフォトレジスト膜２１を形成した後、フォト
リソグラフィー技術により、図１６（ｂ）に示されるよ
うに、前記フォトレジスト膜２１を所定のパターンにパ
ターニングする。Next, a BAR covering the entire surface of the protective film 17 is formed.
C (Bottom Anti-Reflection)
After forming the (Coat) film 31 by coating, the BAR
The upper surface of the C film 31 is flattened. The BARC film 3
1 functions as an antireflection film in a photolithography process. Then, the flattened BARC film 3 is formed.
After a photoresist film 21 is formed on the entire surface of the substrate 1, the photoresist film 21 is patterned into a predetermined pattern by a photolithography technique, as shown in FIG.
【００５６】次に、パターニングされた前記フォトレジ
スト膜２１をマスクとして、前記ＢＡＲＣ膜３１をＩＣ
Ｐ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａ
ｓｍａ）エッチング法によってエッチングして、図１７
（ａ）に示されるように、前記ＢＡＲＣ膜３１にパター
ニングホール２５を形成する。この場合、エッチングガ
スはＣｌ2 ／Ｏ2 ／Ｈｅ又はＯ2 ／Ｈｅであり、エッチ
ング条件は、条件（４）、すなわち、 Ｃｌ2 ／Ｏ2 ／Ｈｅ＝２０／２０／１００ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝５ｍＴ Ｓｏｕｒｃｅ Ｐｏｗｅｒ＝２５０Ｗ Ｂｉａｓ Ｐｏｗｅｒ＝３０Ｗ 又は、 Ｏ2 ／Ｈｅ＝１０／３０ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝５ｍＴ Ｓｏｕｒｃｅ Ｐｏｗｅｒ＝２５０Ｗ Ｂｉａｓ Ｐｏｗｅｒ＝２０Ｗ である。Next, using the patterned photoresist film 21 as a mask, the BARC film 31 is
P (Inductively Coupled Pla)
sma) Etching by the etching method
As shown in (a), a patterning hole 25 is formed in the BARC film 31. In this case, the etching gas is Cl 2 / O 2 / He or O 2 / He, and the etching condition is the condition (4), that is, Cl 2 / O 2 / He = 20/20/100 sccm Pressure = 5mT Source Power = 250 W Bias Power = 30 W or O 2 / He = 10/30 sccm Pressure = 5 mT Source Power = 250 W Bias Power = 20 W.
【００５７】次に、前記保護膜１７をマグネトロンＲＩ
Ｅエッチング法によってエッチングして、図１７（ｂ）
に示されるように、層間絶縁膜１４及びビット線マスク
膜１６上の前記保護膜１７を除去し、前記ビット線１５
及びビット線マスク膜１６の側面に、サイドウォール状
の前記保護膜１７を残留させる。この場合、エッチング
ガスはＣＨＦ3 ／ＣＯであり、エッチング条件は、条件
（２）、すなわち、 ＣＨＦ3 ／ＣＯ＝３０／１７０ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝３０ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, the protective film 17 is formed by magnetron RI
Etching is performed by the E etching method, and FIG.
As shown in FIG. 3, the protective film 17 on the interlayer insulating film 14 and the bit line mask film 16 is removed, and the bit line 15 is removed.
The sidewall-shaped protective film 17 is left on the side surfaces of the bit line mask film 16. In this case, the etching gas is CHF 3 / CO, and the etching condition is the condition (2), that is, CHF 3 / CO = 30/170 sccm Pressure = 30 mT RF Power = 1500 W.
【００５８】次に、残存する前記フォトレジスト膜２１
及びＢＡＲＣ膜３１を除去した後、前記層間絶縁膜１
４、ビット線マスク膜１６及び保護膜１７上の全面に層
間絶縁膜３２を形成し、さらに該層間絶縁膜３２の全面
にフォトレジスト膜２３を形成する。そして、フォトリ
ソグラフィー技術により前記フォトレジスト膜２３を、
図１８に示されるように、前記フォトレジスト膜２１の
パターンと同様のパターンにパターニングする。Next, the remaining photoresist film 21
And after removing the BARC film 31, the interlayer insulating film 1 is removed.
4. An interlayer insulating film 32 is formed on the entire surface of the bit line mask film 16 and the protective film 17, and a photoresist film 23 is formed on the entire surface of the interlayer insulating film 32. Then, the photoresist film 23 is formed by photolithography technology.
As shown in FIG. 18, patterning is performed to a pattern similar to the pattern of the photoresist film 21.
【００５９】次に、パターニングされた前記フォトレジ
スト膜２３をマスクとして、前記層間絶縁膜３２をマグ
ネトロンＲＩＥエッチング法によってエッチングして、
前記層間絶縁膜３２にパターニングホールを形成する。
この場合、エッチングガスはＡｒ／Ｃ4 Ｆ8 ／Ｏ2 であ
り、エッチング条件は、条件（１）、すなわち、 Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝５０ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, the interlayer insulating film 32 is etched by a magnetron RIE etching method using the patterned photoresist film 23 as a mask.
A patterning hole is formed in the interlayer insulating film 32.
In this case, the etching gas is Ar / C 4 F 8 / O 2 , and the etching condition is the condition (1), that is, Ar / C 4 F 8 / O 2 = 500/26/12 sccm Pressure = 50 mT RF Power = 1500W.
【００６０】そして、前記パターニングホールが前記ビ
ット線マスク膜１６に到達した時に、エッチングガスを
Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 に変更して、マグネトロン
ＲＩＥエッチング法によるエッチングを続行して、前記
ビット線１５の両側のサイドウォール状の保護膜１７間
を通り、前記層間絶縁膜１４を貫通して前記半導体基板
１０の上面に到達するコンタクトホール２７を自己整合
的に形成する。この場合、エッチング条件は、条件
（３）、すなわち、 Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝４５ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。When the patterning holes reach the bit line mask film 16, the etching gas is changed to Ar / CH 2 F 2 / C 4 F 8 to continue the etching by the magnetron RIE etching method. A contact hole 27 that passes through the interlayer insulating film 14 and reaches the upper surface of the semiconductor substrate 10 is formed in a self-aligned manner, passing between the sidewall-shaped protective films 17 on both sides of the bit line 15. In this case, the etching condition is the condition (3), that is, Ar / CH 2 F 2 / C 4 F 8 = 500/7/4 sccm Pressure = 45 mT RF Power = 1500 W.
【００６１】以降は、前記第１の実施の形態における図
１４〜図１５及び図１に対応する工程と同様の工程によ
り、図１９に示されるように、ポリシリコン層２８から
成り、略シリンダ形状を有するシリンダ部分３０が形成
される。Thereafter, as shown in FIG. 19, a substantially cylindrical shape is formed by a process similar to the process corresponding to FIGS. 14 to 15 and FIG. 1 in the first embodiment. Is formed.
【００６２】このように、本実施の形態の半導体装置の
製造方法においては、前記保護膜１７の全面を覆うＢＡ
ＲＣ膜３１を形成した後、前記ＢＡＲＣ膜３１の上面を
平坦化し、次いで、前記フォトレジスト膜２１をマスク
として、ＩＣＰエッチング法によってエッチングして、
図１７（ａ）に示されるように、前記ＢＡＲＣ膜３１に
パターニングホール２５を形成し、さらに、図１７
（ｂ）に示されるように、層間絶縁膜１４及びビット線
マスク膜１６上の前記保護膜１７を除去する。As described above, in the method of manufacturing the semiconductor device according to the present embodiment, the BA covering the entire surface of the protective film 17 is formed.
After the RC film 31 is formed, the upper surface of the BARC film 31 is flattened, and then etched using the photoresist film 21 as a mask by an ICP etching method.
As shown in FIG. 17A, a patterning hole 25 is formed in the BARC film 31.
As shown in (b), the protective film 17 on the interlayer insulating film 14 and the bit line mask film 16 is removed.
【００６３】したがって、前記第１の実施の形態におけ
るＨＤＰＣＶＤ法により層間絶縁膜１８の形成する工
程、及び、該層間絶縁膜１８をＣＭＰ法により平坦化す
る工程を省略することができ、半導体装置の製造が容易
となる。Therefore, the step of forming the interlayer insulating film 18 by the HDPCVD method in the first embodiment and the step of flattening the interlayer insulating film 18 by the CMP method can be omitted. Manufacturing becomes easy.
【００６４】次に、本発明の第３の実施の形態について
説明する。なお、前記第１及び第２の実施の形態と同じ
構造を有するものについては、その説明を省略する。Next, a third embodiment of the present invention will be described. It should be noted that a description of the same structure as in the first and second embodiments will be omitted.
【００６５】図２０は本発明の第３の実施の形態におけ
る半導体装置の製造方法における工程断面図を示す第１
の図、図２１は本発明の第３の実施の形態における半導
体装置の製造方法における工程断面図を示す第２の図、
図２２は本発明の第３の実施の形態における半導体装置
の製造方法における工程断面図を示す第３の図、図２３
はパターニングホールが連続した矩形のライン型の例を
示す図である。FIG. 20 is a sectional view showing a process in a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 21 is a second sectional view showing a step in a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 22 is a third sectional view showing a step in a method of manufacturing a semiconductor device according to the third embodiment of the present invention.
FIG. 3 is a diagram showing an example of a rectangular line type in which patterning holes are continuous.
【００６６】まず、前記第１の実施の形態における工程
と同様の工程により、層間絶縁膜１４の上に、ビット線
１５及びビット線マスク膜１６を形成する。First, a bit line 15 and a bit line mask film 16 are formed on the interlayer insulating film 14 by the same steps as those in the first embodiment.
【００６７】次に、図２０（ａ）に示されるように、前
記層間絶縁膜１４、ビット線１５及びビット線マスク膜
１６の全面を覆うＳｉ3 Ｎ4 から成る保護膜３７を常圧
ＣＶＤ法によって形成する。この場合、常圧ＣＶＤ法に
よって形成されたために、前記ビット線１５の間の層間
絶縁膜１４上に形成される前記保護膜３７の膜圧は、前
記ビット線マスク膜１６上に形成される前記保護膜３７
の膜圧よりも薄くなる。なお、最初にＬＰＣＶＤ法によ
ってある程度のＳｉ3 Ｎ4 膜を形成した上に、常圧ＣＶ
Ｄ法によって、さらにＳｉ3 Ｎ4 膜を形成することによ
って、前記保護膜３７を形成することもできる。Next, as shown in FIG. 20A, a protective film 37 made of Si 3 N 4 covering the entire surface of the interlayer insulating film 14, the bit line 15 and the bit line mask film 16 is formed by a normal pressure CVD method. Formed by In this case, since the protection film 37 formed on the interlayer insulating film 14 between the bit lines 15 is formed by the atmospheric pressure CVD method, the film pressure of the protection film 37 formed on the bit line mask film 16 is reduced. Protective film 37
It becomes thinner than the film pressure. First, after a certain amount of Si 3 N 4 film was formed by LPCVD,
The protective film 37 can also be formed by forming a Si 3 N 4 film by the method D.
【００６８】次に、前記保護膜３７を覆うように、前記
第１の実施の形態と同様に、ＨＤＰＣＶＤ法によって層
間絶縁膜１８を形成して平坦化した後、該層間絶縁膜１
８の上面をＣＭＰ法によって平坦化する。そして、平坦
化された前記層間絶縁膜１８の全面にフォトレジスト膜
２１を形成した後、フォトリソグラフィー技術により、
図２０（ｂ）に示されるように、前記フォトレジスト膜
２１を所定のパターンにパターニングする。Next, similarly to the first embodiment, an interlayer insulating film 18 is formed by the HDPCVD method so as to cover the protective film 37 and flattened.
8 is flattened by a CMP method. Then, after forming a photoresist film 21 on the entire surface of the flattened interlayer insulating film 18, a photolithography technique is used.
As shown in FIG. 20B, the photoresist film 21 is patterned into a predetermined pattern.
【００６９】次に、前記第１の実施の形態と同様に、パ
ターニングされた前記フォトレジスト膜２１をマスクと
して、前記層間絶縁膜１８をマグネトロンＲＩＥエッチ
ング法によってエッチングして、図２１（ａ）に示され
るように、前記層間絶縁膜１８にパターニングホール２
５を形成する。この場合、エッチングガスはＡｒ／ＣＨ
2 Ｆ2 ／Ｃ4 Ｆ8 であり、エッチング条件は、条件
（３）、すなわち、 Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝４５ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, as in the first embodiment, the interlayer insulating film 18 is etched by the magnetron RIE etching method using the patterned photoresist film 21 as a mask, as shown in FIG. As shown, the patterning holes 2 are formed in the interlayer insulating film 18.
5 is formed. In this case, the etching gas is Ar / CH
2 F 2 / C 4 F 8 , and the etching condition is the condition (3), that is, Ar / CH 2 F 2 / C 4 F 8 = 500/7/4 sccm Pressure = 45 mT RF Power = 1500 W.
【００７０】そして、エッチングを続行し、図２１
（ｂ）に示されるように、前記ビット線１５の間の層間
絶縁膜１４上に形成された前記保護膜３７が除去された
時点で、エッチングを停止する。この場合、前記ビット
線マスク膜１６上に形成された前記保護膜３７は、膜圧
が前記ビット線１５の間の層間絶縁膜１４上に形成され
た前記保護膜３７の膜圧よりも厚いので、前記ビット線
マスク膜１６上に残留する。Then, the etching is continued, and FIG.
As shown in (b), the etching is stopped when the protective film 37 formed on the interlayer insulating film 14 between the bit lines 15 is removed. In this case, since the protective film 37 formed on the bit line mask film 16 has a higher film thickness than the protective film 37 formed on the interlayer insulating film 14 between the bit lines 15, , Remains on the bit line mask film 16.
【００７１】次に、前記層間絶縁膜１４、保護Ｓｉ3 Ｎ
4 膜３７及び層間絶縁膜１８の全面を覆うようにＢＰＳ
Ｇから成る層間絶縁膜２２を形成した後、該層間絶縁膜
２２の全面にフォトレジスト膜２３を形成する。そし
て、フォトリソグラフィー技術によって前記フォトレジ
スト膜２３を、前記フォトレジスト膜２１のパターンと
同様のパターンにパターニングした後、パターニングさ
れた前記フォトレジスト膜２３をマスクとして、前記層
間絶縁膜２２をマグネトロンＲＩＥエッチング法によっ
てエッチングする。これにより、前記ビット線マスク膜
１６上に残留する前記保護膜３７の上面に到達するエッ
チングホール２６が形成される。Next, the interlayer insulating film 14, the protective Si 3 N
4 BPS so as to cover the entire surface of the film 37 and the interlayer insulating film 18.
After forming the interlayer insulating film 22 made of G, a photoresist film 23 is formed on the entire surface of the interlayer insulating film 22. Then, after the photoresist film 23 is patterned into a pattern similar to the pattern of the photoresist film 21 by a photolithography technique, the interlayer insulating film 22 is subjected to magnetron RIE etching using the patterned photoresist film 23 as a mask. Etching by the method. As a result, an etching hole 26 reaching the upper surface of the protection film 37 remaining on the bit line mask film 16 is formed.
【００７２】この場合、エッチングガスはＡｒ／Ｃ4 Ｆ
8 ／Ｏ2 であり、エッチング条件は、条件（１）、すな
わち、 Ａｒ／Ｃ4 Ｆ8 ／Ｏ2 ＝５００／２６／１２ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝５０ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。In this case, the etching gas is Ar / C 4 F
8 / O 2 , and the etching condition is the condition (1), that is, Ar / C 4 F 8 / O 2 = 500/26/12 sccm Pressure = 50 mT RF Power = 1500 W.
【００７３】次に、エッチングガスをＡｒ／ＣＨ2 Ｆ2
／Ｃ4 Ｆ8 に変更して、マグネトロンＲＩＥエッチング
法によるエッチングを続行する。ただし、エッチング条
件は、条件（３）、すなわち、 Ａｒ／ＣＨ2 Ｆ2 ／Ｃ4 Ｆ8 ＝５００／７／４ｓｃｃｍ Ｐｒｅｓｓｕｒｅ＝４５ｍＴ ＲＦ Ｐｏｗｅｒ＝１５００Ｗ である。Next, the etching gas is Ar / CH 2 F 2
/ C 4 F 8 and continue the etching by the magnetron RIE etching method. However, the etching condition is the condition (3), that is, Ar / CH 2 F 2 / C 4 F 8 = 500/7/4 sccm Pressure = 45 mT RF Power = 1500 W.
【００７４】これにより、図２２に示されるように、前
記ビット線１５の両側のサイドウォール状の保護Ｓｉ3
Ｎ4 膜３７間を通り、前記層間絶縁膜１４を貫通して前
記半導体基板１０の上面に到達するコンタクトホール２
７が、自己整合的に形成される。As a result, as shown in FIG. 22, the protection Si 3 in the form of a sidewall on both sides of the bit line 15 is formed.
A contact hole 2 passing between the N 4 films 37 and penetrating the interlayer insulating film 14 to reach the upper surface of the semiconductor substrate 10.
7 are formed in a self-aligned manner.
【００７５】以降は、前記第１の実施の形態における図
１５及び図１に対応する工程と同様の工程により、図１
に示されるように、ポリシリコン層２８から成り、略シ
リンダ形状を有するシリンダ部分３０が形成される。Thereafter, steps similar to those corresponding to FIGS. 15 and 1 in the first embodiment are performed, and FIG.
As shown in FIG. 5, a cylinder portion 30 composed of the polysilicon layer 28 and having a substantially cylindrical shape is formed.
【００７６】このように、本実施の形態の半導体装置の
製造方法においては、常圧ＣＶＤ法によって形成したの
で、前記ビット線マスク膜１６上に形成される前記保護
膜３７の膜圧は、前記ビット線１５の間の層間絶縁膜１
４上に形成される前記保護膜３７の膜圧よりも厚くな
る。As described above, in the method of manufacturing a semiconductor device according to the present embodiment, since the film is formed by the normal pressure CVD method, the film pressure of the protective film 37 formed on the bit line mask film 16 is Interlayer insulating film 1 between bit lines 15
4 becomes thicker than the film thickness of the protective film 37 formed on the substrate.
【００７７】したがって、エッチングにより前記コンタ
クトホール２７を形成した後も前記ビット線マスク膜１
６上に前記保護膜３７が残留するので、キャパシタのス
トーレッジノードとなる前記シリンダ部分３０と前記ビ
ット線１５との耐圧マージンが増大する。Therefore, even after the contact hole 27 is formed by etching, the bit line mask
Since the protection film 37 remains on the upper surface 6, the breakdown voltage margin between the cylinder portion 30 serving as a storage node of the capacitor and the bit line 15 increases.
【００７８】なお、前記第１〜第３の実施の形態におい
て、フォトレジスト膜２１に形成されるパターニングホ
ール２５は、図１０に示されるように、円形又は楕円形
のホール型のものであるが、図２３に示されるように、
連続した矩（く）形のライン型のものであってもよい。
この場合、フォトリソグラフィー工程において、解像度
のマージンが大きくなり、また、前記パターニングホー
ル２５とビット線１５との位置合わせの余裕度も大きく
なる。In the first to third embodiments, the patterning hole 25 formed in the photoresist film 21 is of a circular or elliptical hole type as shown in FIG. , As shown in FIG.
A continuous rectangular line type may be used.
In this case, in the photolithography process, a margin of resolution is increased, and a margin of alignment between the patterning hole 25 and the bit line 15 is also increased.
【００７９】なお、本発明は前記実施の形態に限定され
るものではなく、本発明の趣旨に基づいて種々変形させ
ることが可能であり、それらを本発明の範囲から排除す
るものではない。The present invention is not limited to the above-described embodiment, but can be variously modified based on the gist of the present invention, and they are not excluded from the scope of the present invention.
【００８０】[0080]
【発明の効果】以上詳細に説明したように、本発明によ
れば、半導体装置の製造方法においては、複数のワード
線が形成された半導体基板上に第１の絶縁膜を形成し、
ビット線マスク膜をマスクとして、前記第１の絶縁膜上
に複数のビット線を形成し、前記半導体基板の全面を覆
う保護膜を形成し、該保護膜上に前記ビット線の間を充
填し、かつ、上面が平坦な第２の絶縁膜を形成し、該第
２の絶縁膜に、前記ビット線の間隔より大径で前記ビッ
ト線マスク膜に到達する第１の孔と、該第１の孔に連続
し前記ビット線の間の前記第１の絶縁膜に到達する第２
の孔とを形成し、前記第１及び第２の孔を充填し、か
つ、前記半導体基板の全面を覆う第３の絶縁膜を形成
し、該第３の絶縁膜に前記第１と第２の孔とを形成し、
前記第１の絶縁膜に、前記第２の孔に連続し、かつ、前
記第２の孔と同径の半導体基板上に到達する第３の孔を
形成し、前記第２及び第３の孔を充填し、かつ、前記第
１の孔の内壁を覆う導電層を形成する。As described above in detail, according to the present invention, in a method of manufacturing a semiconductor device, a first insulating film is formed on a semiconductor substrate on which a plurality of word lines are formed,
Using the bit line mask film as a mask, forming a plurality of bit lines on the first insulating film, forming a protective film covering the entire surface of the semiconductor substrate, and filling the space between the bit lines on the protective film. A second insulating film having a flat upper surface, a first hole reaching the bit line mask film with a diameter larger than a distance between the bit lines, and a first hole formed in the second insulating film; The second insulating layer continues to the first hole and reaches the first insulating film between the bit lines.
Forming a third insulating film filling the first and second holes and covering the entire surface of the semiconductor substrate; and forming the first and second holes in the third insulating film. To form a hole and
Forming, in the first insulating film, a third hole that is continuous with the second hole and that reaches a semiconductor substrate having the same diameter as the second hole; And forming a conductive layer covering the inner wall of the first hole.
【００８１】この場合、シリンダ外壁面の下端付近まで
露出したストーレッジノードを形成することができるの
で、容量の大きいキャパシタを有する半導体装置を製造
することができる。In this case, since a storage node exposed to near the lower end of the outer wall surface of the cylinder can be formed, a semiconductor device having a capacitor with a large capacitance can be manufactured.
【００８２】他の半導体装置の製造方法においては、さ
らに、前記第２の絶縁膜が有機膜である。In another method for manufacturing a semiconductor device, the second insulating film is an organic film.
【００８３】この場合、さらに前記第２の絶縁膜の上面
を容易に平坦化できる。In this case, the upper surface of the second insulating film can be easily flattened.
【００８４】更に他の半導体装置の製造方法において
は、さらに、前記保護膜の少なくとも上部が常圧ＣＶＤ
法によって形成されたＳｉ3 Ｎ4 膜である。In still another method of manufacturing a semiconductor device, at least an upper portion of the protective film is formed by a normal pressure CVD.
It is a Si 3 N 4 film formed by a method.
【００８５】この場合、前記ビット線マスク上に残留す
る保護膜が厚くなるので、ストーレッジノードとビット
線との耐圧マージンの大きな半導体装置を製造すること
ができる。In this case, since the protective film remaining on the bit line mask becomes thick, a semiconductor device having a large withstand voltage margin between the storage node and the bit line can be manufactured.
【図１】本発明の第１の実施の形態における半導体装置
の製造方法により製造されたシリンダ部分を示す図であ
る。FIG. 1 is a view showing a cylinder portion manufactured by a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】従来の半導体装置の製造方法における工程断面
図を示す第１の図である。FIG. 2 is a first view showing a process cross-sectional view in a conventional method of manufacturing a semiconductor device.
【図３】従来の半導体装置の製造方法における工程断面
図を示す第２の図であり、図２（ｃ）におけるＡ−Ａ矢
視図である。FIG. 3 is a second cross-sectional view showing a step in the conventional method for manufacturing a semiconductor device, and is a view taken along the line AA in FIG. 2 (c).
【図４】従来の半導体装置の製造方法における工程断面
図を示す第３の図である。FIG. 4 is a third view showing a step cross-sectional view in the conventional semiconductor device manufacturing method.
【図５】図４におけるＢ−Ｂ矢視図である。FIG. 5 is a view taken in the direction of arrows BB in FIG. 4;
【図６】従来の半導体装置の製造方法における工程断面
図を示す第４の図である。FIG. 6 is a fourth diagram showing a process cross-sectional view in the conventional semiconductor device manufacturing method.
【図７】従来の半導体装置の製造方法における工程断面
図を示す第５の図である。FIG. 7 is a fifth cross-sectional view illustrating a step in a conventional method of manufacturing a semiconductor device.
【図８】本発明の第１の実施の形態における半導体装置
の製造方法における工程断面図を示す第１の図である。FIG. 8 is a first view showing a step cross-sectional view in the method for manufacturing a semiconductor device in the first embodiment of the present invention.
【図９】本発明の第１の実施の形態における半導体装置
の製造方法における工程断面図を示す第２の図であり、
図８（ｃ）におけるＤ−Ｄ矢視図である。FIG. 9 is a second diagram showing a step cross-sectional view in the method for manufacturing the semiconductor device in the first embodiment of the present invention;
FIG. 9 is a view as viewed in the direction of the arrow D-D in FIG.
【図１０】図９（ｂ）におけるＥ−Ｅ矢視図である。FIG. 10 is a view as seen in the direction of arrows EE in FIG. 9 (b).
【図１１】本発明の第１の実施の形態における半導体装
置の製造方法における工程断面図を示す第３の図であ
る。FIG. 11 is a third diagram showing a step cross-sectional view in the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図１２】図１１（ｂ）におけるＧ−Ｇ矢視図である。FIG. 12 is a view as viewed in the direction of arrows GG in FIG. 11 (b).
【図１３】本発明の第１の実施の形態における半導体装
置の製造方法における工程断面図を示す第４の図であ
る。FIG. 13 is a fourth cross-sectional view illustrating a step in the method for manufacturing the semiconductor device in the first embodiment of the present invention.
【図１４】本発明の第１の実施の形態における半導体装
置の製造方法における工程断面図を示す第５の図であ
る。FIG. 14 is a fifth sectional view illustrating the step of the manufacturing method of the semiconductor device in the first embodiment of the present invention;
【図１５】本発明の第１の実施の形態における半導体装
置の製造方法における工程断面図を示す第６の図であ
る。FIG. 15 is a sixth sectional view showing the step in the manufacturing method of the semiconductor device in the first embodiment of the present invention;
【図１６】本発明の第２の実施の形態における半導体装
置の製造方法における工程断面図を示す第１の図であ
る。FIG. 16 is a first view showing a step cross-sectional view in the method for manufacturing a semiconductor device in the second embodiment of the present invention.
【図１７】本発明の第２の実施の形態における半導体装
置の製造方法における工程断面図を示す第２の図であ
る。FIG. 17 is a second view showing a step cross-sectional view in the method for manufacturing a semiconductor device in the second embodiment of the present invention.
【図１８】本発明の第２の実施の形態における半導体装
置の製造方法における工程断面図を示す第３の図であ
る。FIG. 18 is a third view showing a step cross-sectional view in the method for manufacturing a semiconductor device in the second embodiment of the present invention.
【図１９】本発明の第２の実施の形態における半導体装
置の製造方法によって製造されたシリンダ部分を示す図
である。FIG. 19 is a diagram illustrating a cylinder portion manufactured by a method of manufacturing a semiconductor device according to a second embodiment of the present invention.
【図２０】本発明の第３の実施の形態における半導体装
置の製造方法における工程断面図を示す第１の図であ
る。FIG. 20 is a first view showing a process cross-sectional view in the method for manufacturing a semiconductor device in the third embodiment of the present invention.
【図２１】本発明の第３の実施の形態における半導体装
置の製造方法における工程断面図を示す第２の図であ
る。FIG. 21 is a second view showing a step cross-sectional view in the method for manufacturing a semiconductor device in the third embodiment of the present invention.
【図２２】本発明の第３の実施の形態における半導体装
置の製造方法における工程断面図を示す第３の図であ
る。FIG. 22 is a third diagram showing a step cross-sectional view in the method for manufacturing a semiconductor device in the third embodiment of the present invention.
【図２３】パターニングホールが連続した矩形のライン
型の例を示す図である。FIG. 23 is a diagram showing an example of a rectangular line type in which patterning holes are continuous.
１０ 半導体基板 １５ ビット線 １６ ビット線マスク膜 １７ 保護膜 Reference Signs List 10 semiconductor substrate 15 bit line 16 bit line mask film 17 protective film
Claims (3)
体基板上に第１の絶縁膜を形成し、（ｂ）ビット線マス
ク膜をマスクとして、前記第１の絶縁膜上に複数のビッ
ト線を形成し、（ｃ）前記半導体基板の全面を覆う保護
膜を形成し、（ｄ）該保護膜上に前記ビット線の間を充
填し、かつ、上面が平坦な第２の絶縁膜を形成し、
（ｅ）該第２の絶縁膜に、前記ビット線の間隔より大径
で前記ビット線マスク膜に到達する第１の孔と、該第１
の孔に連続し前記ビット線の間の前記第１の絶縁膜に到
達する第２の孔とを形成し、（ｆ）前記第１及び第２の
孔を充填し、かつ、前記半導体基板の全面を覆う第３の
絶縁膜を形成し、（ｇ）該第３の絶縁膜に前記第１と第
２の孔とを形成し、（ｈ）前記第１の絶縁膜に、前記第
２の孔に連続し、かつ、前記第２の孔と同径の半導体基
板上に到達する第３の孔を形成し、（ｉ）前記第２及び
第３の孔を充填し、かつ、前記第１の孔の内壁を覆う導
電層を形成することを特徴とする半導体装置の製造方
法。1. A first insulating film is formed on a semiconductor substrate on which a plurality of word lines are formed, and a plurality of first insulating films are formed on the first insulating film by using a bit line mask film as a mask. Forming a bit line, (c) forming a protective film covering the entire surface of the semiconductor substrate, and (d) filling a space between the bit lines on the protective film and having a flat upper surface. To form
(E) a first hole reaching the bit line mask film with a diameter larger than the distance between the bit lines, the first hole;
Forming a second hole that is continuous with the hole and reaches the first insulating film between the bit lines; (f) filling the first and second holes; (G) forming the first and second holes in the third insulating film; and (h) forming the second insulating film in the first insulating film. Forming a third hole continuous with the hole and reaching the semiconductor substrate having the same diameter as the second hole; (i) filling the second and third holes, Forming a conductive layer covering an inner wall of the hole.
１に記載の半導体装置の製造方法。2. The method according to claim 1, wherein the second insulating film is an organic film.
Ｄ法によって形成されたＳｉ3 Ｎ4 膜である請求項１に
記載の半導体装置の製造方法。3. The method according to claim 1, wherein at least an upper portion of the protective film has a normal pressure CV.
2. The method for manufacturing a semiconductor device according to claim 1, wherein the method is a Si 3 N 4 film formed by a D method.
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