JP2002110935A

JP2002110935A - 薄膜キャパシタ及びその製造方法

Info

Publication number: JP2002110935A
Application number: JP2000304549A
Authority: JP
Inventors: Michihito Ueda; 路人上田; Takashi Otsuka; 隆大塚
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-10-04
Filing date: 2000-10-04
Publication date: 2002-04-12

Abstract

(57)【要約】【課題】薄膜キャパシタにおいて、誘電体薄膜が柱状
構造であると、粒界を経由したリークが大きいという課
題を有していた。【解決手段】誘電体薄膜が柱状成長するのは、下地で
ある第１の電極の結晶性を継承して成長しやすいためで
あった。しかし、第１の電極の界面近傍を非晶質にする
ことで、誘電体薄膜は微細グレイン構造を有するように
なる。この効果によって上下電極の粒界を経由したリー
クパスを実質的に長くすることが可能となり、低リーク
の薄膜キャパシタを実現できる。また第１の電極表面近
傍を非晶質化する製造方法として、Ｐｔ電極に薄いＺｒ
層を形成し、非酸化雰囲気下での熱処理することで簡便
に表面近傍を非晶質化することが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コンデンサや、半
導体メモリキャパシタに用いられる薄膜キャパシタとそ
の製造方法に関するもので、特に、コンデンサやキャパ
シタを構成する誘電薄膜が多結晶体の場合に有効な薄膜
キャパシタ及びその電極製造方法を提供するものであ
る。

【０００２】

【従来の技術】少ない電極面積で大きな静電容量値を持
つコンデンサは、携帯端末などに見られるような電気製
品の小型化の要求で、素子サイズを小さくする一方で、
静電容量を確保することが求められる。このような要求
に対して薄膜キャパシタを用いるアプローチがなされて
いる。

【０００３】また、このような微小コンデンサへの要求
は一般的な電子部品に留まらず、例えばＤＲＡＭなどの
半導体のセルキャパシタにおいても同様である。

【０００４】近年、このような微小面積で高容量を保持
するため、薄膜キャパシタにチタン酸バリウム・ストロ
ンチウム（以下ＢＳＴ）といった高誘電率を薄膜で形成
し、これを用いて薄膜キャパシタを形成しようとする動
きが盛んである。

【０００５】このような技術の従来例としては、例えば
特開平８−３１９５１号公報に記載の「強誘電体薄膜キ
ャパシタ及びその製造方法」が挙げられる。

【０００６】図１０は従来技術の薄膜キャパシタの構造
を示すものである。

【０００７】酸化したシリコン基板１０１上に接着層と
してＴｉ膜１０３をスパッタ法によって約５０ｎｍ形成
し、２００ｎｍの膜厚のＰｔ１０４をスパッタ法によっ
て形成し第１の電極としている。この時、第１の電極の
構成材料であるＰｔは非常に結晶化しやすい材料である
ため、基板温度が室温であっても結晶化し、柱状の多結
晶体として薄膜が形成される。

【０００８】その後、ＢＳＴ膜１０５をＢＳＴセラミッ
クスタ−ゲットを用いてＯ₂／Ａｒ混合ガス中で基板温
度を約６５０℃として約２００ｎｍの膜厚に堆積して多
結晶誘電体薄膜を形成する。このとき、従来技術例で
は、多結晶薄膜に生じる短絡経路を埋めるために、一
旦、１１１のＴｉＯ₂を堆積した後に、短絡経路以外例
えばドライエッチングなどでを除去し、最後に第２の電
極であるＰｔ上部電極１０７を堆積してパターニング
し、微小ＢＳＴキャパシタを形成している。

【０００９】

【発明が解決しようとする課題】しかしながら、従来技
術のような構造の薄膜キャパシタでは、誘電体薄膜が柱
状構造を有しているために、粒界を経由してリーク電流
が流れやすいという課題を有していた。

【００１０】従来技術では、ピンホール的な欠陥も含
め、このような粒界を経由する短絡経路を一旦ＴｉＯ₂
で被覆する工程を導入しているが、余分なＴｉＯ₂を除
去する際にＢＳＴにダメージが入り、特性が劣化すると
いう課題を有していた。

【００１１】また、特に粒界のような微小な経路はＴｉ
Ｏ₂などの被覆では完全に埋め込むことができず、短絡
の防止には効果があっても、リーク電流の低減には効果
が小さかった。

【００１２】これは、ＢＳＴが柱状結晶構造を有してい
るためであり、その粒界が上下の電極の最短経路となる
ため、このような構造を有するＢＳＴではどうしてもリ
ークが大きくなってしまうためである。

【００１３】しかしながら、ＢＳＴは下地の第１の電極
であるＰｔの配向を引き継いで成長しやすい上、第１の
電極を構成するＰｔは前述のように容易に結晶化し柱状
結晶となりやすいため、ＢＳＴのような多結晶誘電体薄
膜を柱状結晶とならないように堆積することは非常に難
しかった。

【００１４】

【課題を解決するための手段】以上の課題を解決するた
め、本願第１の発明の薄膜キャパシタは、第１の電極
と、第１の電極の上に形成された誘電体薄膜と、誘電体
薄膜の上に形成された第２の電極からなる薄膜キャパシ
タであって、第１の電極の前記誘電体薄膜との界面近傍
が非晶質もしくは粒径が１０ｎｍ以下の多結晶であるこ
とを特徴とする。

【００１５】また本願第２の発明の薄膜キャパシタは、
第１の電極の表面近傍の非晶質もしくは粒径が１０ｎｍ
以下の多結晶部が、Ｚｒ、Ｈｆ、Ｎｂ、Ｔａの群からな
る元素の少なくとも１種類以上とＰｔを含有することを
特徴とする。

【００１６】また本願第３の発明の薄膜キャパシタの製
造方法は、Ｐｔを含有する薄膜の直上にＺｒ、Ｈｆ、Ｎ
ｂ、Ｔａの群からなる元素の少なくとも一種類以上を堆
積して反応層を形成した後、非酸化雰囲気下で３００℃
以上に加熱することで、第１の電極を形成することを特
徴とする。

【００１７】また本願第４の発明の薄膜キャパシタの製
造方法は、本願第１発明の薄膜キャパシタが、ダイナミ
ック・ランダム・アクセス・メモリ（ＤＲＡＭ）の容量
部薄膜キャパシタであることを特徴とする。

【００１８】また本願第５の発明の薄膜キャパシタの製
造方法は、本願第１発明の薄膜キャパシタが、強誘電体
ゲートメモリ（ＭＦＭＩＳ）の強誘電体薄膜キャパシタ
であることを特徴とするものである。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態の誘電
体薄膜及びその形成方法について図面を参照しながら説
明する。

【００２０】（実施の形態１）図１は本実施例の薄膜キ
ャパシタの構造を示す断面図である。図１において１は
薄膜キャパシタである。３は基板であり、本実施形態１
では例えばＳｉ基板である。５は第１の電極である。７
は誘電体薄膜であり、例えば本実施形態１では柱状構造
ではない多結晶誘電体薄膜であって、材料は例えばチタ
ン酸バリウム・ストロンチウムからなる。９は第２の電
極であり、例えばＰｔ（白金)からなる。

【００２１】本実施例の薄膜キャパシタは、キャパシタ
を構成する誘電体薄膜が柱状結晶ではない微細なグレイ
ン構造を有することを特徴とする。例えば本実施例の薄
膜キャパシタにおいては、誘電体薄膜は、直径２０ｎｍ
程度の微細グレインが重なった構造を有している。本実
施形態１では、誘電体薄膜７を微細グレインとするため
に、第１の電極５の最表面を非晶質化している。

【００２２】以下、図２を用いて、本実施例の薄膜キャ
パシタを製造する方法を説明する。

【００２３】なお、図２において、図１と同一物には同
一番号を附記し、説明を省略する。図２において、１１
はＰｔ薄膜である。１３は反応層である。

【００２４】(ａ)例えばスパッタ法により、基板温度５
００℃でＰｔ薄膜を形成する。本実施形態では、例えば
ＲＦマグネトロンスパッタ法により、Ａｒガス中で、圧
力１０ｍＴｏｒｒ（1Torr=133.322Pa）、ＲＦパワー５
０Ｗで３分間、スパッタを行うことで、膜厚５０ｎｍの
Ｐｔ薄膜を形成している。

【００２５】(ｂ)例えばスパッタ法により、室温でＺｒ
を堆積して反応層１３を形成する。本実施の形態では、
例えばＲＦマグネトロンスパッタ法により、Ａｒガス中
で、圧力１０ｍＴｏｒｒ、ＲＦパワー５０Ｗで３０秒
間、スパッタを行うことで、膜厚１０ｎｍのＺｒ薄膜を
形成している。

【００２６】(ｃ)例えばファーネスアニール炉で、窒素
雰囲気下で４００℃、１０分の熱処理を施し、Ｐｔ薄膜
１１と反応層１３を反応させ第１の電極５を形成する。

【００２７】(ｄ)例えばＭＯＣＶＤ法によりＢＳＴ薄膜
を３０ｎｍ堆積して誘電体薄膜７を形成する。

【００２８】(ｅ)例えばスパッタ法により、第２の電極
を形成する。本実施形態では、例えばＲＦマグネトロン
スパッタ法により、基板温度４００℃、Ａｒガス中で、
圧力１０ｍＴｏｒｒ、ＲＦパワー５０Ｗで６分間、スパ
ッタを行うことで、膜厚１００ｎｍのＰｔ薄膜を形成し
ている。

【００２９】以上の製造工程により薄膜キャパシタを形
成する。

【００３０】次に、図２に示した製造工程で誘電体薄膜
であるＢＳＴのグレインサイズを微細化できる原理につ
いて以下、図３、図４を用いて説明する。

【００３１】図３は図２の(ａ)の段階のＰｔ薄膜の結晶
状態、図４は図２(ｃ)の段階の第１の電極の結晶状態に
対応するＸ線回折分析（以下ＸＲＤ)結果を示す図であ
る。

【００３２】図３の結果から、最初に堆積されたＰｔ薄
膜は（１１１）配向の良質な結晶が得られている。Ｐｔ
はこのように容易に結晶化し、また配向も（１１１）に
揃うことが一般的に知られている。一方、図４の処理が
終了した後には、ＺｒやＺｒ-Ｐｔ合金に起因するＸＲ
Ｄのピークが認められないばかりか、Ｐｔのピークも消
失していることが理解される。このようにＸＲＤで回折
ピークが見られないことから、少なくともＰｔはＺｒと
反応してグレインサイズが１０ｎｍ以下の微細構造の多
結晶か、または非晶質に変化していることが理解され
る。

【００３３】このように、本発明者らは、ＰｔとＺｒが
金属状態であるとき、薄膜状態であれば４００℃という
低い温度であっても混合反応が進行し、しかも進行後の
Ｐｔ-Ｚｒ合金は結晶化がほとんど進行せず非晶質であ
ることを発見した。このような反応は３００℃以上で進
行することが実験的に判明しているが、反応を高速で安
定にするため、本実施形態１では４００℃で反応を進行
させている。

【００３４】また、反応層１３の厚みについては、厚さ
が５０ｎｍを超えると反応後の第１の電極の表面に面荒
れが生じ、膜剥がれが発生する場合があった。このた
め、反応層１３の厚みは５０ｎｍ以下が望ましい。本実
施形態１では、第１の電極の表面の平坦性を維持するた
め、反応層を極力薄くし、例えば膜厚１０ｎｍとしてい
る。このように薄い反応層であっても、Ｐｔ薄膜の表面
が非晶質化する為、同様の効果が得られる。

【００３５】以上のように、Ｐｔ表面近傍の（本実施形
態ではＰｔ薄膜の膜厚方向全体に渡る）反応による非晶
質化処理により、次に堆積するＢＳＴはＰｔによる結晶
成長の制約を受けずに結晶化するため、成膜初期過程に
おいて形成された「核」を中心に成長が進行する。この
ようなメカニズムにより、ＢＳＴグレインの微細化を実
現することが可能である。ＢＳＴのグレインを微細化す
ることで、上下電極間のＢＳＴ粒界の経路が長くなり、
これによりリーク電流を低減することが可能であった。
例えば膜厚３０ｎｍのＢＳＴキャパシタにおいて、＋１
Ｖ印加時のリーク電流密度を３×１０^-7[Ａ/ｃｍ²]から
５×１０^-8[Ａ/ｃｍ²]に大幅に低減することが可能であ
った。また、微細なグレインが積み重なって膜を形成す
るため、例えばピンホールなどの短絡不良を大幅に低減
することが可能であった。

【００３６】以上、本実施例の薄膜キャパシタ及びその
製造方法によれば、第１の電極のＰｔ最表面を非晶質化
し、その上にＢＳＴを形成することで、第１の電極のＰ
ｔ電極の結晶性による影響を受けずに微細なグレインの
ＢＳＴを形成することを可能とするものである。ＢＳＴ
のグレインを微細化することで、上下電極間のＢＳＴ粒
界の経路が長くなり、これによりリーク電流を低減する
ことが可能である上、ピンホールによる短絡不良も大幅
に低減できるものである。

【００３７】なお、本実施形態では、Ｐｔ最表面の非晶
質化を実施するのにＺｒの場合を示したが、同系列の元
素でも同様の機能がある。例えば、Ｈｆ、Ｎｂ、Ｔａな
どはいずれもＰｔ最表面の非晶質化が実現され、同様に
低リークの薄膜キャパシタを実現することが可能であ
る。

【００３８】（実施の形態２）以下、本発明の第２の実
施形態の薄膜キャパシタについて図面を参照しながら説
明する。

【００３９】図５は、本実施形態２の誘電体膜を用いた
ＤＲＡＭのメモリセルのみを抜き出して示す断面図であ
る。図５に示すように、Ｓｉ基板２１上には活性領域を
取り囲む素子分離２２が形成されており、この活性領域
内にはＤＲＡＭのメモリセルトランジスタとなるＭＯＳ
トランジスタが設けられている。ＭＯＳトランジスタ
は、Ｓｉ基板２１の上に設けられた絶縁ゲート３４と、
Ｓｉ基板２１内における絶縁ゲート３４の両側に位置す
る領域に形成されたソース・ドレイン拡散層３３とによ
り構成されている。また、基板上には、シリコン酸化膜
からなる第１の層間絶縁膜２５が堆積されており、この
第１の層間絶縁膜２５の上に、メモリセルの容量部が設
けられている。この容量部は、第１の実施形態に記載の
薄膜キャパシタの構造からなる。そして、容量部の第１
の電極５は、第１の層間絶縁膜５を貫通するプラグ２９
によってメモリセルトランジスタのソース・ドレイン拡
散層３３の一方に接続されている。なお、図１の破線に
示すように、第１の層間絶縁膜２５の上に堆積された第
２の層間絶縁膜３０の上にはＤＲＡＭのビット線３１が
設けられており、このビット線３１は、第１，第２の層
間絶縁膜２５，３０を貫通するプラグ３２によってソー
ス・ドレイン拡散層３３の他方に接続されている。

【００４０】ここで、本実施形態におけるＤＲＡＭメモ
リセルの製造工程について、図６（ａ）〜（ｄ）を参照
しながら説明する。なお、図６において図５と同一部に
は同一番号を附記して説明を省略する。

【００４１】図６（ａ）に示す工程において、Ｓｉ基板
２１の上に、ＬＯＣＯＳ法などを用いて、活性領域を囲
む素子分離２２を形成する。さらに、基板上にシリコン
酸化膜及びポリシリコン膜を堆積した後、これらをパタ
ーニングして、活性領域の上にゲート酸化膜及びゲート
電極からなる絶縁ゲート３４を形成する。そして、この
絶縁ゲート３４をマスクとしてＳｉ基板１１内にヒ素イ
オンを注入して、Ｓｉ基板２１内における絶縁ゲート３
４の両側に位置する領域にソース・ドレイン拡散層３３
を形成する。さらに、基板上に、例えば減圧化学気相成
長法によりＳｉＯ２からなる第１の層間絶縁膜２５を
約２００ｎｍの厚みで堆積する。さらに、第１の層間絶
縁膜２５のリフローまたはＣＭＰなどによる平坦化を行
なった後、第１の層間絶縁膜２５にソース・ドレイン拡
散層３３の一方に到達するコンタクト窓を開口する。そ
して、例えば減圧化学気相成長法により多結晶シリコン
を成膜した後、異方性を強めてドライエッチングするこ
とにより、コンタクト窓にポリシリコンを埋め込んで、
プラグ２９を形成する。

【００４２】次に、図６（ｂ）に示す工程において、基
板上に、図１で説明した製造方法により表面近傍を非晶
質化した電極を形成する。その後、例えばＭＯＣＶＤ装
置を用いて、基板上に誘電体薄膜であるＢＳＴ膜７ｘを
堆積する。すなわち、β−ジケトン系有機金属錯体であ
るＢａ（ＤＰＭ）₂ 、Ｓｒ（ＤＰＭ）₂ 、Ｔｉ（Ｏ−ｉ
Ｐｒ）₂ （ＤＰＭ）₂ をｎ−酢酸ブチルにそれぞれ０．
１ｍｏｌ／Ｌの濃度で溶解して作成した液体材料を混合
した後、この混合体を２２０℃に昇温して気化し、この
気化された原料ガスをＡｒガスによって搬送すること
で、反応炉内に原料ガスを導入する。そして、反応炉内
においては、圧力５Ｔｏｒｒ（1T0rr=133.322Pa）、酸
素分圧２５％の雰囲気下で、例えば４５０℃に加熱した
基板上で原料ガスを反応させることにより、第１の電極
１６ｘの上にＢＳＴからなる誘電体薄膜７ｘを形成す
る。

【００４３】次に、図６（ｂ）に示す状態で、基板を７
００℃に約１分間保持し、ＢＳＴ膜の結晶化のための熱
処理を行なう。

【００４４】次に、図６（ｃ）に示す工程において、基
板上にスパッタ法を用いて、Ｐｔを１００ｎｍの厚みで
堆積することにより、誘電体薄膜７ｘの上に第２の電極
９ｘを形成する。

【００４５】次に、図６（ｄ）に示す工程において、第
１の電極５ｘ，誘電体薄膜７ｘ，及び第２の電極９ｘを
パターニングすることにより、第１の電極５，誘電体薄
膜７及び第２の電極９からなる容量部を形成する。この
容量部内の第１の電極５は、プラグ２９によって、メモ
リトランジスタのソース・ドレイン拡散層３３の一方に
接続されている。

【００４６】その後の工程の図示は省略するが、第２の
層間絶縁膜の堆積、コンタクト窓の形成及び埋め込み、
ビット線の形成などの工程を行なって、ＤＲＡＭのメモ
リセルを形成する。

【００４７】本実施形態２のＤＲＡＭにおいては、容量
部の第１の電極の表面近傍を非晶質化することで、次に
例えばＭＯＣＶＤ法で形成した誘電体薄膜であるＢＳＴ
薄膜のグレインサイズを小さくすることが可能である。
このため、ＢＳＴのリーク電流量を小さくすることが可
能であり、ＤＲＡＭのリフレッシュサイクルを長くする
ことが可能である。このことはＤＲＡＭの動作速度にお
いて有利なだけでなく、デバイスとしての消費電力を抑
制することが可能であり、産業上、極めて有用なもので
ある。

【００４８】また、一般にＤＲＡＭの容量部において
は、第１の電極の形状を複雑化して表面積を大きくし、
実効的なキャパシタンスを大きくすることが行われる
が、このような複雑形状の電極の場合には、特に下地を
継承せずに誘電体薄膜を形成できる本発明の薄膜キャパ
シタの製造方法は有効である。

【００４９】（第３の実施形態）次に、本発明の第３の
実施形態について、図面を参照しながら説明する。

【００５０】図７は、本実施形態の薄膜キャパシタを用
いた強誘電体メモリ（以下、ＦｅＲＡＭと表記する）の
メモリセルのみを抜き出して示す断面図である。図７に
示すように、Ｓｉ基板２１上には活性領域を取り囲む素
子分離２２が形成されており、この活性領域内にはＦｅ
ＲＡＭのメモリセルトランジスタとなるＭＯＳトランジ
スタが設けられてる。ＭＯＳトランジスタは、Ｓｉ基板
２１の上に設けられた絶縁ゲート３４と、Ｓｉ基板２１
内における絶縁ゲート３４の両側に位置する領域に形成
されたソース・ドレイン拡散層３３とにより構成されて
いる。また、基板上には、シリコン酸化膜からなる第１
の層間絶縁膜２５が堆積されており、この第１の層間絶
縁膜２５の上に、メモリセルの容量部が設けられてい
る。この容量部は、第１の層間絶縁膜２５の上に、第１
の実施形態で説明した製造方法で形成した、表面近傍を
非晶質化したＰｔ膜からなる第１の電極５と、第１の電
極５の上に設けられた厚み３００ｎｍ程度の強誘電体膜
であるタンタル酸ストロンチウム・ビスマス（以下、Ｓ
ＢＴと表記する）からなる誘電体薄膜４１と、誘電体薄
膜４１の上に設けられた第２の電極９とにより構成され
ている。そして、容量部の第１の電極５は、第１の層間
絶縁膜２５を貫通するプラグ２９によってメモリセルト
ランジスタのソース・ドレイン拡散層３３の一方に接続
されている。なお、図７の破線に示すように、第１の層
間絶縁膜２５の上に堆積された第２の層間絶縁膜３０の
上にはビット線３１が設けられており、このビット線３
１は、第１，第２の層間絶縁膜２５，３０を貫通するプ
ラグ３２によってソース・ドレイン拡散層３３の他方に
接続されている。

【００５１】本実施形態においても、実施形態２と同様
の効果により、誘電体薄膜４１のリーク電流を低減する
ことができる。特に、ＦｅＲＡＭにおいては、第１の電
極５と第２の電極９との間の電位差により強誘電体膜で
ある誘電体薄膜４１の分極方向を変化させて情報の書込
みを行い、かつ、第２の電極９と第１の電極５との間に
所定の電圧を印加した際に流れる電流値を測定すること
により情報の読出しを行う。この時、誘電体薄膜４１の
リーク電流が小さいことによって、書込み・読出し時の
電圧印加時の漏れ電流を低減できるため、各セルの電力
消費を低減することが可能である。また、リークが小さ
いことで、検出電流の誤差も小さくなり、読出信号の”
１”、”０”判定のマージンも大きくとることができ
る。

【００５２】以上のように、本実施形態の製造方法の強
誘電体膜を用いることにより、電力消費量が小さく、読
出信号のマージンの広いＦｅＲＡＭを実現することが可
能である。

【００５３】（第４の実施形態）次に、本発明の第４の
実施形態について、図面を参照しながら説明する。

【００５４】図８は本実施形態の強誘電体ゲートメモリ
（以下、ＭＦＭＩＳと表記する）のメモリセルの部分の
みを抜き出して示す断面図である。

【００５５】図８において５１はＭＦＭＩＳである。Ｓ
ｉ基板５３上には活性領域を取り囲む素子分離５５が形
成されている。この活性領域内にはメモリセルトランジ
スタとなるＭＦＭＩＳトランジスタが設けられている。
ＭＦＭＩＳトランジスタは、Ｓｉ基板５３の上に設けら
れたＳｉＯ₂などからなるゲート絶縁膜５９と、その上
に設けられた多結晶シリコンなどからなる電極６１と、
その上に設けられた実施形態１に記載の薄膜キャパシタ
からなる構造を有する。薄膜キャパシタは第１の電極５
とその上に形成した誘電体薄膜である強誘電体層６３
と、その上に形成した第２の電極９からなっている。電
極６１と第１の電極５は電気的に等電位となっており、
合わせてフローティング電極９１を形成している。な
お、本実施形態においては強誘電体層６３は例えば厚さ
２００ｎｍのチタン酸ビスマスからなっている。ゲート
絶縁膜５９の両側に位置する領域にはソース・ドレイン
拡散層５７が形成されている。また、基板上には、シリ
コン酸化膜からなる層間絶縁膜６７が堆積されている。
ＭＦＭＩＳトランジスタの第２の電極９は、層間絶縁膜
６７を貫通するプラグ７３によって図示しない配線に接
続されている。また、ソース・ドレイン拡散層５７も同
様に層間絶縁膜６７を貫通するプラグ７１によって図示
しない配線に接続されている。

【００５６】図９（ａ），（ｂ）は、本実施形態の強誘
電体膜を用いたＭＦＭＩＳの動作原理を説明するため
に、メモリセルの部分のみを拡大して示す断面図であ
る。なお、以下の説明はいわゆるＮ型トランジスタ相当
の動作について説明するが、Ｐ型についても同様に動作
することは言うまでもない。

【００５７】Ｓｉ基板５３は電気的に接地されており、
強誘電体膜６３は、第２の電極９に直前に印加されてい
た電界の向きに応じて、図９（ａ）または図９（ｂ）の
「＋」，「−」で示すいずれかの状態に分極している。
そして、強誘電体層６３の分極状態により、図に示すよ
うな電荷の配置が生じ、最終的に誘起電荷がＳｉ基板５
３の表面付近の領域に誘起される。図９（ａ）に示す状
態においては、第２の電極９に印加される電圧が正から
０に変化することにより、Ｓｉ基板５３の表面付近の領
域には、この変化をうち消すような負の誘起電荷が生じ
るため、ソース部５５ａとドレイン部５５ｂの間に電位
差を与えると、ドレイン電流ＩＤが流れる。しかしなが
ら、図９（ｂ）に示す状態においては、第２の電極９に
印加される電圧が負から０に変化することにより、Ｓｉ
基板５３の表面付近の領域には、この変化をうち消すよ
うな正の誘起電荷が生じるため、ソース部５５ａとドレ
イン部５５ｂの間に電位差を与えてもドレイン電流ＩＤ
は流れなくなる。従って、このドレイン電流ＩＤの有無
によって強誘電体膜６３の分極状態を識別することが可
能となり、強誘電体膜６３を不揮発性の情報記憶部とし
て用いることができる。

【００５８】本実施形態においても、第１の実施形態の
説明と同様の原理により、強誘電体膜６３のリーク電流
を低減することができる。特に、ＭＦＭＩＳにおいて
は、フローティング電極９１にも電荷が誘起されてお
り、これに対応してＳｉ基板５３表面近傍に電荷が誘起
されるが、強誘電体膜６３のリーク電流が大きいと、フ
ローティング電極９１へ電荷が流れ込むために蓄積した
電荷が消滅してしまい、記憶情報が長期保持できないと
いう致命的な不具合が発生する。

【００５９】本実施形態の製造方法によって形成される
強誘電体膜を情報記憶部として利用することにより、記
憶保持時間を大幅に改善したＭＦＭＩＳを実現すること
が可能である。例えば本実施の形態４のＭＦＭＩＳで
は、記憶保持の時間を、従来の数１００分から数１００
０分まで大幅に改善することが可能であった。

【００６０】なお、本実施形態では強誘電体ゲートメモ
リとして導電体/強誘電体/導電体/絶縁体/半導体構造の
ＭＦＭＩＳ型について説明したが、導電体/強誘電体/絶
縁体/半導体構造のいわゆるＭＦＩＳ構造においても、
強誘電体層のリーク低減により同様の効果があることは
言うまでもない。

【００６１】

【発明の効果】以上、本願第１の発明の薄膜キャパシタ
は、第１の電極の最表面を非晶質化し、その上に誘電体
薄膜を形成することで、電極の結晶性による影響を受け
ずに微細なグレインの誘電体薄膜を形成することを可能
とするものである。誘電体薄膜のグレインを微細化する
ことで、上下電極間の粒界の経路が長くなり、これによ
りリーク電流を低減することが可能である上、ピンホー
ルによる短絡不良も大幅に低減できるものである。

【００６２】また、本願第２の発明の薄膜キャパシタ
は、第１の電極が、Ｚｒ、Ｈｆ、Ｎｂ、Ｔａの群からな
る元素の少なくとも１種類以上とＰｔを含有する材料か
らなることを特徴とし、容易に非晶質構造の電極を提供
するものである。

【００６３】また本願第３の発明の薄膜キャパシタの製
造方法は、Ｐｔを含有する薄膜の直上にＺｒ、Ｈｆ、Ｎ
ｂ、Ｔａの群からなる元素の少なくとも一種類以上を堆
積して反応層を形成した後、非酸化雰囲気下で３００℃
以上に加熱することで、少なくとも電極の最表面近傍を
非晶質とする、第１の発明の薄膜キャパシタの製造方法
を提供するものであり、比較的簡便な製造方法であるに
もかかわらず、表面の平坦性を維持しつつ安定に非晶質
化を実現できる製造方法である。

【００６４】また本願第４の発明の薄膜キャパシタの製
造方法は、本願第１発明の薄膜キャパシタを、ＤＲＡＭ
の容量部薄膜キャパシタとして製造することで、例えば
誘電体薄膜であるＢＳＴ薄膜のグレインサイズを小さく
することが可能である。これにより、ＢＳＴのリーク電
流量を小さくすることが可能であり、ＤＲＡＭのリフレ
ッシュサイクルを長くすることが可能である。このこと
はＤＲＡＭの動作速度において有利なだけでなく、デバ
イスとしての消費電力を抑制することが可能であり、産
業上、極めて有用なものである。

【００６５】また本願第５の発明の薄膜キャパシタの製
造方法は、本願第１発明の薄膜キャパシタが、ＭＦＭＩ
Ｓの強誘電体薄膜キャパシタとして製造することで、フ
ローティング電極にも保持した電荷情報のリーク電流に
よる消失速度を遅くすることが可能であり、記憶情報の
保持時間を大幅に改善できるものである。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の薄膜キャパシタの
構造を示す断面図

【図２】同実施の形態１の薄膜キャパシタの製造方法説
明図

【図３】同実施の形態１における誘電体薄膜グレインサ
イズの微細化原理説明図

【図４】同実施の形態１における誘電体薄膜グレインサ
イズの微細化原理説明図

【図５】本発明の第２の実施の形態の薄膜キャパシタを
用いたＤＲＡＭの断面構造図

【図６】同実施の形態２のＤＲＡＭ製造方法説明図

【図７】本発明の第３の実施の形態の薄膜キャパシタを
用いたＦｅＲＡＭの断面構造図

【図８】本発明の第４の実施の形態の薄膜キャパシタを
用いたＭＦＭＩＳの断面構造図

【図９】同実施の形態４のＭＦＭＩＳの動作原理説明図

【図１０】従来技術例の薄膜キャパシタの構造を示す断
面図

【符号の説明】

１薄膜キャパシタ３基板５第１の電極７誘電体薄膜９第２の電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｆターム(参考） 5F001 AA17 AD12 5F083 AD21 AD49 FR02 FR07 GA01 GA06 JA13 JA14 JA17 JA38 JA60 MA06 MA17 PR21 PR22 PR33 PR40 5F101 BA62 BD02

Claims

【特許請求の範囲】

【請求項１】第１の電極と、前記第１の電極の上に形
成された誘電体薄膜と、前記誘電体薄膜の上に形成され
た第２の電極からなる薄膜キャパシタであって、前記第１の電極の前記誘電体薄膜との界面近傍が非晶質
もしくは粒径が１０ｎｍ以下の多結晶であることを特徴
とする薄膜キャパシタ。
【請求項２】前記第１の電極が少なくともＰｔを含有
する材料からなることを特徴とする請求項１に記載の薄
膜キャパシタ。
【請求項３】前記誘電体薄膜が、ペロブスカイト構造
を有する材料からなることを特徴とする請求項１に記載
の薄膜キャパシタ。
【請求項４】前記誘電体薄膜が、Ｂａ,Ｓｒ,Ｔｉ,Ｐ
ｂ,Ｚｒ,Ｌａ,Ｂｉ,Ｔａ,Ｎｂ,Ｙ,Ｍｎの群に含まれる
元素のいずれか２種以上を含むことを特徴とする請求項
３に記載の薄膜キャパシタ。
【請求項５】前記非晶質もしくは粒径が１０ｎｍ以下
の多結晶が、Ｚｒ、Ｈｆ、Ｎｂ、Ｔａの群に含まれる元
素の少なくとも１種類以上とＰｔを含有することを特徴
とする請求項１に記載の薄膜キャパシタ。
【請求項６】Ｐｔを含有する薄膜の直上にＺｒ、Ｈ
ｆ、Ｎｂ、Ｔａの群に含まれる元素の少なくとも一種類
以上を堆積して反応層を形成した後、非酸化雰囲気下で
３００℃以上に加熱することで、前記第１の電極を形成
することを特徴とする薄膜キャパシタの製造方法。
【請求項７】前記反応層の厚さが、５０ｎｍ以下であ
ることを特徴とする請求項６に記載の薄膜キャパシタの
製造方法。
【請求項８】請求項１に記載の薄膜キャパシタを容量
部薄膜キャパシタとしたダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）。
【請求項９】請求項１に記載の薄膜キャパシタを強誘
電体薄膜キャパシタとした強誘電体メモリ（ＦｅＲＡ
Ｍ）。
【請求項１０】請求項１に記載の薄膜キャパシタを強
誘電体薄膜キャパシタとした強誘電体ゲートメモリ（Ｍ
ＦＭＩＳ）。