JP2002110894A - 回路パッケージ - Google Patents
回路パッケージInfo
- Publication number
- JP2002110894A JP2002110894A JP2000290229A JP2000290229A JP2002110894A JP 2002110894 A JP2002110894 A JP 2002110894A JP 2000290229 A JP2000290229 A JP 2000290229A JP 2000290229 A JP2000290229 A JP 2000290229A JP 2002110894 A JP2002110894 A JP 2002110894A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- base
- layer
- parent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】
【課題】 パッケージモジュールの体格が小さな回路パ
ッケージを提供する。 【解決手段】 ベース２１１である導線帯、親チップ２
２および子チップ２３から構成され、親チップ２２は扁
平パッケージング方式によりベース２１１上に貼り付け
られ、突起を有する子チップ２３がフリップチップ方式
により親チップ２２およびベース２１１上に同時に貼り
付けられ、親チップ２２と子チップ２３とが重なる。し
たがって、親チップ２２および子チップ２３により組成
されたパッケージの高さは３層の基板の総厚さよりも薄
くなるように構成される。
ッケージを提供する。 【解決手段】 ベース２１１である導線帯、親チップ２
２および子チップ２３から構成され、親チップ２２は扁
平パッケージング方式によりベース２１１上に貼り付け
られ、突起を有する子チップ２３がフリップチップ方式
により親チップ２２およびベース２１１上に同時に貼り
付けられ、親チップ２２と子チップ２３とが重なる。し
たがって、親チップ２２および子チップ２３により組成
されたパッケージの高さは３層の基板の総厚さよりも薄
くなるように構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、回路パッケージに
関する。
関する。
【０００２】
【従来の技術】半導体集積回路（Integrated Circuit,I
C）のパッケージングに関する進歩は一般にICの設計お
よび製造に従って進歩する。IC技術の発展に伴い、集積
度は逐次高まり、導体の出入部の差し脚数（信号、電
源、アース）も増加し、かつより多くの機能が１枚のチ
ップに統合され、チップのサイズは縮小する傾向であ
る。そのために伝統的エレクトロニックスのパッケージ
ング技術は先進的ICのニーズを満足することができな
く、各メーカーは続々とより適切なパッケージング技
術、例えばフリップチップ（flip tip）技術、ボールグ
リッドアレー（Ball Grid Array,BGA）、チップサイズ
パッケージ（Chip Size/Scale Package,CSP）、マルチ
チップモジュール（Multi Chip Module ）などを採用し
ている。
C）のパッケージングに関する進歩は一般にICの設計お
よび製造に従って進歩する。IC技術の発展に伴い、集積
度は逐次高まり、導体の出入部の差し脚数（信号、電
源、アース）も増加し、かつより多くの機能が１枚のチ
ップに統合され、チップのサイズは縮小する傾向であ
る。そのために伝統的エレクトロニックスのパッケージ
ング技術は先進的ICのニーズを満足することができな
く、各メーカーは続々とより適切なパッケージング技
術、例えばフリップチップ（flip tip）技術、ボールグ
リッドアレー（Ball Grid Array,BGA）、チップサイズ
パッケージ（Chip Size/Scale Package,CSP）、マルチ
チップモジュール（Multi Chip Module ）などを採用し
ている。
【０００３】また、処理速度を上げるため、メーカーは
実際製作において組み合わせパッケージを採用し、図１
に示すようにベース１１，例えば導線枠１１０上にまず
親チップ１２を貼り付け、金線１２１によりワイヤボン
ディングして親チップ１２と導線枠１１０を導通させ、
つづいてフリップチップ技術により親チップ１２の頂層
に別の子チップ１３を覆い被せ、最後は合成樹脂（Mold
ing Compound）１４により全体を１つのモジュールにパ
ッケージングする。
実際製作において組み合わせパッケージを採用し、図１
に示すようにベース１１，例えば導線枠１１０上にまず
親チップ１２を貼り付け、金線１２１によりワイヤボン
ディングして親チップ１２と導線枠１１０を導通させ、
つづいてフリップチップ技術により親チップ１２の頂層
に別の子チップ１３を覆い被せ、最後は合成樹脂（Mold
ing Compound）１４により全体を１つのモジュールにパ
ッケージングする。
【０００４】
【発明が解決しようとする課題】上述の組み合わせパッ
ケージングは信号の変換速度を適度に改善することがで
きるが、全体的パッケージモジュールが大き過ぎて、金
線を底廻路（Loop）のキーイング設計を採用しても容積
はあまりにも腫れ上がってしまい、厚さがポータブル式
電子製品の軽、薄、短、小および省エネのニーズに合致
することができない。
ケージングは信号の変換速度を適度に改善することがで
きるが、全体的パッケージモジュールが大き過ぎて、金
線を底廻路（Loop）のキーイング設計を採用しても容積
はあまりにも腫れ上がってしまい、厚さがポータブル式
電子製品の軽、薄、短、小および省エネのニーズに合致
することができない。
【０００５】したがって、本発明の主な目的は、パッケ
ージモジュールの体格が小さな回路パッケージを提供す
ることにある。
ージモジュールの体格が小さな回路パッケージを提供す
ることにある。
【０００６】
【課題を解決するための手段】上述の目的を達成するた
めの本発明の請求項１に記載の回路パッケージによる
と、ベース、親チップおよび子チップから構成され、ベ
ースに親チップおよび子チップが載置されている。親チ
ップは表面貼り付けの扁平パッケージング方式によりベ
ース上に貼り付けられる。突起を有する子チップがフリ
ップチップ方式により親チップおよびベース上に同時に
貼り付けられ、親チップと子チップとが重なる構造にな
る。したがって、信号の伝達速度が加速され、パッケー
ジングの体格とくに高さを有効に小型化することをでき
る。
めの本発明の請求項１に記載の回路パッケージによる
と、ベース、親チップおよび子チップから構成され、ベ
ースに親チップおよび子チップが載置されている。親チ
ップは表面貼り付けの扁平パッケージング方式によりベ
ース上に貼り付けられる。突起を有する子チップがフリ
ップチップ方式により親チップおよびベース上に同時に
貼り付けられ、親チップと子チップとが重なる構造にな
る。したがって、信号の伝達速度が加速され、パッケー
ジングの体格とくに高さを有効に小型化することをでき
る。
【０００７】本発明の請求項２記載の回路パッケージに
よると、ベースが導線枠により形成されている。本発明
の請求項３記載の回路パッケージによると、ベースが積
層回路板の基板により形成されている。
よると、ベースが導線枠により形成されている。本発明
の請求項３記載の回路パッケージによると、ベースが積
層回路板の基板により形成されている。
【０００８】本発明の請求項４記載の回路パッケージに
よると、まず低層の基板に第二層基板を重ね、第二層の
基板に親チップを貼り付けるための透し孔が設けられて
いる。つづいて第二層基盤と同様の箇所に透し孔を有す
る最上層の基板が敷かれる。各基板層は階段形断面に組
成され、親チップは低層の基板に貼り付けられている。
フリップチップ技術により子チップが親チップの上に貼
り付けられ、子チップは外周に設けられている突起によ
り第二層基板に貼り付けられる。最低層基板、親チップ
および子チップにより組成されたパッケージの高さはそ
の３層で組み合わせた基板の総厚さよりも低い多層組み
合わせ式基板となるように形成されている。
よると、まず低層の基板に第二層基板を重ね、第二層の
基板に親チップを貼り付けるための透し孔が設けられて
いる。つづいて第二層基盤と同様の箇所に透し孔を有す
る最上層の基板が敷かれる。各基板層は階段形断面に組
成され、親チップは低層の基板に貼り付けられている。
フリップチップ技術により子チップが親チップの上に貼
り付けられ、子チップは外周に設けられている突起によ
り第二層基板に貼り付けられる。最低層基板、親チップ
および子チップにより組成されたパッケージの高さはそ
の３層で組み合わせた基板の総厚さよりも低い多層組み
合わせ式基板となるように形成されている。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を示す
実施例を図面に基づいて説明する。図２は本発明の一実
施例による回路パッケージを示している。それは主にベ
ース、貼り付けチップおよびフリップチップから組み合
わせられている。ベースは導線帯（Lead frame）２１１
であって各チップを受け乗せる基礎となり、表面に貼り
付けるフラットパッケージ（Flat Package）方式をもっ
て親チップ２２が貼り付けられている。さらに突起がで
きている子チップ２３がフリップチップ方式をもって親
チップ２２上に貼り付けられている。同時に導線枠２１
１上に跨って貼り付けられるようにし、導線枠２１１の
ベース２１、親チップ２２、別の子チップ２３を重ね合
わすようにパッケージングする。
実施例を図面に基づいて説明する。図２は本発明の一実
施例による回路パッケージを示している。それは主にベ
ース、貼り付けチップおよびフリップチップから組み合
わせられている。ベースは導線帯（Lead frame）２１１
であって各チップを受け乗せる基礎となり、表面に貼り
付けるフラットパッケージ（Flat Package）方式をもっ
て親チップ２２が貼り付けられている。さらに突起がで
きている子チップ２３がフリップチップ方式をもって親
チップ２２上に貼り付けられている。同時に導線枠２１
１上に跨って貼り付けられるようにし、導線枠２１１の
ベース２１、親チップ２２、別の子チップ２３を重ね合
わすようにパッケージングする。
【００１０】また、上述のベース２１１は図３に示すよ
うに、別の方式での実施も可能である。ベース３１は基
板（substrate）３１１の形式で、一般にはポリイミド
（Polyimide film）、積層回路板（Caminate）等の方式
があり、チップを受け乗せる基礎となる。基板の対外の
電気接続用錫ボール（Solden Ball）２５は基板の底部
に植え付けられている。
うに、別の方式での実施も可能である。ベース３１は基
板（substrate）３１１の形式で、一般にはポリイミド
（Polyimide film）、積層回路板（Caminate）等の方式
があり、チップを受け乗せる基礎となる。基板の対外の
電気接続用錫ボール（Solden Ball）２５は基板の底部
に植え付けられている。
【００１１】本実施例のベースは多層式の基板４１１に
も使用可能である。図４に示すように、まず第一層の基
板４１１１を最低層に敷き、さらに必要によって基板４
１１２を重ねる。第二層の基板４１１２には予め親チッ
プ４２を貼り付けるための透し孔が残されている。次に
最上層の基板４１１３を敷く。この基板４１１３には同
じ個所に透し孔が形成されている。各基板４１１１、４
１１２および４１１３は階級形断面を呈する。親チップ
４２は最低層に貼り付けられ、さらに親チップ４２の上
側と基板４１１の間に埋めのり４４を塗布されている。
フリップチップ技術をもって子チップ４２が親チップの
上層に貼り付けられ、かつ子チップ４３は外周の突起４
３１をもって第二層の基板４１１２に貼り付けられてい
る。最低層の基板４１１１、親チップ４２、子チップ４
３から組成されるパッケージの高さとその３層から組成
された基板の厚さは錫ボールの高さより高くならず、頂
層の基板４１１３の対外電気連接は錫球４５をもって頂
層基板の頂面に布植される。
も使用可能である。図４に示すように、まず第一層の基
板４１１１を最低層に敷き、さらに必要によって基板４
１１２を重ねる。第二層の基板４１１２には予め親チッ
プ４２を貼り付けるための透し孔が残されている。次に
最上層の基板４１１３を敷く。この基板４１１３には同
じ個所に透し孔が形成されている。各基板４１１１、４
１１２および４１１３は階級形断面を呈する。親チップ
４２は最低層に貼り付けられ、さらに親チップ４２の上
側と基板４１１の間に埋めのり４４を塗布されている。
フリップチップ技術をもって子チップ４２が親チップの
上層に貼り付けられ、かつ子チップ４３は外周の突起４
３１をもって第二層の基板４１１２に貼り付けられてい
る。最低層の基板４１１１、親チップ４２、子チップ４
３から組成されるパッケージの高さとその３層から組成
された基板の厚さは錫ボールの高さより高くならず、頂
層の基板４１１３の対外電気連接は錫球４５をもって頂
層基板の頂面に布植される。
【図１】従来の回路パッケージを示す断面図である。
【図２】本発明の一実施例による回路パッケージを示す
断面図である。
断面図である。
【図３】本発明の一実施例による回路パッケージを示す
断面図である。
断面図である。
【図４】本発明の一実施例による回路パッケージを示す
断面図である。
断面図である。
２２ 親チップ ２３ 子チップ ２５ 電気接続用錫ボール ３１ ベース ４２ 親チップ ４３ 子チップ ４４ 埋めのり ４５ 錫球 ２１１ 導線帯 ３１１ 基板 ４１１ 多層式基板 ４３１ 突起 ４１１１ 第１層基板 ４１１２ 第２層基板 ４１１３ 第３層基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 蒋 華文 台湾高雄市三民区昌富街57号３樓之２ (72)発明者 張 衷銘 台湾嘉義県布袋鎭見龍里109号 (72)発明者 ▲余▼ 豊昌 台湾高雄県鳥松郷中正路367之９号 (72)発明者 黄 富裕 台湾高雄市新興区光耀里22鄰渤海街29号 (72)発明者 張 軒睿 台湾高雄市前鎭区中山二路55巷35号 (72)発明者 胡 嘉傑 台湾高雄市楠梓区後昌路546巷11弄12号之 ５
Claims (4)
- 【請求項１】 ベース、親チップおよび子チップから構
成され、前記ベースは前記親チップおよび前記子チップ
が載置される基礎となり、 前記親チップは表面貼り付けの扁平パッケージング方式
により前記ベース上に貼り付けられ、 突起が形成されている前記子チップはフリップチップ方
式により前記親チップ上ならびに前記ベースを跨ぐよう
に貼り付けられ、前記ベース、前記親チップおよび前記
子チップが積層されてパッケージングが形成されている
ことを特徴とする回路パッケージ。 - 【請求項２】 前記ベースは、導線枠により形成されて
いることを特徴とする請求項１記載の回路パッケージ。 - 【請求項３】 前記ベースは、積層回路板の基板により
形成されていることを特徴とする請求項１記載の回路パ
ッケージ。 - 【請求項４】 前記ベースは、多層組み合わせ式の基板
から構成され、底層の基板と、前記底層の基板に重ねら
れ前記親チップを貼り付けるための透し孔が形成されて
いる第二層の基板と、前記第二層の基板の透し孔と対応
する位置に透し孔が形成され前記第二層の基板上に載置
される最上層の基板とを有し、前記底層の基板、前記第
二層の基板および前記最上層の基板は階段状に積層さ
れ、前記親チップは前記底層の基板に貼り付けられ、前
記子チップは前記親チップの上方にフリップチップ技術
により貼り付けられ、前記子チップは前記突起により前
記第二層の基板に貼り付けられていることを特徴とする
請求項１記載の回路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290229A JP2002110894A (ja) | 2000-09-25 | 2000-09-25 | 回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000290229A JP2002110894A (ja) | 2000-09-25 | 2000-09-25 | 回路パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002110894A true JP2002110894A (ja) | 2002-04-12 |
Family
ID=18773488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000290229A Pending JP2002110894A (ja) | 2000-09-25 | 2000-09-25 | 回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002110894A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
-
2000
- 2000-09-25 JP JP2000290229A patent/JP2002110894A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
| US8981574B2 (en) | 2012-12-20 | 2015-03-17 | Samsung Electronics Co., Ltd. | Semiconductor package |
| US9633973B2 (en) | 2012-12-20 | 2017-04-25 | Samsung Electronics Co., Ltd. | Semiconductor package |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7391105B2 (en) | Unit semiconductor chip and multi chip package with center bonding pads and methods for manufacturing the same | |
| US6670219B2 (en) | Method of fabricating a CDBGA package | |
| US6462421B1 (en) | Multichip module | |
| US6461897B2 (en) | Multichip module having a stacked chip arrangement | |
| US6534859B1 (en) | Semiconductor package having heat sink attached to pre-molded cavities and method for creating the package | |
| JP4416760B2 (ja) | スタックドパッケージモジュール | |
| US6441498B1 (en) | Semiconductor substrate and land grid array semiconductor package using same | |
| TWI355061B (en) | Stacked-type chip package structure and fabricatio | |
| US20050104182A1 (en) | Stacked BGA packages | |
| JP2005203776A (ja) | マルチチップパッケージ、これに使われる半導体装置及びその製造方法 | |
| US20080237833A1 (en) | Multi-chip semiconductor package structure | |
| US20030127719A1 (en) | Structure and process for packaging multi-chip | |
| US7101733B2 (en) | Leadframe with a chip pad for two-sided stacking and method for manufacturing the same | |
| CN105870024A (zh) | ***级封装方法 | |
| JPH02125633A (ja) | 集積回路 | |
| CN102176450B (zh) | 高密度***级封装结构 | |
| US6979907B2 (en) | Integrated circuit package | |
| CN112768437B (zh) | 多层堆叠封装结构和多层堆叠封装结构的制备方法 | |
| US7307352B2 (en) | Semiconductor package having changed substrate design using special wire bonding | |
| CN101504919A (zh) | 半导体的封装结构和封装方法 | |
| US20020140073A1 (en) | Multichip module | |
| CN218414563U (zh) | 封装结构、线路板及电子设备 | |
| US20080237831A1 (en) | Multi-chip semiconductor package structure | |
| JP2002110894A (ja) | 回路パッケージ | |
| CN206225362U (zh) | 图像传感器模组 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050829 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060208 |