JP2002110702A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JP2002110702A JP2002110702A JP2001229282A JP2001229282A JP2002110702A JP 2002110702 A JP2002110702 A JP 2002110702A JP 2001229282 A JP2001229282 A JP 2001229282A JP 2001229282 A JP2001229282 A JP 2001229282A JP 2002110702 A JP2002110702 A JP 2002110702A
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- compound semiconductor
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Abstract
(57)【要約】
【課題】 絶縁膜をドライエッチングして化合物半導体
の結晶面を露出させるときに結晶成分と炭素の反応生成
物が生じることにより、良好なショットキー障壁が形成
されなくなることを改善し、これらの素子の生産性を高
めることができる化合物半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板1の表面にチャネル層2,コ
ンタクト層3を設け、コンタクト層をパターニングし、
絶縁膜4を形成する。ゲート形成部に開口を有するフォ
トレジスト膜5をマスクに絶縁膜4をRIEでエッチン
グして底部が薄く残るゲート開口6を形成する。レジス
ト膜を除去する。低損傷の条件のエッチング方法(EC
R等)により、ゲート開口6を貫通させる。湿式処理
で、結晶表面を清浄化する。ゲート電極7、ソース・ド
レイン電極8,9を形成する。
の結晶面を露出させるときに結晶成分と炭素の反応生成
物が生じることにより、良好なショットキー障壁が形成
されなくなることを改善し、これらの素子の生産性を高
めることができる化合物半導体装置の製造方法を提供す
る。 【解決手段】 半導体基板1の表面にチャネル層2,コ
ンタクト層3を設け、コンタクト層をパターニングし、
絶縁膜4を形成する。ゲート形成部に開口を有するフォ
トレジスト膜5をマスクに絶縁膜4をRIEでエッチン
グして底部が薄く残るゲート開口6を形成する。レジス
ト膜を除去する。低損傷の条件のエッチング方法(EC
R等)により、ゲート開口6を貫通させる。湿式処理
で、結晶表面を清浄化する。ゲート電極7、ソース・ド
レイン電極8,9を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に化合物半導体のショットキー接合型電
界効果トランジスタ(MESFET)もしくはヘテロ接
合型電界効果トランジスタ(HJFET)ならびにこれ
らFETと同様に形成されるダイオード等の素子におけ
る電極の形成方法に関する。
方法に関し、特に化合物半導体のショットキー接合型電
界効果トランジスタ(MESFET)もしくはヘテロ接
合型電界効果トランジスタ(HJFET)ならびにこれ
らFETと同様に形成されるダイオード等の素子におけ
る電極の形成方法に関する。
【0002】
【従来の技術】近年、0.5GHz以上の高周波帯を利
用した携帯電話,携帯情報端末,衛星通信/放送受信器
等の普及が目覚ましい。このような装置には小型で低消
費電力であることが要望され、電力効率等の性能が優れ
た化合物半導体デバイスが使用されている。而して、大
量に生産する回路装置において設計通りの性能を発揮さ
せるには、装着される素子の特性が均一なことが必須の
要件となる。この素子の生産には、工程途中での人手に
よる特性調整では対応できず、高精度な加工装置による
統計的な工程管理、すなわち各工程の加工精度を高めて
いくことが必要であり、さらに特性のバラツキを小さく
抑えることのできるプロセスの採用が極めて重要であ
る。
用した携帯電話,携帯情報端末,衛星通信/放送受信器
等の普及が目覚ましい。このような装置には小型で低消
費電力であることが要望され、電力効率等の性能が優れ
た化合物半導体デバイスが使用されている。而して、大
量に生産する回路装置において設計通りの性能を発揮さ
せるには、装着される素子の特性が均一なことが必須の
要件となる。この素子の生産には、工程途中での人手に
よる特性調整では対応できず、高精度な加工装置による
統計的な工程管理、すなわち各工程の加工精度を高めて
いくことが必要であり、さらに特性のバラツキを小さく
抑えることのできるプロセスの採用が極めて重要であ
る。
【0003】[従来例1]最も一般的なMESFETの
製造方法である、特開平6−45293号公報の「ゲー
ト電極の形成方法」と題される製造方法において、従来
の技術として示された方法を従来例1としてまず説明す
る。図12(a)〜(d)はこのゲート電極の形成方法
を工程順に示した断面図である。
製造方法である、特開平6−45293号公報の「ゲー
ト電極の形成方法」と題される製造方法において、従来
の技術として示された方法を従来例1としてまず説明す
る。図12(a)〜(d)はこのゲート電極の形成方法
を工程順に示した断面図である。
【0004】図12(a)に示すように、半絶縁性Ga
As基板である半導体基板1上に、エピタキシャル成長
法もしくはイオン注入法によりn形GaAsからなるチ
ャネル層(導電性半導体層)2を形成し、シリコン酸化
膜(SiO2 )からなる絶縁膜4をCVD法等で堆積し
た後、その上にゲート電極パターンに対応した開口を有
するフォトレジスト膜5を形成する。
As基板である半導体基板1上に、エピタキシャル成長
法もしくはイオン注入法によりn形GaAsからなるチ
ャネル層(導電性半導体層)2を形成し、シリコン酸化
膜(SiO2 )からなる絶縁膜4をCVD法等で堆積し
た後、その上にゲート電極パターンに対応した開口を有
するフォトレジスト膜5を形成する。
【0005】次に、図12(b)に示すように、このフ
ォトレジスト膜5をマスクに絶縁膜4に対して反応性イ
オンエッチング(RIE:Reactive Ion Etching) 法に
よる異方性ドライエッチングを行ない、絶縁膜4にチャ
ネル層2の表面を露出させるゲート開口6を形成する。
このRIEには、例えば、CHF3 とO2 の混合ガスを
用いる。
ォトレジスト膜5をマスクに絶縁膜4に対して反応性イ
オンエッチング(RIE:Reactive Ion Etching) 法に
よる異方性ドライエッチングを行ない、絶縁膜4にチャ
ネル層2の表面を露出させるゲート開口6を形成する。
このRIEには、例えば、CHF3 とO2 の混合ガスを
用いる。
【0006】次に、図12(c)に示すように、マスク
として用いたフォトレジスト膜5を有機溶剤等で除去す
る。
として用いたフォトレジスト膜5を有機溶剤等で除去す
る。
【0007】続いて、図12(d)に示すように、露出
した半導体層とショットキー接合を形成する金属膜をス
パッタもしくは電子銃等の蒸着法により堆積し、これを
フォトレジスト膜パターンをマスクとするイオンミリン
グ法もしくはRIE法によりドライ加工してゲート電極
7を形成する。また、この図12(d)には示されない
ないが、このゲート電極の両側に、チャネル層にオーム
性接触するソース電極とドレイン電極を設けることでM
ESFETが形成される。
した半導体層とショットキー接合を形成する金属膜をス
パッタもしくは電子銃等の蒸着法により堆積し、これを
フォトレジスト膜パターンをマスクとするイオンミリン
グ法もしくはRIE法によりドライ加工してゲート電極
7を形成する。また、この図12(d)には示されない
ないが、このゲート電極の両側に、チャネル層にオーム
性接触するソース電極とドレイン電極を設けることでM
ESFETが形成される。
【0008】ドライエッチングの一種であるRIEはこ
の発明において重要な意味をもつため、以下にこの原理
について説明する。主に「超LSI時代のプラズマ化
学」(工業調査会発行)の6章プラズマドライエッチン
グ、特に86〜87ページを参照する。
の発明において重要な意味をもつため、以下にこの原理
について説明する。主に「超LSI時代のプラズマ化
学」(工業調査会発行)の6章プラズマドライエッチン
グ、特に86〜87ページを参照する。
【0009】低ガス圧での平行平板間のグロー放電にお
いて、陽極(アノード)付近はイオンと電子のプラズマ
発光状態にあるが、陰極(カソード)付近には陰極より
放出された2次電子が留まり陰極を負に帯電させる。こ
れはイオンシースと呼ばれ、これによって空間電荷によ
る大きな電界集中が生じる。エッチングの進行は、この
電界で陽イオンが加速され基板の膜に垂直に衝突する物
理的スパッタ効果、および表面に吸着したラジカルによ
る化学反応による。イオンシースによる電界で加速され
るため異方性エッチングになるが、加速されたイオンの
衝突により結晶基板中に損傷が生じる。単なる質量だけ
ではなく、イオン状態のエネルギーを有するため、衝突
で与えるエネルギーも大きい。
いて、陽極(アノード)付近はイオンと電子のプラズマ
発光状態にあるが、陰極(カソード)付近には陰極より
放出された2次電子が留まり陰極を負に帯電させる。こ
れはイオンシースと呼ばれ、これによって空間電荷によ
る大きな電界集中が生じる。エッチングの進行は、この
電界で陽イオンが加速され基板の膜に垂直に衝突する物
理的スパッタ効果、および表面に吸着したラジカルによ
る化学反応による。イオンシースによる電界で加速され
るため異方性エッチングになるが、加速されたイオンの
衝突により結晶基板中に損傷が生じる。単なる質量だけ
ではなく、イオン状態のエネルギーを有するため、衝突
で与えるエネルギーも大きい。
【0010】イオンシースの電圧はモニターすることが
でき、自己バイアス電圧,基板電圧とも呼ばれる。イオ
ンシース電圧を高め異方性を強くするには、ガス圧を小
さくすること、電極間隔を狭くすること等で対応でき
る。一方これを逆にすれば自己バイアス電圧が小さくな
り、結晶基板の損傷を弱めることができる。しかし、異
方性が弱くなり等方的になる問題があった。また、安定
なグロー放電が生じるガス圧には範囲があるため、制御
できるイオンシース電圧にも範囲があった。
でき、自己バイアス電圧,基板電圧とも呼ばれる。イオ
ンシース電圧を高め異方性を強くするには、ガス圧を小
さくすること、電極間隔を狭くすること等で対応でき
る。一方これを逆にすれば自己バイアス電圧が小さくな
り、結晶基板の損傷を弱めることができる。しかし、異
方性が弱くなり等方的になる問題があった。また、安定
なグロー放電が生じるガス圧には範囲があるため、制御
できるイオンシース電圧にも範囲があった。
【0011】RIEにより絶縁膜に開口を開設するに際
して、イオンシース電圧を高めた異方性が強い条件で半
導体結晶面を露出させると、イオン衝撃によりチャネル
結晶層が損傷を受け表面近傍のキャリアが不均一に減少
すること、この損傷は熱処理によっても完全に回復でき
ないこと、FET等の素子特性が不均一となり歩留りが
悪化することなどが問題となる。
して、イオンシース電圧を高めた異方性が強い条件で半
導体結晶面を露出させると、イオン衝撃によりチャネル
結晶層が損傷を受け表面近傍のキャリアが不均一に減少
すること、この損傷は熱処理によっても完全に回復でき
ないこと、FET等の素子特性が不均一となり歩留りが
悪化することなどが問題となる。
【0012】この対策として、我々は、検証実験とし
て、過去に絶縁膜を薄くするまで異方性の高い条件で行
ない、最後の絶縁膜開口をガス圧を高めてイオンシース
電圧を低めた条件で行なった。また、イオン注入やエピ
タキシャル成長で形成した導電性半導体層は精密に制御
できなかったため、半導体導電層を厚めに形成し、電流
値を測定しながら開口から半導体層をエッチングして削
ることで調整した。このとき損傷を受けた表面の半導体
層を削り取ることができた。しかし、これでは生産性や
素子特性の精度も悪く、短ゲート長化や薄層化で相互コ
ンダクタンスgmや遮断周波数fT 等の性能を上げるこ
とも難しかった。
て、過去に絶縁膜を薄くするまで異方性の高い条件で行
ない、最後の絶縁膜開口をガス圧を高めてイオンシース
電圧を低めた条件で行なった。また、イオン注入やエピ
タキシャル成長で形成した導電性半導体層は精密に制御
できなかったため、半導体導電層を厚めに形成し、電流
値を測定しながら開口から半導体層をエッチングして削
ることで調整した。このとき損傷を受けた表面の半導体
層を削り取ることができた。しかし、これでは生産性や
素子特性の精度も悪く、短ゲート長化や薄層化で相互コ
ンダクタンスgmや遮断周波数fT 等の性能を上げるこ
とも難しかった。
【0013】最近、平行平板形RIEとは異なる原理に
よる、マイクロ波を利用した低損傷な異方性ドライエッ
チング方法が各種提案されている。これらの例として、
月刊「セミコングクターワールド」,1996年3月号
の第19〜24頁,並びに前掲書79〜80ページを参
照する。これらは、高密度プラズマを発生させる原理に
より、電子サイクロトロン共鳴(ECR:Electron Cyclotr
on Resonance)法,ICP(Inductive Coupled Plasm
a)法,ヘリコン(Helicon )法等に分類される。これ
以後は、最初のECR法について述べる。ECR法は、
磁場中の電子にマイクロ波を加えてサイクロトロン共鳴
させ、平行平板型RIE(以下、単にRIEと記載した
場合は平行平板型のRIEを指すものとする)に比べて
低いガス圧でも効率的に高密度プラズマを得ることがで
きる。このエッチングではECR位置に基板を置くこと
でイオンの運動方向を揃えることができ、低いガス圧で
も平均自由行程を伸ばし異方性を強めることができる。
また、イオンシースが非常に小さい状態で、低損傷なエ
ッチングが可能である。
よる、マイクロ波を利用した低損傷な異方性ドライエッ
チング方法が各種提案されている。これらの例として、
月刊「セミコングクターワールド」,1996年3月号
の第19〜24頁,並びに前掲書79〜80ページを参
照する。これらは、高密度プラズマを発生させる原理に
より、電子サイクロトロン共鳴(ECR:Electron Cyclotr
on Resonance)法,ICP(Inductive Coupled Plasm
a)法,ヘリコン(Helicon )法等に分類される。これ
以後は、最初のECR法について述べる。ECR法は、
磁場中の電子にマイクロ波を加えてサイクロトロン共鳴
させ、平行平板型RIE(以下、単にRIEと記載した
場合は平行平板型のRIEを指すものとする)に比べて
低いガス圧でも効率的に高密度プラズマを得ることがで
きる。このエッチングではECR位置に基板を置くこと
でイオンの運動方向を揃えることができ、低いガス圧で
も平均自由行程を伸ばし異方性を強めることができる。
また、イオンシースが非常に小さい状態で、低損傷なエ
ッチングが可能である。
【0014】一方、化合物半導体素子の進展に伴って量
産用のエピタキシャル成長装置も開発され、特にMOC
VDで高不純物濃度の薄膜層でも高い精度で再現性良く
生産することが可能になった。そして、この高不純物濃
度薄膜層を用いた導電性半導体層に微細なゲート電極を
設け、gmやfT の高いFETを再現性よく生産するこ
とが課題になった。
産用のエピタキシャル成長装置も開発され、特にMOC
VDで高不純物濃度の薄膜層でも高い精度で再現性良く
生産することが可能になった。そして、この高不純物濃
度薄膜層を用いた導電性半導体層に微細なゲート電極を
設け、gmやfT の高いFETを再現性よく生産するこ
とが課題になった。
【0015】そこで、このMOCVDで製造したエピタ
キシャル半導体基板を用いECR法ドライエッチングを
用いることを試みた。すなわち、SiO2 膜の開口時
に、損傷が生じないように100nmのSiO2 膜を残
すまで在来型RIEで行なった後、ECR法によりエッ
チングを行った。ECR法ドライエッチングはSiO2
上に重合性が強いポリマが生じないように、CF4 に3
%のO2 を混合したガスで圧力1mTorrで行なっ
た。しかし、このエッチング後に開口内を観察すると、
図13に示すように、チャネル層2であるGaAs結晶
表面に反応生成物16が生じていた。オージェ分析の結
果、結晶成分のGaとAsと炭素との反応生成物である
ことが判明した。
キシャル半導体基板を用いECR法ドライエッチングを
用いることを試みた。すなわち、SiO2 膜の開口時
に、損傷が生じないように100nmのSiO2 膜を残
すまで在来型RIEで行なった後、ECR法によりエッ
チングを行った。ECR法ドライエッチングはSiO2
上に重合性が強いポリマが生じないように、CF4 に3
%のO2 を混合したガスで圧力1mTorrで行なっ
た。しかし、このエッチング後に開口内を観察すると、
図13に示すように、チャネル層2であるGaAs結晶
表面に反応生成物16が生じていた。オージェ分析の結
果、結晶成分のGaとAsと炭素との反応生成物である
ことが判明した。
【0016】この反応生成物は有機洗浄や希釈塩酸処理
では溶けずに残る。そして、このような反応生成物がゲ
ート用ショットキー性電極形成領域に残ると、ショット
キー性電極を形成して順方向バイアスを印加しても順方
向電流が流れない。したがって、この状態では良好なシ
ョットキー障壁が形成されず、ゲート作用が得られない
ことになる。この対策として、酸素プラズマの灰化処理
を加えると反応生成物の外に半導体結晶の酸化も進行
し、希釈塩酸で反応生成物を溶解除去すると、図14に
示すように、チャネル層2の結晶表面に層の削れ17が
発生して表面が荒れる。また、チャネル層が酸化され溶
けて薄くなると、FETのしきい値電圧VT が浅くなり
またその均一性が損なわれる。このような反応生成物は
炭素を含まないSF6 ガスを用いた場合にも生じる。別
の対策として、ECR法ドライエッチングで混合する酸
素割合を10%以上と多くすると反応生成物の生成は抑
制されるが、上記の酸素プラズマによる灰化処理の場合
と同様に、半導体結晶が酸化され、希釈塩酸処理でその
酸化物が溶解して削られる。また、一連の現象はRIE
でガス圧を高めイオンシース電圧を低くした条件で半導
体面を露出させる場合にも生じる。
では溶けずに残る。そして、このような反応生成物がゲ
ート用ショットキー性電極形成領域に残ると、ショット
キー性電極を形成して順方向バイアスを印加しても順方
向電流が流れない。したがって、この状態では良好なシ
ョットキー障壁が形成されず、ゲート作用が得られない
ことになる。この対策として、酸素プラズマの灰化処理
を加えると反応生成物の外に半導体結晶の酸化も進行
し、希釈塩酸で反応生成物を溶解除去すると、図14に
示すように、チャネル層2の結晶表面に層の削れ17が
発生して表面が荒れる。また、チャネル層が酸化され溶
けて薄くなると、FETのしきい値電圧VT が浅くなり
またその均一性が損なわれる。このような反応生成物は
炭素を含まないSF6 ガスを用いた場合にも生じる。別
の対策として、ECR法ドライエッチングで混合する酸
素割合を10%以上と多くすると反応生成物の生成は抑
制されるが、上記の酸素プラズマによる灰化処理の場合
と同様に、半導体結晶が酸化され、希釈塩酸処理でその
酸化物が溶解して削られる。また、一連の現象はRIE
でガス圧を高めイオンシース電圧を低くした条件で半導
体面を露出させる場合にも生じる。
【0017】また、上記した結晶成分と炭素の反応生成
物が生成される現象は、上記のGaAs系結晶について
ばかりでなく、InP系結晶についても同様に生じるこ
とが確認されている。
物が生成される現象は、上記のGaAs系結晶について
ばかりでなく、InP系結晶についても同様に生じるこ
とが確認されている。
【0018】[従来例2]先の特開平6−45293号
公報の「ゲート電極の形成方法」は、RIEによりゲー
ト形成領域を開口する際にチャネル層に損傷が及ばない
ように、SiO2膜を30nm以上残した後に湿式でエ
ッチングする従来例での、等方性の湿式エッチングによ
り開口が不均一に広がるという問題を解決するべくなさ
れた発明であって、エッチング性の異なる2種類の絶縁
膜を積層することを提案している。次に、この従来技術
を、従来例2としてその工程順の断面図である図15
(a)〜(d)を参照して説明する。
公報の「ゲート電極の形成方法」は、RIEによりゲー
ト形成領域を開口する際にチャネル層に損傷が及ばない
ように、SiO2膜を30nm以上残した後に湿式でエ
ッチングする従来例での、等方性の湿式エッチングによ
り開口が不均一に広がるという問題を解決するべくなさ
れた発明であって、エッチング性の異なる2種類の絶縁
膜を積層することを提案している。次に、この従来技術
を、従来例2としてその工程順の断面図である図15
(a)〜(d)を参照して説明する。
【0019】図15(a)に示すように、半導体基板1
上に形成されたチャネル層2上に、シリコン酸化膜(S
iO2 )からなる第1絶縁膜14とシリコン窒化膜(S
iNx )からなる第2絶縁膜15を順次に堆積し、その
上に、ゲート形成領域に開口を有するフォトレジスト膜
5を形成する。
上に形成されたチャネル層2上に、シリコン酸化膜(S
iO2 )からなる第1絶縁膜14とシリコン窒化膜(S
iNx )からなる第2絶縁膜15を順次に堆積し、その
上に、ゲート形成領域に開口を有するフォトレジスト膜
5を形成する。
【0020】次に、図15(b)に示すように、CHF
3 とO2 の混合ガスを用いたRIEにより上部のSiN
x 膜15にゲート開口6を設ける。下層のSiO2 膜1
4はエッチング速度が下がるため残すことができる。
3 とO2 の混合ガスを用いたRIEにより上部のSiN
x 膜15にゲート開口6を設ける。下層のSiO2 膜1
4はエッチング速度が下がるため残すことができる。
【0021】次に、図15(c)に示すように、フッ化
アンモニウムを混合したバッファードフッ酸で下層のS
iO2 膜14を湿式でエッチングし、チャネル層2の表
面を露出させる。上層のSiNx 膜15のエッチング速
度が小さいため開口の寸法を維持することができる。
アンモニウムを混合したバッファードフッ酸で下層のS
iO2 膜14を湿式でエッチングし、チャネル層2の表
面を露出させる。上層のSiNx 膜15のエッチング速
度が小さいため開口の寸法を維持することができる。
【0022】次に、図15(d)に示すように、フォト
レジスト膜5を除去し、ゲート電極7を形成する。この
方法では下層のSiO2 膜14を50nmと薄く形成す
ることにより、チャネル層に損傷が及ばないようにする
とともに開口寸法のバラツキを抑制している。
レジスト膜5を除去し、ゲート電極7を形成する。この
方法では下層のSiO2 膜14を50nmと薄く形成す
ることにより、チャネル層に損傷が及ばないようにする
とともに開口寸法のバラツキを抑制している。
【0023】しかし、この形成方法では、図16に示す
ように、湿式エッチングにより下層のSiO2 膜14に
サイドエッチングが生じ、その結果、蒸着した電極金属
18がサイドエッチング部で段切れを起こしてしまう。
ように、湿式エッチングにより下層のSiO2 膜14に
サイドエッチングが生じ、その結果、蒸着した電極金属
18がサイドエッチング部で段切れを起こしてしまう。
【0024】[従来例3]微細なゲート開口を得るとと
もに、ゲート開口部での蒸着金属の接続性を改善するた
めに傾斜した側面を用いる方法が知られている。その一
例が、例えば、「電界効果型半導体装置の製造方法」と
題される特開昭63−174374号公報の従来の技術
として記載されている。これを、従来例3として、その
工程順の断面図である図17(a)〜(d)を参照して
説明する。
もに、ゲート開口部での蒸着金属の接続性を改善するた
めに傾斜した側面を用いる方法が知られている。その一
例が、例えば、「電界効果型半導体装置の製造方法」と
題される特開昭63−174374号公報の従来の技術
として記載されている。これを、従来例3として、その
工程順の断面図である図17(a)〜(d)を参照して
説明する。
【0025】図17(a)に示すように、チャネル層2
上に形成された絶縁膜4にフォトレジスト膜5をマスク
として異方性ドライエッチングを施してゲート開口6を
形成する。
上に形成された絶縁膜4にフォトレジスト膜5をマスク
として異方性ドライエッチングを施してゲート開口6を
形成する。
【0026】次に、図17(b)に示すように、全面に
側壁膜形成用絶縁膜13を堆積する。次に、図17
(c)に示すように、異方性ドライエッチングを行な
い、最初の絶縁膜開口に側壁絶縁膜19を形成し、ゲー
ト開口6aに細める。次に、図17(d)に示すよう
に、このゲート開口6aにゲート電極7を設ける。
側壁膜形成用絶縁膜13を堆積する。次に、図17
(c)に示すように、異方性ドライエッチングを行な
い、最初の絶縁膜開口に側壁絶縁膜19を形成し、ゲー
ト開口6aに細める。次に、図17(d)に示すよう
に、このゲート開口6aにゲート電極7を設ける。
【0027】絶縁膜の垂直な開口部上に他の絶縁膜を堆
積すると開口部の角は曲面となり、これを異方性ドライ
エッチングによりエッチバックすると、傾斜した曲面が
維持されて開口部上部に傾斜側面をもつ縮小された開口
を形成することができる。
積すると開口部の角は曲面となり、これを異方性ドライ
エッチングによりエッチバックすると、傾斜した曲面が
維持されて開口部上部に傾斜側面をもつ縮小された開口
を形成することができる。
【0028】しかし、図18に示すように、初期の開口
が0.4μmと狭く0.6μmと深い場合、厚さ0.3
μmの側壁膜形成用絶縁膜13を追加成長すると、上部
が影となって底部まで入らなくなり、側面が逆傾斜にな
る。これをエッチバックすると、図19に示すように、
逆傾斜の側面が維持されて側壁絶縁膜19が形成され
る。この場合、エッチングは完全な異方性でなく等方性
を含むため、底部でも横方向にエッチングされる。この
ような開口形状で電極金属18を蒸着すると、図20に
示すように、上部が影となり開口内部には蒸着金属がほ
とんど入らないため、側面の金属が薄くなり電極の直列
抵抗が大きくなる。
が0.4μmと狭く0.6μmと深い場合、厚さ0.3
μmの側壁膜形成用絶縁膜13を追加成長すると、上部
が影となって底部まで入らなくなり、側面が逆傾斜にな
る。これをエッチバックすると、図19に示すように、
逆傾斜の側面が維持されて側壁絶縁膜19が形成され
る。この場合、エッチングは完全な異方性でなく等方性
を含むため、底部でも横方向にエッチングされる。この
ような開口形状で電極金属18を蒸着すると、図20に
示すように、上部が影となり開口内部には蒸着金属がほ
とんど入らないため、側面の金属が薄くなり電極の直列
抵抗が大きくなる。
【0029】
【発明が解決しようとする課題】従って、本発明の解決
しようとする課題は、第1に、絶縁膜をドライエッチン
グして化合物半導体の結晶面を露出させるときに結晶成
分と炭素の反応生成物が生じることにより、良好なショ
ットキー障壁が形成されなくなることである。また、こ
の対策として酸素プラズマ等を加えると、結晶も酸化さ
れて後の酸処理で結晶が溶けて削られるため、FETの
しきい値電圧VT が浅くなりかつその均一性が損なわれ
ることである。
しようとする課題は、第1に、絶縁膜をドライエッチン
グして化合物半導体の結晶面を露出させるときに結晶成
分と炭素の反応生成物が生じることにより、良好なショ
ットキー障壁が形成されなくなることである。また、こ
の対策として酸素プラズマ等を加えると、結晶も酸化さ
れて後の酸処理で結晶が溶けて削られるため、FETの
しきい値電圧VT が浅くなりかつその均一性が損なわれ
ることである。
【0030】第2の課題は、微細に形成した開口部へ電
極を形成するに際して、開口内に蒸着した電極金属が側
面に付着し難いため薄くなり、電極の直列抵抗が増大し
たり、あるいは断線したりすることである。
極を形成するに際して、開口内に蒸着した電極金属が側
面に付着し難いため薄くなり、電極の直列抵抗が増大し
たり、あるいは断線したりすることである。
【0031】本発明はこのような各課題を解決すべくな
されたものであって、その目的は、ECR法等の低損傷
なドライエッチングの性能を引き出し、FETのしきい
値電圧VT を始めとする特性を面内およびウェハ間で均
一化できるようにすること、微細な電極の抵抗が増大す
ることを抑制することができること、これらの素子の生
産性を高めることである。
されたものであって、その目的は、ECR法等の低損傷
なドライエッチングの性能を引き出し、FETのしきい
値電圧VT を始めとする特性を面内およびウェハ間で均
一化できるようにすること、微細な電極の抵抗が増大す
ることを抑制することができること、これらの素子の生
産性を高めることである。
【0032】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、 化合物半導体基板表面に素子半
導体層を形成する第1工程と、前記素子半導体層の上に
絶縁膜を形成する第2工程と、フォトレジストを塗布
し、露光、現像を行って前記素子半導体層の電極形成領
域上に開口を有するフォトレジスト膜を形成する第3工
程と、前記フォトレジスト膜をマスクにドライエッチン
グ法により前記絶縁膜を途中までエッチングして底部に
前記絶縁膜を残した開口を形成する第4工程と、前記フ
ォトレジスト膜を除去する第5工程と、ドライエッチン
グ法により前記絶縁膜を全面エッチングして前記素子半
導体層の前記開口内の表面を露出させる第6工程と、前
記開口内の表面に生じた反応物を湿式処理で除去する第
7工程と、前記絶縁膜に形成された前記開口を介して前
記素子半導体層と接触する電極を形成する第8工程とを
有することを特徴とする化合物半導体装置の製造方法が
得られる。
め、本発明によれば、 化合物半導体基板表面に素子半
導体層を形成する第1工程と、前記素子半導体層の上に
絶縁膜を形成する第2工程と、フォトレジストを塗布
し、露光、現像を行って前記素子半導体層の電極形成領
域上に開口を有するフォトレジスト膜を形成する第3工
程と、前記フォトレジスト膜をマスクにドライエッチン
グ法により前記絶縁膜を途中までエッチングして底部に
前記絶縁膜を残した開口を形成する第4工程と、前記フ
ォトレジスト膜を除去する第5工程と、ドライエッチン
グ法により前記絶縁膜を全面エッチングして前記素子半
導体層の前記開口内の表面を露出させる第6工程と、前
記開口内の表面に生じた反応物を湿式処理で除去する第
7工程と、前記絶縁膜に形成された前記開口を介して前
記素子半導体層と接触する電極を形成する第8工程とを
有することを特徴とする化合物半導体装置の製造方法が
得られる。
【0033】本発明の前記半導体装置の製造方法におい
て、好ましくは、前記第7工程における湿式処理は、ア
ンモニア、弗化アンモニウム又は硫化アンモニウムのア
ルカリ水溶液を用いることである。
て、好ましくは、前記第7工程における湿式処理は、ア
ンモニア、弗化アンモニウム又は硫化アンモニウムのア
ルカリ水溶液を用いることである。
【0034】また、本発明の前記化合物半導体装置の製
造方法において、より好ましくは、前記第7工程におけ
る湿式処理は、GaAsに対して燐酸又は塩酸の希釈液
を用い、InPに対して燐酸又は硫酸の希釈液を用いる
ことである。
造方法において、より好ましくは、前記第7工程におけ
る湿式処理は、GaAsに対して燐酸又は塩酸の希釈液
を用い、InPに対して燐酸又は硫酸の希釈液を用いる
ことである。
【0035】また、本発明によれば、好ましくは、前記
第4工程は、異方性の高い条件でエッチングを行なって
前記絶縁膜に垂直な側壁面を有する開口を形成する第1
のエッチング段階と、前記第1のエッチング段階の後
に、前記フォトレジスト膜を横方向にエッチングすると
ともに前記絶縁膜に形成される開口の上部に傾斜を設け
る第2のエッチング段階とを有することである。
第4工程は、異方性の高い条件でエッチングを行なって
前記絶縁膜に垂直な側壁面を有する開口を形成する第1
のエッチング段階と、前記第1のエッチング段階の後
に、前記フォトレジスト膜を横方向にエッチングすると
ともに前記絶縁膜に形成される開口の上部に傾斜を設け
る第2のエッチング段階とを有することである。
【0036】ここで、本発明の前記化合物半導体装置の
製造方法において、前記第5工程と前記第6工程の間
に、側壁膜形成用絶縁膜を堆積し異方性エッチングを行
って前記絶縁膜に形成された開口の側面に側壁絶縁膜を
形成する第9工程を含むことである。
製造方法において、前記第5工程と前記第6工程の間
に、側壁膜形成用絶縁膜を堆積し異方性エッチングを行
って前記絶縁膜に形成された開口の側面に側壁絶縁膜を
形成する第9工程を含むことである。
【0037】さらに、本発明の前記化合物半導体装置の
製造方法において、より好ましくは、前記第7工程と前
記第8工程との間に、露出した前記素子半導体層をエッ
チングで掘り込む第10工程を更に有することである。
製造方法において、より好ましくは、前記第7工程と前
記第8工程との間に、露出した前記素子半導体層をエッ
チングで掘り込む第10工程を更に有することである。
【0038】
【発明の実施の形態】本発明の実施の形態を述べる前
に、本発明の原理についてさらに詳細に説明する。
に、本発明の原理についてさらに詳細に説明する。
【0039】まず、フオトレジスト膜パターンをマスク
にフッ素系ガスを用いたECR法などのドライエッチン
グにより絶縁膜に開口を形成し、GaAsやInP等の
化合物半導体の結晶面を露出する場合、化合物半導体成
分と炭素の反応生成物が結晶面を覆うことが問題となっ
たが、検討の結果、この炭素の供給源は主に上部に設け
たフォトレジスト膜であることが分かった。そして、結
晶面が露出し、フッ素ラジカルにより活性化された半導
体結晶がフッ素よりむしろ炭素と強く結合反応を起こす
ためと考えられる。また、結晶表面への損傷を少なくす
るため、イオンシース電圧を下げて物理的スパッタ効果
を弱めていることも、反応生成物を残らせる要因になっ
ている。
にフッ素系ガスを用いたECR法などのドライエッチン
グにより絶縁膜に開口を形成し、GaAsやInP等の
化合物半導体の結晶面を露出する場合、化合物半導体成
分と炭素の反応生成物が結晶面を覆うことが問題となっ
たが、検討の結果、この炭素の供給源は主に上部に設け
たフォトレジスト膜であることが分かった。そして、結
晶面が露出し、フッ素ラジカルにより活性化された半導
体結晶がフッ素よりむしろ炭素と強く結合反応を起こす
ためと考えられる。また、結晶表面への損傷を少なくす
るため、イオンシース電圧を下げて物理的スパッタ効果
を弱めていることも、反応生成物を残らせる要因になっ
ている。
【0040】そこで、本発明においては、炭素の供給源
のフォトレジスト膜を除去した後、絶縁膜の開口底部に
絶縁膜を残した状態で、炭素を含まないSF6 やNF3
等のフッ素系ガスでエッチバックし、化合物半導体の結
晶面を露出させる。
のフォトレジスト膜を除去した後、絶縁膜の開口底部に
絶縁膜を残した状態で、炭素を含まないSF6 やNF3
等のフッ素系ガスでエッチバックし、化合物半導体の結
晶面を露出させる。
【0041】炭素以外のS,N,F等の元素は化合物半
導体と強く反応せず、希釈酸処理で結晶を数nm溶かす
だけで簡単に除去することができる。GaAsに対して
は、塩酸は36%の原液でも可能であるが、純水で希釈
した方が微細開口への染み込みが改善される。燐酸の原
液は85%で粘度が非常に高いため10%以下に希釈す
ることが望ましい。硫酸はGaAsを溶かすため不適当
である。一方、InPに対しては、塩酸は結晶を溶かす
ため、燐酸や硫酸を10%以下に希釈した液を用いるこ
とが望ましい。また、化合物半導体全般に希釈したアル
カリ処理も可能で、そのためには、例えば、アンモニア
NH4 OH,フッ化アンモニウムNH4F,硫化アンモ
ニウム(NH4 )2 Sを用いることができる。
導体と強く反応せず、希釈酸処理で結晶を数nm溶かす
だけで簡単に除去することができる。GaAsに対して
は、塩酸は36%の原液でも可能であるが、純水で希釈
した方が微細開口への染み込みが改善される。燐酸の原
液は85%で粘度が非常に高いため10%以下に希釈す
ることが望ましい。硫酸はGaAsを溶かすため不適当
である。一方、InPに対しては、塩酸は結晶を溶かす
ため、燐酸や硫酸を10%以下に希釈した液を用いるこ
とが望ましい。また、化合物半導体全般に希釈したアル
カリ処理も可能で、そのためには、例えば、アンモニア
NH4 OH,フッ化アンモニウムNH4F,硫化アンモ
ニウム(NH4 )2 Sを用いることができる。
【0042】なお、炭素を含むCF4 等のガスに酸素O
2 を添加したものをエッチングガスとして用いること
は、炭素の反応生成物の生成は抑制されるが、化合物半
導体面が酸化され後の酸処理で溶けて削られるため、不
適当である。また、塩素を含むCCl2 F2 やCCl4
等の塩素系ガスは、化合物半導体のGaAsやInPを
エッチングするためやはり不適当である。
2 を添加したものをエッチングガスとして用いること
は、炭素の反応生成物の生成は抑制されるが、化合物半
導体面が酸化され後の酸処理で溶けて削られるため、不
適当である。また、塩素を含むCCl2 F2 やCCl4
等の塩素系ガスは、化合物半導体のGaAsやInPを
エッチングするためやはり不適当である。
【0043】また、本発明の一実施の形態によれば、絶
縁膜開口の側面に傾斜を設けることができる。すなわ
ち、フォトレジスト膜をマスクに異方性の強いRIEで
絶縁膜を約半分までエッチングした後、フォトレジスト
膜開口を横方向に後退させながら絶縁膜をエッチングす
ると、フォトレジストの後退した部分の絶縁膜がエッチ
ングされることにより、開口の側面に傾斜が形成され
る。
縁膜開口の側面に傾斜を設けることができる。すなわ
ち、フォトレジスト膜をマスクに異方性の強いRIEで
絶縁膜を約半分までエッチングした後、フォトレジスト
膜開口を横方向に後退させながら絶縁膜をエッチングす
ると、フォトレジストの後退した部分の絶縁膜がエッチ
ングされることにより、開口の側面に傾斜が形成され
る。
【0044】フォトレジスト膜を横方向に後退させる方
法としては、フッ素系ガスに酸素を添加すること、フッ
素系ガスで圧力を高めること、塩素系ガスを用いるこ
と、若しくは、塩素系ガスにフッ素系ガスを混合したも
のを用いること等が可能である。絶縁膜の上部はフォト
レジストが後退することで傾斜が生じるが、始めのRI
Eで付けられた溝は、上部のフォトレジストがなくなっ
ても、エッチングの異方性によりその形状が保たれて開
口下部に転写される。第1の酸素を添加する方法はエッ
チングガス圧を低く保つことができ、異方性を確保し易
く、最も安定している。第2のエッチングガス圧を高め
る方法は酸素を導入できない場合に有効である。
法としては、フッ素系ガスに酸素を添加すること、フッ
素系ガスで圧力を高めること、塩素系ガスを用いるこ
と、若しくは、塩素系ガスにフッ素系ガスを混合したも
のを用いること等が可能である。絶縁膜の上部はフォト
レジストが後退することで傾斜が生じるが、始めのRI
Eで付けられた溝は、上部のフォトレジストがなくなっ
ても、エッチングの異方性によりその形状が保たれて開
口下部に転写される。第1の酸素を添加する方法はエッ
チングガス圧を低く保つことができ、異方性を確保し易
く、最も安定している。第2のエッチングガス圧を高め
る方法は酸素を導入できない場合に有効である。
【0045】従来技術で述べたように、エッチングに等
方性が増すため、横方向のエッチングが進行する。第3
の塩素系ガスはフォトレジストをエッチングし易く等方
的になり易い。このためフッ素系ガスを混合し、塩素の
効果を弱めることが有効である。
方性が増すため、横方向のエッチングが進行する。第3
の塩素系ガスはフォトレジストをエッチングし易く等方
的になり易い。このためフッ素系ガスを混合し、塩素の
効果を弱めることが有効である。
【0046】上記のフォトレジスト膜をエッチング途中
から後退させる方法によれば、開口上部の側面に傾斜を
形成することが可能であるため、開口が微細化された場
合においても、開口側面を電極金属によって被覆するこ
とが可能になり、電極金属の断線事故や抵抗値増大を防
止することが可能になる。
から後退させる方法によれば、開口上部の側面に傾斜を
形成することが可能であるため、開口が微細化された場
合においても、開口側面を電極金属によって被覆するこ
とが可能になり、電極金属の断線事故や抵抗値増大を防
止することが可能になる。
【0047】それでは、本発明の実施の形態について図
面を参照して説明する。
面を参照して説明する。
【0048】(第1の実施の形態)図1は、本発明の第
1乃至第4の実施の形態に共通する製造途中段階での断
面図であり、図2は第1乃至第4の実施の形態を説明す
るためのこれらの実施の形態に共通するレイアウトパタ
ーン図である。図2のA−A′線での断面図が図1であ
る。
1乃至第4の実施の形態に共通する製造途中段階での断
面図であり、図2は第1乃至第4の実施の形態を説明す
るためのこれらの実施の形態に共通するレイアウトパタ
ーン図である。図2のA−A′線での断面図が図1であ
る。
【0049】まず、図1に示すように、半絶縁性i形G
aAsからなる半導体基板1上に、MOCVD法(Metal
Organic Chemical Vapor Deposition) もしくはMBE
法(Molecular Beam Epitaxy)により結晶層を成長させ
る。すなわち、バッファ層11としてi形GaAsを厚
さ500nmに、チャネル層2としてキャリア濃度2.
0×1018cm-3のn形Al0.3 Ga0.7 Asを厚さ4
0nmに、コンタクト層3としてキャリア濃度4.0×
1018cm-3のn形GaAsを厚さ100nmに順次成
長させる。なお、図1以外の図ではバッファ層11を省
略する。
aAsからなる半導体基板1上に、MOCVD法(Metal
Organic Chemical Vapor Deposition) もしくはMBE
法(Molecular Beam Epitaxy)により結晶層を成長させ
る。すなわち、バッファ層11としてi形GaAsを厚
さ500nmに、チャネル層2としてキャリア濃度2.
0×1018cm-3のn形Al0.3 Ga0.7 Asを厚さ4
0nmに、コンタクト層3としてキャリア濃度4.0×
1018cm-3のn形GaAsを厚さ100nmに順次成
長させる。なお、図1以外の図ではバッファ層11を省
略する。
【0050】チャネル層2の管理を次のように行う。チ
ャネル層までを成長させた状態でコンタクト層を成長さ
せずに成長装置から基板を取り出した後、直ちにアルミ
ニウムAlを蒸着し、所定の形状にパターニングしてシ
ョットキー電極を形成する。この電極に接近して、イン
ジウムInを合金化したオーム性電極を形成し、印加電
圧と静電容量の関係(すなわち、C−V特性)からキャ
リア濃度の分布特性を求め、ドーピングされたキャリア
濃度を確認する。C−V特性でのチャネル層の管理仕様
は、印加電圧0Vにおけるドーピングされたキャリア濃
度およびその精度が2×1018cm-3で±10%であ
り、キャリア濃度1×1016cm-3となるピンチオフ電
圧が−1.3±0.20Vである。なお、FET作製後
には、そのしきい値電圧VT の精度が±0.15Vであ
ることにより管理できるが、上記の管理方法は簡便な静
電容量の測定法を用いるために精度が低くなっている。
なお、各々の精度の±値は2σを使用した。σは標準偏
差である。
ャネル層までを成長させた状態でコンタクト層を成長さ
せずに成長装置から基板を取り出した後、直ちにアルミ
ニウムAlを蒸着し、所定の形状にパターニングしてシ
ョットキー電極を形成する。この電極に接近して、イン
ジウムInを合金化したオーム性電極を形成し、印加電
圧と静電容量の関係(すなわち、C−V特性)からキャ
リア濃度の分布特性を求め、ドーピングされたキャリア
濃度を確認する。C−V特性でのチャネル層の管理仕様
は、印加電圧0Vにおけるドーピングされたキャリア濃
度およびその精度が2×1018cm-3で±10%であ
り、キャリア濃度1×1016cm-3となるピンチオフ電
圧が−1.3±0.20Vである。なお、FET作製後
には、そのしきい値電圧VT の精度が±0.15Vであ
ることにより管理できるが、上記の管理方法は簡便な静
電容量の測定法を用いるために精度が低くなっている。
なお、各々の精度の±値は2σを使用した。σは標準偏
差である。
【0051】さらに成長膜厚に関して、バッファ層をi
形GaAsとi形AlGaAsの繰り返し積層とし、X
線による測定で平均的な繰り返し膜厚を検査することが
できる。例えば、自転公転型のMOCVDを用いて各層
20nmの10回周期分成長させ、1周期(40nm)
分の膜厚精度を±2nmとすることができる。
形GaAsとi形AlGaAsの繰り返し積層とし、X
線による測定で平均的な繰り返し膜厚を検査することが
できる。例えば、自転公転型のMOCVDを用いて各層
20nmの10回周期分成長させ、1周期(40nm)
分の膜厚精度を±2nmとすることができる。
【0052】次に、このエピタキシャル成長半導体基板
に対しフォトリソグラフィ技術を利用して加工を加え半
導体装置を作製する。図2に示したレイアウト図を参照
してFETの形成過程を簡単に説明する。まず、素子分
離領域21の逆パターンの活性領域を被覆するフォトレ
ジスト膜を設け、イオン注入により素子分離を行う。す
なわち、11B+ イオンを、加速エネルギー200ke
V、注入ドース1×1013cm-2の条件でイオン注入を
行って、素子分離領域21に欠陥を生じさせ、高抵抗化
させる。次に、コンタクト領域22上を覆うフォトレジ
スト膜を形成し、コンタクト層3を加工する(図1参
照)。次に、全面を覆う絶縁膜を設け、ゲート開口23
の開口パターンのフォトレジスト膜を設け絶縁膜をエッ
チングしてゲート開口23を形成する。次に、電極金属
を堆積し、ゲート電極24のパターンに加工する。次
に、オーム性電極25,26のパターンに開口を有する
フォトレジスト膜を形成して絶縁膜を開口し、そのフォ
トレジスト膜を用いてオーム性金属をリフトオフしてソ
ース電極(25)とドレイン電極(26)を形成すれ
ば、FETの形成工程が完了する。なお、ゲート開口2
3はソース側に近づけられている。
に対しフォトリソグラフィ技術を利用して加工を加え半
導体装置を作製する。図2に示したレイアウト図を参照
してFETの形成過程を簡単に説明する。まず、素子分
離領域21の逆パターンの活性領域を被覆するフォトレ
ジスト膜を設け、イオン注入により素子分離を行う。す
なわち、11B+ イオンを、加速エネルギー200ke
V、注入ドース1×1013cm-2の条件でイオン注入を
行って、素子分離領域21に欠陥を生じさせ、高抵抗化
させる。次に、コンタクト領域22上を覆うフォトレジ
スト膜を形成し、コンタクト層3を加工する(図1参
照)。次に、全面を覆う絶縁膜を設け、ゲート開口23
の開口パターンのフォトレジスト膜を設け絶縁膜をエッ
チングしてゲート開口23を形成する。次に、電極金属
を堆積し、ゲート電極24のパターンに加工する。次
に、オーム性電極25,26のパターンに開口を有する
フォトレジスト膜を形成して絶縁膜を開口し、そのフォ
トレジスト膜を用いてオーム性金属をリフトオフしてソ
ース電極(25)とドレイン電極(26)を形成すれ
ば、FETの形成工程が完了する。なお、ゲート開口2
3はソース側に近づけられている。
【0053】次に、エピタキシャル成長基板の作製後の
本実施の形態の工程について、図1および図2のA−
A′線での工程順の断面図である図3(a)〜(d)を
参照して、より詳細に説明する。
本実施の形態の工程について、図1および図2のA−
A′線での工程順の断面図である図3(a)〜(d)を
参照して、より詳細に説明する。
【0054】図1に示すように、図2に示すコンタクト
領域22に対応するフォトレジスト膜12を設け、コン
タクト層3をドライエッチングする。ECR装置を用
い、BCl3 を15sccmとSF6 を5sccm(2
5%)と混合したガスで圧力1mTorrで行なう。下
層のチャネル層2が露出したところでフッ化アルミニウ
ムAlFx が表面を覆うためエッチングが停止する。こ
のGaAsとAlGaAsのエッチング選択比は100
倍以上である。フォトレジスト膜12を有機溶剤で除去
し、希釈塩酸に数分漬けるとフッ化された層が除去され
る。なお、有機洗浄は、超音波を加え、メチルエチルケ
トンで数回とイソプロパノ一ルの順で行ない、乾燥す
る。希釈塩酸は、36%の濃塩酸と純水を1:1で混合
した20℃の液である。
領域22に対応するフォトレジスト膜12を設け、コン
タクト層3をドライエッチングする。ECR装置を用
い、BCl3 を15sccmとSF6 を5sccm(2
5%)と混合したガスで圧力1mTorrで行なう。下
層のチャネル層2が露出したところでフッ化アルミニウ
ムAlFx が表面を覆うためエッチングが停止する。こ
のGaAsとAlGaAsのエッチング選択比は100
倍以上である。フォトレジスト膜12を有機溶剤で除去
し、希釈塩酸に数分漬けるとフッ化された層が除去され
る。なお、有機洗浄は、超音波を加え、メチルエチルケ
トンで数回とイソプロパノ一ルの順で行ない、乾燥す
る。希釈塩酸は、36%の濃塩酸と純水を1:1で混合
した20℃の液である。
【0055】このGaAsのエッチング条件ではフォト
レジスト膜をマスクにするが、炭素の反応生成物は問題
になってない。GaAsとフォトレジストのエッチング
比が約50倍と大きく、フオトレジストのエッチングが
少ないためと考えられる。また、GaAsのエッチング
速度が速いため、エッチング電力も小さくて済み、フォ
トレジストの硬化もなく、有機溶剤で簡単に除去でき
る。
レジスト膜をマスクにするが、炭素の反応生成物は問題
になってない。GaAsとフォトレジストのエッチング
比が約50倍と大きく、フオトレジストのエッチングが
少ないためと考えられる。また、GaAsのエッチング
速度が速いため、エッチング電力も小さくて済み、フォ
トレジストの硬化もなく、有機溶剤で簡単に除去でき
る。
【0056】次に、図3(a)に示すように、絶縁膜4
としてシリコン酸化膜SiO2 を厚さ700nmに堆積
し、図2のゲート開口23に対応する開口を有するフォ
トレジスト膜5を設ける。厚さ約1μmで、開口の横幅
1.0μmである。ステッパの露光精度を上げるためフ
ォトレジスト膜5下には反射防止膜を挿入されている。
反射防止膜としてはWSi膜を用いることができる。こ
のフォトレジスト膜をマスクに、平行平板型のRIE装
置で絶縁膜膜4を残り膜厚が約100nmとなるまでエ
ッチングして底部に一部絶縁膜を残したゲート開口6を
形成する。条件は、CF4 と流量割合20%のH2 との
混合ガスでガス圧が80mTorr、イオンシース電圧
は70Vである。
としてシリコン酸化膜SiO2 を厚さ700nmに堆積
し、図2のゲート開口23に対応する開口を有するフォ
トレジスト膜5を設ける。厚さ約1μmで、開口の横幅
1.0μmである。ステッパの露光精度を上げるためフ
ォトレジスト膜5下には反射防止膜を挿入されている。
反射防止膜としてはWSi膜を用いることができる。こ
のフォトレジスト膜をマスクに、平行平板型のRIE装
置で絶縁膜膜4を残り膜厚が約100nmとなるまでエ
ッチングして底部に一部絶縁膜を残したゲート開口6を
形成する。条件は、CF4 と流量割合20%のH2 との
混合ガスでガス圧が80mTorr、イオンシース電圧
は70Vである。
【0057】次に、図3(b)に示すように、酸素プラ
ズマでフォトレジスト膜5を灰化除去し有機洗浄を行
う。この後、図3(c)に示すように、ECR法ドライ
エッチングにより絶縁膜4を150nmエッチングし、
ゲート開口6をチャネル層2にまで貫通させる。エッチ
ング条件は、SF6 ガスで圧力は1mTorr、イオン
シース電圧は2V以下、SiO2 エッチング速度は36
nm/分である。
ズマでフォトレジスト膜5を灰化除去し有機洗浄を行
う。この後、図3(c)に示すように、ECR法ドライ
エッチングにより絶縁膜4を150nmエッチングし、
ゲート開口6をチャネル層2にまで貫通させる。エッチ
ング条件は、SF6 ガスで圧力は1mTorr、イオン
シース電圧は2V以下、SiO2 エッチング速度は36
nm/分である。
【0058】この後、有機洗浄と希釈塩酸処理を行いシ
ョットキー性金属10としてWSix を厚さ200nm
にスパッタ蒸着する。半導体基板をスパッタ・ターゲッ
トからある程度、例えば、15cm以上離すことで、タ
ーゲット付近に存在する電子やイオンの影響を抑制でき
る。この後、水素雰囲気中で400℃,30分間の熱処
理を行ない、軽い損傷を回復させる。改めて低抵抗化の
ために膜厚30nmのTiと膜厚600nmのAuをス
パッタ蒸着する。
ョットキー性金属10としてWSix を厚さ200nm
にスパッタ蒸着する。半導体基板をスパッタ・ターゲッ
トからある程度、例えば、15cm以上離すことで、タ
ーゲット付近に存在する電子やイオンの影響を抑制でき
る。この後、水素雰囲気中で400℃,30分間の熱処
理を行ない、軽い損傷を回復させる。改めて低抵抗化の
ために膜厚30nmのTiと膜厚600nmのAuをス
パッタ蒸着する。
【0059】次に、図3(d)に示すように、図2のゲ
ート電極24のパターンでイオンミリング加工してゲー
ト電極7を形成する。さらに、図2のオーム性電極2
5,26のパターンで絶縁膜4をバッファードフッ酸で
開口し、オーム性金属であるAuGeNiを蒸着しリフ
トオフを行った後熱処理により合金化してソース電極8
とドレイン電極9を形成する。
ート電極24のパターンでイオンミリング加工してゲー
ト電極7を形成する。さらに、図2のオーム性電極2
5,26のパターンで絶縁膜4をバッファードフッ酸で
開口し、オーム性金属であるAuGeNiを蒸着しリフ
トオフを行った後熱処理により合金化してソース電極8
とドレイン電極9を形成する。
【0060】直径76mm(3インチ)のウェハで約8
0枚試作した。得られたFETのしきい値電圧VT はM
OCVD成長バッチ間およびウェハ内を含めて−0.9
2±0.15V(2σ)で、最大相互コンダクタンスg
mは平均で360mS/mmであった。VT のウェハ面
内での標準偏差σは30〜50mVであった。素子形成
後のTEM観察によると、チャネル層2の削れは、コン
タクト層3のエッチングで約3nm、絶縁膜4の開口形
成で約3nmであった。初期の厚さ40nmに対して6
nmが削られ、34nmが残っている。この膜厚付近の
VT ではチャネル厚1nmの変化に対し約100mVの
VT が変化が対応するため、上記の測定結果より総合的
な厚さ精度は±1.5nmであると推定できる。
0枚試作した。得られたFETのしきい値電圧VT はM
OCVD成長バッチ間およびウェハ内を含めて−0.9
2±0.15V(2σ)で、最大相互コンダクタンスg
mは平均で360mS/mmであった。VT のウェハ面
内での標準偏差σは30〜50mVであった。素子形成
後のTEM観察によると、チャネル層2の削れは、コン
タクト層3のエッチングで約3nm、絶縁膜4の開口形
成で約3nmであった。初期の厚さ40nmに対して6
nmが削られ、34nmが残っている。この膜厚付近の
VT ではチャネル厚1nmの変化に対し約100mVの
VT が変化が対応するため、上記の測定結果より総合的
な厚さ精度は±1.5nmであると推定できる。
【0061】比較実験として、最初のRIEでのSiO
2 残し膜厚を100nmから薄くしていくと、50nm
以下になるとVT が正側に変化して浅くなり、ウェハ面
内での均一性が低下した。SiO2 膜を残さずに開口し
た場合にはチャネル層が損傷を受けキャリアが消滅して
しまうことにより、全くの不導通となる。この損傷は、
400℃の熱処理では回復できなかった。
2 残し膜厚を100nmから薄くしていくと、50nm
以下になるとVT が正側に変化して浅くなり、ウェハ面
内での均一性が低下した。SiO2 膜を残さずに開口し
た場合にはチャネル層が損傷を受けキャリアが消滅して
しまうことにより、全くの不導通となる。この損傷は、
400℃の熱処理では回復できなかった。
【0062】よって、最初のRIEでのSiO2 膜残し
膜厚は、損傷が現れ始める膜厚50nm以上が必要とな
るが、RIEのエッチング精度を考慮して、本実施の形
態ではその2倍の100nmに設定した。
膜厚は、損傷が現れ始める膜厚50nm以上が必要とな
るが、RIEのエッチング精度を考慮して、本実施の形
態ではその2倍の100nmに設定した。
【0063】第2の比較実験として、RIEでのSiO
2 残し膜厚を100nmとし、フォトレジスト膜を残し
たまま、残膜のエッチングをECR法エッチングにより
行った。SiO2 膜エッチング量を150〜300nm
と変化させ、有機洗浄でフォトレジスト膜を除去した
後、希釈塩酸処理を行い、第1の実施の形態と同様に各
電極を形成した。ウェハ面内のゲート順方向の電圧電流
特性において、電流が流れ難く(不導通状態に近く)不
均一であった。ゲート電圧とドレイン電流の特性におい
ても、ゲートが正常に機能していないため、ドレイン電
流がほとんど変化しないものが多かった。また、SiO
2 膜のエッチング量にはほとんど依存せず、ゲート電極
界面に炭素の反応生成物が残っているためである。
2 残し膜厚を100nmとし、フォトレジスト膜を残し
たまま、残膜のエッチングをECR法エッチングにより
行った。SiO2 膜エッチング量を150〜300nm
と変化させ、有機洗浄でフォトレジスト膜を除去した
後、希釈塩酸処理を行い、第1の実施の形態と同様に各
電極を形成した。ウェハ面内のゲート順方向の電圧電流
特性において、電流が流れ難く(不導通状態に近く)不
均一であった。ゲート電圧とドレイン電流の特性におい
ても、ゲートが正常に機能していないため、ドレイン電
流がほとんど変化しないものが多かった。また、SiO
2 膜のエッチング量にはほとんど依存せず、ゲート電極
界面に炭素の反応生成物が残っているためである。
【0064】また、第3の比較実験として、このECR
法によるエッチング後に円筒型装置で酸素プラズマを加
え、有機洗浄でフォトレジスト膜を除去し、希釈塩酸処
理をして同様に各電極を形成した。10分間の酸素プラ
ズマ処理により順方向バイアスでのゲート導通特性は改
善されるが、不導通のサンプルも残った。30分の処理
を行った場合にはゲート不導通がなくなり、特性も均一
になった。しかし、しきい値電圧VT は−0.6±0.
2Vと浅くなり、ウェハ面内のσ値も40〜80mVと
大きくなった。酸素プラズマで面内が不均一に酸化さ
れ、酸処理で溶けて削られているためと考えられる。
法によるエッチング後に円筒型装置で酸素プラズマを加
え、有機洗浄でフォトレジスト膜を除去し、希釈塩酸処
理をして同様に各電極を形成した。10分間の酸素プラ
ズマ処理により順方向バイアスでのゲート導通特性は改
善されるが、不導通のサンプルも残った。30分の処理
を行った場合にはゲート不導通がなくなり、特性も均一
になった。しかし、しきい値電圧VT は−0.6±0.
2Vと浅くなり、ウェハ面内のσ値も40〜80mVと
大きくなった。酸素プラズマで面内が不均一に酸化さ
れ、酸処理で溶けて削られているためと考えられる。
【0065】第4の比較実験として、本実施の形態で
の、ECR法によるSiO2 膜のオーバーエッチングの
影響を調べた。開口横幅1.0μmの開口内でのエッチ
ング速度は平面での36nm/分に比べて約5%小さ
い。開口内に残したSiO2 膜約100nmに対して平
面でのSiO2 膜エッチング量を150、200、25
0、300nmと変化させた。各々5枚のウェハを試作
したときの平均VT /σ値は、−936/42mV,−
928/39mV,−851/47mV,−683/6
2mVとなった。ECRオーバーエッチングにより、チ
ャネル結晶層への損傷と、その後の酸処理による結晶削
れの両方の効果でVT が浅く不均一になっていると考え
られる。低損傷と言われるECR法を用いる場合におい
てもオーバーエッチングが大きければ悪影響が生じるた
め、オーバーエッチングは少なくすることが望ましい。
の、ECR法によるSiO2 膜のオーバーエッチングの
影響を調べた。開口横幅1.0μmの開口内でのエッチ
ング速度は平面での36nm/分に比べて約5%小さ
い。開口内に残したSiO2 膜約100nmに対して平
面でのSiO2 膜エッチング量を150、200、25
0、300nmと変化させた。各々5枚のウェハを試作
したときの平均VT /σ値は、−936/42mV,−
928/39mV,−851/47mV,−683/6
2mVとなった。ECRオーバーエッチングにより、チ
ャネル結晶層への損傷と、その後の酸処理による結晶削
れの両方の効果でVT が浅く不均一になっていると考え
られる。低損傷と言われるECR法を用いる場合におい
てもオーバーエッチングが大きければ悪影響が生じるた
め、オーバーエッチングは少なくすることが望ましい。
【0066】(第2の実施の形態)第5の比較実験とし
て、絶縁膜4の最終エッチングをECR法ではない平行
平板型RIEで行なった。条件は、SF6 ガスで150
mTorrと高いガス圧にし、高周波電力をプラズマが
生じる最低に近づけ、イオンシース電圧を20Vと下げ
た。SiO2 膜のエッチング速度は4nm/分である。
平面でのSiO2 膜エッチング量を150、200、2
50nmと変化させた。各々5枚のウェハを試作したと
きの平均VT /σの値は、−927/46mV,−78
4/65mV,−259/143mVとなった。ECR
法と比べ、SiO2 膜オーバーエッチング量に対してV
T の浅くなり方が大きく、均一性も速く悪くなってい
る。これはECR法の方が低損傷なためである。しか
し、RIEであってもイオンシース電を小さくし、オー
バーエッチングを少なくすれば、余裕度は少ないが、利
用可能である。
て、絶縁膜4の最終エッチングをECR法ではない平行
平板型RIEで行なった。条件は、SF6 ガスで150
mTorrと高いガス圧にし、高周波電力をプラズマが
生じる最低に近づけ、イオンシース電圧を20Vと下げ
た。SiO2 膜のエッチング速度は4nm/分である。
平面でのSiO2 膜エッチング量を150、200、2
50nmと変化させた。各々5枚のウェハを試作したと
きの平均VT /σの値は、−927/46mV,−78
4/65mV,−259/143mVとなった。ECR
法と比べ、SiO2 膜オーバーエッチング量に対してV
T の浅くなり方が大きく、均一性も速く悪くなってい
る。これはECR法の方が低損傷なためである。しか
し、RIEであってもイオンシース電を小さくし、オー
バーエッチングを少なくすれば、余裕度は少ないが、利
用可能である。
【0067】(第3の実施の形態)従来例3として説明
した、側壁絶縁膜でゲート開口を細めると同時に開口上
部に傾斜を付ける方法を、本発明に適用した例を述べ
る。図4(a)〜(d)は、本発明の第3の実施の形態
を説明するための工程断面図である。開口を有するフォ
トレジスト膜を設けるまでの工程は先の第1の実施の形
態と同様であり、図4(a)が図3(b)に相当する。
した、側壁絶縁膜でゲート開口を細めると同時に開口上
部に傾斜を付ける方法を、本発明に適用した例を述べ
る。図4(a)〜(d)は、本発明の第3の実施の形態
を説明するための工程断面図である。開口を有するフォ
トレジスト膜を設けるまでの工程は先の第1の実施の形
態と同様であり、図4(a)が図3(b)に相当する。
【0068】図4(a)に示すように、絶縁膜4として
シリコン酸化膜を厚さ700nmに堆積し、その上に横
幅1.0μmの開口を有する厚さ1μmのフォトレジス
ト膜5を設け、平行平板型のRIE装置により絶縁膜4
を残り膜厚が約100nmとなるまでエッチングして底
部に一部絶縁膜を残したゲート開口6を形成する。次
に、図4(b)に示すように、フォトレジスト膜5を除
去し、側壁膜形成用絶縁膜13としてSiO2 を厚さ3
00nmに堆積する。
シリコン酸化膜を厚さ700nmに堆積し、その上に横
幅1.0μmの開口を有する厚さ1μmのフォトレジス
ト膜5を設け、平行平板型のRIE装置により絶縁膜4
を残り膜厚が約100nmとなるまでエッチングして底
部に一部絶縁膜を残したゲート開口6を形成する。次
に、図4(b)に示すように、フォトレジスト膜5を除
去し、側壁膜形成用絶縁膜13としてSiO2 を厚さ3
00nmに堆積する。
【0069】次に、図4(c)に示すように、RIEに
より絶縁膜4を約100nm残すまで全面エッチングし
て側壁絶縁膜19を形成する。続いて、ECR法ドライ
エッチングにより絶縁膜4を200nmエッチングし、
ゲート開口6aをチャネル層2に至るまで貫通させる。
このときゲート開口6aは、側壁絶縁膜19により狭め
られて形成される。このゲート開口底の横寸法がゲート
長となり、この場合は0.6μmである。単純に平面厚
さと同等の厚さの側壁絶縁膜が形成されるならばゲート
長は0.4μmになる筈であるが、この差は、側面の厚
さが平面より薄いこと、ECR法エッチングで横方向に
もエッチングされることにより生じる。
より絶縁膜4を約100nm残すまで全面エッチングし
て側壁絶縁膜19を形成する。続いて、ECR法ドライ
エッチングにより絶縁膜4を200nmエッチングし、
ゲート開口6aをチャネル層2に至るまで貫通させる。
このときゲート開口6aは、側壁絶縁膜19により狭め
られて形成される。このゲート開口底の横寸法がゲート
長となり、この場合は0.6μmである。単純に平面厚
さと同等の厚さの側壁絶縁膜が形成されるならばゲート
長は0.4μmになる筈であるが、この差は、側面の厚
さが平面より薄いこと、ECR法エッチングで横方向に
もエッチングされることにより生じる。
【0070】次に、図4(d)に示すように、第1の実
施の形態と同様に各電極を形成してFETの作製工程が
完了する。
施の形態と同様に各電極を形成してFETの作製工程が
完了する。
【0071】側壁絶縁膜を利用することでゲート開口が
縮小され、同時にゲート開口の上部に側壁絶縁膜による
曲面が形成されゲート金属の埋め込み性が改善されい
る。得られたFETのしきい値電圧VT はMOCVD成
長バッチ間およびウェハ内を含めて−0.98±0.1
5V(2σ)で、最大相互コンダクタンスgmは平均で
420mS/mmであった。VT のウェハ面内での標準
偏差σは30〜50mVであった。実施形態1の例に比
べてゲート長が1.0μmから0.6μmに短くなった
短チャネル効果でVT が深くなると同時にgmが向上し
ている。
縮小され、同時にゲート開口の上部に側壁絶縁膜による
曲面が形成されゲート金属の埋め込み性が改善されい
る。得られたFETのしきい値電圧VT はMOCVD成
長バッチ間およびウェハ内を含めて−0.98±0.1
5V(2σ)で、最大相互コンダクタンスgmは平均で
420mS/mmであった。VT のウェハ面内での標準
偏差σは30〜50mVであった。実施形態1の例に比
べてゲート長が1.0μmから0.6μmに短くなった
短チャネル効果でVT が深くなると同時にgmが向上し
ている。
【0072】(第4の実施の形態)微細電極の接続性を
側壁絶縁膜を用いずに改善した例について説明する。図
5(a)〜(d)は、本発明の第4の実施の形態を説明
するための工程断面図である。
側壁絶縁膜を用いずに改善した例について説明する。図
5(a)〜(d)は、本発明の第4の実施の形態を説明
するための工程断面図である。
【0073】絶縁膜を設けるまでは第1の実施の形態と
同様であり、図5(a)が図3(b)に相当している。
図5(a)に示すように、絶縁膜4として厚さ700n
mのシリコン酸化膜を堆積した後、その上に開口幅が
0.4μmと短い開口を有する厚さ約1μmのフォトレ
ジスト膜5を設ける。このフォトレジスト膜5の下には
ステッパの露光精度を向上させるために反射防止膜が挿
入されている。このフォトレジスト膜をマスクとして、
RIEにより絶縁膜4を半分の約300nm残すまでエ
ッチングしてゲート開口6を形成する。条件はCF4 と
流量割合20%のH2 とを用いガス圧80mTorrで
行なう。次に、図5(b)に示すように、ECR法ドラ
イエッチングで、CF4 14sccmに酸素O2 6sc
cm(30%)を混合したガスで圧力1mTorrでエ
ッチングを追加し、ゲート開口6内の絶縁膜4を約50
nmまで薄くする。このときフォトレジスト膜5はエッ
チングされてその開口は横方向に広がるが、これと同時
に絶縁膜4のゲート開口上部に傾斜が生じる。しかし最
初のRIEで設けた開口形状は、上部にフォトレジスト
膜が無くなっても、エッチバックでそのまま開口下部に
転写される。ただしECR法ドライエッチングは低損傷
条件で異方性が強くないため、底の横寸法は0.5μm
と広がる。そして傾斜が生じたゲート開口6の上部の横
寸法は約1.2μmである。
同様であり、図5(a)が図3(b)に相当している。
図5(a)に示すように、絶縁膜4として厚さ700n
mのシリコン酸化膜を堆積した後、その上に開口幅が
0.4μmと短い開口を有する厚さ約1μmのフォトレ
ジスト膜5を設ける。このフォトレジスト膜5の下には
ステッパの露光精度を向上させるために反射防止膜が挿
入されている。このフォトレジスト膜をマスクとして、
RIEにより絶縁膜4を半分の約300nm残すまでエ
ッチングしてゲート開口6を形成する。条件はCF4 と
流量割合20%のH2 とを用いガス圧80mTorrで
行なう。次に、図5(b)に示すように、ECR法ドラ
イエッチングで、CF4 14sccmに酸素O2 6sc
cm(30%)を混合したガスで圧力1mTorrでエ
ッチングを追加し、ゲート開口6内の絶縁膜4を約50
nmまで薄くする。このときフォトレジスト膜5はエッ
チングされてその開口は横方向に広がるが、これと同時
に絶縁膜4のゲート開口上部に傾斜が生じる。しかし最
初のRIEで設けた開口形状は、上部にフォトレジスト
膜が無くなっても、エッチバックでそのまま開口下部に
転写される。ただしECR法ドライエッチングは低損傷
条件で異方性が強くないため、底の横寸法は0.5μm
と広がる。そして傾斜が生じたゲート開口6の上部の横
寸法は約1.2μmである。
【0074】次に、図5(c)に示すように、酸素プラ
ズマでフォトレジスト膜5を灰化除去し、有機洗浄を行
った後、SF6 ガスを用いたECR法ドライエッチング
で絶縁膜4を100nmエッチングし、ゲート開口6か
らチャネル層2の表面を露出させる。次に、図5(d)
に示すように、第1の実施の形態と同様に各電極を形成
してFETの作製工程が完了する。
ズマでフォトレジスト膜5を灰化除去し、有機洗浄を行
った後、SF6 ガスを用いたECR法ドライエッチング
で絶縁膜4を100nmエッチングし、ゲート開口6か
らチャネル層2の表面を露出させる。次に、図5(d)
に示すように、第1の実施の形態と同様に各電極を形成
してFETの作製工程が完了する。
【0075】ゲート開口の上部にはフォトレジストの横
方向への後退により傾斜が生じており、これによりゲー
ト金属の埋め込み性が改善されている。また、RIEに
比ベて低損傷なECR法でエッチングしているため、結
晶面が露出する直前まで薄くすることができる。むしろ
成膜の均一性、RIEおよびECR法のエッチング均一
性から、結晶面が露出しないように残す膜厚を決めるこ
とができる。上記の実施の形態ではウェハ周辺で成膜が
薄く、エッチングも速いため、中央の残し膜厚を50n
mとした。このためフォトレジスト膜を除去した後のエ
ッチバック量を少なくすることができる。また、開口上
部が傾斜で広がっているため、開口底部のエッチング速
度もあまり下がらない。
方向への後退により傾斜が生じており、これによりゲー
ト金属の埋め込み性が改善されている。また、RIEに
比ベて低損傷なECR法でエッチングしているため、結
晶面が露出する直前まで薄くすることができる。むしろ
成膜の均一性、RIEおよびECR法のエッチング均一
性から、結晶面が露出しないように残す膜厚を決めるこ
とができる。上記の実施の形態ではウェハ周辺で成膜が
薄く、エッチングも速いため、中央の残し膜厚を50n
mとした。このためフォトレジスト膜を除去した後のエ
ッチバック量を少なくすることができる。また、開口上
部が傾斜で広がっているため、開口底部のエッチング速
度もあまり下がらない。
【0076】得られたFETのしきい値電圧VT はMO
CVD成長バッチ間およびウェハ内を含めて−1.03
±O.15V(2σ)で、最大相互コンダクタンスgmは
平均で440mS/mmであった。VT のウェハ面内で
の標準偏差σは30〜60mVであった。第1及び第3
の実施の形態の例に比較してゲート長が短くなっている
ため、短チャネル効果でVT が深くなるが、均一性や再
現性自体は他の実施の形態の場合と変わらない。
CVD成長バッチ間およびウェハ内を含めて−1.03
±O.15V(2σ)で、最大相互コンダクタンスgmは
平均で440mS/mmであった。VT のウェハ面内で
の標準偏差σは30〜60mVであった。第1及び第3
の実施の形態の例に比較してゲート長が短くなっている
ため、短チャネル効果でVT が深くなるが、均一性や再
現性自体は他の実施の形態の場合と変わらない。
【0077】(第5の実施の形態)横方向への後退エッ
チングを、ECR法ではなく、RIEでエッチングガス
圧を高めて行なう場合について説明する。条件は、CF
4 ガスで150mTorrと高いガス圧にし、イオンシ
ース電圧を40Vと下げた。SiO2 膜のエッチング速
度は18nm/分である。ゲート開口底面の絶縁膜4を
100nm残すまで行う。この場合、底の横方向の寸法
は約0.6μmと広がった。そして開口上部の開口寸法
は約1.2μmであり、開口上部に傾斜が形成できた。
チングを、ECR法ではなく、RIEでエッチングガス
圧を高めて行なう場合について説明する。条件は、CF
4 ガスで150mTorrと高いガス圧にし、イオンシ
ース電圧を40Vと下げた。SiO2 膜のエッチング速
度は18nm/分である。ゲート開口底面の絶縁膜4を
100nm残すまで行う。この場合、底の横方向の寸法
は約0.6μmと広がった。そして開口上部の開口寸法
は約1.2μmであり、開口上部に傾斜が形成できた。
【0078】(第6の実施の形態)フォトレジスト膜を
横方向へ後退エッチングするガスは、エッチングが半導
体結晶を露出させるものではないため、絶縁膜(SiO
2 )をエッチングできるもであればほぼ利用できる。フ
ッ素系ではSF6 やNF3 等が使用可能で、さらに酸素
を添加することができる。塩素系ガスは絶縁膜のエッチ
ング速度がフォトレジストのエッチング速度に近いか、
これよりも小さく、等方的なエッチングになり易いため
利用可能である。しかし、塩素の割合が高くなるとフォ
トレジストのエッチング管理が難しくなるため、これに
フッ素系ガス等を混合することで形状を調整することが
可能である。例えば、BCl3 とCF4 を1:2で混合
する等である。
横方向へ後退エッチングするガスは、エッチングが半導
体結晶を露出させるものではないため、絶縁膜(SiO
2 )をエッチングできるもであればほぼ利用できる。フ
ッ素系ではSF6 やNF3 等が使用可能で、さらに酸素
を添加することができる。塩素系ガスは絶縁膜のエッチ
ング速度がフォトレジストのエッチング速度に近いか、
これよりも小さく、等方的なエッチングになり易いため
利用可能である。しかし、塩素の割合が高くなるとフォ
トレジストのエッチング管理が難しくなるため、これに
フッ素系ガス等を混合することで形状を調整することが
可能である。例えば、BCl3 とCF4 を1:2で混合
する等である。
【0079】(第7の実施の形態)フォトレジスト膜開
口の横方向後退と側壁絶縁膜とにより微細電極への接続
性を改善した例について説明する。図6(a)〜(d)
は、本発明の第7の実施の形態を説明するための工程断
面図である。
口の横方向後退と側壁絶縁膜とにより微細電極への接続
性を改善した例について説明する。図6(a)〜(d)
は、本発明の第7の実施の形態を説明するための工程断
面図である。
【0080】絶縁膜に開口および上部に傾斜を設けるま
では第4の実施の形態と同様であり、図6(a)が図5
(b)に相当している。図6(a)に示すように、絶縁
膜4として厚さ700nmのシリコン酸化膜を堆積し、
その上に開口幅0.4の開口を有する膜厚約1μmのフ
ォトレジスト膜5を形成する。フォトレジスト膜5下に
はステッパの露光精度を向上させるために反射防止膜が
挿入されている。この後、RIEで絶縁膜4を半分の約
300nm残すまでエッチングする。次に、CF4 と3
0%の酸素O2 とを含む混合ガスをエッチングガスとす
るECR法ドライエッチングにより、開口底面の絶縁膜
4を約50nmにまで薄くすると同時に、絶縁膜4の開
口上部に傾斜が生じさせる。形成されたゲート開口6の
底の横寸法は0.5μmと広がる。
では第4の実施の形態と同様であり、図6(a)が図5
(b)に相当している。図6(a)に示すように、絶縁
膜4として厚さ700nmのシリコン酸化膜を堆積し、
その上に開口幅0.4の開口を有する膜厚約1μmのフ
ォトレジスト膜5を形成する。フォトレジスト膜5下に
はステッパの露光精度を向上させるために反射防止膜が
挿入されている。この後、RIEで絶縁膜4を半分の約
300nm残すまでエッチングする。次に、CF4 と3
0%の酸素O2 とを含む混合ガスをエッチングガスとす
るECR法ドライエッチングにより、開口底面の絶縁膜
4を約50nmにまで薄くすると同時に、絶縁膜4の開
口上部に傾斜が生じさせる。形成されたゲート開口6の
底の横寸法は0.5μmと広がる。
【0081】次に、図6(b)に示すように、酸素プラ
ズマでフォトレジスト膜5を灰化除去し有機洗浄を行っ
た後、側壁膜形成用絶縁膜13としてSiO2 を厚さ3
00nmに堆積する。この成膜で、開口底部の横方向寸
法は、0.1μmとなる。開口底部の絶縁膜厚さは平面
部より薄くなっている。
ズマでフォトレジスト膜5を灰化除去し有機洗浄を行っ
た後、側壁膜形成用絶縁膜13としてSiO2 を厚さ3
00nmに堆積する。この成膜で、開口底部の横方向寸
法は、0.1μmとなる。開口底部の絶縁膜厚さは平面
部より薄くなっている。
【0082】次に、図6(c)に示すように、CF4 ガ
スとH2 ガスを用いたRIEにより開口底部のSiO2
膜を約100nm残すまでエッチングする。平面部では
200nmエッチングされ、開口内は微細なためエッチ
ング速度が下がる。続いてECR法ドライエッチングで
SF6 ガスを用いて絶縁膜4を平面部で200nmエッ
チングしてゲート開口6aよりチャネル層2を露出させ
る。開口底部のゲート長としての横方向寸法は0.2μ
mとなる。
スとH2 ガスを用いたRIEにより開口底部のSiO2
膜を約100nm残すまでエッチングする。平面部では
200nmエッチングされ、開口内は微細なためエッチ
ング速度が下がる。続いてECR法ドライエッチングで
SF6 ガスを用いて絶縁膜4を平面部で200nmエッ
チングしてゲート開口6aよりチャネル層2を露出させ
る。開口底部のゲート長としての横方向寸法は0.2μ
mとなる。
【0083】次に、図6(d)に示すように、第1の実
施の形態と同様に各電極を形成してFETの作製工程が
完了する。ゲート開口6aの上部にはフォトレジストの
横方向への後退と側壁絶縁膜により傾斜が生じゲート金
属の埋め込み性が改善されている。
施の形態と同様に各電極を形成してFETの作製工程が
完了する。ゲート開口6aの上部にはフォトレジストの
横方向への後退と側壁絶縁膜により傾斜が生じゲート金
属の埋め込み性が改善されている。
【0084】得られたFETのしきい値電圧VTはMOC
VD成長バッチ間およびウェハ内を含めて−1.20±
0.20V(2σ)で、最大相互コンダクタンスgmは
平均で480mS/mmであった。VT のウェハ面内の
標準偏差σは50〜9OmVであった。他の実施の形態
の例に比べてゲート長が0.2μmと短くなっているた
め、短チャネル効果でVT が深くなり、均一性や再現性
は他の例に比べて少し悪くなっている。
VD成長バッチ間およびウェハ内を含めて−1.20±
0.20V(2σ)で、最大相互コンダクタンスgmは
平均で480mS/mmであった。VT のウェハ面内の
標準偏差σは50〜9OmVであった。他の実施の形態
の例に比べてゲート長が0.2μmと短くなっているた
め、短チャネル効果でVT が深くなり、均一性や再現性
は他の例に比べて少し悪くなっている。
【0085】(第8の実施の形態)これまでの実施の形
態では素子半導体層を掘り込んだリセスの平坦な底面に
ゲートを設けた1段リセスゲート構造について説明し
た。この構造の特徴はFETのドレイン耐圧やゲート逆
耐圧等の耐圧を高くできることである。高出力用やサー
ジ耐圧が要求される場合に用いられる。本発明はこの1
段リセスゲート構造に限定されるものではない。これま
での実施の形態でゲート電極を形成する前の絶縁膜開口
から半導体素子層をさらに掘り込んだ2段リセス埋込ゲ
ート構造にも有効である。この製造方法としては、特開
平2−105540号公報の「半導体装置の製造方法」
と題されるものに開示されている。
態では素子半導体層を掘り込んだリセスの平坦な底面に
ゲートを設けた1段リセスゲート構造について説明し
た。この構造の特徴はFETのドレイン耐圧やゲート逆
耐圧等の耐圧を高くできることである。高出力用やサー
ジ耐圧が要求される場合に用いられる。本発明はこの1
段リセスゲート構造に限定されるものではない。これま
での実施の形態でゲート電極を形成する前の絶縁膜開口
から半導体素子層をさらに掘り込んだ2段リセス埋込ゲ
ート構造にも有効である。この製造方法としては、特開
平2−105540号公報の「半導体装置の製造方法」
と題されるものに開示されている。
【0086】2段リセス埋込ゲート構造の特徴はゲート
を半導体層に埋め込むことにより半導体層の表面から伸
びる表面空乏層の影響を除けることである。1段リセス
ゲート構造においてゲート脇に伸びる表面空乏層は耐圧
を高める働きをする。この表面空乏層に関する半導体表
面の表面準位の電荷状態がFET動作状況に伴って変動
するため、急峻なパルス増幅では波形が鈍ること、また
アナログ増幅度が低周波側で変動すること等の問題があ
った。なお、1段リセスゲート構造では高周波の帯域が
限定され、回路のバイアス状態を変化することがなけれ
ば問題ない。2段リセス埋込ゲート構造でゲートを半導
体層に埋め込むことにより、ゲート空乏層を表面空乏層
より深くしてチャネル電流の制御性としての増幅度を高
め、パルス増幅での応答や周波数依存性も改善され広帯
域化が可能になる。ただしこれらの効果と引き替えに、
ドレイン耐圧の低下,ゲート容量の増加による高周波特
性としての遮断周波数の低下,等がある。このため、F
ET要求性能に応じて第2リセスの深さや構造要素によ
り各々のFET機能特性を調整することが設計である。
を半導体層に埋め込むことにより半導体層の表面から伸
びる表面空乏層の影響を除けることである。1段リセス
ゲート構造においてゲート脇に伸びる表面空乏層は耐圧
を高める働きをする。この表面空乏層に関する半導体表
面の表面準位の電荷状態がFET動作状況に伴って変動
するため、急峻なパルス増幅では波形が鈍ること、また
アナログ増幅度が低周波側で変動すること等の問題があ
った。なお、1段リセスゲート構造では高周波の帯域が
限定され、回路のバイアス状態を変化することがなけれ
ば問題ない。2段リセス埋込ゲート構造でゲートを半導
体層に埋め込むことにより、ゲート空乏層を表面空乏層
より深くしてチャネル電流の制御性としての増幅度を高
め、パルス増幅での応答や周波数依存性も改善され広帯
域化が可能になる。ただしこれらの効果と引き替えに、
ドレイン耐圧の低下,ゲート容量の増加による高周波特
性としての遮断周波数の低下,等がある。このため、F
ET要求性能に応じて第2リセスの深さや構造要素によ
り各々のFET機能特性を調整することが設計である。
【0087】本発明は、この第2リセスを設ける前の汚
染や結晶削れが少ないため、第2リセスを精度良く形成
することが可能である。図7(a)〜(c)は、本発明
の第8の実施の形態を説明するための工程断面図であ
る。図7(a)は、第1の実施の形態の図3(c)第3
の実施の形態の図4(c)第4の実施の形態の図5
(c)第7の実施の形態の図6(c)に相当する。ただ
し、第1の実施の形態で述べたエピタキシャル半導体基
板の結晶層形成において、チャネル層2としてのn形A
l0.3 Ga0.7 Asの厚さを40nmではなく50nm
と、第2リセス深さ相当分の10nmを厚くする。
染や結晶削れが少ないため、第2リセスを精度良く形成
することが可能である。図7(a)〜(c)は、本発明
の第8の実施の形態を説明するための工程断面図であ
る。図7(a)は、第1の実施の形態の図3(c)第3
の実施の形態の図4(c)第4の実施の形態の図5
(c)第7の実施の形態の図6(c)に相当する。ただ
し、第1の実施の形態で述べたエピタキシャル半導体基
板の結晶層形成において、チャネル層2としてのn形A
l0.3 Ga0.7 Asの厚さを40nmではなく50nm
と、第2リセス深さ相当分の10nmを厚くする。
【0088】図7(a)ではフォトレジスト膜がない状
態でSiO2 膜4がエッチバックされ、ゲート開口6も
しくは6aから露出したn形AlGaAsチャネル層2
は有機洗浄と希釈塩酸処理で浄化されている。なお、S
iO2 膜開口のゲート長は0.4μmに設定した。
態でSiO2 膜4がエッチバックされ、ゲート開口6も
しくは6aから露出したn形AlGaAsチャネル層2
は有機洗浄と希釈塩酸処理で浄化されている。なお、S
iO2 膜開口のゲート長は0.4μmに設定した。
【0089】図7(b)に示すように湿式エッチングに
よりn形AlGaAsチャネル層2を約10nm掘り込
み第2リセス27を設ける。
よりn形AlGaAsチャネル層2を約10nm掘り込
み第2リセス27を設ける。
【0090】湿式エッチングとして2つの方法を述べ
る。第1の方法は、結晶酸化のA液と酸化層除去のB液
を繰り返すものである。A液は過酸化水素水(31wt
%):水=1:50の希釈で温度20℃である。B液は
塩酸(36wt%):水=1:5の希釈で温度20℃で
ある。液槽の温度は室温に近くして管理を高めてある。
る。第1の方法は、結晶酸化のA液と酸化層除去のB液
を繰り返すものである。A液は過酸化水素水(31wt
%):水=1:50の希釈で温度20℃である。B液は
塩酸(36wt%):水=1:5の希釈で温度20℃で
ある。液槽の温度は室温に近くして管理を高めてある。
【0091】テフロン(登録商標)のケースに立てられ
たウェハを水洗1分間で湿らせた後、A液に1分間漬け
て結晶表面を過酸化水素水で酸化(水酸化)させ、シャ
ワー水洗2分、B液に1分間潰けて結晶酸化層を希釈塩
酸で除去し、シャワー水洗2分の一連の工程で、2.3
nmの結晶が削れ、この工程を4回繰り返すことで約1
0nmが削れる。実際のエッチング速度の測定は、この
工程を十回以上繰り返し、試料断面を走査型電子顕微鏡
(SEM)で観察して、掘り込み深さを測定し回数で割
って平均値を得た。
たウェハを水洗1分間で湿らせた後、A液に1分間漬け
て結晶表面を過酸化水素水で酸化(水酸化)させ、シャ
ワー水洗2分、B液に1分間潰けて結晶酸化層を希釈塩
酸で除去し、シャワー水洗2分の一連の工程で、2.3
nmの結晶が削れ、この工程を4回繰り返すことで約1
0nmが削れる。実際のエッチング速度の測定は、この
工程を十回以上繰り返し、試料断面を走査型電子顕微鏡
(SEM)で観察して、掘り込み深さを測定し回数で割
って平均値を得た。
【0092】第2の方法は、ウェハを回転させながら湿
式エッチングを行うものである。液はリン酸(85wt
%):過酸化水素水(31wt%):水=4:1:20
0で調合し、温度20℃である。ウェハの裏面を真空チ
ャックで止めてウェハを水平に置き、ウェハに純水を盛
り上げて湿らせた後、ウェハを20rpmの低速で回転
させると同時にウェハの中央に純水を10秒間掛ける。
純水を止めと同時にエッチング液をウェハ中央に掛け、
23秒間エッチングする。エッチング液を止めると同時
に純水を掛け、60秒間で水洗する。純水を止め、ウェ
ハの回転数を200rpmに上げて30秒間で遠心乾燥
する。
式エッチングを行うものである。液はリン酸(85wt
%):過酸化水素水(31wt%):水=4:1:20
0で調合し、温度20℃である。ウェハの裏面を真空チ
ャックで止めてウェハを水平に置き、ウェハに純水を盛
り上げて湿らせた後、ウェハを20rpmの低速で回転
させると同時にウェハの中央に純水を10秒間掛ける。
純水を止めと同時にエッチング液をウェハ中央に掛け、
23秒間エッチングする。エッチング液を止めると同時
に純水を掛け、60秒間で水洗する。純水を止め、ウェ
ハの回転数を200rpmに上げて30秒間で遠心乾燥
する。
【0093】このような新鮮なエッチング液を用い、瞬
間的に液を切り替えることにより、エッチング量はかな
り管理できる。実際のエッチング速度の測定は、エッチ
ング時間を変化し試料断面をSEM観察し掘り込み深さ
を測定することによって得た。このエッチング速度は2
6nm/分である。
間的に液を切り替えることにより、エッチング量はかな
り管理できる。実際のエッチング速度の測定は、エッチ
ング時間を変化し試料断面をSEM観察し掘り込み深さ
を測定することによって得た。このエッチング速度は2
6nm/分である。
【0094】図7(c)に示すようにこれまでの実施の
形態と同様に、希釈塩酸処理を行ってショットキー性金
属10としてWSiをスパッタ蒸着することを始めとし
て各々の電極を形成する。ゲート電極7は第2リセス2
7に埋め込まれる。第2リセスは浅くサイドエッチング
が少なく、スパッタ蒸着で金属が回り込み埋め込まれ
る。また、第2リセスが深くなるとサイドエッチングの
生じ、従来例2(図16)で述べたように金属が段切れ
を生じるようになる。このため我々の経験として第2リ
セスの深さは50nm以下が望ましい。
形態と同様に、希釈塩酸処理を行ってショットキー性金
属10としてWSiをスパッタ蒸着することを始めとし
て各々の電極を形成する。ゲート電極7は第2リセス2
7に埋め込まれる。第2リセスは浅くサイドエッチング
が少なく、スパッタ蒸着で金属が回り込み埋め込まれ
る。また、第2リセスが深くなるとサイドエッチングの
生じ、従来例2(図16)で述べたように金属が段切れ
を生じるようになる。このため我々の経験として第2リ
セスの深さは50nm以下が望ましい。
【0095】各々の第2リセス方法について直径76m
mのウェハ30枚を試作した。第1の交互2液による方
法はウェハ5枚毎に時期をずらして行ない、FETのゲ
ートしきい値電圧VT は−0.96±0.18V(2
σ)で、ウェハ面内のσ値は30〜60mVあった。
mのウェハ30枚を試作した。第1の交互2液による方
法はウェハ5枚毎に時期をずらして行ない、FETのゲ
ートしきい値電圧VT は−0.96±0.18V(2
σ)で、ウェハ面内のσ値は30〜60mVあった。
【0096】第2のウェハ回転による方法はウェハ10
枚毎に時期をずらして行い、VT は−0.98±0.2
1V(2σ)で、ウェハ面内のσ値は40〜80mV
で、ウェハ中央のVT が浅くなる傾向があった。
枚毎に時期をずらして行い、VT は−0.98±0.2
1V(2σ)で、ウェハ面内のσ値は40〜80mV
で、ウェハ中央のVT が浅くなる傾向があった。
【0097】第1の方法は第2リセスを設けない場合の
実施例における面内σ値30〜50mVに近く、湿式酸
化の律速を利用しているため、MOCVDエピタキシャ
ル基板の面内均一性がほぼ維持され、ウェハ面内がほぼ
均一にエッチングされている。
実施例における面内σ値30〜50mVに近く、湿式酸
化の律速を利用しているため、MOCVDエピタキシャ
ル基板の面内均一性がほぼ維持され、ウェハ面内がほぼ
均一にエッチングされている。
【0098】第2の方法はウェハ中央にエッチング液を
掛けるため中央のエッチングが大きくなる傾向がある。
しかし本発明の効果である結晶表面の汚染物によるエッ
チングの低下や酸素プラズマ処理による結晶削れが抑制
されているため、第1,第3,及び第4の実施の形態等
のVT 分布の±0.15V(2σ)に比べて極端な増大
がなく、湿式エッチングがほぼ均一に行なわれ第2リセ
スが再現性良く形成されることが確認できる。
掛けるため中央のエッチングが大きくなる傾向がある。
しかし本発明の効果である結晶表面の汚染物によるエッ
チングの低下や酸素プラズマ処理による結晶削れが抑制
されているため、第1,第3,及び第4の実施の形態等
のVT 分布の±0.15V(2σ)に比べて極端な増大
がなく、湿式エッチングがほぼ均一に行なわれ第2リセ
スが再現性良く形成されることが確認できる。
【0099】(第9の実施の形態)本実施の形態では、
従来例3を説明するために引用した特開昭63−174
374号公報の「電界効果型半導体装置の製造方法」に
おいて開示された開口形成工程に本発明の方法を適用す
る。この公報にて開示された方法の特徴は、絶縁膜開口
から結晶をサイドエッチしてリセスを形成し、このリセ
スの内側に側壁絶縁膜を形成した後、この側壁絶縁膜に
よって結晶側面から自己整合的に分離されたゲート電極
を形成することである。この製造方法において、最初の
絶縁膜の開口形成工程に本発明方法を適用する。図8
(a)〜(f)は、本発明の第9の実施の形態を説明す
るための工程断面図である。
従来例3を説明するために引用した特開昭63−174
374号公報の「電界効果型半導体装置の製造方法」に
おいて開示された開口形成工程に本発明の方法を適用す
る。この公報にて開示された方法の特徴は、絶縁膜開口
から結晶をサイドエッチしてリセスを形成し、このリセ
スの内側に側壁絶縁膜を形成した後、この側壁絶縁膜に
よって結晶側面から自己整合的に分離されたゲート電極
を形成することである。この製造方法において、最初の
絶縁膜の開口形成工程に本発明方法を適用する。図8
(a)〜(f)は、本発明の第9の実施の形態を説明す
るための工程断面図である。
【0100】用いるエピタキシャル成長基板は、第1の
実施の形態で述べたものと同一である。しかし、第1の
実施の形態で述べたフォトリソグラフィ法を用いたコン
タクト結晶層の加工は行なわない。一方、B+ イオン注
入による素子分離は行なう。
実施の形態で述べたものと同一である。しかし、第1の
実施の形態で述べたフォトリソグラフィ法を用いたコン
タクト結晶層の加工は行なわない。一方、B+ イオン注
入による素子分離は行なう。
【0101】図8(a)に示すように、素子分離の行わ
れたエピタキシャル成長基板上に、絶縁膜4として膜厚
700nmのシリコン酸化膜を堆積し、その上に、開口
幅0.4μmの開口を有する厚さ約1μmのフォトレジ
スト膜5を形成する。このフォトレジスト膜5下には、
ステッパの露光精度を向上させるために反射防止膜が挿
入されている。この後、第4の実施の形態と同様に、絶
縁膜4に上部に傾斜部を有するゲート開口6を形成す
る。すなわち、CF4 とH2 を用いたRIEにより途中
まで開口し、CF4 と30%の酸素O2 からなる混合ガ
スを用いたECR法ドライエッチングにより、開口底面
の絶縁膜4を約50nmにまで薄くすると同時にゲート
開口6の開口上部に傾斜を設ける。このとき開口底の横
寸法は0.5μmと広がる。
れたエピタキシャル成長基板上に、絶縁膜4として膜厚
700nmのシリコン酸化膜を堆積し、その上に、開口
幅0.4μmの開口を有する厚さ約1μmのフォトレジ
スト膜5を形成する。このフォトレジスト膜5下には、
ステッパの露光精度を向上させるために反射防止膜が挿
入されている。この後、第4の実施の形態と同様に、絶
縁膜4に上部に傾斜部を有するゲート開口6を形成す
る。すなわち、CF4 とH2 を用いたRIEにより途中
まで開口し、CF4 と30%の酸素O2 からなる混合ガ
スを用いたECR法ドライエッチングにより、開口底面
の絶縁膜4を約50nmにまで薄くすると同時にゲート
開口6の開口上部に傾斜を設ける。このとき開口底の横
寸法は0.5μmと広がる。
【0102】次に、図8(b)に示すように、酸素プラ
ズマでフォトレジスト膜5を灰化除去し、有機洗浄を行
った後、SF6 ガスを用いたECR法ドライエッチング
で絶縁膜4を100nmエッチングし、ゲート開口6か
らコンタクト層3を露出させる。その後、有機洗浄と希
釈塩酸で半導体結晶表面を浄化する。
ズマでフォトレジスト膜5を灰化除去し、有機洗浄を行
った後、SF6 ガスを用いたECR法ドライエッチング
で絶縁膜4を100nmエッチングし、ゲート開口6か
らコンタクト層3を露出させる。その後、有機洗浄と希
釈塩酸で半導体結晶表面を浄化する。
【0103】次に、図8(c)に示すように、ECR法
ドライエッチングでコンタクト層(n形GaAs層)3
をエッチングする。条件は、第1の実施の形態で説明し
た通り、BCl3 に25%のSF6 を混合したガスを用
い圧力1mTorrで行なう。下層のチャネル層2のA
lGaAsが露出したところでフッ化アルミニウムAl
Fx が表面を覆うためエッチングが停止する。有機洗浄
した後、希釈塩酸に数分漬けてフッ化された層を除去す
る。
ドライエッチングでコンタクト層(n形GaAs層)3
をエッチングする。条件は、第1の実施の形態で説明し
た通り、BCl3 に25%のSF6 を混合したガスを用
い圧力1mTorrで行なう。下層のチャネル層2のA
lGaAsが露出したところでフッ化アルミニウムAl
Fx が表面を覆うためエッチングが停止する。有機洗浄
した後、希釈塩酸に数分漬けてフッ化された層を除去す
る。
【0104】次に、図8(d)に示すように、側壁膜形
成用絶縁膜13としてSiO2 を厚さ300nmに堆積
する。この成膜でコンタクト層の開口底部の横方向寸法
は0.1μmとなる。開口底部の絶縁膜厚さは平面部よ
り薄くなっている。
成用絶縁膜13としてSiO2 を厚さ300nmに堆積
する。この成膜でコンタクト層の開口底部の横方向寸法
は0.1μmとなる。開口底部の絶縁膜厚さは平面部よ
り薄くなっている。
【0105】次に、図8(e)に示すように、CF4 ガ
スとH2 ガスとを用いたRIEにより開口底部のSiO
2 膜を約100nm残すまでエッチングする。酸素プラ
ズマと有機洗浄でポリマーや炭素等を浄化し、続いてS
F6 ガスを用いたECR法ドライエッチングで絶縁膜4
を平面部で200nmエッチングしてゲート開口6aか
らチャネル層2の表面を露出させる。開口底部のゲート
長としての横方向寸法は0.2μmとなる。
スとH2 ガスとを用いたRIEにより開口底部のSiO
2 膜を約100nm残すまでエッチングする。酸素プラ
ズマと有機洗浄でポリマーや炭素等を浄化し、続いてS
F6 ガスを用いたECR法ドライエッチングで絶縁膜4
を平面部で200nmエッチングしてゲート開口6aか
らチャネル層2の表面を露出させる。開口底部のゲート
長としての横方向寸法は0.2μmとなる。
【0106】次に、図8(f)に示すように、第1の実
施の形態と同様に各電極を形成してFETの形成工程が
完了する。ゲート電極は側壁絶縁膜によりコンタクト領
域から自己整合的に分離され、細められる。また、ゲー
ト開口6aの上部には横方向への後退と側壁により傾斜
が生じゲート金属の埋め込み性が改善されている。ゲー
ト開口6の形成された絶縁膜4をマスクとしたコンタク
ト層のエッチング工程〔図8(c)〕で、反応生成物の
付着がないためエッチング不良が生じない。
施の形態と同様に各電極を形成してFETの形成工程が
完了する。ゲート電極は側壁絶縁膜によりコンタクト領
域から自己整合的に分離され、細められる。また、ゲー
ト開口6aの上部には横方向への後退と側壁により傾斜
が生じゲート金属の埋め込み性が改善されている。ゲー
ト開口6の形成された絶縁膜4をマスクとしたコンタク
ト層のエッチング工程〔図8(c)〕で、反応生成物の
付着がないためエッチング不良が生じない。
【0107】得られたFETのしきい値電圧VT はMO
CVD成長バッチ間およびウェハ内を含めて−1.20
±0.15V(2σ)で、最大相互コングクタンスgm
は平均で530mS/mmであった。VT のウェハ面内
の標準偏差σは40〜80mVであった。第7の実施の
形態の例に比べ均一性や再現性が僅かながら改善され、
gmが向上している。側壁絶縁膜を用いた自己整合によ
りソース抵抗が低減された効果と考えられる。
CVD成長バッチ間およびウェハ内を含めて−1.20
±0.15V(2σ)で、最大相互コングクタンスgm
は平均で530mS/mmであった。VT のウェハ面内
の標準偏差σは40〜80mVであった。第7の実施の
形態の例に比べ均一性や再現性が僅かながら改善され、
gmが向上している。側壁絶縁膜を用いた自己整合によ
りソース抵抗が低減された効果と考えられる。
【0108】なお、この実施の形態では、素子半導体層
の中間にエッチング停止層を設けることで、ドライエッ
チングによるリセス形成を行ったが、停止層を用いない
湿式エッチングじよることも可能である。
の中間にエッチング停止層を設けることで、ドライエッ
チングによるリセス形成を行ったが、停止層を用いない
湿式エッチングじよることも可能である。
【0109】(第10の実施の形態)前述の第9の実施
の形態で見られるように、異方性が弱い低損傷なドライ
エッチング条件での絶縁膜のエッチバックでは、開口が
横方向に広くなるという欠点がある。0.1μm近くの
微細なゲート電極を形成する場合、開口の広がりは最終
的なゲート長の精度を下げるため、途中の絶縁膜加工工
程の管理を高める必要が生じる。一方、前記第9の実施
の形態では素子半導体層のエッチング停止層を利用する
ため、絶縁膜に開口を形成する工程で露出した素子半導
体層の削れが許される。このため、本発明で従来技術の
欠点としてあげた良好なショットキー障壁が形成されな
いという欠点を解決する必要なく、微細電極の接続を解
決した方法を第9の実施の形態の改善として述べる。
の形態で見られるように、異方性が弱い低損傷なドライ
エッチング条件での絶縁膜のエッチバックでは、開口が
横方向に広くなるという欠点がある。0.1μm近くの
微細なゲート電極を形成する場合、開口の広がりは最終
的なゲート長の精度を下げるため、途中の絶縁膜加工工
程の管理を高める必要が生じる。一方、前記第9の実施
の形態では素子半導体層のエッチング停止層を利用する
ため、絶縁膜に開口を形成する工程で露出した素子半導
体層の削れが許される。このため、本発明で従来技術の
欠点としてあげた良好なショットキー障壁が形成されな
いという欠点を解決する必要なく、微細電極の接続を解
決した方法を第9の実施の形態の改善として述べる。
【0110】図9(a)〜(d)、図10(a)〜
(c)は本発明の第10の実施の形態を説明するための
工程断面図である。
(c)は本発明の第10の実施の形態を説明するための
工程断面図である。
【0111】エピタキシャル成長基板およびB+ イオン
注入の素子分離は、第9の実施の形態と同じである。
注入の素子分離は、第9の実施の形態と同じである。
【0112】図9(a)に示すように、素子分離の行わ
れたエピタキシャル成長基板上に、絶縁膜4として膜厚
400nmのシリコン酸化膜を堆積し、その上に開口幅
0.50μmの開口を有する厚さ約1μmのフォトレジ
スト膜5を形成する。シリコン酸化膜4の厚さは、第9
の実施の形態では、700nmであったが、エッチバッ
クしない分だけここでは薄くされている。この後、CF
4 に流量割合20%のH2 を混合したガスによるRIE
で、絶縁膜4を半分の180nm残すまでエッチングし
てゲート開口6を形成する。ゲート開口6の側面にポリ
マが付着するため、開口底部は0.44μmと細まる。
れたエピタキシャル成長基板上に、絶縁膜4として膜厚
400nmのシリコン酸化膜を堆積し、その上に開口幅
0.50μmの開口を有する厚さ約1μmのフォトレジ
スト膜5を形成する。シリコン酸化膜4の厚さは、第9
の実施の形態では、700nmであったが、エッチバッ
クしない分だけここでは薄くされている。この後、CF
4 に流量割合20%のH2 を混合したガスによるRIE
で、絶縁膜4を半分の180nm残すまでエッチングし
てゲート開口6を形成する。ゲート開口6の側面にポリ
マが付着するため、開口底部は0.44μmと細まる。
【0113】図9(b)に示すように、CF4 に30%
の酸素O2 を混合したガスで圧力1mTorrによるE
CR法ドライエッチングにより、シリコン酸化膜を27
0nmエッチングする時間行い、絶縁膜4のゲート開口
6の底部にn形GaAsコンタクト層3を露出させる。
絶縁膜4の開口6での底部の寸法は0.52μm、テー
パが付いた上部は0.98μmである。第9の実施の形
態でのエッチバックがなく、絶縁膜4の厚さが薄くなっ
て全体にエッチング量が少なくなった分だけ、開口底部
の横方向広がりが抑制され、初期のフォトれじすと膜幅
寸法とほぼ同じである。一方、エッチングガスに酸素を
含むため、露出したGaAs結晶面には炭素の体積はな
いが、極表面の数nmが酸化される。
の酸素O2 を混合したガスで圧力1mTorrによるE
CR法ドライエッチングにより、シリコン酸化膜を27
0nmエッチングする時間行い、絶縁膜4のゲート開口
6の底部にn形GaAsコンタクト層3を露出させる。
絶縁膜4の開口6での底部の寸法は0.52μm、テー
パが付いた上部は0.98μmである。第9の実施の形
態でのエッチバックがなく、絶縁膜4の厚さが薄くなっ
て全体にエッチング量が少なくなった分だけ、開口底部
の横方向広がりが抑制され、初期のフォトれじすと膜幅
寸法とほぼ同じである。一方、エッチングガスに酸素を
含むため、露出したGaAs結晶面には炭素の体積はな
いが、極表面の数nmが酸化される。
【0114】図9(c)に示すように、残ったフォトレ
ジスト膜5を酸素プラズマで灰化除去し、有機洗浄と希
釈塩酸処理で浄化する。この酸素プラズマで酸化が進行
し、希釈塩酸処理で約10nm近くのn形GaAsコン
タクト層3の結晶表面が削られる。しかし、このコンタ
クト層3の元の厚さは100nmで、まだ大半が残って
いる。
ジスト膜5を酸素プラズマで灰化除去し、有機洗浄と希
釈塩酸処理で浄化する。この酸素プラズマで酸化が進行
し、希釈塩酸処理で約10nm近くのn形GaAsコン
タクト層3の結晶表面が削られる。しかし、このコンタ
クト層3の元の厚さは100nmで、まだ大半が残って
いる。
【0115】図9(d)に示すように、BCl3 に25
%のSF6 を混合したガスを用い圧力1mtorrでE
CR法ドライエッチングを行い、コンタクト層3のn形
GaAsをエッチンググする。下層のチャネル層2のA
lGaAsが露出したところでフッ化アルミニウムが生
じてエッチングが停止する。有機洗浄した後、希釈塩酸
処理でフッ化された層を除去する。この工程が前記第9
の実施の形態において図8(c)に相当し、これ以後
は、第9の実施の形態と同じである。
%のSF6 を混合したガスを用い圧力1mtorrでE
CR法ドライエッチングを行い、コンタクト層3のn形
GaAsをエッチンググする。下層のチャネル層2のA
lGaAsが露出したところでフッ化アルミニウムが生
じてエッチングが停止する。有機洗浄した後、希釈塩酸
処理でフッ化された層を除去する。この工程が前記第9
の実施の形態において図8(c)に相当し、これ以後
は、第9の実施の形態と同じである。
【0116】次に、図10(a)に示すように、側壁膜
形成用絶縁膜13としてSiO2 を厚さ300nm堆積
する。この成膜でコンタクト層3の開口内に新たに堆積
された開口底部の横方向寸法は0.14μm、縦方向の
SiO2 厚さは220nmとなる。
形成用絶縁膜13としてSiO2 を厚さ300nm堆積
する。この成膜でコンタクト層3の開口内に新たに堆積
された開口底部の横方向寸法は0.14μm、縦方向の
SiO2 厚さは220nmとなる。
【0117】図10(b)に示すように、CF4 に流量
割合20%のH2 を混合したガスを用いたRIEにより
平面部のSiO2 膜を150nmエッチングすると開口
底部のSiO2 膜が約100nm残る。酸素プラズマと
有機洗浄でポリマーや炭素等を除去して浄化し、続いて
SF6 ガスを用いたECR法ドライエッチングで絶縁膜
4を平面部で200nmエッチングして新たなゲート開
口6aからチャネル層2の表面を露出させる。開口底部
のゲート長としての横方向寸法は0.22μmとなる。
割合20%のH2 を混合したガスを用いたRIEにより
平面部のSiO2 膜を150nmエッチングすると開口
底部のSiO2 膜が約100nm残る。酸素プラズマと
有機洗浄でポリマーや炭素等を除去して浄化し、続いて
SF6 ガスを用いたECR法ドライエッチングで絶縁膜
4を平面部で200nmエッチングして新たなゲート開
口6aからチャネル層2の表面を露出させる。開口底部
のゲート長としての横方向寸法は0.22μmとなる。
【0118】次に、図10(c)に示すように、第1の
実施の形態と同様に各電極を形成してFETの形成工程
が完了する。なお、ゲート金属をスパッタ蒸着する前処
理は有機洗浄と希釈塩酸処理である。
実施の形態と同様に各電極を形成してFETの形成工程
が完了する。なお、ゲート金属をスパッタ蒸着する前処
理は有機洗浄と希釈塩酸処理である。
【0119】開口底部の横寸法は0.22μmでこの寸
法が縦に垂直に0.16μm続き、開口が上部に向かっ
て緩やかに広がり最上部で約0.9μmである。このテ
ーパ開口内にスパッタ蒸着されたWSi200nmとA
u600nmのゲート金属は開口内に埋まる。微細ゲー
ト電極への接続は断線や括れることなく、良好に行われ
る。
法が縦に垂直に0.16μm続き、開口が上部に向かっ
て緩やかに広がり最上部で約0.9μmである。このテ
ーパ開口内にスパッタ蒸着されたWSi200nmとA
u600nmのゲート金属は開口内に埋まる。微細ゲー
ト電極への接続は断線や括れることなく、良好に行われ
る。
【0120】第9及び第10の実施の形態における製造
ロット間を含めたゲート長の精度(2σ)は±0.02
6μmと±0.014μmであった。エッチバックを廃
し、初期の絶縁膜の厚さを薄くしたことで、開口底部の
横方向広がりが抑制され、ゲート長精度が高くなってい
る。
ロット間を含めたゲート長の精度(2σ)は±0.02
6μmと±0.014μmであった。エッチバックを廃
し、初期の絶縁膜の厚さを薄くしたことで、開口底部の
横方向広がりが抑制され、ゲート長精度が高くなってい
る。
【0121】ゲート長を短くすると、ゲート容量が低減
し遮断周波数fT が向上するが、一方ゲー卜逆耐圧やド
レイン耐圧が低下し、素子信頼性も低下する。信頼性か
ら限界の最短ゲー卜長を設定すると、精度が悪い場合に
はその精度だけゲート長の設定中心を大きくする必要が
あり、高周波性能が低くなる。このためゲート長精度は
高いことが望まれる。なお、ゲート長0.22μm、V
T 値が−1.1Vのこの素子における平均的な最大遮断
周波数fT は90GHz、ゲート逆耐圧は−7V、3端
子ドレイン耐圧は6Vであった。
し遮断周波数fT が向上するが、一方ゲー卜逆耐圧やド
レイン耐圧が低下し、素子信頼性も低下する。信頼性か
ら限界の最短ゲー卜長を設定すると、精度が悪い場合に
はその精度だけゲート長の設定中心を大きくする必要が
あり、高周波性能が低くなる。このためゲート長精度は
高いことが望まれる。なお、ゲート長0.22μm、V
T 値が−1.1Vのこの素子における平均的な最大遮断
周波数fT は90GHz、ゲート逆耐圧は−7V、3端
子ドレイン耐圧は6Vであった。
【0122】絶縁膜開口の横方向への後退エッチング
は、第5の実施の形態で述べたように酸素を添加せずに
ガエッチングガス圧を高めて等方性を増しても可能であ
る。ただし平行平板型RIEでは結晶面を露出するた
め、第2の実施の形態で述べたように高周波電力を弱め
イオンシース電圧を下げ、損傷を少くする必要がある。
一方、第6の実施の形態で述べた塩素系ガスは化合物結
晶をエッチングするため、ここでの第10の実施の形態
では利用できない。利用できるガスは化合物結晶をエッ
チングしないCF4 ,SF6 ,NF3 等のフッ素系のみ
である。
は、第5の実施の形態で述べたように酸素を添加せずに
ガエッチングガス圧を高めて等方性を増しても可能であ
る。ただし平行平板型RIEでは結晶面を露出するた
め、第2の実施の形態で述べたように高周波電力を弱め
イオンシース電圧を下げ、損傷を少くする必要がある。
一方、第6の実施の形態で述べた塩素系ガスは化合物結
晶をエッチングするため、ここでの第10の実施の形態
では利用できない。利用できるガスは化合物結晶をエッ
チングしないCF4 ,SF6 ,NF3 等のフッ素系のみ
である。
【0123】(第11の実施の形態)第10の実施の形
態は1段リセスゲート構造で説明したが、第8の実施の
形態で述べたようにゲート電極を形成する前にチャネル
半導体層を掘り込み、2段リセス埋込ゲート構造にする
ことは可能である。図11(a)〜(c)は本発明の第
11の実施の形態を説明するための工程断面図である。
態は1段リセスゲート構造で説明したが、第8の実施の
形態で述べたようにゲート電極を形成する前にチャネル
半導体層を掘り込み、2段リセス埋込ゲート構造にする
ことは可能である。図11(a)〜(c)は本発明の第
11の実施の形態を説明するための工程断面図である。
【0124】用いるエピタキシャル基板は第8の実施の
形態と同じである。製造方法は第10の実施の形態の図
9(a)〜(d)および図10(b)まで同じで、この
図が図10(a)に相当する。SF6 ガスを用いたEC
R法ドライエッチングで絶縁膜4をエッチングして新た
なゲート開口6aからチャネル層2のAlGaAs表面
を露出させて、この表面を有機洗浄と希釈塩酸処理で浄
化する。図11(b)に示すように、第8の実施の形態
で述べた湿式エッチングによりn形AlGaAsチャネ
ル層2を10nm掘り込み第2リセス27を設ける。図
11(c)に示すように、第1の実施の形態と同様に各
電極を形成してFETの形成工程が完了する。
形態と同じである。製造方法は第10の実施の形態の図
9(a)〜(d)および図10(b)まで同じで、この
図が図10(a)に相当する。SF6 ガスを用いたEC
R法ドライエッチングで絶縁膜4をエッチングして新た
なゲート開口6aからチャネル層2のAlGaAs表面
を露出させて、この表面を有機洗浄と希釈塩酸処理で浄
化する。図11(b)に示すように、第8の実施の形態
で述べた湿式エッチングによりn形AlGaAsチャネ
ル層2を10nm掘り込み第2リセス27を設ける。図
11(c)に示すように、第1の実施の形態と同様に各
電極を形成してFETの形成工程が完了する。
【0125】本発明は第8の実施の形態と同様に、この
第2リセスを設ける前の汚染や結晶削れが少ないため、
第2リセスの深さを精度良く形成することが可能であ
る。また、ゲート長は第10の実施の形態と同様に高い
精度が得られる。また、テーバ形成によりゲート開口が
上部に向かって緩やかに広がり、微細ゲート電極への接
続は断線や括れることなく良好におこなわれる。
第2リセスを設ける前の汚染や結晶削れが少ないため、
第2リセスの深さを精度良く形成することが可能であ
る。また、ゲート長は第10の実施の形態と同様に高い
精度が得られる。また、テーバ形成によりゲート開口が
上部に向かって緩やかに広がり、微細ゲート電極への接
続は断線や括れることなく良好におこなわれる。
【0126】以上の実施の形態では、比較例との効果を
比較するため、チャネル層が一様にドーピングされた導
電性半導体層で、かつバッファ層とのヘテロ接合界面に
高移動度の二次元電子ガスを有する単純なヘテロ接合型
電界効果トランジスタ(HJFET)について説明した
が、本発明はこれらの実施の形態に限定されるものでは
なく、他のタイプのFETやさらにはダイオードやホー
ル素子等の化合物半導体素子の製造工程における電極形
成工程に適用が可能なものである。また、低損傷のドラ
イエッチング法としてECR法を用いる例について説明
したが、ECR法に代え、ICP法,ヘリコン法を用い
ても、同様の効果を得ることができる。
比較するため、チャネル層が一様にドーピングされた導
電性半導体層で、かつバッファ層とのヘテロ接合界面に
高移動度の二次元電子ガスを有する単純なヘテロ接合型
電界効果トランジスタ(HJFET)について説明した
が、本発明はこれらの実施の形態に限定されるものでは
なく、他のタイプのFETやさらにはダイオードやホー
ル素子等の化合物半導体素子の製造工程における電極形
成工程に適用が可能なものである。また、低損傷のドラ
イエッチング法としてECR法を用いる例について説明
したが、ECR法に代え、ICP法,ヘリコン法を用い
ても、同様の効果を得ることができる。
【0127】
【発明の効果】以上説明したように、本発明の化合物半
導体装置の製造方法は、フォトレジストマスクを用いて
薄く絶縁膜を残して絶縁膜に開口を開設し、フォトレジ
スト膜を除去した後、低損傷条件のエッチングを用いて
開口底面の絶縁膜を除去するものであるので、結晶表面
に半導体成分と炭素との反応生成物が形成されるのを防
止することができる。したがって、本発明によれば、反
応生成物が付着したことによる弊害、例えば良好なショ
ットキー障壁が形成されなくなる不都合を回避すること
が可能になる。そして、反応生成物の生成を防止するた
めにエッチングガスに酸素を添加したり酸素プラズマ処
理を追加したりする必要がなくなり、結晶表面の酸化に
よる膜減りや表面荒れを防止することができるので、F
ETのしきい値電圧VT が浅くなりその均一性が損なわ
れるのを抑制することができ、製造歩留りを向上させる
ことができる。また、素子半導体層の開口内の表面を露
出させるドライエッチングで生じた反応生成物を湿式処
理で除去するので、結晶表面を清浄化できゲート電極金
属との接合性を良好にすることができる。
導体装置の製造方法は、フォトレジストマスクを用いて
薄く絶縁膜を残して絶縁膜に開口を開設し、フォトレジ
スト膜を除去した後、低損傷条件のエッチングを用いて
開口底面の絶縁膜を除去するものであるので、結晶表面
に半導体成分と炭素との反応生成物が形成されるのを防
止することができる。したがって、本発明によれば、反
応生成物が付着したことによる弊害、例えば良好なショ
ットキー障壁が形成されなくなる不都合を回避すること
が可能になる。そして、反応生成物の生成を防止するた
めにエッチングガスに酸素を添加したり酸素プラズマ処
理を追加したりする必要がなくなり、結晶表面の酸化に
よる膜減りや表面荒れを防止することができるので、F
ETのしきい値電圧VT が浅くなりその均一性が損なわ
れるのを抑制することができ、製造歩留りを向上させる
ことができる。また、素子半導体層の開口内の表面を露
出させるドライエッチングで生じた反応生成物を湿式処
理で除去するので、結晶表面を清浄化できゲート電極金
属との接合性を良好にすることができる。
【0128】また、本発明の開口上部に傾斜を形成する
実施の形態によれば、蒸着した電極金属の埋め込み性を
改善して、電極の断線を防止し、また電極の抵抗増大を
抑制することができる。
実施の形態によれば、蒸着した電極金属の埋め込み性を
改善して、電極の断線を防止し、また電極の抵抗増大を
抑制することができる。
【図1】本発明の第1乃至第7の実施の形態における初
期の製造工程段階での断面図である。
期の製造工程段階での断面図である。
【図2】本発明の第1乃至第7の実施の形態における電
界効果トランジスタのレイアウト図(上面図)。図1,
図3〜図6は、この図のA−A′線での断面図である。
界効果トランジスタのレイアウト図(上面図)。図1,
図3〜図6は、この図のA−A′線での断面図である。
【図3】本発明の第1の実施の形態を説明するための工
程断面図である。
程断面図である。
【図4】本発明の第3の実施の形態を説明するための工
程断面図である。
程断面図である。
【図5】本発明の第4の実施の形態を説明するための工
程断面図である。
程断面図である。
【図6】本発明の第7の実施の形態を説明するための工
程断面図である。
程断面図である。
【図7】本発明の第8の実施の形態を説明するための工
程断面図である。
程断面図である。
【図8】本発明の第9の実施の形態を説明するための工
程断面図である。
程断面図である。
【図9】本発明の第10の実施の形態を説明するための
工程断面図である。
工程断面図である。
【図10】本発明の第10の実施の形態を説明するため
の工程断面図である。
の工程断面図である。
【図11】本発明の第11の実施の形態を説明するため
の工程断面図である。
の工程断面図である。
【図12】従来例1の工程断面図である。
【図13】従来例1の課題を説明するための断面図であ
る。
る。
【図14】従来例1の課題を説明するための断面図であ
る。
る。
【図15】従来例2の工程断面図である。
【図16】従来例2の課題を説明するための断面図であ
る。
る。
【図17】従来例3の工程断面図である。
【図18】従来例3の課題を説明するための断面図であ
る。
る。
【図19】従来例3の課題を説明するための断面図であ
る。
る。
【図20】従来例3の課題を説明するための断面図であ
る。
る。
1 半導体基板(i形GaAs) 2 チャネル層(n形AlGaAs) 3 コンタクト層(n形GaAs) 4 絶縁膜(SiO2 ) 5,12 フォトレジスト膜 6,6a ゲート開口 7 ゲート電極 8 ソース電極 9 ドレイン電極 10 ショットキー性金属(WSix ) 11 バッファ層(i形GaAs) 13 側壁膜形成用絶縁膜(SiO2 ) 14 第1絶縁膜(SiO2 ) 15 第2絶縁膜(SiNx ) 16 反応生成物 17 層の削れ 18 電極金属 19 側壁絶縁膜 21 素子分離領域 22 コンタクト領域 23 ゲート開口 24 ゲート電極 25 オーム性電極(ソース) 26 オーム性電極(ドレイン) 27 第2リセス
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F004 BA04 BA14 CA02 DA01 DA11 DA16 DA18 DA24 DA26 DA30 DB03 DB20 DB26 EA13 EA22 EA28 5F102 GB01 GC01 GD01 GJ05 GK05 GK08 GL04 GN05 GR04 GR10 GS01 GS04 GT02 GV07 HC01 HC10 HC11 HC16 HC18 HC19
Claims (13)
- 【請求項1】 化合物半導体基板表面に素子半導体層を
形成する第1工程と、前記素子半導体層の上に絶縁膜を
形成する第2工程と、フォトレジストを塗布し、露光・
現像を行って前記素子半導体層の電極形成領域上に開口
を有するフォトレジスト膜を形成する第3工程と、前記
フォトレジスト膜をマスクにドライエッチング法により
前記絶縁膜を途中までエッチングして底部に前記絶縁膜
を残した開口を形成する第4工程と、前記フォトレジス
ト膜を除去する第5工程と、ドライエッチング法により
前記絶縁膜を全面エッチングして前記素子半導体層の前
記開口内の表面を露出させる第6工程と、前記開口内の
前記素子半導体層の表面に生じた反応物を湿式処理で除
去する第7工程と、前記絶縁膜に形成された前記開口を
介して前記素子半導体層と接触する電極を形成する第8
工程とを有することを特徴とする化合物半導体装置の製
造方法。 - 【請求項2】 請求項1記載の化合物半導体装置の製造
方法において、前記第7工程における湿式処理は、アン
モニア、弗化アンモニウム又は硫化アンモニウムのアル
カリ水溶液を用いることを特徴とする化合物半導体装置
の製造方法。 - 【請求項3】 請求項1記載の化合物半導体装置の製造
方法において、前記第7工程における湿式処理は、Ga
Asに対して燐酸又は塩酸の希釈液を用い、InPに対
して燐酸又は硫酸の希釈液を用いることを特徴とする化
合物半導体装置の製造方法。 - 【請求項4】 化合物半導体基板表面上に絶縁膜を形成
する第2工程と、前記絶縁膜上にフォトレジストを塗布
し露光・現像を行って開口を有するフォトレジスト膜を
形成する第3工程と、異方性の高い条件でドライエッチ
ングを行って前記絶縁膜の途中までに垂直な側壁面を有
する開口を形成する第1のエッチング段階と、垂直にド
ライエッチングすると同時に前記フォトレジスト膜を横
方向にドライエッチングして前記絶縁膜に形成される開
口の上部に傾斜を設ける第2のエッチング段階とから成
る第4工程を有することを特徴とする化合物半導体装置
の製造方法。 - 【請求項5】 請求項4記載の化合物半導体装置の製造
方法において、前記第2のエッチング段階は、エッチン
グガスに酸素を添加すること、エッチング室のガス圧力
を高めること、塩素系ガスを用いること、及び塩素系ガ
スを含む混合ガスを用いることの中の何れかを用いて行
うことを特徴とする化合物半導体装置の製造方法。 - 【請求項6】 請求項1記載の化合物半導体装置の製造
方法において、前記第4工程は、異方性の高い条件でド
ライエッチングを行って前記絶縁膜の途中までに垂直な
側壁面を有する開口を形成する第1のエッチング段階
と、垂直にドライエッチングすると同時に前記フォトレ
ジスト膜を横方向にドライエッチングして前記絶縁膜に
形成される開口の上部に傾斜を設ける第2のエッチング
段階とを有することを特徴とする化合物半導体装置の製
造方法。 - 【請求項7】 請求項6記載の化合物半導体装置の製造
方法において、前記第2のエッチング段階は、エッチン
グガスに酸素を添加すること、エッチング室のガス圧力
を高めること、塩素系ガスを用いること、及び塩素系ガ
スを含む混合ガスを用いることの中の何れかを用いて行
うことを特徴とする化合物半導体装置の製造方法。 - 【請求項8】 請求項1乃至3及び6乃至7の内のいず
れか一つに記載の化合物半導体装置の製造方法におい
て、前記第5工程と前記第6工程の間に、側壁膜形成用
絶縁膜を堆積し異方性エッチングを行って前記絶縁膜に
形成された開口の側面に側壁絶縁膜を形成する第9工程
を含むことを特徴とする化合物半導体装置の製造方法。 - 【請求項9】 請求項1乃至3及び6乃至8の内のいず
れか一つに記載の化合物半導体装置の製造方法におい
て、前記第6工程におけるドライエッチングが,ECR
(Electron Cyclotron Resonance)法、ICP (Induc
tive Coupled Plasma) 法,またはヘリコン(Helicon)
法を用いて行われることを特徴とする化合物半導体装置
の製造方法。 - 【請求項10】 請求項1乃至3及び6乃至8の内のい
ずれかに記載の化合物半導体装置の製造方法において、
前記第6工程におけるドライエッチングが、酸素を含ま
ないエッチングガスをを用いて行われることを特徴とす
る化合物半導体装置の製造方法。 - 【請求項11】 請求項1乃至3及び6乃至10の内の
いずれか一つに記載の化合物半導体装置の製造方法にお
いて、前記第8工程において形成される電極がショット
キー接合電極であり、かつ、前記第1工程において形成
される素子半導体層が、チャネル層と、該チャネル層上
に設定されたショットキー接合電極形成領域を挟んで該
チャネル層上に形成された一対のコンタクト層とを含ん
でいることを特徴とする化合物半導体装置の製造方法。 - 【請求項12】請求項1乃至3及び6乃至11の内のい
ずれか一つに記載の化合物半導体装置の製造方法におい
て、前記第7工程と前記第8工程との間に、露出した前
記素子半導体層をエッチングで掘り込む第10工程を更
に有すること特徴とする化合物半導体装置の製造方法。 - 【請求項13】請求項12記載の化合物半導体装置の製
造方法において、前記第10工程におけるエッチングの
深さは、50nm以下であることを特徴とする化合物半
導体装置の製造方法。
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