KR0179116B1 - 자가정렬형 티형 게이트 제조방법 - Google Patents

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Abstract

본 발명은 자가정렬형 T형 게이트 제조방법에 관한 것으로, 오믹전극과 게이트 전극을 통해서 패터닝하여 재현성이 우수하고 공정을 단순화하는데 적당한 자가정렬형 T형 게이트 제조방법을 제공하기 위한 것이다.
이를 위해 본 발명의 자가정렬형 T형 게이트 제조방법은 기판상에 절연막, 제1금속층, 제1감광막을 차례로 형성한 후 상기 제1감광막을 패터닝하는 제1단계, 상기 제1감광막 패턴 하부에서 메사(Mesa)형태로 언더컷되도록 상기 제1금속층을 선택적으로 제거하여 게이트 패턴을 형성하고, 상기 절연막을 상기 제1금속층과 동일 형태로 제1금속층 하부에서 언더컷되도록 선택적으로 제거하여 오믹전극 영역을 패터닝하는 제2단계, 상기 오믹전극 영역에 제2금속을 증착하여 오믹전극을 형성한 후 상기 제1금속층을 중심으로 좌,우 비대칭되도록 상기 절연막을 선택적으로 제거하는 제3단계, 상기 제1금속층을 포함한 전면에 제2감광막을 도포한 후 상기 제1금속층의 표면에 노출될 때까지 제2감광막을 제거하는 제4단계, 상기 제1금속층을 제거하고 상기 절연막을 선택적으로 제거하여 게이트 전극 영역을 형성하고, 상기 게이트 전극 영역에 제3금속을 증착하여 T형 게이트를 형성하는 제5단계를 포함하여 이루어짐을 특징으로 한다.

Description

자가정렬형 티(T)형 게이트 제조방법
제1도는 (a)~(l)은 종래 자가정렬형 T형 게이트 제조방법을 나타낸 공정단면도.
제2도는 (a)~(j)는 본 발명의 자가정렬형 T형 게이트 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : GaAs 기판 22 : 절연막(SiNx)
23 : 알루미늄 금속층 24 : 제1감광막
25a,25b : 소오스/드레인 전극 26 : 제2감광막
27 : 제3감광막 28 : T형 게이트 전극 영역
29 : T형 게이트 전극 형성용 금속 29a : T형 게이트 전극
본 발명은 T형 게이트 제조방법에 관한 것으로, 특히 오믹전극과 T형 게이트 전극을 동시에 배치하며, 재현성이 우수하고 공정을 단순화하는데 적당하도록 한 자가정렬형 T형 게이트 제조방법에 관한 것이다.
종래의 자가정렬형 T형 게이트 제조방법은 대부분 이온주입 방식에 의한 EFET(Enhanced FET)에서만 적용 가능하고, T형 게이트를 형성하기 위해서는 금도금 공정에 따른 미세정렬이 필요하다.
또한 T형 게이트 형성한 후 오믹전극(Ohmic Electrode) 형성을 위한 미세정렬 공정이 필요하였다.
이하, 첨부도면을 참조하여 종래 자가정렬형 T형 게이트 제조방법을 설명하면 다음과 같다.
즉, 종래 자가정렬형 T형 게이트 제조방법은 제1도(a)에서와 같이, P형 반도체 기판(1)에 n-불순물 이온주입에 의한 n형 웰(2)을 형성하고, 상기 n형 웰(2)을 포함한 기판(1) 전면에 제1실리콘 옥시 나이트 라이드(SiON)층(3)을 증착한 후 열처리 공정을 수행하여 활성층을 형성한 다음 상기 제1실리콘 옥시 나이트 라이드층(3)을 제거한다.
이어 제1도(b)에서와 같이, 반응성 스퍼터링(Reactive Sputtering) 방법을 이용하여 열적으로 안정한 내화성 금속(TiWN : 티타늄 텅스텐 나이트 라이드)(4)을 기판(1) 전면에 증착한 후 상기 내화성 금속(4) 위에 제1감광막(5)을 도포한 후 게이트 전극이 형성될 영역의 내화성 금속(4) 표면이 노출되도록 상기 제1감광막(5)을 패터닝(Patterning)한다.
이때 상기 제1감광막(5) 패턴은 오버행(Overhang) 되도록 한다.
그리고 상기 노출된 내화성 금속(4)을 포함한 제1감광막(5) 상부에 니켈금속(6)을 증착한 후 제1도(c)에서와 같이, 상기 제1감광막(5)과 제1감광막(5) 상부의 니켈금속(6)을 리프트-오프(Lift-off) 방식으로 제거하여 후공정에서 상기 내화성 금속(4) 식각시 식각 마스크로 이용할 니켈금속 패턴 마스크를 형성한다.
이어서, 상기 내화성 금속(4)이 상기 니켈금속 패턴 마스크(6a) 하부에서 언더컷(Under Cut)되도록 CF4/O2를 이용한 반응성 이온시각(RIE : Reactive Ion Etching) 공정으로 상기 내화성 금속(4)을 식각한다.
제1도(d)에서와 같이, 상기 니켈금속 패턴 마스크(6a)을 포함한 기판 전면에 제2감광막(7)을 도포한 후 n+형 불순물 이온주입을 위해 상기 제2감광막(7)을 패터닝한다.
이어 상기 니켈금속 패턴 마스크(6a)와 상기 제2감광막(7)을 마스크로 이용하여 상기 n형 웰(2) 영역에 n+불순물 이온주입을 실시하여 n+불순물 확산영역을 형성한다.
여기서 상기 니켈금속 패턴 마스크는 n+불순물이 자가정렬(self-align) 이온 주입용 마스크이다.
이어 제1도(e)에서와 같이, 상기 제2감광막(7)과 니켈금속 패턴 마스크(6a)를 제거한 후 상기 내화성 금속(4)을 포함한 기판(1) 전면에 제2실리콘 옥시 나이트 라이드층(9)과 리플로우드(Feflowed) 감광막(10)을 차례로 증착한다.
그리고 제1도(f)에서와 같이, CF4/O2를 이용한 반응성 이온식각(RIE) 공정을 통해 상기 리플로우드 감광막(10)과 상기 내화성 금속(4)위의 제2실리콘 옥시 나이트 라이드층(9)를 식각하여, 상기 내화성 금속(4)과 평탄한 제2실리콘 옥시 나이트 라이드층(9)을 형성한다.
이때 상기 리플로우드 감광막(10)은 O2에 의해서 식각되고, 상기 내화성 금속(4) 상부의 제2실리콘 옥시 나이트 라이드층(9)은 CF4에 의해서 식각된다.
이어서 제1도(g)에서와 같이, 상기 내화성 금속(4)을 포함한 제2실리콘 옥시 나이트 라이드층(9) 상부에 제3감광막(11)을 도포한 후 상기 n+형불순물 영역(8) 상부의 제2실리콘 옥시 나이트 라이드층(9)의 소정부분에 오믹 콘택홀 영역을 정의한다.
이어 제1도(h)에서와 같이, 상기 제3감광막(11)을 마스크로 이용하여 CF4/O2를 이용한 반응성 이온식각(RIE) 공정을 통해 제2실리콘 옥시 나이트 라이드(SiON)층(9)을 선택적으로 제거하여 오믹 콘택홀(Ohmic Contact Hole)을 형성한다.
그리고 상기 오믹 콘택홀에 오믹 메탈(즉 AuGe/Ni)을 매립하여 소오스/드레인 전극(12a)(12b)을 형성한다.
그리고 제1도(i)에서와 같이, 상기 소오스/드레인 전극(12a)(12b), 내화성 금속(4)을 포함한 전면에 게이트 전극용 금속(즉 Ti/Au 등)을 증착한 후 불필요한 Ti/Au 금속을 제거하여 T형 게이트(13)을 형성한다.
상기 T형 게이트를 포함한 전면에 보호막으로서 실리콘 질화막(SiNx)(14)을 증착한다.
이어 제1도(j)에서와 같이, 상기 실리콘 질화막(14) 상부에 제4감광막(15)을 도포한 후 CF4/O2를 이용한 반응성 이온식각 공정을 통해 상기 소오스/드레인 전극(12a)(12b) 상부의 실리콘 질화막(14)을 선택적으로 제거한 후 아세톤이나 O2를 이용한 반응성 이온식각 공정으로 상기 제4감광막(15)을 제거한 다음 제1도(k)에서와 같이, 금 도금에 필요한 기본 전극(Base Metal Electroide)용 티타늄 텅스텐 나이트 라이드(TiWN)층(16)을 반응성 스퍼터링 방법으로 상기 소오스/드레인 전극(12a)(12b)을 포함한 전면에 증착한다.
이어 상기 티타늄 텅스텐 나이트 라이드층(16) 상부에 제5감광막(17)을 도포하고, 금 도금할 부위를 패터닝한 다음 상기 제5감광막(17)을 마스크로 이용하여 금 도금 공정을 수행한다.
상기 금 도금 공정이 완료되면 제1도(l)에서와 같이, 상기 제5감광막(17)을 아세톤이나 O2를 이용한 반응성 이온식각 공정으로 제거한 후, 금 도금이 되지 않은 티타늄 텅스텐 나이트 라이드층(16)을 CF4/O2를 이용한 반응성 이온식각 공정으로 제거하면 종래 자가정렬형 T형 게이트 제조공정을 완료한다.
그러나 상기와 같은 종래의 자가정렬형 T형 게이트 제조방법은 T형 게이트와 오믹콘택(소오스/드레인 전극)을 형성하기 위해서는 각각의 미세정렬 공정이 필요하여 공정이 복잡하고, 이온주입 기술을 사용하여 EFET(Enhanced FET)에서만 적용할 수 있으며 재현성이 낮은 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 오믹전극과 T형 게이트는 동시에 패터닝하고, 미세정렬 공정이 필요치 않아 공정의 단순화와 HEMT MESFET 제조에도 적용 가능하며 재현성이 우수한 자가정렬형 T형 게이트 제조방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 자가정렬형 T형 게이트 제조방법은 기판상에 절연막, 제1금속층, 제1감광막을 차례로 형성한 후 상기 제1감광막을 패터닝하는 제1단계, 상기 제1감광막 패턴 하부에서 메사(Mesa)형태로 언더컷되도록 상기 제1금속층을 선택적으로 제거하여 게이트 패턴을 형성하고, 상기 절연막을 상기 제1금속층과 동일 형태로 제1금속층 하부에서 언더컷되도록 선택적으로 제거하여 오믹전극 영역을 패터닝하는 제2단계, 상기 오믹전극 영역에 제2금속을 증착하여 오믹전극을 형성한 후 상기 제1금속층을 중심으로 좌,우 비대칭되도록 상기 절연막을 선택적으로 제거하는 제3단계, 상기 제1금속층을 포함한 전면에 제2감광막을 도포한 후 상기 제1금속층의 표면에 노출될 때까지 제2감광막을 제거하는 제4단계, 상기 제1금속층을 제거하고 상기 절연막을 선택적으로 제거하여 게이트 전극 영역을 형성하고, 상기 게이트 전극 영역에 제3금속을 증착하여 T형 게이트를 형성하는 제5단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 자가정렬형 T형 게이트 제조방법을 설명하면 다음과 같다.
제2도(a)~(i)는 본 발명의 자가정렬형 T형 게이트 제조방법을 나타낸 공정단면도이다.
즉 제2도(a)에서와 같이, 갈륨 아세나이드(GaAs) 기판(21) 상에 질화막(22) 알루미늄 금속층(23)을 차례로 증착한 후, 상기 알루미늄 금속층(23) 상부에 제1감광막(24)을 도포한 후 오믹전극 영역과 게이트 전극 영역을 정의한다.
이때 상기 알루미늄 금속층(23)은 상기 질화막(22)과의 식각 선택도(Etching Selectivity)가 크다.
이어 제2도(b)에서와 같이, 상기 제1감광막(24) 하부에서 상기 알루미늄 금속층(23)이 언더컷(Under Cut)되도록 Cl 계통의 가스를 이용한 플라즈마 에칭 또는 반응성 이온식각(RIE : Reactive Ice Etching) 공정으로 상기 알루미늄 금속층(23)을 식각한 다음, 상기 알루미늄 금속층(23)과의 식각 선택도가 큰 CF4계통의 가스를 이용하여 상기 알루미늄 금속층(23) 하부에서 언더컷되도록 상기 질화막(22)을 건식식각하여 기판(21)의 소정부분을 선택적으로 노출시킨다.
이때 건식식각 장비는 플라즈마 손상(Plasma Damage)를 줄일 수 있는 장비(ECR : Electron Cyclotron Resonance)를 사용한다.
여기서, 상기 알루미늄 금속층은 식각형태는 후공에서 형성될 T형 게이트의 형태를 결정한다.
이어서 상기 감광막(24)을 포함한 전면에 오믹전극용 금속(예를들어 AuGe/Ni/Au 등)을 증착하여, 상기 노출된 기판상에 소오스/드레인 전극(25a)(25b)을 형성한 후 제2도(c)에서와 같이, 리프트-오프(Lift-off) 공정을 통해 상기 제1감광막(24)과 제1감광막(24) 상부의 오민전극 형성용 금속을 제거한다.
이어 제2도(d)에서와 같이, 상기 알루미늄 금속층(23)을 마스크로 이용하여 상기 질화막(22)을 CF4계통의 가스를 플라즈마 에칭공정을 통해 알루미늄 금속층(23) 하부에서 언더컷(Under Cut) 되도록 식각한다.
이때 상기 플라즈마 에칭은 반응성 이온식각 공정에 비해 플라즈마 이온의 충돌에 의한 손상(Damage)을 감소시킨다.
이어서 제2도(e)에서와 같이, 상기 기판(21)을 포함한 전면에 제2감광막(26)을 도포한 후 상기 드레인 전극(25b)과 드레인 전극(25b) 양측의 알루미늄 금속층(23) 소정부분이 노출되도록 상기 제2감광막(26)을 패터닝한 후 상기 제2감광막(26)을 마스크로 이용하여 상기 질화막(22)을 건식식각 하면 상기 드레인 전극(25b)측의 질화막(22)만 식각되어 상기 알루미늄 금속층(23)을 기준으로 하여 비대칭형의 질화막(22b) 패턴이 형성된다.
이때 게이트의 길이가 결정되면 상기 질화막 패턴을 위한 미세정렬이 필요치 않다.
이어 제2도(f)에서와 같이, 상기 제2감광막(26)을 포함한 전면에 제3감광막(27)을 도포한 후 상기 알루미늄 금속층(23)의 표면이 노출될 때까지 상기 제2,제3감광막(26)(27)을 O2를 이용한 반응성 이온식각 공정을 통해 제거한다.
이어 제2도(g)에서와 같이, 상기 알루미늄 금속층(23)의 표면이 노출되면 상기 알루미늄 금속층(23)을 Cl 계통의 가스를 이용해 건식식각하고 CF4계통의 가스를 이용하여 상기 질화막(22)을 비등방성 식각(건식식각)하여 제2도(h)에서와 같이, 게이트 패턴을 형성한 후 상기 게이트 패턴을 마스크로 하여 건식 또는 습식식각을 통해 기판의 소정깊이(게이트 리세스 ; Gate recess) 까지 식각한다.
이때 상기 질화막(22)은 비등방성 식각하더라도 미소한 수평식각(등방성 식각) 성분에 의해 상기 질화막(22) 상부가 라운드(Round) 형태의 패턴이 형성된다.
그리고 제2도(i)에서와 같이, 상기 질화막(22) 상부의 상기 제2,제3감광막(26)(27)의 첨예화된 부분을 O2를 이용한 플라즈마 에칭공정으로 제거한 후 게이트 전극용 금속(Ti/Pt/Au 등)(29)을 증착하여 게이트 전극(29a)을 형성한다.
이어 제2도(j)에서와 같이, 상기 불필요한 제2,제3감광막(26)(27)과 제2,제3감광막(26)(27) 상부의 게이트 전극용 금속(29)을 리프트-오프(Lift-off) 방식으로 제거하면 본 발명의 자가정렬형 T형 게이트 제조공정이 완료된다.
한편, 본 발명의 제2도(e)의 공정을 생략하면, 즉 질화막을 알루미늄 금속층에 비해 비대칭으로 하지 않으면 주로 높은 항복전압을 원하지 않는 디지털 IC용 FET 제조에 적용할 수 있다.
이상 상술한 바와 같이 본 발명의 자가정렬형 T형 게이트 제조방법은 다음과 같은 효과가 있다.
첫째, 오믹전극과 게이트 전극의 패턴을 동시에 형성하여 공정을 단순화하고, 둘째, 오믹전극과 게이트 전극 형성에 따른 미세정렬 공정이 필요치 않으며, 셋째, 게이트 리세트 식각기술을 사용하는 FET(HEMT, MESFET 등)의 제조에도 광범위하게 적용할 수 있으며, 재현성이 우수한 효과가 있다.

Claims (10)

  1. 기판상에 절연막, 제1금속층, 제1감광막을 차례로 형성한 후 상기 제1감광막을 패터닝하는 제1단계, 상기 제1감광막 패턴 하부에서 메사(Mesa)형태로 언더컷되도록 상기 제1금속층을 선택적으로 제거하여 게이트 패턴을 형성하고, 상기 절연막을 상기 제1금속층과 동일 형태로 제1금속층 하부에서 언더컷되도록 선택적으로 제거하여 오믹전극 영역을 패터닝하는 제2단계, 상기 오믹전극 영역에 제2금속을 증착하여 오믹전극을 형성한 후 상기 제1금속층을 중심으로 좌,우 비대칭되도록 상기 절연막을 선택적으로 제거하는 제3단계, 상기 제1금속층을 포함한 전면에 제2감광막을 도포한 후 상기 제1금속층의 표면에 노출될 때까지 제2감광막을 제거하는 제4단계, 상기 제1금속층을 제거하고 상기 절연막을 선택적으로 제거하여 게이트 전극 영역을 형성하고, 상기 게이트 전극 영역에 제3금속을 증착하여 T형 게이트를 형성하는 제5단계를 포함하여 이루어짐을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  2. 제1항에 있어서, 상기 절연막과 제1금속층은 서로 식각 선택비를 달리함을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  3. 제1항에 있어서, 상기 게이트 패턴 형성을 위한 제1금속층은 Cl 계통의 가스를 이용하여 식각함을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  4. 제1항에 있어서, 상기 오믹전극 영역 형성을 위한 절연막의 식각은 CF4계통의 가스를 이용함을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  5. 제1항 및 제4항에 있어서, 상기 절연막은 플라즈마 손상을 감소시키기 위해 ECR(Electron Cyclotron Resonance) 장비를 사용함을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  6. 제1항에 있어서, 상기 제2금속층 AuGe, Ni, Au 등을 사용한 것을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  7. 제1항에 있어서, 제5단계는 제1금속층의 표면이 노출될 때까지 제2감광막을 제거하는 단계, 상기 제1금속층을 제거하고 상기 절연막을 건식식각한 다음, 건식 및 습식식각을 통해 기판의 소정깊이까지 제거하는 단계, 상기 제2감광막의 첨예화된 부분을 제거한 후 T형 게이트용 금속을 증착하는 단계를 포함하여 이루어짐을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  8. 제1항에 있어서, 상기 제3금속은 Ti, Pt, Au 등을 사용하는 것을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  9. 제1항에 있어서, 상기 절연막이 제1금속층을 중심으로 좌,우 대칭되도록 패터닝함을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
  10. 제1항 및 제7항에 있어서, 제2감광막은 O2를 이용한 반응성 이온식각 공정을 통해 제거함을 특징으로 하는 자가정렬형 T형 게이트 제조방법.
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